JPH0217637A - 高度に平面化された集積回路構造を作るための方法 - Google Patents
高度に平面化された集積回路構造を作るための方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 53
- 239000000463 material Substances 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims description 63
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 56
- 229920005591 polysilicon Polymers 0.000 claims description 56
- 238000005498 polishing Methods 0.000 claims description 41
- 238000000151 deposition Methods 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 238000007517 polishing process Methods 0.000 abstract 3
- 238000001020 plasma etching Methods 0.000 description 6
- 239000007943 implant Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 241000293849 Cordylanthus Species 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004273 TeO3 Inorganic materials 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000004679 hydroxides Chemical class 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
- H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Engineering & Computer Science (AREA)
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背最
発明の分野
この発明は集積回路構造に関する。より特定的には、こ
の発明は集積回路構造内に高度に平面化された酸化物部
分を形成するための改良された方法に関する。
の発明は集積回路構造内に高度に平面化された酸化物部
分を形成するための改良された方法に関する。
関連技術の説明
集積回路構造の従来の構造において、たとえばフィール
ド酸化物は通常、基板の活性素子領域をマスクしかつそ
れから基板の残った部分を酸化することによって、隣接
する活性素子の間に酸化物絶縁を与えるために、シリコ
ン基板の表面上および中に成長させられる。
ド酸化物は通常、基板の活性素子領域をマスクしかつそ
れから基板の残った部分を酸化することによって、隣接
する活性素子の間に酸化物絶縁を与えるために、シリコ
ン基板の表面上および中に成長させられる。
シリコン基板の酸化、すなわちデポジションよりしむし
ろ酸化物成長によるこのような酸化物領域の形成におい
て、酸化物は表面から上に拡張するのみならず基板の中
の方に成長する。たとえば、約１ミクロンの厚さの酸化
物層が成長するとき、結晶性シリコン内のシリコン原子
の所与の数は同じ数のシリコン原子の酸化物より少ない
容量を占めるという事実から、酸化物成長は基板の中に
その距離の約半分、すなわち、もとのシリコン基板表面
の下に約０．５ミクロン延びかつもとのシリコン基板表
面の上に約０．５ミクロン延びるであろう。
ろ酸化物成長によるこのような酸化物領域の形成におい
て、酸化物は表面から上に拡張するのみならず基板の中
の方に成長する。たとえば、約１ミクロンの厚さの酸化
物層が成長するとき、結晶性シリコン内のシリコン原子
の所与の数は同じ数のシリコン原子の酸化物より少ない
容量を占めるという事実から、酸化物成長は基板の中に
その距離の約半分、すなわち、もとのシリコン基板表面
の下に約０．５ミクロン延びかつもとのシリコン基板表
面の上に約０．５ミクロン延びるであろう。
この現象が集積回路構造の垂直トボロギーをいくぶん変
化させる一方、より大きな問題は、酸化物量のこの拡大
はまた垂直のみならず水平に起こるということである。
化させる一方、より大きな問題は、酸化物量のこの拡大
はまた垂直のみならず水平に起こるということである。
このように、第１図に示される先行技術構造において示
されるように、基板のマスクされない領域におけるフィ
ールド酸化物の成長はまた、酸化物の下向きおよび上向
きの範囲の両方が先細りになりながら、基板のマスクさ
れた領域に部分的に延び、さらに酸化物は水平に延び、
こうして産業界で“バーズビーク°として知られている
ものを形成する。
されるように、基板のマスクされない領域におけるフィ
ールド酸化物の成長はまた、酸化物の下向きおよび上向
きの範囲の両方が先細りになりながら、基板のマスクさ
れた領域に部分的に延び、さらに酸化物は水平に延び、
こうして産業界で“バーズビーク°として知られている
ものを形成する。
この“バーズビーク”領域は、第１図に示されるように
、活性素子がその中において構成され得るフィールド酸
化物部分間の基板の活性領域を幅Ｘまで狭め、このマス
クの幅マイナスＸが成長した酸化物の横の浸食領域を示
す。これを直すために、マスクの大きさはこの浸食を調
節するために変えられなければならない、すなわち、フ
ィールド酸化物のための開口はより小さくされなければ
ならない。
、活性素子がその中において構成され得るフィールド酸
化物部分間の基板の活性領域を幅Ｘまで狭め、このマス
クの幅マイナスＸが成長した酸化物の横の浸食領域を示
す。これを直すために、マスクの大きさはこの浸食を調
節するために変えられなければならない、すなわち、フ
ィールド酸化物のための開口はより小さくされなければ
ならない。
これは、集積回路構造の密度がＶＬＳ Ｉのために増加
するに従って順次問題になる。たとえば、ラインおよび
間隔が１ミクロン以下になるときりソグラフィの問題が
起こる。さらに、もしフィールドインブラント、すなわ
ちフィールド酸化物の下のドーピングフィールド酸化物
が成長しながら横に移動し、そうして活性素子領域をさ
らに減少させるなら、まださらに浸食があるかもしれな
い。
するに従って順次問題になる。たとえば、ラインおよび
間隔が１ミクロン以下になるときりソグラフィの問題が
起こる。さらに、もしフィールドインブラント、すなわ
ちフィールド酸化物の下のドーピングフィールド酸化物
が成長しながら横に移動し、そうして活性素子領域をさ
らに減少させるなら、まださらに浸食があるかもしれな
い。
集積回路構造における“成長する°フィールド酸化物領
域に関連する問題は認詭され、かつこれらの問題を取除
くために試みがなされてきた。たとえば、ＩＤＥＭ８２
の頁２３３から２３６において発表された「光−ＣＶＤ
酸化物を用いた十分に窪みが設けられたフィールド分離
技術」 （“ＡＦＵＬＬＹ ＲＥＣＥＳＳＥＤ Ｆ
ＩＥＬＤＩＳＯＬＡＴＩＯＮ ＴＥＣＨＮＯＬＯＧＹ
ＵＳＩＮＧ ＰＨ０ＴＯ−ＣＶＤ ０ＸＩＤＥ
”）と名付けられた論文においてチェン（ｃｈ ｅ ｎ
）その他は、フォトレジストマスクを除去する前にフォ
ト−ＣＶＤ酸化物（フォトツクス：ｐｈｏｔＯＸ）によ
って満たされる溝をエッチングするためのフォトレジス
ト層の使用について論じている。
域に関連する問題は認詭され、かつこれらの問題を取除
くために試みがなされてきた。たとえば、ＩＤＥＭ８２
の頁２３３から２３６において発表された「光−ＣＶＤ
酸化物を用いた十分に窪みが設けられたフィールド分離
技術」 （“ＡＦＵＬＬＹ ＲＥＣＥＳＳＥＤ Ｆ
ＩＥＬＤＩＳＯＬＡＴＩＯＮ ＴＥＣＨＮＯＬＯＧＹ
ＵＳＩＮＧ ＰＨ０ＴＯ−ＣＶＤ ０ＸＩＤＥ
”）と名付けられた論文においてチェン（ｃｈ ｅ ｎ
）その他は、フォトレジストマスクを除去する前にフォ
ト−ＣＶＤ酸化物（フォトツクス：ｐｈｏｔＯＸ）によ
って満たされる溝をエッチングするためのフォトレジス
ト層の使用について論じている。
過剰な“フォトツクス“はそれから、剥離によってフォ
トレジストで除去される。
トレジストで除去される。
シバタ（Ｓｈｉｂａｔａ）その他は、ＩＤＥＭ８３の頁
２７から３０において発表されている「メガビットダイ
ナミックメモリのための簡略化されたボックス（埋込酸
化物）分離技術」 （“ＡＳＩＭＰＬＩＦＩＥＤ Ｂ
ＯＸ（ＢＵＲＩＥＤ−ＯＸＩＤＥ）ＩＳＯＬＡＴＩＯＮ
ＴＥＣＨＮＯＬＯＧＹ ＦＯＲＭＥＧＡＢＩＴ
ＤＹＮＡＭＩＣＭＥＭＯＲＩＥＳ”）と名付けられた
論文の中で、シリコン基板内の異方性エッチングされた
四部に、堆積された酸化物を再補充することによって分
離酸化物を形成することを論じている。
２７から３０において発表されている「メガビットダイ
ナミックメモリのための簡略化されたボックス（埋込酸
化物）分離技術」 （“ＡＳＩＭＰＬＩＦＩＥＤ Ｂ
ＯＸ（ＢＵＲＩＥＤ−ＯＸＩＤＥ）ＩＳＯＬＡＴＩＯＮ
ＴＥＣＨＮＯＬＯＧＹ ＦＯＲＭＥＧＡＢＩＴ
ＤＹＮＡＭＩＣＭＥＭＯＲＩＥＳ”）と名付けられた
論文の中で、シリコン基板内の異方性エッチングされた
四部に、堆積された酸化物を再補充することによって分
離酸化物を形成することを論じている。
もとのボックス（ＢＯＸ）方法は、第１段階においてプ
ラズマ５ｉｏ２剥離および、第２段階においてＣＶＤ
５ｉ０２の再デポジションに続く平面化エッチバック
という２つのステップを用馳た。
ラズマ５ｉｏ２剥離および、第２段階においてＣＶＤ
５ｉ０２の再デポジションに続く平面化エッチバック
という２つのステップを用馳た。
著者は、この処理は幅の狭い凹部に対しては有効に働く
が、幅の広い開かれた領域にフィールド酸化物を残すこ
とができないことに注目した。著者は第２レジストを有
する２つのレジスト層を用いると、広い開かれた領域に
ある酸化物を覆うマスクを与え、かつ第２レジスト層は
明らかに平面化層としての役割を果たすことを示唆する
。
が、幅の広い開かれた領域にフィールド酸化物を残すこ
とができないことに注目した。著者は第２レジストを有
する２つのレジスト層を用いると、広い開かれた領域に
ある酸化物を覆うマスクを与え、かつ第２レジスト層は
明らかに平面化層としての役割を果たすことを示唆する
。
発明物達は、先行技術のフィールド酸化物成長において
経験され゛る“バーズビーク°浸食の形成を排除しなが
ら、基板の活性領域間に高度に平面化されたフィールド
酸化物領域を形成するためのより満足のいく方法を見つ
けた。この方法により発明者は、たとえば基板内に形成
されるいずれかの活性素子のような活性領域間または導
電線が基板を覆って形成されるとき起こるような、集積
回路構造内の段になった領域間に高度に平面化されたフ
ィールド酸化物型分離を形成することができ、それによ
って結果として生じた構造のトボロギはこのような段ま
たは他の非平面構造の形成を最小化するであろう、すな
わち、高度に平面化された集積回路構造になるであろう
。
経験され゛る“バーズビーク°浸食の形成を排除しなが
ら、基板の活性領域間に高度に平面化されたフィールド
酸化物領域を形成するためのより満足のいく方法を見つ
けた。この方法により発明者は、たとえば基板内に形成
されるいずれかの活性素子のような活性領域間または導
電線が基板を覆って形成されるとき起こるような、集積
回路構造内の段になった領域間に高度に平面化されたフ
ィールド酸化物型分離を形成することができ、それによ
って結果として生じた構造のトボロギはこのような段ま
たは他の非平面構造の形成を最小化するであろう、すな
わち、高度に平面化された集積回路構造になるであろう
。
発明の概要
それゆえに、この発明の目的は、集積回路構造に高度に
平面化された酸化物部分を作るための方法を提供するこ
とである。
平面化された酸化物部分を作るための方法を提供するこ
とである。
この発明のさらなる目的は、堆積された酸化物を用いて
集積回路構造内に高度に平面化された酸化物部分を作る
ための方法を提供することである。
集積回路構造内に高度に平面化された酸化物部分を作る
ための方法を提供することである。
この発明の別の目的は、集積回路構造上に平面化材料の
層をさらに与えることによって、集積回路構造の隣接部
分のレベルに平面化された堆積した酸化物を用いて、集
積回路構造内に高度に平面化された酸化物部分を作るた
めの方法を提供することである。
層をさらに与えることによって、集積回路構造の隣接部
分のレベルに平面化された堆積した酸化物を用いて、集
積回路構造内に高度に平面化された酸化物部分を作るた
めの方法を提供することである。
この発明のさらに別の目的は、集積回路構造上に平面化
材料の層をさらに与えかつそれから、実質的に平坦な表
面を形成しかつ堆積された酸化物およびどんな残った平
面化材料をも、下にある構造のレベルまで除去するため
に、その構造に、磨くステップおよびエッチングステッ
プの各々を受けさせることによって、集積回路構造の隣
接部分のレベルまで平面化される堆積された酸化物を用
いて、集積回路構造内に高度に平面化された酸化物部分
を生み出すための方法を提供することである。
材料の層をさらに与えかつそれから、実質的に平坦な表
面を形成しかつ堆積された酸化物およびどんな残った平
面化材料をも、下にある構造のレベルまで除去するため
に、その構造に、磨くステップおよびエッチングステッ
プの各々を受けさせることによって、集積回路構造の隣
接部分のレベルまで平面化される堆積された酸化物を用
いて、集積回路構造内に高度に平面化された酸化物部分
を生み出すための方法を提供することである。
この発明のさらに別の目的は、基礎をなすシリコン基板
の基板内の活性領域の間に設けられる浅い開口内に堆積
される、集積回路構造のための高度に平面化されたフィ
ールド酸化物を提供することであり、高度に平面化され
たフィールド酸化物はまず基板内にこのような浅い開口
を形成し、基板上に酸化物の共形層を形成するために浅
い開口の深さより厚い酸化物の層を堆積し、堆積された
酸化物層を覆う平面化層を形成し、最も高い領域を覆う
平面化層を、少なくとも、下にある堆積された酸化物の
最も高いレベルまで除去するために構造を機械的に磨き
、露呈された酸化物を酸化物層の露呈されていない領域
の最も低い部分の元の高さとおよそ等しいレベルまでエ
ッチングし、平面化層の残った部分を除去するために構
造をさらに機械的に磨き、かつそれから、残った構造を
基板の活性領域の頂部表面のレベルまでエッチングし、
それによって基板の活性領域における基板のレベルで、
基板レベル内の酸化物部分を含む高度に平面化された構
造を形成することによって提供される。
の基板内の活性領域の間に設けられる浅い開口内に堆積
される、集積回路構造のための高度に平面化されたフィ
ールド酸化物を提供することであり、高度に平面化され
たフィールド酸化物はまず基板内にこのような浅い開口
を形成し、基板上に酸化物の共形層を形成するために浅
い開口の深さより厚い酸化物の層を堆積し、堆積された
酸化物層を覆う平面化層を形成し、最も高い領域を覆う
平面化層を、少なくとも、下にある堆積された酸化物の
最も高いレベルまで除去するために構造を機械的に磨き
、露呈された酸化物を酸化物層の露呈されていない領域
の最も低い部分の元の高さとおよそ等しいレベルまでエ
ッチングし、平面化層の残った部分を除去するために構
造をさらに機械的に磨き、かつそれから、残った構造を
基板の活性領域の頂部表面のレベルまでエッチングし、
それによって基板の活性領域における基板のレベルで、
基板レベル内の酸化物部分を含む高度に平面化された構
造を形成することによって提供される。
この発明のさらに別の目的は、形成される酸化物部分と
交互に重なる突起または段になったパターンを含む高度
に平面化された集積回路構造を提供することであり、こ
のような集積回路構造は、そのような突起したパターン
を含む集積回路構造上に酸化物層（酸化物層は、構造上
に酸化物の共形層を形成するために、突起したパターン
の厚さより大きな厚さを有する）を堆積し；堆積された
酸化層上に平面化層を形成し；最も高い領域を覆う平面
化層を、少なくとも、下にある堆積された酸化物の最も
高いレベルまで除去するために構造を機械的に磨き；露
呈した酸化物を、酸化物層の露呈していない領域の最も
低い部分の元の高さと。
交互に重なる突起または段になったパターンを含む高度
に平面化された集積回路構造を提供することであり、こ
のような集積回路構造は、そのような突起したパターン
を含む集積回路構造上に酸化物層（酸化物層は、構造上
に酸化物の共形層を形成するために、突起したパターン
の厚さより大きな厚さを有する）を堆積し；堆積された
酸化層上に平面化層を形成し；最も高い領域を覆う平面
化層を、少なくとも、下にある堆積された酸化物の最も
高いレベルまで除去するために構造を機械的に磨き；露
呈した酸化物を、酸化物層の露呈していない領域の最も
低い部分の元の高さと。
およそ同じレベルまでエッチングし；かつそれから高度
に平面化された頂部表面になるよう平面化層の残った部
分を除去するために構造をさらに機械的に磨くことによ
って提供される。随意に、残った構造は突起したパター
ンの頂部表面のレベルまでエッチングされてもよく、そ
れによって、露呈し突起したパターン間の空間に、酸化
物を有する高度に平面化された構造を形成する。
に平面化された頂部表面になるよう平面化層の残った部
分を除去するために構造をさらに機械的に磨くことによ
って提供される。随意に、残った構造は突起したパター
ンの頂部表面のレベルまでエッチングされてもよく、そ
れによって、露呈し突起したパターン間の空間に、酸化
物を有する高度に平面化された構造を形成する。
この発明のこれらおよび他の目的は以下の説明および添
付の図面から明らかになるであろう。
付の図面から明らかになるであろう。
発明の詳細な説明
この発明は、酸化物が集積回路構造内または上に形成さ
れる活性または導電領域間に用いられる、集積回路構造
内に高度に平面化されたトボロギを形成するための改良
された方法を提供する。例示された具体例において、シ
リコン基板の活性領域間に堆積されたフィールド酸化物
を有する高度に平面化された集積回路構造の形成または
、突起したパターンの間または上に酸化物を有し、基板
内または上に前に形成された集積回路構造上に形成され
る金属線のような、しかしこれには限られないが、突起
したパターンを有する高度に平面化された構造を形成す
る際適用されるこの発明の方法が、例示によってしかし
限定ではなく、示されている。
れる活性または導電領域間に用いられる、集積回路構造
内に高度に平面化されたトボロギを形成するための改良
された方法を提供する。例示された具体例において、シ
リコン基板の活性領域間に堆積されたフィールド酸化物
を有する高度に平面化された集積回路構造の形成または
、突起したパターンの間または上に酸化物を有し、基板
内または上に前に形成された集積回路構造上に形成され
る金属線のような、しかしこれには限られないが、突起
したパターンを有する高度に平面化された構造を形成す
る際適用されるこの発明の方法が、例示によってしかし
限定ではなく、示されている。
ここで第２図を参照して、シリコン基板２は、基板内に
形成されるべき活性領域を覆うフォトレジストマスク１
０および、シリコン基板２内に形成されるべき所望のフ
ィールド酸化物領域に一致するマスク１０内の開口１４
を有する形で示される。第２図に示すように、開口８ａ
および８ｂは既にシリコン基板２において、マスク開口
１４を通して、たとえば約０．４５から０．５５ミクロ
ンの深さまでエッチングされた。
形成されるべき活性領域を覆うフォトレジストマスク１
０および、シリコン基板２内に形成されるべき所望のフ
ィールド酸化物領域に一致するマスク１０内の開口１４
を有する形で示される。第２図に示すように、開口８ａ
および８ｂは既にシリコン基板２において、マスク開口
１４を通して、たとえば約０．４５から０．５５ミクロ
ンの深さまでエッチングされた。
基板２を覆って、マスク１０を形成する前に、酸化物層
４が基板２の表面上に、たとえば第２図に示すように３
００−５００Ａの厚さまで成長し、次いで次のエッチン
グステップのために任意のエッチブロックを形成しても
よい約１０００から約２０００、好ましくは約１３００
から約１５００Ａの窒化シリコン６のデポジションが続
く。酸化物の層は単に任意の窒化物エッチングブロック
層のための下層として用いられるので、窒化物層６の除
去は、所望すれば、酸化物層４の除去にもなり得る。代
替的に、もし望むなら、酸化物層４は、窒化物層６が省
略されたときでさえレジストマスク１０の下に用いられ
てもよい。
４が基板２の表面上に、たとえば第２図に示すように３
００−５００Ａの厚さまで成長し、次いで次のエッチン
グステップのために任意のエッチブロックを形成しても
よい約１０００から約２０００、好ましくは約１３００
から約１５００Ａの窒化シリコン６のデポジションが続
く。酸化物の層は単に任意の窒化物エッチングブロック
層のための下層として用いられるので、窒化物層６の除
去は、所望すれば、酸化物層４の除去にもなり得る。代
替的に、もし望むなら、酸化物層４は、窒化物層６が省
略されたときでさえレジストマスク１０の下に用いられ
てもよい。
開口８ａおよび８ｂは一実施例において、実質的に直角
の側壁、すなわちエッチングの前の基板表面の平面と開
口８ａおよび８ｂの底部との両方に対して直角な側壁を
形成するために、反応性イオンエッチング（ＲＩ Ｅ）
処理のような異方性エッチングによってシリコン基板２
においてエッチングされる。
の側壁、すなわちエッチングの前の基板表面の平面と開
口８ａおよび８ｂの底部との両方に対して直角な側壁を
形成するために、反応性イオンエッチング（ＲＩ Ｅ）
処理のような異方性エッチングによってシリコン基板２
においてエッチングされる。
基板２においてエッチングされる開口８ａおよび／また
は８ｂ内に形成されるべきフィールド酸化物領域の下で
フィールドインブラントを行なうことが望ましいこの実
施例の変形において、たとえば基板内で望ましくない反
転が起こり得るＮチャネル素子を形成するとき、基板は
第２Ａ図および第２Ｂ図に示されるように、フィールド
酸化物を形成する前にインブラントされてもよい。
は８ｂ内に形成されるべきフィールド酸化物領域の下で
フィールドインブラントを行なうことが望ましいこの実
施例の変形において、たとえば基板内で望ましくない反
転が起こり得るＮチャネル素子を形成するとき、基板は
第２Ａ図および第２Ｂ図に示されるように、フィールド
酸化物を形成する前にインブラントされてもよい。
第２Ａ図に示すように、基板２の第１注入および拡散ド
ープは、いかなるエッチングステップにも先立って、マ
スク１０内の開口１４を介して行なわれ得る。エッチン
グステップに先立つこのドープステップを行なうことに
よって、ドーパントのいくつかは、電圧の反転が避けら
れるべき重要な領域を示す、２０で示される基板の隣接
する活性素子領域の端縁内に拡散するであろう。このド
ープステップは、たとえば、ホウ素をインブラントし、
続いてフィールド反転を避けるのに十分な高さの最終的
なホウ素の濃度、典型的には１０１６ｃｍ””になるよ
うに約８００から９００℃の間で少なくとも１５分間拡
散することによって行なわれてもよい。
ープは、いかなるエッチングステップにも先立って、マ
スク１０内の開口１４を介して行なわれ得る。エッチン
グステップに先立つこのドープステップを行なうことに
よって、ドーパントのいくつかは、電圧の反転が避けら
れるべき重要な領域を示す、２０で示される基板の隣接
する活性素子領域の端縁内に拡散するであろう。このド
ープステップは、たとえば、ホウ素をインブラントし、
続いてフィールド反転を避けるのに十分な高さの最終的
なホウ素の濃度、典型的には１０１６ｃｍ””になるよ
うに約８００から９００℃の間で少なくとも１５分間拡
散することによって行なわれてもよい。
代替的に、第２Ｂ図に示すように、開口８′のエッチン
グの後（開口８ａおよび８ｂと同じ深さまで行なわれて
もよい）、第２ドーピングステツプが、フィールド酸化
物が堆積されるであろうものの上またはそれに対して新
たに堆積された基板表面をドープするために行なわれて
もよい。第２Ｂ図に示すように、基板開口８′の側壁９
は、開口８′の側壁９のドーピングを容易にするために
内向きの傾き約３から５°を有する側壁を形成するため
に異方性エッチングをわずかに調節することによって都
合良く形成されるであろう。開口８′によって露呈する
基板２の底部および側壁はそれから、典型的には１０”
ｃｍ−”であるフィールド反転を避けるのに十分な濃
度までホウ素でドープされてもよい。
グの後（開口８ａおよび８ｂと同じ深さまで行なわれて
もよい）、第２ドーピングステツプが、フィールド酸化
物が堆積されるであろうものの上またはそれに対して新
たに堆積された基板表面をドープするために行なわれて
もよい。第２Ｂ図に示すように、基板開口８′の側壁９
は、開口８′の側壁９のドーピングを容易にするために
内向きの傾き約３から５°を有する側壁を形成するため
に異方性エッチングをわずかに調節することによって都
合良く形成されるであろう。開口８′によって露呈する
基板２の底部および側壁はそれから、典型的には１０”
ｃｍ−”であるフィールド反転を避けるのに十分な濃
度までホウ素でドープされてもよい。
開口８ａおよび８ｂ（または８′）を形成した後、第３
図に示されるようにマスク１０が取除かれかつ、酸化物
３０の共形層は開口８ａおよび８ｂの深さより十分大き
な厚さまで全体の構成上に堆積され、最も広い開口８ｂ
内の最も低い点の酸化物のレベルは、基板の隣接する活
性領域の最も高い点より上になり、第２図に示されたよ
うに、その上に酸化物４または窒化物６のようなどのよ
うな層も含む。
図に示されるようにマスク１０が取除かれかつ、酸化物
３０の共形層は開口８ａおよび８ｂの深さより十分大き
な厚さまで全体の構成上に堆積され、最も広い開口８ｂ
内の最も低い点の酸化物のレベルは、基板の隣接する活
性領域の最も高い点より上になり、第２図に示されたよ
うに、その上に酸化物４または窒化物６のようなどのよ
うな層も含む。
広い領域８ｂを覆う酸化物層３０の高さは過度に狭いエ
ッチングされた領域８ａはど高くない。
ッチングされた領域８ａはど高くない。
先行技術に関連して前に論じられたように、広い領域が
エッチングされそれから、フィールド酸化物領域を形成
するために酸化物で満たされるとき、酸化物層３０は下
にある地勢に一致する傾向がある。この発明に従って結
果として生じる構造は高度に平面化されるであろうので
、広い領域８ｂを覆う酸化物層３０の厚さは領域８ｂの
エッチングされない表面からの深さを凌ぐことがこの発
明の実施に対して重要である。これは第４図に示される
、第３図の拡大された領域において例示され、そこでは
エッチングされた領域８ｂの表面からの深さはＸ、によ
って示される一方、領域８ｂを覆う酸化層３０の厚さは
Ｘ２によって示される。
エッチングされそれから、フィールド酸化物領域を形成
するために酸化物で満たされるとき、酸化物層３０は下
にある地勢に一致する傾向がある。この発明に従って結
果として生じる構造は高度に平面化されるであろうので
、広い領域８ｂを覆う酸化物層３０の厚さは領域８ｂの
エッチングされない表面からの深さを凌ぐことがこの発
明の実施に対して重要である。これは第４図に示される
、第３図の拡大された領域において例示され、そこでは
エッチングされた領域８ｂの表面からの深さはＸ、によ
って示される一方、領域８ｂを覆う酸化層３０の厚さは
Ｘ２によって示される。
この発明に従うと、広い領域８ｂを覆う酸化層３０の厚
さ（Ｘ２）は領域８ｂの深さＸ、より大きくなければな
らない。ＸＩとＸ２の差は、好ましくは最小約０．１５
ミクロンから最大約０．４５ミクロンである。もし望む
なら、より大きな厚さの酸化物が用いられてもよいが必
要ではない。
さ（Ｘ２）は領域８ｂの深さＸ、より大きくなければな
らない。ＸＩとＸ２の差は、好ましくは最小約０．１５
ミクロンから最大約０．４５ミクロンである。もし望む
なら、より大きな厚さの酸化物が用いられてもよいが必
要ではない。
このように、たとえば領域８ｂの深さが約０．５ミクロ
ンのとき、領域８ｂを覆う酸化層３０の厚さは約０．６
５から０．９５ミクロンの範囲に及ぶであろう。
ンのとき、領域８ｂを覆う酸化層３０の厚さは約０．６
５から０．９５ミクロンの範囲に及ぶであろう。
好ましくは、堆積された酸化物は、たとえば約７００か
ら約７５０℃の間の温度で堆積されるテトラエチルオル
ト珪酸（ＴｅＯ８）のように高度に共形である。代替的
に、堆積された酸化物は約３５０から約４５０℃の温度
で堆積される低圧気相成長（ｃＶＤ）酸化物層を含んで
もよい。
ら約７５０℃の間の温度で堆積されるテトラエチルオル
ト珪酸（ＴｅＯ８）のように高度に共形である。代替的
に、堆積された酸化物は約３５０から約４５０℃の温度
で堆積される低圧気相成長（ｃＶＤ）酸化物層を含んで
もよい。
第５図に示すように、好ましくはポリシリコンを含む平
面化層４０はそれから、共形酸化物層３０を覆って堆積
される。平面化層４０は、酸化物より早い速度で研摩さ
れかつ共形酸化物の速度以下または同じ速度で選択的に
エッチングされてもよいいかなる材料を含んでもよい。
面化層４０はそれから、共形酸化物層３０を覆って堆積
される。平面化層４０は、酸化物より早い速度で研摩さ
れかつ共形酸化物の速度以下または同じ速度で選択的に
エッチングされてもよいいかなる材料を含んでもよい。
ポリシリコンに加えて、たとえばアルミニウム金属が平
面化層４０のために用いられてもよい。
面化層４０のために用いられてもよい。
平面化層４０は以下で、ポリシリコン層４０として、例
示によってしかし限定によってではなく記述されるであ
ろう。ポリシリコン層４０の厚さは典型的には、少なく
とも基板内のエッチングされた領域の深さＸ、と同じか
またはそれより大きくなければならないが、より薄いポ
リシリコンフィルムもまた適している。
示によってしかし限定によってではなく記述されるであ
ろう。ポリシリコン層４０の厚さは典型的には、少なく
とも基板内のエッチングされた領域の深さＸ、と同じか
またはそれより大きくなければならないが、より薄いポ
リシリコンフィルムもまた適している。
ポリシリコン層４０のデポジションの後、基板は、たと
えば構造の最も高い点だけが、研摩手段が窪んだ領域に
一致することなく接触するように、十分に平坦な研摩手
段を用いて、機械的または化学的／機械的に磨かれる。
えば構造の最も高い点だけが、研摩手段が窪んだ領域に
一致することなく接触するように、十分に平坦な研摩手
段を用いて、機械的または化学的／機械的に磨かれる。
磨きステップで用いられる研摩手段は、たとえば、磨き
材料として、ペーハが約７に調節され、平坦なテフロン
ディスク上に広がる、微細に分けられたＡｌ１ｊｚＯａ
または５ｉ０２粒子の水性スラリを用いて純粋に機械的
に磨くことを含んでもよくまたは、磨き材料はまたペー
ハを約９−１１に増加させるのに十分な量の中に加えら
れた、ＫＯＨまたはＮａＯＨのような水酸化物の少量を
含んでもよい。
材料として、ペーハが約７に調節され、平坦なテフロン
ディスク上に広がる、微細に分けられたＡｌ１ｊｚＯａ
または５ｉ０２粒子の水性スラリを用いて純粋に機械的
に磨くことを含んでもよくまたは、磨き材料はまたペー
ハを約９−１１に増加させるのに十分な量の中に加えら
れた、ＫＯＨまたはＮａＯＨのような水酸化物の少量を
含んでもよい。
この第１の磨きステップは、下にある共形酸化物層３０
の最も高い部分が、第６図に示すように酸化物層３０の
低いレベルにポリシリコン部分４０ａおよび４０ｂを残
しながら露呈されるまで行なわれる。ポリシリコン対酸
化物の除去に対する＞２００ ： １の典型的な選択率
は化学／機械的に磨くことによって得られ得る。
の最も高い部分が、第６図に示すように酸化物層３０の
低いレベルにポリシリコン部分４０ａおよび４０ｂを残
しながら露呈されるまで行なわれる。ポリシリコン対酸
化物の除去に対する＞２００ ： １の典型的な選択率
は化学／機械的に磨くことによって得られ得る。
構造はそれから、たとえば反応性イオンエッチング（Ｒ
Ｉ Ｅ）のような、ポリシリコン除去よりも酸化物除去
に好都合になるように調節された酸素レベルを有するＣ
ＨＦ３の化学反応を用いるエッチング剤系または、たと
えば４０：１の１（２０／ＨＦの容量比まで水（Ｈ２Ｏ
）で希釈されたフッ化水素酸（ＨＦ）のようなウェット
エッチによって選択的にエッチングされる。ＲＩＥエッ
チングの場合、たとえばエッチング比は酸化物対ポリシ
リコンエッチング除去比、約５＝１から約１０：１のエ
ッチング比を与えるために、すなわち酸化物を、ポリシ
リコンエッチング除去速度より５から１０倍速い速さで
除去するために好ましく調整されてもよい。第７図を参
照して、エッチングステップは酸化物層を、Ｘ、より高
いがＸ２より低いレベルＸ、まで、以下で述べるように
およそ０゜１ミクロンを越えない量によってエッチバッ
クするのに十分な時間の間行なわれる。実線３２は、Ｒ
ＩＥエッチングのようなドライエッチングが用いられる
ときの酸化物層部分３０ａおよび３０ｂの端縁を示し、
一方点線３４はウェットエッチング剤が用いられるとき
の酸化物層部分３０ａおよび３０ｂの端縁を示す。
Ｉ Ｅ）のような、ポリシリコン除去よりも酸化物除去
に好都合になるように調節された酸素レベルを有するＣ
ＨＦ３の化学反応を用いるエッチング剤系または、たと
えば４０：１の１（２０／ＨＦの容量比まで水（Ｈ２Ｏ
）で希釈されたフッ化水素酸（ＨＦ）のようなウェット
エッチによって選択的にエッチングされる。ＲＩＥエッ
チングの場合、たとえばエッチング比は酸化物対ポリシ
リコンエッチング除去比、約５＝１から約１０：１のエ
ッチング比を与えるために、すなわち酸化物を、ポリシ
リコンエッチング除去速度より５から１０倍速い速さで
除去するために好ましく調整されてもよい。第７図を参
照して、エッチングステップは酸化物層を、Ｘ、より高
いがＸ２より低いレベルＸ、まで、以下で述べるように
およそ０゜１ミクロンを越えない量によってエッチバッ
クするのに十分な時間の間行なわれる。実線３２は、Ｒ
ＩＥエッチングのようなドライエッチングが用いられる
ときの酸化物層部分３０ａおよび３０ｂの端縁を示し、
一方点線３４はウェットエッチング剤が用いられるとき
の酸化物層部分３０ａおよび３０ｂの端縁を示す。
このエッチングステップに関して、エッチングされた領
域８ｂを覆うポリシリコン平面化層部分４０ｂの堆積さ
れた厚さの最小値は、以下の公式によって、（１）エッ
チングされた基板の段の高さＸ、、（２）酸化物除去対
ポリシリコン除去のエッチング比、および（３）領域８
ｂを覆う磨きステップによって除去されたポリシリコン
の量、に関連することが注目されなければならない。
域８ｂを覆うポリシリコン平面化層部分４０ｂの堆積さ
れた厚さの最小値は、以下の公式によって、（１）エッ
チングされた基板の段の高さＸ、、（２）酸化物除去対
ポリシリコン除去のエッチング比、および（３）領域８
ｂを覆う磨きステップによって除去されたポリシリコン
の量、に関連することが注目されなければならない。
Ｐ −Ｘ、／Ｅ ＋Ｍ
ｔａｌｎｒａｔｌ。
ここにおいて、
Ｐｍ１ｎ−平面化層４０の最小の厚さ
Ｘ、纏レベルＸ、に達するために除去された酸化物の量
におよそ等しい、基板内のエッチングされた領域の、表
面からの深さ、 Ｅ −酸化物層３０対平面化層４０の工ｒａｔｉ。
におよそ等しい、基板内のエッチングされた領域の、表
面からの深さ、 Ｅ −酸化物層３０対平面化層４０の工ｒａｔｉ。
ッチング比
Ｍ−磨きステップによって除去されたポリシリコンの厚
さ この関係は、酸化物が選択的にエッチングされるので、
選択的エッチングが終了する前にポリシリコンのすべて
が除去されずかつ領域８ｂのポリシリコンの下の酸化物
が全く除去されないように、ポリシリコンの厚さに関連
して、十分に遅い速度でポリシリコンがエッチングされ
るであろうことを確実にする。
さ この関係は、酸化物が選択的にエッチングされるので、
選択的エッチングが終了する前にポリシリコンのすべて
が除去されずかつ領域８ｂのポリシリコンの下の酸化物
が全く除去されないように、ポリシリコンの厚さに関連
して、十分に遅い速度でポリシリコンがエッチングされ
るであろうことを確実にする。
この関係Ｃ１よ、選択的エッチングステップが全体的な
酸化物レベルを（ポリシリコンによって覆われていない
領域における）Ｘ２より下でかつＸｌより高い高さＸ、
まで下げることを意図しているので重要である。この発
明の方法を特徴づける高度に平面化された表面を確保す
るために、酸化物のすべては最終的に、基板のエッチン
グされていないまたは活性領域のレベルまで除去される
であろうが、酸化物の最終部分の除去をさらに制御する
ことは、以下で述べられるようにポリシリコンの残り部
分を除去し、続いて表面領域の全体を覆う酸化物を一様
に除去するための第２磨きステップを用いることによっ
て維持され得る。
酸化物レベルを（ポリシリコンによって覆われていない
領域における）Ｘ２より下でかつＸｌより高い高さＸ、
まで下げることを意図しているので重要である。この発
明の方法を特徴づける高度に平面化された表面を確保す
るために、酸化物のすべては最終的に、基板のエッチン
グされていないまたは活性領域のレベルまで除去される
であろうが、酸化物の最終部分の除去をさらに制御する
ことは、以下で述べられるようにポリシリコンの残り部
分を除去し、続いて表面領域の全体を覆う酸化物を一様
に除去するための第２磨きステップを用いることによっ
て維持され得る。
たった今説明されたこの選択的エッチングステップは、
第７図に示される先行のエッチングステップの選択率に
よって、この構造に残された小さな酸化物部分に隣接す
るポリシリコンの高いスポット４０ａおよび４０ｂを生
じ、ポリシリコン部分４０ａおよび４０ｂによって覆わ
れた酸化物層３０のこれらの部分に小さな酸化物部分３
０ａおよび３０ｂを残すであろう。
第７図に示される先行のエッチングステップの選択率に
よって、この構造に残された小さな酸化物部分に隣接す
るポリシリコンの高いスポット４０ａおよび４０ｂを生
じ、ポリシリコン部分４０ａおよび４０ｂによって覆わ
れた酸化物層３０のこれらの部分に小さな酸化物部分３
０ａおよび３０ｂを残すであろう。
これらのポリシリコン部分４０ａおよび４０ｂは、残っ
た酸化物部分３０ａおよび３０ｂ同様、それから、再び
機械的または化学的／機械的のいずれかである第２の磨
きステップによって除去される。この磨きステップはこ
れらの高いスポットのレベルがＸ２とＸ、の間のどこか
のレベルに達するまで減少され、かつポリシリコン平面
化層４０（４０ａおよび４０ｂ）が第８図に示すように
薄い酸化物層３０ｃを残しながらすべて除去されるまで
行なわれる。
た酸化物部分３０ａおよび３０ｂ同様、それから、再び
機械的または化学的／機械的のいずれかである第２の磨
きステップによって除去される。この磨きステップはこ
れらの高いスポットのレベルがＸ２とＸ、の間のどこか
のレベルに達するまで減少され、かつポリシリコン平面
化層４０（４０ａおよび４０ｂ）が第８図に示すように
薄い酸化物層３０ｃを残しながらすべて除去されるまで
行なわれる。
酸化物層３０はそれからさらに、第９７図に示すように
、基板の隣接する活性領域のレベルまでこの構造を露呈
および平面化するためにエッチングされる。このエッチ
ングステップは好ましくは前に述べられたＲＩＥまたは
ウェットエッチング方法のいずれかを用いて行なわれる
。
、基板の隣接する活性領域のレベルまでこの構造を露呈
および平面化するためにエッチングされる。このエッチ
ングステップは好ましくは前に述べられたＲＩＥまたは
ウェットエッチング方法のいずれかを用いて行なわれる
。
以上は、堆積された酸化物層３０の最も低いレベルが、
最も広いエッチングされた領域８ｂの底部からの高さで
あるＸ２になるときの過程を説明する。しかしながら、
いくつかの例において、より狭い開口またはエッチング
された領域はＸ２のレベルまで酸化物によって満たされ
ないかもしれず、それは順次、ポリシリコンまたは他の
平面化材料の第２磨きステップの後にこれらの低い領域
にいくらかの平面化材料が残るであろうことを意味する
。これは第１０図において破線３１の下に示される。
最も広いエッチングされた領域８ｂの底部からの高さで
あるＸ２になるときの過程を説明する。しかしながら、
いくつかの例において、より狭い開口またはエッチング
された領域はＸ２のレベルまで酸化物によって満たされ
ないかもしれず、それは順次、ポリシリコンまたは他の
平面化材料の第２磨きステップの後にこれらの低い領域
にいくらかの平面化材料が残るであろうことを意味する
。これは第１０図において破線３１の下に示される。
第１０図の領域３１がポリシリコンによって満たされ、
それからそれがまだ上で述べた第２磨きステップの後も
残るとき、この問題は以下のように解決されるかもしれ
ない。３１に残る追加のポリシリコンは、第１ステツプ
が酸化物対シリコンが１対１のエッチングを含み、それ
によって領域３１のポリシリコンが周辺酸化物と同じ速
さで除去される２つのステップに最終のエッチングステ
ップを分けることによって除去されてもよい。この比率
は領域３１のポリシリコンのすべてが除去された後変え
られ、前に述べられた実施例におけるようにシリコン基
板の活性（エッチングされていない）領域が達成された
ときに最終エッチングがまだ終了され得るように、選択
的酸化物比たとえば５：１から１０：１に戻されるであ
ろう。
それからそれがまだ上で述べた第２磨きステップの後も
残るとき、この問題は以下のように解決されるかもしれ
ない。３１に残る追加のポリシリコンは、第１ステツプ
が酸化物対シリコンが１対１のエッチングを含み、それ
によって領域３１のポリシリコンが周辺酸化物と同じ速
さで除去される２つのステップに最終のエッチングステ
ップを分けることによって除去されてもよい。この比率
は領域３１のポリシリコンのすべてが除去された後変え
られ、前に述べられた実施例におけるようにシリコン基
板の活性（エッチングされていない）領域が達成された
ときに最終エッチングがまだ終了され得るように、選択
的酸化物比たとえば５：１から１０：１に戻されるであ
ろう。
ここで第１１図−第１７図に向け、この発明の方法の別
な実施例が第１１図から始まって示され、シリコン基板
のような基板の表面内または上に予め形成された活性素
子を含んでもよい集積回路構造６０が、基板表面を覆っ
て突起したパターン７０を設けた形で示される。
な実施例が第１１図から始まって示され、シリコン基板
のような基板の表面内または上に予め形成された活性素
子を含んでもよい集積回路構造６０が、基板表面を覆っ
て突起したパターン７０を設けた形で示される。
パターン化された層７０は、たとえば、金属線または相
互接続を形成するために金属パターン化された３０００
から１００００４の導体層を含む。
互接続を形成するために金属パターン化された３０００
から１００００４の導体層を含む。
層７０が導体を含むとき、集積回路構造を形成するため
に従来から使用された、たとえば共形および平面化層を
その上に堆積するときに実質的に用いられる温度に耐え
ることができるアルミニウム、ポリシリコンまたはタン
グステンのようないかなる導体を含んでもよい。
に従来から使用された、たとえば共形および平面化層を
その上に堆積するときに実質的に用いられる温度に耐え
ることができるアルミニウム、ポリシリコンまたはタン
グステンのようないかなる導体を含んでもよい。
突起したパターン７０はまた、導体の突起したパターン
をまたぐ絶縁層または段の組合わせを含んでもよく、ま
たは絶縁材料のみを含んでもよい。
をまたぐ絶縁層または段の組合わせを含んでもよく、ま
たは絶縁材料のみを含んでもよい。
パターン化された層７０は、しかしながら例示によって
しかし限定ではなく金属パターンとして、以下で説明さ
れるであろう。
しかし限定ではなく金属パターンとして、以下で説明さ
れるであろう。
第１２図に示すように、７００℃以上で７５０℃までの
温度に耐え得る材料を覆うために用いられる、前に説明
されたＴｅＯ３酸化物、またはより低い温度のＣＶＤ酸
化物（たとえば約３５０℃で堆積された）のような酸化
物の共形層８０が、第１実施例におけるように、金属パ
ターン７０の厚さであるＸ、より大きな厚さＸ２に、金
属ライン間の最も広い領域において再びなる厚さまで、
構造６０および金属パターン７０を覆って堆積される。
温度に耐え得る材料を覆うために用いられる、前に説明
されたＴｅＯ３酸化物、またはより低い温度のＣＶＤ酸
化物（たとえば約３５０℃で堆積された）のような酸化
物の共形層８０が、第１実施例におけるように、金属パ
ターン７０の厚さであるＸ、より大きな厚さＸ２に、金
属ライン間の最も広い領域において再びなる厚さまで、
構造６０および金属パターン７０を覆って堆積される。
通常、厚さＸ２は約０，２ミクロンから最大約１．２ミ
クロンだけ厚さＸ、より大きくなるであろう。共形酸化
物層の厚さはたとえば約７０００から約１５０００Ａの
間を変化してもよい。
クロンだけ厚さＸ、より大きくなるであろう。共形酸化
物層の厚さはたとえば約７０００から約１５０００Ａの
間を変化してもよい。
第１実施例におけるように、たとえばポリシリコンのよ
うな平面化材料の層９０はここで、第１３図に示される
ように構造を覆って堆積される。
うな平面化材料の層９０はここで、第１３図に示される
ように構造を覆って堆積される。
このポリシリコン層の最小の厚さは、前に述べられたＰ
、、のための同じ式を用いることによって決められ得る
。
、、のための同じ式を用いることによって決められ得る
。
ここで、アルミニウムのような低溶融金属が金属パター
ン７０のために用いられるなら、そのときたとえばプラ
ズマＴｅＯ３のような約３５０℃で堆積されるものであ
る、より低いデポジション温度のＴｅ０Ｓ酸化物は前に
述べられた共形酸化物の代わりに代用されてもよくかつ
、平面化層のためにはタングステンのような材料がより
高い温度のポリシリコンの代わりに堆積されてもよく、
またはポリシリコンはスパッタリングされまたはプラズ
マＣＶＤは３５０℃以下の温度で酸化物層８０を覆って
堆積され得る。例示のためにしかし限定のためにではな
く、平面化層は以下で前の実施例におけるようにポリシ
リコンとして説明されるであろう。
ン７０のために用いられるなら、そのときたとえばプラ
ズマＴｅＯ３のような約３５０℃で堆積されるものであ
る、より低いデポジション温度のＴｅ０Ｓ酸化物は前に
述べられた共形酸化物の代わりに代用されてもよくかつ
、平面化層のためにはタングステンのような材料がより
高い温度のポリシリコンの代わりに堆積されてもよく、
またはポリシリコンはスパッタリングされまたはプラズ
マＣＶＤは３５０℃以下の温度で酸化物層８０を覆って
堆積され得る。例示のためにしかし限定のためにではな
く、平面化層は以下で前の実施例におけるようにポリシ
リコンとして説明されるであろう。
この構造はここで、第１実施例の第１磨きステップ同様
、下にある共形酸化物層８０の最も高い領域が第１４図
に示されるようにポリシリコン部分９０ａを残して露呈
されるまで、ポリシリコンを除去するために磨かれる。
、下にある共形酸化物層８０の最も高い領域が第１４図
に示されるようにポリシリコン部分９０ａを残して露呈
されるまで、ポリシリコンを除去するために磨かれる。
この構造はそれから、第１実施例に示すように、たとえ
ばウェットエッチまたは共形酸化物層８０およびポリシ
リコン９０ａを約５：１から１０＝１の間の比率で除去
するであろうエッチング剤系を有する反応性イオンエッ
チングを用いてエッチングされる。このエッチングはこ
こで、第１実施例におけるように、Ｘ、より高くしかし
Ｘ２より約０．１ミクロン以上低くないレベルＸ、まで
酸化物を除去するために行なわれ、たとえば約０゜５ミ
クロンの共形酸化物層８０は、０．４５ミクロンの金属
の厚さＸ、まで除去されてもよい。第１実施例における
ように、このエッチング比の結果、第１５図に示すよう
に、下に酸化物部分８０ａを有する、ポリシリコン９０
ａの高いスポットまたは支柱を生じる。
ばウェットエッチまたは共形酸化物層８０およびポリシ
リコン９０ａを約５：１から１０＝１の間の比率で除去
するであろうエッチング剤系を有する反応性イオンエッ
チングを用いてエッチングされる。このエッチングはこ
こで、第１実施例におけるように、Ｘ、より高くしかし
Ｘ２より約０．１ミクロン以上低くないレベルＸ、まで
酸化物を除去するために行なわれ、たとえば約０゜５ミ
クロンの共形酸化物層８０は、０．４５ミクロンの金属
の厚さＸ、まで除去されてもよい。第１実施例における
ように、このエッチング比の結果、第１５図に示すよう
に、下に酸化物部分８０ａを有する、ポリシリコン９０
ａの高いスポットまたは支柱を生じる。
残ったポリシリコン９０ａおよび、下または隣接する高
い酸化物領域８０ａはそれから前の実施例におけるよう
に、第２磨きステップによって除去され、全体構造を覆
う平面化された酸化物層８０Ｃを有する、第１６図に示
されるような構造になる。
い酸化物領域８０ａはそれから前の実施例におけるよう
に、第２磨きステップによって除去され、全体構造を覆
う平面化された酸化物層８０Ｃを有する、第１６図に示
されるような構造になる。
この構造はそれから、たとえば、パターン層７０の上表
面が露呈されるまで、パターン層７０を形成する材料よ
り速い速度で酸化物を選択的に除去するであろう反応性
イオンエッチング系を用いてパターン層７０を覆う残っ
た共形酸化物のすべてを除去するために再びエッチング
される。
面が露呈されるまで、パターン層７０を形成する材料よ
り速い速度で酸化物を選択的に除去するであろう反応性
イオンエッチング系を用いてパターン層７０を覆う残っ
た共形酸化物のすべてを除去するために再びエッチング
される。
代替的に・、導体パターンを覆う酸化物層を有するのが
望ましい場合、最終エッチングステップは第１６図に示
すような平面化された構造になるために省略され得る。
望ましい場合、最終エッチングステップは第１６図に示
すような平面化された構造になるために省略され得る。
最終エッチングステップが行なわれるとき、第１７図に
示すように、パターン層７０と同じレベルでパターン層
７０の線の間に形成される酸化物８０ｄを有する高度に
平面化された構造になる。
示すように、パターン層７０と同じレベルでパターン層
７０の線の間に形成される酸化物８０ｄを有する高度に
平面化された構造になる。
このように、この発明はその上に、好ましくはポリシリ
コンの平面化層が与えられる共形酸化物層を用い、その
次に構造の第１磨きステップ、それから共形酸化物層の
第１エッチング、残った平面化材料を除去するための第
２磨きステップ、酸化物を集積回路下の最も高レベルま
で除去するための第２エッチングステツプを用いること
によって、基板内の活性素子領域に隣接する高度に平面
化された酸化物領域、または酸化物と交互に重なる金属
ラインのような突起したパターンの高度に平面化された
構造を形成する際に用いられてもよい、集積回路格造内
に高度に平面化されたトボロギを形成するための改良さ
れた方法を提供する。
コンの平面化層が与えられる共形酸化物層を用い、その
次に構造の第１磨きステップ、それから共形酸化物層の
第１エッチング、残った平面化材料を除去するための第
２磨きステップ、酸化物を集積回路下の最も高レベルま
で除去するための第２エッチングステツプを用いること
によって、基板内の活性素子領域に隣接する高度に平面
化された酸化物領域、または酸化物と交互に重なる金属
ラインのような突起したパターンの高度に平面化された
構造を形成する際に用いられてもよい、集積回路格造内
に高度に平面化されたトボロギを形成するための改良さ
れた方法を提供する。
第１図は、基板の活性素子領域に浸食する、シリコン基
板内のフィールド酸化物領域の成長による“バーズビー
ク“の形成を示す先行技術構造の断片的な垂直断面図で
ある。 第２図は、シリコン基板が基板の活性領域を覆うために
マスクされかつ開口がマスク開口を介してシリコン基板
においてエッチングされたこの発明の第１実施例の初期
段階を示す断片的な垂直断面図である。 第２Ａ図は、フィールド酸化物のための開口を形成する
前の、光学フィールドインブラントを示す、第２図の構
造を生み出すための方法における代替ステップの断片的
な垂直断面図である。 第２Ｂ図は、フィールド酸化物のための開口を形成した
後のさらなるフィールドインブラントを示す第２Ａ図の
構造の断片的な垂直断面図である。 第３図はマスクが除去されかつ共形酸化物層が基板を覆
って堆積されかつ基板内にエッチングされた開口を有す
る第２図に示されるこの方法の後期段階における構造を
示す断片的な垂直断面図である。 第４図はＸ、がＸ、とＸ２の中間レベルを示し、エッチ
ングされた領域の深さＸＩと構造を覆う酸化物層の最小
の厚さＸ２との差を示す、第３図の構造の一部分の拡大
された断片的な垂直断面図である。 第５図は平面化材料の層が共形酸化物層を覆って堆積さ
れた後の第３図の構造の断片的な垂直断面図である。 第６図は、下にある共形酸化物層の最も高い部分を露呈
するため、十分に平面化された材料を除去するために、
機械的または化学的／機械的に磨かれた第５図の構造を
示す断片的な垂直断面図である。 第７図は平面化材料より速い速度で酸化物を除去し、そ
れゆえ、より遅いエッチング平面化材料が下にある酸化
物を覆い、かつ平面化材料によって覆われていない、酸
化物がＸ、のレベルまで除去された平面化材料によって
キャップされた酸化物の高いスポットを残すエッチング
の後の、第６図の構造を示す断片的な垂直断面図である
。 第８図は平面化材料／酸化物の高いスポットを除去する
第２磨きステップの後の、第７図の構造を示す断片的な
垂直断面図である。 第９図は共形酸化物が、基板の活性領域の頂部表面が高
度に平面化された構造を残しながら露呈されるまで、第
２エッチングによってさらに除去される第８図の構造を
示す、この実施例の最終ステップを行なった後の構造を
示す、断片的な垂直断面図である。 第１０図は破線の下の、共形酸化物層の厚さがＸ２以下
のときに起こる、残りの平面化材料を示す、代替実施例
の断片的な垂直断面図である。 第１１図は、突起したパターンが集積回路構造を覆って
形成された構造を示す、この発明の他の第２実施例の、
断片的な垂直断面図である。 第１２図は酸化物の共形層がその上に堆積された第１１
図の構造を示す、断片的な垂直断面図である。 第１３図は、平面化材料の層が第１３図の構造の共形層
を覆って堆積された、この実施例のさらなるステップを
示す、断片的な垂直断面図である。 第１４図は、下にある共形層の最も高い部分が露呈され
るまで、第１３図の構造を磨くことを示す、断片的な垂
直断面図である。 第１５図は、酸化物を、平面化材料より速い速度で除去
し、それゆえより遅いエッチング平面化材料が下にある
酸化物を覆う酸化物の高いスポットを残すエッチングの
後の、第１４図の構造を示す、断片的な垂直断面図であ
る。 第１６図は酸化物の高いスポットを除去しかつ高度に平
面化された構造を形成するための第２磨きステップの後
の、第１５図の構造を示す断片的な垂直断面図である。 第１７図は、付加された共形酸化物を十分に除去し、そ
の下の突起したパターンの頂部表面を露呈し、結果とし
て高度に平面化された構造を形成するための、第１６図
の構造上において行なわれたさらなるしかし任意の、エ
ッチングステップを示す断片的な垂直断面図である。 図において、１０はフォトレジストマスク、１４はマス
ク開口、３０は酸化物層、４０はポリシリコン層を示す
。 特許出願人 アドバンスト・マイクロ・ディバＪ’１ 峠
板内のフィールド酸化物領域の成長による“バーズビー
ク“の形成を示す先行技術構造の断片的な垂直断面図で
ある。 第２図は、シリコン基板が基板の活性領域を覆うために
マスクされかつ開口がマスク開口を介してシリコン基板
においてエッチングされたこの発明の第１実施例の初期
段階を示す断片的な垂直断面図である。 第２Ａ図は、フィールド酸化物のための開口を形成する
前の、光学フィールドインブラントを示す、第２図の構
造を生み出すための方法における代替ステップの断片的
な垂直断面図である。 第２Ｂ図は、フィールド酸化物のための開口を形成した
後のさらなるフィールドインブラントを示す第２Ａ図の
構造の断片的な垂直断面図である。 第３図はマスクが除去されかつ共形酸化物層が基板を覆
って堆積されかつ基板内にエッチングされた開口を有す
る第２図に示されるこの方法の後期段階における構造を
示す断片的な垂直断面図である。 第４図はＸ、がＸ、とＸ２の中間レベルを示し、エッチ
ングされた領域の深さＸＩと構造を覆う酸化物層の最小
の厚さＸ２との差を示す、第３図の構造の一部分の拡大
された断片的な垂直断面図である。 第５図は平面化材料の層が共形酸化物層を覆って堆積さ
れた後の第３図の構造の断片的な垂直断面図である。 第６図は、下にある共形酸化物層の最も高い部分を露呈
するため、十分に平面化された材料を除去するために、
機械的または化学的／機械的に磨かれた第５図の構造を
示す断片的な垂直断面図である。 第７図は平面化材料より速い速度で酸化物を除去し、そ
れゆえ、より遅いエッチング平面化材料が下にある酸化
物を覆い、かつ平面化材料によって覆われていない、酸
化物がＸ、のレベルまで除去された平面化材料によって
キャップされた酸化物の高いスポットを残すエッチング
の後の、第６図の構造を示す断片的な垂直断面図である
。 第８図は平面化材料／酸化物の高いスポットを除去する
第２磨きステップの後の、第７図の構造を示す断片的な
垂直断面図である。 第９図は共形酸化物が、基板の活性領域の頂部表面が高
度に平面化された構造を残しながら露呈されるまで、第
２エッチングによってさらに除去される第８図の構造を
示す、この実施例の最終ステップを行なった後の構造を
示す、断片的な垂直断面図である。 第１０図は破線の下の、共形酸化物層の厚さがＸ２以下
のときに起こる、残りの平面化材料を示す、代替実施例
の断片的な垂直断面図である。 第１１図は、突起したパターンが集積回路構造を覆って
形成された構造を示す、この発明の他の第２実施例の、
断片的な垂直断面図である。 第１２図は酸化物の共形層がその上に堆積された第１１
図の構造を示す、断片的な垂直断面図である。 第１３図は、平面化材料の層が第１３図の構造の共形層
を覆って堆積された、この実施例のさらなるステップを
示す、断片的な垂直断面図である。 第１４図は、下にある共形層の最も高い部分が露呈され
るまで、第１３図の構造を磨くことを示す、断片的な垂
直断面図である。 第１５図は、酸化物を、平面化材料より速い速度で除去
し、それゆえより遅いエッチング平面化材料が下にある
酸化物を覆う酸化物の高いスポットを残すエッチングの
後の、第１４図の構造を示す、断片的な垂直断面図であ
る。 第１６図は酸化物の高いスポットを除去しかつ高度に平
面化された構造を形成するための第２磨きステップの後
の、第１５図の構造を示す断片的な垂直断面図である。 第１７図は、付加された共形酸化物を十分に除去し、そ
の下の突起したパターンの頂部表面を露呈し、結果とし
て高度に平面化された構造を形成するための、第１６図
の構造上において行なわれたさらなるしかし任意の、エ
ッチングステップを示す断片的な垂直断面図である。 図において、１０はフォトレジストマスク、１４はマス
ク開口、３０は酸化物層、４０はポリシリコン層を示す
。 特許出願人 アドバンスト・マイクロ・ディバＪ’１ 峠
Claims (25)
- （１）集積回路構造の隣接部分のレベルに平面化された
堆積された酸化物を用いて、高度に平面化された酸化物
部分を有する高度に平面化された集積回路構造を作るた
めの方法であって、（ａ）集積回路構造の残りよりも高
い高 さに第１部分を有する集積回路構造の上に、前記構造の
残りの上の前記第１部分の高さ を越える厚さを有する共形酸化物層を堆積 し、 （ｂ）前記堆積した酸化物層の上に平面 化材料の層を堆積し、 （ｃ）前記下にある共形酸化物層の最も 高い部分を露呈するために前記構造を磨き、（ｄ）前記
共形酸化物層の部分を除去す るために平面化材料の前記層に関連して前 記共形酸化物層を選択的に除去することが できるエッチング剤系で、第１エッチング ステップにおいて前記構造をエッチングし、（ｅ）前記
平面化材料の残りを除去する ために前記構造を再び磨き、かつ （ｆ）前記突起した部分を覆う酸化物の すべてが、前記集積回路構造の前記突出部 分間に酸化物領域が形成される高度に平面 化された構造を残してすべて除去されるま で、第２エッチングステップにおいて前記 構造の残りをエッチングし、前記酸化物領 域の上部表面は実質的に前記集積回路構造 の前記突起部分の上部表面と同じ高さであ る、高度に平面化された集積回路構造を作 るための方法。 - （２）前記共形酸化物層を堆積する前記ステップは、約
７００から約７５０℃の温度で行なわれる、請求項１に
記載の方法。 - （３）前記共形酸化物層を堆積する前記ステップはさら
に、前記集積回路構造を覆って約７０００から約９００
０Åの酸化物を堆積することを含む、請求項１に記載の
方法。 - （４）平面化層の前記さらなる層を堆積する前記ステッ
プは、前記共形酸化物層の上にポリシリコンの層を堆積
することを含む、請求項１に記載の方法。 - （５）ポリシリコンの前記平面化層を堆積する前記ステ
ップはさらに、前記共形酸化物層の上に約０．５から約
１．０ミクロンのポリシリコンを堆積することを含む、
請求項４に記載の方法。 - （６）ポリシリコン材料の前記平面化層に関連して、前
記共形酸化物層を選択的に除去することができるエッチ
ング剤系を用いて、前記構造をエッチングする前記ステ
ップはさらに、前記酸化物が前記第１磨きステップにお
いて予め露呈された領域における前記酸化物レベルが、
前記第１磨きステップの後に残った前記ポリシリコン下
の前記酸化物のレベルより低く、しかし前記下にある集
積回路構造の前記第１部分より上になるまで、前記共形
酸化物層を、ポリシリコンの平面化層のためのエッチン
グ速度の少なくとも約５倍の速さでエッチングする反応
性イオンを含む、請求項４に記載の方法。 - （７）ポリシリコン材料の前記平面化層に関連して、前
記共形酸化物層を選択的に除去することができるエッチ
ング剤系を用いて前記構造をエッチングする前記ステッ
プはさらに、前記酸化物が前記第１磨きステップにおい
て予め露呈された領域における前記酸化物のレベルが、
前記第１磨きステップの後に残った前記ポリシリコン下
の前記酸化物のレベルより下であるが、前記下にある集
積回路構造の前記第１部分より上になるまで、共形酸化
物層を、ポリシリコンの平面化層のためのエッチング速
度の少なくとも約５倍の速さでウェットエッチすること
を含む、請求項４に記載の方法。 - （８）前記第２磨きステップの後に前記構造に残ったど
んなポリシリコン平面化材料も、前記ポリシリコンのす
べてが除去されそれから前記下にある集積回路構造の前
記第１部分のレベルで前記エッチングを止めることを容
易にするために酸化物の除去に優位に働くようにエッチ
ング率を変えるまで、酸化物と実質的に同じ速度でポリ
シリコンを除去するであろうエッチング剤を用いて第２
エッチングステップの間、前記酸化物およびポリシリコ
ンをエッチングすることによって前記第２エッチングス
テップにおいて除去される、請求項４に記載の方法。 - （９）前記第２磨きステップの後の前記第２エッチング
ステップはさらに、酸化物対ポリシリコンのエッチング
比が約１：１で行なわれる第１エッチングおよび前記集
積回路構造の前記隣接部分のエッチングを抑制するため
に、酸化物対シリコンのエッチング比が少なくとも５：
１の比で行なわれる次のエッチングを含む、請求項８に
記載の方法。 - （１０）前記集積回路構造の活性領域をマスクし、約０
．４５から約０．５５ミクロンの深さを有する１つまた
はそれ以上の開口を形成するために前記マスクを介して
前記集積回路構造の露呈された部分をエッチングし、か
つマスクを除去する、追加のステップをさらに含み、共
形酸化物層を堆積する前記ステップは、前記エッチング
された開口の深さを凌ぐ厚さまで、前記エッチングされ
た開口の中および前記集積回路構造の前記エッチングさ
れていない活性領域を覆って前記共形酸化物を堆積する
ことを含み、前記次の平面化ステップは、フィールド酸
化物領域を有し、その中に前記活性領域の頂部表面と同
じレベルの前記フィールド酸化物領域の頂部表面を有す
る平面化された集積回路構造を形成する、請求項１に記
載の方法。 - （１１）前記集積回路構造を覆って酸化物層を形成し、
かつ前記基板の前記活性領域のマスクに先立って前記酸
化物層を覆って窒化物層を形成するステップをさらに含
み、かつ、前記集積回路構造の前記露呈された部分を、
前記マスクを介してエッチングする前記ステップはさら
に、前記マスクの下に形成された前記窒化物および酸化
物層をエッチングすることを含む、請求項１０に記載の
方法。 - （１２）前記集積回路基板を覆って突起したパターンを
形成するさらなるステップを含み、かつ前記共形酸化物
層を堆積する前記ステップはさらに、前記集積回路構造
の上に前記突起したパターンの高さを凌ぐ深さまで前記
共形酸化物を堆積することを含む、請求項１に記載の方
法。 - （１３）前記エッチングおよび磨きステップは、平面化
された集積回路構造が前記突起したパターンの頂部表面
と同じレベルの前記酸化物領域の頂部表面によって形成
されるまで行なわれる、請求項１２に記載の方法。 - （１４）突起したパターンを形成する前記ステップはさ
らに、前記共形酸化物層および前記平面化層を、前記突
起したパターン上に堆積させる前記ステップにおいて用
いられる温度に耐えることができる導体材料のパターン
を形成することを含む、請求項１２に記載の方法。 - （１５）基板の活性領域間にかつ、活性領域と同じレベ
ルで形成されるフィールド酸化物領域を有する高度に平
面化された集積回路構造を作るための方法であって、 （ａ）前記基板内のフィールド酸化物領 域の好ましい形に従う開口をその中に有す るマスクでシリコン基板をパターン化し、 （ｂ）前記シリコン基板を前記マスクを 介して約０．４５ミクロンから約０．５５ ミクロンの深さまでエッチングし、 （ｃ）前記マスクを除去し、 （ｄ）前記構造上に約７０００から約９ ０００Åの共形酸化物層を堆積し、 （ｅ）前記共形酸化物層上に平面化材料 のさらなる層を堆積し、 （ｆ）前記下にある共形酸化物層の最も 高い部分を露呈するために初めて機械的に 前記構造を磨き、 （ｇ）前記共形酸化物層の約０．５ミク ロンが除去されるまで、酸化物対平面化材 料の除去率が少なくとも約８：１の率で前 記堆積された共形酸化物および平面化材料 の前記層を除去することができるエッチン グ系によって、前記構造を初めてエッチン グし、 （ｈ）前記第１エッチングステップの後 前記構造上に残った前記平面化材料のすべ てを実質的に除去するために２度目に、前 記構造を磨き、 （ｉ）前記平面化材料のすべてが除去さ れるまで前記酸化物とおよそ同じ率で前記 平面化材料のいかなる残った部分をも除去 することができるエッチング系を用いて前 記構造を２度目にエッチングし、 （ｊ）前記活性領域上の前記共形層のす べてが、基板内の活性領域間にフィールド 酸化物領域が形成される高度に平面化され た構造を残して除去されるまで、シリコン より速い速度で酸化物をエッチングするで あろうエッチング剤を用いて前記構造の残 りをエッチングし、フィールド酸化物領域 の上表面が活性領域の表面と実質的に同じ 高さである、高度に平面化された集積回路 構造を作るための方法。 - （１６）前記共形酸化物層を堆積する前記ステップはさ
らに、約７００から７５０℃の温度で約７０００から約
９０００Åのテトラエチルオルト珪酸を堆積することを
含む、請求項１５に記載の方法。 - （１７）前記共形酸化物層を堆積する前記ステップはさ
らに、約３００から約３５０℃の温度で約７０００から
約９０００ÅのＣＶＤ酸化物を堆積することをさらに含
む、請求項１５に記載の方法。 - （１８）平面化材料の前記さらなる層を堆積する前記ス
テップは、前記共形酸化物層を覆って約０．４５から約
０．５５ミクロンのポリシリコンを堆積することを含む
、請求項１５に記載の方法。 - （１９）突起したパターンをその上に有する高度に平面
化された集積回路構造を形成するための方法であって、 （ａ）集積回路構造の上に突起したパタ ーンを形成し、 （ｂ）前記突起したパターンを破損させ ない温度で、その最も低い点が前記突起し たパターンの高さを凌ぐ十分な厚さを有す る前記突起したパターンの上に共形酸化物 層を堆積し、 （ｃ）前記突起したパターンを破損させ ないような温度において、前記共形酸化物 層を覆って平面化材料の層を堆積し、 （ｄ）下にある共形酸化物の最も高いレ ベルが露呈するまで前記平面化層を磨き、 （ｅ）前記磨きステップの間に露呈した 領域の前記酸化物のレベルが、前記突起し たパターンの厚さとおよそ等しい量まで減 少させられるまで前記平面化材料の除去の 速さの少なくとも約５倍で、前記酸化物を 除去するであろうエッチング剤を用いて前 記共形酸化物／平面化層をエッチングし、 かつ （ｆ）前記構造から前記平面化材料の残 りのすべてを除去しかつ、前記集積回路構 造上に高度に平面化された表面を形成する ための第２磨きステップにおいて前記構造 を磨くことを含む、高度に平面化された集 積回路構造を作るための方法。 - （２０）酸化物と相互に重なる前記突起したパターンを
含む高度に平面化された表面を形成するために、前記第
２磨きステップの後、前記突起したパターンのエッチン
グを抑制するために前記突起したパターンの除去の速度
より速い速度において酸化物を除去するであろうエッチ
ング剤を用いて、前記突起したパターンの上部レベルま
で共形酸化物をさらに除去するステップをさらに含む、
請求項１９に記載の方法。 - （２１）集積回路構造上に突起したパターンを形成する
前記ステップは、前記構造上に導体パターンを形成する
ステップを含む、請求項１９に記載の方法。 - （２２）導体パターンを形成する前記ステップはさらに
、前記構造上に金属パターンを形成することを含む、請
求項２１に記載の方法。 - （２３）前記共形酸化物層を堆積する前記ステップはさ
らに、約７００から約７５０℃の温度で約７０００から
約１５０００Åのテトラエチルオルト珪酸を堆積するこ
とを含み、前記集積回路構造上に導体パターンを形成す
る前記ステップはさらに、７５０℃の高さの温度に耐え
ることができる導体パターンを含む、請求項２１に記載
の方法。 - （２４）前記共形酸化物層を堆積する前記ステップはさ
らに、約３００から約３５０℃の温度において約７００
０から約１５０００Å（７）ＣＶＤ酸化物を堆積するこ
とを含み、かつ前記集積回路構造上に導体パターンを形
成する前記ステップはさらに、３５０℃の高さの温度に
耐え得る導体パターンを形成することを含む、請求項２
１に記載の方法。 - （２５）平面化材料の前記層を堆積する前記ステップは
、前記共形酸化物層を覆って約０．４５から約０．５５
ミクロンのポリシリコンを堆積することを含む、請求項
１９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/193,478 US4962064A (en) | 1988-05-12 | 1988-05-12 | Method of planarization of topologies in integrated circuit structures |
| US193,478 | 1988-05-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0217637A true JPH0217637A (ja) | 1990-01-22 |
| JPH0650759B2 JPH0650759B2 (ja) | 1994-06-29 |
Family
ID=22713803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117165A Expired - Lifetime JPH0650759B2 (ja) | 1988-05-12 | 1989-05-10 | 高度に平面化された集積回路構造を作るための方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4962064A (ja) |
| EP (1) | EP0341898A3 (ja) |
| JP (1) | JPH0650759B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6183885B1 (en) | 1997-04-28 | 2001-02-06 | Harness System Technologies Research, Ltd. | Fitting-type connection terminal |
| JP2008131556A (ja) * | 2006-11-24 | 2008-06-05 | Mitsubishi Electric Corp | データ変換装置及びデータ変換方法及びプログラム |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399528A (en) * | 1989-06-01 | 1995-03-21 | Leibovitz; Jacques | Multi-layer fabrication in integrated circuit systems |
| DE69004932T2 (de) * | 1989-10-25 | 1994-05-19 | Ibm | Verfahren zur Herstellung breiter mit Dielektrikum gefüllter Isolationsgraben für Halbleiteranordnungen. |
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
| JPH03214625A (ja) * | 1990-01-18 | 1991-09-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR930011460B1 (ko) * | 1991-01-22 | 1993-12-08 | 삼성전자 주식회사 | 반도체 장치의 소자분리 영역 형성방법 |
| KR100252692B1 (ko) * | 1991-11-29 | 2000-04-15 | 이데이 노부유끼 | 폴리쉬공정을 구비한 트렌치아이솔레이션의 형성방법 및 반도체장치의 제조방법 |
| DE69232648T2 (de) * | 1991-11-29 | 2003-02-06 | Sony Corp | Verfahren zur Herstellung einer Grabenisolation mittels eines Polierschritts und Herstellungsverfahren für eine Halbleitervorrichtung |
| JP3060714B2 (ja) * | 1992-04-15 | 2000-07-10 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| EP0582724A1 (de) * | 1992-08-04 | 1994-02-16 | Siemens Aktiengesellschaft | Verfahren zur lokal und global planarisierenden CVD-Abscheidung von SiO2-Schichten auf strukturierten Siliziumsubstraten |
| EP0597603A3 (en) * | 1992-11-13 | 1998-03-11 | Digital Equipment Corporation | Trench isolation planarization using a hard mask |
| JPH07111962B2 (ja) * | 1992-11-27 | 1995-11-29 | 日本電気株式会社 | 選択平坦化ポリッシング方法 |
| EP0637062B1 (de) * | 1993-07-27 | 1997-06-04 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM |
| US5346584A (en) * | 1993-07-28 | 1994-09-13 | Digital Equipment Corporation | Planarization process for IC trench isolation using oxidized polysilicon filler |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| US5492858A (en) * | 1994-04-20 | 1996-02-20 | Digital Equipment Corporation | Shallow trench isolation process for high aspect ratio trenches |
| US5494854A (en) * | 1994-08-17 | 1996-02-27 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films |
| US5413953A (en) * | 1994-09-30 | 1995-05-09 | United Microelectronics Corporation | Method for planarizing an insulator on a semiconductor substrate using ion implantation |
| US5527423A (en) * | 1994-10-06 | 1996-06-18 | Cabot Corporation | Chemical mechanical polishing slurry for metal layers |
| US5663107A (en) * | 1994-12-22 | 1997-09-02 | Siemens Aktiengesellschaft | Global planarization using self aligned polishing or spacer technique and isotropic etch process |
| US5885899A (en) * | 1995-11-14 | 1999-03-23 | International Business Machines Corporation | Method of chemically mechanically polishing an electronic component using a non-selective ammonium hydroxide slurry |
| US5851899A (en) * | 1996-08-08 | 1998-12-22 | Siemens Aktiengesellschaft | Gapfill and planarization process for shallow trench isolation |
| US6395620B1 (en) * | 1996-10-08 | 2002-05-28 | Micron Technology, Inc. | Method for forming a planar surface over low density field areas on a semiconductor wafer |
| KR100236097B1 (ko) * | 1996-10-30 | 1999-12-15 | 김영환 | 반도체 장치의 격리막 형성방법 |
| US6114216A (en) * | 1996-11-13 | 2000-09-05 | Applied Materials, Inc. | Methods for shallow trench isolation |
| US5721172A (en) * | 1996-12-02 | 1998-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers |
| EP0855739A1 (en) * | 1997-01-24 | 1998-07-29 | Texas Instruments Inc. | Tapered dielectric etch process for moat etchback |
| US5804490A (en) * | 1997-04-14 | 1998-09-08 | International Business Machines Corporation | Method of filling shallow trenches |
| US6103592A (en) * | 1997-05-01 | 2000-08-15 | International Business Machines Corp. | Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas |
| US5976982A (en) * | 1997-06-27 | 1999-11-02 | Siemens Aktiengesellschaft | Methods for protecting device components from chemical mechanical polish induced defects |
| KR100444311B1 (ko) * | 1997-06-28 | 2004-11-08 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
| TW351849B (en) * | 1997-09-11 | 1999-02-01 | United Microelectronics Corp | Method for fabricating shadow trench insulation structure |
| JP3462174B2 (ja) | 1997-09-24 | 2003-11-05 | インフィネオン テクノロジース アクチエンゲゼルシャフト | シリコン基板内にトレンチ構造部を形成するための方法 |
| US5880007A (en) * | 1997-09-30 | 1999-03-09 | Siemens Aktiengesellschaft | Planarization of a non-conformal device layer in semiconductor fabrication |
| US6022788A (en) * | 1997-12-23 | 2000-02-08 | Stmicroelectronics, Inc. | Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby |
| US6057207A (en) * | 1998-03-25 | 2000-05-02 | Taiwan Semiconductor Manufacturing Company | Shallow trench isolation process using chemical-mechanical polish with self-aligned nitride mask on HDP-oxide |
| US6004863A (en) * | 1998-05-06 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer |
| GB2340657B (en) * | 1998-06-10 | 2000-07-05 | United Microelectronics Corp | Dual damascene technique |
| SG82606A1 (en) * | 1998-06-24 | 2001-08-21 | Chartered Semiconductor Mfg | A method to prevent dishing in chemical mechanical polishing |
| US6017803A (en) * | 1998-06-24 | 2000-01-25 | Chartered Semiconductor Manufacturing, Ltd. | Method to prevent dishing in chemical mechanical polishing |
| US6261923B1 (en) | 1999-01-04 | 2001-07-17 | Vanguard International Semiconductor Corporation | Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP |
| US6180489B1 (en) | 1999-04-12 | 2001-01-30 | Vanguard International Semiconductor Corporation | Formation of finely controlled shallow trench isolation for ULSI process |
| US6261914B1 (en) | 1999-07-27 | 2001-07-17 | International Business Machines Corporation | Process for improving local uniformity of chemical mechanical polishing using a self-aligned polish rate enhancement layer |
| US6753270B1 (en) | 2000-08-04 | 2004-06-22 | Applied Materials Inc. | Process for depositing a porous, low dielectric constant silicon oxide film |
| US6593210B1 (en) * | 2000-10-24 | 2003-07-15 | Advanced Micro Devices, Inc. | Self-aligned/maskless reverse etch process using an inorganic film |
| US6664190B2 (en) | 2001-09-14 | 2003-12-16 | Chartered Semiconductor Manufacturing Ltd. | Pre STI-CMP planarization scheme |
| JP3956709B2 (ja) * | 2002-01-23 | 2007-08-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| FR2910180A1 (fr) * | 2006-12-15 | 2008-06-20 | St Microelectronics | Procede de fabrication d'un transistor cmos a grilles metalliques duales. |
| US20090166317A1 (en) * | 2007-12-26 | 2009-07-02 | Canon Kabushiki Kaisha | Method of processing substrate by imprinting |
| US8497210B2 (en) | 2010-10-04 | 2013-07-30 | International Business Machines Corporation | Shallow trench isolation chemical mechanical planarization |
| KR20150021811A (ko) * | 2013-08-21 | 2015-03-03 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| US20150214114A1 (en) * | 2014-01-28 | 2015-07-30 | United Microelectronics Corp. | Manufacturing method of semiconductor structure |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148988A (en) * | 1977-05-31 | 1978-12-26 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor substrate |
| EP0023146B1 (en) * | 1979-07-23 | 1987-09-30 | Fujitsu Limited | Method of manufacturing a semiconductor device wherein first and second layers are formed |
| JPS5830136A (ja) * | 1981-08-14 | 1983-02-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5848936A (ja) * | 1981-09-10 | 1983-03-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59124142A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59175137A (ja) * | 1983-03-23 | 1984-10-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59177940A (ja) * | 1983-03-28 | 1984-10-08 | Nec Corp | 素子分離領域の製造方法 |
| JPS6039835A (ja) * | 1983-08-12 | 1985-03-01 | Hitachi Ltd | 基板表面の平坦化方法 |
| US4662064A (en) * | 1985-08-05 | 1987-05-05 | Rca Corporation | Method of forming multi-level metallization |
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| NL8701717A (nl) * | 1987-07-21 | 1989-02-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. |
-
1988
- 1988-05-12 US US07/193,478 patent/US4962064A/en not_active Expired - Lifetime
-
1989
- 1989-05-04 EP EP19890304468 patent/EP0341898A3/en not_active Withdrawn
- 1989-05-10 JP JP1117165A patent/JPH0650759B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6183885B1 (en) | 1997-04-28 | 2001-02-06 | Harness System Technologies Research, Ltd. | Fitting-type connection terminal |
| JP2008131556A (ja) * | 2006-11-24 | 2008-06-05 | Mitsubishi Electric Corp | データ変換装置及びデータ変換方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US4962064A (en) | 1990-10-09 |
| JPH0650759B2 (ja) | 1994-06-29 |
| EP0341898A3 (en) | 1991-01-16 |
| EP0341898A2 (en) | 1989-11-15 |
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