JPH0650759B2 - 高度に平面化された集積回路構造を作るための方法 - Google Patents
高度に平面化された集積回路構造を作るための方法Info
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- JPH0650759B2 JPH0650759B2 JP1117165A JP11716589A JPH0650759B2 JP H0650759 B2 JPH0650759 B2 JP H0650759B2 JP 1117165 A JP1117165 A JP 1117165A JP 11716589 A JP11716589 A JP 11716589A JP H0650759 B2 JPH0650759 B2 JP H0650759B2
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- 238000000034 method Methods 0.000 title claims description 46
- 239000000758 substrate Substances 0.000 claims description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 60
- 229920005591 polysilicon Polymers 0.000 claims description 60
- 238000005530 etching Methods 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 42
- 238000005498 polishing Methods 0.000 claims description 41
- 238000000151 deposition Methods 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 239000007943 implant Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000003628 erosive effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000012876 topography Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- -1 KOH or NaOH Chemical compound 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 241001301648 Tradescantia ohiensis Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/31051—Planarisation of the insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Description
【発明の詳細な説明】 発明の背景 発明の分野 この発明は集積回路構造に関する。より特定的には、こ
の発明は集積回路構造内に高度に平面化された酸化物部
分を形成するための改良された方法に関する。
の発明は集積回路構造内に高度に平面化された酸化物部
分を形成するための改良された方法に関する。
関連技術の説明 集積回路構造の従来の構造において、たとえばフィール
ド酸化物は通常、基板の活性素子領域をマスクしかつそ
れから基板の残った部分を酸化することによって、隣接
する活性素子の間に酸化物絶縁を与えるために、シリコ
ン基板の表面上および中に成長させられる。
ド酸化物は通常、基板の活性素子領域をマスクしかつそ
れから基板の残った部分を酸化することによって、隣接
する活性素子の間に酸化物絶縁を与えるために、シリコ
ン基板の表面上および中に成長させられる。
シリコン基板の酸化、すなわちデポジションよりもむし
ろ酸化物成長によるこのような酸化物領域の形成におい
て、酸化物は表面から上に拡張するのみならず基板の中
の方に成長する。たとえば、約1ミクロンの厚さの酸化
物層が成長するとき、結晶性シリコン内のシリコン原子
の所与の数は同じ数のシリコン原子の酸化物より少ない
容量を占めるという事実から、酸化物成長は基板の中に
その距離の約半分、すなわち、もとのシリコン基板表面
の下に約0.5ミクロン延びかつもとのシリコン基板表
面の上に約0.5ミクロン延びるであろう。
ろ酸化物成長によるこのような酸化物領域の形成におい
て、酸化物は表面から上に拡張するのみならず基板の中
の方に成長する。たとえば、約1ミクロンの厚さの酸化
物層が成長するとき、結晶性シリコン内のシリコン原子
の所与の数は同じ数のシリコン原子の酸化物より少ない
容量を占めるという事実から、酸化物成長は基板の中に
その距離の約半分、すなわち、もとのシリコン基板表面
の下に約0.5ミクロン延びかつもとのシリコン基板表
面の上に約0.5ミクロン延びるであろう。
この現象が集積回路構造の垂直トポロギーをいくぶん変
化させる一方、より大きな問題は、酸化物量のこの拡大
はまた垂直のみならず水平に起こるということである。
このように、第1図に示される先行技術構造において示
されるように、基板のマスクされない領域におけるフィ
ールド酸化物の成長はまた、酸化物の下向きおよび上向
きの範囲の両方が先細りになりながら、基板のマスクさ
れた領域に部分的に延び、さらに酸化物は水平に延び、
こうして産業界で“バーズビーク”として知られている
ものを形成する。
化させる一方、より大きな問題は、酸化物量のこの拡大
はまた垂直のみならず水平に起こるということである。
このように、第1図に示される先行技術構造において示
されるように、基板のマスクされない領域におけるフィ
ールド酸化物の成長はまた、酸化物の下向きおよび上向
きの範囲の両方が先細りになりながら、基板のマスクさ
れた領域に部分的に延び、さらに酸化物は水平に延び、
こうして産業界で“バーズビーク”として知られている
ものを形成する。
この“バーズビーク”領域は、第1図に示されるよう
に、活性素子がその中において構成され得るフィールド
酸化物部分間の基板の活性領域を幅xまで狭め、このマ
スクの幅マイナスxが成長した酸化物の横の浸食領域を
示す。これを直すために、マスクの大きさはこの浸食を
調節するために変えられなければならない、すなわち、
フィールド酸化物のための開口はより小さくされなけれ
ばならない。
に、活性素子がその中において構成され得るフィールド
酸化物部分間の基板の活性領域を幅xまで狭め、このマ
スクの幅マイナスxが成長した酸化物の横の浸食領域を
示す。これを直すために、マスクの大きさはこの浸食を
調節するために変えられなければならない、すなわち、
フィールド酸化物のための開口はより小さくされなけれ
ばならない。
これは、集積回路構造の密度がVLSIのために増加す
るに従って順次問題になる。たとえば、ラインおよび間
隔が1ミクロン以下になるときリソグラフィの問題が起
こる。さらに、もしフィールドインプラント、すなわち
フィールド酸化物の下のドーピングフィールド酸化物が
成長しながら横に移動し、そうして活性素子領域をさら
に減少させるなら、まださらに浸食があるかもしれな
い。
るに従って順次問題になる。たとえば、ラインおよび間
隔が1ミクロン以下になるときリソグラフィの問題が起
こる。さらに、もしフィールドインプラント、すなわち
フィールド酸化物の下のドーピングフィールド酸化物が
成長しながら横に移動し、そうして活性素子領域をさら
に減少させるなら、まださらに浸食があるかもしれな
い。
集積回路構造における“成長する”フィールド酸化物領
域に関連する問題は認識され、かつこれらの問題を取除
くために試みがなされてきた。たとえば、IDEM82
の頁233から236において発表された『光−CVD
酸化物を用いた十分に窪みが設けられたフィールド分離
技術』(“A FULLY RECESSED FIE
LD ISOLATION TECHNOLOGY U
SING PHOTO−CVD OXIDE”)と名付
けられた論文においてチェン(Chen)その他は、フ
ォトレジストマスクを除去する前にフォト−CVD酸化
物(フォトックス:photox)によって満たされる
溝をエッチングするためのフォトレジスト層の使用につ
いて論じている。過剰な“フォトックス”はそれから、
剥離によってフォトレジストで除去される。
域に関連する問題は認識され、かつこれらの問題を取除
くために試みがなされてきた。たとえば、IDEM82
の頁233から236において発表された『光−CVD
酸化物を用いた十分に窪みが設けられたフィールド分離
技術』(“A FULLY RECESSED FIE
LD ISOLATION TECHNOLOGY U
SING PHOTO−CVD OXIDE”)と名付
けられた論文においてチェン(Chen)その他は、フ
ォトレジストマスクを除去する前にフォト−CVD酸化
物(フォトックス:photox)によって満たされる
溝をエッチングするためのフォトレジスト層の使用につ
いて論じている。過剰な“フォトックス”はそれから、
剥離によってフォトレジストで除去される。
シバタ(Shibata)その他は、IDEM83の頁
27から30において発表されている『メガビットダイ
ナミックメモリのための簡略化されたボックス(埋込酸
化物)分離技術』(“A SIMPLIFIED BO
X(BURIED−OXIDE)ISOLATION
TECHNOLOGY FOR MEGABIT DY
NAMIC MEMORIES”)と名付けられた論文
の中で、シリコン基板内の異方性エッチングされた凹部
を、堆積された酸化物を再補充することによって分離酸
化物を形成することを論じている。もとのボックス(B
OX)方法は、第1段階においてプラズマSiO2剥離
および、第2段階においてCVD SiO2の再デポジ
ションに続く平面化エッチバックという2つのステップ
を用いた。著者は、この処理は幅の狭い凹部に対しては
有効に働くが、幅の広い開かれた領域にフィールド酸化
物を残すことができないことに注目した。著者は第1レ
ジストを有する2つのレジスト層を用いると、広い開か
れた領域にある酸化物を覆うマスクを与え、かつ第2レ
ジスト層は明らかに平面化層としての役割を果たすこと
を示唆する。
27から30において発表されている『メガビットダイ
ナミックメモリのための簡略化されたボックス(埋込酸
化物)分離技術』(“A SIMPLIFIED BO
X(BURIED−OXIDE)ISOLATION
TECHNOLOGY FOR MEGABIT DY
NAMIC MEMORIES”)と名付けられた論文
の中で、シリコン基板内の異方性エッチングされた凹部
を、堆積された酸化物を再補充することによって分離酸
化物を形成することを論じている。もとのボックス(B
OX)方法は、第1段階においてプラズマSiO2剥離
および、第2段階においてCVD SiO2の再デポジ
ションに続く平面化エッチバックという2つのステップ
を用いた。著者は、この処理は幅の狭い凹部に対しては
有効に働くが、幅の広い開かれた領域にフィールド酸化
物を残すことができないことに注目した。著者は第1レ
ジストを有する2つのレジスト層を用いると、広い開か
れた領域にある酸化物を覆うマスクを与え、かつ第2レ
ジスト層は明らかに平面化層としての役割を果たすこと
を示唆する。
発明物達は、先行技術のフィールド酸化物成長において
経験される“バーズビーク”浸食の形成を排除しなが
ら、基板の活性領域間に高度に平面化されたフィールド
酸化物領域を形成するためのより満足のいく方法を見つ
けた。この方法により発明者は、たとえば基板内に形成
されるいずれかの活性素子のような活性領域間または導
電線が基板を覆って形成されるとき起こるような、集積
回路構造内の段になった領域間に高度に平面化されたフ
ィールド酸化物型分離を形成することができ、それによ
って結果として生じた構造のトポロギはこのような段ま
たは他の非平面構造の形成を最小化するであろう、すな
わち、高度に平面化された集積回路構造になるであろ
う。
経験される“バーズビーク”浸食の形成を排除しなが
ら、基板の活性領域間に高度に平面化されたフィールド
酸化物領域を形成するためのより満足のいく方法を見つ
けた。この方法により発明者は、たとえば基板内に形成
されるいずれかの活性素子のような活性領域間または導
電線が基板を覆って形成されるとき起こるような、集積
回路構造内の段になった領域間に高度に平面化されたフ
ィールド酸化物型分離を形成することができ、それによ
って結果として生じた構造のトポロギはこのような段ま
たは他の非平面構造の形成を最小化するであろう、すな
わち、高度に平面化された集積回路構造になるであろ
う。
発明の概要 それゆえに、この発明の目的は、集積回路構造に高度に
平面化された酸化物部分を作るための方法を提供するこ
とである。
平面化された酸化物部分を作るための方法を提供するこ
とである。
この発明のさらなる目的は、堆積された酸化物を用いて
集積回路構造内に高度に平面化された酸化物部分を作る
ための方法を提供することである。
集積回路構造内に高度に平面化された酸化物部分を作る
ための方法を提供することである。
この発明の別の目的は、集積回路構造上に平面化材料の
層をさらに与えることによって、集積回路構造の隣接部
分のレベルに平面化された堆積した酸化物を用いて、集
積回路構造内に高度に平面化された酸化物部分を作るた
めの方法を提供することである。
層をさらに与えることによって、集積回路構造の隣接部
分のレベルに平面化された堆積した酸化物を用いて、集
積回路構造内に高度に平面化された酸化物部分を作るた
めの方法を提供することである。
この発明のさらに別の目的は、集積回路構造上に平面化
材料の層をさらに与えかつそれから、実質的に平坦な表
面を形成しかつ堆積された酸化物およびどんな残った平
面化材料をも、下にある構造のレベルまで除去するため
に、その構造に、磨くステップおよびエッチングステッ
プの各々を受けさせることによって、集積回路構造の隣
接部分のレベルまで平面化される堆積された酸化物を用
いて、集積回路構造内に高度に平面化された酸化物部分
を生み出すための方法を提供することである。
材料の層をさらに与えかつそれから、実質的に平坦な表
面を形成しかつ堆積された酸化物およびどんな残った平
面化材料をも、下にある構造のレベルまで除去するため
に、その構造に、磨くステップおよびエッチングステッ
プの各々を受けさせることによって、集積回路構造の隣
接部分のレベルまで平面化される堆積された酸化物を用
いて、集積回路構造内に高度に平面化された酸化物部分
を生み出すための方法を提供することである。
この発明のさらに別の目的は、基礎をなすシリコン基板
の基板内の活性領域の間に設けられる浅い開口内に堆積
される、集積回路構造のための高度に平面化されたフィ
ールド酸化物を提供することであり、高度に平面化され
たフィールド酸化物はまず基板内にこのような浅い開口
を形成し、基板上に酸化物の共形層を形成するために浅
い開口の深さより厚い酸化物の層を堆積し、堆積された
酸化物層を覆う平面化層を形成し、最も高い領域を覆う
平面化層を、少なくとも、下にある堆積された酸化物の
最も高いレベルまで除去するために構造を機械的に磨
き、露呈された酸化物を酸化物層の露呈されていない領
域の最も低い部分の元の高さとおよそ等しいレベルまで
エッチングし、平面化層の残った部分を除去するために
構造をさらに機械的に磨き、かつそれから、残った構造
を基板の活性領域の頂部表面のレベルまでエッチング
し、それによって基板の活性領域における基板のレベル
で、基板レベル内の酸化物部分を含む高度に平面化され
た構造を形成することによって提供される。
の基板内の活性領域の間に設けられる浅い開口内に堆積
される、集積回路構造のための高度に平面化されたフィ
ールド酸化物を提供することであり、高度に平面化され
たフィールド酸化物はまず基板内にこのような浅い開口
を形成し、基板上に酸化物の共形層を形成するために浅
い開口の深さより厚い酸化物の層を堆積し、堆積された
酸化物層を覆う平面化層を形成し、最も高い領域を覆う
平面化層を、少なくとも、下にある堆積された酸化物の
最も高いレベルまで除去するために構造を機械的に磨
き、露呈された酸化物を酸化物層の露呈されていない領
域の最も低い部分の元の高さとおよそ等しいレベルまで
エッチングし、平面化層の残った部分を除去するために
構造をさらに機械的に磨き、かつそれから、残った構造
を基板の活性領域の頂部表面のレベルまでエッチング
し、それによって基板の活性領域における基板のレベル
で、基板レベル内の酸化物部分を含む高度に平面化され
た構造を形成することによって提供される。
この発明のさらに別の目的は、形成される酸化物部分と
交互に重なる突起または段になったパターンを含む高度
に平面化された集積回路構造を提供することであり、こ
のような集積回路構造は、そのような突起したパターン
を含む集積回路構造上に酸化物層(酸化物層は、構造上
に酸化物の共形層を形成するために、突起したパターン
の厚さより大きな厚さを有する)を堆積し;堆積された
酸化層上に平面化層を形成し;最も高い領域を覆う平面
化層を、少なくとも、下にある堆積された酸化物の最も
高いレベルまで除去するために構造を機械的に磨き;露
呈した酸化物を、酸化物層の露呈していない領域の最も
低い部分の元の高さとおよそ同じレベルまでエッチング
し;かつそれから高度に平面化された頂部表面になるよ
う平面化層の残った部分を除去するために構造をさらに
機械的に磨くことによって提供される。随意に、残った
構造は突起したパターンの頂部表面のレベルまでエッチ
ングされてもよく、それによって、露呈し突起したパタ
ーン間の空間に、酸化物を有する高度に平面化された構
造を形成する。
交互に重なる突起または段になったパターンを含む高度
に平面化された集積回路構造を提供することであり、こ
のような集積回路構造は、そのような突起したパターン
を含む集積回路構造上に酸化物層(酸化物層は、構造上
に酸化物の共形層を形成するために、突起したパターン
の厚さより大きな厚さを有する)を堆積し;堆積された
酸化層上に平面化層を形成し;最も高い領域を覆う平面
化層を、少なくとも、下にある堆積された酸化物の最も
高いレベルまで除去するために構造を機械的に磨き;露
呈した酸化物を、酸化物層の露呈していない領域の最も
低い部分の元の高さとおよそ同じレベルまでエッチング
し;かつそれから高度に平面化された頂部表面になるよ
う平面化層の残った部分を除去するために構造をさらに
機械的に磨くことによって提供される。随意に、残った
構造は突起したパターンの頂部表面のレベルまでエッチ
ングされてもよく、それによって、露呈し突起したパタ
ーン間の空間に、酸化物を有する高度に平面化された構
造を形成する。
この発明のこれらおよび他の目的は以下の説明および添
付の図面から明らかになるであろう。
付の図面から明らかになるであろう。
発明の詳細な説明 この発明は、酸化物が集積回路構造内または上に形成さ
れる活性または導電領域間に用いられる、集積回路構造
内に高度に平面化されたトポロギを形成するための改良
された方法を提供する。例示された具体例において、シ
リコン基板の活性領域間に堆積されたフィールド酸化物
を有する高度に平面化された集積回路構造の形成また
は、突起したパターンの間または上に酸化物を有し、基
板内または上に前に形成された集積回路構造上に形成さ
れる金属線のような、しかしこれには限られないが、突
起したパターンを有する高度に平面化された構造を形成
する際適用されるこの発明の方法が、例示によってしか
し限定ではなく、示されている。
れる活性または導電領域間に用いられる、集積回路構造
内に高度に平面化されたトポロギを形成するための改良
された方法を提供する。例示された具体例において、シ
リコン基板の活性領域間に堆積されたフィールド酸化物
を有する高度に平面化された集積回路構造の形成また
は、突起したパターンの間または上に酸化物を有し、基
板内または上に前に形成された集積回路構造上に形成さ
れる金属線のような、しかしこれには限られないが、突
起したパターンを有する高度に平面化された構造を形成
する際適用されるこの発明の方法が、例示によってしか
し限定ではなく、示されている。
ここで第2図を参照して、シリコン基板2は、基板内に
形成されるべき活性領域を覆うフォトレジストマスク1
0および、シリコン基板2内に形成されるべき所望のフ
ィールド酸化物領域に一致するマスク10内の開口14
を有する形で示される。第2図に示すように、開口8a
および8bは既にシリコン基板2において、マスク開口
14を通して、たとえば約0.45から0.55ミクロ
ンの深さまでエッチングされた。
形成されるべき活性領域を覆うフォトレジストマスク1
0および、シリコン基板2内に形成されるべき所望のフ
ィールド酸化物領域に一致するマスク10内の開口14
を有する形で示される。第2図に示すように、開口8a
および8bは既にシリコン基板2において、マスク開口
14を通して、たとえば約0.45から0.55ミクロ
ンの深さまでエッチングされた。
基板2を覆って、マスク10を形成する前に、酸化物層
4が基板2の表面上に、たとえば第2図に示すように3
00−500Åの厚さまで成長し、次いで次のエッチン
グステップのために任意のエッチブロックを形成しても
よい約1000から約2000、好ましくは約1300
から約1500Åの窒化シリコン6のデポジションが続
く。酸化物の層は単に任意の窒化物エッチングブロック
層のための下層として用いられるので、窒化物層6の除
去は、所望すれば、酸化物層4の除去にもなり得る。代
替的に、もし望むなら、酸化物層4は、窒化物層6が省
略されたときでさえレジストマスク10の下に用いられ
てもよい。
4が基板2の表面上に、たとえば第2図に示すように3
00−500Åの厚さまで成長し、次いで次のエッチン
グステップのために任意のエッチブロックを形成しても
よい約1000から約2000、好ましくは約1300
から約1500Åの窒化シリコン6のデポジションが続
く。酸化物の層は単に任意の窒化物エッチングブロック
層のための下層として用いられるので、窒化物層6の除
去は、所望すれば、酸化物層4の除去にもなり得る。代
替的に、もし望むなら、酸化物層4は、窒化物層6が省
略されたときでさえレジストマスク10の下に用いられ
てもよい。
開口8aおよび8bは一実施例において、実質的に直角
の側壁、すなわちエッチングの前の基板表面の平面と開
口8aおよび8bの底部との両方に対して直角な側壁を
形成するために、反応性イオンエッチング(RIE)処
理のような異方性エッチングによってシリコン基板2に
おいてエッチングされる。
の側壁、すなわちエッチングの前の基板表面の平面と開
口8aおよび8bの底部との両方に対して直角な側壁を
形成するために、反応性イオンエッチング(RIE)処
理のような異方性エッチングによってシリコン基板2に
おいてエッチングされる。
基板2においてエッチングされる開口8aおよび/また
は8b内に形成されるべきフィールド酸化物領域の下で
フィールドインプラントを行なうことが望ましいこの実
施例の変形において、たとえば基板内で望ましくない反
転が起こり得るNチャネル素子を形成するとき、基板は
第2A図および第2B図に示されるように、フィールド
酸化物を形成する前にインプラントされてもよい。
は8b内に形成されるべきフィールド酸化物領域の下で
フィールドインプラントを行なうことが望ましいこの実
施例の変形において、たとえば基板内で望ましくない反
転が起こり得るNチャネル素子を形成するとき、基板は
第2A図および第2B図に示されるように、フィールド
酸化物を形成する前にインプラントされてもよい。
第2A図に示すように、基板2の第1注入および拡散ド
ープは、いかなるエッチングステップにも先立って、マ
スク10内の開口14を介して行なわれ得る。エッチン
グステップに先立つこのドープステップを行なうことに
よって、ドーパントのいくつかは、電圧の反転が避けら
れるべき重要な領域を示す、20で示される基板の隣接
する活性素子領域の端縁内に拡散するであろう。このド
ープステップは、たとえば、ホウ素をインプラントし、
続いてフィールド反転を避けるのに十分な高さの最終的
なホウ素の濃度、典型的には1016cm−3になるよ
うに約800から900℃の間で少なくとも15分間拡
散することによって行なわれてもよい。
ープは、いかなるエッチングステップにも先立って、マ
スク10内の開口14を介して行なわれ得る。エッチン
グステップに先立つこのドープステップを行なうことに
よって、ドーパントのいくつかは、電圧の反転が避けら
れるべき重要な領域を示す、20で示される基板の隣接
する活性素子領域の端縁内に拡散するであろう。このド
ープステップは、たとえば、ホウ素をインプラントし、
続いてフィールド反転を避けるのに十分な高さの最終的
なホウ素の濃度、典型的には1016cm−3になるよ
うに約800から900℃の間で少なくとも15分間拡
散することによって行なわれてもよい。
代替的に、第2B図に示すように、開口8′のエッチン
グの後(開口8aおよび8bと同じ深さまで行なわれて
もよい)、第2ドーピングステップが、フィールド酸化
物が堆積されるであろうものの上またはそれに対して新
たに堆積された基板表面をドープするために行なわれて
もよい。第2B図に示すように、基板開口8′の側壁9
は、開口8′の側壁9のドーピングを容易にするために
内向きの傾き約3から5゜を有する側壁を形成するため
に異方性エッチングをわずかに調節することによって都
合良く形成されるであろう。開口8′によって露呈する
基板2の底部および側壁はそれから、典型的には10
16cm−3であるフィールド反転を避けるのに十分な
濃度までホウ素でドープされてもよい。
グの後(開口8aおよび8bと同じ深さまで行なわれて
もよい)、第2ドーピングステップが、フィールド酸化
物が堆積されるであろうものの上またはそれに対して新
たに堆積された基板表面をドープするために行なわれて
もよい。第2B図に示すように、基板開口8′の側壁9
は、開口8′の側壁9のドーピングを容易にするために
内向きの傾き約3から5゜を有する側壁を形成するため
に異方性エッチングをわずかに調節することによって都
合良く形成されるであろう。開口8′によって露呈する
基板2の底部および側壁はそれから、典型的には10
16cm−3であるフィールド反転を避けるのに十分な
濃度までホウ素でドープされてもよい。
開口8aおよび8b(または8′)を形成した後、第3
図に示されるようにマスク10が取除かれかつ、酸化物
30の共形層は開口8aおよび8bの深さより十分大き
な厚さまで全体の構成上に堆積され、最も広い開口8b
内の最も低い点の酸化物のレベルは、基板の隣接する活
性領域の最も高い点より上になり、第2図に示されたよ
うに、その上に酸化物4または窒化物6のようなどのよ
うな層も含む。
図に示されるようにマスク10が取除かれかつ、酸化物
30の共形層は開口8aおよび8bの深さより十分大き
な厚さまで全体の構成上に堆積され、最も広い開口8b
内の最も低い点の酸化物のレベルは、基板の隣接する活
性領域の最も高い点より上になり、第2図に示されたよ
うに、その上に酸化物4または窒化物6のようなどのよ
うな層も含む。
広い領域8bを覆う酸化物層30の高さは過度に狭いエ
ッチングされた領域8aほど高くない。先行技術に関連
して前に論じられたように、広い領域がエッチングされ
それから、フィールド酸化物領域を形成するために酸化
物で満たされるとき、酸化物層30は下にある地勢に一
致する傾向がある。この発明に従って結果として生じる
構造は高度に平面化されるであろうので、広い領域8b
を覆う酸化物層30の厚さは領域8bのエッチングされ
ない表面からの深さを凌ぐことがこの発明の実施に対し
て重要である。これは第4図に示される、第3図の拡大
された領域において例示され、そこではエッチングされ
た領域8bの表面からの深さはX1によって示される一
方、領域8bを覆う酸化層30の厚さはX2によって示
される。
ッチングされた領域8aほど高くない。先行技術に関連
して前に論じられたように、広い領域がエッチングされ
それから、フィールド酸化物領域を形成するために酸化
物で満たされるとき、酸化物層30は下にある地勢に一
致する傾向がある。この発明に従って結果として生じる
構造は高度に平面化されるであろうので、広い領域8b
を覆う酸化物層30の厚さは領域8bのエッチングされ
ない表面からの深さを凌ぐことがこの発明の実施に対し
て重要である。これは第4図に示される、第3図の拡大
された領域において例示され、そこではエッチングされ
た領域8bの表面からの深さはX1によって示される一
方、領域8bを覆う酸化層30の厚さはX2によって示
される。
この発明に従うと、広い領域8bを覆う酸化層30の厚
さ(X2)は領域8bの深さX1より大きくなければな
らない。X1とX2の差は、好ましくは最小約0.15
ミクロンから最大約0.45ミクロンである。もし望む
なら、より大きな厚さの酸化物が用いられてもよいが必
要ではない。このように、たとえば領域8bの深さが約
0.5ミクロンのとき、領域8bを覆う酸化層30の厚
さは約0.65から0.95ミクロンの範囲に及ぶであ
ろう。
さ(X2)は領域8bの深さX1より大きくなければな
らない。X1とX2の差は、好ましくは最小約0.15
ミクロンから最大約0.45ミクロンである。もし望む
なら、より大きな厚さの酸化物が用いられてもよいが必
要ではない。このように、たとえば領域8bの深さが約
0.5ミクロンのとき、領域8bを覆う酸化層30の厚
さは約0.65から0.95ミクロンの範囲に及ぶであ
ろう。
好ましくは、堆積された酸化物は、たとえば約700か
ら約750℃の間の温度で堆積されるテトラエチルオル
ト珪酸(TeOS)のように高度に共形である。代替的
に、堆積された酸化物は約350から約450℃の温度
で堆積される低圧気相成長(CVD)酸化物層を含んで
もよい。
ら約750℃の間の温度で堆積されるテトラエチルオル
ト珪酸(TeOS)のように高度に共形である。代替的
に、堆積された酸化物は約350から約450℃の温度
で堆積される低圧気相成長(CVD)酸化物層を含んで
もよい。
第5図に示すように、好ましくはポリシリコンを含む平
面化層40はそれから、共形酸化物層30を覆って堆積
される。平面化層40は、酸化物より早い速度で研磨さ
れかつ共形酸化物の速度以下または同じ速度で選択的に
エッチングされてもよいいかなる材料を含んでもよい。
ポリシリコンに加えて、たとえばアルミニウム金属が平
面化層40のために用いられてもよい。
面化層40はそれから、共形酸化物層30を覆って堆積
される。平面化層40は、酸化物より早い速度で研磨さ
れかつ共形酸化物の速度以下または同じ速度で選択的に
エッチングされてもよいいかなる材料を含んでもよい。
ポリシリコンに加えて、たとえばアルミニウム金属が平
面化層40のために用いられてもよい。
平面化層40は以下で、ポリシリコン層40として、例
示によってしかし限定によってではなく記述されるであ
ろう。ポリシリコン層40の厚さは典型的には、少なく
とも基板内のエッチングされた領域の深さX1と同じか
またはそれより大きくなければならないが、より薄いポ
リシリコンフィルムもまた適している。
示によってしかし限定によってではなく記述されるであ
ろう。ポリシリコン層40の厚さは典型的には、少なく
とも基板内のエッチングされた領域の深さX1と同じか
またはそれより大きくなければならないが、より薄いポ
リシリコンフィルムもまた適している。
ポリシリコン層40のデポジションの後、基板は、たと
えば構造の最も高い点だけが、研摩手段が窪んだ領域に
一致することなく接触するように、十分に平坦な研摩手
段を用いて、機械的または化学的/機械的に磨かれる。
えば構造の最も高い点だけが、研摩手段が窪んだ領域に
一致することなく接触するように、十分に平坦な研摩手
段を用いて、機械的または化学的/機械的に磨かれる。
磨きステップで用いられる研磨手段は、たとえば、磨き
材料として、ペーハが約7に調節され、平坦なテフロン
ディスク上に広がる、微細に分けられたAl2O3また
はSiO2粒子の水性スラリを用いて純粋に機械的に磨
くことを含んでもよくまたは、磨き材料はまたペーハを
約9−11に増加させるのに十分な量の中に加えられ
た、KOHまたはNaOHのような水酸化物の少量を含
んでもよい。
材料として、ペーハが約7に調節され、平坦なテフロン
ディスク上に広がる、微細に分けられたAl2O3また
はSiO2粒子の水性スラリを用いて純粋に機械的に磨
くことを含んでもよくまたは、磨き材料はまたペーハを
約9−11に増加させるのに十分な量の中に加えられ
た、KOHまたはNaOHのような水酸化物の少量を含
んでもよい。
この第1の磨きステップは、下にある共形酸化物層30
の最も高い部分が、第6図に示すように酸化物層30の
低いレベルにポリシリコン部分40aおよび40bを残
しながら露呈されるまで行なわれる。ポリシリコン対酸
化物の除去に対する>200:1の典型的な選択率は化
学/機械的に磨くことによって得られ得る。
の最も高い部分が、第6図に示すように酸化物層30の
低いレベルにポリシリコン部分40aおよび40bを残
しながら露呈されるまで行なわれる。ポリシリコン対酸
化物の除去に対する>200:1の典型的な選択率は化
学/機械的に磨くことによって得られ得る。
構造はそれから、たとえば反応性イオンエッチング(R
IE)のような、ポリシリコン除去よりも酸化物除去に
好都合になるように調節された酸素レベルを有するCH
F3の化学反応を用いるエッチング剤系または、たとえ
ば40:1のH2O/HFの容量比まで水(H2O)で
希釈されたフッ化水素酸(HF)のようなウェットエッ
チによって選択的にエッチングされる。RIEエッチン
グの場合、たとえばエッチング比は酸化物対ポリシリコ
ンエッチング除去比、約5:1から約10:1のエッチ
ング比を与えるために、すなわち酸化物を、ポリシリコ
ンエッチング除去速度より5から10倍速い速さで除去
するために好ましく調整されてもよい。第7図を参照し
て、エッチングステップは酸化物層を、X1より高いが
X2より低いレベルX3まで、以下で述べるようにおよ
そ0.1ミクロンを越えない量によってエッチバックす
るのに十分な時間の間行なわれる。実線32は、RIE
エッチングのようなドライエッチングが用いられるとき
の酸化物層部分30aおよび30bの端縁を示し、一方
点線34はウェットエッチング剤が用いられるときの酸
化物層部分30aおよび30bの端縁を示す。
IE)のような、ポリシリコン除去よりも酸化物除去に
好都合になるように調節された酸素レベルを有するCH
F3の化学反応を用いるエッチング剤系または、たとえ
ば40:1のH2O/HFの容量比まで水(H2O)で
希釈されたフッ化水素酸(HF)のようなウェットエッ
チによって選択的にエッチングされる。RIEエッチン
グの場合、たとえばエッチング比は酸化物対ポリシリコ
ンエッチング除去比、約5:1から約10:1のエッチ
ング比を与えるために、すなわち酸化物を、ポリシリコ
ンエッチング除去速度より5から10倍速い速さで除去
するために好ましく調整されてもよい。第7図を参照し
て、エッチングステップは酸化物層を、X1より高いが
X2より低いレベルX3まで、以下で述べるようにおよ
そ0.1ミクロンを越えない量によってエッチバックす
るのに十分な時間の間行なわれる。実線32は、RIE
エッチングのようなドライエッチングが用いられるとき
の酸化物層部分30aおよび30bの端縁を示し、一方
点線34はウェットエッチング剤が用いられるときの酸
化物層部分30aおよび30bの端縁を示す。
このエッチングステップに関して、エッチングされた領
域8bを覆うポリシリコン平面化層部分40bの堆積さ
れた厚さの最小値は、以下の公式によって、(1)エッ
チングされた基板の段の高さX1、(2)酸化物除去対
ポリシリコン除去のエッチング比、および(3)領域8
bを覆う磨きステップによって除去されたポリシリコン
の量、に関連することが注目されなければならない。
域8bを覆うポリシリコン平面化層部分40bの堆積さ
れた厚さの最小値は、以下の公式によって、(1)エッ
チングされた基板の段の高さX1、(2)酸化物除去対
ポリシリコン除去のエッチング比、および(3)領域8
bを覆う磨きステップによって除去されたポリシリコン
の量、に関連することが注目されなければならない。
Pmin=X1/Eratio+M ここにおいて、 Pmin=平面化層40の最小の厚さ X1=レベルX3に達するために除去された酸化物の量
におよそ等しい、基板内のエッチングされた領域の、表
面からの深さ、 Eratio=酸化物層30対平面化層40のエッチング比 M=磨きステップによって除去されたポリシリコンの厚
さ この関係は、酸化物が選択的にエッチングされるので、
選択的エッチングが終了する前にポリシリコンのすべて
が除去されずかつ領域8bのポリシリコンの下の酸化物
が全く除去されないように、ポリシリコンの厚さに関連
して、十分に遅い速度でポリシリコンがエッチングされ
るであろうことを確実にする。
におよそ等しい、基板内のエッチングされた領域の、表
面からの深さ、 Eratio=酸化物層30対平面化層40のエッチング比 M=磨きステップによって除去されたポリシリコンの厚
さ この関係は、酸化物が選択的にエッチングされるので、
選択的エッチングが終了する前にポリシリコンのすべて
が除去されずかつ領域8bのポリシリコンの下の酸化物
が全く除去されないように、ポリシリコンの厚さに関連
して、十分に遅い速度でポリシリコンがエッチングされ
るであろうことを確実にする。
この関係は、選択的エッチングステップが全体的な酸化
物レベルを(ポリシリコンによって覆われていない領域
における)X2より下でかつX1より高い高さX3まで
下げることを意図しているので重要である。この発明の
方法を特徴づける高度に平面化された表面を確保するた
めに、酸化物のすべては最終的に、基板のエッチングさ
れていないまたは活性領域のレベルまで除去されるであ
ろうが、酸化物の最終部分の除去をさらに制御すること
は、以下で述べられるようにポリシリコンの残り部分を
除去し、続いて表面領域の全体を覆う酸化物を一様に除
去するための第2磨きステップを用いることによって維
持され得る。
物レベルを(ポリシリコンによって覆われていない領域
における)X2より下でかつX1より高い高さX3まで
下げることを意図しているので重要である。この発明の
方法を特徴づける高度に平面化された表面を確保するた
めに、酸化物のすべては最終的に、基板のエッチングさ
れていないまたは活性領域のレベルまで除去されるであ
ろうが、酸化物の最終部分の除去をさらに制御すること
は、以下で述べられるようにポリシリコンの残り部分を
除去し、続いて表面領域の全体を覆う酸化物を一様に除
去するための第2磨きステップを用いることによって維
持され得る。
たった今説明されたこの選択的エッチングステップは、
第7図は示される先行のエッチングステップの選択率に
よって、この構造に残された小さな酸化物部分に隣接す
るポリシリコンの高いスポット40aおよび40bを生
じ、ポリシリコン部分40aおよび40bによって覆わ
れた酸化物層30のこれらの部分に小さな酸化物部分3
0aおよび30bを残すであろう。
第7図は示される先行のエッチングステップの選択率に
よって、この構造に残された小さな酸化物部分に隣接す
るポリシリコンの高いスポット40aおよび40bを生
じ、ポリシリコン部分40aおよび40bによって覆わ
れた酸化物層30のこれらの部分に小さな酸化物部分3
0aおよび30bを残すであろう。
これらのポリシリコン部分40aおよび40bは、残っ
た酸化物部分30aおよび30b同様、それから、再び
機械的または化学的/機械的のいずれかである第2の磨
きステップによって除去される。この磨きステップはこ
れらの高いスポットのレベルがX2とX3の間のどこか
のレベルに達するまで減少され、かつポリシリコン平面
化層40(40aおよび40b)が第8図に示すように
薄い酸化物層30cを残しながらすべて除去されるまで
行なわれる。
た酸化物部分30aおよび30b同様、それから、再び
機械的または化学的/機械的のいずれかである第2の磨
きステップによって除去される。この磨きステップはこ
れらの高いスポットのレベルがX2とX3の間のどこか
のレベルに達するまで減少され、かつポリシリコン平面
化層40(40aおよび40b)が第8図に示すように
薄い酸化物層30cを残しながらすべて除去されるまで
行なわれる。
酸化物層30はそれからさらに、第9図に示すように、
基板の隣接する活性領域のレベルまでこの構造を露呈お
よび平面化するためにエッチングされる。このエッチン
グステップは好ましくは前に述べられたRIEまたはウ
ェットエッチング方法のいずれかを用いて行なわれる。
基板の隣接する活性領域のレベルまでこの構造を露呈お
よび平面化するためにエッチングされる。このエッチン
グステップは好ましくは前に述べられたRIEまたはウ
ェットエッチング方法のいずれかを用いて行なわれる。
以上は、堆積された酸化物層30の最も低いレベルが、
最も広いエッチングされた領域8bの底部からの高さで
あるX2になるときの過程を説明する。しかしながら、
いくつかの例において、より狭い開口またはエッチング
された領域はX2のレベルまで酸化物によって満たされ
ないかもしれず、それは順次、ポリシリコンまたは他の
平面化材料の第2磨きステップの後にこれらの低い領域
にいくらかの平面化材料が残るであろうことを意味す
る。これは第10図において破線31の下に示される。
最も広いエッチングされた領域8bの底部からの高さで
あるX2になるときの過程を説明する。しかしながら、
いくつかの例において、より狭い開口またはエッチング
された領域はX2のレベルまで酸化物によって満たされ
ないかもしれず、それは順次、ポリシリコンまたは他の
平面化材料の第2磨きステップの後にこれらの低い領域
にいくらかの平面化材料が残るであろうことを意味す
る。これは第10図において破線31の下に示される。
第10図の領域31がポリシリコンによって満たされ、
それからそれがまだ上で述べた第2磨きステップの後も
残るとき、この問題は以下のように解決されるかもしれ
ない。31に残る追加のポリシリコンは、第1ステップ
が酸化物対シリコンが1対1のエッチングを含み、それ
によって領域31のポリシリコンが周辺酸化物と同じ速
さで除去される2つのステップに最後のエッチングステ
ップを分けることによって除去されてもよい。この比率
は領域31のポリシリコンのすべてが除去された後変え
られ、前に述べられた実施例におけるようにシリコン基
板の活性(エッチングされていない)領域が達成された
ときに最終エッチングがまだ終了され得るように、選択
的酸化物比たとえば5:1から10:1に戻されるであ
ろう。
それからそれがまだ上で述べた第2磨きステップの後も
残るとき、この問題は以下のように解決されるかもしれ
ない。31に残る追加のポリシリコンは、第1ステップ
が酸化物対シリコンが1対1のエッチングを含み、それ
によって領域31のポリシリコンが周辺酸化物と同じ速
さで除去される2つのステップに最後のエッチングステ
ップを分けることによって除去されてもよい。この比率
は領域31のポリシリコンのすべてが除去された後変え
られ、前に述べられた実施例におけるようにシリコン基
板の活性(エッチングされていない)領域が達成された
ときに最終エッチングがまだ終了され得るように、選択
的酸化物比たとえば5:1から10:1に戻されるであ
ろう。
ここで第11図−第17図に向け、この発明の方法の別
な実施例が第11図から始まって示され、シリコン基板
のような基板の表面内または上に予め形成された活性素
子を含んでも集積回路構造60が、基板表面を覆って突
起したパターン70を設けた形で示される。
な実施例が第11図から始まって示され、シリコン基板
のような基板の表面内または上に予め形成された活性素
子を含んでも集積回路構造60が、基板表面を覆って突
起したパターン70を設けた形で示される。
パターン化された層70は、たとえば、金属線または相
互接続を形成するために金属パターン化された3000
から10000Åの導体層を含む。層70が導体を含む
とき、集積回路構造を形成するために従来から使用され
た、たとえば共形および平面化層をその上に堆積すると
きに実質的に用いられる温度に耐えることができるアル
ミニウム、ポリシリコンまたはタングステンのようない
かなる導体を含んでもよい。
互接続を形成するために金属パターン化された3000
から10000Åの導体層を含む。層70が導体を含む
とき、集積回路構造を形成するために従来から使用され
た、たとえば共形および平面化層をその上に堆積すると
きに実質的に用いられる温度に耐えることができるアル
ミニウム、ポリシリコンまたはタングステンのようない
かなる導体を含んでもよい。
突起したパターン70はまた、導体の突起したパターン
をまたぐ絶縁層または段の組合わせを含んでもよく、ま
たは絶縁材料のみを含んでもよい。パターン化された層
70は、しかしながら例示によってしかし限定ではなく
金属パターンとして、以下で説明されるであろう。
をまたぐ絶縁層または段の組合わせを含んでもよく、ま
たは絶縁材料のみを含んでもよい。パターン化された層
70は、しかしながら例示によってしかし限定ではなく
金属パターンとして、以下で説明されるであろう。
第12図に示すように、700℃以上で750℃までの
温度に耐え得る材料を覆うために用いられる、前に説明
されたTeOS酸化物、またはより低い温度のCVD酸
化物(たとえば約350℃で堆積された)のような酸化
物の共形層80が、第1実施例におけるように、金属パ
ターン70の厚さであるX1より大きな厚さX2に、金
属ライン間の最も広い領域において再びなる厚さまで、
構造60および金属パターン70を覆って堆積される。
通常、厚さX2は約0.2ミクロンから最大約1.2ミ
クロンだけ厚さX1より大きくなるであろう。共形酸化
物層の厚さはたとえば約7000から約15000Åの
間を変化してもよい。
温度に耐え得る材料を覆うために用いられる、前に説明
されたTeOS酸化物、またはより低い温度のCVD酸
化物(たとえば約350℃で堆積された)のような酸化
物の共形層80が、第1実施例におけるように、金属パ
ターン70の厚さであるX1より大きな厚さX2に、金
属ライン間の最も広い領域において再びなる厚さまで、
構造60および金属パターン70を覆って堆積される。
通常、厚さX2は約0.2ミクロンから最大約1.2ミ
クロンだけ厚さX1より大きくなるであろう。共形酸化
物層の厚さはたとえば約7000から約15000Åの
間を変化してもよい。
第1実施例におけるように、たとえばポリシリコンのよ
うな平面化材料の層90はここで、第13図に示される
ように構造を覆って堆積される。このポリシリコン層の
最小の厚さは、前に述べられたPminのための同じ式を
用いることによって決められ得る。
うな平面化材料の層90はここで、第13図に示される
ように構造を覆って堆積される。このポリシリコン層の
最小の厚さは、前に述べられたPminのための同じ式を
用いることによって決められ得る。
ここで、アルミニウムのような低溶融金属が金属パター
ン70のために用いられるなら、そのときたとえばプラ
ズマTeOSのような約350℃で堆積されるものであ
る、より低いデポジション温度のTeOS酸化物は前に
述べられた共形酸化物の代わりに代用されてもよくか
つ、平面化層のためにはタングステンのような材料がよ
り高い温度のポリシリコンの代わりに堆積されてもよ
く、またはポリシリコンはスパッタリングされまたはプ
ラズマCVDは350℃以下の温度で酸化物層80を覆
って堆積され得る。例示のためにしかし限定のためにで
はなく、平面化層は以下で前の実施例におけるようにポ
リシリコンとして説明されるであろう。
ン70のために用いられるなら、そのときたとえばプラ
ズマTeOSのような約350℃で堆積されるものであ
る、より低いデポジション温度のTeOS酸化物は前に
述べられた共形酸化物の代わりに代用されてもよくか
つ、平面化層のためにはタングステンのような材料がよ
り高い温度のポリシリコンの代わりに堆積されてもよ
く、またはポリシリコンはスパッタリングされまたはプ
ラズマCVDは350℃以下の温度で酸化物層80を覆
って堆積され得る。例示のためにしかし限定のためにで
はなく、平面化層は以下で前の実施例におけるようにポ
リシリコンとして説明されるであろう。
この構造はここで、第1実施例の第1磨きステップ同
様、下にある共形酸化物層80の最も高い領域が第14
図に示されるようにポリシリコン部分90aを残して露
呈されるまで、ポリシリコンを除去するために磨かれ
る。
様、下にある共形酸化物層80の最も高い領域が第14
図に示されるようにポリシリコン部分90aを残して露
呈されるまで、ポリシリコンを除去するために磨かれ
る。
この構造はそれから、第1実施例に示すように、たとえ
ばウェットエッチまたは共形酸化物層80およびポリシ
リコン90aを約5:1から10:1の間の比率で除去
するであろうエッチング剤系を有する反応性イオンエッ
チングを用いてエッチングされる。このエッチングはこ
こで、第1実施例におけるように、X1より高くしかし
X2より約0.1ミクロン以上低くないレベルX3まで
酸化物を除去するために行なわれ、たとえば約0.5ミ
クロンの共形酸化物層80は、0.45ミクロンの金属
の厚さX1まで除去されてもよい。第1実施例における
ように、このエッチング比の結果、第15図に示すよう
に、下に酸化物部分80aを有する、ポリシリコン90
aの高いスポットまたは支柱を生じる。
ばウェットエッチまたは共形酸化物層80およびポリシ
リコン90aを約5:1から10:1の間の比率で除去
するであろうエッチング剤系を有する反応性イオンエッ
チングを用いてエッチングされる。このエッチングはこ
こで、第1実施例におけるように、X1より高くしかし
X2より約0.1ミクロン以上低くないレベルX3まで
酸化物を除去するために行なわれ、たとえば約0.5ミ
クロンの共形酸化物層80は、0.45ミクロンの金属
の厚さX1まで除去されてもよい。第1実施例における
ように、このエッチング比の結果、第15図に示すよう
に、下に酸化物部分80aを有する、ポリシリコン90
aの高いスポットまたは支柱を生じる。
残ったポリシリコン90aおよび、下または隣接して高
い酸化物領域80aはそれから前の実施例におけるよう
に、第2磨きステップによって除去され、全体構造を覆
う平面化された酸化物層80cを有する、第16図に示
されるような構造になる。
い酸化物領域80aはそれから前の実施例におけるよう
に、第2磨きステップによって除去され、全体構造を覆
う平面化された酸化物層80cを有する、第16図に示
されるような構造になる。
この構造はそれから、たとえば、パターン層70の上表
面が露呈されるまで、パターン層70を形成する材料よ
り速い速度で酸化物を選択的に除去するであろう反応性
イオンエッチング系を用いてパターン層70を覆う残っ
た共形酸化物のすべてを除去するために再びエッチング
される。
面が露呈されるまで、パターン層70を形成する材料よ
り速い速度で酸化物を選択的に除去するであろう反応性
イオンエッチング系を用いてパターン層70を覆う残っ
た共形酸化物のすべてを除去するために再びエッチング
される。
代替的に、導体パターンを覆う酸化物層を有するのが望
ましい場合、最終エッチングステップは第16図に示す
ような平面化された構造になるために省略され得る。
ましい場合、最終エッチングステップは第16図に示す
ような平面化された構造になるために省略され得る。
最終エッチングステップが行なわれるとき、第17図に
示すように、パターン層70と同じレベルでパターン層
70の線の間に形成される酸化物80dを有する高度に
平面化された構造になる。
示すように、パターン層70と同じレベルでパターン層
70の線の間に形成される酸化物80dを有する高度に
平面化された構造になる。
このように、この発明はその上に、好ましくはポリシリ
コンの平面化層が与えられる共形酸化物層を用い、その
次に構造の第1磨きステップ、それから共形酸化物層の
第1エッチング、残った平面化材料を除去するための第
2磨きステップ、酸化物を集積回路下の最も高レベルま
で除去するための第2エッチングステップを用いること
によって、基板内の活性素子領域に隣接する高度に平面
化された酸化物領域、または酸化物と交互に重なる金属
ラインのような突起したパターンの高度に平面化された
構造を形成する際に用いられてもよい、集積回路構造内
に高度に平面化されたトポロギを形成するための改良さ
れた方法を提供する。
コンの平面化層が与えられる共形酸化物層を用い、その
次に構造の第1磨きステップ、それから共形酸化物層の
第1エッチング、残った平面化材料を除去するための第
2磨きステップ、酸化物を集積回路下の最も高レベルま
で除去するための第2エッチングステップを用いること
によって、基板内の活性素子領域に隣接する高度に平面
化された酸化物領域、または酸化物と交互に重なる金属
ラインのような突起したパターンの高度に平面化された
構造を形成する際に用いられてもよい、集積回路構造内
に高度に平面化されたトポロギを形成するための改良さ
れた方法を提供する。
第1図は、基板の活性素子領域に浸食する、シリコン基
板内のフィールド酸化物領域の成長による“バーズビー
ク”の形成を示す先行技術構造の断片的な垂直断面図で
ある。 第2図は、シリコン基板が基板の活性領域を覆うために
マスクされかつ開口がマスク開口を介してシリコン基板
においてエッチングされたこの発明の第1実施例の初期
段階を示す断片的な垂直断面図である。 第2A図は、フィールド酸化物のための開口を形成する
前の、光学フィールドインプラントを示す、第2図の構
造を生み出すための方法における代替ステップの断片的
な垂直断面図である。 第2B図は、フィールド酸化物のための開口を形成した
後のさらなるフィールドインプラントを示す第2A図の
構造の断片的な垂直断面図である。 第3図はマスクが除去されかつ共形酸化物層が基板を覆
って堆積されかつ基板内にエッチングされた開口を有す
る第2図に示されるこの方法の後期段階における構造を
示す断片的な垂直断面図である。 第4図はX3がX1とX2の中間レベルを示し、エッチ
ングされた領域の深さX1と構造を覆う酸化物層の最小
の厚さX2との差を示す、第3図の構造の一部分の拡大
された断片的な垂直断面図である。 第5図は平面化材料の層が共形酸化物層を覆って堆積さ
れた後の第3図の構造の断片的な垂直断面図である。 第6図は、下にある共形酸化物層の最も高い部分を露呈
するため、十分に平面化された材料を除去するために、
機械的または光学的/機械的に磨かれた第5図の構造を
示す断片的な垂直断面図である。 第7図は平面化材料より速い速度で酸化物を除去し、そ
れゆえ、より遅いエッチング平面化材料が下にある酸化
物を覆い、かつ平面化材料によって覆われていない、酸
化物がX3のレベルまで除去された平面化材料によって
キャップされた酸化物の高いスポットを残すエッチング
の後の、第6図の構造を示す断片的な垂直断面図であ
る。 第8図は平面化材料/酸化物の高いスポットを除去する
第2磨きステップの後の、第7図の構造を示す断片的な
垂直断面図である。 第9図は共形酸化物が、基板の活性領域の頂部表面が高
度に平面化された構造を残しながら露呈されるまで、第
2エッチングによってさらに除去される第8図の構造を
示す、この実施例の最終ステップを行なった後の構造を
示す、断片的な垂直断面図である。 第10図は破線の下の、共形酸化物層の厚さがX2以下
のときに起こる、残りの平面化材料を示す、代替実施例
の断片的な垂直断面図である。 第11図は、突起したパターンが集積回路構造を覆って
形成された構造を示す、この発明の他の第2実施例の、
断片的な垂直断面図である。 第12図は酸化物の共形層がその上に堆積された第11
図の構造を示す、断片的な垂直断面図である。 第13図は、平面化材料の層が第13図の構造の共形層
を覆って堆積された、この実施例のさらなるステップを
示す、断片的な垂直断面図である。 第14図は、下にある共形層の最も高い部分が露呈され
るまで、第13図の構造を磨くことを示す、断片的な垂
直断面図である。 第15図は、酸化物を、平面化材料より速い速度で除去
し、それゆえより遅いエッチング平面化材料が下にある
酸化物を覆う酸化物の高いスポットを残すエッチングの
後の、第14図の構造を示す、断片的な垂直断面図であ
る。 第16図は酸化物の高いスポットを除去しかつ高度に平
面化された構造を形成するための第2磨きステップの後
の、第15図の構造を示す断片的な垂直断面図である。 第17図は、付加された共形酸化物を十分に除去し、そ
の下の突起したパターンの頂部表面を露呈し、結果とし
て高度に平面化された構造を形成するための、第16図
の構造上において行なわれたさらなるしかし任意の、エ
ッチングステップを示す断片的な垂直断面図である。 図において、10はフォトレジストマスク、14はマス
ク開口、30は酸化物層、40はポリシリコン層を示
す。
板内のフィールド酸化物領域の成長による“バーズビー
ク”の形成を示す先行技術構造の断片的な垂直断面図で
ある。 第2図は、シリコン基板が基板の活性領域を覆うために
マスクされかつ開口がマスク開口を介してシリコン基板
においてエッチングされたこの発明の第1実施例の初期
段階を示す断片的な垂直断面図である。 第2A図は、フィールド酸化物のための開口を形成する
前の、光学フィールドインプラントを示す、第2図の構
造を生み出すための方法における代替ステップの断片的
な垂直断面図である。 第2B図は、フィールド酸化物のための開口を形成した
後のさらなるフィールドインプラントを示す第2A図の
構造の断片的な垂直断面図である。 第3図はマスクが除去されかつ共形酸化物層が基板を覆
って堆積されかつ基板内にエッチングされた開口を有す
る第2図に示されるこの方法の後期段階における構造を
示す断片的な垂直断面図である。 第4図はX3がX1とX2の中間レベルを示し、エッチ
ングされた領域の深さX1と構造を覆う酸化物層の最小
の厚さX2との差を示す、第3図の構造の一部分の拡大
された断片的な垂直断面図である。 第5図は平面化材料の層が共形酸化物層を覆って堆積さ
れた後の第3図の構造の断片的な垂直断面図である。 第6図は、下にある共形酸化物層の最も高い部分を露呈
するため、十分に平面化された材料を除去するために、
機械的または光学的/機械的に磨かれた第5図の構造を
示す断片的な垂直断面図である。 第7図は平面化材料より速い速度で酸化物を除去し、そ
れゆえ、より遅いエッチング平面化材料が下にある酸化
物を覆い、かつ平面化材料によって覆われていない、酸
化物がX3のレベルまで除去された平面化材料によって
キャップされた酸化物の高いスポットを残すエッチング
の後の、第6図の構造を示す断片的な垂直断面図であ
る。 第8図は平面化材料/酸化物の高いスポットを除去する
第2磨きステップの後の、第7図の構造を示す断片的な
垂直断面図である。 第9図は共形酸化物が、基板の活性領域の頂部表面が高
度に平面化された構造を残しながら露呈されるまで、第
2エッチングによってさらに除去される第8図の構造を
示す、この実施例の最終ステップを行なった後の構造を
示す、断片的な垂直断面図である。 第10図は破線の下の、共形酸化物層の厚さがX2以下
のときに起こる、残りの平面化材料を示す、代替実施例
の断片的な垂直断面図である。 第11図は、突起したパターンが集積回路構造を覆って
形成された構造を示す、この発明の他の第2実施例の、
断片的な垂直断面図である。 第12図は酸化物の共形層がその上に堆積された第11
図の構造を示す、断片的な垂直断面図である。 第13図は、平面化材料の層が第13図の構造の共形層
を覆って堆積された、この実施例のさらなるステップを
示す、断片的な垂直断面図である。 第14図は、下にある共形層の最も高い部分が露呈され
るまで、第13図の構造を磨くことを示す、断片的な垂
直断面図である。 第15図は、酸化物を、平面化材料より速い速度で除去
し、それゆえより遅いエッチング平面化材料が下にある
酸化物を覆う酸化物の高いスポットを残すエッチングの
後の、第14図の構造を示す、断片的な垂直断面図であ
る。 第16図は酸化物の高いスポットを除去しかつ高度に平
面化された構造を形成するための第2磨きステップの後
の、第15図の構造を示す断片的な垂直断面図である。 第17図は、付加された共形酸化物を十分に除去し、そ
の下の突起したパターンの頂部表面を露呈し、結果とし
て高度に平面化された構造を形成するための、第16図
の構造上において行なわれたさらなるしかし任意の、エ
ッチングステップを示す断片的な垂直断面図である。 図において、10はフォトレジストマスク、14はマス
ク開口、30は酸化物層、40はポリシリコン層を示
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・シー・アバンツィーノ アメリカ合衆国、カリフォルニア州、カパ ーティノ バーンハート・プレイス、7504 (72)発明者 サバシュ・グプタ アメリカ合衆国、カリフォルニア州、サ ン・ホウゼイ ブルー・ジャケット・ウェ イ、2036 (56)参考文献 特開 昭59−217339(JP,A) 特開 昭58−53842(JP,A) 特開 昭63−181329(JP,A)
Claims (25)
- 【請求項1】集積回路構造の隣接部分のレベルに平面化
された堆積された酸化物を用いて、高度に平面化された
酸化物部分を有する高度に平面化された集積回路構造を
作るための方法であって、 (a) 集積回路構造の残りよりも高い高さに第1部分
を有する集積回路構造の上に、前記構造の残りの上の前
記第1部分の高さを越える厚さを有する共形酸化物層を
堆積し、 (b) 前記堆積した酸化物層の上に平面化材料の層を
堆積し、 (c) 前記下にある共形酸化物層の最も高い部分を露
呈するために前記構造を磨き、 (d) 前記共形酸化物層の部分を除去するために平面
化材料の前記層に関連して前記共形酸化物層を選択的に
除去することができるエッチング剤系で、第1エッチン
グステップにおいて前記構造をエッチングし、 (e) 前記平面化材料の残りを除去するために前記構
造を再び磨き、かつ (f) 前記突起した部分を覆う酸化物のすべてが、前
記集積回路構造の前記突出部分間に酸化物領域が形成さ
れる高度に平面化された構造を残してすべて除去される
まで、第2エッチングステップにおいて前記構造の残り
をエッチングし、前記酸化物領域の上部表面は実質的に
前記集積回路構造の前記突起部分の上部表面と同じ高さ
である、高度に平面化された集積回路構造を作るための
方法。 - 【請求項2】前記共形酸化物層を堆積する前記ステップ
は、約700から約750℃の温度で行なわれる、請求
項1に記載の方法。 - 【請求項3】前記共形酸化物層を堆積する前記ステップ
はさらに、前記集積回路構造を覆って約7000から約
9000Åの酸化物を堆積することを含む、請求項1に
記載の方法。 - 【請求項4】平面化層の前記さらなる層を堆積する前記
ステップは、前記共形酸化物層の上にポリシリコンの層
を堆積することを含む、請求項1に記載の方法。 - 【請求項5】ポリシリコンの前記平面化層を堆積する前
記ステップはさらに、前記共形酸化物層の上に約0.5
から約1.0ミクロンのポリシリコンを堆積することを
含む、請求項4に記載の方法。 - 【請求項6】ポリシリコン材料の前記平面化層に関連し
て、前記共形酸化物層を選択的に除去することができる
エッチング剤系を用いて、前記構造をエッチングする前
記ステップはさらに、前記酸化物が前記第1磨きステッ
プにおいて予め露呈された領域における前記酸化物レベ
ルが、前記第1磨きステップの後に残った前記ポリシリ
コン下の前記酸化物のレベルより低く、しかし前記下に
ある集積回路構造の前記第1部分より上になるまで、前
記共形酸化物層を、ポリシリコンの平面化層のためのエ
ッチング速度の少なくとも約5倍の速さでエッチングす
る反応性イオンを含む、請求項4に記載の方法。 - 【請求項7】ポリシリコン材料の前記平面化層に関連し
て、前記共形酸化物層を選択的に除去することができる
エッチング剤系を用いて前記構造をエッチングする前記
ステップはさらに、前記酸化物が前記第1磨きステップ
において予め露呈された領域における前記酸化物のレベ
ルが、前記第1磨きステップの後に残った前記ポリシリ
コン下の前記酸化物のレベルより下であるが、前記下に
ある集積回路構造の前記第1部分より上になるまで、共
形酸化物層を、ポリシリコンの平面化層のためのエッチ
ング速度の少なくとも約5倍の速さでウェットエッチす
ることを含む、請求項4に記載の方法。 - 【請求項8】前記第2磨きステップの後に前記構造に残
ったどんなポリシリコン平面化材料も、前記ポリシリコ
ンのすべてが除去されそれから前記下にある集積回路構
造の前記第1部分のレベルで前記エッチングを止めるこ
とを容易にするために酸化物の除去に優位に働くように
エッチング率を変えるまで、酸化物と実質的に同じ速度
でポリシリコンを除去するであろうエッチング剤を用い
て第2エッチングステップの間、前記酸化物およびポリ
シリコンをエッチングすることによって前記第2エッチ
ングステップにおいて除去される、請求項4に記載の方
法。 - 【請求項9】前記第2磨きステップの後の前記第2エッ
チングステップはさらに、酸化物対ポリシリコンのエッ
チング比が約1:1で行なわれる第1エッチングおよび
前記集積回路構造の前記隣接部分のエッチングを抑制す
るために、酸化物対シリコンのエッチング比が少なくと
も5:1の比で行なわれる次のエッチングを含む、請求
項8に記載の方法。 - 【請求項10】前記集積回路構造の活性領域をマスク
し、約0.45から約0.55ミクロンの深さを有する
1つまたはそれ以上の開口を形成するために前記マスク
を介して前記集積回路構造の露呈された部分をエッチン
グし、かつマスクを除去する、追加のステップをさらに
含み、共形酸化物層を堆積する前記ステップは、前記エ
ッチングされた開口の深さを凌ぐ厚さまで、前記エッチ
ングされた開口の中および前記集積回路構造の前記エッ
チングされていない活性領域を覆って前記共形酸化物を
堆積することを含み、前記次の平面化ステップは、フィ
ールド酸化物領域を有し、その中に前記活性領域の頂部
表面と同じレベルの前記フィールド酸化物領域の頂部表
面を有する平面化された集積回路構造を形成する、請求
項1に記載の方法。 - 【請求項11】前記集積回路構造を覆って酸化物層を形
成し、かつ前記基板の前記活性領域のマスクに先立って
前記酸化物層を覆って窒化物層を形成するステップをさ
らに含み、かつ、前記集積回路構造の前記露呈された部
分を、前記マスクを介してエッチングする前記ステップ
はさらに、前記マスクの下に形成された前記窒化物およ
び酸化物層をエッチングすることを含む、請求項10に
記載の方法。 - 【請求項12】前記集積回路基板を覆って突起したパタ
ーンを形成するさらなるステップを含み、かつ前記共形
酸化物層を堆積する前記ステップはさらに、前記集積回
路構造の上に前記突起したパターンの高さを凌ぐ深さま
で前記共形酸化物を堆積することを含む、請求項1に記
載の方法。 - 【請求項13】前記エッチングおよび磨きステップは、
平面化された集積回路構造が前記突起したパターンの頂
部表面と同じレベルの前記酸化物領域の頂部表面によっ
て形成されるまで行なわれる、請求項12に記載の方
法。 - 【請求項14】突起したパターンを形成する前記ステッ
プはさらに、前記共形酸化物層および前記平面化層を、
前記突起したパターン上に堆積させる前記ステップにお
いて用いられる温度に耐えることができる導体材料のパ
ターンを形成することを含む、請求項12に記載の方
法。 - 【請求項15】基板の活性領域間にかつ、活性領域と同
じレベルで形成されるフィールド酸化物領域を有する高
度に平面化された集積回路構造を作るための方法であっ
て、 (a) 前記基板内のフィールド酸化物領域の好ましい
形に従う開口をその中に有するマスクでシリコン基板を
パターン化し、 (b) 前記シリコン基板を前記マスクを介して約0.
45ミクロンから約0.55ミクロンの深さまでエッチ
ングし、 (c) 前記マスクを除去し、 (d) 前記構造上に約7000から約9000Åの共
形酸化物層を堆積し、 (e) 前記共形酸化物層上に平面化材料のさらなる層
を堆積し、 (f) 前記下にある共形酸化物層の最も高い部分を露
呈するために初めて機械的に前記構造を磨き、 (g) 前記共形酸化物層の約0.5ミクロンが除去さ
れるまで、酸化物対平面化材料の除去率が少なくとも約
8:1の率で前記堆積された共形酸化物および平面化材
料の前記層を除去することができるエッチング系によっ
て、前記構造を初めてエッチングし、 (h) 前記第1エッチングステップの後前記構造上に
残った前記平面化材料のすべてを実質的に除去するため
に2度目に、前記構造を磨き、 (i) 前記平面化材料のすべてが除去されるまで前記
酸化物とおよそ同じ率で前記平面化材料のいかなる残っ
た部分をも除去することができるエッチング系を用いて
前記構造を2度目にエッチングし、 (j) 前記活性領域上の前記共形層のすべてが、基板
内の活性領域間にフィールド酸化物領域が形成される高
度に平面化された構造を残して除去されるまで、シリコ
ンより速い速度で酸化物をエッチングするであろうエッ
チング剤を用いて前記構造の残りをエッチングし、フィ
ールド酸化物領域の上表面が活性領域の表面と実質的に
同じ高さである、高度に平面化された集積回路構造を作
るための方法。 - 【請求項16】前記共形酸化物層を堆積する前記ステッ
プはさらに、約700から約750℃の温度で約700
0から約9000Åのテトラエチルオルト珪酸を堆積す
ることを含む、請求項15に記載の方法。 - 【請求項17】前記共形酸化物層を堆積する前記ステッ
プはさらに、約300から約350℃の温度で約700
0から約9000ÅのCVD酸化物を堆積することをさ
らに含む、請求項15に記載の方法。 - 【請求項18】平面化材料の前記さらなる層を堆積する
前記ステップは、前記共形酸化物層を覆って約0.45
から約0.55ミクロンのポリシリコンを堆積すること
を含む、請求項15に記載の方法。 - 【請求項19】突起したパターンをその上に有する高度
に平面化された集積回路構造を形成するための方法であ
って、 (a) 集積回路構造の上に突起したパターンを形成
し、 (b) 前記突起したパターンを破損させない温度で、
その最も低い点が前記突起したパターンの高さを凌ぐ十
分な厚さを有する前記突起したパターンの上に共形酸化
物層を堆積し、 (c) 前記突起したパターンを破損させないような温
度において、前記共形酸化物層を覆って平面化材料の層
を堆積し、 (d) 下にある共形酸化物の最も高いレベルが露呈す
るまで前記平面化層を磨き、 (e) 前記磨きステップの間に露呈した領域の前記酸
化物のレベルが、前記突起したパターンの厚さとおよそ
等しい量まで減少させられるまで前記平面化材料の除去
の速さの少なくとも約5倍で、前記酸化物を除去するで
あろうエッチング剤を用いて前記共形酸化物/平面化層
をエッチングし、かつ (f) 前記構造から前記平面化材料の残りのすべてを
除去しかつ、前記集積回路構造上に高度に平面化された
表面を形成するための第2磨きステップにおいて前記構
造を磨くことを含む、高度に平面化された集積回路構造
を作るための方法。 - 【請求項20】酸化物と相互に重なる前記突起したパタ
ーンを含む高度に平面化された表面を形成するために、
前記第2磨きステップの後、前記突起したパターンのエ
ッチングを抑制するために前記突起したパターンの除去
の速度より速い速度において酸化物を除去するであろう
エッチング剤を用いて、前記突起したパターンの上部レ
ベルまで共形酸化物をさらに除去するステップをさらに
含む、請求項19に記載の方法。 - 【請求項21】集積回路構造上に突起したパターンを形
成する前記ステップは、前記構造上に導体パターンを形
成するステップを含む、請求項19に記載の方法。 - 【請求項22】導体パターンを形成する前記ステップは
さらに、前記構造上に金属パターンを形成することを含
む、請求項21に記載の方法。 - 【請求項23】前記共形酸化物層を堆積する前記ステッ
プはさらに、約700から約750℃の温度で約700
0から約15000Åのテトラエチルオルト珪酸を堆積
することを含み、前記集積回路構造上に導体パターンを
形成する前記ステップはさらに、750℃の高さの温度
に耐えることができる導体パターンを含む、請求項21
に記載の方法。 - 【請求項24】前記共形酸化物層を堆積する前記ステッ
プはさらに、約300から約350℃の温度において約
7000から約15000ÅのCVD酸化物を堆積する
ことを含み、かつ前記集積回路構造上に導体パターンを
形成する前記ステップはさらに、350℃の高さの温度
に耐え得る導体パターンを形成することを含む、請求項
21に記載の方法。 - 【請求項25】平面化材料の前記層を堆積する前記ステ
ップは、前記共形酸化物層を覆って約0.45から約
0.55ミクロンのポリシリコンを堆積することを含
む、請求項19に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/193,478 US4962064A (en) | 1988-05-12 | 1988-05-12 | Method of planarization of topologies in integrated circuit structures |
US193,478 | 1988-05-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0217637A JPH0217637A (ja) | 1990-01-22 |
JPH0650759B2 true JPH0650759B2 (ja) | 1994-06-29 |
Family
ID=22713803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1117165A Expired - Lifetime JPH0650759B2 (ja) | 1988-05-12 | 1989-05-10 | 高度に平面化された集積回路構造を作るための方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4962064A (ja) |
EP (1) | EP0341898A3 (ja) |
JP (1) | JPH0650759B2 (ja) |
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- 1988-05-12 US US07/193,478 patent/US4962064A/en not_active Expired - Lifetime
-
1989
- 1989-05-04 EP EP19890304468 patent/EP0341898A3/en not_active Withdrawn
- 1989-05-10 JP JP1117165A patent/JPH0650759B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0341898A3 (en) | 1991-01-16 |
JPH0217637A (ja) | 1990-01-22 |
US4962064A (en) | 1990-10-09 |
EP0341898A2 (en) | 1989-11-15 |
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