JPH07111962B2 - 選択平坦化ポリッシング方法 - Google Patents
選択平坦化ポリッシング方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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Description
【０００１】
【産業上の利用分野】本発明は半導体の製造方法に関す
るものであり、詳しくはポリッシングによる半導体表面
の完全平坦化方法に関するものである。
るものであり、詳しくはポリッシングによる半導体表面
の完全平坦化方法に関するものである。
【０００２】
【従来の技術】シリコン半導体基板上の多数の超微細素
子からなる半導体集積回路は、素子を構成する薄膜材料
の成長、露光によるレジストパターンの形成、レジスト
パターンをマスクとする薄膜材料のドライエッチング、
薄膜材料上の層間絶縁膜形成からなる工程を繰り返すこ
とにより形成される。ところで、レジストパターン形成
に縮小投影露光装置を利用する場合、レジストパターン
の実用解像度Ｒおよび露光する表面の段差に対するフォ
ーカスマージンＭは、それぞれ式（１）および式（２）
で与えられる。
子からなる半導体集積回路は、素子を構成する薄膜材料
の成長、露光によるレジストパターンの形成、レジスト
パターンをマスクとする薄膜材料のドライエッチング、
薄膜材料上の層間絶縁膜形成からなる工程を繰り返すこ
とにより形成される。ところで、レジストパターン形成
に縮小投影露光装置を利用する場合、レジストパターン
の実用解像度Ｒおよび露光する表面の段差に対するフォ
ーカスマージンＭは、それぞれ式（１）および式（２）
で与えられる。
【０００３】Ｒ＝ｋ・λ／ＮＡ・・・・・（１） Ｍ＝ｋ’・λ／（ＮＡ）2 ・・・・・（２） ＮＡ；光学系の開口数、λ；露光波長 ｋ，ｋ’＝１〜０．５ このため、微細なレジストパターン形成には使用光源の
短波長化および光学系の開口数の増大化が必要とされ
る。一方、その光学系の開口数の増大化にともなって露
光表面の段差に対するフォーカスマージンＭが急激に減
少する。このフォーカスマージンの減少のため、下地層
間絶縁膜表面の完全平坦化が必要とされている。
短波長化および光学系の開口数の増大化が必要とされ
る。一方、その光学系の開口数の増大化にともなって露
光表面の段差に対するフォーカスマージンＭが急激に減
少する。このフォーカスマージンの減少のため、下地層
間絶縁膜表面の完全平坦化が必要とされている。
【０００４】層間絶縁膜の平坦化技術として、ＢＰＳＧ
膜のリフロー法（例えば、カーンら、ソリッドステート
・テクノロジー（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎ
ｏｌｏｇｙ）６月号、１９８５年、１７１頁〜１７９
頁）やスピンコーティングによる塗布膜のなめらかな表
面トポロジーの転写を利用するエッチバック法（例え
ば、１９８８年６月号、日経マイクロデバイス、ｐｐ３
３−４６）が広く知られているが、これらの方法では局
所的な層間絶縁膜表面の平坦化、例えば凸パターンの密
集領域内部の平坦化を行うことはできるが、凸パターン
密集領域と凸パターンのない周辺領域との境界部分の段
差や孤立凸パターンによる段差を効果的に除去すること
はできない。
膜のリフロー法（例えば、カーンら、ソリッドステート
・テクノロジー（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎ
ｏｌｏｇｙ）６月号、１９８５年、１７１頁〜１７９
頁）やスピンコーティングによる塗布膜のなめらかな表
面トポロジーの転写を利用するエッチバック法（例え
ば、１９８８年６月号、日経マイクロデバイス、ｐｐ３
３−４６）が広く知られているが、これらの方法では局
所的な層間絶縁膜表面の平坦化、例えば凸パターンの密
集領域内部の平坦化を行うことはできるが、凸パターン
密集領域と凸パターンのない周辺領域との境界部分の段
差や孤立凸パターンによる段差を効果的に除去すること
はできない。
【０００５】近年、層間絶縁膜表面を完全平坦化する手
段として、原則的にすべての表面凸パターンを機械的に
除去する層間絶縁膜の平坦化ポリッシング法が注目され
ている。例えば、ウッテチトゥらは金属配線上の層間絶
縁膜を平坦化する方法として図４に示したポリッシング
技術を利用している（１９９１年、ウッテチトゥら、ア
イ・イー・イーイー，ブイ・ミック会議 予稿集、（Ｐ
ｒｏｃ．１９９１ ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃ
ｅ．）第２０頁〜２６頁、Ｒ．Ｒ．Ｕｔｔｅｃｈら）。
これは、下地金属配線パターン３の存在に対応した凸部
のある層間絶縁膜８の表面をポリッシングパッドの張ら
れている回転ポリッシング定盤に押し当てポリッシング
を行っている。層間絶縁膜表面の凸部の加工圧力は平坦
部と比較して局部的に大きくなるため、凸部の加工速度
が相対的に大きくなり、ポリッシング時間の経過ととも
に層間絶縁膜表面が平坦化される。
段として、原則的にすべての表面凸パターンを機械的に
除去する層間絶縁膜の平坦化ポリッシング法が注目され
ている。例えば、ウッテチトゥらは金属配線上の層間絶
縁膜を平坦化する方法として図４に示したポリッシング
技術を利用している（１９９１年、ウッテチトゥら、ア
イ・イー・イーイー，ブイ・ミック会議 予稿集、（Ｐ
ｒｏｃ．１９９１ ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃ
ｅ．）第２０頁〜２６頁、Ｒ．Ｒ．Ｕｔｔｅｃｈら）。
これは、下地金属配線パターン３の存在に対応した凸部
のある層間絶縁膜８の表面をポリッシングパッドの張ら
れている回転ポリッシング定盤に押し当てポリッシング
を行っている。層間絶縁膜表面の凸部の加工圧力は平坦
部と比較して局部的に大きくなるため、凸部の加工速度
が相対的に大きくなり、ポリッシング時間の経過ととも
に層間絶縁膜表面が平坦化される。
【０００６】この平坦化ポリッシング法の場合、凸部３
の幅が大きくなると、その相対加工速度が低下し平坦部
の加工速度に近づく。すなわち、幅広い凸部を除去する
際には、平坦部の層間絶縁膜のかなりの部分をも加工さ
れてしまう。このため、下地凸パターン（ここでは、金
属配線パターン）上に凸パターンの高さよりも十分に厚
い（たとえば、２〜３倍程度）層間絶縁膜を予め形成
し、その大部分をポリッシングすることにより表面が平
坦な層間絶縁膜を得ていた。このような平坦化法は効率
が悪いのみならず、所定膜厚を残すように層間絶縁膜を
加工しなければならないといった技術的困難をも伴って
いた。
の幅が大きくなると、その相対加工速度が低下し平坦部
の加工速度に近づく。すなわち、幅広い凸部を除去する
際には、平坦部の層間絶縁膜のかなりの部分をも加工さ
れてしまう。このため、下地凸パターン（ここでは、金
属配線パターン）上に凸パターンの高さよりも十分に厚
い（たとえば、２〜３倍程度）層間絶縁膜を予め形成
し、その大部分をポリッシングすることにより表面が平
坦な層間絶縁膜を得ていた。このような平坦化法は効率
が悪いのみならず、所定膜厚を残すように層間絶縁膜を
加工しなければならないといった技術的困難をも伴って
いた。
【０００７】そこで、下地凸パターン表面を層間絶縁膜
よりも加工速度の遅い絶縁膜材料からなるポリッシング
ストッパー層で予め覆い、その上に層間絶縁膜を形成し
た方法が特開平３−２９５２３９号公報に開示されてい
る。図５に示すように、層間絶縁膜８を平坦化ポリッシ
ングすると、下地ポリッシングストッパー層９が現れた
時点で加工速度が減少するように工夫がなされている。
この発明により、平坦化ポリッシング後の層間絶縁膜の
膜厚制御性は改善される。しかしながら、幅の大きな孤
立凸部とその周辺部（図６（ａ））や凸パターンの密集
領域と周辺領域との段差を有効に除去することはできな
い（図６（ｂ））。
よりも加工速度の遅い絶縁膜材料からなるポリッシング
ストッパー層で予め覆い、その上に層間絶縁膜を形成し
た方法が特開平３−２９５２３９号公報に開示されてい
る。図５に示すように、層間絶縁膜８を平坦化ポリッシ
ングすると、下地ポリッシングストッパー層９が現れた
時点で加工速度が減少するように工夫がなされている。
この発明により、平坦化ポリッシング後の層間絶縁膜の
膜厚制御性は改善される。しかしながら、幅の大きな孤
立凸部とその周辺部（図６（ａ））や凸パターンの密集
領域と周辺領域との段差を有効に除去することはできな
い（図６（ｂ））。
【０００８】このような背景のもと、筆者は層間絶縁膜
の平坦化ポリッシングの効率および膜厚制御性の向上を
目的として図７に示した新しい平坦化ポリッシング法を
開発した。（特願平４−９４６７７号明細書）。この方
法では、凸部３のある層間絶縁膜６上にＣＶＤ法により
シリコン窒化膜１５からなるポリッシング保護膜を形成
し（図７（ａ））、フォトリソグラフィー（図７
（ｂ））とドライエッチングとにより凸部上のポリッシ
ング保護膜を取り除く（図７（ｃ））。このような層間
絶縁膜表面をポリッシングすると（図７（ｄ））、層間
絶縁膜表面凸部が効率良く選択的に除去される。一方、
平坦部表面がポリッシング保護膜１５で覆われているた
め、ポリッシング後でも平坦部の層間絶縁膜厚は初期膜
厚と変化はなく、ポリッシング後の層間絶縁膜厚の制御
性に優れている。すなわち、この発明により、高効率・
高加工精度の表面平坦化ポリッシングが可能となった。
の平坦化ポリッシングの効率および膜厚制御性の向上を
目的として図７に示した新しい平坦化ポリッシング法を
開発した。（特願平４−９４６７７号明細書）。この方
法では、凸部３のある層間絶縁膜６上にＣＶＤ法により
シリコン窒化膜１５からなるポリッシング保護膜を形成
し（図７（ａ））、フォトリソグラフィー（図７
（ｂ））とドライエッチングとにより凸部上のポリッシ
ング保護膜を取り除く（図７（ｃ））。このような層間
絶縁膜表面をポリッシングすると（図７（ｄ））、層間
絶縁膜表面凸部が効率良く選択的に除去される。一方、
平坦部表面がポリッシング保護膜１５で覆われているた
め、ポリッシング後でも平坦部の層間絶縁膜厚は初期膜
厚と変化はなく、ポリッシング後の層間絶縁膜厚の制御
性に優れている。すなわち、この発明により、高効率・
高加工精度の表面平坦化ポリッシングが可能となった。
【０００９】
【発明が解決しようとする課題】しかしながら、シリコ
ン窒化膜からなるポリッシング保護膜を用いる特願平４
−９４６７７号明細書に述べた発明では、層間絶縁膜平
坦部上にシリコン窒化膜を形成するためのマスク設計、
フォトリソグラフィー工程とドライエッチング工程とを
必要とした。この工数の増加にともなって、製造コスト
が増加してしまうといった欠点があった。また、表面凸
部が完全に除去された後、長時間ポリッシングを続けた
場合、図８に示すように、ポリッシング保護膜よりも層
間絶縁膜表面がへこんでしまうオーバーポリッシングが
認められた。
ン窒化膜からなるポリッシング保護膜を用いる特願平４
−９４６７７号明細書に述べた発明では、層間絶縁膜平
坦部上にシリコン窒化膜を形成するためのマスク設計、
フォトリソグラフィー工程とドライエッチング工程とを
必要とした。この工数の増加にともなって、製造コスト
が増加してしまうといった欠点があった。また、表面凸
部が完全に除去された後、長時間ポリッシングを続けた
場合、図８に示すように、ポリッシング保護膜よりも層
間絶縁膜表面がへこんでしまうオーバーポリッシングが
認められた。
【００１０】
【課題を解決するための手段】本発明の目的は工程の短
い、オーバーポリッシングのないようなポリッシング方
法を提供することである。
い、オーバーポリッシングのないようなポリッシング方
法を提供することである。
【００１１】本発明は、半導体素子あるいは配線層から
なる凸パターンを有する半導体基板上に形成された絶縁
膜をポリッシングして平坦化する方法において、絶縁膜
よりもポリッシング速度の遅い第１のポリッシング保護
膜を前記凸パターン上に形成する工程と、第１のポリッ
シング保護膜上に絶縁膜を形成する工程と、前記絶縁膜
よりもポリッシング速度の遅い第２のポリッシング保護
膜を前記絶縁膜上に形成する工程と、前記凸パターン上
に位置する第２のポリッシング保護膜をポリッシングで
選択的に除去し、次いで、露出した前記凸パターン上の
絶縁膜をポリッシングし前記第１のポリッシング保護膜
でポリッシングをストップする工程を有することを特徴
とする選択平坦化ポリッシング方法。
なる凸パターンを有する半導体基板上に形成された絶縁
膜をポリッシングして平坦化する方法において、絶縁膜
よりもポリッシング速度の遅い第１のポリッシング保護
膜を前記凸パターン上に形成する工程と、第１のポリッ
シング保護膜上に絶縁膜を形成する工程と、前記絶縁膜
よりもポリッシング速度の遅い第２のポリッシング保護
膜を前記絶縁膜上に形成する工程と、前記凸パターン上
に位置する第２のポリッシング保護膜をポリッシングで
選択的に除去し、次いで、露出した前記凸パターン上の
絶縁膜をポリッシングし前記第１のポリッシング保護膜
でポリッシングをストップする工程を有することを特徴
とする選択平坦化ポリッシング方法。
【００１２】また、絶縁体のかわりに素子分離シリコン
酸化膜を用いて、この表面のすべてを、少なくとも素子
分離シリコン酸化膜よりもポリッシング速度が遅い材料
からなるポリッシング保護薄膜で覆っても同様な選択平
坦化ポリッシングが可能である。
酸化膜を用いて、この表面のすべてを、少なくとも素子
分離シリコン酸化膜よりもポリッシング速度が遅い材料
からなるポリッシング保護薄膜で覆っても同様な選択平
坦化ポリッシングが可能である。
【００１３】
【実施例】（実施例１）Ａｌ配線上に形成された層間絶
縁膜の表面平坦化する実施例について、図１を用いて説
明する。
縁膜の表面平坦化する実施例について、図１を用いて説
明する。
【００１４】まず、トランジスタ等のデバイス（図示せ
ず）が形成されているシリコン基板１上に、ＣＶＤ法に
より下地層間絶縁膜２を成膜する。下地層間絶縁膜２へ
のコンタクトホール（図示せず）形成およびＡｌ配線３
（厚さ：０．５〜０．８μｍ程度）の形成後、例えばプ
ラズマＣＶＤ法によりシリコン酸化膜４（厚さ：０．１
〜０．２μｍ程度）を成膜する（図１（ａ））。後に詳
しく説明するように、このシリコン酸化膜４は第１のポ
リッシング保護膜として作用する。しかる後（図１
（ｂ））、Ｏ3 −ＴＥＯＳ−ＴＭＰ−ＴＭＢ（Ｏ3 ：オ
ゾン、ＴＥＯＳ：テトラテトキシシラン、ＴＭＰ；トリ
エチルフォスフェイト、ＴＭＢ；トリエチルボレイト）
をガス源として用いる常圧ＣＶＤ法により、ボロン燐ガ
ラス（ＢＰＳＧ）層６（厚さ：０．５〜１．０μｍ程
度）の層間絶縁膜を形成し、引き続きプラズマＣＶＤ法
等によりシリコン酸化膜５からなる第２のポリッシング
保護膜（厚さ：０．１〜０．３μｍ程度）を成長する。
ず）が形成されているシリコン基板１上に、ＣＶＤ法に
より下地層間絶縁膜２を成膜する。下地層間絶縁膜２へ
のコンタクトホール（図示せず）形成およびＡｌ配線３
（厚さ：０．５〜０．８μｍ程度）の形成後、例えばプ
ラズマＣＶＤ法によりシリコン酸化膜４（厚さ：０．１
〜０．２μｍ程度）を成膜する（図１（ａ））。後に詳
しく説明するように、このシリコン酸化膜４は第１のポ
リッシング保護膜として作用する。しかる後（図１
（ｂ））、Ｏ3 −ＴＥＯＳ−ＴＭＰ−ＴＭＢ（Ｏ3 ：オ
ゾン、ＴＥＯＳ：テトラテトキシシラン、ＴＭＰ；トリ
エチルフォスフェイト、ＴＭＢ；トリエチルボレイト）
をガス源として用いる常圧ＣＶＤ法により、ボロン燐ガ
ラス（ＢＰＳＧ）層６（厚さ：０．５〜１．０μｍ程
度）の層間絶縁膜を形成し、引き続きプラズマＣＶＤ法
等によりシリコン酸化膜５からなる第２のポリッシング
保護膜（厚さ：０．１〜０．３μｍ程度）を成長する。
【００１５】このデバイス層の形成されているシリコン
基板１を図９に示した実験装置の石英製真空チャック２
１に保持し、シリコン基板１を回転させながら研磨布
（研磨パッド）の張られている回転研磨定盤上に押し付
けて、ポリッシングする。この際、ｐＨ１１〜１２程度
のアルカリ水溶液にコロイダルシリカ（粒径：０．０３
μｍ程度）を分散させたスラリーを加工液として用い
る。図１（ｃ）に示すように、下地Ａｌ配線パターン上
に位置する凸部の第２のポリッシング保護膜５は、下地
Ａｌ配線のない領域上の平坦部と比較してポリッシング
速度が速い。例えば、下地Ａｌ配線パターン幅が１μｍ
の場合、凸部のポリッシング速度は平坦部の２０倍程度
であり、またＡｌ配線パッド部のように幅が１００μｍ
程度の場合、２〜５倍程度である。従って、平坦部に第
２のポリッシング保護膜５が残された状態で、Ａｌ配線
パターン上のポリッシング保護膜が完全に除去され、凸
部のＢＰＳＧ膜６が現れる。
基板１を図９に示した実験装置の石英製真空チャック２
１に保持し、シリコン基板１を回転させながら研磨布
（研磨パッド）の張られている回転研磨定盤上に押し付
けて、ポリッシングする。この際、ｐＨ１１〜１２程度
のアルカリ水溶液にコロイダルシリカ（粒径：０．０３
μｍ程度）を分散させたスラリーを加工液として用い
る。図１（ｃ）に示すように、下地Ａｌ配線パターン上
に位置する凸部の第２のポリッシング保護膜５は、下地
Ａｌ配線のない領域上の平坦部と比較してポリッシング
速度が速い。例えば、下地Ａｌ配線パターン幅が１μｍ
の場合、凸部のポリッシング速度は平坦部の２０倍程度
であり、またＡｌ配線パッド部のように幅が１００μｍ
程度の場合、２〜５倍程度である。従って、平坦部に第
２のポリッシング保護膜５が残された状態で、Ａｌ配線
パターン上のポリッシング保護膜が完全に除去され、凸
部のＢＰＳＧ膜６が現れる。
【００１６】ところで、ＢＰＳＧ膜６のポリッシング速
度は今回の実施例で用いたポリッシング保護膜であるシ
リコン酸化膜の約３倍大きい。従って、ポリッシング保
護膜５の除去されたＢＰＳＧ膜凸部が実質上選択的にポ
リッシングされ、ＢＰＳＧ膜の凸部の高さが減少する。
この際、平坦部のポリッシング保護膜５も僅かながらポ
リッシングされるが、シリコン酸化膜５の初期膜厚を適
切に選べば、ＢＰＳＧ膜の凸部が完全に除去されるまで
平坦部のポリッシング保護膜７を存在させることができ
る。と同時に、下地Ａｌ配線パターン上に形成された第
１のポリッシング膜であるシリコン酸化膜４が現れるた
め、ポリッシング速度が自動的に低下する。この様にし
て、アルミ配線上に第１および第２のポリッシング保護
膜（４および５）とＢＰＳＧ膜６とから構成される完全
に平坦な表面層７が得られる（図１（ｄ））。さらに、
必要とあれば、この表面層７上にシリコン酸化膜をさら
に成膜し、層間絶縁膜厚を増加させることもできる。こ
の層間絶縁膜へのビアホール形成、第２アルミ配線形
成、層間絶縁膜形成および本発明による層間絶縁膜の平
坦化工程を繰り返すことにより、多層アルミ配線が形成
される。配線材料としてＡｌ−Ｇｅ、Ａｌ−Ｃｕ−Ｓ
ｉ、ポリシリ配線、Ｃｕ配線等でもよいことは自明であ
る。
度は今回の実施例で用いたポリッシング保護膜であるシ
リコン酸化膜の約３倍大きい。従って、ポリッシング保
護膜５の除去されたＢＰＳＧ膜凸部が実質上選択的にポ
リッシングされ、ＢＰＳＧ膜の凸部の高さが減少する。
この際、平坦部のポリッシング保護膜５も僅かながらポ
リッシングされるが、シリコン酸化膜５の初期膜厚を適
切に選べば、ＢＰＳＧ膜の凸部が完全に除去されるまで
平坦部のポリッシング保護膜７を存在させることができ
る。と同時に、下地Ａｌ配線パターン上に形成された第
１のポリッシング膜であるシリコン酸化膜４が現れるた
め、ポリッシング速度が自動的に低下する。この様にし
て、アルミ配線上に第１および第２のポリッシング保護
膜（４および５）とＢＰＳＧ膜６とから構成される完全
に平坦な表面層７が得られる（図１（ｄ））。さらに、
必要とあれば、この表面層７上にシリコン酸化膜をさら
に成膜し、層間絶縁膜厚を増加させることもできる。こ
の層間絶縁膜へのビアホール形成、第２アルミ配線形
成、層間絶縁膜形成および本発明による層間絶縁膜の平
坦化工程を繰り返すことにより、多層アルミ配線が形成
される。配線材料としてＡｌ−Ｇｅ、Ａｌ−Ｃｕ−Ｓ
ｉ、ポリシリ配線、Ｃｕ配線等でもよいことは自明であ
る。
【００１７】さらに、ここではポリッシング保護膜とし
てシリコン酸化膜を用いた場合を示したが、ＢＰＳＧ膜
よりもポリッシング速度の遅い材料ならば何でもよく、
たとえば窒化シリコン、窒化アルミや酸化アルミ等の絶
縁材料でもよいことは自明である。また、その形成方法
もＣＶＤ法に限るものではなく、スパッタリング法でも
よい。また、ここでは層間絶縁膜としてＣＶＤ法による
ＢＰＳＧを用いたが、ポリッシング速度の速い絶縁材料
であれば何でもよく、ＣＶＤ法による燐ガラス（ＰＳ
Ｇ）やスピンコーティング法によるスピンオングラスあ
るいはひ素、燐やボロンを添加したスピンオンガラス
（ＳＯＧ）でもよい。
てシリコン酸化膜を用いた場合を示したが、ＢＰＳＧ膜
よりもポリッシング速度の遅い材料ならば何でもよく、
たとえば窒化シリコン、窒化アルミや酸化アルミ等の絶
縁材料でもよいことは自明である。また、その形成方法
もＣＶＤ法に限るものではなく、スパッタリング法でも
よい。また、ここでは層間絶縁膜としてＣＶＤ法による
ＢＰＳＧを用いたが、ポリッシング速度の速い絶縁材料
であれば何でもよく、ＣＶＤ法による燐ガラス（ＰＳ
Ｇ）やスピンコーティング法によるスピンオングラスあ
るいはひ素、燐やボロンを添加したスピンオンガラス
（ＳＯＧ）でもよい。
【００１８】（実施例２）第２の実施例では、メモリデ
バイス上の層間絶縁膜の平坦化に本発明を利用した場合
を示す。メモリデバイスとして、たとえばＤＲＡＭを例
に取ると、電気信号を記憶するメモリセルの密集したメ
モリセルアレー領域とそれらを制御する周辺回路領域と
が繰り返された構造を有している。例えば、メモリセル
にスタックタイプのポリシリコンを形成した後、ＣＶＤ
法により層間絶縁膜を形成すると、メモリセルアレー領
域が周辺回路領域に比べて盛り上がった状態となる。超
高密度・大容量ＤＲＡＭを製造する上では、メモリセル
アレー領域と周辺回路領域との境界に存在する段差がデ
ィープサブミクロン露光焦点深度以下にする層間絶縁膜
の平坦化が必要となる。この層間絶縁膜の平坦化に本発
明によるポリッシング法を用いた（図２）。
バイス上の層間絶縁膜の平坦化に本発明を利用した場合
を示す。メモリデバイスとして、たとえばＤＲＡＭを例
に取ると、電気信号を記憶するメモリセルの密集したメ
モリセルアレー領域とそれらを制御する周辺回路領域と
が繰り返された構造を有している。例えば、メモリセル
にスタックタイプのポリシリコンを形成した後、ＣＶＤ
法により層間絶縁膜を形成すると、メモリセルアレー領
域が周辺回路領域に比べて盛り上がった状態となる。超
高密度・大容量ＤＲＡＭを製造する上では、メモリセル
アレー領域と周辺回路領域との境界に存在する段差がデ
ィープサブミクロン露光焦点深度以下にする層間絶縁膜
の平坦化が必要となる。この層間絶縁膜の平坦化に本発
明によるポリッシング法を用いた（図２）。
【００１９】まず、トランスファーゲートやデコーダ等
の周辺回路用のトランジスタ、ワード線やビット線等の
ポリシリコン配線層あるいはシリサイド配線層の形成さ
れたシリコン基板１上に下地層間絶縁膜２を形成し、コ
ンタクトホール（図示せず）を形成した後、スタックポ
リシリコン容量１１を形成する。容量プレート電極（図
示せず）を形成した後、第１のポリッシング保護膜とし
てＣＶＤ法によりシリコン酸化膜４を形成し、さらに常
圧ＣＶＤ法によりＢＰＳＧ膜６を形成する。その後、８
００°Ｃ〜９００°Ｃ程度でＢＰＳＧ膜６のリフローを
行うことにより、局所的なＢＰＳＧ膜表面凹凸をなだら
かにする。その結果、メモリセルアレー領域内部１２お
よび周辺回路領域内部１３のＢＰＳＧ膜表面は平滑化さ
れる。ただし、メモリセルアレー領域上１２のＢＰＳＧ
膜表面が周辺回路領域１３に対して盛り上がり、それら
の領域の境界部に大きな段差が存在する。このようなＢ
ＰＳＧ膜６上に第２のポリッシング保護膜としてシリコ
ン窒化膜１５をＣＶＤ法により形成する（図２
（ａ））。
の周辺回路用のトランジスタ、ワード線やビット線等の
ポリシリコン配線層あるいはシリサイド配線層の形成さ
れたシリコン基板１上に下地層間絶縁膜２を形成し、コ
ンタクトホール（図示せず）を形成した後、スタックポ
リシリコン容量１１を形成する。容量プレート電極（図
示せず）を形成した後、第１のポリッシング保護膜とし
てＣＶＤ法によりシリコン酸化膜４を形成し、さらに常
圧ＣＶＤ法によりＢＰＳＧ膜６を形成する。その後、８
００°Ｃ〜９００°Ｃ程度でＢＰＳＧ膜６のリフローを
行うことにより、局所的なＢＰＳＧ膜表面凹凸をなだら
かにする。その結果、メモリセルアレー領域内部１２お
よび周辺回路領域内部１３のＢＰＳＧ膜表面は平滑化さ
れる。ただし、メモリセルアレー領域上１２のＢＰＳＧ
膜表面が周辺回路領域１３に対して盛り上がり、それら
の領域の境界部に大きな段差が存在する。このようなＢ
ＰＳＧ膜６上に第２のポリッシング保護膜としてシリコ
ン窒化膜１５をＣＶＤ法により形成する（図２
（ａ））。
【００２０】コロイダルシリカをアルカリ系水溶液に分
散させたスラリーを加工液に用いて、ポリッシングを行
なうと（図２（ｂ））、周辺回路領域１３よりも盛り上
がっているメモリセルアレー領域１２上の第２のポリッ
シング保護膜であるシリコン窒化膜１５がまず除去さ
れ、ＢＰＳＧ膜６が現れる。この時、周辺回路領域１３
上のＢＰＳＧ膜表面にはシリコン窒化膜１５が残ってい
ることが肝要である。ＢＰＳＧ膜６はシリコン窒化膜１
５よりも５倍程度ポリッシング速度が大きい性質から、
さらに続けてポリッシングを行うと実質上メモリセルア
レー領域上のＢＰＳＧ膜６が選択的に除去され、周辺回
路領域１３との段差が低減されて行く。周辺回路領域１
３上のＢＰＳＧ膜にはポリッシング保護膜であるシリコ
ン窒化膜１５が残留しているため、その部分のＢＰＳＧ
膜厚が変化することはない。さらにポリッシングを続け
て、メモリセルアレー領域１２と周辺回路領域１３のＢ
ＰＳＧ膜段差が完全に除去されると、ＢＰＳＧ膜よりも
ポリッシング速度の遅い第１のポリッシング保護膜４が
現れて、ポリッシング速度が自動的に遅くなる（図２
（ｃ））。
散させたスラリーを加工液に用いて、ポリッシングを行
なうと（図２（ｂ））、周辺回路領域１３よりも盛り上
がっているメモリセルアレー領域１２上の第２のポリッ
シング保護膜であるシリコン窒化膜１５がまず除去さ
れ、ＢＰＳＧ膜６が現れる。この時、周辺回路領域１３
上のＢＰＳＧ膜表面にはシリコン窒化膜１５が残ってい
ることが肝要である。ＢＰＳＧ膜６はシリコン窒化膜１
５よりも５倍程度ポリッシング速度が大きい性質から、
さらに続けてポリッシングを行うと実質上メモリセルア
レー領域上のＢＰＳＧ膜６が選択的に除去され、周辺回
路領域１３との段差が低減されて行く。周辺回路領域１
３上のＢＰＳＧ膜にはポリッシング保護膜であるシリコ
ン窒化膜１５が残留しているため、その部分のＢＰＳＧ
膜厚が変化することはない。さらにポリッシングを続け
て、メモリセルアレー領域１２と周辺回路領域１３のＢ
ＰＳＧ膜段差が完全に除去されると、ＢＰＳＧ膜よりも
ポリッシング速度の遅い第１のポリッシング保護膜４が
現れて、ポリッシング速度が自動的に遅くなる（図２
（ｃ））。
【００２１】この状態でポリッシングを終え、熱燐酸で
第２のポリッシング保護膜であるシリコン窒化膜１５を
選択的にエッチングする（図２（ｄ））。その結果、メ
モリセルアレー領域から周辺回路領域にいたる全面に対
してＢＰＳＧ膜６とシリコン酸化膜４とから構成される
表面の平坦な表面絶縁膜層１４が得られる。さらに、必
要に応じて得られた絶縁膜層さらにＣＶＤ法によりシリ
コン酸化膜を形成し、コンタクト形成およびＡｌ配線形
成を行う。なお、ここに示した実施例では、第２のポリ
ッシング保護膜であるシリコン窒化膜１５を熱燐酸によ
り除去したが、ドライエッチングあるいはポリッシング
をさらに続けることによっても除去できることは自明で
ある。又、第２のポリッシング保護膜として、ＢＰＳＧ
膜よりもポリッシング速度の遅いシリコン酸化膜を用い
ることも可能である。
第２のポリッシング保護膜であるシリコン窒化膜１５を
選択的にエッチングする（図２（ｄ））。その結果、メ
モリセルアレー領域から周辺回路領域にいたる全面に対
してＢＰＳＧ膜６とシリコン酸化膜４とから構成される
表面の平坦な表面絶縁膜層１４が得られる。さらに、必
要に応じて得られた絶縁膜層さらにＣＶＤ法によりシリ
コン酸化膜を形成し、コンタクト形成およびＡｌ配線形
成を行う。なお、ここに示した実施例では、第２のポリ
ッシング保護膜であるシリコン窒化膜１５を熱燐酸によ
り除去したが、ドライエッチングあるいはポリッシング
をさらに続けることによっても除去できることは自明で
ある。又、第２のポリッシング保護膜として、ＢＰＳＧ
膜よりもポリッシング速度の遅いシリコン酸化膜を用い
ることも可能である。
【００２２】また、図２（ａ）に示したスタックポリシ
リコン容量１１としたパターンを狭ピッチのＡｌ配線が
多数平行に走るバスライン形成領域と見なせば、上述し
た実施例における一連の工程からＢＰＳＧ膜６のリフロ
ー工程を除けば、バスライン形成領域上が周辺領域に対
して盛り上がっているＢＰＳＧ膜６の平坦化に本発明を
適用できることも自明である。
リコン容量１１としたパターンを狭ピッチのＡｌ配線が
多数平行に走るバスライン形成領域と見なせば、上述し
た実施例における一連の工程からＢＰＳＧ膜６のリフロ
ー工程を除けば、バスライン形成領域上が周辺領域に対
して盛り上がっているＢＰＳＧ膜６の平坦化に本発明を
適用できることも自明である。
【００２３】（実施例３）第３の実施例では、図３を用
いてＳＯＩ素子間の埋め込み分離層形成に本発明を適用
した場合を述べる。
いてＳＯＩ素子間の埋め込み分離層形成に本発明を適用
した場合を述べる。
【００２４】ＳＯＩ基板とは、シリコン酸化膜層２の形
成されたシリコン基板１上に薄膜単結晶シリコン層１６
（ＳＯＩ層：シリコン・オン・インシュレータ層）が形
成されている基板であり、薄膜単結晶シリコン層１６の
厚さは５μｍ〜０．５μｍ程度である（図３（ａ））。
成されたシリコン基板１上に薄膜単結晶シリコン層１６
（ＳＯＩ層：シリコン・オン・インシュレータ層）が形
成されている基板であり、薄膜単結晶シリコン層１６の
厚さは５μｍ〜０．５μｍ程度である（図３（ａ））。
【００２５】この薄膜単結晶シリコン層１６表面に熱酸
化膜（図示せず）を形成した後、シリコン窒化膜１７を
形成する（図３（ｂ））。後に述べるが、このシリコン
窒化膜１７は第１のポリッシング保護膜として用いられ
るが、その厚さは０．１μｍ程度である。フォトリソグ
ラフィーとドライエッチングによりＳＯＩ基板を加工し
て、シリコン窒化膜１７で上面が覆われている島状の薄
膜単結晶シリコン層１６を形成し、さらにシリコン窒化
膜をマスクとして島状の薄膜単結晶シリコン層１６の側
面に熱酸化膜１８を形成する（図３（ｃ））。しかる
後、ＣＶＤ法により素子分離シリコン酸化膜１９および
第２のポリッシング保護膜であるシリコン窒化膜２０を
形成する（図３（ｄ））。この時、素子分離シリコン酸
化膜１９の厚さは島状の薄膜単結晶シリコン層１６と同
じか、あるいはわずかに厚い程度とする。
化膜（図示せず）を形成した後、シリコン窒化膜１７を
形成する（図３（ｂ））。後に述べるが、このシリコン
窒化膜１７は第１のポリッシング保護膜として用いられ
るが、その厚さは０．１μｍ程度である。フォトリソグ
ラフィーとドライエッチングによりＳＯＩ基板を加工し
て、シリコン窒化膜１７で上面が覆われている島状の薄
膜単結晶シリコン層１６を形成し、さらにシリコン窒化
膜をマスクとして島状の薄膜単結晶シリコン層１６の側
面に熱酸化膜１８を形成する（図３（ｃ））。しかる
後、ＣＶＤ法により素子分離シリコン酸化膜１９および
第２のポリッシング保護膜であるシリコン窒化膜２０を
形成する（図３（ｄ））。この時、素子分離シリコン酸
化膜１９の厚さは島状の薄膜単結晶シリコン層１６と同
じか、あるいはわずかに厚い程度とする。
【００２６】この様な構造のデバイスをポリッシングす
ると（図３（ｅ））、島状の薄膜単結晶シリコン層１６
の存在のため凸状となっている領域の第２のポリッシン
グ保護膜２０が除去され、素子分離シリコン酸化膜１９
が現れる。ここで、島状の薄膜単結晶シリコン層１７の
存在しない領域上の素子分離シリコン酸化膜１９には、
第２のポリッシング保護膜２０が残っていることが肝要
である。従って、さらにポリッシングを続けると（図３
（ｆ））、シリコン酸化膜のポリッシング速度がシリコ
ン窒化膜の約２〜３倍である性質から、実質上島状の薄
膜単結晶シリコン層１６上の素子分離シリコン酸化膜１
９が選択的にポリッシングされ、さらに完全に除去され
ると同時に、第１のポリッシング保護膜であるシリコン
窒化膜１７が現れて、ポリッシング速度が自動的に低下
する。しかる後（図３（ｇ））、熱燐酸によりシリコン
窒化膜１７、２０を除去することにより、島状の薄膜単
結晶シリコン層１６間が平坦な素子分離シリコン酸化膜
１９で埋め込まれた構造が得られる。
ると（図３（ｅ））、島状の薄膜単結晶シリコン層１６
の存在のため凸状となっている領域の第２のポリッシン
グ保護膜２０が除去され、素子分離シリコン酸化膜１９
が現れる。ここで、島状の薄膜単結晶シリコン層１７の
存在しない領域上の素子分離シリコン酸化膜１９には、
第２のポリッシング保護膜２０が残っていることが肝要
である。従って、さらにポリッシングを続けると（図３
（ｆ））、シリコン酸化膜のポリッシング速度がシリコ
ン窒化膜の約２〜３倍である性質から、実質上島状の薄
膜単結晶シリコン層１６上の素子分離シリコン酸化膜１
９が選択的にポリッシングされ、さらに完全に除去され
ると同時に、第１のポリッシング保護膜であるシリコン
窒化膜１７が現れて、ポリッシング速度が自動的に低下
する。しかる後（図３（ｇ））、熱燐酸によりシリコン
窒化膜１７、２０を除去することにより、島状の薄膜単
結晶シリコン層１６間が平坦な素子分離シリコン酸化膜
１９で埋め込まれた構造が得られる。
【００２７】
【発明の効果】以上示したように、本発明による層間絶
縁膜の平坦化ポリッシングは、表面に凸部のある層間絶
縁膜全面を、少なくとも前記絶縁膜よりもポリッシング
速度の遅い材料のポリッシング保護膜で覆い、しかる後
ポリッシングにより凸部上のポリッシング保護膜の選択
的除去とそれに続く前記層間絶縁膜凸部の選択的除去と
を特徴としている。従って、従来の選択平坦化ポリッシ
ング法の課題となっていた凸部上のポリッシング保護膜
を取り除くためのマスクの設計、フォトリソグラフィー
工程とドライエッチング工程とが不用であるため、平坦
化処理時間の大幅短縮を可能ならしめ、層間絶縁膜平坦
化の製造コストを大幅に引き下げるものである。また、
層間絶縁膜の下地に予め形成しておいた下地ポリッシン
グ保護膜の存在のため、平坦化終了と同時にポリッシン
グが自動的に停止するため、オーバーポリッシングが生
じえないといった優れた加工精度を有している。
縁膜の平坦化ポリッシングは、表面に凸部のある層間絶
縁膜全面を、少なくとも前記絶縁膜よりもポリッシング
速度の遅い材料のポリッシング保護膜で覆い、しかる後
ポリッシングにより凸部上のポリッシング保護膜の選択
的除去とそれに続く前記層間絶縁膜凸部の選択的除去と
を特徴としている。従って、従来の選択平坦化ポリッシ
ング法の課題となっていた凸部上のポリッシング保護膜
を取り除くためのマスクの設計、フォトリソグラフィー
工程とドライエッチング工程とが不用であるため、平坦
化処理時間の大幅短縮を可能ならしめ、層間絶縁膜平坦
化の製造コストを大幅に引き下げるものである。また、
層間絶縁膜の下地に予め形成しておいた下地ポリッシン
グ保護膜の存在のため、平坦化終了と同時にポリッシン
グが自動的に停止するため、オーバーポリッシングが生
じえないといった優れた加工精度を有している。
【００２８】本発明による選択平坦化ポリッシング法
は、メモリデバイス上の層間絶縁膜の完全平坦化やマイ
クロプロセッサーの製造で必要となる多層金属配線形成
用層間絶縁膜の平坦化、あるいはＳＯＩデバイスの素子
分離酸化膜埋め込み平坦化を短時間・低コスト・高加工
精度で行うのに特に有効である。
は、メモリデバイス上の層間絶縁膜の完全平坦化やマイ
クロプロセッサーの製造で必要となる多層金属配線形成
用層間絶縁膜の平坦化、あるいはＳＯＩデバイスの素子
分離酸化膜埋め込み平坦化を短時間・低コスト・高加工
精度で行うのに特に有効である。
【図１】第１および第２のポリッシング保護膜を用いた
本発明により平坦化ポリッシング方法を説明するための
断面模式図である。
本発明により平坦化ポリッシング方法を説明するための
断面模式図である。
【図２】第１および第２のポリッシング保護膜を用いる
本発明により、メモリデバイスのメモリセルアレー領域
と周辺回路領域上の層間絶縁膜の平坦化ポリッシングの
実施例を説明するための断面模式図である。
本発明により、メモリデバイスのメモリセルアレー領域
と周辺回路領域上の層間絶縁膜の平坦化ポリッシングの
実施例を説明するための断面模式図である。
【図３】第１および第２のポリッシング保護膜を用いる
本発明により、ＳＯＩデバイスの素子分離酸化膜の埋め
込み平坦化に適用した実施例を説明するための断面模式
図である。
本発明により、ＳＯＩデバイスの素子分離酸化膜の埋め
込み平坦化に適用した実施例を説明するための断面模式
図である。
【図４】従来の層間絶縁膜の平坦化ポリッシング方法を
説明するための断面模式図である。
説明するための断面模式図である。
【図５】ポリッシング保護膜を用いる従来の層間絶縁膜
の平坦化ポリッシング方法を説明するための断面模式図
である。
の平坦化ポリッシング方法を説明するための断面模式図
である。
【図６】ポリッシング保護膜を用いる従来の層間絶縁膜
の平坦化ポリッシング方法の課題を説明するための断面
模式図である。
の平坦化ポリッシング方法の課題を説明するための断面
模式図である。
【図７】ポリッシング保護膜を用いる従来の選択平坦化
ポリッシング方法を説明するための断面模式図である。
ポリッシング方法を説明するための断面模式図である。
【図８】ポリッシング保護膜を用いる従来の選択平坦化
ポリッシング方法の課題を説明するための断面模式図で
ある。
ポリッシング方法の課題を説明するための断面模式図で
ある。
【図９】ポリッシングを行う装置の概略図である。
１ シリコン基板 ２ 下地層間絶縁膜 ３ 金属（アルミ）配線パターン（凸パターン） ４ シリコン酸化膜（第１のポリッシング保護膜） ５ シリコン酸化膜（第２のポリッシング保護膜） ６ 層間絶縁膜（ＢＰＳＧ膜） ７ 表面層 ８ 層間絶縁膜 ９ ポリッシングストッパー層 １０ レジスト １１ スタック容量ポリシリコン １２ メモリセルアレー領域 １３ 周辺回路領域 １４ 表面絶縁膜層 １５ シリコン窒化膜 １６ 薄膜シリコン層 １７ シリコン窒化膜（第１のポリッシング保護マス
ク） １８ 側壁シリコン酸化膜 １９ 素子分離シリコン酸化膜 ２０ シリコン窒化膜（第２のポリッシング保護マス
ク） ２１ 石英性真空チャック ２２ 加工液 ２３ 滴下チューブ ２４ パッド ２５ 研磨定盤
ク） １８ 側壁シリコン酸化膜 １９ 素子分離シリコン酸化膜 ２０ シリコン窒化膜（第２のポリッシング保護マス
ク） ２１ 石英性真空チャック ２２ 加工液 ２３ 滴下チューブ ２４ パッド ２５ 研磨定盤
Claims (2)
- 【請求項１】半導体素子あるいは配線層からなる凸パタ
ーンを有する半導体基板上に形成された絶縁膜をポリッ
シングして平坦化する方法において、絶縁膜よりもポリ
ッシング速度の遅い第１のポリッシング保護膜を前記凸
パターン上に形成する工程と、第１のポリッシング保護
膜上に絶縁膜を形成する工程と、前記絶縁膜よりもポリ
ッシング速度の遅い第２のポリッシング保護膜を前記絶
縁膜上に形成する工程と、前記凸パターン上に位置する
第２のポリッシング保護膜をポリッシングで選択的に除
去し、次いで、露出した前記凸パターン上の絶縁膜をポ
リッシングし前記第１のポリッシング保護膜でポリッシ
ングをストップする工程を有することを特徴とする選択
平坦化ポリッシング方法。 - 【請求項２】 シリコン酸化膜層の形成されたシリコン
基板上に薄膜単結晶シリコン層が形成されているＳＯＩ
基板を用いた素子分離において、前記薄膜単結晶シリコ
ン層表面に第１のポリッシング保護膜を形成する工程
と、島状の前記薄膜単結晶シリコン層を形成する工程
と、前記島状の薄膜単結晶シリコン層形成領域を含む前
記ＳＯＩ基板全面を素子分離シリコン酸化膜および第２
のポリッシング保護膜で覆う工程と、ポリッシングによ
り前記島状単結晶シリコン層上に位置する第２のポリッ
シング保護膜を除去して、島状の薄膜単結晶シリコン層
上の素子分離シリコン酸化膜を選択的にポリッシングす
る工程とを特徴とする素子分離シリコン酸化膜の平坦化
埋め込み方法。
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