JP3331627B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、さらに詳しくは、ＳＯＩ（Silicon on Insul
ator）構造を用いて、薄膜半導体層下にキャパシタ用蓄
積ノードが埋め込まれた半導体装置の製造方法に関す
る。
に係わり、さらに詳しくは、ＳＯＩ（Silicon on Insul
ator）構造を用いて、薄膜半導体層下にキャパシタ用蓄
積ノードが埋め込まれた半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の集積化を促進する手段とし
て、層上にシリコン単結晶などで構成された半導体層が
積層されたＳＯＩ構造が開発されている。また、このＳ
ＯＩ構造を用いて薄膜半導体層下に蓄積ノードを埋め込
むＤＲＡＭセル構造が提案されている。
て、層上にシリコン単結晶などで構成された半導体層が
積層されたＳＯＩ構造が開発されている。また、このＳ
ＯＩ構造を用いて薄膜半導体層下に蓄積ノードを埋め込
むＤＲＡＭセル構造が提案されている。
【０００３】図１２は従来のＳＯＩ構造を用いたＤＲＡ
Ｍセルの概略断面図を示す。従来のＳＯＩ構造を用いた
ＤＲＡＭセルでは、図１２に示すように、薄膜半導体層
８の下部に絶縁膜層１８が積層されている。絶縁膜層１
８には、薄膜半導体層８に臨むコンタクトホール４６が
形成してある。絶縁膜層１８の下部には、蓄積ノード４
０が形成してある。このキャパシタ用蓄積ノード４０
は、コンタクトホール４６を通して薄膜半導体層と接続
してある。蓄積ノード４０の下部には、キャパシタ用絶
縁薄膜１４を介してセルプレート層１６が積層してあ
る。キャパシタ用蓄積ノード４０、絶縁薄膜層１４およ
びセルプレート層１６がキャパシタを構成する。なお、
図中、符号４ａ，４ｂはワード線、６はビット線であ
る。
Ｍセルの概略断面図を示す。従来のＳＯＩ構造を用いた
ＤＲＡＭセルでは、図１２に示すように、薄膜半導体層
８の下部に絶縁膜層１８が積層されている。絶縁膜層１
８には、薄膜半導体層８に臨むコンタクトホール４６が
形成してある。絶縁膜層１８の下部には、蓄積ノード４
０が形成してある。このキャパシタ用蓄積ノード４０
は、コンタクトホール４６を通して薄膜半導体層と接続
してある。蓄積ノード４０の下部には、キャパシタ用絶
縁薄膜１４を介してセルプレート層１６が積層してあ
る。キャパシタ用蓄積ノード４０、絶縁薄膜層１４およ
びセルプレート層１６がキャパシタを構成する。なお、
図中、符号４ａ，４ｂはワード線、６はビット線であ
る。
【０００４】このような構造のＤＲＡＭセルでは、蓄積
ノード４０の高さ（深さ）を増大することで、側壁の表
面積を稼ぎ、所望の蓄積容量を得ることができる。ま
た、蓄積ノード４０の形成パターンが、コンタクトホー
ル４６に対する被り余裕が除去されているパターンであ
るため、大幅なセル面積の縮小が見込まれる。
ノード４０の高さ（深さ）を増大することで、側壁の表
面積を稼ぎ、所望の蓄積容量を得ることができる。ま
た、蓄積ノード４０の形成パターンが、コンタクトホー
ル４６に対する被り余裕が除去されているパターンであ
るため、大幅なセル面積の縮小が見込まれる。
【０００５】
【発明が解決しようとする課題】ところで、このような
従来のＤＲＡＭセルを製造するには、図１３に示すよう
に、図１２に示す半導体層８を形成するための半導体基
板４８上に、絶縁層１８を積層し、コンタクトホール４
６を形成し、蓄積ノード４０となるポリシリコン膜１２
を積層した後、ポリシリコン膜１２をＲＩＥ等でエッチ
ングして、ノード形成用ホール１０を形成し、蓄積ノー
ド４０を成形する。ところが、従来の技術では、蓄積ノ
ード形成用のエッチング時のオーバーエッジにより、コ
ンタクトホール４６内のポリシリコンおよび薄膜半導体
基板４８の表面までもエッチングし、溝Ａを形成してし
まうおそれがあった。
従来のＤＲＡＭセルを製造するには、図１３に示すよう
に、図１２に示す半導体層８を形成するための半導体基
板４８上に、絶縁層１８を積層し、コンタクトホール４
６を形成し、蓄積ノード４０となるポリシリコン膜１２
を積層した後、ポリシリコン膜１２をＲＩＥ等でエッチ
ングして、ノード形成用ホール１０を形成し、蓄積ノー
ド４０を成形する。ところが、従来の技術では、蓄積ノ
ード形成用のエッチング時のオーバーエッジにより、コ
ンタクトホール４６内のポリシリコンおよび薄膜半導体
基板４８の表面までもエッチングし、溝Ａを形成してし
まうおそれがあった。
【０００６】高集積化のために、蓄積ノード４０の形成
パターンを、コンタクトホール４６に対する被り余裕を
除去したパターンにすると、蓄積ノード４０を形成のた
めのＲＩＥオーバーエッチング時に、コンタクトホール
４６内部に埋め込まれたポリシリコン膜１２の一部もエ
ッチングにさらされることになる。このため、コンタク
トホール４６内部でもポリシリコンのエッチングが進行
する。エッチングがコンタクトホール４６の内部で止ま
る様にオーバーエッチング量を制御できれば問題はない
が、基板４８の表面まで達し、そこに溝Ａを形成する
と、後工程での基板加工の際の形状不良やリーク不良等
を発生させてしまう。特に、キャパシタ容量確保のため
に、蓄積ノード４０の高さを高くすればする程、エッチ
ング誤差も大きくなり、オーバーエッチング制御が困難
になり、不良が発生し易い。たとえば最近では、ポリシ
リコン膜１２の膜厚として、少なくとも、２μｍ程度必
要であり、ＲＩＥ等のエッチング精度が、ポリシリコン
膜１２の層厚に対して１０％程度とすると、ポリシリコ
ン膜１２をエッチングしてノード形成用ホール１０を形
成する場合、そのエッチング誤差は、少なくとも±２０
０ｎｍである。一方、絶縁膜層１８の層厚は、２００〜
４００ｎｍ程度である。このように、エッチング誤差に
対して絶縁膜層１８の層厚は、十分に厚くなく、基板４
８の表面に溝Ａを形成するおそれがある。
パターンを、コンタクトホール４６に対する被り余裕を
除去したパターンにすると、蓄積ノード４０を形成のた
めのＲＩＥオーバーエッチング時に、コンタクトホール
４６内部に埋め込まれたポリシリコン膜１２の一部もエ
ッチングにさらされることになる。このため、コンタク
トホール４６内部でもポリシリコンのエッチングが進行
する。エッチングがコンタクトホール４６の内部で止ま
る様にオーバーエッチング量を制御できれば問題はない
が、基板４８の表面まで達し、そこに溝Ａを形成する
と、後工程での基板加工の際の形状不良やリーク不良等
を発生させてしまう。特に、キャパシタ容量確保のため
に、蓄積ノード４０の高さを高くすればする程、エッチ
ング誤差も大きくなり、オーバーエッチング制御が困難
になり、不良が発生し易い。たとえば最近では、ポリシ
リコン膜１２の膜厚として、少なくとも、２μｍ程度必
要であり、ＲＩＥ等のエッチング精度が、ポリシリコン
膜１２の層厚に対して１０％程度とすると、ポリシリコ
ン膜１２をエッチングしてノード形成用ホール１０を形
成する場合、そのエッチング誤差は、少なくとも±２０
０ｎｍである。一方、絶縁膜層１８の層厚は、２００〜
４００ｎｍ程度である。このように、エッチング誤差に
対して絶縁膜層１８の層厚は、十分に厚くなく、基板４
８の表面に溝Ａを形成するおそれがある。
【０００７】本発明は、このような従来技術の問題点に
鑑みてなされたものであり、その目的は、半導体装置の
製造過程において、蓄積ノード形成のためのエッチング
時のオーバーエッチによる溝が半導体基板に形成される
ことがなく、セル面積が小さく、蓄積容量の大きいキャ
パシタを有する半導体装置の製造方法を提供することに
ある。
鑑みてなされたものであり、その目的は、半導体装置の
製造過程において、蓄積ノード形成のためのエッチング
時のオーバーエッチによる溝が半導体基板に形成される
ことがなく、セル面積が小さく、蓄積容量の大きいキャ
パシタを有する半導体装置の製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、絶縁層上に形成された所定
のパターンの半導体層の下層側にキャパシタ用絶縁薄膜
層とキャパシタ用蓄積ノードとセルプレート層とが形成
される半導体装置において、上記蓄積ノードの少なくと
も一部がサイドウォールで形成され、このサイドウォー
ルの内部に、蓄積ノードと異なる材質で構成されたダミ
ー層が埋め込まれ、上記サイドウォールの外周にキャパ
シタ用絶縁薄膜層を介してセルプレート層が積層されて
いることを特徴とする。
に、本発明の半導体装置は、絶縁層上に形成された所定
のパターンの半導体層の下層側にキャパシタ用絶縁薄膜
層とキャパシタ用蓄積ノードとセルプレート層とが形成
される半導体装置において、上記蓄積ノードの少なくと
も一部がサイドウォールで形成され、このサイドウォー
ルの内部に、蓄積ノードと異なる材質で構成されたダミ
ー層が埋め込まれ、上記サイドウォールの外周にキャパ
シタ用絶縁薄膜層を介してセルプレート層が積層されて
いることを特徴とする。
【０００９】また、本発明の別の観点による半導体装置
は、絶縁層上に形成された所定のパターンの半導体層の
下層側にキャパシタ用絶縁薄膜層とキャパシタ用蓄積ノ
ードとセルプレート層とが形成される半導体装置におい
て、上記蓄積ノードの少なくとも一部がサイドウォール
で形成され、このサイドウォールの内外周にキャパシタ
用絶縁薄膜層を介してセルプレート層が積層されている
ことを特徴とする。
は、絶縁層上に形成された所定のパターンの半導体層の
下層側にキャパシタ用絶縁薄膜層とキャパシタ用蓄積ノ
ードとセルプレート層とが形成される半導体装置におい
て、上記蓄積ノードの少なくとも一部がサイドウォール
で形成され、このサイドウォールの内外周にキャパシタ
用絶縁薄膜層を介してセルプレート層が積層されている
ことを特徴とする。
【００１０】さらに本発明の半導体装置の製造方法は、
キャパシタを有する半導体装置の製法方法において、絶
縁層上に形成されたキャパシタ用蓄積ノードの一部とな
る導電層の表面に、この導電層と異なる材質で構成され
たダミー層を積層し、その後、このダミー層にノード形
成用第１ホールを形成し、その後、この第１ノード形成
用ホールを通して、上記導電層に、上記絶縁層に臨むノ
ード形成用第２ホールを形成し、その後、ノード形成用
第１ホールとノード形成用第２ホールとの内周に、上記
導電層に接続されて蓄積ノードの一部となる導電性のサ
イドウォールを形成することを特徴とする。
キャパシタを有する半導体装置の製法方法において、絶
縁層上に形成されたキャパシタ用蓄積ノードの一部とな
る導電層の表面に、この導電層と異なる材質で構成され
たダミー層を積層し、その後、このダミー層にノード形
成用第１ホールを形成し、その後、この第１ノード形成
用ホールを通して、上記導電層に、上記絶縁層に臨むノ
ード形成用第２ホールを形成し、その後、ノード形成用
第１ホールとノード形成用第２ホールとの内周に、上記
導電層に接続されて蓄積ノードの一部となる導電性のサ
イドウォールを形成することを特徴とする。
【００１１】
【作用】本発明の半導体装置およびその製造方法では、
ダミー層の側壁に導電性のサイドウォールを形成し、こ
のサイドウォールを蓄積ノードの一部として用いる。そ
して、蓄積ノード形成用のエッチングに際しては、ま
ず、ダミー層にノード形成用第１ホールを形成し、その
下層の導電層にノード形成用第２ホールを形成する。す
なわち、ノード形成用ホールのエッチングを２段階で行
うことで、導電層の膜厚を薄くでき、導電層のエッチン
グ時の誤差を相対的に小さくすることが可能になる。そ
の結果、半導体基板の表面までオーバーエッチングによ
り溝が形成されることを有効に防止できる。
ダミー層の側壁に導電性のサイドウォールを形成し、こ
のサイドウォールを蓄積ノードの一部として用いる。そ
して、蓄積ノード形成用のエッチングに際しては、ま
ず、ダミー層にノード形成用第１ホールを形成し、その
下層の導電層にノード形成用第２ホールを形成する。す
なわち、ノード形成用ホールのエッチングを２段階で行
うことで、導電層の膜厚を薄くでき、導電層のエッチン
グ時の誤差を相対的に小さくすることが可能になる。そ
の結果、半導体基板の表面までオーバーエッチングによ
り溝が形成されることを有効に防止できる。
【００１２】また、特に、導電性のサイドウォールの内
部に残存するダミー層を除去し、サイドウォールの内外
周に、キャパシタ用絶縁層およびセルプレート層を形成
した本発明によれば、キャパシタ容量がさらに増大する
ことになる。
部に残存するダミー層を除去し、サイドウォールの内外
周に、キャパシタ用絶縁層およびセルプレート層を形成
した本発明によれば、キャパシタ容量がさらに増大する
ことになる。
【００１３】
【実施例】図１に、本発明の第１の実施例に係わるＤＲ
ＡＭの概略断面図を示す。この実施例では、薄膜半導体
層８が所定のパターンで形成してあり、その上に、ゲー
ト絶縁層７を介してワード線４ａ，４ｂが積層してあ
る。薄膜半導体層８は、後述するような張り合わせＳＯ
Ｉ方式で形成され、単結晶シリコンなどで形成される。
なお、図示では、ワード線４ａのチャネル部が形成され
る薄膜半導体層８のみしか図示していないが、実際に
は、メモリセルの数に応じて二次元方向に所定のパター
ンで多数集積して形成される。
ＡＭの概略断面図を示す。この実施例では、薄膜半導体
層８が所定のパターンで形成してあり、その上に、ゲー
ト絶縁層７を介してワード線４ａ，４ｂが積層してあ
る。薄膜半導体層８は、後述するような張り合わせＳＯ
Ｉ方式で形成され、単結晶シリコンなどで形成される。
なお、図示では、ワード線４ａのチャネル部が形成され
る薄膜半導体層８のみしか図示していないが、実際に
は、メモリセルの数に応じて二次元方向に所定のパター
ンで多数集積して形成される。
【００１４】薄膜半導体層８の上に積層して形成される
ゲート絶縁層７は、たとえば、酸化シリコン層などで構
成される。ゲート絶縁層７の上に形成されるワード線４
ａ，４ｂは、たとえば、ＣＶＤ法で成膜されたポリシリ
コン膜で構成される。このワード線４ａ，４ｂは、トラ
ンジスタのゲート電極を兼ねていて、両側にソース領域
とドレイン領域が形成される。ワード線４ａ，４ｂは、
その下層に位置する薄膜半導体層８に対して略直交する
方向にパターニングされ、薄膜半導体層８を横切る位置
の半導体基板部分に、チャネル部が形成されることにな
る。
ゲート絶縁層７は、たとえば、酸化シリコン層などで構
成される。ゲート絶縁層７の上に形成されるワード線４
ａ，４ｂは、たとえば、ＣＶＤ法で成膜されたポリシリ
コン膜で構成される。このワード線４ａ，４ｂは、トラ
ンジスタのゲート電極を兼ねていて、両側にソース領域
とドレイン領域が形成される。ワード線４ａ，４ｂは、
その下層に位置する薄膜半導体層８に対して略直交する
方向にパターニングされ、薄膜半導体層８を横切る位置
の半導体基板部分に、チャネル部が形成されることにな
る。
【００１５】ワード線４ａ，４ｂの上には、たとえば、
ＣＶＤ法で成膜される酸化シリコン層で構成される層間
絶縁層５が積層され、その上に、ビット線６が積層され
る。ビット線６は、層間絶縁層５に形成してあるビット
コンタクトホールを通じて各メモリセルの薄膜半導体層
８と接続してある。
ＣＶＤ法で成膜される酸化シリコン層で構成される層間
絶縁層５が積層され、その上に、ビット線６が積層され
る。ビット線６は、層間絶縁層５に形成してあるビット
コンタクトホールを通じて各メモリセルの薄膜半導体層
８と接続してある。
【００１６】薄膜半導体層８の下部には絶縁膜層１８が
積層され、絶縁膜層１８には、薄膜半導体層８に臨むコ
ンタクトホール４６が形成してある。層間絶縁層５の層
厚は、特に限定されないが、たとえば３００ｎｍであ
る。絶縁膜層１８の下部には、蓄積ノード２９が所定の
パターンで形成してある。本実施例では、蓄積ノード２
９は、ポリシリコン膜などで構成される導電層１２ｂ
と、ダミー層２８の側部に形成されるポリシリコン膜な
どで構成されるサイドウォール１２ａとから成る。ダミ
ー層２８は、たとえば酸化シリコン層で構成され、その
層厚は、特に限定されないが、たとえば１．２μｍ程度
である。蓄積ノード２９を構成するサイドウォール１２
ａの外周には、キャパシタ用絶縁薄膜層１４を介してセ
ルプレート層１６が積層してある。キャパシタ用絶縁薄
膜層１４は、たとえば酸化シリコン薄膜と窒化シリコン
薄膜の積層膜などで構成される。セルプレート層１６
は、たとえばポリシリコンで構成され、膜厚は、たとえ
ば５０ｎｍ程度である。セルプレート層１６の下部に
は、平坦化層２７および支持基板１３が積層してある。
平坦化層２７はポリシリコン膜で構成され、支持基板１
３は、たとえば、シリコンウェ−ハ等で構成される。
積層され、絶縁膜層１８には、薄膜半導体層８に臨むコ
ンタクトホール４６が形成してある。層間絶縁層５の層
厚は、特に限定されないが、たとえば３００ｎｍであ
る。絶縁膜層１８の下部には、蓄積ノード２９が所定の
パターンで形成してある。本実施例では、蓄積ノード２
９は、ポリシリコン膜などで構成される導電層１２ｂ
と、ダミー層２８の側部に形成されるポリシリコン膜な
どで構成されるサイドウォール１２ａとから成る。ダミ
ー層２８は、たとえば酸化シリコン層で構成され、その
層厚は、特に限定されないが、たとえば１．２μｍ程度
である。蓄積ノード２９を構成するサイドウォール１２
ａの外周には、キャパシタ用絶縁薄膜層１４を介してセ
ルプレート層１６が積層してある。キャパシタ用絶縁薄
膜層１４は、たとえば酸化シリコン薄膜と窒化シリコン
薄膜の積層膜などで構成される。セルプレート層１６
は、たとえばポリシリコンで構成され、膜厚は、たとえ
ば５０ｎｍ程度である。セルプレート層１６の下部に
は、平坦化層２７および支持基板１３が積層してある。
平坦化層２７はポリシリコン膜で構成され、支持基板１
３は、たとえば、シリコンウェ−ハ等で構成される。
【００１７】この半導体装置では、サイドウォール１２
ａと導電層１２ｂとで構成すキャパシタ用蓄積ノード
と、絶縁薄膜層１４およびセルプレート１６がキャパシ
タを構成する。
ａと導電層１２ｂとで構成すキャパシタ用蓄積ノード
と、絶縁薄膜層１４およびセルプレート１６がキャパシ
タを構成する。
【００１８】本実施例では、ダミー層２８の層厚を厚く
することで、サイドウォール１２ａの高さを大きくする
ことができ、キャパシタ用面積を増大させることができ
る。そのため、キャパシタは、小さなセル面積で大きな
蓄積容量をもつことができる。しかも、後述するような
理由から、蓄積ノード２９形成のためのエッチング時
に、半導体層８となる半導体基板がオーバーエッチング
されることもない。
することで、サイドウォール１２ａの高さを大きくする
ことができ、キャパシタ用面積を増大させることができ
る。そのため、キャパシタは、小さなセル面積で大きな
蓄積容量をもつことができる。しかも、後述するような
理由から、蓄積ノード２９形成のためのエッチング時
に、半導体層８となる半導体基板がオーバーエッチング
されることもない。
【００１９】次に、このような本発明の第１の実施例の
ＤＲＡＭの製造方法について説明する。図２に示すよう
に、まず、シリコン製の半導体基板４８の表面に、素子
分離用段差１１を形成し、絶縁膜層１８となる酸化シリ
コン膜をＣＶＤ等で成膜する。酸化シリコン膜の膜厚
は、特に限定されないが３００ｎｍ程度である。その
後、絶縁膜層１８に、半導体基板８に臨むコンタクトホ
ール４６を形成する。
ＤＲＡＭの製造方法について説明する。図２に示すよう
に、まず、シリコン製の半導体基板４８の表面に、素子
分離用段差１１を形成し、絶縁膜層１８となる酸化シリ
コン膜をＣＶＤ等で成膜する。酸化シリコン膜の膜厚
は、特に限定されないが３００ｎｍ程度である。その
後、絶縁膜層１８に、半導体基板８に臨むコンタクトホ
ール４６を形成する。
【００２０】次に、図３に示すように、たとえばポリシ
リコン膜で構成される導電層１２ｂをＣＶＤ法で堆積さ
せる。導電層１２ｂの膜厚は、特に限定されないが、た
とえば４００ｎｍ程度である。その後、上記導電層１２
ｂと異なる材質で構成されるダミー層２８を堆積させ
る。ダミー層２８は、たとえば、ＣＶＤ法で成膜される
ＳｉＯ2 層等で形成され、その層厚は、特に限定されな
いが、たとえば１．２μｍである。
リコン膜で構成される導電層１２ｂをＣＶＤ法で堆積さ
せる。導電層１２ｂの膜厚は、特に限定されないが、た
とえば４００ｎｍ程度である。その後、上記導電層１２
ｂと異なる材質で構成されるダミー層２８を堆積させ
る。ダミー層２８は、たとえば、ＣＶＤ法で成膜される
ＳｉＯ2 層等で形成され、その層厚は、特に限定されな
いが、たとえば１．２μｍである。
【００２１】次に、図４に示すように、たとえばＣＨＦ
3 とＯ2 との混合ガスを用いたＲＩＥで、ダミー層２８
をエッチングし、ノード形成用第１ホール４２を形成す
る。ダミー層２８は、導電層１２ｂと異なる材質で構成
されるため、前述した混合ガスを用いてサイドウォール
形成用層２８をエッチングする場合には、ダミー層２８
の下部に形成された導電層１２ｂとの間に高いエッチン
グ選択比を確保することが可能となる。そのため、導電
層１２ｂをほとんどエッチングすることなく、ダミー層
２７にノード形成用第１ホール４２を形成することが可
能となる。
3 とＯ2 との混合ガスを用いたＲＩＥで、ダミー層２８
をエッチングし、ノード形成用第１ホール４２を形成す
る。ダミー層２８は、導電層１２ｂと異なる材質で構成
されるため、前述した混合ガスを用いてサイドウォール
形成用層２８をエッチングする場合には、ダミー層２８
の下部に形成された導電層１２ｂとの間に高いエッチン
グ選択比を確保することが可能となる。そのため、導電
層１２ｂをほとんどエッチングすることなく、ダミー層
２７にノード形成用第１ホール４２を形成することが可
能となる。
【００２２】次に、図５に示すように、塩素系のプラズ
マ等を用いたＲＩＥで、ノード形成用第１ホール４２の
下部に存する、導電層１２ｂをエッチングし、ノード形
成用第２ホール４４を形成する。この際、導電層１２ｂ
の膜厚は、ダミー層２８の膜厚に比較して薄いので、ノ
ード形成用第２ホール４４を形成するためのオーバーエ
ッチング量は僅かで良いことから、コンタクトホール４
６の内部の導電層１２ｂがすべて削られることはなく、
半導体基板８の表面がエッチングされて溝が形成される
ことはない。
マ等を用いたＲＩＥで、ノード形成用第１ホール４２の
下部に存する、導電層１２ｂをエッチングし、ノード形
成用第２ホール４４を形成する。この際、導電層１２ｂ
の膜厚は、ダミー層２８の膜厚に比較して薄いので、ノ
ード形成用第２ホール４４を形成するためのオーバーエ
ッチング量は僅かで良いことから、コンタクトホール４
６の内部の導電層１２ｂがすべて削られることはなく、
半導体基板８の表面がエッチングされて溝が形成される
ことはない。
【００２３】次に、図６に示すように、ダミー層２８の
表面にたとえば膜厚６０ｎｍのポリシリコン膜などの導
電層をＣＶＤ法等で堆積し、その後エッチバックするこ
とにより、ノード形成用第１、第２ホール４２、４４の
内周にサイドウォール１２ａを形成する。サイドウォー
ル１２ａとポリシリコン膜１２ｂとでキャパシタ用蓄積
ノードを構成する。
表面にたとえば膜厚６０ｎｍのポリシリコン膜などの導
電層をＣＶＤ法等で堆積し、その後エッチバックするこ
とにより、ノード形成用第１、第２ホール４２、４４の
内周にサイドウォール１２ａを形成する。サイドウォー
ル１２ａとポリシリコン膜１２ｂとでキャパシタ用蓄積
ノードを構成する。
【００２４】次に、図７に示すように、蓄積ノード２９
となるサイドウォール１２ａの外周にシリコンナイトラ
イド膜約７ｎｍを成膜し、その表面を約２ｎｍ程度酸化
して、キャパイタ用絶縁薄膜層１４を成膜する。その
後、このキャパシタ用絶縁薄膜層１４の表面にセルプレ
ート層１６となるポリシリコン膜をＣＶＤ法等を用いて
膜厚５０ｎｍ程度に形成する。さらに、その上に、ポリ
シリコン膜などで構成される平坦化層２７を膜厚が約５
μｍ程度となるように堆積させ、その表面を約３μｍ程
度ポリシングして平坦化した後、支持基板１３を張り合
わせる。支持基板１３は、たとえばシリコンウェ−ハ等
で構成される。
となるサイドウォール１２ａの外周にシリコンナイトラ
イド膜約７ｎｍを成膜し、その表面を約２ｎｍ程度酸化
して、キャパイタ用絶縁薄膜層１４を成膜する。その
後、このキャパシタ用絶縁薄膜層１４の表面にセルプレ
ート層１６となるポリシリコン膜をＣＶＤ法等を用いて
膜厚５０ｎｍ程度に形成する。さらに、その上に、ポリ
シリコン膜などで構成される平坦化層２７を膜厚が約５
μｍ程度となるように堆積させ、その表面を約３μｍ程
度ポリシングして平坦化した後、支持基板１３を張り合
わせる。支持基板１３は、たとえばシリコンウェ−ハ等
で構成される。
【００２５】次に、支持基板１３が下になるように上下
を逆さにし、半導体基板４８を裏面から研削していく。
最後に、絶縁薄膜１８を構成する酸化シリコン層をスト
ッパ面として、Ｌ位置まで研削し、たとえば１００ｎｍ
程度の薄い、薄膜半導体層８を得る。その後、薄膜半導
体層８の表面に、図１に示すようにゲート絶縁膜７、ワ
ード線４ａ，４ｂ、層間絶縁層５およびビット線６を順
次形成すれば、ＤＲＡＭセルが得られる。
を逆さにし、半導体基板４８を裏面から研削していく。
最後に、絶縁薄膜１８を構成する酸化シリコン層をスト
ッパ面として、Ｌ位置まで研削し、たとえば１００ｎｍ
程度の薄い、薄膜半導体層８を得る。その後、薄膜半導
体層８の表面に、図１に示すようにゲート絶縁膜７、ワ
ード線４ａ，４ｂ、層間絶縁層５およびビット線６を順
次形成すれば、ＤＲＡＭセルが得られる。
【００２６】図８に本発明の第２の実施例に係わるＤＲ
ＡＭの概略断面図を示す。本発明の第２の実施例に係わ
るＤＲＡＭでは、上述の第１の実施例と異なり、ダミー
層２８は、サイドウォール１２ａを形成した後に除去さ
れている。そして、サイドウォール１２ａの外周と内周
とにキャパシタ用絶縁膜層１４およびセルプレート層１
６が形成されているため、キャパシタ面積は第１の実施
例の２倍程度になる。
ＡＭの概略断面図を示す。本発明の第２の実施例に係わ
るＤＲＡＭでは、上述の第１の実施例と異なり、ダミー
層２８は、サイドウォール１２ａを形成した後に除去さ
れている。そして、サイドウォール１２ａの外周と内周
とにキャパシタ用絶縁膜層１４およびセルプレート層１
６が形成されているため、キャパシタ面積は第１の実施
例の２倍程度になる。
【００２７】次にこのような本発明の第２の実施例に係
わるＤＲＡＭセルの製造方法について説明する。上述の
第１の実施例に係わる半導体装置の製造方法と同様の工
程を経て図６に示すように、サイドウォール１２ａを形
成した後、図９に示すように、蓄積ノードの反転データ
を基にパターニングを行い、ノード形成用第１ホール４
２とノード形成用第２ホール４４内に、所定の形状レジ
ストマスク３０を形成する。
わるＤＲＡＭセルの製造方法について説明する。上述の
第１の実施例に係わる半導体装置の製造方法と同様の工
程を経て図６に示すように、サイドウォール１２ａを形
成した後、図９に示すように、蓄積ノードの反転データ
を基にパターニングを行い、ノード形成用第１ホール４
２とノード形成用第２ホール４４内に、所定の形状レジ
ストマスク３０を形成する。
【００２８】次に、図１０に示すように、フッ酸処理等
により、ダミー層２８をエッチングし、除去する。これ
により、ノード形成用第１ホール４２の内周にポリシリ
コン膜のサイドウォール１２ｂを残す。レジスト３０を
形成する際に、露光誤差により図１０に示すように、レ
ジスト３０が、サイドウォール形成用層２８に被いかぶ
さって形成される場合があるが、フッ酸処理等を用いて
エッチングを行うためダミー層２８を全てエッチング
し、除去することができる。
により、ダミー層２８をエッチングし、除去する。これ
により、ノード形成用第１ホール４２の内周にポリシリ
コン膜のサイドウォール１２ｂを残す。レジスト３０を
形成する際に、露光誤差により図１０に示すように、レ
ジスト３０が、サイドウォール形成用層２８に被いかぶ
さって形成される場合があるが、フッ酸処理等を用いて
エッチングを行うためダミー層２８を全てエッチング
し、除去することができる。
【００２９】次に、図１０に示すレジスト３０をエッチ
ング等により、除去する。その後、図１１（図１０と上
下逆）に示すように、キャパシタ用絶縁薄膜層１４およ
びセルプレート層１６となるポリシリコン膜を順次積層
する。さらに、その上に、ポリシリコン膜などで構成さ
れる平坦化膜２７を膜厚が約５μｍ程度となるように堆
積させ、その表面を約３μｍ程度ポリシングして平坦化
した後、支持基板１３を張り合わせる。支持基板１３
は、たとえばシリコンウェ−ハ等で構成される。
ング等により、除去する。その後、図１１（図１０と上
下逆）に示すように、キャパシタ用絶縁薄膜層１４およ
びセルプレート層１６となるポリシリコン膜を順次積層
する。さらに、その上に、ポリシリコン膜などで構成さ
れる平坦化膜２７を膜厚が約５μｍ程度となるように堆
積させ、その表面を約３μｍ程度ポリシングして平坦化
した後、支持基板１３を張り合わせる。支持基板１３
は、たとえばシリコンウェ−ハ等で構成される。
【００３０】次に、半導体基板４８の裏面を研削してい
き、前記第１実施例と同様にして薄膜半導体層８を得
る。その後、薄膜半導体層８の表面に、ゲート絶縁膜
７、ワード線４ａ，４ｂ、層間絶縁層５およびビット線
６を順次形成し、図８に示すＤＲＡＭセルを得る。な
お、本発明は上述した実施例に限定されず、種々に改変
することが可能である。
き、前記第１実施例と同様にして薄膜半導体層８を得
る。その後、薄膜半導体層８の表面に、ゲート絶縁膜
７、ワード線４ａ，４ｂ、層間絶縁層５およびビット線
６を順次形成し、図８に示すＤＲＡＭセルを得る。な
お、本発明は上述した実施例に限定されず、種々に改変
することが可能である。
【００３１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ダミー層の側壁に導電性のサイドウォールを形成
し、このサイドウォールを蓄積ノードの一部として用い
る。そして、蓄積ノード形成用のエッチングに際して
は、まず、ダミー層にノード形成用第１ホールを形成
し、その下層の導電層にノード形成用第２ホールを形成
する。すなわち、ノード形成用ホールのエッチングを２
段階で行うことで、導電層の膜厚を薄くでき、導電層の
エッチング時の誤差を相対的に小さくすることが可能に
なる。その結果、半導体基板の表面までオーバーエッチ
ングにより溝が形成されることを有効に防止できる。ま
た、特に、導電性のサイドウォールの内部に残存するダ
ミー層を除去し、サイドウォールの内外周に、キャパシ
タ用絶縁層およびセルプレート層を形成した本発明によ
れば、キャパシタ容量がさらに増大することになる。
ば、ダミー層の側壁に導電性のサイドウォールを形成
し、このサイドウォールを蓄積ノードの一部として用い
る。そして、蓄積ノード形成用のエッチングに際して
は、まず、ダミー層にノード形成用第１ホールを形成
し、その下層の導電層にノード形成用第２ホールを形成
する。すなわち、ノード形成用ホールのエッチングを２
段階で行うことで、導電層の膜厚を薄くでき、導電層の
エッチング時の誤差を相対的に小さくすることが可能に
なる。その結果、半導体基板の表面までオーバーエッチ
ングにより溝が形成されることを有効に防止できる。ま
た、特に、導電性のサイドウォールの内部に残存するダ
ミー層を除去し、サイドウォールの内外周に、キャパシ
タ用絶縁層およびセルプレート層を形成した本発明によ
れば、キャパシタ容量がさらに増大することになる。
【図１】本発明の第１の実施例に係わるＤＲＡＭの概略
断面図である。
断面図である。
【図２】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図３】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図４】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図５】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図６】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図７】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図８】本発明の第２の実施例に係わるＤＲＡＭの概略
断面図である。
断面図である。
【図９】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図１０】同実施例に係わるＤＲＡＭの製造過程を示す
概略断面図である。
概略断面図である。
【図１１】同実施例に係わるＤＲＡＭの製造過程を示す
概略断面図である。
概略断面図である。
【図１２】従来の実施例に係わるＤＲＡＭを示す概略断
面図である。
面図である。
【図１３】同実施例に係わるＤＲＡＭの製造過程の一過
程を示す概略断面図である。
程を示す概略断面図である。
４ａ、４ｂ ワード線４ ６ ビット線６ ５ 層間絶縁層５ ７ ゲート絶縁層７ ８ 薄膜半導体層 １１ 素子分離用段差 １２ａ サイドウォール １２ｂ 導電層 １３ 支持基板 １４ キャパシタ用絶縁薄膜 １６ セルプレート層 １８ 絶縁膜層 ２７ 平坦化層 ２８ ダミー層 ２９ 蓄積ノード ３０ レジスト ４２ ノード形成用第１ホール ４４ ノード形成用第２ホール ４６ コンタクトホール ４８ 半導体基板 Ａ 溝
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 21/822 H01L 27/04
Claims (6)
- 【請求項１】 絶縁層上に形成された所定のパターンの
半導体層の下層側にキャパシタ用絶縁薄膜層とキャパシ
タ用蓄積ノードとセルプレート層とが形成される半導体
装置において、 上記蓄積ノードの少なくとも一部がサイドウォールで形
成され、このサイドウォールの内部に、蓄積ノードと異
なる材質で構成されたダミー層が埋め込まれ、上記サイ
ドウォールの外周にキャパシタ用絶縁薄膜層を介してセ
ルプレート層が積層されていることを特徴とする半導体
装置。 - 【請求項２】 キャパシタを有する半導体装置の製法方
法において、絶縁膜層上に形成されたキャパシタ用蓄積
ノードの一部となる導電層の表面に、この導電層と異な
る材質で構成されたダミー層を積層し、その後、このダ
ミー層にノード形成用第１ホールを形成し、その後、こ
の第１ノード形成用ホールを通して、上記導電層に、上
記絶縁膜層に臨むノード形成用第２ホールを形成し、そ
の後、ノード形成用第１ホールとノード形成用第２ホー
ルとの内周に、上記導電層に接続されて蓄積ノードの一
部となる導電性のサイドウォールを形成することを特徴
とする半導体装置の製造方法。 - 【請求項３】前記サイドウォールを形成した後に、前記
ダミー層を除去し、前記サイドウォールの内外部にキャ
パシタ絶縁膜を介してセルプレート層を積層することを
特徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】前記ダミー層の除去は、第１のホール内お
よび第２のホール内にレジストを埋め込む工程と、当該
レジストをマスクとして用いて前記サイドウォールが残
るようにエッチングを行い前記ダミー層を除去する工程
とを有する請求項３に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板の表面に素子分離用段差を形
成し、その後、半導体基板の表面に絶縁膜層を積層する
工程と、 絶縁層の上に、キャパシタ用蓄積ノードの一部となる導
電層を積層し、その後、上記導電層と異なる材質のダミ
ー層を積層する工程と、上記ダミー層に、上記キャパシ
タ用蓄積ノードとなる導電層の表面が露出するようにノ
ード形成用第１ホールを形成する工程と、 上記ノード形成用第１ホールを通して、上記導電層に、
上記絶縁膜層が露出するようにノード形成用第２ホール
を形成する工程と、 上記ノード形成用第１ホールとノード形成用第２ホール
との内周に、キャパシタ用蓄積ノードの一部となる導電
性のサイドウォールを形成する工程と、 上記サイドウォールの表面およびダミー層の表面に、キ
ャパシタ用絶縁薄層および導電性のセルプレート層を順
次積層する工程と、 上記セルプレート層に平坦化層および支持基板を積層さ
せる工程と、 上記半導体基板を、素子分離用段差に当たるまで、裏面
から研削し、薄膜半導体層を形成する工程と、 この薄膜半導体層の表面にゲート絶縁層を積層し、ゲー
ト絶縁層の表面に所定の形状のワード線を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板に素子分離用段差を形成し、
その後、半導体基板の表面に絶縁膜層を積層する工程
と、 絶縁層の上に、キャパシタ用蓄積ノードの一部となる導
電層を積層し、その後、上記導電層と異なる材質のダミ
ー層を積層する工程と、 上記ダミー層に、上記キャパシタ用蓄積ノードとなる導
電層の表面が露出するようにノード形成用第１ホールを
形成する工程と、 上記ノード形成用第１ホールを通して、上記導電層に、
上記絶縁膜層が露出するようにノード形成用第２ホール
を形成する工程と、 上記ノード形成用第１ホールとノード形成用第２ホール
との内周にキャパシタ用蓄積ノードの一部となる導電性
のサイドウォールを形成する工程と、 上記サイドウォールが形成されたノード形成用第１ホー
ルおよびノード形成用第２ホール内にレジストを埋め込
む工程と、 上記レジストをマスクとして用いてサイドウォールが残
るようにエッチングを行い、ダミー層を除去する工程
と、 上記レジストを除去し、サイドウォールの内外周に、キ
ャパシタ用絶縁薄層、導電性のセルプレート層を順次積
層する工程と、 上記セルプレート層に平坦化層および支持基板を積層さ
せる工程と、 上記半導体基板を、素子分離用段差に当たるまで、裏面
から研削し、薄膜半導体層を形成する工程と、 この薄膜半導体層の表面にゲート絶縁層を積層し、ゲー
ト絶縁層の表面に所定の形状のワード線を形成する工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18179092A JP3331627B2 (ja) | 1992-06-16 | 1992-06-16 | 半導体装置およびその製造方法 |
| US08/063,641 US5478782A (en) | 1992-05-25 | 1993-05-20 | Method bonding for production of SOI transistor device |
| KR1019930008702A KR100289348B1 (ko) | 1992-05-25 | 1993-05-20 | 절연기판실리콘반도체장치와그제조방법 |
| US08/230,734 US5523254A (en) | 1992-05-25 | 1994-04-21 | Method for production of SOI transistor device and SOI transistor |
| US08/230,713 US5427973A (en) | 1992-05-25 | 1994-04-21 | Method for production of SOI transistor device having a storage cell |
| US08/427,798 US5493137A (en) | 1992-05-25 | 1995-04-26 | Method for production of SOI transistor device and SOI transistor device |
| KR1020000050036A KR100327943B1 (ko) | 1992-05-25 | 2000-08-28 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18179092A JP3331627B2 (ja) | 1992-06-16 | 1992-06-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065813A JPH065813A (ja) | 1994-01-14 |
| JP3331627B2 true JP3331627B2 (ja) | 2002-10-07 |
Family
ID=16106920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18179092A Expired - Fee Related JP3331627B2 (ja) | 1992-05-25 | 1992-06-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331627B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832039A (ja) * | 1994-07-12 | 1996-02-02 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-06-16 JP JP18179092A patent/JP3331627B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065813A (ja) | 1994-01-14 |
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