CN110534440A - 封装结构及其形成方法 - Google Patents

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Abstract

一种封装结构及其形成方法，所述形成方法提供若干半导体芯片，每个半导体芯片的功能面上具有焊盘和金属凸块，所述功能面上还具有第一塑封层，所述第一塑封层覆盖所述金属凸块；提供载板；在所述载板表面上形成若干布线层，在所述布线层上形成连接件；将所述若干半导体芯片的非功能面粘合在所述连接件一侧的载板上；在所述载板上形成包覆所述半导体芯片的侧壁以及非功能面上的第一塑封层的第二塑封层；平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述金属凸块的顶部表面；在所述平坦化后的第一塑封层和第二塑封层的表面上形成与金属凸块连接的外部接触结构。本发明的方法提高了封装结构中再布线层与焊盘的电学连接性能。

Description

封装结构及其形成方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种扇出型封装结构及其形成方法。
背景技术
芯片扇入型封装是在整个晶圆上进行再布线和焊锡球凸点制备，最后再切割为单颗芯片的一种制作方式。该种封装的最终封装尺寸与芯片尺寸相当，可以实现封装的小型化和轻量化，在便携式设备中有着广泛的应用。芯片扇入型封装虽然能大幅降低封装后的芯片尺寸，但是在单颗芯片上的植球数量受限，该晶圆封装形式难以应用于高密度I/O端口数的芯片上。因而，对于I/O密度比较高的芯片，如若进行圆片级封装，为了确保待封装芯片与印刷线路板能够形成互连必须将高密度的I/O扇出为低密度的封装引脚，亦即进行芯片扇出型封装，相对于传统的芯片扇入型封装，芯片扇出型封装可以得到更小的封装尺寸、更好的电学热学性能和更高的封装密度。
目前，芯片扇出型封装的主要过程包括：首先将分割后的若干半导体芯片非功能面(非功能面为未形成有焊盘的一面)通过胶带或粘合层粘接在载板上；在载板上形成覆盖半导体芯片的塑封层，对载板上的若干半导体芯片进行塑封；剥离所述载板，然后在半导体芯片功能面(功能面为形成有焊盘的一面)进行再布线，形成与焊盘连接的再布线层；在再布线层上形成与再布线层连接的锡球；最后进行切割，形成若干分立的封装结构。
但是现有芯片扇出型封装工艺形成的封装结构，再布线层与半导体芯片的电学连接容易不稳定，影响了封装结构的性能。
发明内容
本发明所要解决的技术问题是提高芯片扇出型封装工艺形成的封装结构中再布线层与半导体芯片的电学连接稳定性，提高封装结构的性能。
本发明提供了一种封装结构的形成方法，包括：
提供若干半导体芯片，每个半导体芯片包括功能面和与功能面相对的非功能面，所述功能面上具有若干焊盘，所述焊盘表面上形成有金属凸块，所述功能面上还具有第一塑封层，所述第一塑封层覆盖所述金属凸块；
提供载板；
在所述载板表面上形成若干布线层，在所述布线层上形成连接件；
将所述若干半导体芯片的非功能面粘合在所述连接件一侧的载板上；
在所述载板上形成包覆所述半导体芯片的侧壁、非功能面上的第一塑封层以及连接件的第二塑封层；
平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述金属凸块的顶部表面；
在所述平坦化后的第一塑封层和第二塑封层的表面上形成与金属凸块连接的外部接触结构，所述外部接触结构与所述连接件连接；
剥离所述载板。
可选的，所述半导体芯片的形成过程为：提供晶圆，所述晶圆上形成有若干半导体芯片，所述半导体芯片包括功能面，所述功能面上具有焊盘；在所述焊盘上形成金属凸块；形成覆盖所述金属凸块和功能面的第一塑封层；形成所述第一塑封层后，切割所述晶圆，形成若干分立的半导体芯片。
可选的，所述第一塑封层和第二塑封层的材料为树脂，所述第一塑封层和第二塑封层的形成工艺为注塑或转塑工艺。
可选的，所述第一塑封层中材料颗粒的尺寸小于第二塑封层中材料颗粒的尺寸。
可选的，通过化学机械研磨工艺平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述金属凸块顶部表面。
可选的，所述金属凸块的顶部表面或者顶部和侧壁表面形成有隔离牺牲层，所述第一塑封层还覆盖所述隔离牺牲层。
可选的，采用化学机械研磨工艺平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述隔离牺牲层表面；采用刻蚀工艺去除金属凸块顶部表面上的所述隔离牺牲层，暴露出所述金属凸块的顶部表面。
可选的，所述刻蚀工艺为湿法刻蚀或干法刻蚀。
可选的，所述隔离牺牲层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述外部接触结构包括位于所述平坦化后的第一塑封层和第二塑封层表面上与金属凸块连接的再布线层以及位于再布线层上与再布线层连接的外部接触件。
可选的，所述再布线层和外部接触件的形成过程包括：在所述平坦化后的第一塑封层和第二塑封层表面上形成再布线层；在所述再布线层和平坦化后的第一塑封层和第二塑封层表面上形成绝缘层，所述绝缘层中形成暴露出再布线层部分表面的开口；在所述开口中形成外部接触件。
可选的，在剥离所述载板后，在所述布线层上形成与布线层连接的焊球或芯片。
可选的，在形成所述外部接触结构，还包括：所述形成与布线层连接的焊球或芯片后，，进行切割，形成若干分立的封装结构。
本发明还提供了一种封装结构，包括：
载板，位于所述载板表面上的若干布线层；
位于所述布线层上的连接件；
粘合在所述连接件一侧的载板上的若干半导体芯片，每个半导体芯片包括功能面和与功能面相对的非功能面，所述功能面上具有若干焊盘，所述焊盘表面上形成有金属凸块，所述功能面上还具有第一塑封层，所述第一塑封层覆盖所述金属凸块，所述半导体芯片的非功能面粘合在载板上；
位于所述载板上包覆所述半导体芯片的侧壁、非功能面上的第一塑封层以及连接件的第二塑封层。
可选的，所述半导体芯片的通过集成制作工艺形成，包括步骤：提供晶圆，所述晶圆上形成有若干半导体芯片，所述半导体芯片包括功能面，所述功能面上具有焊盘；在所述焊盘上形成金属凸块；形成覆盖所述金属凸块和功能面的第一塑封层；形成所述第一塑封层后，切割所述晶圆，形成若干分立的半导体芯片。
可选的，所述第一塑封层和第二塑封层的材料为树脂，所述第一塑封层和第二塑封层的形成工艺为注塑或转塑工艺。
可选的，所述第一塑封层中材料颗粒的尺寸小于第二塑封层中材料颗粒的尺寸。
可选的，所述金属凸块的顶部表面或者顶部和侧壁表面形成有隔离牺牲层，所述第一塑封层还覆盖所述隔离牺牲层。
可选的，所述隔离牺牲层的材料为氧化硅、氮化硅或氮氧化硅。
与现有技术相比，本发明技术方案具有以下优点：
本发明的封装结构的形成方法，提供若干半导体芯片，每个半导体芯片的功能面上具有焊盘，所述焊盘表面上形成有金属凸块，所述功能面上还具有第一塑封层，所述第一塑封层覆盖所述金属凸块；提供载板；在所述载板表面上形成若干布线层，在所述布线层上形成连接件；将所述若干半导体芯片的非功能面粘合在所述连接件一侧的载板上；在所述载板上形成包覆所述半导体芯片的侧壁以及非功能面上的第一塑封层的第二塑封层；平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述金属凸块的顶部表面；在所述平坦化后的第一塑封层和第二塑封层的表面上形成与金属凸块连接的外部接触结构，所述外部接触结构与所述连接件连接。由于第一塑封层一般是在将晶圆分割成若干半导体芯片之前通过注塑或转塑工艺形成，在进行注塑或转塑工艺时，将晶圆底部固定于模具中，由于晶圆底部的面积较大，在形成第一塑封层时，半导体芯片之间不存在台阶，使得形成的第一塑封层与金属凸块之间不容易形成孔洞或间隙缺陷，因而第一塑封层能很好的覆盖所述金属凸块并且半导体芯片功能面上不同位置的第一塑封层密度和硬度能保持一致或相差很小，后续在载板上形成包覆若干半导体芯片的第二塑封层后，在采用化学机械研磨工艺平坦化所述第二塑封层和第一塑封层时，所述第一塑封层在研磨过程中能很好的防止金属凸块从焊盘的表面脱离或产生偏移，并且所述第一塑封层还能防止对金属凸块的过研磨，后续在平坦化后的第一塑封层和第二塑封层上形成再布线层时，所述再布线层与金属凸块的连接位置不会产生偏移，从而提高了封装结构中再布线层与焊盘的电学连接性能。
进一步，在形成第一塑封层之前，在所述金属凸块的顶部表面或者顶部和侧壁表面形成有隔离牺牲层，然后形成覆盖所述隔离牺牲层的第一塑封层，因而通过前述特定的结构后续可以通过化学机械研磨工艺和刻蚀两者相结合特定工艺去除部分第一塑封层和第二塑封层以暴露出金属凸块，具体的，先采用化学机械研磨工艺去除部分所述第一塑封层和第二塑封层，暴露出隔离牺牲层表面，然后采用刻蚀工艺去除金属凸块顶部表面上的所述隔离牺牲层，暴露出金属凸块的顶部表面，因而通过前述特定结构和特定的工艺不仅能暴露出金属凸块的顶部表面，并且由于采用化学机械研磨工艺去除部分所述第一塑封层和第二塑封层时，暴露的为隔离牺牲层表面，研磨设备中的研磨垫不会与金属凸块接触，因而不会对金属凸块带来研磨力，从而更好的防止金属凸块产生松动或者从焊盘上脱落，进一步提高后续形成的再布线层与相应的金属凸块之间连接位置的精度，进一步提高了再布线层与金属凸块的电学连接性能。
进一步，所述第一塑封层中材料颗粒的尺寸小于后续形成的第二塑封层中材料颗粒的尺寸，使得第一塑封层能更好填充金属凸块之间和两侧的空隙，使得第一塑封层与金属凸块的侧面的接触更为紧密，从而使得第一塑封层对金属凸块的固定效果更好，后续在采用化学机械研磨工艺平坦化第一塑封层和第二塑封层以暴露出金属凸块的顶部表面时，能更好的防止金属凸块产生松动或者从焊盘上脱落，并能防止对金属凸块的过研磨。
本发明的封装结构包括：粘合在所述载板上的若干半导体芯片功能面上具有若干焊盘，所述焊盘表面上形成有金属凸块，所述功能面上还具有第一塑封层，所述第一塑封层覆盖所述金属凸块，所述半导体芯片的非功能面粘合在载板上；位于所述载板上包覆所述半导体芯片的侧壁以及非功能面上的第一塑封层的第二塑封层。由于第一塑封层一般是在将晶圆分割成若干半导体芯片之前通过注塑或转塑工艺形成，在进行注塑或转塑工艺时，将晶圆底部固定于模具中，由于晶圆底部的面积较大，在形成第一塑封层时，半导体芯片之间不存在台阶，使得形成的第一塑封层与金属凸块之间不容易形成孔洞或间隙缺陷，因而第一塑封层能很好的覆盖所述金属凸块并且半导体芯片功能面上不同位置的第一塑封层密度和硬度能保持一致或相差很小，后续在载板上形成包覆若干半导体芯片的第二塑封层后，在采用化学机械研磨工艺平坦化所述第二塑封层和第一塑封层时，所述第一塑封层在研磨过程中能很好的防止金属凸块从焊盘的表面脱离或产生偏移，并且所述第一塑封层还能防止对金属凸块的过研磨，后续在平坦化后的第一塑封层和第二塑封层上形成再布线层时，所述再布线层与金属凸块的连接位置不会产生偏移，从而提高了封装结构中再布线层与焊盘的电学连接性能。
附图说明
图1-图18为本发明实施例封装结构的形成过程的结构示意图。
具体实施方式
如背景技术所言，现有芯片扇出型封装工艺形成的封装结构，再布线层与半导体芯片的电学连接容易不稳定，影响了封装结构的性能。
研究发现，现有扇出型封装结构中再布线层与半导体芯片的电学连接容易不稳定产生的原因为：再布线层与半导体芯片的焊盘的连接位置产生了偏移。
进一步研究发现，再布线层与半导体芯片的焊盘的连接位置产生了偏移的原因为：现有的半导体芯片的焊盘上通常还形成有凸起的金属凸块，在进行扇出封装时，若干半导体芯片的非功能面(未形成焊盘的一面)是通过胶带或粘合层粘接在载板上，然后在载板上通过注塑或转塑工艺形成包覆所述半导体芯片的塑封层，接着化学机械研磨工艺平坦化所述塑封层，暴露出半导体芯片焊盘上的金属凸块顶部表面。由于载板上的各半导体芯片的厚度较厚，半导体芯片上的金属凸块凸出于功能面的表面且金属凸块除了底部与焊盘接触外，金属凸块凸起的部分是悬空在注塑模具中，使得半导体芯片和载板以及半导体芯片与半导体芯片之间较高台阶，加上塑封层材料的颗粒较大，注塑的压力也较大，使得通过注塑或转塑工艺形成塑封层时，金属凸块在注塑或转塑压力的作用下容易从焊盘的表面脱离或产生偏移，并且形成的塑封层与金属凸块之间容易形成孔洞或间隙缺陷，金属凸块附近的塑封层与其他地方的塑封层的密度和硬度存在较大差异，塑封层对金属凸块的固定作用减弱，在化学机械研磨工艺平坦化所述塑封层，暴露出半导体芯片焊盘上的金属凸块顶部表面时，所述金属凸块也容易从焊盘的表面脱离或产生偏移，并且还容易对金属凸块带来过研磨，因而在去除载板后，在塑封层和半导体芯片的正面上形成再布线层时，由于金属凸块从焊盘的表面脱离或产生偏移以及被过研磨，使得再布线层与存在位置偏移的半导体芯片上的金属凸块(焊盘)的连接位置产生偏移，从而影响形成的扇出封装结构中再布线层与焊盘的电学连接性能。
为此，本发明提供了一种封装结构及其形成方法，所述形成方法，提供若干半导体芯片，每个半导体芯片的功能面上具有焊盘，所述焊盘表面上形成有金属凸块，所述功能面上还具有第一塑封层，所述第一塑封层覆盖所述金属凸块；将所述若干半导体芯片的非功能面粘合在载板上；在所述载板上形成包覆所述半导体芯片的侧壁以及非功能面上的第一塑封层的第二塑封层；平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述金属凸块的顶部表面；在所述平坦化后的第一塑封层和第二塑封层的表面上形成与金属凸块连接的外部接触结构。由于第一塑封层一般是在将晶圆分割成若干半导体芯片之前通过注塑或转塑工艺形成，在进行注塑或转塑工艺时，将晶圆底部固定于模具中，由于晶圆底部的面积较大，在形成第一塑封层时，半导体芯片之间不存在台阶，使得形成的第一塑封层与金属凸块之间不容易形成孔洞或间隙缺陷，因而第一塑封层能很好的覆盖所述金属凸块并且半导体芯片功能面上不同位置的第一塑封层密度和硬度能保持一致或相差很小，后续在载板上形成包覆若干半导体芯片的第二塑封层后，在采用化学机械研磨工艺平坦化所述第二塑封层和第一塑封层时，所述第一塑封层在研磨过程中能很好的防止金属凸块从焊盘的表面脱离或产生偏移，并且所述第一塑封层还能防止对金属凸块的过研磨，后续在平坦化后的第一塑封层和第二塑封层上形成再布线层时，所述再布线层与金属凸块的连接位置不会产生偏移，从而提高了封装结构中再布线层与焊盘的电学连接性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-图18为本发明实施例封装结构的形成过程的结构示意图。
参考图1-6，提供若干半导体芯片160(参考图6)，每个半导体芯片160包括功能面11和与功能面11相对的非功能面12，所述功能面11上具有若干焊盘101，所述焊盘101表面上形成有金属凸块102，所述功能面11上还具有第一塑封层103，所述第一塑封层103覆盖所述金属凸块102。
所述半导体芯片160具有功能面11和与功能面11相对的非功能面12，所述功能面为形成有集成电路和焊盘的一面，所述集成电路形成在所述半导体芯片160的中，若干焊盘101形成在所述半导体芯片160的功能面上，所述焊盘101与半导体芯片160内的集成电路电连接，所述焊盘101作为半导体芯片160内的集成电路与外部电连接的端口。在一实施例中，所述半导体芯片160中的集成电路可以包括若干半导体器件(比如晶体管、存储器、传感器、二极管和/或三极管等)以及将半导体器件连接的互连结构(包括金属连线和金属插塞)。需要说明的是，所述半导体芯片160的功能面11和非功能面12之间四周表面即为半导体芯片160的侧壁。
所述半导体芯片160通过半导体集成制作工艺形成，所述半导体芯片160形成的具体过程下面结合图1-6进行详细说明。
首先，请参考图1和图2，图2为图1沿切割线AB方向的剖面结构示意图，提供晶圆100，所述晶圆100包括若干行列排布的芯片区域和位于芯片区域之间的切割道区域；在所述晶圆100的若干芯片区域对应形成若干半导体芯片160；在所述半导体芯片160的功能面上形成若干焊盘101。
在一实施例中，所述晶圆100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述焊盘101的材料可以为铝、镍、锡、钨、铂、铜、钛中的一种。
参考图3和图4，图4为图3中一个焊盘上形成金属凸块的放大结构示意图，在所述焊盘101表面上形成金属凸块102。
所述金属凸块102凸出于焊盘101以及功能面的表面，在一实施例中，所述金属凸块102的材料铝、镍、锡、钨、铂、铜、钛、铬、钽、金、银中的一种或几种形成金属凸块102的目的是将焊盘101的引高，便于后续布线，且所述金属凸块102还具有保护焊盘以及热传导的作用。
在一实施例中，所述金属凸块102形成的过程包括：在所述半导体芯片160的功能面11上形成绝缘层150，所述绝缘层150中具有暴露出焊盘101部分表面的第一开口，所述绝缘层150可以为单层或多层堆叠结构，所述绝缘层150的材料可以为氮化硅、氧化硅、树脂材料中的一种或几种；在所述绝缘层150表面和第一开口的侧壁和底部表面形成凸下金属层(UBM)，所述凸下金属层可以为单层或多层堆叠结构；在所述凸下金属层上形成具有第二开口的掩膜层，所述第二开口至少暴露出第一开口中的凸下金属层表面；通过电镀工艺在诉搜狐第二开口中形成金属凸块102；去除所述掩膜层；刻蚀去除金属凸块102两侧的绝缘层表面的凸下金属层。
参考图5，在晶圆100(半导体芯片160的功能面)的表面上形成第一塑封层103，所述第一塑封层103覆盖所述金属凸块102。
所述第一塑封层103覆盖所述金属凸块102的顶部和侧壁表面，所述第一塑封层103具有平坦的表面，所述第一塑封层103的形成工艺为注塑或转塑工艺，所述第一塑封层103的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇中的一种或几种。
具体的，在进行注塑或转塑工艺时，将晶圆100底部固定于模具中，由于晶圆底部的面积较大，在形成第一塑封层时，半导体芯片160之间不存在台阶，使得形成的第一塑封层103与金属凸块之间不容易形成孔洞或间隙缺陷，因而第一塑封层103能很好的覆盖所述金属凸块102并且半导体芯片160功能面上不同位置的第一塑封层103密度和硬度能保持一致或相差很小，后续在载板上形成包覆若干半导体芯片160的第二塑封层后，在采用化学机械研磨工艺平坦化所述第二塑封层和第一塑封层时，所述第一塑封层103在研磨过程中能很好的防止金属凸块103从焊盘101的表面脱离或产生偏移，并且所述第一塑封层103还能防止对金属凸块102的过研磨，后续在平坦化后的第一塑封层103和第二塑封层上形成再布线层时，所述再布线层与金属凸块102的连接位置不会产生偏移，从而提高了封装结构中再布线层与焊盘的电学连接性能。
此外，所述形成的第一塑封层103还可以用于保护所述金属凸块102，防止金属凸块102在后续工艺中被污染或损伤。
在一实施例中，所述第一塑封层103中材料颗粒的尺寸小于后续形成的第二塑封层中材料颗粒的尺寸，使得第一塑封层103能更好填充金属凸块102之间和两侧的空隙，使得第一塑封层103与金属凸块102的侧面的接触更为紧密，从而使得第一塑封层103对金属凸块102的固定效果更好，后续在采用化学机械研磨工艺平坦化第一塑封层和第二塑封层以暴露出金属凸块102的顶部表面时，能更好的防止金属凸块102产生松动或者从焊盘101上脱落，并能防止对金属凸块102的过研磨。
参考图6，沿切割道区域切割所述晶圆100(参考图5)，形成若干分立的具有第一塑封层103的半导体芯片160。
在其他实施例中，请参考图7，在形成金属凸块102后，在形成第一塑封层103之前，在所述金属凸块102的顶部表面或者顶部和侧壁表面形成有隔离牺牲层120；形成隔离牺牲层120后，形成覆盖所述隔离牺牲层120和所述半导体芯片160的第一塑封层103。
研究发现，如果形成的第一塑封层103直接覆盖金属凸块102的表面，后续在形成包覆所述半导体芯片的侧壁以及非功能面上的第一塑封层的第二塑封层后，需要通过平坦化(化学机械研磨工艺)去除部分所述第一塑封层和第二塑封层以暴露出金属凸块102的顶部表面，在平坦化(化学机械研磨工艺)过程中，研磨力很可能会使部分金属凸块102产生松动或者从焊盘101上脱落。因而本实施例中，在形成第一塑封层103之前，在所述金属凸块102的顶部表面或者顶部和侧壁表面形成有隔离牺牲层120，后续可以通过化学机械研磨工艺和刻蚀两者相结合的工艺去除部分第一塑封层103和第二塑封层以暴露出金属凸块，具体的，先采用化学机械研磨工艺去除部分所述第一塑封层和第二塑封层，暴露出隔离牺牲层表面，然后采用刻蚀工艺去除金属凸块102顶部表面上的所述隔离牺牲层，暴露出金属凸块的顶部表面，采用前述特定结构和特定工艺不仅能暴露出金属凸块的顶部表面，并且由于采用化学机械研磨工艺去除部分所述第一塑封层和第二塑封层时，暴露的为隔离牺牲层表面，研磨设备中的研磨垫不会与金属凸块接触，因而不会对金属凸块带来研磨力，从而更好的防止金属凸块102产生松动或者从焊盘101上脱落，进一步提高后续形成的再布线层与相应的金属凸块之间连接位置的精度，进一步提高了再布线层与金属凸块102的电学连接性能。
此外，所述形成隔离牺牲层120还能够提高第一塑封层103和金属凸块102之间的粘附力。
在一实施例中，所述隔离牺牲层120的材料为氧化硅、氮化硅或氮氧化硅。
参考图8，沿切割道区域切割所述晶圆100(参考图7)，形成若干分立的具有隔离牺牲层120和第一塑封层103的半导体芯片160。
参考图9或图11，提供载板107；在所述载板107表面上形成若干布线层113，在所述布线层113上形成连接件114；将所述若干半导体芯片160的非功能面粘合在所述连接件114一侧的载板107上。
所述载板107作为后续工艺的提供支撑平台，所述载板107可以为玻璃载板、硅载板或金属载板，所述载板107也可以为其他合适材料的载板。
所述载板107上形成布线层113和位于布线层113上的连接件114，所述布线层113和连接件114用于将金属凸块102上的电信号引至半导体芯片160的非功能面一侧，以便于连接焊球或者其他的芯片，实现封装结构功能的多样化。
所述布线层113和连接件114的材料可以为金属或者导电的半导体材料(比如硅或锗)。
所述布线层113和连接件114的数量根据封装结构的需要进行设置。
所述载板107表面上还形成有隔离层112，所述隔离层112的材料可以为氧化硅、氮化硅、树脂或者其他的隔离和绝缘材料，所述布线层113位于隔离层112中，所述隔离层112至少暴露出布线层113的部分表面。
所述连接件114的高度需要等于或略大于半导体芯片粘合在载板上的高度。
所述半导体芯片160上的非功能面通过一粘合层粘合在载板107的表面，所述半导体芯片160的非功能面面向载板107的粘合表面。
所述粘合层可选用的材质有多种，在一实施例中，粘合层采用UV胶。UV胶是一种能对特殊波长的紫外光照射产生反应的胶合材料。UV胶根据紫外光照射后粘性的变化可分为两种，一种是UV固化胶，即材料中的光引发剂或光敏剂在紫外线的照射下吸收紫外光后产生活性自由基或阳离子，引发单体聚合、交联和接支化学反应，使紫外光固化胶在数秒钟内由液态转化为固态，从而将与其接触的物体表面粘合；另一种UV胶在未经过紫外线照射时粘性很高，而经过紫外光照射后材料内的交联化学键被打断导致粘性大幅下降或消失。这里的粘合层所采用的UV胶即是后者。可以通过贴膜工艺、印胶工艺或滚胶工艺形成所述粘合层。
在其他实施例中，所述粘合层材料还可以为环氧树脂胶、聚酰亚胺胶、聚乙烯胶、苯并环丁烯胶或聚苯并恶唑胶。
所述若干半导体芯片160呈行列排布的均匀粘合在载板107上。
参考图10或图11，在所述载板107上形成包覆所述半导体芯片160的侧壁、非功能面上的第一塑封层103以及连接件114的第二塑封层109。
所述第二塑封层109用于密封以及固定所述半导体芯片160，以便后续形成。所述第二塑封层109还覆盖载板107表面。
所述第二塑封层109的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇中的一种或几种。
形成所述第二塑封层109可以采用注塑工艺(injection molding)或转塑工艺(transfer molding)或其他合适的工艺。
参考图12或者结合参考图13和图14，图12在图10的基础上进行，图13在图11的基础上进行，图14在图13的基础上进行，平坦化去除所述载板107上的部分所述第一塑封层103和第二塑封层109，暴露出所述金属凸块102的顶部表面。
在一实施例中，当未形成隔离牺牲层时，通过化学机械研磨工艺直接平坦化去除所述预封面版21正面的部分所述第一塑封层103和第二塑封层109，暴露出所述金属凸块102。
通过化学机械研磨工艺直接平坦化去除所述预封面版21正面的部分所述第一塑封层103和第二塑封层109时，由于先形成的第一塑封层103能很好的覆盖所述金属凸块102并且半导体芯片160功能面上不同位置的第一塑封层103密度和硬度能保持一致或相差很小，因而所述第一塑封层103在研磨过程中能很好的防止金属凸块102从焊盘101的表面脱离或产生偏移，并且所述第一塑封层103还能防止对金属凸块102的过研磨，后续在平坦化后的第一塑封层103和第二塑封层109上形成再布线层时，所述再布线层与金属凸块102的连接位置不会产生偏移，从而提高了封装结构中再布线层与焊盘的电学连接性能。
在另一实施例中，当形成隔离牺牲层120时，参考图13，先采用化学机械研磨工艺平坦化去除部分所述第一塑封层103和第二塑封层109，暴露出隔离牺牲层120表面；参考图14，采用刻蚀工艺去除金属凸块102顶部表面上的所述隔离牺牲层120(参考图13)，暴露出金属凸块102的顶部表面，具体的，去除所述隔离牺牲层120的位置对应形成位于第一塑封层103中的开口121，所述开口121暴露出所述金属凸块102的顶部表面。本实施例中通过形成隔离牺牲层120，可以先采用化学机械研磨工艺去除部分所述第一塑封层和第二塑封层，暴露出隔离牺牲层表面，然后采用刻蚀工艺去除金属凸块102顶部表面上的所述隔离牺牲层，暴露出金属凸块102的顶部表面，因而通过前述特定的结构和特定的工艺的结合不仅能暴露出金属凸块的顶部表面，并且由于采用化学机械研磨工艺去除部分所述第一塑封层和第二塑封层时，暴露的为隔离牺牲层表面，研磨设备中的研磨垫不会与金属凸块接触，因而不会对金属凸块带来研磨力，从而更好的防止金属凸块102产生松动或者从焊盘101上脱落，进一步提高后续形成的再布线层与相应的金属凸块之间连接位置的精度，进一步提高了再布线层与金属凸块102的电学连接性能。
去除所述隔离牺牲层120的刻蚀工艺为湿法刻蚀或干法刻蚀。在一实施例中，当所述隔离牺牲层120的材料为氮化硅时，采用湿法刻蚀去除所述隔离牺牲层120，湿法刻蚀采用的刻蚀溶液为磷酸溶液。
参考图15和图16，图15在图12的基础上进行，在所述平坦化后的第一塑封层103和第二塑封层109的表面上形成与金属凸块102连接的外部接触结构，所述外部接触结构与所述连接件114连接。
所述外部接触结构包括位于平坦化后的第一塑封层103和第二塑封层109的表面上与金属凸块102连接的再布线层110以及位于再布线层110上与再布线层110连接的外部接触件112，每一个半导体芯片160上的金属凸块102均与对应的外部接触结构连接。所述外部接触件112为焊球，或者所述外部接触件112也可以包括金属柱和位于金属柱表面的焊球。
在一具体的实施例中，所述再布线层110和外部接触件112的形成过程包括：在平坦化后的第一塑封层103和第二塑封层109的表面上形成再布线层110；在再布线层110和平坦化后的第一塑封层103和第二塑封层109的表面上上形成绝缘层111，所述绝缘层111中形成暴露出再布线层110部分表面的开口，所述绝缘层121材料可以氮化硅、硼硅玻璃、磷硅玻璃或硼磷硅玻璃；在所述开口中形成外部接触件112。
需要说明的是，在图14的基础上形成外部接触结构的过程与图15-图16中形成外部接触结构的过程基本相同，在此不再赘述。
参考图17，形成所述外部接触结构后，剥离所述载板107(参考图16)；在所述布线层113上形成与布线层113连接的焊球115或芯片(图中未示出)。
所述焊球115可以用于连接其他的半导体芯片。
在一实施例中，所述芯片可以为异质芯片，所述芯片上具有焊盘。所述芯片与布线层113连接时，所述芯片可以倒装在隔离层112的表面，所述芯片上的焊盘与布线层连接。在其他实施例中，可以将所述芯片的背面粘合在绝缘层112的表面，通过引线将所述芯片上的焊盘与布线层113连接。
通过化学腐蚀、机械剥离、CMP、机械研磨、热烘等去除所述粘合层，使得载板107被剥离。
参考图18，形成与布线层113连接的焊球115或芯片，进行切割，形成若干分立的封装结构22。
本发明一实施例还提供了一种封装结构，请参考图10或图11，包括：
载板107，位于所述载板107表面上的若干布线层113；
位于所述布线层113上的连接件114；
粘合在所述连接件114一侧的载板107上的若干半导体芯片160，每个半导体芯片160包括功能面11和与功能面11相对的非功能面12，所述功能面11上具有若干焊盘101，所述焊盘101表面上形成有金属凸块102，所述功能面11上还具有第一塑封层103，所述第一塑封层103覆盖所述金属凸块102，所述半导体芯片160的非功能面粘合在载板107上；
位于所述载板107上包覆所述半导体芯片160的侧壁、非功能面上的第一塑封层以及连接件114的第二塑封层109。
在一实施例中，所述半导体芯片160的通过集成制作工艺形成，包括步骤：提供晶圆，所述晶圆上形成有若干半导体芯片，所述半导体芯片包括功能面，所述功能面上具有焊盘；在所述焊盘上形成金属凸块；形成覆盖所述金属凸块和功能面的第一塑封层；形成所述第一塑封层后，切割所述晶圆，形成若干分立的半导体芯片。
在一实施例中，所述第一塑封层103和第二塑封层109的材料为树脂，所述第一塑封层和第二塑封层的形成工艺为注塑或转塑工艺。
在一实施例中，所述第一塑封层103中材料颗粒的尺寸小于第二塑封层109中材料颗粒的尺寸。
在一实施例中，请参考图11，所述金属凸块102的顶部表面或者顶部和侧壁表面形成有隔离牺牲层120，所述第一塑封层103还覆盖所述隔离牺牲层120。
所述隔离牺牲层120的材料为氧化硅、氮化硅或氮氧化硅。
需要说明的是，本实施例中关于封装结构的其他限定或描述，请参考前述封装结构的形成过程部分的相应的限定或描述，在本实施例中不在赘述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (19)

1.一种封装结构的形成方法，其特征在于，包括：
提供若干半导体芯片，每个半导体芯片包括功能面和与功能面相对的非功能面，所述功能面上具有若干焊盘，所述焊盘表面上形成有金属凸块，所述功能面上还具有第一塑封层，所述第一塑封层覆盖所述金属凸块；
提供载板；
在所述载板表面上形成若干布线层，在所述布线层上形成连接件；
将所述若干半导体芯片的非功能面粘合在所述连接件一侧的载板上；
在所述载板上形成包覆所述半导体芯片的侧壁、非功能面上的第一塑封层以及连接件的第二塑封层；
平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述金属凸块的顶部表面；
在所述平坦化后的第一塑封层和第二塑封层的表面上形成与金属凸块连接的外部接触结构，所述外部接触结构与所述连接件连接；
剥离所述载板。
2.如权利要求1所述的封装结构的形成方法，其特征在于，所述半导体芯片的形成过程为：提供晶圆，所述晶圆上形成有若干半导体芯片，所述半导体芯片包括功能面，所述功能面上具有焊盘；在所述焊盘上形成金属凸块；形成覆盖所述金属凸块和功能面的第一塑封层；形成所述第一塑封层后，切割所述晶圆，形成若干分立的半导体芯片。
3.如权利要求2所述的封装结构的形成方法，其特征在于，所述第一塑封层和第二塑封层的材料为树脂，所述第一塑封层和第二塑封层的形成工艺为注塑或转塑工艺。
4.如权利要求3所述的封装结构的形成方法，其特征在于，所述第一塑封层中材料颗粒的尺寸小于第二塑封层中材料颗粒的尺寸。
5.如权利要求1所述的封装结构的形成方法，其特征在于，通过化学机械研磨工艺平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述金属凸块顶部表面。
6.如权利要求1或2所述的封装结构的形成方法，其特征在于，所述金属凸块的顶部表面或者顶部和侧壁表面形成有隔离牺牲层，所述第一塑封层还覆盖所述隔离牺牲层。
7.如权利要求6所述的封装结构的形成方法，其特征在于，采用化学机械研磨工艺平坦化去除所述载板上的部分所述第一塑封层和第二塑封层，暴露出所述隔离牺牲层表面；采用刻蚀工艺去除金属凸块顶部表面上的所述隔离牺牲层，暴露出所述金属凸块的顶部表面。
8.如权利要求7所述的封装结构的形成方法，其特征在于，所述刻蚀工艺为湿法刻蚀或干法刻蚀。
9.如权利要求6所述的封装结构的形成方法，其特征在于，所述隔离牺牲层的材料为氧化硅、氮化硅或氮氧化硅。
10.如权利要求1所述的封装结构的形成方法，其特征在于，所述外部接触结构包括位于所述平坦化后的第一塑封层和第二塑封层表面上与金属凸块连接的再布线层以及位于再布线层上与再布线层连接的外部接触件。
11.如权利要求11所述的封装结构的形成方法，其特征在于，所述再布线层和外部接触件的形成过程包括：在所述平坦化后的第一塑封层和第二塑封层表面上形成再布线层；在所述再布线层和平坦化后的第一塑封层和第二塑封层表面上形成绝缘层，所述绝缘层中形成暴露出再布线层部分表面的开口；在所述开口中形成外部接触件。
12.如权利要求1所述的封装结构的形成方法，其特征在于，在剥离所述载板后，在所述布线层上形成与布线层连接的焊球或芯片。
13.如权利要求12所述的封装结构的形成方法，其特征在于，在形成所述外部接触结构，还包括：所述形成与布线层连接的焊球或芯片后，进行切割，形成若干分立的封装结构。
14.一种封装结构，其特征在于，包括：
载板，位于所述载板表面上的若干布线层；
位于所述布线层上的连接件；
粘合在所述连接件一侧的载板上的若干半导体芯片，每个半导体芯片包括功能面和与功能面相对的非功能面，所述功能面上具有若干焊盘，所述焊盘表面上形成有金属凸块，所述功能面上还具有第一塑封层，所述第一塑封层覆盖所述金属凸块，所述半导体芯片的非功能面粘合在载板上；
位于所述载板上包覆所述半导体芯片的侧壁、非功能面上的第一塑封层以及连接件的第二塑封层。
15.如权利要求14所述的封装结构，其特征在于，所述半导体芯片的通过集成制作工艺形成，包括步骤：提供晶圆，所述晶圆上形成有若干半导体芯片，所述半导体芯片包括功能面，所述功能面上具有焊盘；在所述焊盘上形成金属凸块；形成覆盖所述金属凸块和功能面的第一塑封层；形成所述第一塑封层后，切割所述晶圆，形成若干分立的半导体芯片。
16.如权利要求15所述的封装结构，其特征在于，所述第一塑封层和第二塑封层的材料为树脂，所述第一塑封层和第二塑封层的形成工艺为注塑或转塑工艺。
17.如权利要求16所述的封装结构，其特征在于，所述第一塑封层中材料颗粒的尺寸小于第二塑封层中材料颗粒的尺寸。
18.如权利要求14所述的封装结构，其特征在于，所述金属凸块的顶部表面或者顶部和侧壁表面形成有隔离牺牲层，所述第一塑封层还覆盖所述隔离牺牲层。
19.如权利要求18所述的封装结构，其特征在于，所述隔离牺牲层的材料为氧化硅、氮化硅或氮氧化硅。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111554582A (zh) * 2020-06-11 2020-08-18 厦门通富微电子有限公司 一种芯片封装方法和芯片封装器件
WO2021013097A1 (en) * 2019-07-25 2021-01-28 Nantong Tongfu Microelectronics Co., Ltd. Packaging structure and formation method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880003A (en) * 1992-11-27 1999-03-09 Nec Corporation Method of giving a substantially flat surface of a semiconductor device through a polishing operation
CN102379036A (zh) * 2009-04-30 2012-03-14 瑞萨电子株式会社 半导体器件及其制造方法
CN102856279A (zh) * 2011-06-28 2013-01-02 台湾积体电路制造股份有限公司 用于晶圆级封装的互连结构
TW201419485A (zh) * 2012-11-14 2014-05-16 Taiwan Semiconductor Mfg 半導體晶粒封裝與其形成方法
CN107039362A (zh) * 2015-12-11 2017-08-11 瑞萨电子株式会社 半导体器件
CN107393894A (zh) * 2016-05-17 2017-11-24 台湾积体电路制造股份有限公司 整合扇出型封装
CN109216323A (zh) * 2017-06-30 2019-01-15 台湾积体电路制造股份有限公司 半导体器件以及形成半导体器件的方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880003A (en) * 1992-11-27 1999-03-09 Nec Corporation Method of giving a substantially flat surface of a semiconductor device through a polishing operation
CN102379036A (zh) * 2009-04-30 2012-03-14 瑞萨电子株式会社 半导体器件及其制造方法
CN102856279A (zh) * 2011-06-28 2013-01-02 台湾积体电路制造股份有限公司 用于晶圆级封装的互连结构
TW201419485A (zh) * 2012-11-14 2014-05-16 Taiwan Semiconductor Mfg 半導體晶粒封裝與其形成方法
CN107039362A (zh) * 2015-12-11 2017-08-11 瑞萨电子株式会社 半导体器件
CN107393894A (zh) * 2016-05-17 2017-11-24 台湾积体电路制造股份有限公司 整合扇出型封装
CN109216323A (zh) * 2017-06-30 2019-01-15 台湾积体电路制造股份有限公司 半导体器件以及形成半导体器件的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021013097A1 (en) * 2019-07-25 2021-01-28 Nantong Tongfu Microelectronics Co., Ltd. Packaging structure and formation method thereof
CN111554582A (zh) * 2020-06-11 2020-08-18 厦门通富微电子有限公司 一种芯片封装方法和芯片封装器件

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