CN102379036A - 半导体器件及其制造方法 - Google Patents

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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

本申请发明的目的在于提供一种提高半导体器件可靠性的技术，即使在层间绝缘膜的一部分中使用介电常数低于氧化硅膜的低介电常数膜的情况下，也能够提高半导体器件可靠性。具体而言，为了实现所述目的，由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，因此能够使一体化的高杨氏模量层(半导体基板1S与接触层间绝缘膜CIL)与构成第2精细层的层间绝缘膜(低杨氏模量膜、低介电常数膜)IL2不直接接触地分离，能够分散应力。结果能够防止由低杨氏模量膜构成的层间绝缘膜IL2的膜剥离，能够提高半导体器件的可靠性。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造技术，特别涉及一种将具有多层布线结构的半导体芯片以用树脂覆盖的方式进行封装的半导体器件及适用于其制造的有效的技术。
背景技术
日本特开2006-32864号公报(专利文献1)中记载了在半导体基板上形成有多层布线的结构。具体而言，在半导体基板上形成半导体元件，以覆盖所述半导体元件的方式形成接触层间绝缘膜。在所述接触层间绝缘膜中，形成与半导体元件电连接的柱塞。在形成有柱塞的接触层间绝缘膜上，形成由通常的金属层形成的布线，以覆盖所述布线的方式，形成由硼磷硅玻璃形成的平坦化绝缘层。在平坦化绝缘层上，形成由SiOC膜形成的第1绝缘层，以埋入所述第1绝缘层的方式形成由铜膜形成的第1埋入布线。在形成有第1埋入布线的第1绝缘层上，形成第2绝缘层。所述第2绝缘层为层合结构，所述层合结构为介电常数较高的下层绝缘层、与由低介电常数的聚芳醚形成的上层绝缘层的层合结构。此时，在构成第2绝缘层的下层绝缘层上形成柱塞，在构成第2绝缘层的上层绝缘层上形成由铜膜形成的第2埋入布线。
专利文献1：日本特开2006-32864号公报
发明内容
在构成半导体芯片的半导体基板上，形成MISFET(MetalInsulator Semiconductor Field Effect Transistor)，在该MISFET上形成多层布线。近年来，为了实现半导体芯片的高集成化，正在进行多层布线的微细化。因此，由布线的微细化引起的高电阻化、和由布线间的距离缩小引起的寄生电容的增加作为问题而越发显著。即，多层布线中流过电信号，由于布线的高电阻化和布线间的寄生电容的增加，使得电信号产生延迟。例如，对于时机重要的电路来说，流过布线的电信号的延迟引起误操作，可能无法作为正常的电路起作用。由此可知，为了防止流过布线的电信号的延迟，需要抑制布线的高电阻化以及降低布线间的寄生电容。
因此，近年来，将构成多层布线的材料由铝膜换为铜膜。即，其原因在于，与铝膜相比铜膜的电阻率低，所以即使将布线微细化，也能够抑制布线的高电阻化。进而，从降低布线间的寄生电容的观点考虑，将存在于布线间的层间绝缘膜的一部分用介电常数低的低介电常数膜来构成。如上所述，为了在具有多层布线的半导体器件中实现高性能化，使用铜膜作为布线的材料，并且，层间绝缘膜的一部分使用低介电常数膜。
半导体芯片通过所谓后工序被封装化。例如，在后工序中，将半导体芯片搭载在布线基板上后，用金属丝将形成在半导体芯片上的焊盘与形成在布线基板上的端子连接。之后，将经过用树脂封固的半导体芯片进行封装化。完成后的封装为了能够在各种温度条件下使用，需要即使应对范围较广的温度变化也能够正常工作。从这方面考虑，半导体芯片在被封装化后，进行温度循环试验。
例如，对用树脂将半导体芯片封固后的封装实施温度循环试验时，在树脂和半导体芯片中，由于热膨胀率及杨氏模量不同，所以半导体芯片被施加应力。在这种情况下，对于层间绝缘膜的一部分使用了低介电常数膜的半导体芯片来说，特别是在低介电常数膜中产生膜剥离。即，表明通过温度循环试验中实施的温度变化，由于半导体芯片与树脂间的热膨胀率及杨氏模量不同，所以在半导体芯片中产生应力，通过所述半导体芯片中产生的应力，在低介电常数膜中产生膜剥离。在半导体芯片内发生层间绝缘膜的膜剥离时，半导体芯片作为装置变得不良，半导体器件的可靠性变得降低。
本发明的目的在于提供一种技术，所述技术即使在层间绝缘膜的一部分中使用介电常数低于氧化硅膜的低介电常数膜的情况下，也能够提高半导体器件的可靠性。
根据本说明书的内容及附图能够明确本发明的上述及其他目的及新特征。
本申请公开的发明中，如果简单地说明具有代表性发明的概要，则如下所述。
代表性实施方式中的半导体器件的制造方法包括下述工序，(a)工序，在半导体基板上形成MISFET；(b)工序，在覆盖上述MISFET的上述半导体基板上形成接触层间绝缘膜；和(c)工序，在上述接触层间绝缘膜内形成第1柱塞，将上述第1柱塞与上述MISFET电连接。以及，包括(d)工序，在形成有上述第1柱塞的上述接触层间绝缘膜上形成第1层间绝缘膜；和(e)工序，形成埋入到所述第1层间绝缘膜内的第1层布线，将上述第1层布线与上述第1柱塞进行电连接。进而，包括(f)工序，在形成有上述第1层布线的上述第1层间绝缘膜上形成第2层间绝缘膜；和(g)工序，形成埋入到上述第2层间绝缘膜内的第2柱塞及第2层布线，将上述第2层布线与上述第1层布线经上述第2柱塞进行电连接。接下来，包括(h)工序，在上述第2层间绝缘膜上进一步形成多层布线；(i)工序，在上述多层布线的最上层布线上形成钝化膜；和(j)工序，在上述钝化膜中形成开口部，从上述开口部露出上述最上层布线的一部分，由此形成焊盘。接着，包括(k)工序，将上述半导体基板单片化为半导体芯片；和(1)工序，将上述半导体芯片封装，上述(1)工序包括至少将上述半导体芯片的一部分用树脂进行封固的工序。此处，其特征在于，在上述接触层间绝缘膜、上述第1层间绝缘膜和上述第2层间绝缘膜中，上述接触层间绝缘膜由杨氏模量最高的高杨氏模量膜形成，上述第2层间绝缘膜由杨氏模量最低的低杨氏模量膜形成，上述第1层间绝缘膜由杨氏模量低于上述接触层间绝缘膜、且高于上述第2层间绝缘膜的中杨氏模量膜形成。
另外，代表性实施方式中的半导体器件具有：(a)具有焊盘的半导体芯片；(b)对上述半导体芯片进行封装的封装体，上述封装体具有至少将上述半导体芯片的一部分进行封固的树脂体。另一方面，上述半导体芯片具有(a1)半导体基板，(a2)形成在上述半导体基板上的MISFET，(a3)在覆盖上述MISFET的上述半导体基板上形成的接触层间绝缘膜，和(a4)贯通上述接触层间绝缘膜、与上述MISFET电连接的第1柱塞。进而，具有(a5)在形成有上述第1柱塞的上述接触层间绝缘膜上形成的第1层间绝缘膜，(a6)形成在上述第1层间绝缘膜内、与上述第1柱塞电连接的第1层布线，和(a7)在形成有上述第1层布线的上述第1层间绝缘膜上形成的第2层间绝缘膜。除此之外，具有(a8)形成在上述第2层间绝缘膜内、与上述第1层布线电连接的第2柱塞，和(a9)形成在上述第2层间绝缘膜内、与上述第2柱塞电连接的第2层布线。此时，其特征在于，在上述接触层间绝缘膜、上述第1层间绝缘膜和上述第2层间绝缘膜中，上述接触层间绝缘膜由杨氏模量最高的高杨氏模量膜形成，上述第2层间绝缘膜由杨氏模量最低的低杨氏模量膜形成，上述第1层间绝缘膜由杨氏模量低于上述接触层间绝缘膜、且高于上述第2层间绝缘膜的中杨氏模量膜形成。
本申请公开的发明中，如果简单地说明由代表性的实施方式的发明所得的效果，则如下所述。
即使在层间绝缘膜的一部分中使用介电常数低于氧化硅膜的低介电常数膜的情况下，也能够提高半导体器件的可靠性。
附图说明
【图1】为表示封装的构成例的剖面图。
【图2】为表示封装的其他构成例的剖面图。
【图3】为表示本发明实施方式1中半导体器件的构成(装置结构)的剖面图。
【图4】为表示图3所示的装置结构中，第1层布线(第1精细层)、与形成在所述第1层布线上的第2层布线(第2精细层)的剖面图。
【图5】为表示图3所示的装置结构中，第7层布线(半球状层)、与形成在所述第7层布线上的第8层布线(球状层)的剖面图。
【图6】为从相对介电常数的观点考虑，将实施方式1的层间绝缘膜中使用的材料膜进行分类的表。
【图7】为从杨氏模量的观点考虑，将实施方式1的层间绝缘膜中使用的材料膜进行分类的表。
【图8】为从密度的观点考虑，将实施方式1的层间绝缘膜中使用的材料膜进行分类的表。
【图9】为表示构成层间绝缘膜的材料膜的相对介电常数与杨氏模量的关系的图形。
【图10】为表示构成层间绝缘膜的材料膜的相对介电常数与杨氏模量的关系的图形。
【图11】为表示构成层间绝缘膜的材料膜的相对介电常数与密度的关系的图形。
【图12】为表示自半导体基板表面的距离与剪切应力的关系的图形。
【图13】为表示实施方式1中半导体器件的制造工序的剖面图。
【图14】为表示图13之后的半导体器件的制造工序的剖面图。
【图15】为表示图14之后的半导体器件的制造工序的剖面图。
【图16】为表示图15之后的半导体器件的制造工序的剖面图。
【图17】为表示图16之后的半导体器件的制造工序的剖面图。
【图18】为表示图17之后的半导体器件的制造工序的剖面图。
【图19】为表示图18之后的半导体器件的制造工序的剖面图。
【图20】为表示图19之后的半导体器件的制造工序的剖面图。
【图21】为表示图20之后的半导体器件的制造工序的剖面图。
【图22】为表示图21之后的半导体器件的制造工序的剖面图。
【图23】为表示图22之后的半导体器件的制造工序的剖面图。
【图24】为表示图23之后的半导体器件的制造工序的剖面图。
【图25】为表示图24之后的半导体器件的制造工序的剖面图。
【图26】为表示图25之后的半导体器件的制造工序的剖面图。
【图27】为表示图26之后的半导体器件的制造工序的剖面图。
【图28】为表示图27之后的半导体器件的制造工序的剖面图。
【图29】为表示图28之后的半导体器件的制造工序的剖面图。
【图30】为表示图29之后的半导体器件的制造工序的剖面图。
【图31】为表示图30之后的半导体器件的制造工序的剖面图。
【图32】为表示图31之后的半导体器件的制造工序的剖面图。
【图33】为表示图32之后的半导体器件的制造工序的剖面图。
【图34】为表示图33之后的半导体器件的制造工序的剖面图。
【图35】为表示图34之后的半导体器件的制造工序的剖面图。
【图36】为表示图35之后的半导体器件的制造工序的剖面图。
【图37】为表示图36之后的半导体器件的制造工序的剖面图。
【图38】为表示图37之后的半导体器件的制造工序的剖面图。
【图39】为表示图38之后的半导体器件的制造工序的剖面图。
【图40】为表示图39之后的半导体器件的制造工序的剖面图。
【图41】为表示图40之后的半导体器件的制造工序的剖面图。
【图42】为表示图41之后的半导体器件的制造工序的剖面图。
【图43】为表示图42之后的半导体器件的制造工序的剖面图。
【图44】为表示图43之后的半导体器件的制造工序的剖面图。
【图45】为表示图44之后的半导体器件的制造工序的剖面图。
【图46】为表示图45之后的半导体器件的制造工序的剖面图。
【图47】为表示图46之后的半导体器件的制造工序的剖面图。
【图48】为表示图47之后的半导体器件的制造工序的剖面图。
【图49】为表示实施方式2中封装的构成例的剖面图。
【图50】为表示实施方式2中半导体器件的制造工序的剖面图。
【图51】为表示图50之后的半导体器件的制造工序的剖面图。
【图52】为表示图51之后的半导体器件的制造工序的剖面图。
【图53】为表示图52之后的半导体器件的制造工序的剖面图。
【图54】为表示图53之后的半导体器件的制造工序的剖面图。
【图55】为表示图54之后的半导体器件的制造工序的剖面图。
【图56】为表示图55之后的半导体器件的制造工序的剖面图。
【图57】为表示图56之后的半导体器件的制造工序的剖面图。
【图58】为表示图57之后的半导体器件的制造工序的剖面图。
【图59】为表示图58之后的半导体器件的制造工序的剖面图。
【图60】为表示实施方式3中封装的构成例的剖面图。
【图61】为表示导线框的平面图。
【图62】为表示实施方式3中半导体器件的制造工序的剖面图。
【图63】为表示图62之后的半导体器件的制造工序的剖面图。
【图64】为表示图63之后的半导体器件的制造工序的剖面图。
【图65】为表示图64之后的半导体器件的制造工序的剖面图。
【图66】为表示实施方式4中半导体器件的构成(装置结构)的剖面图。
【图67】为表示自半导体基板表面的距离与剪切应力的关系的图形。
【图68】为表示实施方式5中半导体器件的构成(装置结构)的剖面图。
【图69】为表示实施方式5中半导体器件的制造工序的剖面图。
【图70】为表示图69之后的半导体器件的制造工序的剖面图。
【图71】为表示图70之后的半导体器件的制造工序的剖面图。
【图72】为表示图71之后的半导体器件的制造工序的剖面图。
具体实施方式
以下实施方式中为了方便起见如有需要，分为多个部分或实施方式进行说明，但是除特别说明外，它们并不是相互间没有关系的，其关系在于一方为其他方的一部分或全部的变形例、详细、补充说明等。
另外，在以下实施方式中，涉及到要素的数量等(包括个数、数值、量、范围等)时，除特别说明的情况及原理上明显限定为特定的数量的情况等之外，并不限定为其特定的数量，可以为特定数量以上或以下。
进而，在以下实施方式中，其构成要素(还包括要素步骤等)除特别说明的情况及原理上明显认为为必须的情况等之外，显然其并不是必须的。
同样，在以下的实施方式中，涉及构成要素等的形状、位置关系等时，除特别说明的情况及原理上明显认为不是这样的的情况等之外，包括实质上与该形状等近似或类似的情况等。这与上述数值及范围同样。
另外，在用于说明实施方式的全部附图中，原则上同一构件使用同一符号，省略其重复说明。需要说明的是，为了使附图易于理解即使在平面图中有时也使用影线(hatching)。
(实施方式1)
半导体器件由形成有MISFET等半导体元件与多层布线的半导体芯片、和以覆盖该半导体芯片的方式形成的封装形成。对于封装来说，具有下述功能，(1)将形成在半导体芯片上的半导体元件与外部电路进行电连接的功能，及(2)保护半导体芯片使其不受湿度及温度等外部环境的影响，防止由振动及冲击引起的破损及半导体芯片的特性劣化的功能。并且，封装还兼有下述功能，(3)使半导体芯片易于操作的功能，及(4)排放半导体芯片工作时的放热，最大限度地使半导体元件发挥功能的功能等。具有上述功能的封装存在多种。以下说明封装的构成例。
图1为表示封装(封装体)的构成例的剖面图。图1中，布线基板WB中，在中央部形成槽，在该槽内配置半导体芯片CHP。进而，在布线基板WB中，形成由导体膜形成的布线CP，在半导体芯片CHP中形成的焊盘PD与该布线CP通过金属丝W进行电连接。形成在布线基板WB中的布线CP被牵引至布线基板WB的外部，半导体芯片与外部电路通过形成在布线基板WB上的布线CP进行电连接。半导体芯片CHP通过布线基板WB与罩部(盖部)COV密封，保护其不受湿度及温度等外部环境的影响。
对于封装来说，为了能够在各种温度条件下使用，需要即使应对范围较广的温度变化也能正常工作。从这方面考虑，半导体芯片在被封装化后，进行温度循环试验。此时，为图1所示的封装的情况下，由于半导体芯片CHP未被树脂封固，所以即使封装遭受范围较广的温度变化，半导体芯片CHP中也不产生应力。即，图1所示的封装中，半导体芯片CHP未被树脂覆盖。因此，认为不会发生在半导体芯片CHP与树脂之间因热膨胀率及杨氏模量的不同而引起的应力作用于半导体芯片CHP。由此可知，图1所示的封装中，半导体芯片CHP中产生的应力很少成为问题。此处所谓的应力包括压缩应力及拉伸应力。
接着，说明半导体芯片中施加的应力成为问题的封装的构成例。图2为表示封装的其他构成例的剖面图。图2中，在布线基板WB上，搭载半导体芯片CHP。形成在该半导体芯片CHP中的焊盘PD形成与布线基板WB中的端子TE通过金属丝W进行电连接。布线基板WB的背面，形成作为外部连接端子起作用的焊锡球SB。布线基板WB中，形成在布线基板WB的主面上的端子TE、与形成在布线基板WB背面的焊锡球SB，通过形成在布线基板WB内部的布线(未图示)进行电连接。因此，形成在半导体芯片CHP中的焊盘PD，通过金属丝W及端子TE与用作外部连接端子的焊锡球SB进行电连接。即，图2所示的封装形成半导体芯片CHP与外部电路能够通过焊锡球SB电连接的结构。
进而，在图2所示的封装中，在布线基板WB的主面侧形成树脂MR。形成在布线基板WB主面上的半导体芯片CHP及金属丝W被该树脂MR封固。即，在图2所示的封装中，以覆盖半导体芯片CHP的方式形成树脂MR，半导体芯片CHP通过树脂MR被保护，使其免受湿度及温度等外部环境的影响。
如上所述，图2所示的封装中，由于用树脂MR将半导体芯片CHP封固，所以通过温度循环试验中的温度变化，半导体芯片CHP上受到应力作用。即，温度循环试验引起的范围较广的温度变化施加在封装上时，由于半导体芯片CHP与树脂MR的热膨胀率及杨氏模量的不同，所以在半导体芯片CHP上产生应力。半导体芯片CHP上产生应力时，有可能发生在形成于半导体芯片CHP内的多层布线中出现膜剥离的问题。
本实施方式1的目的在于提供一种技术，所述技术抑制由于在半导体芯片CHP上施加的应力而导致在构成多层布线的层间绝缘膜间产生膜剥离。因此，在本实施方式1中作为对象的封装形成半导体芯片CHP的一部分与树脂MR接触的结构。这是由于一般认为在上述封装中在半导体芯片CHP与树脂MR之间因为热膨胀率之差及杨氏模量之差使得半导体芯片CHP上容易产生应力。具体而言，例如，作为本实施方式1的对象的封装不是图1所示的封装，而是图2所示的封装。
以下，以半导体芯片CHP的至少一部分被树脂MR封固的封装为前提，说明本申请的技术构思，即，能够抑制由于在半导体芯片CHP上施加应力导致形成在半导体芯片CHP内的层间绝缘膜间的剥离。本实施方式1中，为了抑制因在半导体芯片CHP上施加应力而引起的层间绝缘膜间的剥离，对形成在半导体芯片CHP内部的层间绝缘膜进行钻研。即，本实施方式1的技术构思不是降低在半导体芯片CHP与树脂MR之间产生的应力，而是以应力产生为前提，对形成在半导体芯片CHP内部的层间绝缘膜的结构进行研究。
首先，说明形成在半导体芯片CHP上的装置结构。图3为表示本实施方式1的装置结构的剖面图。图3中，在由单晶硅形成的半导体基板1S上形成多个MISFETQ。多个MISFETQ形成在被元件分离区域分离的活性区域中，例如，形成如下结构。具体而言，在被元件分离区域分离的活性区域中形成孔，在所述孔上形成MISFETQ。在MISFETQ中，在半导体基板1S的主面上，例如，具有由氧化硅膜形成的栅绝缘膜，在所述栅绝缘膜上具有由层合膜形成的栅电极，所述层合膜为聚硅膜与设置在该聚硅膜上的硅化物膜(硅化镍膜等)的层合膜。栅电极的两侧的侧壁中，例如，形成由氧化硅膜形成的侧壁，在所述侧壁下的半导体基板内与栅电极匹配地形成浅杂质扩散区域。在浅杂质扩散区域的外侧与侧壁匹配地形成深杂质扩散区域。通过一对浅杂质扩散区域与一对深杂质扩散区域，分别形成MISFETQ的源极区域与漏极区域。如上所述在半导体基板1S上形成MISFETQ。
接下来，如图3所示，在形成有MISFETQ的半导体基板1S上形成接触层间绝缘膜CIL。所述接触层间绝缘膜CIL例如由层合膜形成，所述层合膜为臭氧TEOS膜和等离子体TEOS膜的层合膜，所述臭氧TEOS膜通过使用臭氧与TEOS(tetra ethyl ortho silicate)作为原料的热CVD法形成，所述等离子体TEOS膜设置在该臭氧TEOS膜上，通过使用TEOS作为原料的等离子体CVD法形成。形成柱塞PLG1，所述柱塞PLG1贯通所述接触层间绝缘膜CIL，达到MISFETQ的源极区域及漏极区域。所述柱塞PLG1例如通过将由钛/氮化钛膜(以下，钛/氮化钛膜表示由钛与设置在该钛上的氮化钛形成的膜)形成的阻挡导体膜、与形成在该阻挡导体膜上的钨膜埋入到接触孔中而形成。钛/氮化钛膜是为了防止构成钨膜的钨向硅中扩散而设置的膜，在将构成该钨膜时的WF6(氟化钨)进行还原处理的CVD法中，用于防止接触层间绝缘膜CIL及半导体基板1S受到氟作用而造成损坏。需要说明的是，接触层间绝缘膜CIL可以由氧化硅膜(SiO2膜)、SiOF膜、或者氮化硅膜中的任一种膜形成。
接着，在接触层间绝缘膜CIL上形成第1层布线L1。具体而言，第1层布线L1以埋入到层间绝缘膜IL1中的方式形成，所述层间绝缘膜IL1形成在形成有柱塞PLG1的接触层间绝缘膜CIL上。即，贯通层间绝缘膜IL在底部露出柱塞PLG1的布线槽中埋入以铜作为主体的膜(以下记作铜膜)，由此形成第1层布线L1。层间绝缘膜IL1例如由SiOC膜、HSQ(氢基硅倍半氧烷、通过涂布工序形成、具有Si-H键的氧化硅膜、或含氢硅倍半氧烷)膜、或者MSQ(甲基硅倍半氧烷、通过涂布工序形成、具有Si-C键的氧化硅膜、或含碳硅倍半氧烷)膜构成。此处，第1层布线L1在本说明书中有时也称作第1精细层(fine layer)。
接下来，在形成有第1层布线L1的层间绝缘膜IL1上，形成第2层布线L2。具体而言，在形成有第1层布线L1的层间绝缘膜IL1上，形成阻挡绝缘膜BI1，在该阻挡绝缘膜BI1上形成层间绝缘膜IL2。在层间绝缘膜IL2上形成损坏保护膜DP1。阻挡绝缘膜BI1例如由SiCN膜与设置在该SiCN膜上的SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL2例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。空隙的大小(径)例如为1nm左右。损坏保护膜DP 1例如由SiOC膜形成。在该阻挡绝缘膜BI1、层间绝缘膜IL2及损坏保护膜DP1中，以埋入的方式形成第2层布线L2及柱塞PLG2。所述第2层布线L2及柱塞PLG2例如由铜膜形成。需要说明的是，由SiCN膜及SiCO膜构成的层合膜可以为由第1膜和第2膜构成层合膜，所述第1膜选自SiCN膜或SiN膜，所述第2膜设置在第1膜上，选自SiCO膜、氧化硅膜或TEOS膜。以下说明的由SiCN膜及SiCO膜构成的层合膜也同样。
与第2层布线L2同样地，形成第3层布线L3～第5层布线L5。具体而言，在损坏保护膜DP1上形成阻挡绝缘膜BI2，在该阻挡绝缘膜BI2上形成层间绝缘膜IL3。在层间绝缘膜IL3上形成损坏保护膜DP2。阻挡绝缘膜BI2例如由SiCN膜与设置在该SiCN膜上的SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL3例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。损坏保护膜DP2例如由SiOC膜形成。在该阻挡绝缘膜BI2、层间绝缘膜IL3及损坏保护膜DP2中，以埋入的方式形成第2层布线L3及柱塞PLG3。该第2层布线L3及柱塞PLG3例如由铜膜形成。
接下来，在损坏保护膜DP1上形成阻挡绝缘膜BI2，在该阻挡绝缘膜BI2上形成层间绝缘膜IL3。在层间绝缘膜IL3上形成损坏保护膜DP2。阻挡绝缘膜BI2例如由SiCN膜与设置在该SiCN膜上的SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL3例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。损坏保护膜DP2例如由SiOC膜形成。在该阻挡绝缘膜BI2、层间绝缘膜IL3及损坏保护膜DP2中，以埋入的方式形成第3层布线L3及柱塞PLG3。该第2层布线L3及柱塞PLG3例如由铜膜形成。
接着，在损坏保护膜DP2上形成阻挡绝缘膜BI3，在该阻挡绝缘膜BI3上形成层间绝缘膜IL4。在层间绝缘膜IL4上形成损坏保护膜DP3。阻挡绝缘膜BI3例如由SiCN膜与设置在该SiCN膜上的SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL4例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。损坏保护膜DP3例如由SiOC膜形成。在该阻挡绝缘膜BI3、层间绝缘膜IL4及损坏保护膜DP3种，以埋入的方式形成第4层布线L4及柱塞PLG4。该第4层布线L4及柱塞PLG4例如由铜膜形成。
进而，在损坏保护膜DP3上形成阻挡绝缘膜BI4，在该阻挡绝缘膜BI4上形成层间绝缘膜IL5。在层间绝缘膜IL5上形成损坏保护膜DP4。阻挡绝缘膜BI4例如由SiCN膜与在设置该SiCN膜上的SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL5例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。损坏保护膜DP4例如由SiOC膜形成。在该阻挡绝缘膜BI4、层间绝缘膜IL5及损坏保护膜DP4中，以埋入的方式形成第5层布线L5及柱塞PLG5。该第5层布线L5及柱塞PLG5例如由铜膜形成。此处，在本说明书中有时也将第2层布线L2～第5层布线L5一并称作第2精细层。
接下来，在损坏保护膜DP4上形成阻挡绝缘膜BI5，在该阻挡绝缘膜BI5上形成层间绝缘膜IL6。阻挡绝缘膜BI5例如由SiCN膜与设置在该SiCN膜上的SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL6例如由SiOC膜、HSQ膜、或者MSQ膜形成。在该阻挡绝缘膜BI5、层间绝缘膜IL6中，以埋入的方式形成第6层布线L6及柱塞PLG6。该第6层布线L6及柱塞PLG6例如由铜膜形成。
接着，在层间绝缘膜IL6上形成阻挡绝缘膜BI6，在该阻挡绝缘膜BI6上形成层间绝缘膜IL7。阻挡绝缘膜BI6例如由SiCN膜与设置在该SiCN膜上的SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL7例如由SiOC膜、HSQ膜、或者MSQ膜形成。在该阻挡绝缘膜BI6、层间绝缘膜IL7中，以埋入的方式形成第7层布线L7及柱塞PLG7。该第7层布线L7及柱塞PLG7例如由铜膜形成。此处，在本说明书中有时也将第6层布线L6与第7层布线L7一并称作半球状层。
进而，在层间绝缘膜IL7上形成阻挡绝缘膜BI7a，在该阻挡绝缘膜BI7a上形成层间绝缘膜IL8a。在层间绝缘膜IL8a上形成蚀刻停止绝缘膜BI7b，在该蚀刻停止绝缘膜BI7b上形成层间绝缘膜IL8b。阻挡绝缘膜BI7a例如由SiCN膜与SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，蚀刻停止绝缘膜BI7b例如由SiCN膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL8a及层间绝缘膜IL8b例如由氧化硅膜(SiO2膜)、SiOF膜、TEOS膜形成。在阻挡绝缘膜BI7a及层间绝缘膜IL8a中，以埋入的方式形成柱塞PLG8，在蚀刻停止绝缘膜BI7b及层间绝缘膜IL8b中，以埋入的方式形成第8层布线L8。该第8层布线L8及柱塞PLG8例如由铜膜形成。此处，在本说明书中有时也将第8层布线L8称作球状层。
接下来，在层间绝缘膜IL8b上形成阻挡绝缘膜BI8，在该阻挡绝缘膜BI8上形成层间绝缘膜IL9。阻挡绝缘膜BI8例如由SiCN膜与SiCO膜的层合膜、SiC膜、或SiN膜中的任一种形成，层间绝缘膜IL9例如由氧化硅膜(SiO2膜)、SiOF膜、TEOS膜形成。在阻挡绝缘膜BI8及层间绝缘膜IL9中，以埋入的方式形成柱塞PLG9。在层间绝缘膜IL9上形成第9层布线L9。柱塞PLG9与第9层布线L9例如由铝膜形成。
在第9层布线L9上，形成用作表面保护膜的钝化膜PAS，第9层布线L9的一部分从在该钝化膜PAS中形成的开口部露出。该第9层布线L9中露出的区域成为焊盘PD。钝化膜PAS具有保护其免受杂质侵入的功能，例如，由氧化硅膜与设置在该氧化硅膜上的氮化硅膜形成。在钝化膜PAS上形成聚酰亚胺膜PI。该聚酰亚胺膜PI也在形成焊盘PD的区域开口。
金属丝W与焊盘PD连接，在包括连接有金属丝W的焊盘PD上的聚酰亚胺膜PI上，通过树脂MR封固。如图3所示的装置结构如上所述地构成，以下说明更详细的构成之一例。
图4为表示图3所示的装置结构中第1层布线(第1精细层)L1、与形成在该第1层布线L1上的第2层布线(第2精细层)L2的剖面图。图4中，第1层布线L1例如形成于布线槽中，所述布线槽形成在由SiOC膜形成的层间绝缘膜IL1上。具体而言，第1层布线L1由阻挡导体膜BM1和铜膜Cu1构成，所述阻挡导体膜BM1由形成在布线槽内壁上的钽/氮化钽膜(以下钽/氮化钽膜表示由氮化钽和形成在该氮化钽上的钽构成的膜)或钛/氮化钛膜形成，所述铜膜Cu1形成在该阻挡导体膜BM1上，以埋入布线槽的方式形成。如上所述在形成于层间绝缘膜IL1中的布线槽中不直接形成铜膜而形成阻挡导体膜BM1，是为了防止构成铜膜的铜因热处理等而扩散到构成半导体基板1S的硅中。即，由于铜原子向硅中扩散的扩散常数比较大，所以容易向硅中扩散。此时，在半导体基板1S中形成MISFETQ等半导体元件，铜原子在所述形成区域中扩散时引起以耐压不良等为代表的半导体元件的特性劣化。因此，设置阻挡导体膜BM1使得铜原子不会从构成第1层布线的铜膜中扩散。即，可知阻挡导体膜BM1为具有防止铜原子扩散的功能的膜。
如图4所示，在形成有第1层布线L1的层间绝缘膜IL1上形成阻挡绝缘膜BI1，在该阻挡绝缘膜BI1上形成层间绝缘膜IL2。在层间绝缘膜IL2上形成损坏保护膜DP1。此时，阻挡绝缘膜BI1由SiCN膜BI1a与SiCO膜BI1b的层合膜构成，层间绝缘膜IL2例如由具有空隙的SiOC膜构成。进而，损坏保护膜DP1由SiOC膜构成。在阻挡绝缘膜BI1、层间绝缘膜IL2与损坏保护膜DP1中，以埋入的方式形成第2层布线L2及柱塞PLG2。该第2层布线L2及柱塞PLG2也由阻挡导体膜BM2与铜膜Cu2的层合膜形成。
接着，图5为表示图3所示的装置结构中第7层布线(半球状层)L7、与形成在该第7层布线上的第8层布线(球状层)L8的剖面图。在图5中，阻挡绝缘膜BI6由SiCN膜BI6a及SiCO膜BI6b形成，阻挡绝缘膜BI7a由SiCN膜BI7a1及SiCO膜BI7a2形成。蚀刻停止绝缘膜BI7b由SiCN膜形成。进而，第7层布线L7及柱塞PLG7由阻挡导体膜BM7与铜膜Cu7的层合膜构成，第8层布线L8及柱塞PLG8也由阻挡导体膜BM8与铜膜Cu8的层合膜构成。图4及图5中，已经对第1层布线L1、第2层布线L2、第7层布线L7及第8层布线L8进行了说明，构成第1层布线L1～第8层布线L8的全部的铜布线及柱塞由铜膜与阻挡导体膜的层合膜构成。进而，全部的阻挡绝缘膜也由SiCN膜与SiCO膜的层合膜构成。
如上所述，本实施方式1的半导体器件中，例如为具有第1层布线L1～第9层布线L9的多层布线结构。此时，构成多层布线结构的各层间绝缘膜由不同种类的膜形成。这是由于各层间绝缘膜所要求的功能不同。即，基于各层间绝缘膜所要求的功能，选择适合各层间绝缘膜的材料膜。具体而言，基于材料膜的物性适用于各层间绝缘膜。
以下，尝试从物性的观点考虑，对各层间绝缘膜使用的材料膜进行分类。首先，尝试从物性的一例即介电常数(相对介电常数)的观点考虑进行分类。图6为从相对介电常数的观点考虑，将本实施方式1的层间绝缘膜中使用的材料膜进行分类的表。如图6所示，氧化硅膜(SiO2膜)、氮化硅膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜的相对介电常数为3.5以上，所以在本说明书中将上述膜分类为高介电常数膜。另一方面，SiOC膜、HSQ膜及MSQ膜的相对介电常数为2.8以上、小于3.5，因此分类为中介电常数膜。进而，具有空隙的SiOC膜、具有空隙的HSQ膜及具有空隙的MSQ膜的相对介电常数小于2.8，所以分类为低介电常数膜。如上所述，从相对介电常数的观点考虑本实施方式1中使用的层间绝缘膜(还包括阻挡绝缘膜及损坏保护膜)能够分类为高介电常数膜、中介电常数膜、和低介电常数膜。
接下来，尝试从物性的其他例即杨氏模量的观点进行分类。图7为从杨氏模量的观点考虑将本实施方式1的层间绝缘膜中使用的材料膜进行分类的表。如图7所示，氧化硅膜(SiO2膜)、氮化硅膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜的杨氏模量为30(GPa)以上，所以在本说明书中将上述膜分类为高杨氏模量膜。另一方面，SiOC膜、HSQ膜及MSQ膜的杨氏模量为15(GPa)以上、且小于30(GPa)，因此分类为中杨氏模量膜。进而，具有空隙的SiOC膜、具有空隙的HSQ膜及具有空隙的MSQ膜的杨氏模量小于15(GPa)，因此分类为低杨氏模量膜。如上所述，从杨氏模量的观点考虑，本实施方式1中使用的层间绝缘膜(还包括阻挡绝缘膜及损坏保护膜)能够分类为高杨氏模量膜、中杨氏模量膜、和低杨氏模量膜。
进而，尝试从物性的其他例即密度的观点考虑进行分类。图8为从密度的观点考虑将本实施方式1的层间绝缘膜中使用的材料膜进行分类的表。如图8所示，氧化硅膜(SiO2膜)、氮化硅膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜的密度为1.7(g/cm3)以上，所以在本说明书中将上述膜分类为高密度膜。另一方面，SiOC膜、HSQ膜及MSQ膜的密度为1.38(g/cm3)以上、且小于1.7(g/cm3)，因此分类为中密度膜。进而，具有空隙的SiOC膜、具有空隙的HSQ膜及具有空隙的MSQ膜的密度小于1.38(g/cm3)，因此分类为低密度膜。如上所述，从密度的观点考虑，本实施方式1中使用的层间绝缘膜(还包括阻挡绝缘膜及损坏保护膜)能够分类为高密度膜、中密度膜、和低密度膜。
如上所述能够从相对介电常数、杨氏模量及密度的观点，将构成层间绝缘膜的材料膜进行分类，可知材料膜的上述物性(相对介电常数、杨氏模量及密度)中彼此间存在相关关系。即，相对介电常数氧化硅膜(SiO2膜)、氮化硅膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜，从相对介电常数的观点考虑分类为高介电常数膜，同时从杨氏模量的观点考虑，分类为高杨氏模量膜，并且，从密度的观点考虑，分类为高密度膜。即，使用本说明书的分类时，构成层间绝缘膜的材料膜中作为高介电常数膜的膜也为高杨氏模量膜，也为高密度膜。同样，SiOC膜、HSQ膜及MSQ膜为中介电常数膜，也为中杨氏模量膜，也为中密度膜。进而，具有空隙的SiOC膜、具有空隙的HSQ膜及具有空隙的MSQ膜为低介电常数膜，也为低杨氏模量膜，也为低密度膜。换而言之，考虑到层间绝缘膜所使用的膜时，能够认为相对介电常数高的膜具有杨氏模量也高、并且密度也增高的性质。另一方面，也可以说相对介电常数低的膜具有杨氏模量也低、并且密度也低的性质。
如上所述，在构成层间绝缘膜(包括阻挡绝缘膜及损坏保护膜)的材料膜中，用图说明在相对介电常数、杨氏模量及密度之间存在相关关系。
图9为表示构成层间绝缘膜的材料膜的相对介电常数与杨氏模量的关系的图形。图9中，横轴表示相对介电常数，纵轴表示杨氏模量(GPa)。可知图9所示的曲线具有大致的比例关系。即，可知对于构成层间绝缘膜的材料膜来说，如果相对介电常数升高则杨氏模量也升高，相反，如果相对介电常数降低则杨氏模量也降低。因此，在图9中，将相对介电常数的值小于2.8的区域中存在的膜作为低介电常数膜，将相对介电常数的值为2.8以上且小于3.5的区域中存在的膜作为中介电常数膜。进而，将相对介电常数的值为3.5以上区域中存在的膜作为高介电常数膜。
接下来，图10也表示构成层间绝缘膜的材料膜的相对介电常数与杨氏模量的关系的图形。图10中，横轴表示相对介电常数，纵轴表示杨氏模量(GPa)。可知图10所示的曲线具有大致的比例关系。即，可知对于构成层间绝缘膜的材料膜来说，如果相对介电常数升高则杨氏模量也升高，相反，如果相对介电常数降低则杨氏模量也降低。因此，在图10中，着眼于杨氏模量，将杨氏模量的值在小于15(GPa)的区域中存在的膜作为低杨氏模量膜，将杨氏模量的值在15(GPa)以上且小于30(GPa)的区域中存在的膜作为中杨氏模量膜。进而，将杨氏模量的值在30(GPa)以上的区域中存在的膜作为高杨氏模量膜。
接着，图11为表示构成层间绝缘膜的材料膜的相对介电常数与密度的关系的图形。图11中，横轴表示相对介电常数，纵轴表示密度(g/cm3)。可知图11所示的曲线具有大致的比例关系。即，可知对于构成层间绝缘膜的材料膜来说，如果相对介电常数升高则密度也升高，相反，如果相对介电常数降低则密度也降低。因此，在图11中，着眼于密度，将密度的值在小于1.38(g/cm3)的区域中存在的膜作为低密度膜，将密度的值为1.38(g/cm3)以上且小于1.7(g/cm3)的区域中存在的膜作为中密度膜。进而，将密度的值为1.7(g/cm3)以上的区域中存在的膜作为高密度膜。
综上所述，SiO2膜、SiN膜、TEOS膜、SiOF膜、SiCN膜、SiCO膜、SiC膜、SiOC膜、HSQ膜、MSQ膜、具有空隙的SiOC膜、具有空隙的HSQ膜、具有空隙的MSQ膜的各自的介电常数、密度、杨氏模量如下所述。具体而言，各自的介电常数、密度、杨氏模量为：SiO2膜(介电常数3.8、杨氏模量70Gpa、密度2.2g/cm3)、SiN膜(介电常数6.5、杨氏模量185Gpa、密度3.4g/cm3)、TEOS膜(介电常数4.1、杨氏模量90Gpa、密度2.2g/cm3)、SiOF膜(介电常数3.4～3.6、杨氏模量50～60Gpa、密度2.2g/cm3)、SiCN膜(介电常数4.8、杨氏模量116Gpa、密度1.86g/cm3)、SiCO膜(介电常数4.5、杨氏模量110Gpa、密度1.93g/cm3)、SiC膜(介电常数3.5、杨氏模量40GPa、密度3.3g/cm3)、SiOC膜(介电常数2.7～2.9、杨氏模量15～20Gpa、密度1.38～1.5g/cm3)、HSQ膜(介电常数2.8～3、杨氏模量8～10Gpa)、MSQ膜(2.7～2.9、杨氏模量15～20GPa、密度1.4～1.6g/cm3)、具有空隙的SiOC膜(介电常数2.7、杨氏模量11GPa、密度1.37g/cm3)、具有空隙的HSQ膜(介电常数2.0～2.4、杨氏模量6～8)、具有空隙的MSQ膜(介电常数2.2～2.4、杨氏模量4～6GPa、密度1.2g/cm3)。
如上所述，本实施方式1中，从物性的观点考虑，将各层间绝缘膜使用的材料膜进行分类。以下，将分类的材料膜的物性也考虑在内，一边参照图3一边说明各层间绝缘膜的功能。
图3中，首先，接触层间绝缘膜CIL例如由臭氧TEOS膜与等离子体TEOS膜的层合膜形成，所述臭氧TEOS膜通过使用臭氧与TEOS作为原料的热CVD法形成，所述等离子体TEOS膜设置在该臭氧TEOS膜上、通过使用TEOS作为原料的等离子体CVD法形成。由TEOS膜形成接触层间绝缘膜CIL的理由在于，TEOS膜是对基底台阶差的被覆性良好的膜。形成接触层间绝缘膜CIL的基底为在半导体基板1S上形成了MISFETQ的具有凹凸的状态。即，由于在半导体基板1S上形成MISFETQ，所以在半导体基板1S的表面形成栅电极，成为具有凹凸的基底。因此，如果不是对具有凹凸的台阶差被覆性良好的膜，则无法将微细的凹凸埋入，成为产生空隙等的原因。因此，接触层间绝缘膜CIL使用TEOS膜。原因在于，对于以TEOS作为原料的TEOS膜，作为原料的TEOS在成为氧化硅膜之前形成中间体，变得易于在成膜表面移动，所以对基底台阶差的被覆性提高。由于接触层间绝缘膜由TEOS膜构成，所以换而言之，也可以说接触层间绝缘膜CIL由高介电常数膜、高杨氏模量膜或者高密度膜形成。
接着，说明构成第2精细层(第2层布线L2～第5层布线L5)的层间绝缘膜IL2～IL5。层间绝缘膜IL2～IL5例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜构成。因此，根据本实施方式1的分类，层间绝缘膜IL2～IL5由低介电常数膜形成。如上所述由低介电常数膜构成层间绝缘膜IL2～IL5的理由如下所述。
即，构成第2精细层的第2层布线L2～第5层布线L5是多层布线中也进行微细化的布线层。因此，要求第2精细层的布线间隔变得狭窄，降低布线间的寄生电容。因此，在布线间隔狭窄的第2精细层中，由低介电常数膜构成层间绝缘膜IL2～IL5。这是由于通过由低介电常数膜构成层间绝缘膜IL2～IL5，能够降低布线间的寄生电容。
进而，构成第2精细层的第2层布线L2～第5层布线L5由铜布线形成。这是为了抑制随着第2层布线L2～第5层布线L5的微细化而引起的布线电阻的增加。即，在第2层布线L2～第5层布线L5中，通过使用电阻小于铝布线的铜布线，能够降低布线电阻。由此，对于微细化逐步进行的第2精细层来说，通过使用铜布线减小布线电阻，同时通过由低介电常数膜构成层间绝缘膜IL2～IL5，能够降低布线间的寄生电容。通过该协同效果，能够抑制经布线传达的电信号的延迟。
此处，由于第2精细层的第2层布线L2～第5层布线L5使用铜布线，所以需要防止铜原子的扩散。因此，对于第2精细层来说，通过在布线槽中间隔阻挡导体膜形成铜膜，构成铜布线。即，第2精细层中，不是直接在布线槽中埋入铜膜，而是在布线槽的侧面及底面形成阻挡导体膜，在该阻挡导体膜上形成铜膜。由此，通过阻挡导体膜防止构成铜膜的铜原子扩散。此时，阻挡导体膜仅在布线槽的侧面和底面形成。因此，铜原子可能从布线槽的上部扩散。不在布线槽的上部形成阻挡导体膜的原因在于，在布线槽的上部形成阻挡导体膜时，使得在多个布线槽上形成阻挡导体膜。这意味着在多个布线槽中形成的铜布线通过在多个布线槽的上部形成的阻挡导体膜导通，由此导致彼此不同的铜布线短路。因此，不能在铜布线的上部形成阻挡导体膜。
但是，需要防止铜原子从布线槽的上部扩散。因此，在铜布线的上部形成为绝缘膜的、且具有防止铜原子扩散功能的阻挡绝缘膜BI1～BI4。该阻挡绝缘膜BI1～BI4例如由SiCN膜与SiCO膜的层合膜形成。由此，能够防止铜原子从铜布线扩散。即，通过阻挡导体膜防止铜原子从形成有铜布线的布线槽的侧面和底部扩散，通过阻挡绝缘膜防止铜原子从布线槽的上部扩散。
因此，第2精细层(第2层布线L2～第5层布线L5)中，在铜布线的正上方形成阻挡绝缘膜BI1～BI4，在该阻挡绝缘膜BI1～BI4上形成由低介电常数膜构成的层间绝缘膜IL2～IL5。由于阻挡绝缘膜BI1～BI4由SiCN膜及SiCO膜形成，所以阻挡绝缘膜BI1～BI4由高介电常数膜、高杨氏模量膜、换而言之由高密度膜形成。
进而，第2精细层中，由低介电常数膜形成层间绝缘膜IL2～IL5。换而言之，该低介电常数膜能够称为低杨氏模量膜。所谓低杨氏模量膜，为杨氏模量低的膜，杨氏模量低意味着物理机械强度弱。因此，从降低布线间的寄生电容的观点考虑，期望由低介电常数膜形成层间绝缘膜IL2～IL5，另一方面，由于变为低杨氏模量膜，所以从机械强度的观点考虑，不太理想。因此，为了增强由低介电常数膜构成的层间绝缘膜IL2～IL5的各自的上部的机械强度，设置损坏保护膜DP1～DP4。损坏保护膜DP1～DP4例如为由SiOC膜形成的中杨氏模量膜。因此，机械强度高于作为低杨氏模量膜的层间绝缘膜IL2～IL5。由此，通过损坏保护膜DP1～DP4能够增强机械强度弱的层间绝缘膜IL2～IL5的表面。需要说明的是，损坏保护膜DP1～DP4为中介电常数膜，介电常数高于构成层间绝缘膜IL2～IL5的低介电常数膜。因此，将损坏保护膜DP1～DP4的膜厚增加得过厚时，由于削弱了使层间绝缘膜IL2～IL5为低介电常数膜的效果，所以期望在能够增强层间绝缘膜IL2～IL5的机械强度的前提下，尽量使其薄。
如上所述，第2精细层中，作为多个布线层间的构成，首先，在铜布线的正上方形成阻挡绝缘膜BI1～BI4，在该阻挡绝缘膜BI1～BI4上形成层间绝缘膜IL2～IL5。在层间绝缘膜IL2～IL5各自的表面形成损坏保护膜DP1～DP4。即，第2精细层中，出于降低布线间的寄生电容的目的，层间绝缘膜IL2～IL5使用低介电常数膜，并且，出于防止铜原子从铜布线的扩散的目的，使用阻挡绝缘膜BI1～BI4。进而，为了增强作为低杨氏模量膜的层间绝缘膜IL2～IL5的机械强度，在层间绝缘膜IL2～IL5的各自的表面设置损坏保护膜DP1～DP4。
接下来，对构成半球状层(第6层布线L6～第7层布线L7)的层间绝缘膜IL6～IL7进行说明。层间绝缘膜IL6～IL7例如由SiOC膜形成。即，构成半球状层的层间绝缘膜IL6～IL7由中介电常数膜、中杨氏模量膜、换而言之由中密度膜形成。其理由如下所述。
例如，从降低布线间的寄生电容的观点考虑，认为半球状层也使用低介电常数膜。但是，半球状层是设置在第2精细层的上层的层，半球状层是比第2精细层更接近焊盘PD的层。因此，例如，在电特性检查时焊盘PD与探针(probe)接触，此时半球状层容易被探针损坏。进而，在将半导体基板1S单片化为多个半导体芯片的切割工序等装配工序中，半球状层是与位于下层的第2精细层相比更易受损坏的层。因此，为了具有应对上述各种损坏的耐性，半球状层需要具有一定程度的机械强度。因此，由低杨氏模量膜(低介电常数膜)构成半球状层时，有可能无法保持机械强度而导致破坏。即，期望半球状层使用机械强度高的膜。另一方面，虽然形成在半球状层中的布线的布线间隔与第2精细层相比变大，但是仍为降低寄生电容所需的距离。即，如果构成半球状层的层间绝缘膜IL6～IL7由高杨氏模量膜(高介电常数膜)构成，则能够提高机械强度，但导致介电常数增大的布线间的寄生电容变大。即，对于半球状层来说，需要兼顾确保机械强度、和降低布线间的寄生电容两者。
因此，构成半球状层的层间绝缘膜IL6～IL7使用中杨氏模量膜(中介电常数膜)。例如，构成半球状层的层间绝缘膜IL6～IL7使用中介电常数膜，由此能够一定程度地减小层间绝缘膜IL6～IL7的介电常数，并且，能够一定程度地确保层间绝缘膜IL6～IL7的机械强度。
由于构成该半球状层的布线也由铜布线构成，所以与第2精细层同样，在铜布线的上部形成为绝缘膜的、且具有防止铜原子扩散功能的阻挡绝缘膜BI5～BI6。该阻挡绝缘膜BI5～BI6例如由SiCN膜和SiCO膜的层合膜形成，所以阻挡绝缘膜BI5～BI6由高介电常数膜(高杨氏模量膜、高密度膜)形成。提高该阻挡绝缘膜BI5～BI6，能够防止铜原子从铜布线扩散。
如上所述，对于半球状层来说，作为多个布线层间的构成，首先，在铜布线的正上方形成阻挡绝缘膜BI5～BI6，在该阻挡绝缘膜BI5～BI6上形成层间绝缘膜IL6～IL7。对于该半球状层来说，为了同时实现降低布线间的寄生电容、和确保机械强度，层间绝缘膜IL6～IL7使用中介电常数膜，并且，为了防止铜原子从铜布线扩散，使用阻挡绝缘膜BI5～BI6。
接下来，说明构成球状层(第8层布线L8)的层间绝缘膜IL8a～IL8b。层间绝缘膜IL8a～IL8b例如由氧化硅膜或TEOS膜形成。即，构成球状层的层间绝缘膜IL8a～IL8b由高介电常数膜、高杨氏模量膜、换而言之由高密度膜形成。其理由如下所述。
球状层位于半球状层的上层，是位于焊盘PD的正下方的层。因此，与位于下层的半球状层相比，球状层更容易被探针损坏。进而，在将半导体基板1S单片化为多个半导体芯片的切割工序等装配工序中，与位于下层的半球状层相比，球状层是更容易受到损坏的层。因此，可知为了具有应对上述各种损坏的耐性，与半球状层相比，球状层是更需要机械强度的层。因此，球状层由机械强度高的高杨氏模量膜(高介电常数膜)构成。由此，能够保持球状层的机械强度，能够具有应对探针损坏及装配工序中的损坏的耐性。此处，所谓由高杨氏模量膜构成球状层，意味着由高介电常数膜构成球状层。因此，认为构成球状层的布线间的寄生电容成为问题。但是，球状层是上层的布线，与第2精细层及半球状层相比，布线的宽度也大，并且，布线间隔也变大。因此，与第2精细层及半球状层相比，寄生电容的影响少。对于球状层来说，与寄生电容降低相比，机械强度的增强是优先的。
由于构成该球状层的布线也由铜布线构成，所以与第2精细层及半球状层同样，在铜布线的上部形成为绝缘膜的、且具有防止铜原子扩散功能的阻挡绝缘膜BI7a。该阻挡绝缘膜BI7a例如由SiCN膜与SiCO膜的层合膜形成，因此，阻挡绝缘膜BI7a由高介电常数膜(高杨氏模量膜、高密度膜)形成。通过该阻挡绝缘膜BI7a，能够防止铜原子从铜布线扩散。
如上所述，对于球状层来说，作为多个布线层间的构成，首先，在铜布线的正上方形成阻挡绝缘膜BI7a，在该阻挡绝缘膜BI7a上形成层间绝缘膜IL8a。在该层间绝缘膜IL8a上形成蚀刻停止绝缘膜BI7b，在该蚀刻停止绝缘膜BI7b上形成层间绝缘膜IL8b。对于该球状层来说，由于最优先考虑确保机械强度，所以层间绝缘膜IL8a～IL8b使用高杨氏模量膜，并且，出于防止铜原子从铜布线扩散的目的，使用阻挡绝缘膜BI7a。
需要说明的是，使半球状层及球状层形成如上所述的结构的理由，还包括以下方面。在精细层的布线间距及栅电极配置间距比本实施方式1的装置大的、以往的装置中，本实施方式1的半球状层变为以往装置的精细层，本实施方式1的球状层变为以往装置的半球状层、或球状层。如上所述通过将以往装置的布线层适用于本实施方式1的装置的半球状层及球状层，具有能够削减开发成本及开发时间的效果。
接着，说明本实施方式1的特征。上述层间绝缘膜的功能的说明是针对接触层间绝缘膜CIL、第2精细层、半球状层及球状层进行说明的，没有针对第1精细层(第1层布线L1)进行说明。此处，第1精细层的结构为本实施方式1的特征，以下说明该特征点。
图3中，构成第1精细层的层间绝缘膜IL1例如由SiOC膜构成。即，构成第1精细层的层间绝缘膜IL1由中介电常数膜、中杨氏模量膜、换而言之由中密度膜构成。特别是，从层间绝缘膜IL1的特征功能来说，可以说层间绝缘膜IL1由中杨氏模量膜构成。如上所述通过由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，即使在层间绝缘膜的一部分(第2精细层)使用介电常数低于氧化硅膜的低介电常数膜的情况下，也能够防止低介电常数膜的膜剥离，提高半导体器件的可靠性。
关于该理由，一边与比较例进行比较一边说明。半导体芯片通过所谓后工序进行封装化。例如，在后工序中，将半导体芯片搭载在布线基板上，之后将形成在半导体芯片上的焊盘、与形成在布线基板上的端子通过金属丝连接。之后，将用树脂对半导体芯片进行封固所得的半导体芯片进行封装化(参照图2)。制备完成的封装为了能够在各种温度条件下使用，需要即使应对范围较广的温度变化也正常工作。由此，半导体芯片在被封装化后进行温度循环试验。
例如，对用树脂将半导体芯片封固后的封装实施温度循环试验时，在树脂和半导体芯片中，由于热膨胀率及杨氏模量不同，所以在半导体芯片上施加应力。在这种情况下，层间绝缘膜的一部分使用了低介电常数膜的半导体芯片中，特别是在低介电常数膜中产生膜剥离。即，判明通过温度循环试验中实施的温度变化，由于半导体芯片与树脂间的热膨胀率及杨氏模量不同，所以在半导体芯片中产生应力，由于在该半导体芯片中产生的应力，在比较例中在低介电常数膜中产生膜剥离。在半导体芯片内产生层间绝缘膜的膜剥离时，半导体芯片作为装置变得不良，半导体器件的可靠性变得降低。
对发生上述低介电常数膜的膜剥离的比较例的构成进行说明。在比较例中，接触层间绝缘膜CIL、第2精细层、半球状层及球状层的构成与本实施方式1相同。在比较例中，与本实施方式1的不同点在于，构成第1精细层的层间绝缘膜IL1例如由TEOS膜构成。即，比较例中，构成第1精细层的层间绝缘膜IL1由高杨氏模量膜形成。考虑到布线的加工容易性，如上所述由TEOS膜形成层间绝缘膜IL1。
该比较例的构成中，半导体基板1S为高杨氏模量，接触层间绝缘膜CIL也为高杨氏模量膜。形成在接触层间绝缘膜CIL上层的层间绝缘膜IL1也为高杨氏模量膜，形成在层间绝缘膜IL1上的阻挡绝缘膜BI1也为高杨氏模量膜。即，自半导体基板1S开始至接触层间绝缘膜CIL与层间绝缘膜IL1与阻挡绝缘膜BI1为止形成一体化的高杨氏模量层。比较例中，在该一体化的高杨氏模量层上形成由低介电常数膜形成的层间绝缘膜IL2。
此处，本发明人深入研究结果首次发现，由于半导体芯片与树脂的热膨胀率和杨氏模量的不同，在半导体芯片内产生应力，在半导体芯片内产生的应力越接近多层布线层的下层越大，并且，在杨氏模量不同的界面被施加最大应力。由此表明，比较例中，在与一体化的高杨氏模量层接触的层间绝缘膜IL2的界面被施加最大应力。最下层的布线层为第1精细层，在比较例的情况下，构成第1精细层的层间绝缘膜IL1为与半导体基板1S及接触层间绝缘膜CIL相同的高杨氏模量膜，杨氏模量的差异少。因此，第1精细层为最下层布线，在构成第1精细层的层间绝缘膜IL1与接触层间绝缘膜CIL的界面工作应力未变得最大。接着，位于第1精细层的接下来的下层的层为第2精细层。该构成第2精细层的层间绝缘膜IL2为低杨氏模量膜，与一体化的高杨氏模量层接触。因此，第2精细层接近多层布线层的下层，并且，成为杨氏模量不同的界面，因此在作为低杨氏模量膜的层间绝缘膜IL2与一体化的高杨氏模量层接触的界面被施加最大的应力。此时，层间绝缘膜IL2为低杨氏模量膜，由于其机械强度低，所以在层间绝缘膜IL2与一体化的高杨氏模量层的界面施加超过层间绝缘膜IL2的临界应力的大应力时，作为低杨氏模量膜的层间绝缘膜IL2从一体化的高杨氏模量层剥离。在半导体芯片内产生层间绝缘膜IL2的膜剥离时，半导体芯片作为装置变得不良，半导体器件的可靠性变得降低。由此可知，在比较例中产生下述问题：与一体化的高杨氏模量层接触的层间绝缘膜IL2(低杨氏模量膜)发生膜剥离，半导体器件的可靠性降低。
此处，一般考虑如果将一体化的高杨氏模量层、与作为低杨氏模量膜的层间绝缘膜IL2的杨氏模量的差异减小，则是否能够降低在层间绝缘膜IL2中施加的应力。即，认为由提高层间绝缘膜IL2的杨氏模量的材料构成层间绝缘膜IL2。但是，由于杨氏模量与介电常数具有大致的比例关系，所以可以说杨氏模量高的膜为介电常数高的膜。因此，虽然层间绝缘膜IL2由低介电常数膜构成，但是用杨氏模量高的膜作为层间绝缘膜IL2时，层间绝缘膜IL2的介电常数升高，第2精细层的寄生电容增加。结果，半导体器件的装置性能变得劣化。
另一方面，还认为应选择下述树脂材料，所述树脂材料能够降低封固半导体芯片的树脂与半导体芯片之间的热膨胀率及杨氏模量的差。即，从降低热膨胀率及杨氏模量的差的观点考虑，一般认为通过选择树脂的材料来降低半导体芯片与树脂之间产生的应力。但是，在这种情况下，很可能会导致树脂的流动性降低，引起填充不良。
因此，现状是还没有对策能够有效地防止在与一体化的高杨氏模量层接触的层间绝缘膜IL2(低杨氏模量膜)中产生膜剥离。
因此，在本实施方式1中提供下述技术构思：能够在不导致半导体器件性能劣化的情况下有效防止在与一体化的高杨氏模量层接触的层间绝缘膜IL2(低杨氏模量膜)中产生膜剥离。以下具体说明本实施方式1中的技术构思。
图3中，本实施方式1的特征在于，由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1。即，本实施方式1中，由SiOC膜、HSQ膜、或者、MSQ膜构成层间绝缘膜IL1。由此，可以形成不使一体化的高杨氏模量层与作为低杨氏模量膜的层间绝缘膜IL2直接接触的结构。即，本实施方式1中，一体化的高杨氏模量层由半导体基板1S与接触层间绝缘膜CIL构成。或者，一体化的高杨氏模量层中位于第1层间绝缘膜IL1与半导体基板1S之间的绝缘膜均具有高杨氏模量膜的杨氏模量以上的杨氏模量。在该一体化的高杨氏模量层上，形成由中杨氏模量膜形成的层间绝缘膜IL1，在该层间绝缘膜IL1上，间隔阻挡绝缘膜BI1形成作为低杨氏模量膜的层间绝缘膜IL2。结果，能够形成不使层间绝缘膜IL2(低杨氏模量膜)与一体化的高杨氏模量层直接接触的结构。由此，能够分散在作为低杨氏模量膜的层间绝缘膜IL2与一体化的高杨氏模量层的界面上产生的应力。具体而言，本实施方式1中，在一体化的高杨氏模量层与层间绝缘膜IL2(低杨氏模量膜)之间，形成作为中杨氏模量膜的层间绝缘膜IL1。在这种情况下，杨氏模量不同的界面包括一体化的高杨氏模量层与层间绝缘膜IL1(中杨氏模量膜)的界面、和层间绝缘膜IL1(中杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面。即，比较例中，一体化的高杨氏模量层与层间绝缘膜IL2的界面为杨氏模量不同的1个界面。相对于此，在本实施方式1中，杨氏模量不同的界面包括2个界面，即，一体化的高杨氏模量层与层间绝缘膜IL1(中杨氏模量膜)的界面、和层间绝缘膜IL1(中杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面。因此，比较例中，应力集中在1个界面，但在本实施方式1中，由于存在2个杨氏模量不同的界面，所以应力分散在该2个界面。因此，本实施方式1中，能够将在各个界面产生的应力的大小减小。结果，能够防止层间绝缘膜IL2(低杨氏模量膜)从层间绝缘膜IL2(低杨氏模量膜)与层间绝缘膜IL1(中杨氏模量膜)之间的界面剥离。
进而，由于在一体化的高杨氏模量层与层间绝缘膜IL1(中杨氏模量膜)的界面、以及层间绝缘膜IL1(中杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面的各个界面上，杨氏模量的差得到缓和，所以在各个界面上产生的应力进一步减小。如上所述，在本实施方式1中，作为第1功能，具有下述功能：将在一体化的高杨氏模量层与层间绝缘膜IL2(低杨氏模量膜)之间的界面上产生的应力，分散在2个界面上，即，一体化的高杨氏模量层与层间绝缘膜IL 1(中杨氏模量膜)的界面、以及层间绝缘膜IL1(中杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面。进而，作为第2功能，能够将已经分散的在2个界面处的杨氏模量的差进行缓和。即，详细说明第2功能，在比较例的情况下，一体化的高杨氏模量层与层间绝缘膜IL2的界面为杨氏模量不同的1个界面，在这种情况下，杨氏模量的差变为高杨氏模量与低杨氏模量的差，增大。相对于此，在本实施方式1中，例如，着眼于层间绝缘膜IL1(中杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面时，杨氏模量的差变为中杨氏模量与低杨氏模量的差，变小。
如上所述，在本实施方式1中，通过由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，能够实现上述第1功能和第2功能，结果，能够防止构成第2精细层的层间绝缘膜IL2(低杨氏模量膜)的剥离。因此，在为用树脂封固半导体芯片的封装(半导体器件)、并且半导体芯片内的层间绝缘膜的一部分使用低介电常数膜的半导体器件中，能够提高可靠性。
以上论述为了简单易懂地说明本实施方式1的特征，忽略在构成第1精细层的层间绝缘膜IL1(中杨氏模量膜)、与构成第2精细层的层间绝缘膜IL2(低杨氏模量膜)之间形成的阻挡绝缘膜BI1(高杨氏模量膜)进行说明，但即使在设置该阻挡绝缘膜BI 1(高杨氏模量膜)的情况下，根据本实施方式1，也能够防止层间绝缘膜IL2(低杨氏模量膜)的膜剥离。
具体说明。在这种情况下，由于层间绝缘膜IL2(低杨氏模量膜)与阻挡绝缘膜BI1(高杨氏模量膜)接触，所以认为是否不能得到防止剥离的效果。但是，即使是在这种情况下，确实也能够得到防止层间绝缘膜IL2(低杨氏模量膜)剥离的效果。其理由如下所述。
在本实施方式1中，由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1。因此，一体化的高杨氏模量层被层间绝缘膜IL1(中杨氏模量膜)分离。即，层间绝缘膜IL2(低杨氏模量膜)虽然与阻挡绝缘膜BI1(高杨氏模量膜)直接接触，但不与被层间绝缘膜IL1(中杨氏模量膜)分离的一体化的高杨氏模量层直接接触。由于该一体化的高杨氏模量层含有半导体基板1S，所以体积较大，该体积较大的高杨氏模量层与层间绝缘膜IL2(低杨氏模量膜)直接接触时，在一体化的高杨氏模量层与层间绝缘膜IL2(低杨氏模量膜)的界面产生较大的应力。因此，考虑到这方面，即使层间绝缘膜IL2(低杨氏模量膜)与阻挡绝缘膜BI 1(高杨氏模量膜)直接接触，只要该阻挡绝缘膜BI1(高杨氏模量膜)与一体化的高杨氏模量层分离，由于阻挡绝缘膜BI1(高杨氏模量膜)的体积本身较小，所以也不会产生较大的应力。因此，可以说本实施方式1的重要的功能在于，通过由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，使一体化的高杨氏模量层与构成第2精细层的层间绝缘膜IL2不直接接触地分离。
在本实施方式1中，在一体化的高杨氏模量层与层间绝缘膜IL2(低杨氏模量膜)之间，形成作为中杨氏模量膜的层间绝缘膜IL1。在这种情况下，杨氏模量不同的界面包括：一体化的高杨氏模量层与层间绝缘膜IL1(中杨氏模量膜)的界面、层间绝缘膜IL1(中杨氏模量膜)与阻挡绝缘膜BI1(高杨氏模量膜)的界面、和阻挡绝缘膜BI1(高杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面。即，在比较例中，一体化的高杨氏模量层与层间绝缘膜IL2的界面为杨氏模量不同的1个界面。相对于此，在本实施方式1中，杨氏模量不同的界面有3个界面，即，一体化的高杨氏模量层与层间绝缘膜IL1(中杨氏模量膜)的界面、层间绝缘膜IL1(中杨氏模量膜)与阻挡绝缘膜BI 1(高杨氏模量膜)的界面、和阻挡绝缘膜BI1(高杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面。因此，在比较例中，应力集中在1个界面，而在本实施方式1中，由于杨氏模量不同的界面存在3个，所以应力分散在上述3个界面。因此，在本实施方式1中，能够将在各个界面产生的应力的大小减小。结果，能够防止层间绝缘膜IL2(低杨氏模量膜)从层间绝缘膜IL2(低杨氏模量膜)与阻挡绝缘膜BI1(高杨氏模量膜)之间的界面剥离。如上所述，可知即使在设置阻挡绝缘膜BI1(高杨氏模量膜)的情况下，根据本实施方式1，也能够防止层间绝缘膜IL2(低杨氏模量膜)的膜剥离。
进而，在本实施方式1中，通过由中杨氏模量膜构成构成第1精细层的层间绝缘膜IL1，也能够得到以下的效果。即，在比较例中，由于由TEOS膜形成层间绝缘膜IL1，所以为高介电常数膜。相对于此，在本实施方式1中，由于由中杨氏模量膜构成层间绝缘膜IL1，所以考虑到杨氏模量与相对介电常数的相关关系，由中介电常数膜形成层间绝缘膜IL1。第1精细层也与第2精细层同样，布线被微细化，同时布线间隔也变狭窄。因此，如本实施方式1所述，通过由中介电常数膜形成层间绝缘膜IL1，能够降低布线间的寄生电容。即，根据本实施方式1，能够抑制经布线传达的电信号的延迟，也能够提高半导体器件的性能。
如上所述，本实施方式1的特征在于，在接触层间绝缘膜CIL、层间绝缘膜IL1和层间绝缘膜IL2中，接触层间绝缘膜CIL由杨氏模量最高的高杨氏模量膜形成，层间绝缘膜IL2由杨氏模量最低的低杨氏模量膜形成，层间绝缘膜IL1由杨氏模量低于接触层间绝缘膜CIL、并且高于层间绝缘膜IL2的中杨氏模量膜形成。
换而言之，考虑到杨氏模量与相对介电常数的相关关系，可以认为该特征在于，在接触层间绝缘膜CIL、层间绝缘膜IL1和层间绝缘膜IL2中，接触层间绝缘膜CIL由介电常数最高的膜形成，层间绝缘膜IL2，由介电常数最低的膜形成，层间绝缘膜IL1由介电常数低于接触层间绝缘膜CIL、并且高于层间绝缘膜IL2的膜形成。
进而，考虑到相对介电常数与密度的相关关系，可以认为本实施方式1的特征在于，在接触层间绝缘膜CIL、层间绝缘膜IL1和层间绝缘膜IL2中，接触层间绝缘膜CIL由密度最高的膜形成，层间绝缘膜IL2由密度最低的膜形成，层间绝缘膜IL1由密度低于接触层间绝缘膜CIL、并且高于层间绝缘膜IL2的膜形成。
接下来说明，实际上根据本实施方式1能够降低应力。图12为表示自半导体基板表面的距离与剪切应力的关系的图形。在图12中，横轴表示自半导体基板表面的距离(nm)，纵轴表示剪切应力。需要说明的是，剪切应力的值表示相对的数值，约“-1”的值为引起膜剥离的大小的应力值。
图12上部记载的“1”～“8”的数值表示多层布线的各层。例如，“1”表示第1精细层，“2”～“5”表示第2精细层。进而，“6”～“7”表示半球状层，“8”表示球状层。需要说明的是，也给出了接触层。
曲线(A)表示比较例的结构，即，表示比较例中由TEOS膜形成构成第1精细层的层间绝缘膜的情况。参见该曲线(A)可知，在第1层布线(第1精细层)与第2层布线(第2精细层)的边界剪切应力变得最大。这表示在构成第1层布线(第1精细层)的层间绝缘膜(高杨氏模量膜)、与构成第2层布线(第2精细层)的层间绝缘膜(低杨氏模量膜)之间施加有最大应力，因此，可知在比较例中，构成第2层布线(第2精细层)的层间绝缘膜(低杨氏模量膜)发生剥离的可能性高。
相对于此，曲线(B)表示本实施方式1的结构。即，表示本实施方式1中由SiOC膜(中杨氏模量膜)形成第1层布线(第1精细层)与第2层布线(第2精细层)的边界的情况。参见该曲线(B)可知，在第1层布线(第1精细层)与第2层布线(第2精细层)的边界产生的应力，在接触层与第1层布线(第1精细层)的边界被分散，变小。因此，根据表示本实施方式1的曲线(B)可知，与比较例相比，能够防止构成第2层布线(第2精细层)的层间绝缘膜(低杨氏模量膜)发生剥离。
需要说明的是，在本模拟中，使第1精细层为100～200nm，使第2精细层的厚度总计为200～2000nm，使半球状层的厚度总计为0～1000nm，使球状层的厚度总计为1000～3000nm。尝试改变数值，使设置在第2精细层、半球状层、球状层中的阻挡绝缘膜及蚀刻阻挡绝缘膜的厚度为30～60nm、使设置在精细层中的损坏保护膜DP的厚度为30～50nm，均能够得到良好的结果(根据本实施方式1，与比较例相比，能够防止构成第2层布线(第2精细层)的层间绝缘膜(低杨氏模量膜)的剥离)。需要说明的是，此处第1精细层的厚度十分重要，为100nm以下时应力的分散有可能变得不优异，可能无法充分抑制构成第2层布线(第2精细层)的层间绝缘膜(低杨氏模量膜)的剥离。第1精细层的厚度为200nm以上时，虽然在抑制剥离方面没有问题，但第1精细层本身变厚，布线延迟增大。
进而，比较本实施方式1与专利文献1时，在专利文献1中，使用为低介电常数的聚芳醚。由于该聚芳醚是通过涂布工序形成的，并不是通过等离子体CVD法形成的，所以与其他膜的密合力弱、剥离也弱。在该专利文献1中，在半导体基板上形成半导体元件，以覆盖该半导体元件的方式形成接触层间绝缘膜。在该接触层间绝缘膜上，形成与半导体元件进行电连接的柱塞。在形成有柱塞的接触层间绝缘膜上形成由通常的金属层形成的布线，以覆盖该布线的方式，形成由硼磷硅玻璃形成的平坦化绝缘层。在平坦化绝缘层上，形成由SiOC膜形成的第1绝缘层，以埋入该第1绝缘层的方式形成由铜膜形成的第1埋入布线。因此，形成在第1绝缘层、第1埋入布线与半导体元件之间设置布线层的结构，该布线层用埋入特性较高的硼磷硅玻璃等材料的绝缘膜进行覆盖。因此与本实施方式1相比，自半导体元件至第1埋入布线的途径长，在该途径内的布线周围存在的绝缘膜的介电常数也高，因此，布线延迟变得较大。进而工序变复杂，成本也升高。
进而，在本实施方式1中，由于接触层的层间绝缘膜需要使用半导体元件埋入特性良好的膜，所以使用TEOS类膜。在第1精细层中，为了使第1层布线的最小间距与第2精细层的第2层布线的最小间距相比稍小，需要提高第1层布线用的布线槽的加工精度。因此，使用与第2精细层的低杨氏模量的层间绝缘膜相相对介电常数较高的、中杨氏模量的层间绝缘膜。
需要说明的是，现实中存在称为环硼氮烷类绝缘膜的物质。该环硼氮烷类的绝缘膜，作为一例，相对介电常数为2.3、杨氏模量为60GPa，与如上所述的层间绝缘膜材料的材料特性不同。但是，使用该环硼氮烷类绝缘膜形成布线结构时，存在布线间的漏电流增大、TDDB特性恶化的问题，所以在本实施方式1中不使用。
本实施方式1的半导体器件如上所述地构成，以下一边参照附图一边说明其制造方法的一例。
首先，通过使用通常的半导体制造技术，如图13所示，在半导体基板1S上形成多个MISFETQ。接下来，如图14所示，在形成有多个MISFETQ的半导体基板1S上形成接触层间绝缘膜CIL。该接触层间绝缘膜CIL以覆盖多个MISFETQ的方式形成。具体而言，接触层间绝缘膜CIL例如由臭氧TEOS膜和等离子体TEOS膜的层合膜形成，所述臭氧TEOS膜通过使用臭氧与TEOS作为原料的热CVD法形成，所述等离子体TEOS膜配置在该臭氧TEOS膜上、通过使用TEOS作为原料的等离子体CVD法形成。需要说明的是，在臭氧TEOS膜的下层例如可以形成由氮化硅膜形成的蚀刻阻挡膜。
接着，如图15所示，通过使用光刻法技术及蚀刻技术，在接触层间绝缘膜CIL上形成接触孔CNT1。该接触孔CNT1以下述方式进行加工：贯通接触层间绝缘膜CIL，达到在半导体基板1S上形成的MISFETQ的源极区域或者漏极区域。
接下来，如图16所示，在形成于接触层间绝缘膜CIL上的接触孔CNT1中埋入金属膜，由此形成柱塞PLG1。具体而言，在形成有接触孔CNT1的接触层间绝缘膜CIL上，例如，使用溅射形成用作阻挡导体膜的钛/氮化钛膜。在钛/氮化钛膜上形成钨膜。由此，在接触孔CNT1的内壁(侧壁及底面)形成钛/氮化钛膜，在该钛/氮化钛膜上以埋入接触孔CNT1的方式形成钨膜。之后，通过CMP(Chemical Mechanical Polishing)法将形成在接触层间绝缘膜CIL上的不需要的钛/氮化钛膜及钨膜除去。由此，能够仅在接触孔CNT1内、形成埋入有钛/氮化钛膜和钨膜的柱塞PLG1。
接着，如图17所示，在形成有柱塞PLG1的接触层间绝缘膜CIL上形成层间绝缘膜IL1。该层间绝缘膜IL1例如由作为中杨氏模量膜的SiOC膜形成，例如，通过使用等离子体CVD法形成。如上所述，在本实施方式1中，其特征在于，由为中杨氏模量膜的SiOC膜形成层间绝缘膜IL1。
如图18所示，通过使用光刻法技术及蚀刻技术，在层间绝缘膜IL1中形成布线槽WD1。该布线槽WD1以下述方式形成：贯通由SiOC膜形成的层间绝缘膜IL1，底面达到接触层间绝缘膜CIL。由此，在布线槽WD1的底部柱塞PLG1的表面露出。
之后，如图19所示，在形成有布线槽WD1的层间绝缘膜IL1上形成阻挡导体膜(铜扩散防止膜)(未图示)。具体而言，阻挡导体膜由钽(Ta)、钛(Ti)、钌(Ru)、钨(W)、锰(Mn)及它们的氮化物及氮化硅化物、或它们的层合膜构成，例如，通过使用溅射法形成。
接下来，在形成于布线槽WD1的内部及层间绝缘膜IL1上的阻挡导体膜上，例如通过溅射法形成由薄铜膜形成的籽晶膜。通过以该籽晶膜为电极的电解电镀法形成铜膜Cu1。该铜膜Cu1以埋入布线槽WD1的方式形成。该铜膜Cu1例如由以铜为主体的膜形成。具体而言，由铜(Cu)或铜合金(铜(Cu)与铝(Al)、镁(Mg)、钛(Ti)、锰(Mn)、铁(Fe)、锌(Zn)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、钯(Pd)、银(Ag)、金(Au)、In(铟)、镧系金属、锕系金属等的合金)形成。需要说明的是，为铜合金的情况下，由于籽晶膜成为上述说明的合金，所以铜膜Cu1成为铜合金。以后出现的铜合金也同样。
接着，如图20所示，将形成在层间绝缘膜IL1上的不需要的阻挡导体膜及铜膜Cu1通过CMP法除去。由此，能够形成在布线槽WD1中埋入了阻挡导体膜和铜膜Cu1的第1层布线L1(第1精细层)。
之后，对形成有第1层布线L1的层间绝缘膜IL1的表面进行氨等离子体处理，清洗第1层布线L1的表面及层间绝缘膜IL1的表面。接下来，如图21所示，在形成有第1层布线L 1的层间绝缘膜IL1上形成阻挡绝缘膜BI1。该阻挡绝缘膜BI1例如由SiCN膜与SiCO膜的层合膜构成，例如，该层合膜能够通过CVD法形成。需要说明的是，本实施方式1中，对形成有第1层布线L1的层间绝缘膜IL1的表面进行利用氨等离子体处理的清洗处理后，由于形成阻挡绝缘膜BI1，所以层间绝缘膜IL1与阻挡绝缘膜BI1的密合性提高。
在阻挡绝缘膜BI1上形成层间绝缘膜IL2，在该层间绝缘膜IL2上形成损坏保护膜DP1。进而，在损坏保护膜DP1上形成CMP保护膜CMP1。具体而言，层间绝缘膜IL2例如由具有空隙的SiOC膜形成。因此，层间绝缘膜IL2为低介电常数膜，并且，为低杨氏模量膜。该具有空隙的SiOC膜例如能够通过使用等离子体CVD法形成。损坏保护膜DP1例如能够由SiOC膜形成，例如，能够通过等离子体CVD法形成。因此，可以说损坏保护膜DP1为中介电常数膜，并且，为中杨氏模量膜。进而，CMP保护膜CMP1例如由TEOS膜或者氧化硅膜构成。因此，可以说CMP保护膜CMP1为高介电常数膜，为高杨氏模量膜。
接下来，如图22所示，在CMP保护膜CMP1上形成由化学增幅型抗蚀剂构成的光致抗蚀剂膜FR1。对该光致抗蚀剂膜FR1进行曝光·显影处理，由此使光致抗蚀剂膜FR1形成图案。形成图案以使形成通孔的区域开口。之后，将已形成图案的光致抗蚀剂膜FR1作为掩模，对CMP保护膜CMP1、损坏保护膜DP1及层间绝缘膜IL2进行蚀刻。由此，能够贯通CMP保护膜CMP1、损坏保护膜DP1及层间绝缘膜IL2，形成露出阻挡绝缘膜BI1的通孔V1。可知由此阻挡绝缘膜BI1在蚀刻时作为蚀刻阻挡(etching stopper)起作用。
接着，如图23所示，将已经形成图案的光致抗蚀剂膜FR1除去，之后，在CMP保护膜CMP1上形成由化学增幅型抗蚀剂构成的光致抗蚀剂膜FR2，对该光致抗蚀剂膜FR2进行曝光·显影处理，由此使光致抗蚀剂膜FR2形成图案。光致抗蚀剂膜FR2形成图案，使形成布线槽的区域开口。此时，作为阻挡绝缘膜BI1形成SiCO膜，由此能够防止对光致抗蚀剂膜FR2的抗蚀剂中毒。所谓该抗蚀剂中毒，是以下说明的现象。即，上述氨等离子体处理中含有的氮及形成阻挡绝缘膜BI1的SiCN膜中含有的氮进行化学反应生成胺，该胺扩散到层间绝缘膜IL2中。该扩散的胺达到形成在层间绝缘膜IL2中的通孔V1。此时，对光致抗蚀剂膜FR2曝光在形成布线槽的图案中进行图案形成时，形成在通孔V1附近的光致抗蚀剂膜FR2为化学增幅抗蚀剂，该化学增幅抗蚀剂曝光时产生酸促进曝光反应，因此与从通孔V1扩散的碱即胺反应，酸中和。结果，通孔V1附近的光致抗蚀剂膜FR2失活，造成曝光不良的现象。发生该抗蚀剂中毒时，导致光致抗蚀剂膜FR2的图案形成变得不良。因此，在本实施方式1中，在为胺的产生源的SiCN膜上设置SiCO膜，防止在SiCN膜中产生的胺扩散。即，阻挡绝缘膜BI1由SiCN膜与SiCO膜的层合膜形成。该SiCN膜本身是作为具有防止来自铜布线的铜的扩散的功能的铜扩散防止膜起作用的膜，SiCO膜是用于防止在SiCN膜中产生的胺扩散、抑制抗蚀剂中毒的膜。需要说明的是，作为材料，为氧化硅膜或TEOS膜来代替SiCO膜也具有同样的效果，使用SiN膜代替SiCN膜时也具有同样的效果。
之后，如图24所示，通过将图案形成后的光致抗蚀剂膜FR2作为掩模的各向异性蚀刻，对CMP保护膜CMP1进行蚀刻。在此时的蚀刻中，位于CMP保护膜CMP1下层的损坏保护膜DP1变为蚀刻阻挡。如图25所示，将图案形成后的光致抗蚀剂膜FR2通过等离子体灰化处理除去。在该等离子体灰化处理时，由于在由低杨氏模量膜构成的层间绝缘膜IL2上未进行对应于布线槽的图案形成，所以不会对布线槽造成因进行等离子体灰化处理所引起的损坏。
接下来，如图26所示，通过回蚀法除去在通孔V1底部露出的阻挡绝缘膜BI1。由此，在通孔V1的底部露出第1层布线L1的表面。通过此时的回蚀法，从已经形成图案的CMP保护膜CMP1露出的损坏保护膜DP1及位于损坏保护膜DP1下层的层间绝缘膜IL2的一部分，也被蚀刻，形成布线槽WD2。如上所述，使用已经形成图案的光致抗蚀剂膜FR2，并且，将损坏保护膜DP1作为蚀刻阻挡，将CMP保护膜CMP1进行图案形成。之后，通过回蚀法，除去在通孔V1底面露出的阻挡绝缘膜BI1，同时对损坏保护膜DP1及层间绝缘膜IL2的一部分进行蚀刻，形成布线槽WD2，由此容易设定回蚀法的蚀刻条件。其原因在于，由SiCN膜及SiCO膜之类的SiC类绝缘膜构成阻挡绝缘膜BI1，并且，由SiOC膜构成损坏保护膜DP1及层间绝缘膜IL2，所以通过回蚀法对阻挡绝缘膜BI1进行蚀刻时，损坏保护膜DP1及层间绝缘膜IL2容易被蚀刻。进而，CMP保护膜CMP1由TEOS膜及氧化硅膜形成，这是由于，对由SiCN膜及SiCO膜构成的阻挡绝缘膜BI1进行蚀刻时，CMP保护膜CMP1难以被蚀刻(因为蚀刻选择比变大)。
接着，如图27所示，在形成有布线槽WD2的CMP保护膜CMP1上形成阻挡导体膜(铜扩散防止膜)(未图示)。具体而言，阻挡导体膜由钽(Ta)、钛(Ti)、钌(Ru)、钨(W)、锰(Mn)及它们的氮化物及氮化硅化物、或它们的层合膜构成，例如，通过使用溅射法形成。
接下来，在形成于布线槽WD2内部及CMP保护膜CMP1上的阻挡导体膜上，例如，通过溅射法形成由薄铜膜形成的籽晶膜。通过将该籽晶膜作为电极的电解电镀法形成铜膜Cu2。该铜膜Cu2以埋入布线槽WD2的方式形成。该铜膜Cu2例如由以铜作为主体的膜形成。具体而言，由铜(Cu)或铜合金(铜(Cu)与铝(Al)、镁(Mg)、钛(Ti)、锰(Mn)、铁(Fe)、锌(Zn)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、钯(Pd)、银(Ag)、金(Au)、In(铟)、镧系金属、锕系金属等的合金)形成。
接下来，如图28所示，将形成在CMP保护膜CMP1上的不需要的阻挡导体膜及铜膜Cu2通过CMP法除去。由此，将损坏保护膜DP1露出，并且，能够形成在布线槽WD2中埋入有阻挡导体膜与铜膜Cu2的第2层布线L2、和在通孔中埋入有阻挡导体膜与铜膜Cu2的柱塞PLG2。
为了耐受由此时的CMP法引起的研磨压力及划伤损坏，设置CMP保护膜CMP1。通过CMP法露出的损坏保护膜DP1，能够一定程度耐受由该CMP法引起的研磨压力及划伤损坏，在没有设置CMP保护膜CMP1的情况下，有可能无法充分耐受。进而，例如，利用CMP法实施研磨时，如果在未设置CMP保护膜CMP1及损坏保护膜DP1的状态下直接研磨由低杨氏模量膜形成的层间绝缘膜IL2的表面，则由低杨氏模量膜形成的层间绝缘膜IL2无法耐受由CMP法引起的研磨压力及划伤损坏，成为层间绝缘膜IL2被破坏、不良的原因。因此，在本实施方式1中，为了保护层间绝缘膜IL2及损坏保护膜DP1免受由CMP法引起的研磨的损害，设置CMP保护膜CMP1。
此时，在层间绝缘膜IL2上形成损坏保护膜DP1，在损坏保护膜DP1上形成CMP保护膜CMP1。此时，从杨氏模量的观点对各膜进行说明，在低杨氏模量膜(层间绝缘膜IL2)上形成中杨氏模量膜(损坏保护膜DP1)，在该中杨氏模量膜(损坏保护膜DP1)上形成高杨氏模量膜(CMP保护膜CMP1)。即，形成在低杨氏模量膜(层间绝缘膜IL2)与高杨氏模量膜(CMP保护膜CMP1)之间设置中杨氏模量膜(损坏保护膜DP1)的结构。因此，例如，在不设置中杨氏模量膜(损坏保护膜DP1)的状态下在低杨氏模量膜(层间绝缘膜IL2)上直接形成高杨氏模量膜(CMP保护膜CMP1)时，由CMP法引起的较大研磨压力作用于界面，低杨氏模量膜(层间绝缘膜IL2)可能剥离。相对于此，在本实施方式1中，在低杨氏模量膜(层间绝缘膜IL2)与高杨氏模量膜(CMP保护膜CMP1)之间，设置中杨氏模量膜(损坏保护膜DP1)。由此，由CMP法引起的研磨压力分散在低杨氏模量膜(层间绝缘膜IL2)与中杨氏模量膜(损坏保护膜DP1)的界面、和中杨氏模量膜(损坏保护膜DP1)与高杨氏模量膜(CMP保护膜CMP1)的界面。结果，在低杨氏模量膜(层间绝缘膜IL2)施加的研磨压力被缓和，能够防止由CMP法引起的研磨压力所导致的低杨氏模量膜(层间绝缘膜IL2)剥离。
通过利用CMP法进行研磨，能够除去CMP保护膜CMP1。因此，在利用CMP法进行的研磨结束后除去由高介电常数膜构成的CMP保护膜CMP1，由此能够实现第2层布线L2的低介电常数化，能够实现半导体器件(装置)的高速操作。如上所述，能够形成第2层布线L2。
之后，如图29所示，对形成有第2层布线L2的损坏保护膜DP1的表面实施氨等离子体处理，将第2层布线L2的表面及损坏保护膜DP1的表面进行清洗。接下来，在形成有第2层布线L2的损坏保护膜DP11上形成阻挡绝缘膜BI2。该阻挡绝缘膜BI2例如由SiCN膜与SiCO膜的层合膜构成，例如该层合膜能够通过CVD法形成。需要说明的是，本实施方式1中，对形成有第2层布线L2的损坏保护膜DP1的表面实施利用氨等离子体处理的清洗处理后，形成阻挡绝缘膜BI2，因此，提高损坏保护膜DP1与阻挡绝缘膜BI1的密合性。进而，可以说损坏保护膜DP1还具有保护低杨氏模量膜即层间绝缘膜IL2免受由氨等离子体处理引起的损坏的功能。通过重复上述制造工序，形成第3层布线L3～第5层布线L5。由此，能够形成第2精细层(第2层布线L2～第5层布线L5)。
接下来，说明在第2精细层上形成半球状层的工序。如图30所示，对形成有第5层布线L5的损坏保护膜DP4上的表面实施氨等离子体处理，对第5层布线L5的表面及损坏保护膜DP4的表面进行清洗。接下来，在形成有第5层布线L5的损坏保护膜DP4上形成阻挡绝缘膜BI5。该阻挡绝缘膜BI5例如由SiCN膜与SiCO膜的层合膜构成，例如，该层合膜能够通过CVD法形成。需要说明的是，本实施方式1中，对形成有第5层布线L5的损坏保护膜DP4的表面实施利用氨等离子体处理的清洗处理后，形成阻挡绝缘膜BI5，所以提高损坏保护膜DP4与阻挡绝缘膜BI5的密合性。
接着，在阻挡绝缘膜BI5上形成层间绝缘膜IL6。该层间绝缘膜IL6例如由中杨氏模量膜即SiOC膜形成，例如，通过使用等离子体CVD法形成。
如图31所示，通过使用光刻法技术及蚀刻技术，在层间绝缘膜IL6上形成布线槽WD3及通孔V2。该通孔V2以贯通由SiOC膜形成的层间绝缘膜IL6、底面达到第5层布线L5的方式形成。由此，在通孔V2的底部露出第5层布线L5的表面。
之后，如图32所示，在形成有布线槽WD3及通孔V2的层间绝缘膜IL6上形成阻挡导体膜(铜扩散防止膜)(未图示)。具体而言，阻挡导体膜由钽(Ta)、钛(Ti)、钌(Ru)、钨(W)、锰(Mn)及它们的的氮化物及氮化硅化物、或它们的层合膜构成，例如，通过使用溅射法形成。
接下来，在形成于布线槽WD3和通孔V2的内部及层间绝缘膜IL6上的阻挡导体膜上，例如，通过溅射法形成由薄铜膜形成的籽晶膜。通过以该籽晶膜作为电极的电解电镀法形成铜膜Cu3。该铜膜Cu3以埋入布线槽WD3及通孔V2的方式形成。该铜膜Cu3例如由以铜作为主体的膜形成。具体而言，由铜(Cu)或铜合金(铜(Cu)与铝(Al)、镁(Mg)、钛(Ti)、锰(Mn)、铁(Fe)、锌(Zn)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、钯(Pd)、银(Ag)、金(Au)、In(铟)、镧系金属、锕系金属等的合金)形成。
接着，如图33所示，将形成于层间绝缘膜IL6上的不需要的阻挡导体膜及铜膜Cu3通过CMP法除去。由此，能够形成在布线槽WD3中埋入有阻挡导体膜和铜膜Cu3的第6层布线L6、和在通孔V2中埋入有阻挡导体膜与铜膜Cu3的柱塞PLG6。如上所述，能够形成第6层布线L6。通过重复上述制造工序，也形成如图34所示的第7层布线L7。由此，能够形成半球状层(第6层布线L6～第7层布线L7)。
接下来，说明在半球状层上形成球状层的工序。如图35所示，对形成有第7层布线L7的层间绝缘膜IL7的表面实施氨等离子体处理，对第7层布线L7的表面及层间绝缘膜IL7的表面进行清洗。接下来，在形成有第7层布线L7的层间绝缘膜IL7上形成阻挡绝缘膜BI7a。该阻挡绝缘膜BI7a例如由SiCN膜与SiCO膜的层合膜构成，例如该层合膜能够通过CVD法形成。需要说明的是，本实施方式1中，对形成有第7层布线L7的层间绝缘膜IL7的表面实施利用氨等离子体处理的清洗处理后，形成阻挡绝缘膜BI7a，所以提高层间绝缘膜IL7与阻挡绝缘膜BI7a的密合性。
接着，在阻挡绝缘膜BI7a上形成层间绝缘膜IL8a。该层间绝缘膜IL8a例如由高杨氏模量膜即TEOS膜或氧化硅膜形成，例如，通过使用等离子体CVD法形成。进而，在层间绝缘膜IL8a上，形成蚀刻停止绝缘膜BI7b，在该蚀刻停止绝缘膜BI7b上形成层间绝缘膜IL8b。该蚀刻停止绝缘膜BI7b例如由SiCN膜形成，例如，该层合膜能够通过CVD法形成。另外，该层间绝缘膜IL8b例如由高杨氏模量膜即TEOS膜或氧化硅膜形成，例如，通过使用等离子体CVD法形成。
如图36所示，通过使用光刻法技术及蚀刻技术，在层间绝缘膜IL8b及蚀刻停止绝缘膜BI7b上形成布线槽WD4，并且，在层间绝缘膜IL8a及阻挡绝缘膜BI7a上形成通孔V3。该通孔V3以贯通由TEOS膜及氧化硅膜形成的层间绝缘膜IL8a、底面达到第7层布线L7的方式形成。由此，在通孔V3的底部露出第7层布线L7的表面。
之后，如图37所述，在形成有布线槽WD4的层间绝缘膜IL8b上及形成有通孔V3的层间绝缘膜IL8a上形成阻挡导体膜(铜扩散防止膜)(未图示)。具体而言，阻挡导体膜由钽(Ta)、钛(Ti)、钌(Ru)、钨(W)、锰(Mn)及它们的氮化物及氮化硅化物、或它们的层合膜构成，例如，通过使用溅射法形成。
接下来，在形成于布线槽WD4与通孔V3的内部及层间绝缘膜IL8b上的阻挡导体膜上，例如，通过溅射法形成由薄铜膜形成的籽晶膜。通过以该籽晶膜作为电极的电解电镀法形成铜膜Cu4。该铜膜Cu4以埋入布线槽WD4及通孔V3的方式形成。该铜膜Cu4例如由以铜作为主体的膜形成。具体而言，由铜(Cu)或铜合金(铜(Cu)与铝(Al)、镁(Mg)、钛(Ti)、锰(Mn)、铁(Fe)、锌(Zn)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、钯(Pd)、银(Ag)、金(Au)、In(铟)、镧系金属、锕系金属等的合金)形成。
接着，如图38所示，将形成在层间绝缘膜IL8b上的不需要的阻挡导体膜及铜膜Cu4通过CMP法除去。由此，能够形成在布线槽WD4中埋入有阻挡导体膜与铜膜Cu4的第8层布线L8、和在通孔V3中埋入有阻挡导体膜与铜膜Cu4的柱塞PLG8。如上所述，能够形成第8层布线L8。由此，能够形成球状层(第8层布线L8)。
接下来，如图39所示，在形成有第8层布线L8的层间绝缘膜IL8b上形成阻挡绝缘膜BI8，在该阻挡绝缘膜BI8上形成层间绝缘膜IL9。该阻挡绝缘膜BI8例如由SiCN膜与SiCO膜的层合膜构成，例如，该层合膜能够通过CVD法形成。另外，层间绝缘膜IL9例如由高杨氏模量膜即TEOS膜或氧化硅膜形成，例如，通过使用等离子体CVD法形成。形成贯通该层间绝缘膜IL9及阻挡绝缘膜BI8的通孔。
接着，在通孔的侧壁与底面、及层间绝缘膜IL9上形成将钛/氮化钛膜、铝膜、钛/氮化钛膜依次层合所得的层合膜，将该层合膜进行图案形成，由此形成柱塞PLG9和最上层布线L9。
之后，如图40所示，在形成有最上层布线L9的层间绝缘膜IL9上形成用作表面保护膜的钝化膜PAS。该钝化膜PAS例如由氧化硅膜与配置在该氧化硅膜上的氮化硅膜形成，例如能够通过CVD法形成。如图41所示，通过使用光刻法技术及蚀刻技术，在钝化膜PAS中形成开口部，将最上层布线L9的一部分露出，形成焊盘PD。
接着，如图42所示，在露出焊盘PD的钝化膜PAS上形成聚酰亚胺膜PI。通过将该聚酰亚胺膜PI进行图案形成，使焊盘PD露出。如上所述，能够在半导体基板1S上形成MISFET及多层布线。
接下来，如图43所示，通过切割半导体基板1S，得到多个半导体芯片CHP。在图43中，给出了1个半导体芯片CHP，在该半导体芯片CHP的主面侧(元件形成面侧)形成焊盘PD。
接着，如图44所示，在布线基板WB上搭载半导体芯片CHP。此时，在布线基板WB的芯片搭载面侧形成端子TE。如图45所示，将形成于半导体芯片CHP上的焊盘PD、与形成于布线基板WB上的端子TE通过由金属线等形成的金属丝W连接。之后，如图46所示，以覆盖半导体芯片CHP及金属丝W的方式用树脂MR进行封固。
接下来，如图47所示，在布线基板WB的背面(与芯片搭载面相反侧的面)形成用作外部连接端子的焊锡球SB。如图48所示，能够通过将布线基板WB进行单片化，制造图2所示的本实施方式1的半导体器件。
如上所述完成的封装(半导体器件)为了能够在各种温度条件下使用，需要即使应对范围较广的温度变化也正常工作。从这方面考虑，半导体芯片在被封装化后，实施温度循环试验。
例如，对用树脂将半导体芯片封固后的封装实施温度循环试验时，由于在树脂和半导体芯片中热膨胀率及杨氏模量不同，所以半导体芯片上被施加应力。此时，在半导体芯片内产生的应力越靠近多层布线层的下层越大，并且，杨氏模量不同的界面被施加最大应力。
此处，根据本实施方式1，在一体化的高杨氏模量层(半导体基板1S与接触层间绝缘膜CIL)与层间绝缘膜IL2(低杨氏模量膜)之间，形成为中杨氏模量膜的层间绝缘膜IL1。此时，杨氏模量不同的界面包括：一体化的高杨氏模量层与层间绝缘膜IL1(中杨氏模量膜)的界面、和层间绝缘膜IL 1(中杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面。即，在本实施方式1中，杨氏模量不同的界面包括2个界面，即，一体化的高杨氏模量层与层间绝缘膜IL1(中杨氏模量膜)的界面、和层间绝缘膜IL1(中杨氏模量膜)与层间绝缘膜IL2(低介电常数膜)的界面。因此，在由高杨氏模量膜构成层间绝缘膜IL1的情况下，应力集中于1个界面上，在本实施方式1中，由中杨氏模量膜构成层间绝缘膜IL1，存在2个杨氏模量不同的界面，所以应力在该2个界面分散。因此，在本实施方式1中，能够将在各个界面产生的应力的大小减小。结果，能够得到能够防止层间绝缘膜IL2(低杨氏模量膜)从层间绝缘膜IL2(低杨氏模量膜)与层间绝缘膜IL1(中杨氏模量膜)之间的界面剥离的显著效果。
为了简单易懂地说明本实施方式1的特征，忽略在构成第1精细层的层间绝缘膜IL1(中杨氏模量膜)与构成第2精细层的层间绝缘膜IL2(低杨氏模量膜)之间形成的阻挡绝缘膜BI1(高杨氏模量膜)进行说明，但即使在设置该阻挡绝缘膜BI1(高杨氏模量膜)的情况下，根据本实施方式1，也能够防止层间绝缘膜IL2(低杨氏模量膜)的膜剥离。其原因在于，通过由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，能够使一体化的高杨氏模量层与构成第2精细层的层间绝缘膜IL2不直接接触地分离，并且能够分散应力。
接下来，说明本实施方式1的进一步的特征。本实施方式1中，例如，由具有空隙的SiOC膜形成构成第2精细层的层间绝缘膜IL2。该具有空隙的SiOC膜为低介电常数膜，且为低杨氏模量膜。在本实施方式1中，通过等离子体CVD法形成具有空隙的SiOC膜。这是本实施方式1的进一步的特征。即，本实施方式1中，主要着眼于通过由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，使一体化的高杨氏模量层与构成第2精细层的层间绝缘膜IL2不直接接触地分离。该构成由于增大层间绝缘膜IL2的粘合力，所以能够获得更加显著的效果。层间绝缘膜IL2例如与阻挡绝缘膜BI1直接接触，但如果使该接触更加牢固，则进而能够防止层间绝缘膜IL2的剥离。因此，在本实施方式1中，通过等离子体CVD法形成构成层间绝缘膜IL2的具有空隙的SiOC膜。其原因在于，根据等离子体CVD法，能够赋予高能量，形成牢固的结合，所以能够形成具有牢固的结合的层间绝缘膜IL2。
因此，从由具有牢固的粘合力的膜形成层间绝缘膜IL2的观点考虑，在本实施方式1中，期望在层间绝缘膜IL2中不使用PAE(聚芳醚)等膜。其原因在于，PAE通常通过涂布法形成，所以与等离子体CVD法相比密合力差。如上所述，本实施方式1的特征在于，通过由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，能够使一体化的高杨氏模量层与构成第2精细层的层间绝缘膜IL2不直接接触地分离，并且使应力分散，该特征通过由等离子体CVD法形成构成层间绝缘膜IL2的绝缘膜，能够得到更大的效果。
进而，针对本实施方式1的其他特征也进行说明。通常，在半导体装置中存在在金属与绝缘膜的界面密合性变差的问题。例如，如图3所示，适当地设置第2层布线L2的布线图案，在电源环的附近区域等中，特别是金属布线的比例变大。此时，一般认为是如下情况，即，由覆盖半导体芯片的树脂与半导体芯片的热膨胀率及杨氏模量的不同引起的应力，施加到电源环附近区域等金属布线的比例较多的区域(第2层布线L2的一部分区域)。在这种情况下，在本实施方式1中，在由低杨氏模量膜构成的层间绝缘膜IL2上形成损坏保护膜DP1。因此，能够对损坏保护膜DP1的表面实施氨等离子体处理且不会对低杨氏模量膜即层间绝缘膜IL2造成损坏。这意味着损坏保护膜DP1与阻挡绝缘膜BI2的密合力提高，即使在金属布线的比例较多的区域，也能够防止在上述应力作用下导致损坏保护膜DP1与阻挡绝缘膜BI2的界面剥离。
进而，在本实施方式1中，形成在层间绝缘膜IL2上形成损坏保护膜DP1、在该损坏保护膜DP1上形成阻挡绝缘膜BI2的结构。这可以说是如下结构，即，在低杨氏模量膜(层间绝缘膜IL2)与高杨氏模量膜(阻挡绝缘膜BI2)之间形成中杨氏模量膜(损坏保护膜DP1)的结构。因此，在低杨氏模量膜(层间绝缘膜IL2)与高杨氏模量膜(阻挡绝缘膜BI2)之间施加的应力，通过形成中杨氏模量膜(损坏保护膜DP1)被分散。结果，能够抑制由上述应力导致的低杨氏模量膜(层间绝缘膜IL2)的剥离。
(实施方式2)
在上述实施方式1中，对用树脂封固整个半导体芯片的封装进行说明，在本实施方式2中，对用树脂封固一部分半导体芯片的封装进行说明。
图49为表示本实施方式2中的封装的构成例的剖面图。在图49中，在布线基板WB上搭载半导体芯片CHP。具体而言，在半导体芯片CHP上形成凸点电极(突起电极)BMP，在布线基板WB上搭载半导体芯片CHP，使该凸点电极BMP与形成于布线基板WB上的端子(未图示)电连接。在布线基板WB的背面形成作为外部连接端子起作用的焊锡球SB。在布线基板WB中，形成在布线基板WB主面的端子与形成在布线基板WB背面的焊锡球SB，通过形成于布线基板WB内部的布线(未图示)电连接。因此，形成于半导体芯片CHP上的凸点电极BMP与用作外部连接端子的焊锡球SB电连接。即，在如图49所示的封装中，能够如下构成，即半导体芯片CHP与外部电路经焊锡球SB进行电连接。
进而，在如图49所示的封装中，将连接半导体芯片CHP与布线基板WB的凸点电极BMP用称作底部填充物(Underfill)UF的树脂进行封固。即，在如图49所示的封装中，以覆盖凸点电极BMP的方式形成底部填充物UF，通过底部填充物UF保护凸点电极BMP免受湿度及温度等外部环境的损害，同时提高利用凸点电极BMP的连接强度。另外，用罩部COV覆盖半导体芯片CHP的上面。
由此，在如图49所示的封装中，用底部填充物UF来封固半导体芯片CHP的一部分(凸点电极BMP)，因此由于温度循环试验中的温度变化，应力作用于半导体芯片CHP上。即，温度循环试验引起的范围较广的温度变化施加在封装上时，由于半导体芯片CHP与底部填充物UF的热膨胀率及杨氏模量的不同，在半导体芯片CHP上产生应力。在半导体芯片CHP中产生应力时，可能在形成于半导体芯片CHP内的多层布线中产生膜剥离等问题。在本实施方式2的封装中也产生与上述实施方式1中的封装相同的问题。
因此，在本实施方式2中，与上述实施方式1(图3)同样地，对层间绝缘膜的构成进行了研究。具体而言，如图3所示，构成第1精细层的层间绝缘膜IL1例如由SiOC膜构成。即，构成第1精细层的层间绝缘膜IL1由中介电常数膜、中杨氏模量膜、换而言之由中密度膜构成。特别是对于层间绝缘膜IL1来说，从特征的功能来说，层间绝缘膜IL1由中杨氏模量膜构成。通过如上所述由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，即使在层间绝缘膜的一部分(第2精细层)中使用介电常数低于氧化硅膜的低介电常数膜时，也能够防止低介电常数膜的膜剥离，提高半导体器件的可靠性。
接下来，一边参照附图一边说明本实施方式2中的半导体器件的制造方法。从图13至图42的工序与上述实施方式1相同。接着，如图50所示，在将焊盘PD开口后的聚酰亚胺膜PI上，形成凸点下金属膜(Under Bump Metallurgy)UBM。凸点下金属膜UBM例如能够使用溅射法形成，例如，通过钛膜、镍膜、钯膜、钛·钨合金属膜、氮化钛膜或者金属膜等的单层膜或层合膜形成。此处，凸点下金属膜UBM除了提高凸点电极与焊盘及表面保护膜的粘合性的功能之外，还具有阻挡功能，所述阻挡功能是指能够抑制或防止下述金属元素的移动，即，在此后的工序中形成的金属膜的金属元素向多层布线等中移动、及相反地构成多层布线的金属元素向金属膜侧中移动。在凸点下金属膜UBM上形成光致抗蚀剂膜FR3。
接着，如图51所示，通过使用光刻法技术，将光致抗蚀剂膜FR3进行图案形成。光致抗蚀剂膜FR3形成图案，使焊盘PD上的凸点电极形成区域开口。即，通过将光致抗蚀剂膜FR3进行图案形成，形成露出焊盘PD的开口部OP。
接下来，如图52所述，通过使用电镀法，在露出焊盘PD的开口部OP内形成金属膜PF。由此，在焊盘PD上层合形成金属膜PF。之后，如图53所示，将已经形成图案的光致抗蚀剂膜FR3及形成在该光致抗蚀剂膜FR下层的凸点下金属膜UBM除去。由此，在焊盘PD上形成凸点电极BMP。如图54所示，对半导体基板1S实施回流处理(热处理)，由此使凸点电极BMP的形状为球状。如上所述，能够在半导体基板1S上形成MISFET、多层布线及凸点电极BMP。
接下来，如图55所示，通过切割半导体基板1S，得到多个半导体芯片CHP。在图55中，给出了1个半导体芯片CHP，在该半导体芯片CHP的主面侧(元件形成面侧)形成凸点电极BMP。
接着，如图56所示，在布线基板WB上搭载半导体芯片CHP。此时，以形成在半导体芯片CHP上的凸点电极BMP与形成在布线基板WB上的端子(未图示)接触的方式，在布线基板WB上搭载半导体芯片CHP。如图57所示，涂布底部填充物UF使其覆盖配置于半导体芯片CHP与布线基板WB的间隙中的凸点电极BMP。之后，如图58所示，在布线基板WB的背面(与芯片搭载面相反侧的面)形成用作外部连接端子的焊锡球SB。如图59所示，在半导体芯片CHP的上部安装罩部，同时将布线基板WB进行单片化，由此能够制造如图49所示的本实施方式2中的半导体器件。
在本实施方式2的半导体器件中，由于半导体芯片CHP与底部填充物UF接触，所以在施加温度循环时，由于半导体芯片CHP与底部填充物UF的热膨胀率及杨氏模量的不同，在半导体芯片CHP上施加应力。特别是，在半导体芯片内产生的应力越靠近多层布线层的下层越大，并且，在杨氏模量不同的界面施加最大应力。但是，根据本实施方式2，如图54所示，由于由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，所以能够使一体化的高杨氏模量层(半导体基板1S与接触层间绝缘膜CIL)与构成第2精细层的层间绝缘膜IL2不直接接触地分离，能够分散应力。结果，能够防止由低杨氏模量膜构成的层间绝缘膜IL2的膜剥离。
(实施方式3)
在上述实施方式1及上述实施方式2中，对BGA(Ball GridArray)型封装进行说明，但在本实施方式3中，对使用了导线框的QFP(Quad Flat Package)型封装进行说明。
图60对本实施方式3的封装的构成例进行说明。在图60中，在裸片焊盘DP上搭载半导体芯片CHP，在该裸片焊盘DP周围形成框部FP。形成于半导体芯片CHP中的焊盘PD通过金属丝W与内部导线IL电连接。半导体芯片CHP、金属丝W、内部导线IL、裸片焊盘DP及框部FP被树脂MR封固。外部导线OL从该树脂MR露出。
如上所述，在如图60所示的封装中，由于全部半导体芯片CHP被树脂MR封固，所以通过温度循环试验中的温度变化，在半导体芯片CHP中施加应力。即，由温度循环试验导致的范围较广的温度变化施加在封装上时，由于半导体芯片CHP与树脂MR的热膨胀率及杨氏模量的不同在半导体芯片CHP上产生应力。在半导体芯片CHP中产生应力时，有可能发生在形成于半导体芯片CHP内的多层布线中产生膜剥离的问题。在本实施方式3的封装中，也产生与上述实施方式1的封装相同的问题。
因此，在本实施方式3中，也与上述实施方式1(图3)同样地，对层间绝缘膜的构成进行研究。具体而言，如图3所示，构成第1精细层的层间绝缘膜IL1例如由SiOC膜构成。即，构成第1精细层的层间绝缘膜IL1由中介电常数膜、中杨氏模量膜、换而言之由中密度膜构成。特别是对于层间绝缘膜IL1从特征的功能来说，层间绝缘膜IL1由中杨氏模量膜构成。如上所述由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，由此即使在层间绝缘膜的一部分(第2精细层)使用介电常数低于氧化硅膜的低介电常数膜时，也能够防止低介电常数膜的膜剥离，提高半导体器件的可靠性。
接下来，一边参照附图一边说明本实施方式3的半导体器件的制造方法。图13至图42的工序与上述实施方式1相同。由此，能够在半导体基板1S上形成MISFET及多层布线。之后，通过切割半导体基板1S，得到多个半导体芯片。
接着，准备如图61所示的导线框LF。如图61所示，导线框LF主要具有搭载半导体芯片的裸片焊盘DP、框部FP、内部导线IL、和外部导线OL。在导线框LF中，被分型线ML包围的区域是被树脂体封固的区域。以下，说明使用如上所述构成的导线框LF制造封装的工序。
图62表示导线框的一个剖面。如图62所示，在中央部配置裸片焊盘DP，在包围该裸片焊盘DP的周围形成框部FP，在该外侧形成内部导线IL。
接下来，如图63所示，在裸片焊盘DP上搭载半导体芯片CHP。半导体芯片CHP与裸片焊盘DP，例如通过晶片贴膜(Die AttachFilm)(未图示)及粘合材(未图示)等粘合。
之后，如图64所示，将形成于半导体芯片CHP上的焊盘PD与内部导线IL用金属丝W电连接。如图65所示，以覆盖半导体芯片CHP、金属丝W、内部导线IL、裸片焊盘DP及框部FP的方式用树脂MR进行封固。之后，形成未图示的外部导线，能够制造图60所示的本实施方式3的半导体器件。
在本实施方式3的半导体器件中，由于半导体芯片CHP被树脂MR封固，所以在施加温度循环时，因半导体芯片CHP与树脂MR的热膨胀率及杨氏模量的不同使得在半导体芯片CHP中施加应力。特别是，在半导体芯片内产生的应力越靠近多层布线层的下层越大，并且，在杨氏模量不同的界面施加最大应力。但是，根据本实施方式3，如图3所示，由于由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，所以能够使一体化的高杨氏模量层(半导体基板1S与接触层间绝缘膜CIL)与构成第2精细层的层间绝缘膜IL2不直接接触地分离，能够分散应力。结果，能够防止由低杨氏模量膜构成的层间绝缘膜IL2的膜剥离。
(实施方式4)
在上述实施方式1中，说明在构成半球状层的层间绝缘膜IL6、IL7中使用SiOC膜的例子，在本实施方式4中，说明在构成半球状层的层间绝缘膜中使用TEOS膜或者氧化硅膜的例子。即，在上述实施方式1中，在构成半球状层的层间绝缘膜IL6、IL7中使用中杨氏模量膜，但在本实施方式4中，在构成半球状层的层间绝缘膜中使用高杨氏模量膜。本实施方式4的除此之外的构成也与上述实施方式1相同。
图66为表示本实施方式4的半导体器件装置结构的剖面图。在图66中，本实施方式4的装置结构与上述实施方式1的装置结构基本相同。不同之处在于，如图66所示在本实施方式4中构成半球状层(第6层布线L6、第7层布线L7)的层间绝缘膜IL10及层间绝缘膜IL11由为高杨氏模量膜的TEOS膜或者氧化硅膜构成。由此，在本实施方式4中，具有能够提高半球状层的机械强度的优点。
例如，在电特性检查时焊盘PD与探针(probe)接触，此时半球状层易于被探针损坏。进而，在将半导体基板1S单片化为多个半导体芯片的切割工序等装配工序中，半球状层是比位于下层的第2精细层易受损坏的层。从这方面考虑，为了具有对上述各种损坏的耐性，半球状层需要具有一定程度的机械强度。考虑到这方面，在上述实施方式1中，由中杨氏模量膜形成构成半球状层的层间绝缘膜IL6、IL7，但在这种情况下机械强度也有可能不充足。因此，在构成半球状层的层间绝缘膜IL10、IL11中使用在本实施方式1中机械强度高于SiOC膜(中杨氏模量膜)的TEOS膜及氧化硅膜，由此提高对探针损坏等的耐性。
在如上所述构成的本实施方式4中，施加温度循环时，由于半导体芯片与树脂的热膨胀率及杨氏模量的不同，导致在半导体芯片上施加应力。特别是，在半导体芯片内产生的应力越靠近多层布线层的下层越大，并且，在杨氏模量不同的界面施加最大应力。该特性不受构成半球状层的层间绝缘膜的材质的影响。因此，在形成与上述实施方式1基本相同的结构的本实施方式4中，如图66所示，由于由中杨氏模量膜形成构成第1精细层的层间绝缘膜IL1，所以也能够使一体化的高杨氏模量层(半导体基板1S与接触层间绝缘膜CIL)与构成第2精细层的层间绝缘膜IL2不直接接触地分离，能够分散应力。结果，能够防止由低杨氏模量膜构成的层间绝缘膜IL2的膜剥离，这与上述实施方式1相同。
说明实际上根据本实施方式4能够降低应力。图67为表示自半导体基板表面的距离与剪切应力的关系的图形。在图67中，横轴表示自半导体基板表面的距离(nm)，纵轴表示剪切应力。需要说明的是，剪切应力的值表示相对的数值，大概“-1”的值为引起膜剥离的大小的应力值。
图12的上部记载的“1”～“8”的数值表示多层布线的各层。例如，“1”表示第1精细层，“2”～“5”表示第2精细层。进而，“6”～“8”表示半球状层和球状层。需要说明的是，还给出接触层。
在本实施方式4中，给出由SiOC膜(中杨氏模量膜)形成第1层布线(第1精细层)与第2层布线(第2精细层)的边界的情况。由该曲线可知，在第1层布线(第1精细层)与第2层布线(第2精细层)的边界产生的应力，分散于接触层与第1层布线(第1精细层)的边界、变小。即，如图67所示，在接触层与第1层布线的边界产生的应力、和在第1层布线与第2层布线的边界产生的应力，均被抑制为与容易引起膜剥离的应力值“-1”相比足够小的值。这表示，通过由中杨氏模量膜形成第1层布线，能够使一体化的高杨氏模量层(半导体基板1S与接触层间绝缘膜CIL)与构成第2精细层的层间绝缘膜IL2不直接接触地分离，能够使应力分散。因此，根据表示本实施方式4的曲线可知，能够充分防止构成第2层布线(第2精细层)的层间绝缘膜(低杨氏模量膜)的剥离。
(实施方式5)
在上述实施方式1中，已经对由中杨氏模量膜构成构成第1精细层的层间绝缘膜IL1的例子进行了说明，在本实施方式5中，针对由中杨氏模量膜、低杨氏模量膜与中杨氏模量膜的层合膜形成构成第1精细层的层间绝缘膜的例子进行说明。
图68为表示本实施方式5的半导体器件的装置结构的剖面图。在图68中，本实施方式5的装置结构具有与上述实施方式1的装置结构(图3参照)大致相同的结构。不同之处在于构成第1精细层的层间绝缘膜的结构。具体而言，在本实施方式5中，如图68所示，由层间绝缘膜IL1a、形成于该层间绝缘膜IL1a上的层间绝缘膜IL1b和形成于层间绝缘膜IL1b上的层间绝缘膜IL1c形成构成第1精细层的层间绝缘膜。此时，层间绝缘膜IL1a由SiOC膜、HSQ膜或者MSQ膜等中杨氏模量膜构成，层间绝缘膜IL1b由具有空隙的SiOC膜、具有空隙的HSQ膜或者具有空隙的MSQ膜等低杨氏模量膜构成。另一方面，层间绝缘膜IL1c由中杨氏模量膜构成，所述中杨氏模量膜由SiOC膜、HSQ膜或者MSQ膜等形成。
以下说明这样构成的理由。首先，基本上构成第1精细层的第1层布线L1被微细化，布线间隔也变窄。由此，埋入布线间的层间绝缘膜的介电常数成为问题。即，层间绝缘膜的介电常数升高时，构成第1层布线L1的布线间的寄生电容增加，产生信号延迟。从防止该信号延迟的观点考虑，期望尽量降低构成第1精细层的层间绝缘膜的介电常数。因此，在本实施方式5中，首先，由为低介电常数膜的层间绝缘膜IL1b形成构成第1精细层的层间绝缘膜。即，为了降低介电常数，层间绝缘膜IL1b由具有空隙的SiOC膜构成。通过由具有空隙的SiOC膜构成层间绝缘膜IL1b，能够实现层间绝缘膜的低介电常数化，但是另一方面，层间绝缘膜IL1b成为机械强度低的低杨氏模量膜。因此，为了增强层间绝缘膜IL1b的机械强度，在层间绝缘膜IL1b上，形成由中杨氏模量膜构成的层间绝缘膜IL1c。即，层间绝缘膜IL1c是为了增强位于下层的层间绝缘膜IL1b的机械强度以及为了保护层间绝缘膜IL1b免受各种损坏而设置的膜。
接着，说明层间绝缘膜IL1a的重要功能。例如，在未形成层间绝缘膜IL1a的情况下，为低杨氏模量膜的层间绝缘膜IL1b与为高杨氏模量膜的接触层间绝缘膜CIL接触。进而，由于该接触层间绝缘膜CIL形成于半导体基板1S上，所以由半导体基板1S与接触层间绝缘膜CIL形成的一体的高杨氏模量层，与为低杨氏模量膜的层间绝缘膜IL1b直接接触。
在本实施方式5中也同样地，在施加温度循环时，由于半导体芯片与树脂的热膨胀率及杨氏模量的不同，导致在半导体芯片上施加应力。特别是，在半导体芯片内产生的应力越靠近多层布线层的下层越大，并且，在杨氏模量不同的界面被施加最大应力。因此，在本实施方式5的情况下，不形成层间绝缘膜IL1a时，在一体的高杨氏模量层与为低杨氏模量膜的层间绝缘膜IL1b的边界被施加最大的应力。结果，产生层间绝缘膜IL1b的膜剥离。
因此，在本实施方式5中，在为低杨氏模量膜的层间绝缘膜IL1b的下层，形成中杨氏模量膜即层间绝缘膜IL1a。如上所述，根据本实施方式5在由低杨氏模量膜形成的层间绝缘膜IL1b的下层形成由中杨氏模量膜形成的层间绝缘膜IL1a形成，因此能够使一体化的高杨氏模量层(半导体基板1S与接触层间绝缘膜CIL)与层间绝缘膜IL1b不直接接触地分离，能够分散应力。结果能够防止由低杨氏模量膜构成的层间绝缘膜IL1b的膜剥离。
本实施方式5的半导体器件如上所述地构成，以下一边参照附图一边说明其制造方法。由图13至图16所示的工序与上述实施方式1相同。接下来，如图69所示，在形成有柱塞PLG1的接触层间绝缘膜CIL上，依次形成层间绝缘膜IL1a、层间绝缘膜IL1b及层间绝缘膜IL1c。层间绝缘膜IL1a例如由为中杨氏模量膜的SiOC膜构成，例如能够通过使用CVD法形成。层间绝缘膜IL1b例如由为低杨氏模量膜的具有空隙的SiOC膜构成，例如，能够通过使用CVD法形成。另外，层间绝缘膜IL1c例如由为中杨氏模量膜的SiOC膜构成，例如，能够通过使用CVD法形成。
接着，如图70所示，通过使用光刻法技术及蚀刻技术，贯通层间绝缘膜IL1a～IL1c，形成在底面露出柱塞PLG1的布线槽WD1。
之后，如图71所示，在形成有布线槽WD1的层间绝缘膜IL1c上形成阻挡导体膜(铜扩散防止膜)(未图示)。具体而言，阻挡导体膜由钽(Ta)、钛(Ti)、钌(Ru)、钨(W)、锰(Mn)及它们的氮化物及氮化硅化物、或它们的层合膜构成，例如，通过使用溅射法形成。
接下来，在形成于布线槽WD1内部及层间绝缘膜IL1c上的阻挡导体膜上，例如，通过溅射法形成由薄铜膜形成的籽晶膜。于是，通过以该籽晶膜作为电极的电解电镀法形成铜膜Cu1。以埋入布线槽WD1的形式形成该铜膜Cu1。该铜膜Cu1例如由以铜作为主体的膜形成。具体而言，由铜(Cu)或铜合金(铜(Cu)与铝(Al)、镁(Mg)、钛(Ti)、锰(Mn)、铁(Fe)、锌(Zn)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、钯(Pd)、银(Ag)、金(Au)、In(铟)、镧系金属、锕系金属等合金)形成。
接着，如图72所示，将形成在层间绝缘膜IL1c上的不需要的阻挡导体膜及铜膜Cu1通过CMP法除去。由此，能够在布线槽WD1上形成埋入有阻挡导体膜和铜膜Cu1的第1层布线L1(第1精细层)。需要说明的是，设置层间绝缘膜IL1c作为针对该CMP法的研磨压力的阻挡膜，具有防止CMP对层间绝缘膜IL1b的研磨压力的功能。
其后的工序与上述实施方式1相同。由此，能够制造本实施方式5的半导体器件。
以上，基于实施方式具体说明本发明人研究的发明，但本发明不限于上述实施方式，不言而喻，在不脱离该主旨的范围内可以进行各种改变。
产业上的可利用性
本发明能够广泛用于制造半导体器件的制造业。
符号说明
1S     半导体基板
BI1    阻挡绝缘膜
BI1a   SiCN膜
BI1b   SiCO膜
BI2    阻挡绝缘膜
BI3    阻挡绝缘膜
BI4    阻挡绝缘膜
BI5    阻挡绝缘膜
BI6    阻挡绝缘膜
BI6a   SiCN膜
BI6b   SiCO膜
BI7a   阻挡绝缘膜
BI7a1  SiCN膜
BI7a2  SiCO膜
BI7b   蚀刻停止绝缘膜
BI8    阻挡绝缘膜
BM1    阻挡导体膜
BM2    阻挡导体膜
BM7    阻挡导体膜
BM8    阻挡导体膜
BMP    凸点电极
CHP    半导体芯片
CIL    接触层间绝缘膜
CMP1   CMP保护膜
CNT1   接触孔
COV    罩部
CP     布线
Cu1    铜膜
Cu2    铜膜
Cu3    铜膜
Cu4    铜膜
DP     裸片焊盘
DP1    损坏保护膜
DP2    损坏保护膜
DP3    损坏保护膜
DP4    损坏保护膜
FP     框部
FR1    光致抗蚀剂膜
FR2    光致抗蚀剂膜
FR3    光致抗蚀剂膜
IL     内部导线
IL1    层间绝缘膜
IL1a   层间绝缘膜
IL1b   层间绝缘膜
IL1c   层间绝缘膜
IL2    层间绝缘膜
IL3    层间绝缘膜
IL4    层间绝缘膜
IL5    层间绝缘膜
IL6    层间绝缘膜
IL7    层间绝缘膜
IL8a   层间绝缘膜
IL8b   层间绝缘膜
IL9    层间绝缘膜
IL10   层间绝缘膜
IL11   层间绝缘膜
LF     导线框
L1     第1层布线
L2     第2层布线
L3     第3层布线
L4     第4层布线
L5     第5层布线
L6     第6层布线
L7     第7层布线
L8     第8层布线
L9     最上层布线
ML     分型线
MR     树脂
OL     外部导线
OP     开口部
PAS    钝化膜
PD     焊盘
PF     金属膜
PI     聚酰亚胺膜
PLG1    柱塞
PLG2    柱塞
PLG3    柱塞
PLG4    柱塞
PLG5    柱塞
PLG6    柱塞
PLG7    柱塞
PLG8    柱塞
PLG9    柱塞
Q       MISFET
SB      焊锡球
TE      端子
UBM     凸点下金属膜
UF      底部填充物
V1      通孔
V2      通孔
V3      通孔
W       金属丝
WB      布线基板
WD1     布线槽
WD2     布线槽
WD3     布线槽
WD4     布线槽

Claims (75)

1.一种半导体器件的制造方法，其特征在于，包括下述工序，
(a)工序，在半导体基板上形成MISFET，
(b)工序，在覆盖所述MISFET的所述半导体基板上形成接触层间绝缘膜，
(c)工序，在所述接触层间绝缘膜内形成第1柱塞，将所述第1柱塞与所述MISFET电连接，
(d)工序，在形成了所述第1柱塞的所述接触层间绝缘膜上形成第1层间绝缘膜，
(e)工序，形成埋入到所述第1层间绝缘膜内的第1层布线，将所述第1层布线与所述第1柱塞进行电连接，
(f)工序，在形成了所述第1层布线的所述第1层间绝缘膜上形成第2层间绝缘膜，
(g)工序，形成埋入到所述第2层间绝缘膜内的第2柱塞及第2层布线，通过所述第2柱塞将所述第2层布线与所述第1层布线电连接，
(h)工序，在所述第2层间绝缘膜上进一步形成多层布线，
(i)工序，在所述多层布线的最上层布线上形成钝化膜，
(j)工序，在所述钝化膜中形成开口部，从所述开口部露出所述最上层布线的一部分，由此形成焊盘，
(k)工序，将所述半导体基板单片化为半导体芯片，和
(l)工序，将所述半导体芯片封装，
所述(l)工序包括至少将所述半导体芯片的形成所述MISFET的一侧即主面侧的一部分用树脂封固的工序，
在所述接触层间绝缘膜、所述第1层间绝缘膜和所述第2层间绝缘膜中，所述接触层间绝缘膜由杨氏模量最高的高杨氏模量膜形成，所述第2层间绝缘膜由杨氏模量最低的低杨氏模量膜形成，所述第1层间绝缘膜由杨氏模量低于所述接触层间绝缘膜、并且杨氏模量高于所述第2层间绝缘膜的中杨氏模量膜形成。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述(l)工序包括下述工序，
(l1)工序，准备表面具有端子的布线基板，
(l2)工序，在所述布线基板上搭载所述半导体芯片，
(l3)工序，用金属丝将形成在所述半导体芯片上的所述焊盘、与形成在所述布线基板上的所述端子进行电连接，和
(l4)工序，以覆盖所述半导体芯片的方式用所述树脂进行封固。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，
在所述(j)工序后所述(k)工序前，具有形成与所述焊盘电连接的凸点电极的工序，
所述(l)工序包括下述工序，
(l1)工序，准备表面具有端子的布线基板，
(l2)工序，在所述布线基板上搭载所述半导体芯片，使形成在所述布线基板上的所述端子与形成在所述半导体芯片上的所述凸点电极电连接，和
(l3)工序，用所述树脂对所述半导体芯片与所述布线基板的连接部进行封固。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述(l)工序具有下述工序，
(l1)工序，准备具有裸片焊盘和导线的导线框，
(l2)工序，在所述裸片焊盘上搭载所述半导体芯片，
(l3)工序，用金属丝将形成在所述半导体芯片上的所述焊盘与形成在所述导线框上的所述导线电连接，和
(l4)工序，用所述树脂对所述半导体芯片进行封固。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述接触层间绝缘膜由氧化硅膜、SiOF膜、或者氮化硅膜中的任一种膜形成。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，
所述第1层间绝缘膜由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜形成。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，
所述第2层间绝缘膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜中的任一种膜形成。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，
所述钝化膜包括氮化硅膜，
存在于所述第1层间绝缘膜与所述半导体基板之间的绝缘膜均具有所述高杨氏模量膜的杨氏模量以上的杨氏模量。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述接触层间绝缘膜由臭氧TEOS膜与等离子体TEOS膜的层合膜形成，所述臭氧TEOS膜通过使用臭氧与TEOS作为原料的热CVD法形成，所述等离子体TEOS膜通过使用TEOS作为原料的等离子体CVD法形成，
所述第1层间绝缘膜由SiOC膜形成，所述第2层间绝缘膜由具有空隙的SiOC膜形成。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述第1层布线、所述第2层布线及所述多层布线由以铜膜作为主成分的铜布线构成，
还包括在形成了所述第1层布线的所述第1层间绝缘膜与所述第2层间绝缘膜之间形成铜扩散防止膜的工序，所述铜扩散防止膜防止构成所述铜布线的铜原子的扩散。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，
所述铜扩散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一种的膜形成。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述(h)工序包括下述工序，
(h1)工序，形成由杨氏模量高于所述第2层间绝缘膜的中杨氏模量膜形成的第3层间绝缘膜，形成布线使其埋入到所述第3层间绝缘膜中，和
(h2)工序，在所述第3层间绝缘膜的上层形成第4层间绝缘膜，所述第4层间绝缘膜由杨氏模量高于所述第3层间绝缘膜的高杨氏模量膜形成，且形成布线使其埋入到所述第4层间绝缘膜中，。
13.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述(h)工序中形成的所述多层布线，均形成在由杨氏模量高于所述第1层间绝缘膜及所述第2层间绝缘膜的高杨氏模量膜形成的层间绝缘膜上。
14.一种半导体器件的制造方法，其特征在于，包括下述工序：
(a)工序，在半导体基板上形成MISFET，
(b)工序，在覆盖所述MISFET的所述半导体基板上形成接触层间绝缘膜，
(c)工序，在所述接触层间绝缘膜内形成第1柱塞，将所述第1柱塞与所述MISFET电连接，
(d)工序，在形成了所述第1柱塞的所述接触层间绝缘膜上形成第1层间绝缘膜，
(e)工序，形成埋入到所述第1层间绝缘膜内的第1层布线，将所述第1层布线与所述第1柱塞进行电连接，
(f)工序，在所述第1层间绝缘膜上进一步形成多层布线，
(g)工序，在所述多层布线的最上层布线上形成钝化膜，
(h)工序，在所述钝化膜中形成开口部，从所述开口部露出所述最上层布线的一部分由此形成焊盘，
(i)工序，将所述半导体基板单片化为半导体芯片，和
(j)工序，将所述半导体芯片封装，
所述(j)工序包括至少将所述半导体芯片的形成所述MISFET的一侧即主面侧的一部分用树脂封固的工序，
所述接触层间绝缘膜由杨氏模量高于所述第1层间绝缘膜的高杨氏模量膜形成，
所述(d)工序包括下述工序，
(d1)工序，在所述接触层间绝缘膜上，形成杨氏模量低于所述接触层间绝缘膜的中杨氏模量膜，和
(d2)工序，在所述中杨氏模量膜上，形成杨氏模量低于所述中杨氏模量膜的低杨氏模量膜。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述(j)工序包括下述工序，
(j1)工序，准备表面具有端子的布线基板，
(j2)工序，在所述布线基板上搭载所述半导体芯片，
(j3)工序，用金属丝将形成在所述半导体芯片上的所述焊盘、与形成在所述布线基板上的所述端子电连接，和
(j4)工序，以覆盖所述半导体芯片的方式用所述树脂进行封固。
16.如权利要求14所述的半导体器件的制造方法，其特征在于，
在所述(h)工序后、所述(i)工序前，具有形成与所述焊盘电连接的凸点电极的工序，
所述(j)工序包括下述工序，
(j1)工序，准备表面具有端子的布线基板，
(j2)工序，在所述布线基板上搭载所述半导体芯片，使形成在所述布线基板上的所述端子与形成在所述半导体芯片上的所述凸点电极电连接，和
(j3)工序，用所述树脂将所述半导体芯片与所述布线基板的连接部进行封固。
17.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述(j)工序包括下述工序，
(j1)工序，准备具有裸片焊盘和导线的导线框，
(j2)工序，在所述裸片焊盘上搭载所述半导体芯片，
(j3)工序，用金属丝将形成在所述半导体芯片上的所述焊盘与形成在所述导线框上的所述导线电连接，和
(j4)工序，用所述树脂将所述半导体芯片进行封固。
18.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述接触层间绝缘膜由氧化硅膜、SiOF膜、或者氮化硅膜中的任一种膜形成。
19.如权利要求18所述的半导体器件的制造方法，其特征在于，
构成所述第1层间绝缘膜的所述中杨氏模量膜由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜形成，构成所述第1层间绝缘膜的所述低杨氏模量膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜中的任一种膜形成。
20.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述接触层间绝缘膜由臭氧TEOS膜与等离子体TEOS膜的层合膜形成，所述臭氧TEOS膜通过使用臭氧与TEOS作为原料的热CVD法形成，所述等离子体TEOS膜通过使用TEOS作为原料的等离子体CVD法形成，
构成所述第1层间绝缘膜的所述中杨氏模量膜由SiOC膜形成，构成所述第1层间绝缘膜的所述低杨氏模量膜由具有空隙的SiOC膜形成。
21.如权利要求14所述的半导体器件的制造方法，其特征在于，
所述第1层布线由以铜膜作为主成分的铜布线构成，
还包括在形成了所述第1层布线的所述第1层间绝缘膜上形成铜扩散防止膜的工序，所述铜扩散防止膜防止构成所述铜布线的铜原子的扩散。
22.如权利要求21所述的半导体器件的制造方法，其特征在于，
所述铜扩散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一种的膜形成。
23.一种半导体器件，其特征在于，具有
(a)具有焊盘的半导体芯片，和
(b)对所述半导体芯片进行封装的封装体，
所述封装体具有至少将所述半导体芯片的形成MISFET的一侧即主面侧的一部分进行封固的树脂体，
所述半导体芯片具有
(a1)半导体基板，
(a2)形成在所述半导体基板上的所述MISFET，
(a3)形成在覆盖所述MISFET的所述半导体基板上的接触层间绝缘膜，
(a4)贯通所述接触层间绝缘膜与所述MISFET进行电连接的第1柱塞，
(a5)在形成有所述第1柱塞的所述接触层间绝缘膜上形成的第1层间绝缘膜，
(a6)形成在所述第1层间绝缘膜内、与所述第1柱塞进行电连接的第1层布线，
(a7)在形成有所述第1层布线的所述第1层间绝缘膜上形成的第2层间绝缘膜、
(a8)形成在所述第2层间绝缘膜内、与所述第1层布线进行电连接的第2柱塞，和
(a9)形成在所述第2层间绝缘膜内、与所述第2柱塞进行电连接的第2层布线，
在所述接触层间绝缘膜、所述第1层间绝缘膜和所述第2层间绝缘膜中，所述接触层间绝缘膜由杨氏模量最高的高杨氏模量膜形成，所述第2层间绝缘膜由杨氏模量最低的低杨氏模量膜形成，所述第1层间绝缘膜由杨氏模量低于所述接触层间绝缘膜、且高于所述第2层间绝缘膜的中杨氏模量膜形成。
24.如权利要求23所述的半导体器件，其特征在于，
所述封装体具有表面具有端子的布线基板，所述布线基板上搭载所述半导体芯片，并且，形成于所述布线基板上的所述端子与形成于所述半导体芯片上的所述焊盘通过金属丝连接，
所述树脂体以覆盖所述半导体芯片的形式形成。
25.如权利要求23所述的半导体器件，其特征在于，
所述封装体具有表面具有端子的布线基板，
在所述半导体芯片上形成与所述焊盘电连接的凸点电极，在所述布线基板上搭载所述半导体芯片使所述布线基板的所述端子与形成于所述半导体芯片上的所述凸点电极接触，
以对连接所述布线基板与所述半导体芯片的所述凸点电极进行封固的方式形成所述树脂体。
26.如权利要求23所述的半导体器件，其特征在于，
所述封装体具有裸片焊盘、和配置在所述裸片焊盘周围的导线，所述半导体芯片搭载在所述裸片焊盘上，并且，所述导线、与形成在所述半导体芯片上的所述焊盘通过金属丝连接，
所述树脂体以覆盖所述半导体芯片的形式形成。
27.如权利要求23所述的半导体器件，其特征在于，
所述接触层间绝缘膜由氧化硅膜、SiOF膜、或者氮化硅膜中的任一种膜形成。
28.如权利要求27所述的半导体器件，其特征在于，
所述第1层间绝缘膜由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜形成。
29.如权利要求28所述的半导体器件，其特征在于，
所述第2层间绝缘膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜中的任一种膜形成。
30.如权利要求23所述的半导体器件，其特征在于，
所述接触层间绝缘膜由臭氧TEOS膜与等离子体TEOS膜的层合膜形成，所述臭氧TEOS膜通过使用臭氧与TEOS作为原料的热CVD法形成，所述等离子体TEOS膜通过使用TEOS作为原料的等离子体CVD法形成，
所述第1层间绝缘膜由SiOC膜形成，所述第2层间绝缘膜由具有空隙的SiOC膜形成。
31.如权利要求23所述的半导体器件，其特征在于，
所述第1层布线及所述第2层布线由以铜膜作为主成分的铜布线构成，
进而，在形成有所述第1层布线的所述第1层间绝缘膜与所述第2层间绝缘膜之间具有铜扩散防止膜，所述铜扩散防止膜防止构成所述铜布线的铜原子的扩散，
存在于所述第1层间绝缘膜与所述半导体基板之间的绝缘膜均具有所述高杨氏模量膜的杨氏模量以上的杨氏模量。
32.如权利要求31所述的半导体器件，其特征在于，
所述铜扩散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一种的膜形成。
33.一种半导体器件，其特征在于，具有
(a)具有焊盘的半导体芯片，和
(b)对所述半导体芯片进行封装的封装体，
所述封装体具有至少将所述半导体芯片的形成MISFET的一侧即主面侧的一部分进行封固的树脂体，
所述半导体芯片具有
(a1)半导体基板，
(a2)形成在所述半导体基板上的所述MISFET，
(a3)形成在覆盖所述MISFET的所述半导体基板上的接触层间绝缘膜，
(a4)贯通所述接触层间绝缘膜、与所述MISFET进行电连接的第1柱塞，
(a5)在形成有所述第1柱塞的所述接触层间绝缘膜上形成的第1层间绝缘膜，
(a6)形成在所述第1层间绝缘膜内、与所述第1柱塞进行电连接的第1层布线，
(a7)在形成有所述第1层布线的所述第1层间绝缘膜上形成的第2层间绝缘膜，
(a8)形成在所述第2层间绝缘膜内、与所述第1层布线进行电连接的第2柱塞，和
(a9)形成在所述第2层间绝缘膜内、与所述第2柱塞进行电连接的第2层布线，
在所述接触层间绝缘膜、所述第1层间绝缘膜和所述第2层间绝缘膜中，所述接触层间绝缘膜由介电常数最高的膜形成，所述第2层间绝缘膜，由介电常数最低的膜形成，所述第1层间绝缘膜由介电常数低于所述接触层间绝缘膜、并且介电常数高于所述第2层间绝缘膜的膜形成。
34.一种半导体器件，其特征在于，具有
(a)具有焊盘的半导体芯片，和
(b)对所述半导体芯片进行封装的封装体，
所述封装体具有至少将所述半导体芯片的形成MISFET的一侧即主面侧的一部分进行封固的树脂体，
所述半导体芯片具有
(a1)半导体基板，
(a2)形成在所述半导体基板上的所述MISFET，
(a3)形成在覆盖所述MISFET的所述半导体基板上的接触层间绝缘膜，
(a4)贯通所述接触层间绝缘膜、与所述MISFET进行电连接的第1柱塞，
(a5)在形成有所述第1柱塞的所述接触层间绝缘膜上形成的第1层间绝缘膜，
(a6)形成在所述第1层间绝缘膜内、与所述第1柱塞进行电连接的第1层布线，
(a7)在形成有所述第1层布线的所述第1层间绝缘膜上形成的第2层间绝缘膜，
(a8)形成在所述第2层间绝缘膜内、与所述第1层布线进行电连接的第2柱塞，和
(a9)形成在所述第2层间绝缘膜内、与所述第2柱塞进行电连接的第2层布线，
在所述接触层间绝缘膜、所述第1层间绝缘膜和所述第2层间绝缘膜中，所述接触层间绝缘膜由密度最高的膜形成，所述第2层间绝缘膜由密度最低的膜形成，所述第1层间绝缘膜由密度低于所述接触层间绝缘膜、并且高于所述第2层间绝缘膜的膜形成。
35.一种半导体器件，其特征在于，具有
(a)具有焊盘的半导体芯片，和
(b)对所述半导体芯片进行封装的封装体，
所述封装体具有至少将所述半导体芯片的形成MISFET的一侧即主面侧的一部分进行封固的树脂体，
所述半导体芯片具有
(a1)半导体基板，
(a2)形成在所述半导体基板上的所述MISFET，
(a3)形成在覆盖所述MISFET的所述半导体基板上的接触层间绝缘膜，
(a4)贯通所述接触层间绝缘膜、与所述MISFET进行电连接的第1柱塞，
(a5)在形成有所述第1柱塞的所述接触层间绝缘膜上形成的第1层间绝缘膜，和
(a6)形成在所述第1层间绝缘膜内、与所述第1柱塞进行电连接的第1层布线，
所述第1层间绝缘膜的杨氏模量低于所述接触层间绝缘膜的杨氏模量，并且，所述第1层间绝缘膜由下述(a5-1)和(a5-2)构成，
(a5-1)形成在所述接触层间绝缘膜上、杨氏模量低于所述接触层间绝缘膜的中杨氏模量膜，
(a5-2)形成在所述中杨氏模量膜上、杨氏模量低于所述中杨氏模量膜的低杨氏模量膜。
36.一种半导体器件的制造方法，其特征在于，包括下述工序，
(a)工序，在半导体基板上形成MISFET，
(b)工序，在覆盖所述MISFET的所述半导体基板上形成接触层间绝缘膜，
(c)工序，在所述接触层间绝缘膜内形成第1柱塞，将所述第1柱塞与所述MISFET电连接，
(d)工序，在形成有所述第1柱塞的所述接触层间绝缘膜上形成第1层间绝缘膜，
(e)工序，形成埋入到所述第1层间绝缘膜内的第1层布线，将所述第1层布线与所述第1柱塞进行电连接，
(f)工序，在形成有所述第1层布线的所述第1层间绝缘膜上形成第2层间绝缘膜，
(g)工序，形成埋入到所述第2层间绝缘膜内的第2柱塞及第2层布线，将所述第2层布线与所述第1层布线经所述第2柱塞进行电连接，
(h)工序，在所述第2层间绝缘膜上进一步形成多层布线，
(i)工序，在所述多层布线的最上层布线上形成钝化膜，
(j)工序，在所述钝化膜中形成开口部，从所述开口部露出所述最上层布线的一部分，由此形成焊盘，
(k)工序，将所述半导体基板单片化为半导体芯片，和
(l)工序，将所述半导体芯片封装，
所述(l)工序具有至少将所述半导体芯片的形成所述MISFET的一侧即主面侧的一部分用树脂封固的工序，
所述接触层间绝缘膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一种膜形成，
所述第1层间绝缘膜由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜形成，
所述第2层间绝缘膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜中的任一种膜形成。
37.如权利要求36所述的半导体器件的制造方法，其特征在于，
所述(l)工序包括
(l1)工序，准备表面具有端子的布线基板，
(l2)工序，在所述布线基板上搭载所述半导体芯片，
(l3)工序，用金属丝将形成在所述半导体芯片上的所述焊盘、与形成在所述布线基板上的所述端子电连接，和
(l4)工序，以覆盖所述半导体芯片的方式用所述树脂进行封固。
38.如权利要求36所述的半导体器件的制造方法，其特征在于，
在所述(j)工序后、所述(k)工序前，具有形成与所述焊盘电连接的凸点电极的工序，
所述(l)工序包括
(l1)工序，准备表面具有端子的布线基板，
(l2)工序，在所述布线基板上搭载所述半导体芯片，使形成在所述布线基板上的所述端子与形成在所述半导体芯片上的所述凸点电极电连接，和
(l3)工序，用所述树脂对所述半导体芯片与所述布线基板的连接部进行封固。
39.如权利要求36所述的半导体器件的制造方法，其特征在于，
所述(l)工序包括
(l1)工序，准备具有裸片焊盘和导线的导线框，
(l2)工序，在所述裸片焊盘上搭载所述半导体芯片，
(l3)工序，用金属丝将形成在所述半导体芯片上的所述焊盘与形成在所述导线框上的所述导线电连接，和
(l4)工序，用所述树脂对所述半导体芯片进行封固。
40.如权利要求36所述的半导体器件的制造方法，其特征在于，
在所述(f)工序与(g)工序之间，包括
(m)工序，在所述第2层间绝缘膜上形成由SiOC膜构成的损坏保护膜，和
(n)工序，在所述损坏保护膜上形成由TEOS膜或氧化硅膜构成的CMP保护膜，
在所述(g)工序中，通过CMP法除去所述CMP保护膜上的金属、所述CMP保护膜及所述损坏保护膜的一部分，由此形成所述第2层布线。
41.如权利要求40所述的半导体器件的制造方法，其特征在于，
还包括(o)工序，在所述第1层间绝缘膜与所述第2层间绝缘膜之间设置由第1膜和第2膜构成的第1层合膜，所述第1膜选自SiCN膜或SiN膜，所述第2膜设置在第1膜上，选自SiCO膜、氧化硅膜、或TEOS膜，
在所述(g)工序中，
形成所述第2柱塞用的第2柱塞孔使所述第1层合膜露出，之后形成所述第2层布线用的槽。
42.如权利要求41所述的半导体器件的制造方法，其特征在于，
所述(g)工序包括下述工序，
(g1)工序，通过蚀刻所述CMP保护膜、所述损坏保护膜及所述第2层间绝缘膜，露出所述第1层合膜，形成所述第2柱塞孔，
(g2)工序，进行蚀刻使所述损坏保护膜露出，由此在所述CMP保护膜上形成与所述第2层布线对应的槽用图案，
(g3)工序，通过灰化，除去用于形成所述槽用图案的抗蚀剂图案，和
(g4)工序，通过蚀刻使用所述槽用图案在所述第2层间绝缘膜上形成所述第2布线用槽，同时除去所述第2柱塞孔的底部的所述第1层合膜，由此露出所述第1层布线。
43.如权利要求42所述的半导体器件的制造方法，其特征在于，
所述钝化膜包括氮化硅膜，
存在于所述第1层间绝缘膜与所述半导体基板之间的绝缘膜，均具有所述接触层间绝缘膜的杨氏模量以上的杨氏模量。
44.如权利要求36所述的半导体器件的制造方法，其特征在于，
所述接触层间绝缘膜由臭氧TEOS膜与等离子体TEOS膜的层合膜形成，所述臭氧TEOS膜通过使用臭氧与TEOS作为原料的热CVD法形成，所述等离子体TEOS膜通过使用TEOS作为原料的等离子体CVD法形成，
所述第1层间绝缘膜由SiOC膜形成，所述第2层间绝缘膜由具有空隙的SiOC膜形成。
45.如权利要求36所述的半导体器件的制造方法，其特征在于，
所述第1层布线、所述第2层布线及所述多层布线由以铜膜作为主成分的铜布线构成，
还包括在形成有所述第1层布线的所述第1层间绝缘膜与所述第2层间绝缘膜之间形成铜扩散防止膜的工序，所述铜扩散防止膜防止构成所述铜布线的铜原子的扩散。
46.如权利要求45所述的半导体器件的制造方法，其特征在于，
所述铜扩散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一种的膜形成。
47.如权利要求36所述的半导体器件的制造方法，其特征在于，
所述(h)工序包括下述工序，
(h1)工序，形成由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜构成的第3层间绝缘膜，形成布线使其埋入到所述第3层间绝缘膜中，和
(h2)工序，在所述第3层间绝缘膜的上层形成第4层间绝缘膜，所述第4层间绝缘膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一种膜构成，且形成布线使其埋入到所述第4层间绝缘膜中。
48.如权利要求36所述的半导体器件的制造方法，其特征在于，
所述(h)工序中形成的设置有所述多层布线的层间绝缘膜，均为杨氏模量高于所述第1层间绝缘膜及所述第2层间绝缘膜的高杨氏模量膜。
49.一种半导体器件，其特征在于，具有
(a)具有焊盘的半导体芯片，和
(b)对所述半导体芯片进行封装的封装体，
所述封装体具有至少将所述半导体芯片的形成MISFET的一侧即主面侧的一部分进行封固的树脂体，
所述半导体芯片具有
(a1)半导体基板，
(a2)设置在所述半导体基板上的所述MISFET，
(a3)设置在覆盖所述MISFET的所述半导体基板上的层间绝缘膜，
(a4)贯通所述接触层间绝缘膜、与所述MISFET进行电连接的第1柱塞，
(a5)在设置有所述第1柱塞的所述接触层间绝缘膜上设置的第1层间绝缘膜，
(a6)设置在所述第1层间绝缘膜内、与所述第1柱塞电连接的第1层布线，
(a7)在设置有所述第1层布线的所述第1层间绝缘膜上设置的第2层间绝缘膜，
(a8)设置在所述第2层间绝缘膜内、与所述第1层布线电连接的第2柱塞，
(a9)设置在所述第2层间绝缘膜内、与所述第2柱塞电连接的第2层布线，
所述接触层间绝缘膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一种膜构成，
所述第1层间绝缘膜由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜构成，
所述第2层间绝缘膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜中的任一种膜构成。
50.如权利要求49所述的半导体器件，其特征在于，
所述封装体具有表面具有端子的布线基板，所述半导体芯片搭载在所述布线基板上，并且，设置在所述布线基板上的所述端子与设置在所述半导体芯片上的所述焊盘通过金属丝连接，
以覆盖所述半导体芯片的方式设置所述树脂体。
51.如权利要求49所述的半导体器件，其特征在于，
所述封装体具有表面具有端子的布线基板，
在所述半导体芯片上，设置有与所述焊盘电连接的凸点电极，在所述布线基板上搭载所述半导体芯片，使所述布线基板的所述端子与形成在所述半导体芯片上的所述凸点电极接触，
以对连接所述布线基板与所述半导体芯片的所述凸点电极进行封固的方式，设置所述树脂体。
52.如权利要求49所述的半导体器件，其特征在于，
所述封装体具有裸片焊盘和配置在所述裸片焊盘周围的导线，所述半导体芯片搭载在所述裸片焊盘上，并且，所述导线与设置在所述半导体芯片上的所述焊盘通过金属丝连接，
以覆盖所述半导体芯片的方式设置所述树脂体。
53.如权利要求49所述的半导体器件，其特征在于，还具有：
在所述第2层间绝缘膜上由SiOC膜构成的损坏保护膜，和
设置在所述损坏保护膜上的铜扩散防止膜，所述铜扩散防止膜选自SiN膜、SiCN膜及SiC膜。
54.如权利要求53所述的半导体器件，其特征在于，
所述铜扩散防止膜为由第1膜和第2膜构成的第1层合膜，所述第1膜选自SiCN膜或SiN膜，所述第2膜设置在所述第1膜上，选自SiCO膜、氧化硅膜或TEOS膜。
55.如权利要求54所述的半导体器件，其特征在于，还具有：
设置在所述第2层间绝缘膜上的、由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜构成的第3层间绝缘膜，
埋入到所述第3层间绝缘膜中的布线，
设置在所述第3层间绝缘膜的上层的、由氧化硅膜、SiOF膜、或者TEOS膜中的任一种膜构成的第4层间绝缘膜，和
埋入到所述第4层间绝缘膜中的布线。
56.如权利要求49所述的半导体器件，其特征在于，
所述接触层间绝缘膜由臭氧TEOS膜和等离子体TEOS膜的层合膜形成，所述等离子体TEOS膜设置在所述臭氧TEOS膜上，通过等离子体CVD法形成，
所述第1层间绝缘膜由SiOC膜形成，所述第2层间绝缘膜由具有空隙的SiOC膜形成。
57.如权利要求49所述的半导体器件，其特征在于，
所述第1层布线及所述第2层布线由以铜膜作为主成分的铜布线构成，
进而，在形成了所述第1层布线的所述第1层间绝缘膜与所述第2层间绝缘膜之间具有铜扩散防止膜，所述铜扩散防止膜防止构成所述铜布线的铜原子的扩散，
存在于所述第1层间绝缘膜与所述半导体基板之间的绝缘膜，均具有所述接触层间绝缘膜的杨氏模量以上的杨氏模量。
58.如权利要求57所述的半导体器件，其特征在于，
所述铜扩散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一种的膜形成。
59.一种半导体器件的制造方法，其特征在于，包括下述工序，
(a)工序，在半导体基板上形成MISFET，
(b)工序，在所述覆盖MISFET的所述半导体基板上形成接触层间绝缘膜，
(c)工序，在所述接触层间绝缘膜内形成第1柱塞，将所述第1柱塞与所述MISFET电连接，
(d)工序，在形成有所述第1柱塞的所述接触层间绝缘膜上形成第1层间绝缘膜，
(e)工序，形成埋入到所述第1层间绝缘膜内的第1层布线，将所述第1层布线与所述第1柱塞电连接，
(f)工序，在形成有所述第1层布线的所述第1层间绝缘膜上形成第2层间绝缘膜，
(g)工序，形成埋入到所述第2层间绝缘膜内的第2柱塞及第2层布线，将所述第2层布线与所述第1层布线经所述第2柱塞进行电连接，
(h)工序，在所述第2层间绝缘膜上进一步形成多层布线，和
(i)工序，在所述多层布线的最上层布线上形成钝化膜，
所述接触层间绝缘膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一种膜形成，
所述第1层间绝缘膜由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜形成，
所述第2层间绝缘膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜中的任一种膜形成。
60.如权利要求59所述的半导体器件的制造方法，其特征在于，
在所述(f)工序与(g)工序之间，包括下述工序，
(m)工序，在所述第2层间绝缘膜上形成由SiOC膜构成的损坏保护膜，和
(n)工序，在所述损坏保护膜上形成由TEOS膜或氧化硅膜构成的CMP保护膜，
在所述(g)工序中，通过CMP法除去所述CMP保护膜上的金属、所述CMP保护膜及所述损坏保护膜的一部分，由此形成所述第2层布线。
61.如权利要求59所述的半导体器件的制造方法，其特征在于，
还包括(o)工序，在所述第1层间绝缘膜与所述第2层间绝缘膜之间设置由第1膜和第2膜构成的第1层合膜，所述第1膜选自SiCN膜或SiN膜，所述第2膜设置在所述第1膜上，选自SiCO膜、氧化硅膜或TEOS膜，
在所述(g)工序中，
形成所述第2柱塞用的第2柱塞孔，使所述第1层合膜露出，之后形成所述第2层布线用的槽。
62.如权利要求60所述的半导体器件的制造方法，其特征在于，
所述(g)工序包括下述工序，
(g1)工序，通过蚀刻所述CMP保护膜、所述损坏保护膜及所述第2层间绝缘膜，露出所述第1层合膜，形成所述第2柱塞孔，
(g2)工序，进行蚀刻使所述损坏保护膜露出，由此在所述CMP保护膜上形成与所述第2层布线对应的槽用图案，
(g3)工序，通过灰化，除去用于形成所述槽用图案的抗蚀剂图案，和
(g4)工序，通过蚀刻使用所述槽用图案在所述第2层间绝缘膜上形成与所述第2层布线对应的槽，同时除去所述第2柱塞孔的底部的所述第1层合膜，由此露出所述第1层布线。
63.如权利要求62所述的半导体器件的制造方法，其特征在于，
所述钝化膜包括氮化硅膜，
存在于所述第1层间绝缘膜与所述半导体基板之间的绝缘膜，均具有所述接触层间绝缘膜的杨氏模量以上的杨氏模量。
64.如权利要求59所述的半导体器件的制造方法，其特征在于，
所述接触层间绝缘膜由臭氧TEOS膜和等离子体TEOS膜的层合膜形成，所述臭氧TEOS膜通过使用臭氧与TEOS作为原料的热CVD法形成，所述等离子体TEOS膜通过使用TEOS作为原料的等离子体CVD法形成，
所述第1层间绝缘膜由SiOC膜形成，所述第2层间绝缘膜由具有空隙的SiOC膜形成。
65.如权利要求59所述的半导体器件的制造方法，其特征在于，
所述第1层布线、所述第2层布线及所述多层布线由以铜膜作为主成分的铜布线构成，
还包括在形成有所述第1层布线的所述第1层间绝缘膜与所述第2层间绝缘膜之间形成铜扩散防止膜的工序，所述铜扩散防止膜防止构成所述铜布线的铜原子的扩散。
66.如权利要求65所述的半导体器件的制造方法，其特征在于，
所述铜扩散防止膜由含有碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一种的膜形成。
67.如权利要求59所述的半导体器件的制造方法，其特征在于，
所述(h)工序包括下述工序，
(h1)工序，形成由SiOC膜、HSQ膜、或者、MSQ膜中的任一种膜构成的第3层间绝缘膜，形成布线使其埋入到所述第3层间绝缘膜中，和
(h2)工序，在所述第3层间绝缘膜的上层形成第4层间绝缘膜，所述第4层间绝缘膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一种膜构成，且形成布线使其埋入到所述第4层间绝缘膜中。
68.如权利要求59所述的半导体器件的制造方法，其特征在于，
所述(h)工序中形成的设置有所述多层布线的层间绝缘膜均为杨氏模量高于所述第1层间绝缘膜及所述第2层间绝缘膜的高杨氏模量膜。
69.一种半导体器件，其特征在于，具有
(a1)半导体基板，
(a2)设置在所述半导体基板上的所述MISFET，
(a3)设置在覆盖所述MISFET的所述半导体基板上的层间绝缘膜，
(a4)贯通所述接触层间绝缘膜、与所述MISFET电连接的第1柱塞，
(a5)在设置有所述第1柱塞的所述接触层间绝缘膜上设置的第1层间绝缘膜，
(a6)设置在所述第1层间绝缘膜内的、与所述第1柱塞电连接的第1层布线，
(a7)在设置有所述第1层布线的所述第1层间绝缘膜上设置的第2层间绝缘膜，
(a8)设置在所述第2层间绝缘膜内的、与所述第1层布线电连接的第2柱塞，和
(a9)设置在所述第2层间绝缘膜内的、与所述第2柱塞电连接的第2层布线，
所述接触层间绝缘膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一种膜构成，
所述第1层间绝缘膜由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜构成，
所述第2层间绝缘膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜中的任一种膜构成。
70.如权利要求69所述的半导体器件，其特征在于，还具有：
在所述第2层间绝缘膜上由SiOC膜构成的损坏保护膜，和
设置在所述损坏保护膜上的铜扩散防止膜，所述铜扩散防止膜选自SiN膜、SiCN膜及SiC膜。
71.如权利要求70所述的半导体器件，其特征在于，
所述铜扩散防止膜为由第1膜和第2膜构成的第1层合膜，所述第1膜选自SiCN膜或SiN膜，所述第2膜设置在所述第1膜上，选自SiCO膜、氧化硅膜或TEOS膜。
72.如权利要求69所述的半导体器件，其特征在于，还具有：
设置在所述第2层间绝缘膜上的、由SiOC膜、HSQ膜、或者MSQ膜中的任一种膜构成的第3层间绝缘膜，
埋入到所述第3层间绝缘膜中的布线，
设置在所述第3层间绝缘膜的上层的、由氧化硅膜、SiOF膜、或者TEOS膜中的任一种膜构成的第4层间绝缘膜，和
埋入到所述第4层间绝缘膜中的布线。
73.如权利要求69所述的半导体器件，其特征在于，
所述接触层间绝缘膜由臭氧TEOS膜和等离子体TEOS膜的层合膜形成，所述等离子体TEOS膜设置在所述臭氧TEOS膜上，通过等离子体CVD法形成，
所述第1层间绝缘膜由SiOC膜形成，所述第2层间绝缘膜由具有空隙的SiOC膜形成。
74.如权利要求69所述的半导体器件，其特征在于，
所述第1层布线及所述第2层布线由以铜膜作为主成分的铜布线构成，
进而，在形成了所述第1层布线的所述第1层间绝缘膜与所述第2层间绝缘膜之间具有铜扩散防止膜，所述铜扩散防止膜防止构成所述铜布线的铜原子的扩散，
存在于所述第1层间绝缘膜与所述半导体基板之间的绝缘膜，均具有所述接触层间绝缘膜的杨氏模量以上的杨氏模量。
75.如权利要求74所述的半导体器件，其特征在于，
所述铜扩散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一种的膜形成。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515221A (zh) * 2012-06-21 2014-01-15 瑞萨电子株式会社 半导体器件及其制造方法
CN104183540A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106935595A (zh) * 2015-10-22 2017-07-07 Nlt科技股份有限公司 薄膜装置和薄膜装置的制造方法
CN110504174A (zh) * 2019-07-25 2019-11-26 南通通富微电子有限公司 封装结构的形成方法
CN110517959A (zh) * 2019-07-25 2019-11-29 南通通富微电子有限公司 封装结构的形成方法
CN110534484A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构
CN110534440A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构及其形成方法
CN110534483A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构
CN110534441A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构及其形成方法
CN111653547A (zh) * 2019-03-04 2020-09-11 南亚科技股份有限公司 互连结构及其制备方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5755471B2 (ja) 2011-03-10 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
KR101933015B1 (ko) * 2012-04-19 2018-12-27 삼성전자주식회사 반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지
JP5889118B2 (ja) * 2012-06-13 2016-03-22 株式会社東芝 半導体装置及びその製造方法
JP2014107304A (ja) 2012-11-22 2014-06-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP6028704B2 (ja) * 2013-10-10 2016-11-16 株式会社デンソー 半導体装置
JP6282474B2 (ja) 2014-01-31 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20150255362A1 (en) 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
US9991200B2 (en) 2014-09-25 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Air gap structure and method
US9520371B2 (en) * 2014-10-27 2016-12-13 Globalfoundries Singapore Pte. Ltd. Planar passivation for pads
JP2017003824A (ja) 2015-06-11 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10332795B2 (en) 2015-06-11 2019-06-25 Renesas Electronics Corporation Manufacturing method of semiconductor device
US10366988B2 (en) 2015-08-14 2019-07-30 International Business Machines Corporation Selective contact etch for unmerged epitaxial source/drain regions
US9991205B2 (en) 2016-08-03 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP7116619B2 (ja) * 2018-08-02 2022-08-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10784151B2 (en) * 2018-09-11 2020-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
JP6640391B2 (ja) * 2019-01-22 2020-02-05 ルネサスエレクトロニクス株式会社 半導体装置
KR102545168B1 (ko) * 2019-03-26 2023-06-19 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
KR20210051536A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 반도체 칩, 및 이를 가지는 반도체 패키지
JP7247305B2 (ja) * 2019-12-25 2023-03-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2020065069A (ja) * 2019-12-25 2020-04-23 ルネサスエレクトロニクス株式会社 半導体装置
US11373947B2 (en) * 2020-02-26 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming interconnect structures of semiconductor device
US11637046B2 (en) * 2021-02-23 2023-04-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor memory device having composite dielectric film structure and methods of forming the same
JP2023032049A (ja) * 2021-08-26 2023-03-09 キオクシア株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214041A1 (en) * 2002-05-20 2003-11-20 Fujitsu Limited Semiconductor device with multilevel wiring layers
US20040164418A1 (en) * 2003-02-25 2004-08-26 Fujitsu Limited Semiconductor device having a pillar structure
CN1670953A (zh) * 2004-01-15 2005-09-21 株式会社东芝 半导体装置
US20080057717A1 (en) * 2006-08-24 2008-03-06 Fujitsu Limited Semiconductor device manufacturing method

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366929A (en) * 1993-05-28 1994-11-22 Cypress Semiconductor Corp. Method for making reliable selective via fills
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
CN100352036C (zh) * 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
US7288292B2 (en) * 2003-03-18 2007-10-30 International Business Machines Corporation Ultra low k (ULK) SiCOH film and method
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US20040222527A1 (en) * 2003-05-06 2004-11-11 Dostalik William W. Dual damascene pattern liner
WO2004105123A1 (ja) * 2003-05-21 2004-12-02 Fujitsu Limited 半導体装置
US7057287B2 (en) * 2003-08-21 2006-06-06 International Business Machines Corporation Dual damascene integration of ultra low dielectric constant porous materials
US7030468B2 (en) * 2004-01-16 2006-04-18 International Business Machines Corporation Low k and ultra low k SiCOH dielectric films and methods to form the same
US20050170638A1 (en) * 2004-01-30 2005-08-04 Bang-Ching Ho Method for forming dual damascene interconnect structure
JP2005317835A (ja) * 2004-04-30 2005-11-10 Semiconductor Leading Edge Technologies Inc 半導体装置
JP4072523B2 (ja) * 2004-07-15 2008-04-09 日本電気株式会社 半導体装置
JP2006032864A (ja) * 2004-07-21 2006-02-02 Sony Corp 多層配線構造と多層配線構造を有する半導体装置とこれらの製造方法
TWI239079B (en) * 2004-09-22 2005-09-01 Advanced Semiconductor Eng Process of fabricating flip chip package and method of forming underfill thereof
US7215031B2 (en) * 2004-11-10 2007-05-08 Oki Electric Industry Co., Ltd. Multi chip package
JP5096669B2 (ja) * 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP4390775B2 (ja) * 2006-02-08 2009-12-24 Ｏｋｉセミコンダクタ株式会社 半導体パッケージの製造方法
JP4666308B2 (ja) * 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007266460A (ja) * 2006-03-29 2007-10-11 Rohm Co Ltd 半導体装置およびその製造方法
TW200818419A (en) * 2006-10-05 2008-04-16 En-Min Jow Semiconductor package and tis manufacturing method
JP4364258B2 (ja) * 2007-05-15 2009-11-11 株式会社東芝 半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214041A1 (en) * 2002-05-20 2003-11-20 Fujitsu Limited Semiconductor device with multilevel wiring layers
US20040164418A1 (en) * 2003-02-25 2004-08-26 Fujitsu Limited Semiconductor device having a pillar structure
CN1670953A (zh) * 2004-01-15 2005-09-21 株式会社东芝 半导体装置
US20080057717A1 (en) * 2006-08-24 2008-03-06 Fujitsu Limited Semiconductor device manufacturing method

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515221A (zh) * 2012-06-21 2014-01-15 瑞萨电子株式会社 半导体器件及其制造方法
CN103515221B (zh) * 2012-06-21 2017-09-01 瑞萨电子株式会社 半导体器件及其制造方法
CN104183540A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104183540B (zh) * 2013-05-21 2019-12-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106935595A (zh) * 2015-10-22 2017-07-07 Nlt科技股份有限公司 薄膜装置和薄膜装置的制造方法
CN111653547A (zh) * 2019-03-04 2020-09-11 南亚科技股份有限公司 互连结构及其制备方法
CN110534484A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构
CN110534440A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构及其形成方法
CN110534483A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构
CN110534441A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构及其形成方法
CN110517959A (zh) * 2019-07-25 2019-11-29 南通通富微电子有限公司 封装结构的形成方法
CN110504174A (zh) * 2019-07-25 2019-11-26 南通通富微电子有限公司 封装结构的形成方法
CN110534484B (zh) * 2019-07-25 2022-04-12 南通通富微电子有限公司 封装结构
CN110534441B (zh) * 2019-07-25 2022-04-12 南通通富微电子有限公司 封装结构及其形成方法
CN110517959B (zh) * 2019-07-25 2022-04-12 南通通富微电子有限公司 封装结构的形成方法

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TW201110244A (en) 2011-03-16
US20120032323A1 (en) 2012-02-09
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