CN104183540A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层，其中，缓冲层由不含氮元素的介电抗反射涂层构成，且所述介电抗反射涂层的构成材料的含氧量小于SiO2的含氧量；在低k介电层中形成铜金属互连结构；在铜金属互连结构中形成铜金属层。根据本发明，在实施双大马士革工艺所需的蚀刻过程中，位于硬掩膜层和低k介电层之间的缓冲层不会发生侧壁凹进的现象，从而保证缓冲层侧壁轮廓的平整，保证后续沉积铜金属扩散阻挡层和铜金属种子层时二者的沉积质量。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种改进双大马士革工艺的方法。
背景技术
在半导体器件的后段制程（BEOL）中，通常采用双大马士革工艺形成半导体器件中的铜金属互连层，图1A-图1E示出了一种双大马士革工艺过程。
首先，如图1A所示，提供半导体衬底100，采用化学气相沉积工艺在半导体衬底100上依次形成蚀刻停止层101、低k介电层102、缓冲层103和硬掩膜层104。
在半导体衬底100上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指在BEOL之前形成的器件，在此并不对前端器件的具体结构进行限定。通常采用超低k介电材料构成低k介电层102，所述超低k介电材料是指介电常数（k值）小于2的介电材料。缓冲层103由自下而上依次堆叠的OMCTS（八甲基环化四硅氧烷）层103a和TEOS（正硅酸乙酯）层103b构成，TEOS层103b的作用是在后续研磨填充的铜互连金属时避免机械应力对超低k介电材料的多孔化结构造成损伤，OMCTS层103a的作用是作为超低k介电材料和TEOS之间的过渡材料层以增加二者之间的附着力。硬掩膜层104由自下而上依次堆叠的金属硬掩膜层104a和氧化物硬掩膜层104b构成，这种双层硬掩膜层的结构能够保证双重图形化或者多重图形化的工艺精度。
接着，如图1B所示，在硬掩膜层104中形成第一开口105，以露出下方的缓冲层103。所述第一开口105用作铜金属互连结构中的沟槽的图案，其可以包括多个具有不同特征尺寸的图形。
接着，如图1C所示，在缓冲层103和低k介电层102中形成第二开口106，所述第二开口106用作铜金属互连结构中的通孔的图案，其也可以包括多个具有不同特征尺寸的图形。
接着，如图1D所示，以硬掩膜层104为掩膜，采用一体化蚀刻（All-in-one Etch）的方法蚀刻缓冲层103和低k介电层102（即同步蚀刻缓冲层103和低k介电层102），以在低k介电层102中形成铜金属互连结构107。
接着，如图1E所示，采用干法蚀刻工艺蚀刻通过铜金属互连结构107露出的蚀刻停止层101，以使铜金属互连结构107与形成于半导体衬底100上的前端器件连通。然后，在铜金属互连结构107中填充铜金属之前，执行蚀刻后处理过程，以去除前述蚀刻过程所产生的残留物和杂质，保证后续沉积铜金属扩散阻挡层和铜金属种子层时二者的沉积质量。
在前述蚀刻过程之后，如图1F所示，位于缓冲层103上层的TEOS层103b的位置108受到损伤，出现如图1G所示的凹进缺陷109，进而影响影响后续沉积的铜金属扩散阻挡层和铜金属种子层的附着性，导致铜金属互连结构107的性能的降低。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层，其中，所述缓冲层由不含氮元素的介电抗反射涂层构成，且所述介电抗反射涂层的构成材料的含氧量小于SiO2的含氧量；在所述低k介电层中形成铜金属互连结构；在所述铜金属互连结构中形成铜金属层。
进一步，所述缓冲层由自下而上层叠的过渡材料层和所述不含氮元素的介电抗反射涂层构成。
进一步，所述过渡材料层的构成材料为八甲基环化四硅氧烷。
进一步，所述不含氮元素的介电抗反射涂层的构成材料包括SiOC或SiC。
进一步，所述硬掩膜层由自下而上层叠的金属硬掩膜层和氧化物硬掩膜层构成。
进一步，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其组合。
进一步，氧化物硬掩膜层的构成材料包括SiO2或SiON，且相对于所述金属硬掩膜层的构成材料具有较好的蚀刻选择比。
进一步，形成所述铜金属互连结构包括：在所述硬掩膜层中形成第一开口，以露出所述缓冲层；在所述缓冲层和所述低k介电层中形成第二开口；以所述硬掩膜层为掩膜，同步蚀刻所述缓冲层和所述低k介电层，以在所述低k介电层中形成所述铜金属互连结构。
进一步，所述第一开口用作所述铜金属互连结构中的沟槽的图案，所述第二开口用作所述铜金属互连结构中的通孔的图案。
进一步，在所述蚀刻结束之后，还包括去除通过所述铜金属互连结构露出的蚀刻停止层以及实施蚀刻后处理的步骤。
进一步，形成所述铜金属层之前，还包括在所述铜金属互连结构的底部和侧壁上依次形成铜金属扩散阻挡层和铜金属种子层的步骤。
进一步，所述铜金属扩散阻挡层的材料为金属、金属氮化物或者其组合。
根据本发明，在实施双大马士革工艺所需的蚀刻过程中，位于硬掩膜层和低k介电层之间的缓冲层不会发生侧壁凹进的现象，从而保证缓冲层侧壁轮廓的平整，保证后续沉积铜金属扩散阻挡层和铜金属种子层时二者的沉积质量。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1E为根据现有的示范性双大马士革工艺依次实施的步骤所分别获得的器件的示意性剖面图；
图1F为实施图1A-图1E所示出的示范性双大马士革工艺之后出现的缺陷在图1E所示出的器件中的产生位置的示意性剖面图；
图1G为图1F所示出的缺陷的示意性放大图；（虚线已加粗，打印出来无问题）
图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法改进双大马士革工艺的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的改进双大马士革工艺的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图2A-图2F和图3来描述根据本发明示例性实施例的方法改进双大马士革工艺的详细步骤。
参照图2A-图2F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，采用化学气相沉积工艺在半导体衬底200上依次形成蚀刻停止层201、低k介电层202、缓冲层203和硬掩膜层204。
在半导体衬底200上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指在BEOL之前形成的器件，在此并不对前端器件的具体结构进行限定。
蚀刻停止层201的材料优选SiCN、SiC、SiN或BN，其作为后续蚀刻低k介电层202以形成上层铜金属互连结构的蚀刻停止层的同时，可以防止下层铜金属互连线中的铜扩散到上层的介电质层（例如低k介电层202）中。
低k介电层202的构成材料可以选自本领域常见的各种低k值介电材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(HydrogenSilsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(MethylSilsesquioxane，简称MSQ)、k值为2.8的HOSPTM（Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料）以及k值为2.65的SiLKTM（Dow Chemical公司制造的一种低介电常数材料）等等。通常采用超低k介电材料构成低k介电层202，所述超低k介电材料是指介电常数（k值）小于2的介电材料。
缓冲层203由自下而上依次堆叠的OMCTS（八甲基环化四硅氧烷）层203a和不含氮元素的DARC层（介电抗反射涂层）203b构成，不含氮元素的DARC层203b的作用是在后续研磨填充的铜互连金属时避免机械应力对超低k介电材料的多孔化结构造成损伤，OMCTS层203a的作用是作为超低k介电材料和不含氮元素的DARC之间的过渡材料层以增加二者之间的附着力。需要说明的是，选取不含氮元素的DARC层203b的原因在于氮元素可能会转化为氨（NH3），所述氨将会导致后续制作上层铜互连金属结构时需要形成的光刻胶发生“中毒”现象，进而影响光刻的质量；同时，不含氮元素的DARC层203b的构成材料的含氧量应小于SiO2的含氧量，满足上述两项条件的材料包括SiOC、SiC等。
硬掩膜层204包括自下而上依次堆叠的金属硬掩膜层204a和氧化物硬掩膜层204b，这种双层硬掩膜层的结构能够保证双重图形化或者多重图形化的工艺精度，保证于硬掩膜层204中所需形成的全部沟槽图形的深度和侧壁轮廓的一致性，即先将具有不同特征尺寸的沟槽图案形成在氧化物硬掩膜层204b中，再以氧化物硬掩膜层204b为掩膜蚀刻金属硬掩膜层204a于硬掩膜层204中制作所需形成的沟槽图形。金属硬掩膜层204a的构成材料包括TiN、BN、AlN或者其任意的组合，优选TiN；氧化物硬掩膜层204b的构成材料包括SiO2、SiON等，且要求其相对于金属硬掩膜层204a的构成材料具有较好的蚀刻选择比。
接着，如图2B所示，在硬掩膜层204中形成第一开口205，以露出下方的缓冲层203。所述第一开口205用作铜金属互连结构中的沟槽的图案，其可以包括多个具有不同特征尺寸的图形。
根据所需形成的图形的情况，需两次或多次实施所述沟槽图案的构图过程，每次实施均包括以下步骤：在氧化物硬掩膜层204b上依次形成ODL层（有机介质层）、BARC层（底部抗反射涂层）和PR层（光刻胶层）；对PR层进行光刻、显影处理，以在PR层中形成沟槽图案；以图案化的PR层为掩膜，依次蚀刻BARC层、ODL层和氧化物硬掩膜层204b，在氧化物硬掩膜层204b中形成沟槽图案；采用灰化等工艺去除图案化的PR层、BARC层和ODL层。最后，以在其中形成全部所需沟槽图案的氧化物硬掩膜层204b为掩膜，蚀刻金属硬掩膜层204a，完成第一开口205的制作。
接着，如图2C所示，在缓冲层203和低k介电层202中形成第二开口206，所述第二开口206用作铜金属互连结构中的通孔的图案，其也可以包括多个具有不同特征尺寸的图形。
根据所需形成的图形的情况，需两次或多次实施所述通孔图案的构图过程，每次实施均包括以下步骤：在半导体衬底200上依次形成ODL层、BARC层和PR层，覆盖第一开口205；对PR层进行光刻、显影处理，以在PR层中形成通孔图案；以图案化的PR层为掩膜，依次蚀刻BARC层、ODL层、缓冲层203和部分低k介电层202，在缓冲层203和低k介电层202中形成通孔图案；采用灰化等工艺去除图案化的PR层、BARC层和ODL层。
接着，如图2D所示，以硬掩膜层204为掩膜，采用一体化蚀刻的方法同步蚀刻缓冲层203和低k介电层202，以在低k介电层202中形成铜金属互连结构207，即同步形成铜金属互连结构207中的沟槽和通孔。所述一体化蚀刻于露出蚀刻停止层201时终止。
接着，如图2E所示，去除通过铜金属互连结构207露出的蚀刻停止层201，以使铜金属互连结构207与形成于半导体衬底200上的前端器件连通。在本实施例中，采用干法蚀刻工艺实施所述蚀刻停止层201的去除。然后，在铜金属互连结构207中填充铜金属之前，执行一蚀刻后处理过程，以去除前述蚀刻过程所产生的残留物和杂质，保证后续沉积铜金属扩散阻挡层和铜金属种子层时二者的沉积质量。实施所述蚀刻后处理可以采用常规的湿法清洗工艺。
接着，如图2F所示，在铜金属互连结构207中形成铜金属层208。形成铜金属层208可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如电镀工艺及随后实施的化学机械研磨工艺。实施化学机械研磨的目的在于使铜金属层208的表面与硬掩膜层204的表面平齐。
形成铜金属层208之前，需在铜金属互连结构207的底部和侧壁上依次形成铜金属扩散阻挡层209和铜金属种子层210，铜金属扩散阻挡层209可以防止铜金属层208中的铜向低k介电层202中的扩散，铜金属种子层210可以增强铜金属层208与铜金属扩散阻挡层209之间的附着性。形成铜金属扩散阻挡层209和铜金属种子层210可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如，采用物理气相沉积工艺形成铜金属扩散阻挡层209，采用溅射工艺或者化学气相沉积工艺形成铜金属种子层210。铜金属扩散阻挡层209的材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作。根据本发明，在实施双大马士革工艺所需的蚀刻过程中，位于硬掩膜层204和低k介电层202之间的缓冲层203不会发生侧壁凹进的现象，从而保证缓冲层203的侧壁轮廓的平整，保证后续沉积铜金属扩散阻挡层209和铜金属种子层210时二者的沉积质量。
参照图3，其中示出了根据本发明示例性实施例的方法改进双大马士革工艺的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层，其中，缓冲层由不含氮元素的介电抗反射涂层构成，且所述介电抗反射涂层的构成材料的含氧量小于SiO2的含氧量；
在步骤302中，在低k介电层中形成铜金属互连结构；
在步骤303中，在铜金属互连结构中形成铜金属层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层，其中，所述缓冲层由不含氮元素的介电抗反射涂层构成，且所述介电抗反射涂层的构成材料的含氧量小于SiO2的含氧量；
在所述低k介电层中形成铜金属互连结构；
在所述铜金属互连结构中形成铜金属层。
2.根据权利要求1所述的方法，其特征在于，所述缓冲层由自下而上层叠的过渡材料层和所述不含氮元素的介电抗反射涂层构成。
3.根据权利要求2所述的方法，其特征在于，所述过渡材料层的构成材料为八甲基环化四硅氧烷。
4.根据权利要求2所述的方法，其特征在于，所述不含氮元素的介电抗反射涂层的构成材料包括SiOC或SiC。
5.根据权利要求1所述的方法，其特征在于，所述硬掩膜层由自下而上层叠的金属硬掩膜层和氧化物硬掩膜层构成。
6.根据权利要求5所述的方法，其特征在于，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其组合。
7.根据权利要求6所述的方法，其特征在于，氧化物硬掩膜层的构成材料包括SiO2或SiON，且相对于所述金属硬掩膜层的构成材料具有较好的蚀刻选择比。
8.根据权利要求1所述的方法，其特征在于，形成所述铜金属互连结构包括：在所述硬掩膜层中形成第一开口，以露出所述缓冲层；在所述缓冲层和所述低k介电层中形成第二开口；以所述硬掩膜层为掩膜，同步蚀刻所述缓冲层和所述低k介电层，以在所述低k介电层中形成所述铜金属互连结构。
9.根据权利要求8所述的方法，其特征在于，所述第一开口用作所述铜金属互连结构中的沟槽的图案，所述第二开口用作所述铜金属互连结构中的通孔的图案。
10.根据权利要求8所述的方法，其特征在于，在所述蚀刻结束之后，还包括去除通过所述铜金属互连结构露出的蚀刻停止层以及实施蚀刻后处理的步骤。
11.根据权利要求1所述的方法，其特征在于，形成所述铜金属层之前，还包括在所述铜金属互连结构的底部和侧壁上依次形成铜金属扩散阻挡层和铜金属种子层的步骤。
12.根据权利要求11所述的方法，其特征在于，所述铜金属扩散阻挡层的材料为金属、金属氮化物或者其组合。
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