CN108573912A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底中形成有层间介电层以及贯穿层间介电层的层间互连结构；在基底上形成叠层结构的上层介电层，上层介电层包括等离子体增强氧化硅层；刻蚀上层介电层，形成露出层间互连结构的开口；向开口内填充导电材料，形成与层间互连结构电连接的上层互连结构。相比材料为等离子体增强氧化硅的单层结构的上层介电层，本发明所述叠层结构的上层介电层对相邻层间介电层所产生的应力较小，从而可以降低相邻层间介电层出现经时击穿现象的概率，增大相邻层间介电层击穿电压，降低上层介电层与相邻层间介电层分裂的几率，改善芯片封装交互作用，有利于提高所形成半导体结构的可靠性性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后端(Back End OfLine，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。
但是，现有技术互连结构的形成工艺容易导致半导体结构的可靠性性能下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的可靠性性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底中形成有层间介电层以及贯穿所述层间介电层的层间互连结构；在所述基底上形成叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；刻蚀所述上层介电层，形成露出所述层间互连结构的开口；向所述开口内填充导电材料，形成与所述层间互连结构电连接的上层互连结构。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底中具有层间介电层以及贯穿所述层间介电层的层间互连结构；位于所述基底上的叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；贯穿所述上层介电层的上层互连结构，所述上层互连结构与所述层间互连结构电连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在基底上形成叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；在半导体制造工艺中，所述上层介电层一般为单层结构且材料为等离子体增强氧化硅，相比材料为等离子体增强氧化硅的上层介电层，本发明所述叠层结构的上层介电层对所述层间介电层所产生的应力较小，尤其是对相邻的层间介电层，因此可以提高相邻所述层间介电层的质量，从而可以降低相邻所述层间介电层出现经时击穿(TimeDependent Dielectric Breakdown，TDDB)现象的概率，增大相邻所述层间介电层击穿电压(VBD)，降低所述上层介电层与相邻层间介电层分裂的几率,改善芯片封装交互作用(ChipPackage Interaction，CPI)，进而有利于提高所形成半导体结构的可靠性性能。
本发明提供一种半导体结构，所述半导体结构具有叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；在半导体制造工艺中，所述上层介电层一般为单层结构且材料为等离子体增强氧化硅，相比材料为等离子体增强氧化硅的上层介电层，本发明所述叠层结构的上层介电层对所述层间介电层所产生的应力较小，尤其是对相邻的层间介电层，因此可以提高相邻所述层间介电层的质量，从而可以降低相邻所述层间介电层出现经时击穿(Time Dependent Dielectric Breakdown，TDDB)现象的概率，增大相邻所述层间介电层击穿电压(VBD)，降低所述上层介电层与相邻层间介电层分裂的几率,改善芯片封装交互作用(Chip Package Interaction，CPI)，进而有利于提高所形成半导体结构的可靠性性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术互连结构的形成工艺容易导致半导体结构的可靠性性能下降。现结合一种半导体结构分析其可靠性性能下降的原因。
参考图1，示出了一种半导体结构的结构示意图，所述半导体结构包括：
基底10，所述基底10中具有层间介电层22以及贯穿所述层间介电层22的层间互连结构23；位于所述基底10上的上层介电层32；贯穿所述上层介电层32的上层互连结构33，所述上层互连结构33与所述层间互连结构23电连接。
在半导体制造工艺中，半导体结构至少具有一层层间金属结构(即Mx layer)，所述层间金属结构包括层间介电层(IMD)22以及贯穿所述层间介电层22的层间互连结构23；相应的，所述半导体结构至少具有一层层间介电层22，且同一层层间金属结构中的所述层间互连结构23贯穿相对应的层间介电层22。其中，为了减小后端(Back End Of Line，BEOL)RC(电阻电容)延迟，所述层间介电层22的材料一般为超低k(ULK)介质材料。
所述上层介电层32和上层互连结构33作为半导体结构的上层金属结构(TMlayer)，所述上层介电层32的材料一般为等离子体增强氧化硅(PEOX)。
材料为PEOX的上层介电层32对所述层间介电层22所产生的应力较大，尤其是相邻层间金属结构(即TM-1layer)的层间介电层22(即TM-1ULK)受到应力的现象最明显；而所述层间介电层22为超低k介质材料，所述层间介电层22的质量对半导体结构的可靠性影响较大，因此当所述层间介电层22受到应力作用时，容易导致所述层间介电层22的质量下降，从而容易导致所述层间介电层22出现经时击穿的现象，导致所述层间介电层22击穿电压降低，尤其是与所述上层介电层32相邻的层间介电层22(即TM-1ULK)；此外，当所述上层介电层32较厚时(例如：Ultra Thick Top Metal，UTM)，甚至可能造成所述上层介电层32与相邻的层间介电层22在芯片封装时出现裂开的问题。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底中形成有层间介电层以及贯穿所述层间介电层的层间互连结构；在所述基底上形成叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；刻蚀所述上层介电层，形成露出所述层间互连结构的开口；向所述开口内填充导电材料，形成与所述层间互连结构电连接的上层互连结构。
本发明在基底上形成叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；在半导体制造工艺中，所述上层介电层一般为单层结构且材料为等离子体增强氧化硅，相比材料为等离子体增强氧化硅的上层介电层，本发明所述叠层结构的上层介电层对所述层间介电层所产生的应力较小，尤其是对相邻的层间介电层，因此可以提高相邻所述层间介电层的质量，从而可以降低相邻所述层间介电层出现经时击穿现象的概率，增大相邻所述层间介电层击穿电压，降低所述上层介电层与相邻层间介电层分裂的几率,改善芯片封装交互作用，进而有利于提高所形成半导体结构的可靠性性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图2，提供基底100，所述基底100中形成有层间介电层112以及贯穿所述层间介电层112的层间互连结构113。
所述基底100为后续工艺提供工艺操作基础。
所述层间互连结构113的材料可以为Cu、Al或W等导电材料，所述层间互连结构113用于与待形成的上层互连结构实现电连接，也可用于与外部电路实现电连接。
所述层间介电层112用于使所述层间互连结构113之间相互绝缘。本实施例中，所述层间介电层112的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低所述层间互连结构113之间的寄生电容，进而减小后端(Back End Of Line，BEOL)RC延迟。
所述层间介电层112的材料可以是SiOH、SiOCH、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述层间介电层112的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。
需要说明的是，所述基底100中至少形成有一层层间金属结构(即Mx layer)，每一层层间金属结构包括所述层间介电层112以及贯穿所述层间介电层112的层间互连结构113，即所述层间金属结构为重复结构。本实施例中，以所述基底100中形成有两层层间金属结构为例进行说明，但不仅限于两层。
还需要说明的是，每一层层间金属结构还包括层间刻蚀停止层111。具体地，所述层间介电层112形成于所述层间刻蚀停止层111上，所述层间互连结构113还贯穿所述层间刻蚀停止层111。
所述层间刻蚀停止层111的材料为SiCN(碳氮化硅)、SiCO(碳氧化硅)或SiN(氮化硅)，所述层间刻蚀停止层111用于在所述层间互连结构113的形成工艺过程中定义刻蚀停止的位置。
参考图3，在所述基底100上形成叠层结构的上层介电层220，所述上层介电层220包括等离子体增强氧化硅(PEOX)层222。
所述上层介电层220用于使后续所形成的上层互连结构之间相互绝缘，且作为后续上层金属结构(即TM layer)的一部分。其中，后续所形成的上层互连结构用于起到导线连接的作用，所述上层互连结构的尺寸较大，因此通过所述等离子体增强氧化硅层222，以提高所述上层介电层220的强度。
本实施例中，形成所述离子体增强氧化硅层222的工艺为化学气相沉积工艺。具体地，所述化学气相沉积工艺的参数包括：反应气体为SiH4和N2O，工艺温度为150℃至650℃。
本实施例中，所述上层介电层220为叠层结构。与采用材料为等离子体增强氧化硅的单层结构上层介电层的技术方案相比，所述叠层结构的上层介电层220对所述层间介电层112(尤其是相邻层间金属结构的层间介电层112)所产生的应力较小，从而有利于提高相邻所述层间介电层112的质量。也就是说，通过所述上层介电层220为叠层结构的方案，有利于减小所述上层介电层220所产生的应力，且所述上层介电层220的总厚度越大，减小应力的效果越明显。
相应的，所述叠层结构的上层介电层220所包含的其他膜层的材料也为具有绝缘作用的介电材料。具体地，所述上层介电层220还包括等离子体增强四乙氧基硅烷(PETEOS)层、掺氟二氧化硅(FSG)层、掺硼二氧化硅(BSG)层、掺磷二氧化硅(PSG)层和掺硼磷二氧化硅(BPSG)层中的一层或多层。
需要说明的是，所述等离子体增强氧化硅层222的厚度占所述上层介电层220总厚度的比例不宜过小，也不宜过大。如果所述比例过小，即所述上层介电层220中其它膜层厚度所占比例过大，则容易导致所述上层介电层220的质量均匀性变差；如果所述比例过大，即所述上层介电层220中其它膜层厚度所占比例过小，则容易导致减小所述上层介电层220所产生应力的效果不明显。为此，本实施例中，在所述基底100上形成叠层结构的上层介电层220的步骤中，所述等离子体增强氧化硅层222的厚度占所述上层介电层220总厚度的1/10至9/10，相应的，所述上层介电层220中其它膜层的厚度占所述上层介电层220总厚度的1/10至9/10。其中，所述上层介电层220的总厚度根据实际工艺需求而定。
本实施例中，形成所述上层介电层220的步骤包括：在所述基底100上形成等离子体增强四乙氧基硅烷层221；在所述等离子体增强四乙氧基硅烷层221上形成所述等离子体增强氧化硅层222。即所述等离子体增强四乙氧基硅烷层221和所述等离子体增强氧化硅层222构成所述上层介电层220。
形成所述等离子体增强四乙氧基硅烷层221的工艺为化学气相沉积工艺。具体地，所述化学气相沉积工艺的参数包括：反应气体为Si(OC2H5)4和O2、或者Si(OC2H5)4和O3，工艺温度为150℃至650℃。
还需要说明的是，提供所述基底100后，在所述基底100上形成叠层结构的所述上层介电层220之前，所述形成方法还包括：在所述基底100上形成上层刻蚀停止层210。
在后续刻蚀所述上层介电层200以形成初始通孔的工艺过程中，所述上层刻蚀停止层210顶部表面用于定义刻蚀停止位置，所述上层刻蚀停止层210具有良好的刻蚀停止作用，从而可以使各区域的初始通孔均能露出所述上层刻蚀停止层210，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
相应的，在所述基底100上形成叠层结构的上层介电层220的步骤中，在所述上层刻蚀停止层210上形成所述上层介电层220。
所述上层刻蚀停止层210的材料与所述上层介电层220的材料不同，所述上层刻蚀停止层210的材料与所述基底100的材料也不同。本实施例中，所述上层刻蚀停止层210的材料为SiCN(碳氮化硅)。在其他实施例中，所述上层刻蚀停止层的材料还可以为SiCO(碳氧化硅)或SiN(氮化硅)。
结合参考图3至图8，刻蚀所述上层介电层220，形成露出所述层间互连结构113的开口250(如图8所示)。
具体地，所述开口250露出相邻层间金属结构(即TM-1layer)的层间互连结构113。
本实施例中，所述开口250包括相贯通的沟槽251(如图8所示)和通孔252(如图8所示)，所述沟槽251底部和所述通孔252顶部相连通，且所述沟槽251底部的宽度尺寸L1(如图8所示)大于所述通孔252顶部的宽度尺寸L2(如图8所示)。
以下结合附图，对形成所述开口250的步骤做详细说明。
参考图3，在所述上层介电层220上形成抗反射涂层(Anti-Reflective Coating，ARC)230。
后续步骤包括在所述抗反射涂层230上形成第一光刻胶层，所述抗反射涂层230用于吸收折射进入所述抗反射涂层230的光线，减小所述抗反射涂层230表面对特定波长区域光的反射率，从而改善驻波效应，提高曝光显影后所述第一光刻胶层的质量。
本实施例中，所述抗反射涂层230的材料为SiON，所述抗反射涂层230的厚度为至在其他实施例中，所述抗反射涂层的材料还可以为ODL(OrganicDielectric Layer，有机介电层)材料或Si-ARC(掺Si的抗反射涂层)材料。
继续参考图3，在所述抗反射涂层230上形成第一光刻胶层300，所述第一光刻胶层300内具有露出部分所述抗反射涂层230的第一图形开口301。
所述第一光刻胶层300用于作为后续刻蚀所述上层介电层220的刻蚀掩膜，所述第一图形开口301的位置和宽度尺寸与后续在所述上层介电层220内形成的初始通孔的位置和宽度尺寸相同。
本实施例中，通过曝光显影工艺，形成所述第一光刻胶层300。
结合参考图4，以所述第一光刻胶层300(如图3所示)为掩膜，刻蚀所述第一图形开口301(如图3所示)露出的所述抗反射涂层230和上层介电层220，在所述上层介电层220内形成露出所述上层刻蚀停止层210的初始通孔225；形成所述初始通孔225后，去除所述第一光刻胶层300。
所述初始通孔225为后续形成露出相邻所述层间互连结构113的通孔提供工艺基础。
本实施例中，采用干法刻蚀工艺，以所述上层刻蚀停止层210顶部表面作为刻蚀停止位置，刻蚀所述上层介电层220以形成所述初始通孔225。具体地，所述干法刻蚀工艺为等离子体干法刻蚀工艺。
本实施例中，所述等离子体干法刻蚀工艺所采用的刻蚀气体为CF4、CHF3、CH2F2或C4F8，所述刻蚀气体的气体流量为10sccm至200sccm；所采用的辅助气体为O2，所述辅助气体的气体流量为0sccm至100sccm；所采用的稀释气体为N2、CO、He或Ar，所述稀释气体的气体流量为10sccm至1000sccm；工艺压强为10mTorr至200mTorr。
本实施例中，形成所述初始通孔225后，采用灰化工艺或湿法去胶工艺，去除所述第一光刻胶层300。
需要说明的是，所述干法刻蚀工艺对所述上层介电层220和所述上层刻蚀停止层210具有较高的刻蚀选择比(etch ratio)，也就是说，所述干法刻蚀工艺对所述上层介电层220的刻蚀速率远远大于对所述上层刻蚀停止层210的刻蚀速率，因此所述上层刻蚀停止层210可以较好地起到刻蚀停止的作用，从而可以使各区域的所述初始通孔225均能露出所述上层刻蚀停止层210，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
还需要说明的是，去除所述第一光刻胶层300后，保留所述抗反射涂层230，所述抗反射涂层230为后续形成第二光刻胶层提供工艺基础，用于提高曝光显影后所述第二光刻胶层的质量。
参考图5，去除所述第一光刻胶层300(如图3所示)后，在所述初始通孔225内形成填充层310，所述填充层310顶部低于所述上层介电层220顶部。
所述填充层310用于在后续刻蚀所述初始通孔225侧壁的部分厚度上层介电层220以形成沟槽时，起到保护所述初始通孔225底部的作用。
本实施例中，所述填充层310的材料为底部抗反射涂层(Bottom Anti-ReflectiveCoating，BARC)材料，所述填充层310在所述初始通孔225内的填充效果较好。其中，所述底部抗反射涂层材料的成分包含1-甲基-2-丙醇和1-甲基-2-丙醇乙酸酯。在其他实施例中，所述填充层的材料还可以为深紫外光吸收氧化硅(Deep UV Light Absorbing Oxide，DUO)材料、有机介电层(Organic Dielectric Layer，ODL)材料、无定形碳或掺Si的抗反射层(Si-ARC)材料。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
具体地，形成所述填充层310的步骤包括：在所述初始通孔225内填充满填充材料，所述填充材料还覆盖所述抗反射涂层230顶部；回刻(etch back)所述填充材料，保留所述初始通孔225内部分厚度的填充材料，且剩余所述填充材料作为所述填充层310。
本实施例中，为了较好地控制刻蚀量，回刻所述填充材料的工艺为干法刻蚀工艺。
需要说明的是，回刻所述填充材料后，所述填充层310至少填充后续所形成通孔的区域，也就是说，所述填充层310的厚度(即剩余所述填充材料的厚度)根据后续所形成通孔的深度而定；且为了减小后续去除所述填充层310的工艺难度，避免对所形成通孔的形貌产生不良影响，所述填充层310的厚度不宜过大。具体地，所述填充层310的厚度根据实际工艺而定。
参考图6，形成所述填充层310后，在部分所述抗反射涂层230上形成第二光刻胶层320，所述第二光刻胶层320内具有露出所述初始通孔225以及部分所述抗反射涂层230的第二图形开口321。
所述第二光刻胶层320用于作为后续刻蚀所述初始通孔225侧壁的部分厚度上层介电层220的刻蚀掩膜，所述第二图形开口321的位置和宽度尺寸与后续在所述上层介电层220内形成的沟槽的位置和宽度尺寸相同。
具体地，所述第二图形开口321露出所述初始通孔225内的填充层310以及部分所述抗反射涂层230，从而在后续刻蚀所述初始通孔225侧壁的部分厚度上层介电层220的过程中，使所述填充层310对所述初始通孔225底部起到保护作用。
本实施例中，通过曝光显影工艺，形成所述第二光刻胶层320，且在所述抗反射涂层230的作用下，使曝光显影后所述第二光刻胶层320的质量得到提高。
结合参考图7，以所述第二光刻胶层320(如图6所示)为掩膜，刻蚀所述第二图形开口321(如图6所示)露出的抗反射涂层230以及部分厚度的上层介电层220，在所述上层介电层220内形成沟槽251，所述沟槽251底部与所述初始通孔225顶部相连通；形成所述沟槽251后，去除所述第二光刻胶层320和填充层310(如图6所示)。
所述沟槽251与所述初始通孔225为后续形成贯穿所述上层介电层220的开口250(如图8所示)提供工艺基础。
本实施例中，采用干法刻蚀工艺，刻蚀部分厚度的所述上层介电层220，以形成所述沟槽251。具体地，所述干法刻蚀工艺为等离子体干法刻蚀工艺。
本实施例中，所述等离子体干法刻蚀工艺所采用的刻蚀气体为CF4、CHF3、CH2F2或C4F8，所述刻蚀气体的气体流量为10sccm至200sccm；所采用的辅助气体为O2，所述辅助气体的气体流量为0sccm至100sccm；所采用的稀释气体为N2、CO、He或Ar，所述稀释气体的气体流量为10sccm至1000sccm；工艺压强为10mTorr至200mTorr。
本实施例中，形成所述沟槽251后，采用灰化工艺或湿法去胶工艺，去除所述第二光刻胶层320和填充层310。
本实施例中，所述沟槽251底部的宽度尺寸(未标示)大于所述初始通孔225顶部的宽度尺寸(未标示)。
参考图8，去除所述第二光刻胶层320(如图6所示)和填充层310(如图6所示)后，刻蚀所述初始通孔225(如图7所示)底部的上层刻蚀停止层210，形成露出所述层间互连结构113的通孔252，且相贯通的所述通孔252和所述沟槽251构成所述开口250。
所述开口250为后续形成上层互连结构提供空间位置。
通过刻蚀所述初始通孔225底部的上层刻蚀停止层210，从而使所形成的开口250底部露出相邻层间金属结构(即TM-1layer)的所述层间互连结构113，进而实现后续所形成上层互连结构与所述层间互连结构113的电连接。
本实施例中，采用干法刻蚀工艺刻蚀所述初始通孔225底部的上层刻蚀停止层210，从而可以较好地控制所述通孔252的形貌。
本实施例中，所述沟槽251底部与所述初始通孔225顶部相连通，因此形成所述开口250后，所述沟槽251底部和所述通孔252顶部相连通，且所述沟槽251底部的宽度尺寸L1大于所述通孔252顶部的宽度尺寸L2。
结合参考图9和图10，向所述开口250(如图8所示)内填充导电材料285(如图9所示)，形成与所述层间互连结构113电连接的上层互连结构280(如图10所示)。
所述上层互连结构280用于实现半导体器件之间的电连接，还用于实现半导体器件与外部电路之间的电连接。
所述导电材料285可以为Cu、Al或W等导电材料。本实施例中，所述导电材料285为Cu材料，形成所述导电材料285的工艺为电镀工艺。相应的，所述上层互连结构280的材料为Cu。
具体地，形成上层互连结构280的步骤包括：向所述开口250内填充导电材料285，所述导电材料285还覆盖所述抗反射涂层230的顶部；采用平坦化工艺，去除高于所述上层介电层220顶部的导电材料285，且还去除高于所述上层介电层220顶部的抗反射涂层230，所述开口250中的剩余所述导电材料285作为所述上层互连结构280。
本实施例中，所述平坦化工艺为化学机械研磨工艺。
本实施例中，以去除高于所述上层介电层220顶部的导电材料285为例进行说明。在其他实施例中，在所述平坦化工艺的步骤中，根据所述上层互连结构的实际厚度需求，还可以去除部分厚度的所述上层介电层。
本实施例中，形成所述上层互连结构280后，所述上层互连结构280与所述上层介电层220、上层刻蚀停止层210用于构成上层金属结构(即TM layer)。
需要说明的是，如图9所示，形成所述开口250后，向所述开口250内填充所述导电材料285之前，所述形成方法还包括：在所述开口250的底部和侧壁上形成阻挡层260，所述阻挡层260还覆盖于所述抗反射涂层230顶部；在所述阻挡层260上形成粘附层270。
所述阻挡层260用于防止向所述开口250内填充所述导电材料285的过程中所述导电材料285渗入所述上层介电层220中，从而避免对后端电路性能造成影响。所述阻挡层260的材料可以为Ru、TaN、TiN、WN或CoN。本实施例中，所述阻挡层260的材料为TaN。
所述粘附层270用于向所述开口250内填充所述导电材料285时增加所述导电材料285的粘附性，从而提高所述导电材料285的填充能力，进而提高所形成上层互连结构280的质量。本实施例中，所述粘附层270的材料为Ta。
相应的，采用平坦化工艺去除高于所述上层介电层220顶部的导电材料285的步骤中，还去除高于所述上层介电层220顶部的所述粘附层270和阻挡层260。
还需要说明的是，形成所述粘附层270后，向所述开口250内填充所述导电材料285之前，所述形成方法还包括：在所述粘附层270表面溅射沉积铜的籽晶层(Cu Seed)(图未示)，以提高电镀过程中所述导电材料285的覆盖能力。
本实施例中，在基底上形成叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；在半导体制造工艺中，所述上层介电层一般为单层结构且材料为等离子体增强氧化硅，相比材料为等离子体增强氧化硅的上层介电层，本发明所述叠层结构的上层介电层对所述层间介电层所产生的应力较小，尤其是对相邻的层间介电层，因此可以提高相邻所述层间介电层的质量，从而可以降低相邻所述层间介电层出现经时击穿现象的概率，增大相邻所述层间介电层击穿电压，降低所述上层介电层与相邻层间介电层分裂的几率,改善芯片封装交互作用，进而有利于提高所形成半导体结构的可靠性性能。
继续参考图10，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构。所述半导体结构包括：
基底100，所述基底100中具有层间介电层112以及贯穿所述层间介电层112的层间互连结构113；位于所述基底100上的叠层结构的上层介电层220，所述上层介电层220包括等离子体增强氧化硅(PEOX)层222；贯穿所述上层介电层220的上层互连结构280，所述上层互连结构280与所述层间互连结构113电连接。
所述基底100为后续工艺提供工艺操作基础。
所述层间互连结构113的材料可以为Cu、Al或W等导电材料，所述层间互连结构113用于与所述上层互连结构280实现电连接，也可用于与外部电路实现电连接。
所述层间介电层112用于使所述层间互连结构113之间相互绝缘。本实施例中，所述层间介电层112的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低所述层间互连结构113之间的寄生电容，进而减小后端(Back End Of Line，BEOL)RC延迟。
所述层间介电层112的材料可以是SiOH、SiOCH、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述层间介电层112的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。
需要说明的是，所述基底100中至少具有一层层间金属结构(即Mx layer)，每一层层间金属结构包括所述层间介电层112以及贯穿所述层间介电层112的层间互连结构113，即所述层间金属结构为重复结构。本实施例中，以所述基底100中具有两层层间金属结构为例进行说明，但不仅限于两层。
还需要说明的是，每一层层间金属结构还包括层间刻蚀停止层111。具体地，所述层间介电层112位于所述层间刻蚀停止层111上，所述层间互连结构113还贯穿所述层间刻蚀停止层111。
所述层间刻蚀停止层111的材料为SiCN(碳氮化硅)、SiCO(碳氧化硅)或SiN(氮化硅)，所述层间刻蚀停止层111用于在所述层间互连结构113的形成工艺过程中定义刻蚀停止的位置。
所述上层介电层220用于使所述上层互连结构280之间相互绝缘。其中，所述上层互连结构280用于起到导线连接的作用，所述上层互连结构280的尺寸较大，因此通过所述等离子体增强氧化硅层222，以提高所述上层介电层220的强度。
本实施例中，所述上层介电层220为叠层结构。与采用材料为等离子体增强氧化硅的单层结构上层介电层的技术方案相比，所述叠层结构的上层介电层220对所述层间介电层112(尤其是相邻层间金属结构的层间介电层112)所产生的应力较小，从而有利于提高相邻所述层间介电层112的质量。也就是说，通过所述上层介电层220为叠层结构的方案，有利于减小所述上层介电层220所产生的应力，且所述上层介电层220的总厚度越大，减小应力的效果越明显。
相应的，所述叠层结构的上层介电层220所包含的其他膜层的材料也为具有绝缘作用的介电材料。具体地，所述上层介电层220还包括等离子体增强四乙氧基硅烷(PETEOS)层、掺氟二氧化硅(FSG)层、掺硼二氧化硅(BSG)层、掺磷二氧化硅(PSG)层和掺硼磷二氧化硅(BPSG)层中的一层或多层。
需要说明的是，所述等离子体增强氧化硅层222的厚度占所述上层介电层220总厚度的比例不宜过小，也不宜过大。如果所述比例过小，即所述上层介电层220中其它膜层厚度所占比例过大，则容易导致所述上层介电层220的质量均匀性变差；如果所述比例过大，即所述上层介电层220中其它膜层厚度所占比例过小，则容易导致减小所述上层介电层220所产生应力的效果不明显。为此，本实施例中，在所述基底100上形成叠层结构的上层介电层220的步骤中，所述等离子体增强氧化硅层222的厚度占所述上层介电层220总厚度的1/10至9/10，相应的，所述上层介电层220中其它膜层的厚度占所述上层介电层220总厚度的1/10至9/10。其中，所述上层介电层220的总厚度根据实际工艺需求而定。
本实施例中，所述上层介电层220还包括位于所述基底100上的等离子体增强四乙氧基硅烷层221；相应的，所述等离子体增强氧化硅层222位于所述等离子体增强四乙氧基硅烷层221上。即所述等离子体增强四乙氧基硅烷层221和所述等离子体增强氧化硅层222构成所述上层介电层220。
还需要说明的是，所述半导体结构还包括：位于所述上层介电层220和所述基底100之间的上层刻蚀停止层210。相应的，所述上层互连结构280还贯穿所述上层刻蚀停止层210，从而实现所述上层互连结构280和所述层间互连结构113的电连接。
所述上层刻蚀停止层210的材料与所述介电层220的材料不同，所述上层刻蚀停止层210的材料与所述基底100的材料也不同。本实施例中，所述上层刻蚀停止层210的材料为SiCN(碳氮化硅)。在其他实施例中，所述上层刻蚀停止层的材料还可以为SiCO(碳氧化硅)或SiN(氮化硅)。
本实施例中，所述上层互连结构280与所述上层介电层220、上层刻蚀停止层210用于构成上层金属结构(即TM layer)。
所述上层互连结构280贯穿所述上层介电层220。具体地，所述上层互连结构280贯穿所述等离子体增强氧化硅层222和所述等离子体增强四乙氧基硅烷层221。
所述上层互连结构280用于实现半导体器件之间的电连接，还用于实现半导体器件与外部电路之间的电连接。
所述上层互连结构280的材料可以为Cu、Al或W等导电材料。本实施例中，所述上层互连结构280的材料为Cu。
需要说明的是，所述半导体结构还包括：位于所述上层互连结构280和所述上层介电层220之间、所述上层互连结构280和所述上层刻蚀停止层210之间、以及所述上层互连结构280和所述基底100之间的阻挡层260；位于所述上层互连结构280和所述阻挡层260之间的粘附层270。
在所述上层互连结构280的形成过程中，所述阻挡层260用于防止形成所述上层互连结构280所采用的导电材料渗入所述上层介电层220中，从而避免对后端电路性能造成影响。所述阻挡层260的材料可以为Ru、TaN、TiN、WN或CoN。本实施例中，所述阻挡层260的材料为TaN。
所述粘附层270用于提高形成所述上层互连结构280所采用的导电材料在所述上层介电层220内的粘附性，从而提高所述导电材料的填充能力，进而提高所述上层互连结构280的质量。本实施例中，所述粘附层270的材料为Ta。
本实施例中，所述半导体结构具有叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；在半导体制造工艺中，所述上层介电层一般为单层结构且材料为等离子体增强氧化硅，相比材料为等离子体增强氧化硅的上层介电层，本发明所述叠层结构的上层介电层对所述层间介电层所产生的应力较小，尤其是对相邻的层间介电层，因此可以提高相邻所述层间介电层的质量，从而可以降低相邻所述层间介电层出现经时击穿现象的概率，增大相邻所述层间介电层击穿电压，降低所述上层介电层与相邻层间介电层分裂的几率,改善芯片封装交互作用，进而有利于提高所形成半导体结构的可靠性性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底中形成有层间介电层以及贯穿所述层间介电层的层间互连结构；
在所述基底上形成叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；
刻蚀所述上层介电层，形成露出所述层间互连结构的开口；
向所述开口内填充导电材料，形成与所述层间互连结构电连接的上层互连结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述上层介电层还包括等离子体增强四乙氧基硅烷层、掺氟二氧化硅层、掺硼二氧化硅层、掺磷二氧化硅层和掺硼磷二氧化硅层中的一层或多层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成叠层结构的上层介电层的步骤中，所述等离子体增强氧化硅层的厚度占所述上层介电层总厚度的1/10至9/10。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述等离子体增强氧化硅层的工艺为化学气相沉积工艺；
所述化学气相沉积工艺的参数包括：反应气体为SiH4和N2O，工艺温度为150℃至650℃。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成叠层结构的上层介电层的步骤包括：在所述基底上形成等离子体增强四乙氧基硅烷层；在所述等离子体增强四乙氧基硅烷层上形成所述等离子体增强氧化硅层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述等离子体增强四乙氧基硅烷层的工艺为化学气相沉积工艺；
所述化学气相沉积工艺的参数包括：反应气体为Si(OC2H5)4和O2、或者Si(OC2H5)4和O3，工艺温度为150℃至650℃。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述层间介电层的材料为超低k介质材料。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述层间介电层的材料为氢氧化硅、掺氟二氧化硅、掺硼二氧化硅、掺磷二氧化硅、掺硼磷二氧化硅、氢化硅倍半氧烷或甲基硅倍半氧烷。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底后，在所述基底上形成叠层结构的上层介电层之前，所述形成方法还包括：在所述基底上形成上层刻蚀停止层；
在所述基底上形成叠层结构的上层介电层的步骤中，在所述上层刻蚀停止层上形成所述上层介电层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述上层刻蚀停止层的材料为SiCN、SiCO或SiN。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述开口包括相贯通的沟槽和通孔，所述沟槽底部和所述通孔顶部相连通，且所述沟槽底部的宽度尺寸大于所述通孔顶部的宽度尺寸；
形成露出所述层间互连结构的开口的步骤包括：在所述上层介电层上形成抗反射涂层；
在所述抗反射涂层上形成第一光刻胶层，所述第一光刻胶层内具有露出部分所述抗反射涂层的第一图形开口；
以所述第一光刻胶层为掩膜，刻蚀所述第一图形开口露出的所述抗反射涂层和上层介电层，在所述上层介电层内形成露出所述上层刻蚀停止层的初始通孔；
去除所述第一光刻胶层；
去除所述第一光刻胶层后，在所述初始通孔内形成填充层，所述填充层顶部低于所述上层介电层顶部；
形成所述填充层后，在部分所述抗反射涂层上形成第二光刻胶层，所述第二光刻胶层内具有露出所述初始通孔以及部分所述抗反射涂层的第二图形开口；
以所述第二光刻胶层为掩膜，刻蚀所述第二图形开口露出的抗反射涂层以及部分厚度的上层介电层，在所述上层介电层内形成沟槽，所述沟槽底部与所述初始通孔顶部相连通；
去除所述第二光刻胶层和填充层；
去除所述第二光刻胶层和填充层后，刻蚀所述初始通孔底部的上层刻蚀停止层，形成露出所述层间互连结构的通孔，且相贯通的所述通孔和所述沟槽构成所述开口。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述抗反射涂层的材料为SiON、ODL材料或Si-ARC材料。
13.一种半导体结构，其特征在于，包括：
基底，所述基底中具有层间介电层以及贯穿所述层间介电层的层间互连结构；
位于所述基底上的叠层结构的上层介电层，所述上层介电层包括等离子体增强氧化硅层；
贯穿所述上层介电层的上层互连结构，所述上层互连结构与所述层间互连结构电连接。
14.如权利要求13所述的半导体结构，其特征在于，所述上层介电层还包括等离子体增强四乙氧基硅烷层、掺氟二氧化硅层、掺硼二氧化硅层、掺磷二氧化硅层和掺硼磷二氧化硅层中的一层或多层。
15.如权利要求13所述的半导体结构，其特征在于，所述等离子体增强氧化硅层的厚度占所述上层介电层总厚度的1/10至9/10。
16.如权利要求13所述的半导体结构，其特征在于，所述上层介电层还包括位于所述基底上的等离子体增强四乙氧基硅烷层；
所述等离子体增强氧化硅层位于所述等离子体增强四乙氧基硅烷层上。
17.如权利要求13所述的半导体结构，其特征在于，所述层间介电层的材料为超低k介质材料。
18.如权利要求13所述的半导体结构，其特征在于，所述层间介电层的材料为氢氧化硅、掺氟二氧化硅、掺硼二氧化硅、掺磷二氧化硅、掺硼磷二氧化硅、氢化硅倍半氧烷或甲基硅倍半氧烷。
19.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述上层介电层和所述基底之间的上层刻蚀停止层；
所述上层互连结构还贯穿所述上层刻蚀停止层。
20.如权利要求19所述的半导体结构，其特征在于，所述上层刻蚀停止层的材料为SiCN、SiCO或SiN。
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