CN106409752B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供基底，基底内形成有底层金属层；形成覆盖于基底表面以及底层金属层表面的刻蚀阻挡层；形成覆盖于刻蚀阻挡层表面的介质层；形成贯穿介质层的开口，且开口底部暴露出刻蚀阻挡层表面；采用刻蚀气体包括CF3I的干法刻蚀工艺刻蚀位于开口底部的部分厚度的刻蚀阻挡层，且在刻蚀去除部分厚度的刻蚀阻挡层的同时，在开口侧壁表面形成保护层；在形成保护层之后，采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层，直至暴露出底层金属层顶部表面；在暴露出的底层金属层表面形成导电层，且导电层填充满所述开口。本发明减小底层金属层受到的刻蚀损伤，改善半导体结构的电学性能。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小，芯片面积持续增大，互连结构的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。特别是由于金属布线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。为了减小互连造成的RC延迟，现已采用了多种措施。
互连结构之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。同时降低互连之间的电容同样可以减小延迟，而寄生电容C正比于电路层绝缘介质的相对介电常数k，因此使用低k材料作为不同电路层的绝缘介质代替传统的SiO2介质已成为满足高速芯片的发展的需要。
然而，现有技术形成的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，减小底层金属层受到的刻蚀损伤，改善半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有底层金属层，且所述基底暴露出所述底层金属层顶部表面；形成覆盖于所述基底表面以及底层金属层表面的刻蚀阻挡层；形成覆盖于所述刻蚀阻挡层表面的介质层；刻蚀所述介质层，形成贯穿所述介质层的开口，且所述开口底部暴露出刻蚀阻挡层表面；采用刻蚀气体包括CF3I的干法刻蚀工艺刻蚀位于所述开口底部的部分厚度的刻蚀阻挡层，且在刻蚀去除部分厚度的刻蚀阻挡层的同时，在所述开口侧壁表面形成保护层；在形成所述保护层之后，采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层，直至暴露出底层金属层顶部表面；在所述暴露出的底层金属层表面形成导电层，且所述导电层填充满所述开口。
可选的，所述刻蚀阻挡层的材料为氮化硅、掺碳氮化硅或掺碳氮氧化硅。
可选的，所述刻蚀去除部分厚度的刻蚀阻挡层的刻蚀气体还包括N2和O2。
可选的，采用中性粒子束刻蚀工艺刻蚀去除所述部分厚度的刻蚀阻挡层，工艺参数包括：CF3I流量为50sccm至500sccm，O2流量为0sccm至100sccm，N2流量为0sccm至200sccm，CF4流量为0sccm至100sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦，偏置功率为0瓦至500瓦。
可选的，所述保护层的材料包括碳原子和氟原子。
可选的，在刻蚀去除所述部分厚度的刻蚀阻挡层之后，剩余刻蚀阻挡层表面也形成有保护层。
可选的，所述各向同性干法刻蚀工艺对所述刻蚀阻挡层的刻蚀速率大于对开口侧壁表面的保护层的刻蚀速率。
可选的，所述各向同性干法刻蚀工艺的工艺参数包括：CF4流量为50sccm至500sccm，CHF3流量为0sccm至200sccm，O2流量为0sccm至100sccm，N2流量为0sccm至200sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦。
可选的，所述介质层的材料具有多孔结构；所述介质层为低k介质材料或超低k介质材料。
可选的，在暴露出所述底层金属层顶部表面之后、形成所述导电层之前，还包括步骤：对所述开口以及底层金属层进行刻蚀后处理。
可选的，所述刻蚀后处理还刻蚀所述位于开口侧壁表面的保护层。
可选的，采用N2和CO进行所述刻蚀后处理的工艺参数包括：N2流量为50sccm至500sccm，CO流量为0sccm至200sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦，偏置功率为0瓦至500瓦。
可选的，在形成所述导电层之前，还对开口以及底层金属层进行湿法清洗处理，刻蚀去除位于开口侧壁表面的保护层。
可选的，所述湿法刻蚀处理的刻蚀液体为氢氟酸溶液或双氧水溶液。
可选的，所述剩余厚度为所述刻蚀阻挡层厚度的20％至90％。
可选的，所述开口包括相互贯穿的通孔以及沟槽，其中，所述通孔位于沟槽与基底之间，且所述通孔的宽度尺寸小于沟槽的宽度尺寸。
可选的，形成所述开口的工艺步骤包括：在所述介质层表面形成第一掩膜层，所述第一掩膜层内形成有暴露出部分介质层表面的第一凹槽；然后形成覆盖于第一掩膜层表面以及第一凹槽暴露出的部分介质层表面的第二掩膜层，所述第二掩膜层内形成有第二凹槽，且所述第二凹槽的宽度尺寸小于第一凹槽的宽度尺寸；以所述第二掩膜层为掩膜，刻蚀去除部分厚度的介质层，形成预开口；去除所述第二掩膜层；以所述第一掩膜层为掩膜，刻蚀位于预开口下方的介质层，还刻蚀第一掩膜层暴露出的介质层，直至暴露出刻蚀阻挡层表面。
可选的，所述预开口的深度大于等于介质层厚度的75％、且小于等于介质层厚度的90％。
可选的，所述导电层包括：位于开口底部和侧壁表面的扩散阻挡层、以及位于扩散阻挡层表面且填充满开口的导电体层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，刻蚀介质层形成贯穿介质层的开口，且所述开口底部暴露出刻蚀阻挡层表面；采用刻蚀气体包括CF3I的干法刻蚀工艺刻蚀位于开口底部的部分厚度的刻蚀阻挡层，且在刻蚀去除部分厚度的刻蚀阻挡层的同时，在所述开口侧壁表面形成保护层；在形成所述保护层之后，采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层，直至暴露出底层金属层顶部表面。由于位于开口侧壁表面的保护层对开口侧壁处的介质层起到保护作用，因此能够采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层，直至暴露出底层金属层表面。与各向异性干法刻蚀工艺相比，各向同性干法刻蚀工艺的刻蚀环境更为温和，因此当底层金属层顶部表面暴露在各向同性干法刻蚀工艺刻蚀环境中时，所述各向同性干法刻蚀工艺不会对底层金属层造成刻蚀损伤，或者，底层金属层受到的刻蚀损伤可以忽略不计。因此，本发明中底层金属层顶部表面保持有良好的形貌，所述底层金属层受到的刻蚀损伤很小，使得底层金属层保持较高的性能，从而改善形成的半导体结构的电学性能。
进一步，刻蚀去除部分厚度的刻蚀阻挡层的刻蚀气体还包括N2和O2。N2的加入有利于提高干法刻蚀工艺对刻蚀阻挡层202和介质层203的刻蚀选择比，O2的加入能够使开口侧壁表面的介质层受到的刻蚀损伤小。
部分厚度更进一步，在形成导电层之前，对开口以及底层金属层进行刻蚀后处理，所述刻蚀后处理能够去除位于开口内以及底层金属层表面的杂质，为后续形成导电层提供良好的界面环境。并且，在刻蚀后处理之后，还对开口以及底层金属层进行湿法清洗处理，所述湿法清洗处理能够进一步去除位于开口内以及底层金属层表面的杂质，且所述湿法清洗处理还能够使开口侧壁表面的保护层被去除，避免保护层对半导体结构的RC延迟造成不良影响，并且提高开口侧壁与后续形成的导电层之间界面性能，使得开口侧壁与导电层紧密接触。
附图说明
图1至图2为本发明一实施例提供的半导体结构形成过程的剖面结构示意图；
图3至图11为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图；
图12为本发明又一实施例提供的半导体结构形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体结构的电学性能有待提高。
半导体结构的形成方法包括以下步骤：
参考图1，提供基底100，所述基底100内形成有底层金属层101，所述基底100表面形成有介质层102；刻蚀部分厚度的介质层102，在所述介质层102中形成预开口103。
参考图2，刻蚀位于预开口103(参考图1)下方的介质层102，形成贯穿介质层102的开口104，所述开口104底部暴露出底层金属层101表面；形成填充满所述开口104的导电层。
上述方法中底层金属层101受到严重的刻蚀损伤，使得形成的半导体结构的电学性能低下。
研究发现，当形成的开口104包括相互贯穿的通孔和沟槽时，通孔位于沟槽和基底100之间，能够通过减小形成的预开口103的深度，以避免底层金属层101过早的暴露在刻蚀环境中，从而避免底层金属层101受到刻蚀损伤。然而，由于刻蚀介质层102的刻蚀工艺对底层金属层101的刻蚀速率较大，刻蚀介质层102的刻蚀工艺对介质层102与底层金属层101之间的刻蚀选择比较小，因此底层金属层101仍会受到较严重的刻蚀损伤。
为此，在介质层102与基底100表面之间形成刻蚀阻挡层，所述刻蚀阻挡层的材料与介质层102的材料不同，通过提高刻蚀所述刻蚀阻挡层的刻蚀工艺对刻蚀阻挡层与底层金属层101之间的刻蚀选择比，来减少底层金属层101的刻蚀损伤。
进一步研究发现，为了避免刻蚀所述刻蚀阻挡层的刻蚀工艺对开口侧壁表面造成刻蚀损伤，刻蚀所述刻蚀阻挡层的工艺通常为各向异性干法刻蚀工艺，而由于各向异性干法刻蚀工艺相较于各向同性干法刻蚀工艺而言反应更激烈，因此刻蚀去除刻蚀阻挡层的各向异性干法刻蚀工艺仍会对底层金属层造成刻蚀损伤。
为此，本发明提供一种半导体结构的形成方法，刻蚀介质层形成贯穿介质层的开口，且所述开口底部暴露出刻蚀阻挡层表面；采用刻蚀气体包括CF3I的干法刻蚀工艺刻蚀位于开口底部的部分厚度的刻蚀阻挡层，且在刻蚀去除部分厚度的刻蚀阻挡层的同时，在所述开口侧壁表面形成保护层；在形成所述保护层之后，采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层，直至暴露出底层金属层顶部表面。由于位于开口侧壁表面的保护层对开口侧壁处的介质层起到保护作用，因此能够采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层，直至暴露出底层金属层表面。与各向异性干法刻蚀工艺相比，各向同性干法刻蚀工艺的刻蚀环境更为温和，因此当底层金属层顶部表面暴露在各向同性干法刻蚀工艺刻蚀环境中时，所述各向同性干法刻蚀工艺不会对底层金属层造成刻蚀损伤，或者，底层金属层受到的刻蚀损伤可以忽略不计。因此，本发明中底层金属层顶部表面保持有良好的形貌，所述底层金属层受到的刻蚀损伤很小，使得底层金属层保持较高的性能，从而改善形成的半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。
参考图3，提供基底200，所述基底200内形成有底层金属层201，且所述基底200暴露出所述底层金属层201顶部表面；形成覆盖所述基底200表面以及底层金属层201表面的刻蚀阻挡层202；形成覆盖于所述刻蚀阻挡层202表面的介质层203。
所述基底200的材料为硅、锗、锗化硅、碳化硅或砷化镓；所述基底200的材料还可以为单晶硅、多晶硅、非晶硅或绝缘体上的硅。
所述基底200表面还可以形成有若干界面层或外延层以提高半导体结构的电学性能。所述基底200内还可以形成有半导体器件，所述半导体器件为PMOS晶体管、NMOS晶体管、CMOS晶体管、电容器、电阻器或电感器。
本实施例中，所述基底200为硅基底。
所述底层金属层201用于与待形成的导电层相连接，也可用于后续形成的导电层与外部或其他金属层的电连接。所述底层金属层201的材料为Cu、Al或W等导电材料。本实施例中，所述底层金属层201顶部与基底200顶部齐平。在其他实施例中，所述底层金属层顶部表面还能够高于基底顶部表面。
在一个实施例中，所述基底200内形成有一个底层金属层201。在另一实施例中，所述基底200内形成有若干个底层金属层201，且所述底层金属层201在平行于基底200表面方向上的尺寸相同。在其他实施例中，基底200内形成有若干个底层金属层201，且至少2个底层金属层201在平行于基底200表面方向上的尺寸不同。
本实施例中，所述基底200与介质层203之间还形成有刻蚀阻挡层202，后续形成的开口还贯穿所述刻蚀阻挡层202。所述刻蚀阻挡层202在后续起到刻蚀阻挡作用，后续刻蚀介质层203的刻蚀工艺对刻蚀阻挡层202的刻蚀速率较小，从而起到刻蚀停止作用，防止对基底200或底层金属层201造成过刻蚀。并且，后续刻蚀所述刻蚀阻挡层202的刻蚀工艺对底层金属层201的刻蚀速率小，从而进一步避免对底层金属层201造成刻蚀损伤。
所述刻蚀阻挡层202的材料与介质层203的材料不同。所述刻蚀阻挡层202的材料为氮化硅、氮氧化硅或碳氮化硅。本实施例中，所述刻蚀阻挡层202的材料为碳氮化硅。
所述介质层203的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效的降低半导体结构的RC延迟。
所述介质层203的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。
本实施例中，所述介质层203的材料为超低k介质材料，所述超低k介质材料为SiCOH。
本实施例中，还包括步骤：在介质层203表面形成钝化层(未图示)，所述钝化层起到保护介质层203的作用，介质层203的晶格常数与后续形成的掩膜层的晶格常数相差较大，而钝化层的晶格常数位于二者之间，因此钝化层也起到过渡作用，避免由于晶格常数突变而对介质层203施加应力造成介质层203变形。钝化层的材料为氧化硅或含碳氧化硅。
后续刻蚀介质层203形成贯穿介质层203的开口，所述开口为单大马士革开口或双大马士革开口。本实施例中，后续形成的开口包括相互贯穿的通孔以及沟槽，其中，所述通孔位于沟槽与基底200之间，且所述通孔的宽度尺寸小于沟槽的宽度尺寸。能够采用先形成通孔后形成沟槽(via first trench last)、先形成沟槽后形成通孔(trench first vialast)或同时形成通孔和沟槽(via and trench all-in one etch)的方法形成双大马士革开口。
本实施例以后续形成的开口为双大马士革开口，且采用同时形成通孔和沟槽的方法作为示例。
参考图4，在所述介质层203表面形成第一掩膜层205，所述第一掩膜层205内形成有暴露出部分介质层203顶部表面的第一凹槽206。
所述第一凹槽206定义出后续形成的沟槽的位置和尺寸。
所述第一掩膜层205为单层结构或叠层结构。在一实施例中，所述第一掩膜层205为介质掩膜层的单层结构。在另一实施例中，所述第一掩膜层205为金属掩膜层的单层结构。在其他实施例中，所述第一掩膜层205为介质掩膜层以及位于介质掩膜层表面的金属掩膜层的叠层结构。其中，介质掩膜层的材料为SiN、SiC、SiCN，金属掩膜层的材料为Ta、Ti、Tu、TaN、TiN、TuN或WN。
本实施例中，所述第一掩膜层205为单层结构，所述第一掩膜层205的材料为TiN。
参考图5，形成覆盖于所述第一掩膜层205表面以及第一凹槽206(参考图4)暴露出的部分介质层203表面的第二掩膜层208，所述第二掩膜层208内形成有第二凹槽207。
所述第二凹槽207定义出后续形成的通孔的位置和尺寸。本实施例中，第二凹槽207的宽度尺寸小于第一凹槽206的宽度尺寸，所述第二凹槽207投影于基底200表面的图形位于第一凹槽206投影于基底200表面的图形内。
本实施例中，所述第二掩膜层208的材料为有机材料，使得后续去除第二掩膜层208的工艺对第一掩膜层205的影响小，防止第一掩膜层205内的图形发生变化。
在一个实施例中，所述第二掩膜层208为光刻胶层的单层结构。在另一实施例中，所述第二掩膜层208包括有机分布层、位于有机分布层表面的底部抗反射涂层、以及位于底部抗反射涂层表面的光刻胶层。
参考图6，以所述第二掩膜层208(参考图5)为掩膜，沿第二凹槽207(参考图5)刻蚀去除部分的介质层203，在所述介质层203中形成预开口211。
采用干法刻蚀工艺刻蚀所述介质层203。在一个具体实施例中，所述干法刻蚀工艺的刻蚀气体包括CH2F2、C4F6、CF4或CHF3，为了减小干法刻蚀工艺对介质层203造成的刻蚀损伤，所述干法刻蚀工艺的刻蚀气体还可以包括O2。
本实施例中，采用同步脉冲刻蚀工艺刻蚀去除部分厚度的介质层203的工艺参数为：N2流量为50sccm至200sccm，C4F6流量为50sccm至200sccm，Ar流量为0sccm至200sccm，CF4流量为0sccm至100sccm，CH2F2流量为0sccm至100sccm，刻蚀腔室压强为10毫托至200毫托，提供等离子体射频功率为100瓦至500瓦，提供偏置射频功率为0瓦至200瓦，等离子体射频功率的占空比为10％至80％，偏置射频功率的占空比为10％至80％。
所述预开口211的深度不宜过浅，否则后续形成的通孔的深度尺寸过小；若所述预开口211的深度过深，则后续刻蚀工艺过程中通孔会比沟槽先形成，使得底层金属层201过早的暴露在刻蚀环境中，对底层金属层201造成刻蚀损伤。
为此，本实施例中，所述预开口211的深度大于等于介质层203厚度的75％、且小于等于介质层厚度的90％。
本实施例中，所述预开口211的剖面形貌为倒梯形，即所述预开口211顶部尺寸大于底部尺寸。在其他实施例中，所述预开口211的侧壁表面也可以垂直于基底200表面。
在形成所述预开口211之后，采用灰化工艺或湿法去胶工艺去除所述第二掩膜层208。
参考图7，以所述第一掩膜层205为掩膜，继续刻蚀所述介质层203，形成贯穿所述介质层203的开口212，所述开口212底部暴露出刻蚀阻挡层202表面。
本实施例中，以所述第一掩膜层205为掩膜，刻蚀第一掩膜层205暴露出的介质层203，且刻蚀位于预开口211(参考图6)下方的介质层203，所述开口212包括相互贯穿的通孔和沟槽，其中，所述通孔位于沟槽和基底200之间，且所述通孔的宽度尺寸小于沟槽的宽度尺寸。
采用干法刻蚀工艺刻蚀所述介质层203，直至暴露出刻蚀阻挡层202表面，所述刻蚀阻挡层202起到刻蚀停止的作用。
参考图8，采用刻蚀气体包括CF3I的干法刻蚀工艺刻蚀去除位于所述开口212底部的部分厚度的刻蚀阻挡层202，使得在刻蚀去除部分厚度的刻蚀阻挡层202的同时，在所述开口212侧壁表面形成保护层213。
在采用干法刻蚀工艺刻蚀去除部分厚度的刻蚀阻挡层202的过程中，所述刻蚀气体会与刻蚀阻挡层202的材料发生反应形成反应副产物，一部分反应副产物随着刻蚀气体的流动而被带出刻蚀腔室外，另一部分反应副产物受到本身重力作用的影响而附着在开口212侧壁表面以及刻蚀阻挡层202表面。
为了避免所述干法刻蚀工艺对开口212侧壁表面的介质层203造成刻蚀损伤，所述干法刻蚀工艺为各向异性刻蚀工艺，所述干法刻蚀工艺位于刻蚀阻挡层202表面的反应副产物的刻蚀速率大于位于开口212侧壁表面的反应副产物的刻蚀速率。
因此，当所述部分厚度的刻蚀阻挡层202被刻蚀去除的过程中，反应副产物在开口212侧壁表面堆积，从而在开口212侧壁表面形成保护层213。并且，当部分厚度的刻蚀阻挡层202被刻蚀去除时，剩余的刻蚀阻挡层202表面以及第一掩膜层205表面也形成有保护层213，且位于剩余刻蚀阻挡层202表面以及第一掩膜层205表面的保护层213的厚度小于位于开口212侧壁表面的保护层213的厚度。
所述保护层213的材料中包含有碳原子和氟原子。
由于介质层203的材料为具有多孔疏松结构的低k介质材料或超低k介质材料，因此所述开口212侧壁也相应为多孔疏松结构，使得在形成保护层213过程中碳原子、氟原子容易填入疏松的多孔内，使得位于开口212侧壁表面的保护层213与开口212侧壁紧密接触，所述保护层213对开口212侧壁具有较强的保护能力。而由于剩余刻蚀阻挡层202表面材料致密度高，因此位于剩余刻蚀阻挡层202表面的保护层213与剩余刻蚀阻挡层202之间的附着性相对较差。因此，后续在对剩余刻蚀阻挡层202进行各向同性干法刻蚀时，所述各向同性干法刻蚀工艺容易刻蚀去除位于剩余刻蚀阻挡层202表面的保护层213，而难以刻蚀去除与开口212侧壁紧密接触的保护层213，使得开口212侧壁处的介质层203受到保护层213的保护，避免开口212侧壁处的介质层203被各向同性干法刻蚀工艺刻蚀。
本实施例中，刻蚀去除所述部分厚度的刻蚀阻挡层202的刻蚀气体还包括N2。通过改变N2的流量，使得所述干法刻蚀工艺对刻蚀阻挡层202和介质层203具有较大的刻蚀选择比。具体的，在所述干法刻蚀工艺过程中，N2提供的氮离子与刻蚀气体中的氟离子结合形成氟化氮，使得轰击开口212侧壁表面的介质层203的氟离子的含量减少，从而使得干法刻蚀工艺对开口212侧壁表面的介质层203的刻蚀速率减小；并且，N2的加入对刻蚀阻挡层202的刻蚀速率的影响较小，从而使干法刻蚀工艺对刻蚀阻挡层202和介质层203的刻蚀选择比增加。
并且，本实施例中，所述干法刻蚀工艺的刻蚀气体还包括O2，在加入O2之后，不仅能够使开口212侧壁表面的介质层203的刻蚀损伤更小，所述O2的加入还有利于提高干法刻蚀工艺对刻蚀阻挡层202的刻蚀速率，从而进一步提高干法刻蚀工艺对刻蚀阻挡层202和开口212侧壁表面的介质层203的刻蚀选择比。
若刻蚀去除所述刻蚀阻挡层202时N2流量过大或过小，则干法刻蚀工艺对刻蚀阻挡层202和介质层203的刻蚀选择性较差。为此，本实施例中，N2流量为0sccm至200sccm。
采用中性粒子束(neutral beam)刻蚀工艺刻蚀去除部分厚度的刻蚀阻挡层202，有利于进一步提高刻蚀工艺对刻蚀阻挡层202和介质层203的刻蚀选择比。中性粒子束刻蚀工艺提供的偏置功率不宜过低，否则中性粒子束具有的能量将低于Si-N键能，造成刻蚀工艺对所述刻蚀阻挡层202的刻蚀速率低；并且，所述中性粒子束提供的偏置功率也不宜过高，否则中性粒子束具有的能量将高于介质层203内化学键的键能，导致刻蚀工艺对介质层203进行刻蚀。为此，本实施例中，所述中性粒子束刻蚀工艺的偏置功率为0瓦至500瓦。
在一个具体实施例中，所述中性离子束刻蚀工艺的工艺参数包括：CF3I流量为50sccm至500sccm，O2流量为0sccm至100sccm，N2流量为0sccm至200sccm，CF4流量为0sccm至100sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦，偏置功率为0瓦至500瓦。
所述部分厚度为刻蚀阻挡层202厚度的10％至80％。本实施例中，所述部分厚度为刻蚀阻挡层202厚度的70％至80％，使得剩余采用各向同性干法刻蚀工艺需要刻蚀的刻蚀阻挡层202的厚度较薄，因此后续采用各向同性干法刻蚀工艺的刻蚀时间较短，避免时间较长的各向同性干法刻蚀工艺将位于开口212侧壁表面的保护层213刻蚀去除，保证在各向同性干法刻蚀工艺过程中开口212侧壁表面始终被保护层213覆盖，从而防止开口212侧壁表面暴露在各向同性干法刻蚀工艺环境中。
参考图9，在形成所述保护层213之后，采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层202，直至暴露出底层金属层201顶部表面。
所述剩余厚度为刻蚀阻挡层202厚度的10％至80％。本实施例中，所述剩余厚度为刻蚀阻挡层202厚度的20％至30％。
所述各向同性干法刻蚀工艺对刻蚀阻挡层202的刻蚀速率大于对位于开口212侧壁表面的保护层213的刻蚀速率。
由于介质层203的材料具有多孔疏松结构，因此所述开口212侧壁表面也为多孔疏松结构，因此形成保护层213过程中碳原子和氟原子容易填入所述疏松的多孔内，使得位于开口212侧壁表面的保护层213与开口212侧壁紧密接触，所述开口212侧壁表面的保护层213与开口212侧壁之间具有较强的附着能力。而由于剩余刻蚀阻挡层202表面材料致密度高，因此位于剩余刻蚀阻挡层202表面的保护层213与剩余刻蚀阻挡层202之间的附着力较差。同样的，位于第一掩膜层205表面的保护层213与第一掩膜层205之间也具有较差的附着力。
因此，所述各向同性干法刻蚀工艺对剩余阻挡层202表面的保护层213的刻蚀速率大于对开口212侧壁的保护层213的刻蚀速率。由于第一掩膜层205表面的保护层213与第一掩膜层205之间的附着性差，剩余刻蚀阻挡层202表面的保护层213与剩余刻蚀阻挡层202之间的附着性差，因此，所述各向同性干法刻蚀工艺易将第一掩膜层205表面以及剩余刻蚀阻挡层202表面的保护层213刻蚀去除。由于开口212侧壁的介质层203表面的保护层213与介质层203紧密接触，使得在采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层202的过程中，即使位于开口212侧壁表面的保护层213厚度减小，开口212侧壁表面始终被保护层213覆盖，避免开口212侧壁表面暴露在各向同性干法刻蚀工艺环境中。
同时，当剩余厚度的刻蚀阻挡层202被刻蚀去除后，所述底层金属层201顶部表面会暴露在各向同性干法刻蚀环境中。由于与各向异性干法刻蚀工艺相比，各向同性干法刻蚀工艺的刻蚀环境更温和，因此暴露在各向同性干法刻蚀工艺刻蚀环境中的底层金属层201几乎未受到刻蚀损伤，从而使得底层金属层201顶部表面保持较高的平坦度，所述底层金属层201保持良好的性能。
本实施例中，所述各向同性干法刻蚀工艺的工艺参数包括：CF4流量为50sccm至500sccm，CHF3流量为0sccm至200sccm，O2流量为0sccm至100sccm，N2流量为0sccm至200sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦。
采用上述各向同性干法刻蚀工艺对剩余厚度的刻蚀阻挡层202进行刻蚀时，刻蚀工艺对剩余厚度的刻蚀阻挡层202的刻蚀速率大，而对底层金属层201的刻蚀速率很小，且刻蚀工艺对开口212侧壁表面的保护层213的刻蚀速率也很小。
参考图10，对所述开口212进行刻蚀后处理220。
前述刻蚀所述介质层203以及刻蚀阻挡层202的刻蚀工艺过程中会产生杂质，所述杂质掉落在开口内，还会附着堆积在底层金属层201表面。若在形成导电层之前不将所述堆积的杂质去除，那么将影响形成的导电层的质量，甚至可能造成导电层与底层金属层201之间断路。
本实施例中，所述刻蚀后处理220除去除位于底层金属层201表面的杂质之外，还能够在一定程度上刻蚀去除位于开口212侧壁表面的保护层213(参考图9)，避免保护层213对半导体结构的RC延迟引入不良影响，且在去除位于开口212侧壁表面的保护层213之后，后续形成的导电层与开口212侧壁表面接触紧密，避免导电层与开口212侧壁之间具有界面缺陷，从而防止导电层的金属离子严重具有缺陷的界面发生电迁移。
所述开口内的杂质中含有碳离子和氟离子。为此，本实施例中采用含有CO和N2的气体对开口进行刻蚀后处理220，使得刻蚀后处理220过程中形成碳等离子体和氮等离子体，其中，碳等离子体能够使杂质中的氟离子挣脱化学键的束缚，重新进行化学键的结合形成C-F键而从杂质中脱离；氮等离子体能够去除杂质中的碳离子，降低后续进行湿法清洗处理的难度。
在一个具体实施例中，所述刻蚀后处理的工艺参数包括：N2流量为50sccm至500sccm，CO流量为0sccm至200sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦，偏置功率为0瓦至500瓦。
在进行刻蚀后处理220之后，对所述开口212进行湿法清洗处理，所述湿法清洗处理用于进一步去除开口212内的杂质，所述湿法清洗处理还用于完全去除位于开口212侧壁表面的保护层213。所述湿法清洗处理的刻蚀液体包括氢氟酸溶液或双氧水溶液。
在进行刻蚀后处理220之后，对所述开口进行湿法清洗处理，所述湿法清洗处理用于进一步去除位于开口内的杂质。所述湿法清洗处理的刻蚀液体包括氢氟酸溶液、双氧水溶液或有机溶液。
前述刻蚀工艺、刻蚀后处理以及湿法清洗处理会对介质层203造成一定的损伤，为此，本实施例在湿法清洗处理之后，对所述介质层203进行紫外修复处理，修复介质层203内的损伤。
参考图11，在所述暴露出的底层金属层201表面形成导电层223，且所述导电层223填充满所述开口212(参考图10)。
在一个具体实施例中，形成所述导电层223的工艺步骤包括：在所述暴露出的底层金属层201表面形成导电膜，所述导电膜填充满所述开口212(参考图10)，所述导电膜还覆盖第一掩膜层205(参考图10)表面；去除高于介质层203顶部表面的导电膜，形成所述导电层223，且所述导电层223顶部表面与介质层203顶部表面齐平。
本实施例中，采用化学机械抛光工艺，去除高于介质层203顶部表面的导电膜以及第一掩膜层205。
所述导电层223为单层结构或叠层结构，所述导电层223的材料为TiN、Ti、Ta、TaN、WN、Cu、Al或W。
本实施例以导电层223为单层结构为例，导电层223的材料为W。
在其他实施例中，导电层包括：位于所述底层金属层表面和开口侧壁表面的扩散阻挡层、以及位于扩散阻挡层表面且填充满所述开口的导电体层。其中，所述扩散阻挡层的材料为TiN、Ti、Ta、TaN或WN；所述导电体层的材料为Cu、Al或W。
本实施例中，由于底层金属层201受到的刻蚀损伤小，使得底层金属层201保持有良好的质量，因此导电层223与底层金属层201之间具有良好的电性连接性能，从而提高了形成的半导体结构的电学性能和可靠性。
本发明又一实施例还提供一种半导体结构的形成方法，图12为本发明又一实施例提供的半导体结构形成过程的剖面结构示意图。
与前一实施例不同的是，本实施例中，在介质层内形成的开口为单大马士革开口或者接触孔(contact hole)，所述半导体结构的形成工艺包括以下步骤：
参考图12，提供基底300，所述基底300内形成有底层金属层301；在所述基底300表面以及底层金属层301表面形成刻蚀阻挡层302；在所述刻蚀阻挡层302表面形成介质层303；在所述介质层303表面形成硬掩膜层305，所述硬掩膜层305内形成有暴露出部分介质层303表面的凹槽(未标示)；以所述硬掩膜层305为掩膜刻蚀所述介质层303，形成贯穿所述介质层303的开口312，且所述开口312底部暴露出刻蚀阻挡层302表面；采用刻蚀气体包括CF3I的干法刻蚀工艺刻蚀位于所述开口312底部的部分厚度的刻蚀阻挡层302，使得在刻蚀去除部分厚度的刻蚀阻挡层302的同时，在所述开口312侧壁表面形成保护层313。
继续参考图12，后续的工艺步骤包括：采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层302，直至暴露出底层金属层301顶部表面；在所述暴露出的底层金属层302表面形成导电层，且所述导电层填充满所述开口312。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有底层金属层，且所述基底暴露出所述底层金属层顶部表面；
形成覆盖于所述基底表面以及底层金属层表面的刻蚀阻挡层；
形成覆盖于所述刻蚀阻挡层表面的介质层；
刻蚀所述介质层，形成贯穿所述介质层的开口，且所述开口底部暴露出刻蚀阻挡层表面；
采用刻蚀气体包括CF3I的干法刻蚀工艺刻蚀位于所述开口底部的部分厚度的刻蚀阻挡层，且在刻蚀去除部分厚度的刻蚀阻挡层的同时，在所述开口侧壁表面形成保护层；
在形成所述保护层之后，采用各向同性干法刻蚀工艺刻蚀去除剩余厚度的刻蚀阻挡层，直至暴露出底层金属层顶部表面；
在所述暴露出的底层金属层表面形成导电层，且所述导电层填充满所述开口。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀阻挡层的材料为氮化硅、掺碳氮化硅或掺碳氮氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀去除部分厚度的刻蚀阻挡层的刻蚀气体还包括N2和O2。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用中性粒子束刻蚀工艺刻蚀去除所述部分厚度的刻蚀阻挡层，工艺参数包括：CF3I流量为50sccm至500sccm，O2流量为0sccm至100sccm，N2流量为0sccm至200sccm，CF4流量为0sccm至100sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦，偏置功率为0瓦至500瓦。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括碳原子和氟原子。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀去除所述部分厚度的刻蚀阻挡层之后，剩余刻蚀阻挡层表面也形成有保护层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺对所述刻蚀阻挡层的刻蚀速率大于对开口侧壁表面的保护层的刻蚀速率。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺的工艺参数包括：CF4流量为50sccm至500sccm，CHF3流量为0sccm至200sccm，O2流量为0sccm至100sccm，N2流量为0sccm至200sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦。
9.如权利要求1所述的半导体结构的形成方法，其特征在在于，所述介质层的材料具有多孔结构；所述介质层为低k介质材料或超低k介质材料。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在暴露出所述底层金属层顶部表面之后、形成所述导电层之前，还包括步骤：对所述开口以及底层金属层进行刻蚀后处理。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述刻蚀后处理还刻蚀所述位于开口侧壁表面的保护层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，采用N2和CO进行所述刻蚀后处理的工艺参数包括：N2流量为50sccm至500sccm，CO流量为0sccm至200sccm，刻蚀腔室压强为5毫托至500毫托，源功率为100瓦至1000瓦，偏置功率为0瓦至500瓦。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述导电层之前，还对开口以及底层金属层进行湿法清洗处理，刻蚀去除位于开口侧壁表面的保护层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述湿法清洗处理的刻蚀液体为氢氟酸溶液或双氧水溶液。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述剩余厚度为所述刻蚀阻挡层厚度的20％至90％。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口包括相互贯穿的通孔以及沟槽，其中，所述通孔位于沟槽与基底之间，且所述通孔的宽度尺寸小于沟槽的宽度尺寸。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，形成所述开口的工艺步骤包括：在所述介质层表面形成第一掩膜层，所述第一掩膜层内形成有暴露出部分介质层表面的第一凹槽；然后形成覆盖于第一掩膜层表面以及第一凹槽暴露出的部分介质层表面的第二掩膜层，所述第二掩膜层内形成有第二凹槽，且所述第二凹槽的宽度尺寸小于第一凹槽的宽度尺寸；以所述第二掩膜层为掩膜，刻蚀去除部分厚度的介质层，形成预开口；去除所述第二掩膜层；以所述第一掩膜层为掩膜，刻蚀位于预开口下方的介质层，还刻蚀第一掩膜层暴露出的介质层，直至暴露出刻蚀阻挡层表面。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述预开口的深度大于等于介质层厚度的75％、且小于等于介质层厚度的90％。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电层包括：位于开口底部和侧壁表面的扩散阻挡层、以及位于扩散阻挡层表面且填充满开口的导电体层。
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