JP2010016083A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010016083A
JP2010016083A JP2008173221A JP2008173221A JP2010016083A JP 2010016083 A JP2010016083 A JP 2010016083A JP 2008173221 A JP2008173221 A JP 2008173221A JP 2008173221 A JP2008173221 A JP 2008173221A JP 2010016083 A JP2010016083 A JP 2010016083A
Authority
JP
Japan
Prior art keywords
film
mask
etching
semiconductor device
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008173221A
Other languages
English (en)
Other versions
JP5391594B2 (ja
Inventor
Yoshihisa Iba
義久 射場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2008173221A priority Critical patent/JP5391594B2/ja
Priority to US12/492,368 priority patent/US8008197B2/en
Publication of JP2010016083A publication Critical patent/JP2010016083A/ja
Application granted granted Critical
Publication of JP5391594B2 publication Critical patent/JP5391594B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Abstract

【課題】、デュアルダマシン法により低誘電率膜に埋め込まれた配線層を形成する場合において、オープン不良の発生を伴うことなく、設計通りの配線層を形成し得る半導体装置の製造方法を提供する。
【解決手段】ビアホール形成領域の低誘電率膜４２、第１のハードマスク４４及び第２のハードマスク４６を除去することにより、低誘電率膜４２にビアホール５２を形成する工程と、配線トレンチ形成領域の第２のハードマスク４６を除去する工程と、第２のハードマスク４６をマスクとして第１のハードマスク４４をエッチングすることにより、配線トレンチ形成領域の第１のハードマスク４４を除去する工程とを有し、配線トレンチ形成領域の第１のハードマスク４４を除去する工程では、ビアホール５２底のバリア膜４０をもエッチングすることにより、ビアホール５２底のバリア膜４０を部分的に除去する。
【選択図】 図５

Description

本発明は、半導体装置の製造方法に係り、特に、低誘電率材料の層間絶縁膜に埋め込まれた配線層をデュアルダマシン法により形成する半導体装置の製造方法に関する。
半導体装置における配線層の形成プロセスとして、層間絶縁膜に溝パターンやホールパターンを形成した後、この溝やホールに配線材料を埋め込む、いわゆるダマシンプロセスと呼ばれる手法が利用されるようになっている。ダマシンプロセスには、ビアホールと配線トレンチとを別々に埋め込むシングルダマシン法と、ビアホールと配線トレンチとを同時に埋め込むデュアルダマシン法とがある。
近時、半導体装置の高速化の要求に伴い、配線層が埋め込まれる層間絶縁膜として低誘電率膜（ｌｏｗ−ｋ膜）が用いられるようになっている。
特開２００２−２７０５８６号公報 特表２００７−５２９９０５号公報
しかしながら、層間絶縁膜の低誘電率化が進行するにつれて、層間絶縁膜のエッチングレートが上昇し、ビアホール底のバリア膜に対する層間絶縁膜のエッチング選択比がエッチングガス系によらず上昇している。この結果、設計通りの深さで配線トレンチを層間絶縁膜に形成することが困難となったり、ビア底でオープン不良が発生したりすることがあった。
本発明の目的は、デュアルダマシン法により低誘電率膜に埋め込まれた配線層を形成する場合において、オープン不良の発生を伴うことなく、設計通りの配線層を形成し得る半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、基板上に、バリア膜と、絶縁膜と、第１のマスクと、前記第１のマスクとはエッチング特性の異なる第２のマスクとを順次形成する工程と、前記絶縁膜、前記第１のマスク及び前記第２のマスクを除去することにより、前記絶縁膜にビアホールを形成する工程と、前記ビアホールを含む配線トレンチ形成領域の前記第２のマスクを除去する工程と、前記第２のマスクをマスクとして前記第１のマスクをエッチングすることにより、前記配線トレンチ形成領域の前記第１のマスクを除去する工程とを有し、前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、前記第１のマスクをエッチングするとともに前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を部分的に除去する半導体装置の製造方法が提供される。
開示の半導体装置の製造方法によれば、第２のマスクをマスクとして第１のマスクをエッチングする際に、ビアホール底のバリア膜を部分的に除去するので、その後の配線トレンチを形成するためのエッチング工程において、設計通りの深さで配線トレンチを形成するとともに、ビアホール底のバリア膜を除去することができる。したがって、オープン不良の発生を伴うことなく、設計通りの配線層を形成することができる。
これまでに、デュアルダマシン法による配線形成方法として、２層構造のハードマスクを用いた配線形成方法が提案されている。提案されているデュアルダマシン法による配線形成方法について図１６乃至図１９を用いて説明する。図１６乃至図１９は、提案されている２層構造のハードマスクを用いたデュアルダマシン法による配線形成方法を示す工程断面図である。
まず、配線層１０２が埋め込まれた層間絶縁膜１００上に、例えばＣＶＤ法等により、バリア膜１０４と、低誘電率膜１０６と、第１のハードマスク１０８と、第２のハードマスク１１０とを順次形成する（図１６（ａ））。
次いで、第２のハードマスク１１０上に、反射防止膜としてＢＡＲＣ膜１１２を形成する。
次いで、フォトリソグラフィにより、ＢＡＲＣ膜１１２上に、ビアホール形成領域を露出するフォトレジスト膜１１４を形成する（図１６（ｂ））。
次いで、フォトレジスト膜１１４をマスクとし、バリア膜１０４をストッパとして、第２のハードマスク１１０、第１のハードマスク１０８及び低誘電率膜１０６をドライエッチングする。これにより、第２のハードマスク１１０、第１のハードマスク１０８及び低誘電率膜１０６に、ビアホール１１６を形成する。
次いで、例えばアッシングにより、フォトレジスト膜１１４及びＢＡＲＣ膜１１２を除去する（図１６（ｃ））。
次いで、全面にフォトレジスト等の樹脂材料を塗布して硬化させた後、この樹脂材料をエッチバックする。これにより、ビアホール１１６内に樹脂材料の埋め込み材１１８を充填し、表面を平坦化する。
次いで、埋め込み材１１８が埋め込まれた第２のハードマスク１１０上に、反射防止膜としてＢＡＲＣ膜１２０を形成する。
次いで、ＢＡＲＣ膜１２０上に、フォトリソグラフィにより、配線トレンチ形成領域を露出するフォトレジスト膜１２２を形成する（図１７（ａ））。
次いで、フォトレジスト膜１２２をマスクとしてＢＡＲＣ膜１２０及び第２のハードマスク１１０をドライエッチングする。これにより、第２のハードマスク１１０に、配線トレンチ形成領域を露出する開口部１１０ａを形成する（図１７（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜１２２、ＢＡＲＣ膜１２０及び埋め込み材１１８を除去する（図１７（ｃ））。
次いで、開口部１１０ａが形成された第２のハードマスク１１０をマスクとして第１のハードマスク１０８をドライエッチングする。これにより、第１のハードマスク１０８に、配線トレンチ形成領域を露出する開口部１０８ａを形成する（図１８（ａ））。
次いで、開口部１０８ａが形成された第１のハードマスク１０８をマスクとして低誘電率膜１０６をドライエッチングする。これにより、低誘電率膜１０６に、ビアホール１１６に接続され、所定の深さを有する配線トレンチ１２４を形成する（図１８（ｂ））。なお、第１のハードマスク１０８上の第２のハードマスク１１０は、このエッチング過程で除去される。
次いで、ドライエッチングによりビアホール１１６底のバリア膜１０４を除去する。これにより、ビアホール１１６を配線層１０２上まで開口する（図１８（ｃ））。
次いで、ウェット洗浄後、例えばスパッタ法によりバリアメタル及びＣｕシードを堆積し、Ｃｕメッキを行う。これにより、ビアホール１１６及び配線トレンチ１２４をバリアメタル１２６及びＣｕ膜１２８により埋め込む（図１９（ａ））。
次いで、Ｃｕ膜１２８、バリアメタル１２６、第１のハードマスク１０８及び低誘電率膜１０６の上部をＣＭＰ法により研磨し、Ｃｕ膜１２８及びバリアメタル１２６をビアホール１１６内及び配線トレンチ１２４内に選択的に残存させる。これにより、ビアホール１１６内及び配線トレンチ１２４内に、バリアメタル１２６及びＣｕ膜１２８を有し、配線層１０２に接続された配線層１３０を形成する（図１９（ｂ））。
次いで、配線層１３０が埋め込まれた低誘電率膜１０６上に、キャップ膜１３２を形成する（図１９（ｃ））。
こうして、デュアルダマシン法により、低誘電率膜１０６に埋め込まれた配線層１３０が形成される。
層間絶縁膜の低誘電率化は、一般的に、そのエッチングレートの上昇を伴う。すなわち、配線層１３０が埋め込まれる低誘電率膜１０６のエッチングレートは比較的速く、エッチングガス系によらず、バリア膜１０４に対する低誘電率膜１０６のエッチング選択比が比較的高くなっている。このため、ドライエッチングによりビアホール１１６底のバリア膜１０４をエッチングする際に、低誘電率膜１０６までもがエッチングされてしまうことになる。この結果、ビアホール１１６底のバリア膜１０４を完全にエッチング除去しようとすると、配線トレンチ１２４が設計通りの深さ以上に過剰に掘り込まれることになる。
他方、低誘電率膜１０６に形成される配線トレンチ１２４の深さを設計通りに維持しようとすると、バリア膜１０４を完全に除去することができない。この結果、ビアホール１１６底で配線層１３０とその下層の配線層１０２との電気的接続を確保することができずにオープン不良が発生することになる。
ここで、層間絶縁膜として低誘電率膜を用いた場合における配線トレンチの過剰な掘り込み及びオープン不良の発生について図２０及び図２１を用いて説明する。
ビアホール１１６底のバリア膜１０４を除去するためのエッチングは、上述のように配線トレンチ１２４を形成するためのトレンチエッチングの後に行われる場合がある。或いはトレンチエッチングと同時に行われる場合がある。
図２０は、トレンチエッチングの後にバリア膜のエッチングを行う場合における配線トレンチの過剰な掘り込み及びオープン不良の発生を説明する図である。
この場合、配線トレンチ形成領域を露出する開口部１１０ａが形成された図２０（ａ）に示す第１のハードマスク１１０をマスクとして、図２０（ｂ）に示すように、低誘電率膜１０６をドライエッチングする。これにより、低誘電率膜１０６に、配線トレンチ１２４を設計値の深さで形成する。
次いで、図２０（ｃ）に示すように、ビアホール１１６底のバリア膜１０４をドライエッチングする。このとき、使用するエッチングガス系によらずバリア膜１０４に対する低誘電率膜１０６のエッチング選択比が比較的高いため、バリア膜１０４がエッチングされるとともに、低誘電率膜１０６までもがエッチングされる。この結果、配線トレンチ１２４が過剰に掘り込まれ、配線トレンチ１２４の深さが、過剰に掘り込まれた深さＤ１だけ設計値から更に深くなってしまう。この場合に、配線トレンチ１２４の深さを設計通りに維持しようとすると、ビアホール１１６底のバリア膜１２４を完全に除去できずにオープン不良が発生することになる。
また、図２１は、トレンチエッチングとバリア膜のエッチングとを同時に行う場合における配線トレンチの過剰な掘り込み及びオープン不良の発生を説明する図である。
この場合、配線トレンチ形成領域を露出する開口部１１０ａが形成された図２１（ａ）に示す第１のハードマスク１１０をマスクとして、図２１（ｂ）に示すように、低誘電率膜１０６とともにビアホール１１６底のバリア膜１０４をドライエッチングする。これにより、配線トレンチ１２４を設計値の深さで形成するとともに、ビアホール１１６底のバリア膜１０４を除去する。しかしながら、この際、上述のように使用するエッチングガス系によらずバリア膜１０４に対する低誘電率膜１０６のエッチング選択比が比較的高いため、バリア膜１０４よりも低誘電率膜１０６が速いエッチングレートでエッチングされる。この結果、配線トレンチ１２４が設計値の深さに掘り下げられた時点において、ビアホール１１６底のバリア膜１０４は除去されきれず残存してしまう。ビアホール１１６底に残存したバリア膜１０４をエッチング除去しようとすると、図２１（ｃ）に示すように、配線トレンチ１２４が過剰に掘り込まれ、配線トレンチ１２４の深さが、過剰に掘り込まれた深さＤ２だけ設計値から更に深くなってしまう。
このように、層間絶縁膜の低誘電率化が進行するにつれて、設計通りの深さで配線トレンチを形成するとともに、ビアホール底のバリア膜を完全に除去することが困難になっていた。
本願発明者は、鋭意検討を重ねた結果、層間絶縁膜として低誘電率膜を用いた場合においても、設計通りの深さで配線トレンチを形成するとともに、ビアホール底のバリア膜を完全に除去することを実現するエッチング工程に想到した。
［一実施形態］
一実施形態による半導体装置の製造方法について図１乃至図１５を用いて説明する。
図１乃至図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。図８は、２層構造のハードマスクを用いたエッチング工程を説明する図である。図９は、各種エッチングガスを用いた場合におけるＳｉＮ膜に対するＳｉＯ膜のエッチング選択比を示すグラフである。図１０は、比較的厚い第２のハードマスクを用いた場合及び比較的薄い第２のハードマスクを用いた場合の第１のハードマスクのエッチング後の断面形状を示す図である。図１１は、Ｃ４Ｆ６／Ｏ２系のエッチングガスを用いた場合及びＣ４Ｆ６／Ｎ２系のエッチングガスを用いた場合におけるＳｉＯ膜、ＳｉＣ膜及びＳｉＮ膜のエッチングレートのＣ４Ｆ６流量依存性を示すグラフである。図１２は、Ｃ４Ｆ６／Ｏ２系のエッチングガスを用いた場合及びＣ４Ｆ６／Ｎ２系のエッチングガスを用いた場合におけるＳｉＮ膜に対するＳｉＯ膜のエッチング選択比及びＳｉＮ膜に対するＳｉＣ膜のエッチング選択比を示すグラフである。図１３は、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いた場合におけるＳｉＯ膜、ＳｉＣ膜及びＳｉＮ膜のエッチングレートのＣ４Ｆ６流量依存性を示すグラフである。図１４は、Ｃ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスにおけるＯ２とＮ２との合計流量に対するＯ２流量の割合と、ＳｉＯ膜のエッチングレート及びＳｉＮ膜に対するＳｉＣ膜のエッチング選択比との関係を示すグラフである。図１５は、各種エッチングガスを用いた場合におけるＳｉＯ膜に対するＳｉＯＣ膜のエッチング選択比及びＳｉＯ膜に対するＳｉＣ膜のエッチング選択比を示すグラフである。
本実施形態による半導体装置の製造方法は、２層構造のハードマスクを用いたエッチング工程を有し、デュアルダマシン法により配線層を形成するものである。はじめに、半導体装置の製造方法について説明した後、本実施形態によるエッチング工程の詳細について説明する。
まず、例えばシリコン基板である半導体基板１０に、例えばＳＴＩ法により、素子領域を画定する素子分離膜１２を形成する。
次いで、半導体基板１０に確定された素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６を有するＭＯＳトランジスタ１８を形成する（図１（ａ））。なお、半導体基板１０上には、ＭＯＳトランジスタのみならず、種々の半導体素子を形成することができる。
次いで、ＭＯＳトランジスタが形成された半導体基板１０上に、例えばＣＶＤ法によりシリコン酸化膜等を堆積し、シリコン酸化膜等を有する層間絶縁膜２０を形成する。
次いで、例えばＣＭＰ法により層間絶縁膜２０の表面を平坦化する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。
次いで、例えばＣＶＤ法等によりバリアメタル及びタングステン膜を堆積した後、これら導電膜をエッチバック或いはポリッシュバックする。これにより、コンタクトホール２２に埋め込まれ、ソース／ドレイン領域１６に接続されたコンタクトプラグ２４を形成する（図１（ｂ））。
次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜２０上に、例えばＣＶＤ法により、例えば、ＳｉＯＣ膜の低誘電率膜と、ＳｉＣ膜とを堆積する。これにより、ＳｉＯＣ膜の低誘電率膜２６とＳｉＣ膜２８とを有する層間絶縁膜３０を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜３０に、配線トレンチ３２を形成する。
次いで、例えばスパッタ法によりバリアメタル及びＣｕシードを堆積した後、Ｃｕメッキを行う。これにより、配線トレンチ３２をバリアメタル３４及びＣｕ膜３６により埋め込む。
次いで、Ｃｕ膜３６及びバリアメタル３４を、層間絶縁膜３０が露出するまでＣＭＰ法により研磨し、Ｃｕ膜３６及びバリアメタル３４を配線トレンチ３２内に選択的に残存させる。こうして、配線トレンチ３２内に、バリアメタル３４及びＣｕ膜３６を有し、コンタクトプラグ２４に接続された配線層３８を形成する（図１（ｃ））。
次いで、配線層３８が埋め込まれた層間絶縁膜３０上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＣ膜を堆積し、ＳｉＣ膜のバリア膜４０を形成する。バリア膜４０は、配線層３８からのＣｕの拡散を防止するとともに、後述するビアホール５２を形成するためのビアエッチングの際にエッチングストッパとして機能する膜である。
次いで、バリア膜４０上に、例えばプラズマＣＶＤ法により、例えば膜厚２５０ｎｍのＳｉＯＣ膜を堆積し、ＳｉＯＣ膜の低誘電率膜４２を形成する。プラズマＣＶＤ法によるＳｉＯＣ膜の成膜条件は、例えば次の通りとする。成膜室内に導入する原料ガスとしては、例えば、ＴＭＳＡ（トリメチルシリルアセチレン）ガス、ＣＯガス及びＯ２ガスの混合ガスを用いる。成膜室内の圧力は、例えば６Ｔｏｒｒとする。基板温度は、例えば４００℃とする。
次いで、低誘電率膜４２上に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜（ＳｉＯ膜）を堆積し、ＳｉＯ膜の第１のハードマスク４４を形成する。
次いで、第１のハードマスク４４上に、例えばプラズマＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜（ＳｉＮ膜）を堆積し、第１のハードマスク４４とはエッチング特性が異なるＳｉＮ膜の第２のハードマスク４６を形成する（図２（ａ））。
次いで、第２のハードマスク４６上に、反射防止膜としてＢＡＲＣ膜４８を形成する。
次いで、フォトリソグラフィにより、ＢＡＲＣ膜４８上に、ビアホール形成領域を露出するフォトレジスト膜５０を形成する（図２（ｂ））。
次いで、フォトレジスト膜５０をマスクとし、バリア膜４０をストッパとして、第２のハードマスク４６、第１のハードマスク４４及び低誘電率膜４２をドライエッチングする。これにより、第２のハードマスク４６、第１のハードマスク４４及び低誘電率膜４２に、ビアホール５２を形成する。
次いで、例えばアッシングにより、フォトレジスト膜５０及びＢＡＲＣ膜４８を除去する（図３（ａ））。
次いで、全面にフォトレジスト等の樹脂材料を塗布して硬化させた後、この樹脂材料をエッチバックする。これにより、ビアホール１１６内に樹脂材料の埋め込み材５４を充填し、表面を平坦化する（図３（ｂ））。
次いで、埋め込み材５４が埋め込まれた第２のハードマスク４６上に、反射防止膜としてＢＡＲＣ膜５６を形成する。
次いで、ＢＡＲＣ膜５６上に、フォトリソグラフィにより、ビアホール形成領域を含む配線トレンチ形成領域を露出するフォトレジスト膜５８を形成する（図４（ａ））。
次いで、フォトレジスト膜５８をマスクとしてＢＡＲＣ膜５６及び第２のハードマスク４６をドライエッチングする。これにより、第２のハードマスク４６に、配線トレンチ形成領域を露出する開口部４６ａを形成する（図４（ｂ））。ＢＡＲＣ膜５６のエッチングには、例えばＣＦ４系のエッチングガスを用いる。また、第２のハードマスク４６のエッチングには、例えばＣＨ２Ｆ２／Ｏ２／Ａｒ系のエッチングガスを用いる。
次いで、例えばアッシングにより、フォトレジスト膜５８、ＢＡＲＣ膜５６及び埋め込み材５４を除去する（図５（ａ））。
次いで、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いたドライエッチングにより、開口部４６ａが形成された第２のハードマスク４６をマスクとして、第１のハードマスク４４をエッチングするとともに、ビアホール５２底のバリア膜４０をエッチングする。これにより、第１のハードマスク４４に、配線トレンチ形成領域を露出する開口部４４ａを形成するとともに、ビアホール５２底のバリア膜４０を部分的に除去する（図５（ｂ））。このときのエッチング条件としては、例えば、エッチングガスをＣ４Ｆ６／Ｎ２、Ｃ４Ｆ６／Ｎ２流量を５０／５００ｓｃｃｍ、処理室内圧力を１００ｍＴｏｒｒ、バイアスパワーを２００Ｗとする。ビアホール５２底のバリア膜４０は、例えば１５ｎｍエッチングされる。
次いで、ＣＨＦ３系のエッチングガスを用いたドライエッチングにより、開口部４４ａが形成された第１のハードマスク４４をマスクとして、低誘電率膜４２をエッチングするとともに、ビアホール５２底のバリア膜４０をエッチングする。これにより、低誘電率膜４４に、ビアホール５２に接続された配線トレンチ６０を形成するとともに、ビアホール５２底のバリア膜４０を完全に除去する（図６（ａ））。ビアホール５２は、配線層３８上まで開口される。このときのエッチング条件としては、例えば、エッチングガスをＣＨＦ３／Ｏ２／Ｎ２、ＣＨＦ３／Ｏ２／Ｎ２流量を２００／５０／１５０ｓｃｃｍ、処理室内圧力を１００ｍＴｏｒｒ、バイアスパワーを１００Ｗとする。また、配線トレンチ６０の低誘電率膜４２表面からの深さが、例えば１７０ｎｍになるようにエッチング時間を制御する。このエッチング過程において、第１のハードマスク４４上の第２のハードマスク４６は除去される。また、第１のハードマスク４４は、肩落ちを生じることなく例えば３０ｎｍ程度残存する。
次いで、ウェット洗浄後、例えばスパッタ法によりＴａ膜のバリアメタル及びＣｕシードを堆積した後、Ｃｕメッキを行う。これにより、ビアホール５２及び配線トレンチ６０をバリアメタル６２及びＣｕ膜６４により埋め込む（図６（ｂ））。
次いで、Ｃｕ膜６４、バリアメタル６２、第１のハードマスク４４及び低誘電率膜４２の上部をＣＭＰ法により研磨し、Ｃｕ膜６４及びバリアメタル６２をビアホール５２内及び配線トレンチ６０内に選択的に残存させる。低誘電率膜４２の上部は、例えば３０ｎｍ研磨する。これにより、ビアホール５２内及び配線トレンチ６０内に、バリアメタル６２及びＣｕ膜６４を有し、配線層３８に接続された配線層６６を形成する（図７（ａ））。
次いで、配線層６６が埋め込まれた低誘電率膜４２上に、例えば膜厚３０ｎｍのＳｉＣ膜を堆積し、ＳｉＣ膜のキャップ膜６８を形成する（図７（ｂ））。
こうして、デュアルダマシン法により、低誘電率膜４２に埋め込まれた配線層６６が形成される。
以後、必要に応じて配線層６６上に繰り返し配線層を形成し、多層配線を有する半導体装置を完成する。
上述した半導体装置の製造方法において、図８（ａ）に示すように開口部４６ａが形成されたＳｉＮ膜の第２のハードマスク４６をマスクとして、図８（ｂ）に示すように、ＳｉＯ膜の第１のハードマスク４４をエッチングする。この際、ビアホール５２底のＳｉＣ膜のバリア膜４０をもエッチングする。この第２のハードマスク４６をマスクとするエッチング工程では、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いる。これにより、第１のハードマスク４４に、配線トレンチ形成領域を露出する開口部４４ａを形成するとともに、ビアホール５２底のバリア膜４０を部分的に除去する（図５（ｂ）参照）。
また、上述した半導体装置の製造方法において、開口部４４ａが形成されたＳｉＯ膜の第１のハードマスク４４をマスクとして、図８（ｃ）に示すように、ＳｉＯＣ膜の低誘電率膜４２をエッチングする。この際、ビアホール５２底のバリア膜４０をもエッチングする。この第１のハードマスク４４をマスクとするエッチング工程では、ＣＨＦ３系のエッチングガスを用いる。これにより、低誘電率膜４４に、設計通りの深さの配線トレンチ６０を形成するとともに、ビアホール５２底のバリア膜４０を完全に除去する（図６（ａ）参照）。
まず、ＳｉＮ膜の第２のハードマスク４６をマスクとしてＳｉＯ膜の第１のハードマスク４４をエッチングするエッチング工程において、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いる理由について以下に詳述する。
図９は、Ｃ４Ｆ６系、ＣＦ４系及びＣＨＦ３系のエッチングガスを用いた場合におけるＳｉＮ膜に対するＳｉＯ膜のエッチング選択比（ＳｉＯ／ＳｉＮ選択比）を示している。なお、Ｃ４Ｆ６系のエッチングガスとしては、Ｃ４Ｆ６／Ｏ２／Ａｒガスを用いた。また、ＣＦ４系のエッチングガスとしては、ＣＦ４／ＣＨＦ３／Ａｒガスを用いた。また、ＣＨＦ３系のエッチングガスとしては、ＣＨＦ３／Ｏ２／Ａｒガスを用いた。
ＳｉＮ膜の第２のハードマスク４６をマスクとしてＳｉＯ膜の第１のハードマスク４４をエッチングする際には、比較的高いＳｉＯ／ＳｉＮ選択比が得られることが望ましい。具体的には、例えば少なくとも５以上のＳｉＯ／ＳｉＮ選択比が得られることが望ましい。
ここで、第２のハードマスク４６は、例えば３０ｎｍ以下の膜厚を有する比較的薄いものが用いられる。これは、次のような理由による。すなわち、例えば３０ｎｍを超える膜厚を有する比較的厚い第２のハードマスク４６を用いた場合には、線幅等の違いに起因して異なるパターン間で第１のハードマスク４４のエッチングの進行が異なる。この結果、図１０（ａ）に示すように、第１のハードマスク４４に肩落ちが生じ、異なるパターン間で残存する第１のハードマスク４４の膜厚に差が生じることになる。すると、第１のハードマスク４４をマスクとしてエッチングを行った際に、パターンの加工形状が劣化することになる。これに対して、例えば３０ｎｍ以下の膜厚を有する比較的薄い第２のハードマスク４６を用いた場合には、異なるパターン間でも第１のハードマスク４４のエッチングをほぼ均一に進行させることができる。この結果、図１０（ｂ）に示すように、第１のハードマスク４４の肩落ちを十分に抑制することができ、異なるパターン間で残存する第１のハードマスク４４の膜厚をほぼ均一にすることができる。これにより、第１のハードマスク４４をマスクとしてエッチングを行った際に、パターンの加工形状が劣化するのを防止することができる。
なお、第２のハードマスク４６の膜厚の下限は、エッチングすべき第１のハードマスク４４の膜厚等によるが、第２のハードマスク４６の膜厚は例えば１５ｎｍ以上に設定することが望ましい。
このように比較的薄い第２のハードマスク４６が用いられるため、第２のハードマスク４６をマスクとして第１のハードマスク４４をエッチングする際には、上述のように比較的高いＳｉＯ／ＳｉＮ選択比が得られることが望ましい。
図９から明らかなように、Ｃ４Ｆ６系のエッチングガスを用いた場合にのみ、５以上のＳｉＯ／ＳｉＮ選択比が得られることが分かる。この結果から、ＳｉＮ膜の第２のハードマスク４６をマスクとしてＳｉＯ膜の第１のハードマスク４４をエッチングする際のエッチングガスとしては、Ｃ４Ｆ６系のエッチングガスが好適であることが分かる。
また、図１１は、Ｃ４Ｆ６系のエッチングガスのうち、Ｏ２を含むＣ４Ｆ６／Ｏ２系及びＮ２を含むＣ４Ｆ６／Ｎ２系のエッチングガスを用いた場合について、ＳｉＯ膜、ＳｉＣ膜及びＳｉＮ膜のエッチングレートのＣ４Ｆ６流量に対する依存性を示したものである。図１１（ａ）は、Ｃ４Ｆ６／Ｏ２系のエッチングガスを用いた場合について、各膜のエッチングレートのＣ４Ｆ６流量依存性を示している。Ｃ４Ｆ６／Ｏ２系のエッチングガスとしてはＣ４Ｆ６／Ｏ２／Ａｒガスを用い、Ｃ４Ｆ６／Ｏ２／Ａｒ流量を、ｘ／２０／（４００−ｘ）（ｓｃｃｍ）とした。また、図１１（ｂ）は、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いた場合について、各膜のエッチングレートのＣ４Ｆ６流量依存性を示している。Ｃ４Ｆ６／Ｎ２系のエッチングガスとしてはＣ４Ｆ６／Ｎ２／Ａｒガスを用い、Ｃ４Ｆ６／Ｎ２／Ａｒ流量を、ｘ／２００／（４００−ｘ）（ｓｃｃｍ）とした。図１１（ａ）及び図１１（ｂ）において、横軸はＣ４Ｆ６流量ｘであり、縦軸はエッチングレートである。また、ＳｉＯ膜、ＳｉＣ膜及びＳｉＮ膜のエッチングレートをそれぞれ●印、■印及び◆印で示している。
図１１（ａ）及び図１１（ｂ）に示すように、Ｃ４Ｆ６系のエッチングガスを用いた場合、ＳｉＯ膜のエッチングレートが、ＳｉＮ膜及びＳｉＣ膜のエッチングレートと比較して速くなっている。これは、ＳｉＯ膜中に含まれる酸素（Ｏ）により、エッチングガス中のＣ４Ｆ６に起因して堆積するポリマーを揮発させて除去することができるためである。
図１２は、図１１（ａ）及び図１１（ｂ）における同一のＣ４Ｆ６流量ｘでの各膜のエッチングレートに基づき、ＳｉＯ／ＳｉＮ選択比と、ＳｉＮ膜に対するＳｉＣ膜のエッチング選択比（ＳｉＣ／ＳｉＮ選択比）との関係をプロットしたグラフである。図１２において、横軸はＳｉＯ／ＳｉＮ選択比であり、縦軸はＳｉＣ／ＳｉＮ選択比である。また、■印はＣ４Ｆ６／Ｏ２系のエッチングガスの場合を示し、●印はＣ４Ｆ６／Ｎ２系のエッチングガスの場合を示している。
図１２から明らかなように、Ｃ４Ｆ６／Ｏ２系のエッチングガスの場合と比較して、Ｃ４Ｆ６／Ｎ２系のエッチングガスの場合の方が、高いＳｉＯ／ＳｉＮ選択比が得られ、且つ、高いＳｉＣ／ＳｉＮ選択比が得られることが分かる。Ｃ４Ｆ６／Ｎ２系のエッチングガスの場合には、いずれのＳｉＯ／ＳｉＮ選択比に対しても、少なくとも１以上のＳｉＣ／ＳｉＮ選択比が得られている。他方、Ｃ４Ｆ６／Ｏ２系のエッチングガスの場合には、２未満の低いＳｉＯ／ＳｉＮ選択比に対して１以上のＳｉＣ／ＳｉＮ選択比が得られる場合が存在するだけであり、他の高いＳｉＯ／ＳｉＮ選択比に対してＳｉＣ／ＳｉＮ選択比は１よりも低くなっている。
このようにＣ４Ｆ６／Ｎ２系のエッチングガスの場合に比較的高いＳｉＣ／ＳｉＮ選択比が得られるのは、エッチングガスに含まれるＮ２が、ＳｉＣに対する反応性を示すのに対して、ＳｉＮに対する反応性に乏しいためであると考えられる。これに対して、Ｃ４Ｆ６／Ｏ２系のエッチングガスの場合にＳｉＣ／ＳｉＮ選択比が比較的低いのは、エッチングガスに含まれるＯ２が、ＳｉＣ及びＳｉＮの両方に対して反応性を示すためであると考えられる。このように、Ｃ４Ｆ６／Ｎ２系のエッチングガスの場合には、そのガス中に含まれるＮ２により、高いＳｉＯ／ＳｉＮ選択比を維持しつつ、ＳｉＣ／ＳｉＮ選択比を高めることができると考えられる。
そこで、本実施形態では、ＳｉＮ膜の第２のハードマスク４６をマスクとしてＳｉＯ膜の第１のハードマスク４４をエッチングする際に、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いる。これにより、この第１のハードマスク４４のエッチングの際に、高いＳｉＯ／ＳｉＮ選択比を維持しつつ、少なくとも１以上のＳｉＣ／ＳｉＮ選択比でビアホール５２底のＳｉＣ膜のバリア膜４０をも部分的にエッチング除去することができる。この際、ＳｉＣ／ＳｉＮ選択比、すなわち第２のハードマスク４６に対するバリア膜４０のエッチング選択比は、２以上に設定することが望ましい。
このように、第１のハードマスク４４をエッチングする際にビアホール５２底のバリア膜４０を部分的に除去することで、その後の配線トレンチ６０を形成するためのエッチング工程において、ビアホール５２底のバリア膜４０を完全に除去することができる。
次に、上述した第１のハードマスク４４のエッチングに用いるＣ４Ｆ６／Ｎ２系のエッチングガスについて、Ｎ２流量に対するＣ４Ｆ６流量の比（Ｃ４Ｆ６／Ｎ２流量比）の好適な範囲を説明する。
図１３は、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いた場合について、第１のハードマスク４４として用いられるＳｉＯ膜のエッチングレートのＣ４Ｆ６流量依存性を示している。Ｃ４Ｆ６／Ｎ２系のエッチングガスとしてはＣ４Ｆ６／Ｎ２／Ａｒガスを用い、Ｃ４Ｆ６／Ｎ２／Ａｒ流量は、ｘ／２００／（４００−ｘ）（ｓｃｃｍ）を用いた。図１３において、横軸はＣ４Ｆ６流量ｘであり、縦軸はエッチングレートである。ＳｉＯ膜のエッチングレートは●印であり、また、ＳｉＣ膜及びＳｉＮ膜のエッチングレートはそれぞれ■印及び◆印である。
図１３に示すように、第１のハードマスク４４として用いられるＳｉＯ膜のエッチングレートは、Ｃ４Ｆ６流量依存性を有し、Ｃ４Ｆ６流量の増加に伴い増加し、或るＣ４Ｆ６流量でピーク値を示した後、Ｃ４Ｆ６流量の増加に伴い減少する。より厳密には、ＳｉＯ膜のエッチングレートは、Ｃ４Ｆ６／Ｎ２流量比依存性を有し、Ｃ４Ｆ６／Ｎ２流量比の増加に伴い増加し、或るＣ４Ｆ６／Ｎ２流量比でピーク値を示した後、Ｃ４Ｆ６／Ｎ２流量比の増加に伴い減少する。なお、ＳｉＯ膜のエッチングレートのピーク値は、処理室内圧力、バイアスパワー等のエッチング条件によって変動する。
まず、Ｃ４Ｆ６／Ｎ２系のエッチングガスにおけるＣ４Ｆ６／Ｎ２流量比は、第１のハードマスク４４として用いられるＳｉＯ膜のエッチングレートがＣ４Ｆ６／Ｎ２流量比依存性においてピーク値となるＣ４Ｆ６／Ｎ２流量比の値以上に設定することが望ましい。これは、以下に述べるように、第１のハードマスク４４のパターンの加工形状がボーイング形状となり劣化するのを回避するためである。
すなわち、Ｃ４Ｆ６／Ｎ２系のエッチングガスにおけるＣ４Ｆ６／Ｎ２流量比が、ＳｉＯ膜のエッチングレートがＣ４Ｆ６／Ｎ２流量比依存性においてピーク値となるＣ４Ｆ６／Ｎ２流量比の値よりも低い場合、エッチングガス中のＣ４Ｆ６が比較的少ない。このため、パターンのエッチング加工部の側壁には、Ｃ４Ｆ６に起因するポリマーの保護膜が十分に堆積されない。この結果、エッチング加工部の側壁において横方向にもエッチングが容易に進行し、パターンの加工形状がボーイング形状となり劣化する。
したがって、Ｃ４Ｆ６／Ｎ２系のエッチングガスにおけるＣ４Ｆ６／Ｎ２流量比は、ＳｉＯ膜のエッチングレートがＣ４Ｆ６／Ｎ２流量比依存性においてピーク値となるＣ４Ｆ６／Ｎ２流量比の値以上に設定することが望ましい。これにより、ＳｉＮ膜の第２のハードマスク４６をマスクとしてＳｉＯ膜の第１のハードマスク４４をエッチングする際に、第１のハードマスク４４のパターンの加工形状がボーイング形状となり劣化するのを防止できる。
さらに、Ｃ４Ｆ６／Ｎ２系のエッチングガスにおけるＣ４Ｆ６／Ｎ２流量比は、第１のハードマスク４４として用いられるＳｉＯ膜のエッチングレートがＣ４Ｆ６／Ｎ２流量比依存性においてピーク値の例えば５０％となるＣ４Ｆ６／Ｎ２流量比の値以下に設定することが望ましい。これは、以下に述べるように、第１のハードマスク４４のパターンの加工形状がテーパ形状となり劣化するのを回避するためである。
すなわち、Ｃ４Ｆ６／Ｎ２系のエッチングガスにおけるＣ４Ｆ６／Ｎ２流量比が、ＳｉＯ膜のエッチングレートがＣ４Ｆ６／Ｎ２流量比依存性においてピーク値の例えば５０％となるＣ４Ｆ６／Ｎ２流量比の値よりも高い場合、エッチングガス中のＣ４Ｆ６が比較的多い。このため、パターンのエッチング加工部の側壁には、Ｃ４Ｆ６に起因するポリマーの保護膜が過剰に堆積される。この結果、エッチング加工部において深くなるほどエッチングが遅く進行し、パターンの加工形状がテーパ形状となり劣化する。
したがって、Ｃ４Ｆ６／Ｎ２系のエッチングガスにおけるＣ４Ｆ６／Ｎ２流量比は、ＳｉＯ膜のエッチングレートがＣ４Ｆ６／Ｎ２流量比依存性においてピーク値の例えば５０％となるＣ４Ｆ６／Ｎ２流量比の値以下に設定することが望ましい。これにより、ＳｉＮ膜の第２のハードマスク４６をマスクとしてＳｉＯ膜の第１のハードマスク４４をエッチングする際に、第１のハードマスク４４のパターンの加工形状がテーパ形状となり劣化するのを防止できる。
このように、Ｃ４Ｆ６／Ｎ２系のエッチングガスにおけるＣ４Ｆ６／Ｎ２流量比は、上述した範囲内で適宜設定することが望ましい。図１３に示すＣ４Ｆ６／Ｎ２／Ａｒガスを用いた場合においては、Ｃ４Ｆ６流量ｘを、矢印Ａで示される範囲内で適宜設定して第１のハードマスク４４のエッチングを行う。
次に、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いた場合及びＣ４Ｆ６／Ｏ２系のエッチングガスを用いた場合のＳｉＣ膜のバリア膜４０のエッチング量を見積もった結果を以下に示す。
Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いた場合に得られる最適なエッチング選択比は、ＳｉＯ／ＳｉＮ選択比が１１、ＳｉＣ／ＳｉＮ選択比が３．５、ＳｉＯ膜に対するＳｉＣ膜のエッチング選択比（ＳｉＣ／ＳｉＯ選択比）が０．３２となる。
これに対して、Ｃ４Ｆ６／Ｏ２系のエッチングガスの場合に得られる最適なエッチング選択比は、ＳｉＯ／ＳｉＮ選択比が６、ＳｉＣ／ＳｉＮ選択比が１、ＳｉＣ／ＳｉＯ選択比が０．１７となる。
このような最適なエッチング選択比となる条件で膜厚５０ｎｍのＳｉＯ膜の第１のハードマスク４４をエッチングした場合、ビアホール５２底における初期膜厚３０ｎｍのＳｉＣ膜のバリア膜４０のエッチング量は、次の通りとなる。すなわち、ＳｉＣ膜のバリア膜４０のエッチング量は、Ｃ４Ｆ６／Ｎ２系のエッチングガスの場合に１６．０ｎｍとなるのに対し、Ｃ４Ｆ６／Ｏ２系のエッチングガスの場合に８．５ｎｍとなる。Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いた場合のバリア膜４０のエッチング量は、Ｃ４Ｆ６／Ｏ２系のエッチングガスを用いた場合のほぼ２倍となる。
このように、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いることにより、第１のハードマスク４４をエッチングする際に同時にエッチングされるビアホール５２底のバリア膜４０のエッチング量を多くすることができる。したがって、その後の配線トレンチ６０を低誘電率膜４２に形成するためのエッチング工程において、ビアホール５２底のバリア膜４０を完全にエッチング除去することができ、オープン不良の発生を防止することができる。
なお、上記条件でのエッチングにおいて、初期膜厚２０ｎｍのＳｉＮ膜の第２のハードマスク４６を用いた場合に、膜厚５０ｎｍのＳｉＯ膜の第１のハードマスク４４をエッチングした後に残存するＳｉＮ膜の第２のハードマスク４６の膜厚は、次の通りとなる。すなわち、残存するＳｉＮ膜の第２のハードマスク４６の膜厚は、Ｃ４Ｆ６／Ｎ２系のエッチングガスの場合に１５ｎｍとなるのに対し、Ｃ４Ｆ６／Ｏ２系のエッチングガスの場合に１２ｎｍとなる。
また、第２のハードマスク４６をマスクとして第１のハードマスク４４をエッチングする際に用いるＣ４Ｆ６／Ｎ２系のエッチングガスは、Ａｒを含まないものであってもよい。Ａｒを含まないＣ４Ｆ６／Ｎ２系のエッチングガスを用いることにより、第１のハードマスク４４の肩落ちを更に低減することができる。Ａｒを含まないＣ４Ｆ６／Ｎ２系のエッチングガスを用いた場合に第１のハードマスク４４の肩落ちを更に低減できるのは、絶縁膜をスパッタエッチングしやすい性質を有するＡｒガスが含まれていないためである。
また、Ａｒを含まないＣ４Ｆ６／Ｎ２系のエッチングガスは、以下に述べるように、所定の流量割合以下のＯ２を含むようにしてもよい。すなわち、Ｃ４Ｆ６／Ｎ２系のエッチングガスとして、所定の流量割合以下のＯ２を含むＣ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスを用いてもよい。
Ｃ４Ｆ６系のエッチングガスを用いた場合、被エッチング面に存在する炭素（Ｃ）を揮発させて除去しなければ、エッチングが進行しない。被エッチング面に存在するＣは、Ｃ４Ｆ６ガスに起因するものや被エッチング膜中に含まれるものである。
エッチングガス中にＯ２が含まれると、被エッチング面のＣが酸素（Ｏ）と反応しＣＯとして揮発するため、エッチングが進行する。また、エッチングガス中にＮ２が含まれると、被エッチング面のＣが窒素（Ｎ）と反応しＣＮとして揮発するため、エッチングが進行する。すなわち、Ｃ４Ｆ６／Ｏ２系のエッチングガスの場合には、被エッチング面のＣがＣＯとして揮発することにより、エッチングが進行する。また、Ｃ４Ｆ６／Ｎ２系のエッチングガスの場合には、被エッチング面のＣがＣＮとして揮発することにより、エッチングが進行する。
ここで、Ｏ２と比較してＮ２は反応性が低いため、同じエッチング量を実現するためには、Ｏ２流量１に対して、Ｎ２流量は２０必要であることが実験的に確認されている。したがって、Ｃ４Ｆ６／Ｎ２系のエッチングガスにおけるＮ２の一部をＯ２に２０：１の割合で置換した場合においても、ＳｉＯ膜のエッチングレートは、同様にＣ４Ｆ６流量依存性においてピーク値を有する。
具体的には、例えば、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いた場合のＣ４Ｆ６流量依存性において、Ｃ４Ｆ６／Ｎ２流量比が２０／４００でＳｉＯ膜のエッチングレートがピーク値を有するときに、Ｎ２の一部をＯ２に２０：１の割合で置換する。すなわち、Ｃ４Ｆ６／Ｏ２／Ｎ２流量比を、２０／１／３８０、２０／２／３６０、２０／３／３４０、…、２０／１０／２００、…とする。このようにＮ２の一部をＯ２に２０：１の割合で置換したＣ４Ｆ６／Ｏ２／Ｎ２流量比のときにも、ＳｉＯ膜のエッチングレートはピーク値を有する。なお、ＳｉＯ膜のエッチングレートは、Ｏ２流量が大きくなるほど高くなる。
このように、Ｃ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスを用いることにより、第１のハードマスク４４として用いられるＳｉＯ膜のエッチングレートを高めることができる。
但し、Ｃ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスにおけるＯ２流量の割合が高くなっていくと、ＳｉＣ／ＳｉＮ選択比がＣ４Ｆ６／Ｏ２系のエッチングガスの場合に近い値となっていく。すると、高いＳｉＯ／ＳｉＮ選択比を維持しつつ、ＳｉＣ／ＳｉＮ選択比を高めることが困難になる。この結果、ＳｉＮ膜の第２のハードマスク４６をマスクとしてＳｉＯ膜の第１のハードマスク４４をエッチングする際に、ビアホール５２底のＳｉＣ膜のバリア膜４０を部分的にエッチング除去することが困難になる。したがって、Ｃ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスにおけるＯ２流量の割合は、以下に述べる所定の値以下に設定することが望ましい。
図１４は、Ｃ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスにおけるＯ２とＮ２との合計流量に対するＯ２流量の割合（Ｏ２混入率、Ｏ２／（Ｏ２＋Ｎ２））と、ＳｉＯ膜のエッチングレート及びＳｉＣ／ＳｉＮ選択比との関係を示すグラフである。図１４において、横軸はＯ２混入率である。また、左縦軸はＳｉＯ膜のエッチングレートであり、右縦軸はＳｉＣ／ＳｉＮ選択比である。また、グラフ中、エッチングレートは太線で示し、ＳｉＣ／ＳｉＮ選択比は細線で示している。
図１４に示すグラフから、Ｏ２混入率は、ほぼ２以上のＳｉＣ／ＳｉＮ選択比が得られる２０％以下に設定することが望ましいことが分かる。したがって、Ｃ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスを用いる場合には、Ｏ２混入率を、図１４において矢印Ｂで示す０％超２０％以下の範囲内で適宜設定する。このように、Ｃ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスにおけるＯ２流量の割合を設定することにより、高いＳｉＣ／ＳｉＮ選択比が得られるとともに、ＳｉＯ膜のエッチングレートを更に高めることができる。
次に、ＳｉＯ膜の第１のハードマスク４４をマスクとしてＳｉＯＣ膜の低誘電率膜４２をエッチングするエッチング工程において、ＣＨＦ３系のエッチングガスを用いる理由について以下に詳述する。
図１５は、Ｃ４Ｆ６系、ＣＦ４系及びＣＨＦ３系のエッチングガスを用いた場合におけるＳｉＯ膜に対するＳｉＯＣ膜のエッチング選択比（ＳｉＯＣ／ＳｉＯ選択比）及びＳｉＯ膜に対するＳｉＣ膜のエッチング選択比（ＳｉＣ／ＳｉＯ選択比）を示すグラフである。Ｃ４Ｆ６系のエッチングガスとしては、Ｃ４Ｆ６／Ｏ２／Ａｒガスを用いた。ＣＦ４系のエッチングガスとしては、ＣＦ４／ＣＨＦ３／Ａｒガスを用いた。ＣＨＦ３系のエッチングガスとしては、ＣＨＦ３／Ｏ２／Ｎ２ガスを用いた。また、ＳｉＯＣ／ＳｉＯ選択比及びＳｉＣ／ＳｉＯ選択比は、各エッチングガスを用いた場合に得られるおよその最大値を示している。
ＳｉＯＣ膜の低誘電率膜４２は、ＳｉＯ膜の第１のハードマスク４４をマスクとしてエッチングされる。このため、このエッチングに用いるエッチングガスは、高いＳｉＯＣ／ＳｉＯ選択比が得られることが望ましい。
ここで、ＳｉＯ膜の第１のハードマスク４４は、例えば、６０ｎｍ以下、より好ましくは５０ｎｍ以下の膜厚を有する比較的薄いものが用いられる。これは、次のような理由による。すなわち、第１のハードマスク４４は、図７（ａ）に示す工程においてＣＭＰ犠牲膜として研磨されるものである。第１のハードマスク４４が、５０ｎｍを超える膜厚、更には６０ｎｍを超える膜厚を有する比較的厚いものであると、第１のハードマスク４４の膜厚に基板面内で分布が生じる。この結果、第１のハードマスク４４上のバリアメタル６２及びＣｕ膜６４が、ＣＭＰ法により研磨除去されずに残存することがある。このような観点から、第１のハードマスク４４の膜厚は、例えば、６０ｎｍ以下、より好ましくは５０ｎｍ以下に設定することが望ましい。
なお、第１のハードマスク４４の膜厚の下限は、形成すべき配線トレンチ６０の深さ等によるが、第１のハードマスク４４の膜厚は例えば３０ｎｍ以上に設定することが望ましい。
このように、比較的薄い第１のハードマスク４４を用いる場合には、特に高いＳｉＯＣ／ＳｉＯ選択比が得られることが望ましい。
図１５から明らかなように、ＣＨＦ３系のエッチングガスの場合には、他のエッチングガスと比較して、ＳｉＯＣ／ＳｉＯ選択比及びＳｉＣ／ＳｉＯ選択比のいずれも高くなっている。
そこで、本実施形態では、ＳｉＯ膜の第１のハードマスク４４をマスクとしてＳｉＯＣ膜の低誘電率膜４２をエッチングする際に、ＣＨＦ３系のエッチングガスを用いる。これにより、この低誘電率膜４２のエッチングの際に、配線トレンチ６０を形成するとともに、コンタクトホール５２底のＳｉＣ膜のバリア膜４０を完全にエッチング除去することができる。
さらに、前述した第１のハードマスク４４のエッチングの際には、コンタクトホール５２底のバリア膜４０が部分的に除去されている。したがって、配線トレンチ６０が過剰に掘り込まれることなく、配線トレンチ６０を設計通りの深さで形成するとともに、コンタクトホール５２底のバリア膜４０を完全に除去することができる。
ＣＨＦ３系のエッチングガスとしては、例えばＣＨＦ３／Ｏ２／Ｎ２ガスを用いる。この場合のエッチング条件としては、例えば、ＣＨＦ３／Ｏ２／Ｎ２流量を１５０／１５／２００ｓｃｃｍ、処理室内圧力を１００ｍＴｏｒｒ、バイアスパワーを１００Ｗとする。
なお、Ｏ２を含むＣＨＦ３系のエッチングガスにおいて、Ｏ２流量に対するＣＨＦ３流量の比（ＣＨＦ３／Ｏ２流量比）を低く設定するほど、ＳｉＯＣ／ＳｉＯ選択比を高めることができる。しかしながら、ＣＨＦ３／Ｏ２流量比が低すぎると、低誘電率膜４２のパターンの加工形状がボーイング形状となり劣化する。このため、ＣＨＦ３／Ｏ２流量比は、低誘電率膜４２のパターンの加工形状がボーイング形状に成らない程度に低い値、具体的には例えば３〜１５に設定することが望ましい。
また、バイアスパワーが高いと、第１のハードマスク４４に肩落ちが生じる。このため、バイアスパワーは、可能な限り小さくし、具体的には例えば１００〜５００Ｗに設定することが望ましい。
また、処理室内圧力が低すぎると、低誘電率膜４２に形成される配線トレンチ６０の底面が荒れてしまう虞がある。このため、処理室内圧力は、配線トレンチ６０の底面が荒れない程度の低い圧力、具体的には例えば５０〜２００ｍＴｏｒｒに設定することが望ましい。
このように、本実施形態によれば、ＳｉＮ膜の第２のハードマスク４６をマスクとしてＳｉＯ膜の第１のハードマスク４４をエッチングする際に、Ｃ４Ｆ６／Ｎ２系のエッチングガスを用い、ビアホール５２底のＳｉＣ膜のバリア膜４０を部分的に除去する。これにより、その後の配線トレンチ６０を低誘電率膜４２に形成するためのエッチング工程において、設計通りの深さで配線トレンチ６０を形成するとともに、ビアホール５２底のバリア膜４０を完全に除去することができる。したがって、本実施形態によれば、オープン不良の発生を伴うことなく、設計通りの配線層を形成することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、第２のハードマスク４６をマスクとして第１のハードマスク４４をエッチングする際にＣ４Ｆ６／Ｎ２系のエッチングガスを用いる場合を例に説明したが、Ｃ４Ｆ６に代えて、Ｃ４Ｆ６と性質が類似するＣ５Ｆ８、Ｃ４Ｆ８等のフルオロカーボンを用いてもよい。
また、上記実施形態では、第１のハードマスク４４をマスクとして低誘電率膜４２をエッチングする際にＣＨＦ３系のエッチングガスを用いる場合を例に説明したが、ＣＨＦ３に代えて、ＣＨＦ３と性質が類似する他のＣＨｘＦｙ、より具体的にはＣＨ２Ｆ２、ＣＨ３Ｆ等のフルオロカーボンを用いてもよい。
また、上記実施形態では、第２のハードマスク４６としてＳｉＮ膜を用いる場合を例に説明したが、第２のハードマスク４６は、ＳｉＮ系材料の膜であればよい。第２のハードマスク４６として、例えば、水素（Ｈ）を含有するＳｉＮ膜を用いてもよい。
また、上記実施形態では、バリア膜４０としてＳｉＣ膜を用いる場合を例に説明したが、バリア膜４０は、ＳｉＣ系材料の絶縁膜であればよい。バリア膜４０として、例えば、Ｈ、Ｏ、Ｎを含有するＳｉＣ膜を用いてもよい。
また、上記実施形態では、低誘電率膜４２としてＳｉＯＣ膜を用いる場合を例に説明したが、低誘電率膜４２は、ＳｉＯＣ系材料の絶縁膜であればよい。低誘電率膜４２として、例えば、Ｈを含有するＳｉＯＣ膜を用いてもよい。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） 基板上に、バリア膜と、絶縁膜と、第１のマスクと、前記第１のマスクとはエッチング特性の異なる第２のマスクとを順次形成する工程と、
前記絶縁膜、前記第１のマスク及び前記第２のマスクを除去することにより、前記絶縁膜にビアホールを形成する工程と、
前記ビアホールを含む配線トレンチ形成領域の前記第２のマスクを除去する工程と、
前記第２のマスクをマスクとして前記第１のマスクをエッチングすることにより、前記配線トレンチ形成領域の前記第１のマスクを除去する工程とを有し、
前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、前記第１のマスクをエッチングするとともに前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を部分的に除去する
ことを特徴とする半導体装置の製造方法。
（付記２） 付記１記載の半導体装置の製造方法において、
前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、前記第２のマスクに対する前記バリア膜のエッチング選択比が２以上の条件で、前記ビアホール底の前記バリア膜をエッチングする
ことを特徴とする半導体装置の製造方法。
（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記バリア膜は、ＳｉＣ系材料の膜であり、
前記第１のマスクは、シリコン酸化膜であり、
前記第２のマスクは、ＳｉＮ系材料の膜であり、
前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、Ｃ４Ｆ６、Ｃ５Ｆ８又はＣ４Ｆ８である第１のフルオロカーボンとＮ２とを含む第１のエッチングガスを用いて前記第１のマスクをエッチングする
ことを特徴とする半導体装置の製造方法。
（付記４） 付記３記載の半導体装置の製造方法において、
前記第１のマスクの膜厚は、３０ｎｍ以上６０ｎｍ以下である
ことを特徴とする半導体装置の製造方法。
（付記５） 付記３又は４記載の半導体装置の製造方法において、
前記第２のマスクの膜厚は、１５ｎｍ以上３０ｎｍ以下である
ことを特徴とする半導体装置の製造方法。
（付記６） 付記３乃至５のいずれかに記載の半導体装置の製造方法において、
前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、前記第１のエッチングガスにおける前記Ｎ２の流量に対する前記第１のフルオロカーボンの流量の比を、前記第１のマスクのエッチングレートの前記比に対する依存性において前記エッチングレートがピーク値となる前記比の値以上、前記エッチングレートが前記ピーク値の５０％となる前記比の値以下に設定する
ことを特徴とする半導体装置の製造方法。
（付記７） 付記３乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１のエッチングガスは、Ｏ２を更に含む
ことを特徴とする半導体装置の製造方法。
（付記８） 付記７記載の半導体装置の製造方法において、
前記第１のエッチングガスにおける前記Ｏ２と前記Ｎ２との合計流量に対する前記Ｏ２の流量の割合は、２０％以下である
ことを特徴とする半導体装置の製造方法。
（付記９） 付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記配線トレンチ形成領域の前記第１のマスクを除去する工程の後、前記第１のマスクをマスクとして前記絶縁膜をエッチングすることにより、前記絶縁膜に、前記ビアホールに接続された配線トレンチを形成する工程を更に有し、
前記配線トレンチを形成する工程では、前記絶縁膜をエッチングするとともに前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を除去する
ことを特徴とする半導体装置の製造方法。
（付記１０） 付記９記載の半導体装置の製造方法において、
前記絶縁膜は、ＳｉＯＣ系材料の絶縁膜であり、
前記配線トレンチを形成する工程では、ＣＨＦ３、ＣＨ２Ｆ２又はＣＨ３Ｆである第２のフルオロカーボンを含む第２のエッチングガスを用いて前記絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
（付記１１） 付記１０記載の半導体装置の製造方法において、
前記第２のエッチングガスは、Ｏ２を更に含む
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記１０又は１１記載の半導体装置の製造方法において、
前記第２のエッチングガスは、Ｎ２を更に含む
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記９乃至１２のいずれかに記載の半導体装置の製造方法において、
前記配線トレンチを形成する工程の後、前記ビアホール内及び前記配線トレンチ内に、配線層を埋め込む工程を更に有する
ことを有することを特徴とする半導体装置の製造方法。
一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 ２層構造のハードマスクを用いたエッチング工程を説明する図である。 各種エッチングガスを用いた場合におけるＳｉＮ膜に対するＳｉＯ膜のエッチング選択比を示すグラフである。 比較的厚い第２のハードマスクを用いた場合及び比較的薄い第２のハードマスクを用いた場合の第１のハードマスクのエッチング後の断面形状を示す図である。 Ｃ４Ｆ６／Ｏ２系のエッチングガスを用いた場合及びＣ４Ｆ６／Ｎ２系のエッチングガスを用いた場合におけるＳｉＯ膜、ＳｉＣ膜及びＳｉＮ膜のエッチングレートのＣ４Ｆ６流量依存性を示すグラフである。 Ｃ４Ｆ６／Ｏ２系のエッチングガスを用いた場合及びＣ４Ｆ６／Ｎ２系のエッチングガスを用いた場合におけるＳｉＮ膜に対するＳｉＯ膜のエッチング選択比及びＳｉＮ膜に対するＳｉＣ膜のエッチング選択比を示すグラフである。 Ｃ４Ｆ６／Ｎ２系のエッチングガスを用いた場合におけるＳｉＯ膜、ＳｉＣ膜及びＳｉＮ膜のエッチングレートのＣ４Ｆ６流量依存性を示すグラフである。 Ｃ４Ｆ６／Ｏ２／Ｎ２系のエッチングガスにおけるＯ２とＮ２との合計流量に対するＯ２流量の割合と、ＳｉＯ膜のエッチングレート及びＳｉＮ膜に対するＳｉＣ膜のエッチング選択比との関係を示すグラフである。 各種エッチングガスを用いた場合におけるＳｉＯ膜に対するＳｉＯＣ膜のエッチング選択比及びＳｉＯ膜に対するＳｉＣ膜のエッチング選択比を示すグラフである。 提案されているデュアルダマシン法による配線形成方法を示す工程断面図（その１）である。 提案されているデュアルダマシン法による配線形成方法を示す工程断面図（その２）である。 提案されているデュアルダマシン法による配線形成方法を示す工程断面図（その３）である。 提案されているデュアルダマシン法による配線形成方法を示す工程断面図（その４）である。 層間絶縁膜として低誘電率膜を用いた場合における配線トレンチの過剰な掘り込み及びオープン不良の発生を説明する図（その１）である。 層間絶縁膜として低誘電率膜を用いた場合における配線トレンチの過剰な掘り込み及びオープン不良の発生を説明する図（その２）である。
符号の説明
１０…半導体基板
１２…素子分離膜
１４…ゲート電極
１６…ソース／ドレイン領域
１８…ＭＯＳトランジスタ
２０…層間絶縁膜
２２…コンタクトホール
２４…コンタクトプラグ
２６…低誘電率膜
２８…キャップ膜
３０…層間絶縁膜
３２…配線トレンチ
３４…バリアメタル
３６…Ｃｕ膜
３８…配線層
４０…バリア膜
４２…低誘電率膜
４４…第１のハードマスク
４４ａ…開口部
４６…第２のハードマスク
４６ａ…開口部
４８…ＢＡＲＣ膜
５０…フォトレジスト膜
５２…ビアホール
５４…埋め込み材
５６…ＢＡＲＣ膜
５８…フォトレジスト膜
６０…配線トレンチ
６２…バリアメタル
６４…Ｃｕ膜
６６…配線層
６８…キャップ膜
１００…層間絶縁膜
１０２…配線層
１０４…バリア膜
１０６…低誘電率膜
１０８…第１のハードマスク
１０８ａ…開口部
１１０…第２のハードマスク
１１０ａ…開口部
１１２…ＢＡＲＣ膜
１１４…フォトレジスト膜
１１６…ビアホール
１１８…埋め込み材
１２０…ＢＡＲＣ膜
１２２…フォトレジスト膜
１２４…配線トレンチ
１２６…バリアメタル
１２８…Ｃｕ膜
１３０…配線層
１３２…キャップ膜

Claims (10)

  1. 基板上に、バリア膜と、絶縁膜と、第１のマスクと、前記第１のマスクとはエッチング特性の異なる第２のマスクとを順次形成する工程と、
    前記絶縁膜、前記第１のマスク及び前記第２のマスクを除去することにより、前記絶縁膜にビアホールを形成する工程と、
    前記ビアホールを含む配線トレンチ形成領域の前記第２のマスクを除去する工程と、
    前記第２のマスクをマスクとして前記第１のマスクをエッチングすることにより、前記配線トレンチ形成領域の前記第１のマスクを除去する工程とを有し、
    前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、前記第１のマスクをエッチングするとともに前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を部分的に除去する
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、前記第２のマスクに対する前記バリア膜のエッチング選択比が２以上の条件で、前記ビアホール底の前記バリア膜をエッチングする
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１又は２記載の半導体装置の製造方法において、
    前記バリア膜は、ＳｉＣ系材料の膜であり、
    前記第１のマスクは、シリコン酸化膜であり、
    前記第２のマスクは、ＳｉＮ系材料の膜であり、
    前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、Ｃ４Ｆ６、Ｃ５Ｆ８又はＣ４Ｆ８である第１のフルオロカーボンとＮ２とを含む第１のエッチングガスを用いて前記第１のマスクをエッチングする
    ことを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記第１のマスクの膜厚は、３０ｎｍ以上６０ｎｍ以下である
    ことを特徴とする半導体装置の製造方法。
  5. 請求項３又は４記載の半導体装置の製造方法において、
    前記第２のマスクの膜厚は、１５ｎｍ以上３０ｎｍ以下である
    ことを特徴とする半導体装置の製造方法。
  6. 請求項３乃至５のいずれか１項に記載の半導体装置の製造方法において、
    前記配線トレンチ形成領域の前記第１のマスクを除去する工程では、前記第１のエッチングガスにおける前記Ｎ２の流量に対する前記第１のフルオロカーボンの流量の比を、前記第１のマスクのエッチングレートの前記比に対する依存性において前記エッチングレートがピーク値となる前記比の値以上、前記エッチングレートが前記ピーク値の５０％となる前記比の値以下に設定する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項３乃至５のいずれか１項に記載の半導体装置の製造方法において、
    前記第１のエッチングガスは、Ｏ２を更に含む
    ことを特徴とする半導体装置の製造方法。
  8. 請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
    前記配線トレンチ形成領域の前記第１のマスクを除去する工程の後、前記第１のマスクをマスクとして前記絶縁膜をエッチングすることにより、前記絶縁膜に、前記ビアホールに接続された配線トレンチを形成する工程を更に有し、
    前記配線トレンチを形成する工程では、前記絶縁膜をエッチングするとともに前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を除去する
    ことを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記絶縁膜は、ＳｉＯＣ系材料の絶縁膜であり、
    前記配線トレンチを形成する工程では、ＣＨＦ３、ＣＨ２Ｆ２又はＣＨ３Ｆである第２のフルオロカーボンを含む第２のエッチングガスを用いて前記絶縁膜をエッチングする
    ことを特徴とする半導体装置の製造方法。
  10. 請求項８又は９記載の半導体装置の製造方法において、
    前記配線トレンチを形成する工程の後、前記ビアホール内及び前記配線トレンチ内に、配線層を埋め込む工程を更に有する
    ことを有することを特徴とする半導体装置の製造方法。
JP2008173221A 2008-07-02 2008-07-02 半導体装置の製造方法 Expired - Fee Related JP5391594B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008173221A JP5391594B2 (ja) 2008-07-02 2008-07-02 半導体装置の製造方法
US12/492,368 US8008197B2 (en) 2008-07-02 2009-06-26 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008173221A JP5391594B2 (ja) 2008-07-02 2008-07-02 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010016083A true JP2010016083A (ja) 2010-01-21
JP5391594B2 JP5391594B2 (ja) 2014-01-15

Family

ID=41464711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008173221A Expired - Fee Related JP5391594B2 (ja) 2008-07-02 2008-07-02 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8008197B2 (ja)
JP (1) JP5391594B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2359916A1 (en) 2010-01-27 2011-08-24 NAMCO BANDAI Games Inc. Display image generation device and display image generation method
JP2016174013A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置の製造方法
JP2020521320A (ja) * 2017-05-16 2020-07-16 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ リソグラフィにおける確率的な歩留まりへの影響の排除
US11721558B2 (en) 2016-12-19 2023-08-08 Lam Research Corporation Designer atomic layer etching
US11921427B2 (en) 2018-11-14 2024-03-05 Lam Research Corporation Methods for making hard masks useful in next-generation lithography

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3018951B1 (fr) * 2014-03-18 2017-06-09 Commissariat Energie Atomique Procede de gravure d'un materiau dielectrique poreux
US20160133572A1 (en) * 2014-11-07 2016-05-12 Globalfoundries Inc. Methods of forming a protective layer on an insulating layer for protection during formation of conductive structures
CN105977149A (zh) * 2016-05-11 2016-09-28 上海华虹宏力半导体制造有限公司 钝化层刻蚀方法及焊盘、半导体器件的制造方法
US11491860B2 (en) 2020-05-12 2022-11-08 Schaeffler Technologies AG & Co. KG Hybrid module with bearing support

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064140A (ja) * 2000-08-22 2002-02-28 Nec Corp 半導体装置およびその製造方法
JP2003023072A (ja) * 2001-07-06 2003-01-24 Hitachi Ltd 半導体装置の製造方法および半導体装置の製造装置
JP2004207712A (ja) * 2002-12-23 2004-07-22 Chartered Semiconductor Mfg Ltd 集積回路を製造する方法
JP2005045176A (ja) * 2003-07-25 2005-02-17 Fujitsu Ltd 半導体装置及びその製造方法
JP2006019442A (ja) * 2004-06-30 2006-01-19 Fujitsu Ltd ドライエッチング装置および半導体装置の製造方法
JP2006245268A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置の製造方法
JP2006253645A (ja) * 2005-02-14 2006-09-21 Sony Corp 半導体装置の製造方法および半導体装置
JP2006351899A (ja) * 2005-06-17 2006-12-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007134597A (ja) * 2005-11-11 2007-05-31 Fujitsu Ltd 半導体装置の製造方法
JP2008060498A (ja) * 2006-09-04 2008-03-13 Sony Corp 半導体装置および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270586A (ja) * 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
JP3757213B2 (ja) * 2003-03-18 2006-03-22 富士通株式会社 半導体装置の製造方法
JPWO2005013356A1 (ja) * 2003-07-18 2007-09-27 日本電気株式会社 溝配線を有する半導体装置および半導体装置の製造方法
US7078350B2 (en) 2004-03-19 2006-07-18 Lam Research Corporation Methods for the optimization of substrate etching in a plasma processing system
US7618889B2 (en) * 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
JP5407340B2 (ja) * 2009-01-07 2014-02-05 富士通セミコンダクター株式会社 配線の形成方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064140A (ja) * 2000-08-22 2002-02-28 Nec Corp 半導体装置およびその製造方法
JP2003023072A (ja) * 2001-07-06 2003-01-24 Hitachi Ltd 半導体装置の製造方法および半導体装置の製造装置
JP2004207712A (ja) * 2002-12-23 2004-07-22 Chartered Semiconductor Mfg Ltd 集積回路を製造する方法
JP2005045176A (ja) * 2003-07-25 2005-02-17 Fujitsu Ltd 半導体装置及びその製造方法
JP2006019442A (ja) * 2004-06-30 2006-01-19 Fujitsu Ltd ドライエッチング装置および半導体装置の製造方法
JP2006253645A (ja) * 2005-02-14 2006-09-21 Sony Corp 半導体装置の製造方法および半導体装置
JP2006245268A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置の製造方法
JP2006351899A (ja) * 2005-06-17 2006-12-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007134597A (ja) * 2005-11-11 2007-05-31 Fujitsu Ltd 半導体装置の製造方法
JP2008060498A (ja) * 2006-09-04 2008-03-13 Sony Corp 半導体装置および半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2359916A1 (en) 2010-01-27 2011-08-24 NAMCO BANDAI Games Inc. Display image generation device and display image generation method
JP2016174013A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置の製造方法
US11721558B2 (en) 2016-12-19 2023-08-08 Lam Research Corporation Designer atomic layer etching
JP2020521320A (ja) * 2017-05-16 2020-07-16 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ リソグラフィにおける確率的な歩留まりへの影響の排除
JP7199381B2 (ja) 2017-05-16 2023-01-05 ラム リサーチ コーポレーション リソグラフィにおける確率的な歩留まりへの影響の排除
JP2023036764A (ja) * 2017-05-16 2023-03-14 ラム リサーチ コーポレーション リソグラフィにおける確率的な歩留まりへの影響の排除
US11921427B2 (en) 2018-11-14 2024-03-05 Lam Research Corporation Methods for making hard masks useful in next-generation lithography

Also Published As

Publication number Publication date
US20100003820A1 (en) 2010-01-07
JP5391594B2 (ja) 2014-01-15
US8008197B2 (en) 2011-08-30

Similar Documents

Publication Publication Date Title
JP5391594B2 (ja) 半導体装置の製造方法
US20030008490A1 (en) Dual hardmask process for the formation of copper/low-k interconnects
US9607883B2 (en) Trench formation using rounded hard mask
US20050079706A1 (en) Dual damascene structure and method
US7790601B1 (en) Forming interconnects with air gaps
JP2006041519A (ja) デュアルダマシン配線の製造方法
US6410426B1 (en) Damascene cap layer process for integrated circuit interconnects
JP2012235124A (ja) 半導体装置の製造方法
JP4492949B2 (ja) 電子デバイスの製造方法
CN106409752B (zh) 半导体结构的形成方法
JP2008047582A (ja) 半導体装置の製造方法及び半導体装置
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
JP2004289155A (ja) 選択性エッチング化学薬品及びｃｄ制御のための高重合性ガスを含むｂａｒｃエッチング
JP4523351B2 (ja) 半導体装置の製造方法
JP2005277375A (ja) 半導体装置の製造方法
JP2005005697A (ja) 半導体装置の製造方法
JP2012156356A (ja) 半導体装置の製造方法
KR20100076457A (ko) 반도체 장치 제조방법
JP2010016236A (ja) 半導体装置の製造方法
TW200830461A (en) Damascene interconnection structure and dual damascene process thereof
JP2006165214A (ja) 半導体装置およびその製造方法
KR101138082B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
KR100512051B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20080060310A (ko) 반도체소자의 플러그 형성 방법
JP2005203429A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130416

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130930

R150 Certificate of patent or registration of utility model

Ref document number: 5391594

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees