JPWO2005013356A1 - 溝配線を有する半導体装置および半導体装置の製造方法 - Google Patents

溝配線を有する半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 多層配線において、ショートやビア抵抗増加のような目合わせずれによる問題を回避し、信頼性の高い多層配線を得る。【解決手段】 半導体装置は、第１配線層（２０１）と、層間絶縁層（２０２〜２０８）とを具備する。第１配線層（２０１）は、基板の上面側に設けられ、第１配線を含む。層間絶縁層（２０２〜２０８）は、前記第１配線層（２０１）上に設けられ、一方の端を前記第１配線に接続されたビアと、前記ビアの他方の端に接続された第２配線とを含む。前記層間絶縁層（２０２〜２０８）はシリコン酸化膜より低い比誘電率を有する。前記層間絶縁層（２０２〜２０８）の上部は、下側から順に、シリコン酸化膜（２０６）、シリコン窒化膜（２０７）、シリコン酸化膜（２０８）を備える。

Description

本発明は、溝配線を有する半導体装置および半導体装置の製造方法に関する。
近年の超ＬＳＩデバイスでは、数ｍｍ角のチップに数百万個以上の素子を集積する必要があるため、素子を微細化、多層化することが不可欠である。特にデバイス動作速度の高速化のためには、配線抵抗および層間容量の低減が重要である。
配線抵抗および層間容量の低減のために、銅を配線材料に、シリコン酸化膜より誘電率の低い膜を層間絶縁膜に用いる方法が用いられている。さらには、工程数の低減、銅配線の信頼性の向上のため、デュアルダマシン工法が採用されている。デュアルダマシン工法では、シングルダマシンに比べて銅の埋め込み工程や銅のＣＭＰ工程が削減でき、工程が大きく短縮される。さらには、デュアルダマシン工法では、配線溝とビア孔とに一括して銅が埋め込まれるため、銅配線のエレクトロマイグレーションによる断線がなく、銅配線の信頼性も向上する。このデュアルダマシン工法には、２つの従来技術がある。
第１の従来技術は、デュアルダマシン配線構造を形成する一手法であり、一般にビアファースト法といわれているものである。その技術は、例えば、Ｔ．Ｉ．Ｂａｏ，ｅｔ ａｌ．，“９０ｎｍ Ｇｅｎｅｒａｔｉｏｎ Ｃｕ／ＣＶＤ Ｌｏｗ−ｋ（ｋ＜２．５）Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）２００２，ｐｐ５８３）に開示されている。
図１Ａ〜図１Ｇは、第１の従来技術のデュアルダマシン配線構造の製造方法（ビアファースト法）を示す図である。各図のうち、上側が上面図、下側が上面図のＡＡ断面図である。
まず、図１Ａに示されるように、下部配線層１０１の上面にキャップ膜１０２が形成される。キャップ膜１０２は、ビア層間膜１０３をエッチングする際のエッチングストッパーである。キャップ膜１０２の上面に、ビア層間膜１０３が形成される。ビア層間膜１０３の上面に、ストッパー膜１０４が形成される。このストッパー膜１０４は、トレンチ層間膜１０５をエッチングする際のエッチングストッパーである。ストッパー膜１０４の上面に、トレンチ層間膜１０５が形成される。トレンチ層間膜１０５の上面に、ハードマスク１０６が形成される。ハードマスク１０６の上面に反射防止膜１０８、フォトレジスト１０９が形成される。フォトリソグラフィー技術を用いて、フォトレジスト１０９にビア孔開口用のレジストパターン１０９ａが形成される。ここでは、フォトリソグフィー工程でレジストパターン１０９ａが下部配線層１０１の下層配線に対し、Δｄ１だけ目合わせずれを生じている場合を図示している。
次に、図１Ｂに示されるように、レジストパターン１０９ａが形成されたフォトレジスト１０９をマスクとして、反射防止膜１０８、ハードマスク１０６、トレンチ層間膜１０５、ストッパー膜１０４、ビア層間膜１０３が、順次にエッチングされる。それにより、ビア孔パターン１０３ａが形成される。この際、ビア層間膜１０３のエッチングはキャップ膜１０２でストップする。
続いて、図１Ｃに示されるように、レジスト１０９及び反射防止膜１０８を除去する。その後、図１Ｄに示されるように、ハードマスク１０６の上面に、反射防止膜１１０及びフォトレジスト１１１が形成される。この反射防止膜１１０はビア孔パターン１０３ａの底のキャップ膜１０２を保護する役割を果たす。更に、フォトリソグラフィー技術を用いてフォトレジスト１１１に配線溝用のレジストパターン１１１ａが形成される。この際、レジストパターン１１１ａは、ビア孔パターン１０３ａに目合わせて露光する。ここでは、フォトリソグフィー工程でレジストパターン１１１ａがビア孔パターン１０３ａに対してΔｄ２だけ目合わせずれを生じている場合を図示している。
続いて、図１Ｅに示されるように、レジストパターン１１１ａの溝下の反射防止膜１１０、ハードマスク１０６、トレンチ層間膜１０５が順次エッチングされる。それにより、配線溝パターン１０５ａが形成される。ビア孔パターン１０３ａの底のキャップ膜１０２は、ビア孔パターン１０３ａの底の反射防止膜によりエッチングプラズマから保護される。次に、図１Ｆに示されるように、レジスト１１１及び反射防止膜１１０を除去後、キャップ膜１０２を除去することにより、デュアルダマシンの構造が形成できる。
続いて、図１Ｇに示されるように、ビア孔パターン１０３ａと配線溝パターン１０５ａとにバリア膜及び銅が埋め込まれ、銅配線１１２が形成される。このビアファースト法の場合、図１Ｇの上面図に示されるように、下層配線に対するビアパターンがΔｄ１だけ目合わせずれを生じたとしても、ビア抵抗の増加はΔｄ１分だけである。また、ビアパターンに対する上層配線がΔｄ２だけ目合わせずれを生じたとしても、配線間はビアの分のΔｄ２だけ狭くなるだけであり、ショートの懸念が少ない。
すなわち、ビアファーストプロセスは、ビアパターン（ビア孔パターン１０３ａ）を先に形成するため、ビア孔（ビア孔パターン１０３ａ）と配線溝（配線溝パターン１０５ａ）との目合わせずれに対してマージンを確保できるといった特徴を有する。
このビアファーストプロセスの従来技術では、ビア孔の開口部付近にエッチング残渣が発生する場合がある。図２は、従来技術のビアファーストプロセスにおけるエッチング残渣の発生を示す断面図である。この残渣は主にトレンチエッチング中のエッチング生成物がビアに埋め込まれたレジストあるいは反射防止膜側壁に付着したものである。これらのエッチング残渣は配線の断線や信頼性低下を生むため、抑制する必要がある。これらのエッチング残渣は特に上部配線が太幅の場合におこりやすい。
さらに、ビアファーストプロセスでは層間膜（ビア層間膜１０３、トレンチ層間膜１０５）が露出した状態でのアッシングが２回ある（図１Ｃ、図１Ｆ）。その結果、配線層間膜（トレンチ層間膜１０５）がアッシングプラズマに弱い低誘電率膜などを使用した場合、そのダメージは大きい。
また、ビアファーストプロセスでは、トレンチ形成後に露光不良や目ズレなどの原因でレジストを剥離し再度トレンチ露光するのが非常に難しい。トレンチ露光後に窒素・水素プラズマなどによるダメージを層間膜に与えない条件でアッシングした場合、ハードマスク１０６が肩落ちし、後退する。このため、層間膜が露出してしまうこともある。
加えてビアファーストプロセスでは、ビアポイズニングが問題となっている。ビア孔に埋め込まれたレジストからガスが出るため、ビアの周りが良好に露光されない状態になる場合がある。このビアポイズニングにより、本来ならば配線溝パターンが形成されてビア孔と接続される部分がエッチングされず、ビアと配線との未接続部発生の危険がある。
第２の従来技術としては、低誘電率膜のキャップとなる無機膜を二層にするデュアルハードマスク工法がある。その技術は、例えば、Ｒ．Ｋａｎａｍｕｒａ，ｅｔ ａｌ．，“Ｉｎｔｅｒｇｒａｔｉｏｎ ｏｆ Ｃｕ／ｌｏｗ−ｋ Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ ｗｉｔｈ ａ Ｐｏｒｏｕｓ ＰＡＥ／ＳｉＯＣ Ｈｙｂｒｉｄ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ ６５ｎｍ−ｎｏｄｅ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ｅＤＲＡＭ”，２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ１０７に開示されている。
図３Ａ〜図３Ｉは、第２の従来技術のデュアルダマシン配線構造の製造方法（デュアルハードマスク工法）を示す図である。各図のうち、上側が上面図、下側が上面図のＡＡ断面図である。
まず、図３Ａに示されているように、図１Ａと同様に、下部配線層１０１の上面にキャップ膜１０２、ビア層間膜１０３、ストッパー膜１０４、トレンチ層間膜１０５が形成される。その後、トレンチ層間膜１０５の上面に下層ハードマスク１０６、上層ハードマスク１０７、反射防止膜１０８、配線溝用のフォトレジスト１０９が形成される。フォトリソグラフィー技術を用いて、フォトレジスト１０９にビア孔開口用のレジストパターン１０９ａが形成される。ここでは、フォトリソグフィー工程でレジストパターン１０９ａが下部配線層１０１の下層配線に対し、Δｄ３だけ目合わせずれを生じている場合を図示している。
次に、図３Ｂのように、レジストパターン１０９ａをマスクとして、下層ハードマスク１０６をストッパーとして反射防止膜１０８、上層ハードマスク１０７をエッチングする。図３Ｃのように、酸素プラズマによりレジスト除去を行う。かかる工程により、上層ハードマスク１０７に配線溝パターン１０７ａを形成する。すなわち、デュアルハードマスク工法はトレンチファーストプロセスの一種である。その後、図３Ｄのように、上層ハードマスク１０７上に、反射防止膜１１０を成膜する。その上にビア用のフォトレジスト１１１を形成する。フォトレジスト１１１にビア孔パターン１１１ａを形成する。ここでは、フォトリソグフィー工程でビア孔パターン１１１ａが下部配線層１０１の下層配線に対し、Δｄ４だけ目合わせずれを生じている場合を図示している。
続いて、図３Ｅのように、フォトレジスト１１１をマスクとして、反射防止膜１１０、上層ハードマスク１０７、下層ハードマスク１０６、トレンチ層間膜１０５、ストッパー膜１０４をエッチングして、ハーフビア孔パターン１０４ａを形成する。その後、図３Ｆのように、下層ハードマスク１０６および上層ハードマスク１０７上に存在するフォトレジスト１１１、反射防止膜１１０を除去する。
次に、図３Ｇのように、上層ハードマスク１０７をマスクとして、下層ハードマスク１０６とトレンチ層間膜１０５をエッチングする。この際、ハーフビア孔パターン１０４ａにおいてもストッパー膜１０４をマスクとしてビア層間膜１０３を同時にエッチングする。キャップ膜１０２及びストッパー膜１０４を除去することにより、デュアルダマシンの構造が形成される。最後に、図３Ｈのように、ハーフビア孔パターン１０４ａと配線溝パターン１０７ａとにバリアメタルと銅とを埋め込むことで、銅配線を形成する。
このデュアルハードマスク工法では、トレンチパターンを上層ハードマスク１０７の無機膜に転写するため、ビア孔にレジストや反射防止膜が埋め込まれることがない。このため、ビア孔内のレジストや反射防止膜を除去するためのアッシング工程がなく、配線溝側面やビア孔側面の低誘電率膜（ビア層間膜１０３、トレンチ層間膜１０５）に過度のダメージを与えることはない。更には、上層ハードマスク１０７の配線溝パターン１０７ａに対するビア露光の際、フォトレジストのビアパターンに目ズレが生じた場合にも、低誘電率膜がプラズマに触れること無く、フォトレジストを酸素アッシング可能である。このため、目合わせずれが所望の値以下になるまでビア露光工程を繰り返すことができる。
このデュアルハードマスク工法の従来技術では、第１の従来技術であるビアファースト工法に対して、低誘電率膜へのダメージ低減やビアポイズニング回避といった観点から優れた点が多い。
しかし、デュアルハードマスク工法には、上層マスクに先にトレンチパターンを形成するトレンチファーストプロセスに起因した目あわせずれ不良が発生する。
図３によってその詳細を説明する。図３Ａに示したように、配線溝パターン（レジストパターン１０９ａ）が下層配線層１の下層配線に対して、Δｄ３だけ目合わせずれを生じたとする。一方、図３Ｄに示したように、ビア孔パターン１１１ａは前述の下層配線に対して、逆方向のΔｄ４だけ目合わせずれを生じたとする。その結果、図３Ｈに示すように、ビア孔が上層配線に対してΔｄ３＋Δｄ４だけ目合わせずれしたことになる。そのため、密ピッチ配線の場合にはビアと配線が近づき、ショートの危険性を生じる。
また、ショートの危険性を回避するため、図３Ｄにおけるビア孔パターン形成を配線溝パターン１０７ａに対して行った場合には新たな問題が発生する。この際には、ビア孔は下層配線に対してΔｄ３＋Δｄ４だけ目合わせずれを生じる可能性がある。そのため、図３ＩのＰ領域のように、ビア接続部分が少なくなり、ビア抵抗の増加を招くことが予想される。
このように、デュアルハードマスク工法を用いた場合、ビアの目あわせを下層配線層１の下層配線に対して行っても、配線溝形成用のハードマスクパターン（配線溝パターン１０７ａ）に対して行っても、ショートとビア抵抗増加の両方を回避することは不可能である。このことは、デュアルハードマスク工法が元来トレンチファーストプロセスであるため生じるものであり、回避できない。
さらに、デュアルハードマスク工法においても、図３Ｅのビア形成後のアッシング時には層間膜（トレンチ層間膜１０５）が露出しており、この際のアッシングダメージは避けられない。
このように、多層配線構造に着目すると、第一の従来技術であるビアファースト法においては、エッチング残渣やアッシングダメージの問題が発生する。第二の従来技術であるデュアルハードマスク工法においては、目合わせずれの問題が発生する。低誘電率膜へのダメージが少ない多層配線構造を形成する技術が望まれる。ショートやビア抵抗増加のような目合わせずれによる問題を回避することが可能な技術が望まれる。ビアの製造歩留まりに優れた多層配線構造を形成することが可能な技術が望まれる。
関連する技術として特開２００２−４３４１９号公報に半導体装置の製造方法及び半導体装置が開示されている。これは、半導体基板上に第１の配線とその上層の第２の配線とを備え、第１及び第２の配線間にスルーホールが形成されている半導体装置の製造方法である。絶縁膜成膜工程と、多層ハードマスク層の成膜工程と、第１の開口部形成工程と、第２の開口部形成工程と、第３の開口部形成工程と、第２の配線の配線溝／スルーホール形成工程とを有する。
絶縁膜成膜工程は、第２の配線及びスルーホールを形成する際、第１の配線上の層間膜として、順次、第１の配線の配線金属の拡散防止膜として機能する第１の絶縁膜と、低誘電率膜層からなる第２の絶縁膜とを形成する。多層ハードマスク層の成膜工程は、第２の絶縁膜上に成膜された少なくとも３層以上の絶縁ハードマスク層で構成され、かつ、それらの３層の絶縁ハードマスク層は同じエッチング条件ではエッチングレートが相互に異なる多層ハードマスク層であって、第２の絶縁膜上に、順次、第１の絶縁ハードマスク層、第２の絶縁ハードマスク層及び第３の絶縁ハードマスク層を成膜する。第１の開口部形成工程は、第３及び第２のハードマスク層をエッチングして、スルーホールパターンである第１の開口部をセルフアラインで第１のハードマスク上に形成する。第２の開口部形成工程は、第３のハードマスク層をエッチングして、第２の配線の配線溝パターンであって、第１の開口部に連通する第２の開口部を第２のハードマクス層上に形成する。第３の開口部形成工程は、第２のハードマスク層をエッチングマスクとして、第１のハードマスク層をエッチングするステップと、更に第２の絶縁膜をエッチングするステップとを有して、第１及び第２の開口部に連通し、かつ第１の絶縁層を露出させる第３の開口部を形成する。第２の配線の配線溝／スルーホール形成工程は、第３のハードマスク層をエッチングマスクとして、第２のハードマスク層、第１のハードマスク層、及び第２の絶縁膜の上部をエッチングして、第２の配線の配線溝を形成すると共に第１の絶縁層をエッチングして、第１の配線を露出させるスルーホールを開口する。
絶縁膜成膜工程では、低誘電率層からなる第２の絶縁膜に際し、順次、第１の低誘電率層、第２のハードマスク層と同じ組成の電気絶縁性エッチングストッパ層、及び第２の低誘電率層とを成膜しても良い。第３の開口部形成工程では、第２のハードマスク層をエッチングマスクとして、第１のハードマスク層をエッチングして第２の低誘電率層を露出させるステップと、第２の低誘電率層をエッチングしてエッチングストッパ層を露出させるステップと、更にエッチングストッパ層をエッチングするステップとを有していても良い。配線溝／スルーホール形成工程では、第３のハードマスク層をエッチングマスクとして、第２のハードマスク層、第１のハードマスク層、及び第２の低誘電率層をエッチングしてエッチングストッパ層を露出させて第２の配線の配線溝を形成し、更に、第１の絶縁膜をエッチングして、第１の配線を露出させるスルーホールを開口しても良い。。
関連する技術として特開２００２−６４１３９号公報に半導体装置の製造方法が開示されている。この半導体装置の製造方法は、デュアルダマシン構造の配線を形成する。（ａ）基板上の第１の絶縁層に形成された第１の溝パターンの内部に、第１のバリア層および下層配線を埋め込む工程と、（ｂ）前記下層配線の上層に第２の絶縁層を形成する工程と、（ｃ）第１のレジストパターンをマスクとしたエッチングで、前記第２の絶縁層の上部に第２の溝パターンを形成する工程と、（ｄ）第２のレジストパターンをマスクとしたエッチングで、前記第２の絶縁層の下部および前記下層配線に、前記第１のバリア層に達する孔パターンを形成する工程と、（ｅ）前記第２の溝パターンおよび前記孔パターンの内部に、第２のバリア層および上層配線を埋め込む工程とを有する。
関連する技術として特開２００３−４５９６４号公報に半導体装置及びその製造方法が開示されている。この半導体装置は、下層配線を覆うように層間絶縁膜を形成し、該層間絶縁膜に形成したビアホール及び配線溝にそれぞれビアプラグ及び上層配線を同時に形成し、前記ビアプラグを通じて前記下層配線と前記上層配線とを接続する。前記層間絶縁膜は低誘電率の絶縁膜から成り、前記層間絶縁膜はハードマスクで覆われている。前記層間絶縁膜は有機膜から成っていても良い。
関連する技術として特開２００３−１３３４１１号公報に半導体装置およびその製造方法が開示されている。この半導体装置は、半導体素子の形成された基板上の層間絶縁膜が、第１の有機絶縁膜と、前記第１の有機絶縁膜上に形成した前記有機絶縁膜とは別種の第１の絶縁膜と、前記第１の絶縁膜上に形成した第２の有機絶縁膜と、前記第２の有機絶縁膜上に形成した前記有機絶縁膜とは別種の第２の絶縁膜とから成る。前記第２の絶縁膜と少なくとも前記第２の有機絶縁膜の一部とに形成された配線溝と、前記配線溝の底部に少なくとも連結するもので前記第１の絶縁膜と前記第１の有機絶縁膜にわたって形成された接続孔とを備える。前記第２の絶縁膜上に第３の有機絶縁膜が形成され、前記配線溝が前記第３の有機絶縁膜と前記第２の絶縁膜と少なくとも前記第２の有機絶縁膜の一部とにわたって形成されていても良い。
関連する技術として特開２００３−１６３２６５号公報に配線構造およびその製造方法が開示されている。半導体基板上の絶縁膜に形成される溝配線の構造である。一配線層内で最小線幅となる溝配線は、前記最小線幅値と同じ口径値のビアホールを通して下層配線に接続される。同配線層内で最小線幅以上となる溝配線は、前記最小線幅値より大きな口径値のビアホールで下層配線に接続されている。
特開２００２−４３４１９号公報 特開２００２−６４１３９号公報 特開２００３−４５９６４号公報 特開２００３−１３３４１１号公報 特開２００３−１６３２６５号公報 Ｔ．Ｉ．Ｂａｏ，ｅｔ ａｌ．，"９０ｎｍ Ｇｅｎｅｒａｔｉｏｎ Ｃｕ／ＣＶＤ Ｌｏｗ−ｋ（ｋ＜２．５）Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）２００２，ｐｐ５８３ Ｒ．Ｋａｎａｍｕｒａ，ｅｔ ａｌ．，"Ｉｎｔｅｒｇｒａｔｉｏｎ ｏｆ Ｃｕ／ｌｏｗ−ｋ Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ ｗｉｔｈ ａ Ｐｏｒｏｕｓ ＰＡＥ／ＳｉＯＣ Ｈｙｂｒｉｄ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ ６５ｎｍ−ｎｏｄｅ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ｅＤＲＡＭ"，２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ１０７
図１Ａは、第１の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図１Ｂは、第１の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図１Ｃは、第１の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図１Ｄは、第１の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図１Ｅは、第１の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図１Ｆは、第１の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図１Ｇは、第１の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図２は、従来技術のビアファーストプロセスにおけるエッチング残渣の発生を示す断面図である。 図３Ａは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図３Ｂは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図３Ｃは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図３Ｄは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図３Ｅは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図３Ｆは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図３Ｇは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図３Ｈは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図３Ｉは、第２の従来技術のデュアルダマシン配線構造の製造方法を示す図である。 図４は、ＳｉＯＣＨ膜及びＳｉＯ２膜のエッチング速度の酸素添加量依存性を示すグラフである。 図５Ａは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｂは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｃは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｄは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｅは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｆは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｇは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｈは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｉは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｊは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図５Ｋは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。 図６Ａに、各製造方法と各種配線抵抗のウエハ面内累積分布との関係を示すグラフである。 図６Ｂに、各製造方法と各種配線抵抗のウエハ面内累積分布との関係を示すグラフである。 図６Ｃに、各製造方法と各種配線抵抗のウエハ面内累積分布との関係を示すグラフである。 図７は、トリプルハードマスク工法及びデュアルハードマスク工法における目ずれ量と製造歩留まりとの関係を示すグラフである。 図８Ａは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｂは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｃは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｄは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｅは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｆは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｇは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｈは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｉは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｊは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図８Ｋは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。 図９Ａは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｂは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｃは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｄは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｅは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｆは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｇは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｈは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｉは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｊは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図９Ｋは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。 図１０Ａは、本発明の半導体装置の製造方法の第３の実施の形態の変形例を模式的に示す断面図である。 図１０Ｂは、本発明の半導体装置の製造方法の第３の実施の形態の変形例を模式的に示す断面図である。 図１０Ｃは、本発明の半導体装置の製造方法の第３の実施の形態の変形例を模式的に示す断面図である。 図１０Ｄは、本発明の半導体装置の製造方法の第３の実施の形態の変形例を模式的に示す断面図である。 図１０Ｅは、本発明の半導体装置の製造方法の第３の実施の形態の変形例を模式的に示す断面図である。 図１１Ａは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｂは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｃは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｄは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｅは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｆは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｇは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｈは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｉは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｊは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１１Ｋは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。 図１２は、本発明の半導体装置の製造方法の第５の実施の形態を模式的に示す断面図である。
したがって、本発明の目的は、低誘電率膜へのダメージが少ない多層配線構造を形成することが可能な半導体装置および半導体装置の製造方法技術を提供することにある。
本発明の別の目的は、ショートやビア抵抗増加のような目合わせずれによる問題を回避することが可能な半導体装置および半導体装置の製造方法技術を提供することにある。
本発明の更に別の目的は、ビアの製造歩留まりに優れた多層配線構造を形成することが可能な半導体装置および半導体装置の製造方法技術を提供することにある。
この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。
上記課題を解決するために本発明の半導体装置は、第１配線層と、層間絶縁層とを具備する。第１配線層は、基板の上面側に設けられ、第１配線を含む。層間絶縁層は、前記第１配線層上に設けられ、一方の端を前記第１配線に接続されたビアと、前記ビアの他方の端に接続された第２配線とを含む。前記層間絶縁層はシリコン酸化膜より低い比誘電率を有する。前記層間絶縁層の上部は、下側から順に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を備える。
上記の半導体装置において、前記層間絶縁層における前記ビアの側壁に対応する部分及び前記第２配線の側壁に対応する部分の少なくとも一方は、窒化された状態及び炭化された状態の少なくとも一方の状態にある。
上記の半導体装置において、前記層間絶縁層は、シリコン、炭素、酸素及び水素を含む膜である。
上記の半導体装置において、前記層間絶縁層と前記ビアとの間及び前記第２配線との間の少なくとも一方には、所定の緻密さを有する絶縁層が設けられている。
上記の半導体装置において、前記層間絶縁層は、前記ビアを含む第１層間絶縁層と前記第２配線を含む第２層間絶縁層とを備える。前記第１層間絶縁層と前記第２層間絶縁層とは異なる材質である。
上記の半導体装置は、前記第１層間絶縁層と前記第２層間絶縁層との間に設けられたエッチングストッパ層を更に備える。
上記課題を解決するために本発明の半導体装置の製造方法は、（ａ）〜（ｇ）ステップを具備する。（ａ）ステップは、基板の上面側に設けられ第１配線を含む第１配線層上に、層間絶縁膜、第１シリコン酸化膜、シリコン窒化膜及び第２シリコン酸化膜をこの順に形成する工程である。（ｂ）ステップは、前記第２シリコン酸化膜上にビア孔レジストパターンを形成し、前記第２シリコン酸化膜及び前記シリコン窒化膜をエッチングした後、前記ビア孔レジストパターンを酸素プラズマによって剥離する工程である。（ｃ）ステップは、前記第２シリコン酸化膜上にトレンチ溝レジストパターンを形成し、前記第２シリコン酸化膜をエッチングした後、前記トレンチ溝レジストパターンを酸素プラズマによって剥離する工程である。（ｄ）ステップは、前記シリコン窒化膜をマスクに前記第１シリコン酸化膜と前記層間絶縁膜の一部分をエッチングする工程である。（ｅ）ステップは、前記第２シリコン酸化膜をマスクに前記シリコン窒化膜と前記第１シリコン酸化膜をエッチングする工程である。（ｆ）ステップは、前記第２シリコン酸化膜をマスクに前記層間絶縁膜をエッチングし、前記層間絶縁膜中に配線溝とビア孔になる構造を同時に形成する工程である。（ｇ）ステップは、前記配線溝と前記ビア孔に導体を埋め込む工程である。
上記の半導体装置の製造方法において、前記層間絶縁膜は、シリコン、炭素、酸素及び水素を含む膜である。前記（ｄ）工程と前記（ｆ）工程との少なくとも一方は、窒素ガスが４０％以上、フロロカーボンガスが４０％以上、酸素ガスが所定の範囲の割合でそれぞれ添加された混合ガスで形成したプラズマによって、前記層間絶縁膜をエッチングする。
上記の半導体装置の製造方法において、前記（ｇ）ステップは、（ｇ１）前記配線溝と前記ビア孔の底部及び側面に、所定の緻密さを有する絶縁層を形成する工程を備える。
上記の半導体装置の製造方法において、前記（ｇ）ステップは、（ｇ２）前記第２シリコン酸化膜を除去する工程を備える。
上記課題を解決するために本発明の半導体装置の製造方法は、（ｈ）〜（ｏ）ステップを具備する。（ｈ）ステップは、基板の上面側に設けられ第１配線を含む第１配線層上に、第１層間絶縁膜、層間シリコン酸化膜、第２層間絶縁膜、第１シリコン酸化膜、シリコン窒化膜及び第２シリコン酸化膜をこの順に形成する工程である。（ｉ）ステップは、前記第２シリコン酸化膜上にビア孔レジストパターンを形成し、前記第２シリコン酸化膜及び前記シリコン窒化膜をエッチングした後、前記ビア孔レジストパターンを酸素プラズマによって剥離する工程である。（ｊ）ステップは、前記第２シリコン酸化膜上にトレンチ溝レジストパターンを形成し、前記第２シリコン酸化膜をエッチングした後、前記トレンチ溝レジストパターンを酸素プラズマによって剥離する工程である。（ｋ）ステップは、前記シリコン窒化膜をマスクに前記第１シリコン酸化膜と前記第２層間絶縁膜をエッチングし、前記層間シリコン酸化膜上で停止する工程である。（１）ステップは、前記第２シリコン酸化膜をマスクに前記シリコン窒化膜と前記第１シリコン酸化膜をエッチングする工程である。（ｍ）ステップは、前記第１シリコン酸化膜と前記層間シリコン酸化膜とを同時にエッチングする工程である。（ｎ）ステップは、前記第２シリコン酸化膜をマスクに前記第２層間絶縁膜と前記第１層間絶縁膜とを同時にエッチングし、前記第２層間絶縁膜に配線溝になる構造を、前記第１層間絶縁膜にビア孔になる構造をそれぞれ同時に形成する工程である。（ｏ）ステップは、前記配線溝と前記ビア孔に導体を埋め込む工程である。
上記の半導体装置の製造方法において、前記第１層間絶縁膜及び前記第２層間絶縁膜の少なくとも一方は、シリコン、炭素、酸素及び水素を含む層間膜である。前記層間膜は、窒素ガスが４０％以上、フロロカーボンガスが４０％以上、酸素ガスが所定の範囲の割合でそれぞれ添加された混合ガスで形成したプラズマによってエッチングされる。
上記の半導体装置の製造方法において、前記（ｏ）ステップは、（ｏ１）前記配線溝と前記ビア孔の底部及び側面に、所定の緻密さを有する絶縁層を形成する工程を備える。
上記の半導体装置の製造方法において、前記（ｏ）ステップは、（ｏ２）前記第２シリコン酸化膜を除去する工程を備える。
上記課題を解決するために本発明の半導体装置の製造方法は、（ｐ）〜（ｗ）ステップを具備する。（ｐ）ステップは、基板の上面側に設けられ第１配線を含む第１配線層上に、第１層間絶縁膜、層間シリコン酸化膜、第２層間絶縁膜、第１シリコン酸化膜、第１シリコン窒化膜、第２シリコン酸化膜及び第２シリコン窒化膜をこの順に形成する工程である。（ｑ）ステップは、前記第２シリコン窒化膜上にビア孔レジストパターンを形成し、前記第２シリコン窒化膜、第２シリコン酸化膜及び前記第１シリコン窒化膜をエッチングした後、前記ビア孔レジストパターンを酸素プラズマによって剥離する工程である。（ｒ）ステップは、前記第２シリコン窒化膜上にトレンチ溝レジストパターンを形成し、前記第２シリコン窒化膜、前記第２シリコン酸化膜をエッチングした後、前記トレンチ溝レジストパターンを酸素プラズマによって剥離する工程である。（ｓ）ステップは、前記第２シリコン窒化膜をマスクに前記第１シリコン酸化膜と前記第２層間絶縁膜をエッチングし、前記層間シリコン酸化膜上で停止する工程である。（ｔ）ステップは、前記第２シリコン窒化膜及び前記第２シリコン酸化膜をマスクに前記第１シリコン窒化膜と前記第１シリコン酸化膜をエッチングする工程である。（ｕ）ステップは、前記第１シリコン酸化膜と前記層間シリコン酸化膜とを同時にエッチングする工程である。（ｖ）ステップは、前記第１シリコン窒化膜をマスクに前記第２層間絶縁膜と前記第１層間絶縁膜とを同時にエッチングし、前記第２層間絶縁膜に配線溝になる構造を、前記第１層間絶縁膜にビア孔になる構造をそれぞれ同時に形成する工程である。（ｗ）ステップは、前記配線溝と前記ビア孔に導体を埋め込む工程である。
上記の半導体装置の製造方法において、前記第１層間絶縁膜及び前記第２層間絶縁膜の少なくとも一方は、シリコン、炭素、酸素及び水素を含む層間膜である。前記層間膜は、窒素ガスが４０％以上、フロロカーボンガスが４０％以上、酸素ガスが所定の範囲の割合でそれぞれ添加された混合ガスで形成したプラズマによって、前記層間絶縁膜をエッチングする。
上記の半導体装置の製造方法において、前記（ｗ）ステップは、（ｗ１）前記配線溝と前記ビア孔の底部及び側面に、所定の緻密さを有する絶縁層を形成する工程を備える。
本願発明により、目ずれマージンを大きくでき、ビアの目合わせずれによるショート及び配線抵抗のばらつきを低減することができる。ビアポイズニングをなくし、配線厚を面内均一にパターン依存性なく形成することができる。それにより、信頼性の高い多層配線を得ることができる。
本発明の半導体装置の製造方法では、デュアルダマシン構造を形成する際に、３層のハードマスクを用いたプロセスを採用する。例えば、上層ハードマスクとしてシリコン酸化膜、中層ハードマスクとしてシリコン窒化膜、下層ハードマスクとしてシリコン酸化膜を用いる。ビア孔用の層間膜及び配線溝用の層間膜の少なくとも一方には、ＳｉＯＣＨ系低誘電率絶縁膜を用いる。そして、４０％以上の窒素ガス、４０％以上のフロロカーボンガスに酸素ガスを添加した混合ガスプラズマを用いて層間膜のエッチングを行う。このエッチング方法は、ＳｉＯＣＨ系低誘電率絶縁膜とシリコン酸化膜とのエッチング選択比を５以上にすることが可能であり、本発明の発明者が発見したものである。これらの方法により、特開２００２−４３４１９に示されている３層ハードマスクを用いたデュアルダマシン構造の形成方法に比較して、より容易で高精度なデュアルダマシン構造形成が可能になる。
図４は、ＳｉＯＣＨ膜及びＳｉＯ２膜のエッチング速度の酸素添加量依存性を示すグラフである。左の縦軸はＳｉＯＣＨ膜及びＳｉＯ２膜のエッチング速度（オングストローム／ｍｉｎ．）を示す。右の縦軸は選択比（ＳｉＯＣＨ膜のエッチング速度／ＳｉＯ２膜のエッチング速度）を示す。横軸はエッチングガス（窒素ガス＋フロロカーボンガス）中の酸素添加量（ｓｃｃｍ）を示す。ＳｉＯ２膜は、酸素添加量を増加させると、表面の酸素離脱が補完されてしまう。そのため、エッチング速度が低下する。しかし、ＳｉＯＣＨ膜は、酸素添加量を増加させると、表面の炭素が離脱しやすくなる。そのため、ある程度の酸素添加まではエッチング速度が増加する。その酸素含有量でエッチングすることにより、ＳｉＯＣＨの高選択エッチングが可能になる。また、窒素ガスを多量添加することにより、ＳｉＯＣＨ膜表面は窒化されて、炭化窒化膜になるため、ＳｉＯＣＨのダメージを抑制することが可能である。すなわち、層間膜としてのＳｉＯＣＨ膜へのダメージを抑制しながら、ＳｉＯＣＨ膜の高選択エッチングか可能となる。
以下、本発明の半導体装置及び半導体装置の製造方法実施の形態について図面を参照しながら詳細に説明する。
［第１の実施形態］＜ストッパーあり＞
図５Ａ〜図５Ｋは、本発明の半導体装置の製造方法の第１の実施の形態を模式的に示す図である。各図のうち、上側が上面図、下側が上面図のＡＡ断面図である。
第１の実施の形態は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層ハードマスクを用い、トレンチ底にエッチングストッパーとしてシリコン酸化膜が用意されている構造で、ＳｉＯＣＨ膜のデュアルダマシン構造を提供する。
図５Ａに示すように、下層配線を有する半導体基板の下層配線層２０１上に第１の無機膜から構成されるキャップ膜としてシリコン炭窒化膜２０２を成膜する。その上に、第１の層間膜としてビア孔の深さ分だけ低誘電率絶縁膜であるＳｉＯＣＨ膜２０３をプラズマＣＶＤ法によって成膜する。そのＳｉＯＣＨ膜２０３上に、第２の無機膜であるシリコン酸化膜２０４をトレンチ部分に対するエッチングストッパーとして成膜する。第２の無機膜であるシリコン酸化膜２０４上に上層配線の深さ分だけ低誘電率絶縁膜であるＳｉＯＣＨ膜２０５をプラズマＣＶＤ法によって成膜する。ＳｉＯＣＨ膜２０５上に第３の無機膜であるシリコン酸化膜２０６をトリプルハードマスクの最下層膜（下層ハードマスク）として成膜する。さらに、シリコン酸化膜２０６上に、第３の無機膜としてシリコン窒化膜２０７をトリプルハードマスクの中間層膜（中層ハードマスク）として成膜する。さらにシリコン窒化膜２０７上にシリコン酸化膜２０８をトリプルハードマスクの最上層膜（上層ハードマスク）として成膜する。シリコン酸化膜２０８上に反射防止膜層２０９、第１のフォトレジスト層２１０を形成する。そして、フォトリソグラフィー技術を用いて第１のフォトレジスト層２１０にビア孔パターン２１０ａを形成する。
図５Ｂに示すように、フォトレジスト層２１０をマスクとして、フッ素系プラズマを用いて反射防止膜２０９、シリコン酸化膜２０８、シリコン窒化膜２０７を順次エッチングする。図５Ｃに示すように、酸素プラズマにより第１のフォトレジスト層２１０及び反射防止膜２０９を剥離する。この際、上層ハードマスク（シリコン酸化膜２０８）・中層ハードマスク（シリコン窒化膜２０７）に形成されたビア孔パターン２０７ａの底部には下層ハードマスクであるシリコン酸化膜２０６が存在する。そのため、上記エッチングの際、ＳｉＯＣＨ膜２０５がエッチングされることはない。加えて、シリコン酸化膜２０６で保護されているので、フォトレジスト層２１０の剥離に酸素ラジカルアッシングを用いても、ＳｉＯＣＨ膜２０５がエッチングされることはない。この場合、上層ハードマスクとなるシリコン酸化膜２０８の肩落ちはほとんど無くフォトレジストをアッシング除去できる。
図５Ｄに示すように、再び反射防止膜２１１、第２のフォトレジスト層２１２をシリコン酸化膜２０８及びビア孔パターン２０７ａのシリコン酸化膜２０６を覆うように成膜する。その後、フォトリソグラフィー技術を用いて第２のフォトレジスト層２１２に配線溝パターン２１２ａを形成する。
図５Ｅに示すように、この第２のフォトレジスト層２１２をマスクとして、反射防止膜２１１、シリコン酸化膜２０８をエッチングする。それにより、ビア孔パターン２０８ａが形成される。このとき、反射防止膜２１１がビア孔パターン２０７ａを埋めているため、シリコン酸化膜２０６はエッチングされない。図５Ｆに示すように、酸素プラズマにより第２のフォトレジスト層２１２及び反射防止膜２１１を剥離する。この際、ＳｉＯＣＨ膜２０５上には、３層ハードマスクが存在しているため、エッチングされることはない。加えて、このフォトレジスト層２１２の剥離には酸素ラジカルアッシングが可能である。この場合、上層ハードマスクとなるシリコン酸化膜２０８の肩落ちはほとんど無くフォトレジストをアッシング除去できる。
図５Ｇに示すように、ビア孔パターン２０７ａを有するシリコン窒化膜２０７をマスクとして下層ハードマスクであるシリコン酸化膜２０６をエッチングする。続いて、窒素、ＣＨＦ３（フロロカーボン）ガスをそれぞれ４０％以上含む混合ガスに適量の酸素ガスを混合したプラズマによってシリコン酸化膜２０６下のＳｉＯＣＨ膜２０５をエッチングする。そのエッチングをエッチングストッパーとしてのシリコン酸化膜２０４で停止させ、ハーフビア孔２０５ａを形成する。この際、ＳｉＯＣＨ膜２０５とシリコン酸化膜２０８との選択比は５以上であるため、上層ハードマスクであるシリコン酸化膜２０８はほとんどエッチングされない。
図５Ｈに示すように、上層ハードマスクであるシリコン酸化膜２０８をマスクとして、中層ハードマスクであるシリコン窒化膜（ＳｉＮ）２０７をエッチングする。図５Ｉに示すように、下層ハードマスクであるシリコン酸化膜（ＳｉＯ２）２０６をエッチングする。この際、ハーフビア孔２０５ａの底部のエッチングストッパーとしてのシリコン酸化膜２０４も同時にエッチングされる。
図５Ｊに示すように、更に再び窒素、ＣＨＦ３ガスをそれぞれ４０％以上含む混合ガスに適量の酸素ガスを混合したプラズマによってシリコン酸化膜２０６下のＳｉＯＣＨ膜２０５をエッチングして、配線溝パターン２０５ｂを形成する。それと同時に、ハーフビア孔２０５ａが形成されていた下のＳｉＯＣＨ膜２０３も同時にエッチングし、他のハーフビア孔２０３ａが形成される。それにより、デュアルダマシン構造が形成される。この際、ＳｉＯＣＨ側壁は炭窒化され、後工程でのＳｉＯＣＨ膜（２０３，２０５）へのダメージを抑制できる。その後、第１の無機膜であるキャップ膜２０２をエッチバックすることにより、トリプルハードマスク（２０６〜２０８）とＳｉＯＣＨ膜２０５に配線溝（配線溝パターン２０５ｂ）が形成され、ＳｉＯＣＨ膜２０３にビア孔（ハーフビア孔２０３ａ）が形成された構造が得られる。
図５Ｋに示すように、配線溝（配線溝パターン２０５ｂ）とビア孔（ハーフビア孔２０３ａ）に一括してバリア膜２２２及び銅膜２２１を埋め込み、化学的・機械的研磨を行うことで、低誘電率層間膜−銅配線が形成される。この際、シリコン窒化膜２０７をＣＭＰストッパーとして、シリコン酸化膜２０８を研磨する。このストッパーの存在により、面内分布ならびにパターン依存性のない配線深さが保証される。なお、シリコン酸化膜２０８で研磨を止めても良いし、シリコン酸化膜２０６まで研磨しても良い。さらには、シリコン酸化膜２０６を研磨でなくしても良い。図５Ｋは、シリコン酸化膜２０８で研磨を止めた例を示す。
本発明によるトリプルハードマスク工法と、第２の従来技術であるデュアルハードマスク工法と、第１の従来技術であるシングルダマシン法のぞれぞれによりＳｉＯＣＨ膜中に形成した２層銅配線の電気特性を比較した。
図６Ａ〜図６Ｃに、各製造方法と各種配線抵抗のウエハ面内累積分布との関係を示すグラフである。図６Ａは、製造方法としてトリプルハードマスク工法を用いた場合である。図６Ｂは、製造方法としてデュアルハードマスク工法を用いた場合である。図６Ｃは、製造方法としてシングルダマシン法を用いた場合である。縦軸は一枚のウエハ内の測定点の累積分布（％）である。横軸は各測定点における配線抵抗（ｍΩ）である。各曲線は、パターン形状の種類を示す。例えば、“．１４／．１４”は、０．１４μｍ配線、０．１４μｍスペースの配線パターン形状を示す。
図６Ａに示すように、本発明によるトリプルハードマスク工法では、配線抵抗が概ね８０Ω程度である。ひとつの曲線が横軸に対してほぼ垂直になっていることから、面内ばらつきも少ない。各曲線がほぼ同じ位置に同じ曲線となっていることから、パターンによるシフトも少ない。一方、図６Ｂに示すように、従来のデュアルハードマスク工法の場合、面内ばらつきが大きく（曲線の曲がりが大きい）、パターンによるシフトも大きい（曲線同士が重ならない）。また、図６Ｃに示すように、従来のシングルダマシン法の場合、面内ばらつきがあり（曲線の曲がりがあり）、パターンによるシフトも大きい（曲線同士が重ならない）。図６Ｂや図６Ｃに比較して、図６Ａが優れているのは、本発明によるトリプルハードマスク工法では、中間ハードマスクＳｉＮが高精度なＣＭＰストッパーになるため、配線深さがパターンや面内で均一なことに起因している。
本発明のトリプルハードマスク工法及び第２の従来技術のデュアルハードマスク工法のそれぞれの製造方法による配線のリーク電流の発生について比較した。配線としては、０．１４μｍφのビアが０．１４μｍ幅、０．２８μｍピッチ配線に密に接続している配線を用いた。
図７は、トリプルハードマスク工法及びデュアルハードマスク工法のそれぞれの製造方法における目ずれ量と製造歩留まりとの関係を示すグラフである。横軸は、ビアの配線に対する目合わせずれの量（目ずれ量：μｍ）である。縦軸は、リーク電流発生の有無で評価したビアの製造歩留まり（ビア歩留まり：％）を示す。
デュアルハードマスク工法（曲線：ＤＨＭ−ＴＦ）では、０．０２μｍを超える目合わせずれから非常に大きな歩留まりの低下が見られる。一方、トリプルハードマスク工法（曲線：ＴＨＭ−ＶＦ）ではその歩留まりの低下は少ない。このことは、トリプルハードマスク工法の方が、上層配線とビア孔の目ずれのマージンが高い配線を提供できることを示しており、高信頼性の配線が形成できることを示唆している。
このように、本発明によるトリプルハードマスク工法を用いることで、中間ハードマスクＳｉＮがＣＭＰストッパーとなるため、面内ならびにパターン依存性のない配線深さを持った配線が形成できる。ビアファースト工法に見られたビア部へのフォトレジストや反射防止膜の流入工程もないことから、ビアポイズニングやフォトリソグラフィーの再工事における低誘電率絶縁膜のダメージ劣化も生じない。また、ビアファーストプロセスであるため、ビア目合わせずれに対するマージンも大きく、高信頼性の配線が提供される。
以上の実施の形態では、低誘電率としてＳｉＯＣＨ膜を用いた例を示したが、同様のプロセスが可能であれば、ＳｉＯＣＨ膜に限定されない。また、上層ハードマスクと中層ハードマスク、中層ハードマスクと下層ハードマスクの選択比が大きくできる組み合わせであれば、シリコン酸化膜とシリコン窒化膜の組み合わせに限定されない。さらには第２の無機膜であるストッパーや第１の無機膜であるキャップ膜に、シリコン炭窒化膜を使用した例を示したが、これに代替できる特性を持つ材料であれば特に限定されない。
［第２の実施形態］＜ストッパーなし＞
図８Ａ〜図８Ｋは、本発明の半導体装置の製造方法の第２の実施の形態を模式的に示す図である。各図のうち、上側が上面図、下側が上面図のＡＡ断面図である。
第２の実施の形態は、第１の実施の形態における第２の無機膜としてのシリコン酸化膜２０４を用いない点で第１の実施の形態と異なる。
図８Ａに示すように、下層配線を有する半導体基板の下層配線層３０１上に第１の無機膜から構成されるキャップ膜としてシリコン炭窒化膜３０２を成膜する。その上に、第１の層間膜としてビア孔と上層配線の深さ分だけ低誘電率絶縁膜であるＳｉＯＣＨ膜３０３をプラズマＣＶＤ法によって成膜する。そのＳｉＯＣＨ膜３０３上に、第２の無機膜であるシリコン酸化膜３０６をトリプルハードマスクの最下層膜（下層ハードマスク）として成膜する。さらに、シリコン酸化膜３０６上に、第３の無機膜としてシリコン窒化膜３０７をトリプルハードマスクの中間層膜（中層ハードマスク）として成膜する。さらにシリコン窒化膜３０７上にシリコン酸化膜３０８をトリプルハードマスクの最上層膜（上層ハードマスク）として成膜する。シリコン酸化膜３０８上に反射防止膜層３０９、第１のフォトレジスト層３１０を形成する。そして、フォトリソグラフィー技術を用いて第１のフォトレジスト層３１０にビア孔パターン３１０ａを形成する。
図８Ｂに示すように、フォトレジスト層３１０をマスクとして、フッ素系プラズマを用いて反射防止膜３０９、シリコン酸化膜３０８、シリコン窒化膜３０６を順次エッチングする。図８Ｃに示すように、酸素プラズマにより第１のフォトレジスト層３１０及び反射防止膜３０９を剥離する。この際、上層ハードマスク（シリコン酸化膜３０８）・中層ハードマスク（シリコン窒化膜３０７）に形成されたビア孔パターン３０７ａの底部には下層ハードマスクであるシリコン酸化膜３０６が存在する。そのため、上記エッチングの際、ＳｉＯＣＨ膜３０３がエッチングされることはない。加えて、シリコン酸化膜３０６で保護されているので、フォトレジスト層３１０の剥離に酸素ラジカルアッシングを用いても、ＳｉＯＣＨ膜３０３がエッチングされることはない。この場合、上層ハードマスクとなるシリコン酸化膜３０８の肩落ちはほとんど無くフォトレジストをアッシング除去できる。
図８Ｄに示すように、再び反射防止膜３１１、第２のフォトレジスト層３１２をシリコン酸化膜３０８及びビア孔パターン３０７ａのシリコン酸化膜３０６を覆うように成膜する。その後、フォトリソグラフィー技術を用いて第２のフォトレジスト層３１２に配線溝パターン３１２ａを形成する。
図８Ｅに示すように、この第２のフォトレジスト層３１２をマスクとして、反射防止膜３１１、シリコン酸化膜３０８をエッチングする。それにより、ビア孔パターン３０８ａが形成される。このとき、反射防止膜３１１がビア孔パターン３０７ａを埋めているため、シリコン酸化膜３０６はエッチングされない。図８Ｆに示すように、酸素プラズマにより第２のフォトレジスト層３１２及び反射防止膜３１１を剥離する。この際、ＳｉＯＣＨ膜３０３上には、３層ハードマスクが存在しているため、エッチングされることはない。加えて、このフォトレジスト層３１２の剥離には酸素ラジカルアッシングが可能である。この場合、上層ハードマスクとなるシリコン酸化膜３０８の肩落ちはほとんど無くフォトレジストをアッシング除去できる。
図８Ｇに示すように、ビア孔パターン３０７ａを有するシリコン窒化膜３０７をマスクとして下層ハードマスクであるシリコン酸化膜３０６をエッチングする。続いて、窒素、ＣＨＦ３（フロロカーボン）ガスをそれぞれ４０％以上含む混合ガスに適量の酸素ガスを混合したプラズマによってシリコン酸化膜３０６下のＳｉＯＣＨ膜３０３をエッチングする。そのエッチングを、所定の時間だけ行い、ハーフビア孔３０３ａを形成する。この際、ＳｉＯＣＨ膜３０３とシリコン酸化膜３０８との選択比は５以上であるため、上層ハードマスクであるシリコン酸化膜３０８はほとんどエッチングされない。
図８Ｈに示すように、上層ハードマスクであるシリコン酸化膜３０８をマスクとして、中層ハードマスクであるシリコン窒化膜（ＳｉＮ）３０７をエッチングする。図８Ｉに示すように、下層ハードマスクであるシリコン酸化膜（ＳｉＯ２）３０６をエッチングする。
図８Ｊに示すように、更に再び窒素、ＣＨＦ３ガスをそれぞれ４０％以上含む混合ガスに適量の酸素ガスを混合したプラズマによってシリコン酸化膜３０６下のＳｉＯＣＨ膜３０３をエッチングして、配線溝パターン３０３ｂを形成する。それと同時に、ハーフビア孔３０３ａが形成されていた下のＳｉＯＣＨ膜３０３も同時にエッチングし、他のハーフビア孔３０３ｂ’が形成される。それにより、デュアルダマシン構造が形成される。この際ＳｉＯＣＨ側壁は炭窒化され、後工程でのＳｉＯＣＨ膜（３０３）へのダメージを抑制できる。その後、第１の無機膜であるキャップ膜３０２をエッチバックすることにより、トリプルハードマスク（３０６〜３０８）とＳｉＯＣＨ膜３０３に配線溝（配線溝パターン３０３ｂ）が形成され、残りのＳｉＯＣＨ膜３０３にビア孔（ハーフビア孔３０３ｂ）が形成された構造が得られる。
図８Ｋに示すように、配線溝（配線溝パターン３０３ｂ）とビア孔（ハーフビア孔３０３ｂ’）に一括してバリア膜３２２及び銅膜３２１を埋め込み、化学的・機械的研磨を行うことで、低誘電率層間膜−銅配線が形成される。この際、シリコン窒化膜３０７をＣＭＰストッパーとして、シリコン酸化膜３０８を研磨する。このストッパーの存在により、面内分布ならびにパターン依存性のない配線深さが保証される。なお、シリコン酸化膜３０８で研磨を止めても良いし、シリコン酸化膜３０６まで研磨しても良い。さらには、シリコン酸化膜３０６を研磨でなくしても良い。図８Ｋは、シリコン酸化膜３０８で研磨を止めた例を示す。
このように、本発明によるトリプルハードマスク工法を用いることで、中間ハードマスクＳｉＮがＣＭＰストッパーとなるため、面内ならびにパターン依存性のない配線深さを持った配線が形成できる。ビアファースト工法に見られたビア部へのフォトレジストや反射防止膜の流入工程もないことから、ビアポイズニングやフォトリソグラフィーの再工事における低誘電率絶縁膜のダメージ劣化も生じない。また、ビアファーストプロセスであるため、ビア目合わせずれに対するマージンも大きく、高信頼性の配線が提供される。
以上の実施の形態では、低誘電率としてＳｉＯＣＨ膜を用いた例を示したが、同様のプロセスが可能であれば、ＳｉＯＣＨ膜に限定されない。また、上層ハードマスクと中層ハードマスク、中層ハードマスクと下層ハードマスクの選択比が大きくできる組み合わせであれば、シリコン酸化膜とシリコン窒化膜の組み合わせに限定されない。さらには第２の無機膜であるストッパーや第１の無機膜であるキャップ膜に、シリコン炭窒化膜を使用した例を示したが、これに代わる特性を持つ材料であれば特に限定されない。
［第３の実施形態］＜ＡＵ／ＢＤ＞
図９Ａ〜図９Ｋは、本発明の半導体装置の製造方法の第３の実施の形態を模式的に示す図である。各図のうち、上側が上面図、下側が上面図のＡＡ断面図である。
第３の実施の形態は、ビア層間と配線溝層間にそれぞれ異なるＳｉＯＣＨ膜を使用した点で第１の実施の形態と異なる。
図９Ａに示すように、下層配線を有する半導体基板の下層配線層４０１上に第１の無機膜から構成されるキャップ膜としてシリコン炭窒化膜４０２を成膜する。その上に、第１の層間膜としてビア孔の深さ分だけ低誘電率絶縁膜である第１のＳｉＯＣＨ膜４０３をプラズマＣＶＤ法によって成膜する。この第１のＳｉＯＣＨ膜４０３は、有機含有シロキサンモノマーを主原料として成膜された膜であって、酸素などの酸化剤などを導入したガス系で成膜されることもある。ＳｉＯＣＨ膜４０３は、０．３ｎｍ以上のポア（空孔）を含まない膜である。ＳｉＯＣＨ膜４０３は、アプライドマテリアルズ社のＢｌａｃｋＤｉａｍｏｎｄ、及び、ＡＳＭ社のＡｕｒｏｒａ２．７に例示される。
その第１のＳｉＯＣＨ膜４０３上に、第２の無機膜であるシリコン酸化膜４０４をトレンチ部分に対するエッチングストッパーとして成膜する。第２の無機膜であるシリコン酸化膜４０４上に上層配線の深さ分だけ低誘電率絶縁膜である第２のＳｉＯＣＨ膜４０５をプラズマＣＶＤ法によって成膜する。この第２のＳｉＯＣＨ膜４０５は、第１のＳｉＯＣＨ膜４０３同様、有機含有シロキサンモノマーを主原料として成膜された膜であって酸素などの酸化剤などを導入したガス系で成膜されることもある。ＳｉＯＣＨ膜４０５は、０．３ｎｍ以上のポア（空孔）を含む膜である。ＳｉＯＣＨ膜４０５は、アプライドマテリアルズ社のＢｌａｃｋＤｉａｍｏｎｄ２、ＡＳＭ社のＡｕｒｏｒａ２．４、及び、トライコン社のｏｒｉｏｎ２．２に例示される。
第２のＳｉＯＣＨ膜４０５上に第３の無機膜であるシリコン酸化膜４０６をトリプルハードマスクの最下層膜（下層ハードマスク）として成膜する。さらに、シリコン酸化膜４０６上に、第３の無機膜としてシリコン窒化膜４０７をトリプルハードマスクの中間層膜（中層ハードマスク）として成膜する。さらにシリコン窒化膜４０７上にシリコン酸化膜４０８をトリプルハードマスクの最上層膜（上層ハードマスク）として成膜する。シリコン酸化膜４０８上に反射防止膜層４０９、第１のフォトレジスト層４１０を形成し、フォトリソグラフィー技術を用いて第１のフォトレジスト層４１０にビア孔パターン４１０ａを形成する。
図９Ｂに示すように、フォトレジスト層４１０をマスクとして、フッ素系プラズマを用いて反射防止膜４０９、シリコン酸化膜４０８、シリコン窒化膜４０７を順次エッチングする。図９Ｃに示すように、酸素プラズマにより第１のフォトレジスト層４１０及び反射防止膜４０９を剥離する。この際、上層ハードマスク（シリコン酸化膜４０８）・中層ハードマスク（シリコン窒化膜４０７）に形成されたビア孔パターン４０７ａの底部には下層ハードマスクであるシリコン酸化膜４０６が存在する。そのため、上記エッチングの際、第２のＳｉＯＣＨ膜４０５がエッチングされることはない。加えて、シリコン酸化膜４０６で保護されているので、フォトレジスト層４１０の剥離に酸素ラジカルアッシングを用いても、第２のＳｉＯＣＨ膜４０５がエッチングされることはない。この場合、上層ハードマスクとなるシリコン酸化膜４０８の肩落ちはほとんど無くフォトレジストをアッシング除去できる。
図９Ｄに示すように、再び反射防止膜４１１、第２のフォトレジスト層４１２をシリコン酸化膜４０８及びビア孔パターン４０７ａのシリコン酸化膜４０６を覆うように成膜する。その後、フォトリソグラフィー技術を用いて第２のフォトレジスト層４１２に配線溝パターン４１２ａを形成する。
図９Ｅに示すように、この第２のフォトレジスト層４１２をマスクとして、反射防止膜４１１、シリコン酸化膜４０８をエッチングする。それにより、ビア孔パターン４０８ａが形成される。このとき、反射防止膜４１１がビア孔パターン４０８ａを埋めているため、シリコン酸化膜４０６はエッチングされない。図９Ｆに示すように、酸素プラズマにより第２のフォトレジスト層４１２及び反射防止膜４１１を剥離する。この際、第２のＳｉＯＣＨ膜４０５上には、３層ハードマスクが存在しているため、エッチングされることはない。加えて、このフォトレジスト層４１２の剥離には酸素ラジカルアッシングが可能である。この場合、上層ハードマスクとなるシリコン酸化膜４０８の肩落ちはほとんど無くフォトレジストをアッシング除去できる。
図９Ｇに示すように、ビア孔パターン４０７ａを有するシリコン窒化膜４０７をマスクとして下層ハードマスクであるシリコン酸化膜４０６をエッチングする。続いて、窒素、ＣＨＦ３ガスをそれぞれ４０％以上含む混合ガスに適量の酸素ガスを混合したプラズマによってシリコン酸化膜４０６下の第２のＳｉＯＣＨ膜４０５をエッチングする。そのエッチングをエッチングストッパーとしてのシリコン酸化膜４０４で停止させ、ハーフビア孔２０５ａを形成する。この際、ＳｉＯＣＨ膜４０５とシリコン酸化膜４０８との選択比は５以上であるため、上層ハードマスクであるシリコン酸化膜４０８はほとんどエッチングされない。
図９Ｈに示すように、上層ハードマスクであるシリコン酸化膜４０８をマスクとして、中層ハードマスクであるシリコン窒化膜（ＳｉＮ）４０７をエッチングする。図９１に示すように、下層ハードマスクであるシリコン酸化膜（ＳｉＯ２）４０６をエッチングする。この際、ハーフビア孔４０５ａの底部のエッチングストッパーとしてのシリコン酸化膜４０４も同時にエッチングされる。
図９Ｊに示すように、更に再び窒素、ＣＨＦ３ガスをそれぞれ４０％以上含む混合ガスに適量の酸素ガスを混合したプラズマによってシリコン酸化膜４０６下の第２のＳｉＯＣＨ膜４０５をエッチングし配線溝パターン４０５ｂを形成する。それと同時に、ハーフビア孔４０５ａが形成されていた下の第１のＳｉＯＣＨ４０３も同時にエッチングし、他のハーフビア孔４０３ａが形成される。それにより、デュアルダマシン構造が形成される。この際、ＳｉＯＣＨ側壁は炭窒化され、後工程でのＳｉＯＣＨ膜（４０３、４０５）へのダメージを抑制できる。その後、第１の無機膜であるキャップ膜４０２をエッチバックすることにより、トリプルハードマスク（４０６〜４０８）と第２のＳｉＯＣＨ膜４０５に配線溝（配線溝パターン４０５ｂ）が形成され、第１のＳｉＯＣＨ膜４０３にビア孔が形成された構造が得られる。
図９Ｋに示すように、配線溝（配線溝パターン４０５ｂ）とビア孔（ハーフビア孔４０３ａ）に一括してバリア膜４２２及び銅膜４２１を埋め込み、化学的・機械的研磨を行うことで、低誘電率層間膜−銅配線が形成される。この際、シリコン窒化膜４０７をＣＭＰストッパーとして、シリコン酸化膜２０８を研磨する。このストッパーの存在により、面内分布ならびにパターン依存性のない配線深さが保証される。なお、シリコン酸化膜４０８で研磨を止めても良いし、シリコン酸化膜４０６まで研磨しても良い。さらには、シリコン酸化膜４０６を研磨でなくしても良い。図９Ｋは、シリコン酸化膜４０８で研磨を止めた例を示す。
本実施の形態のように、ポアを含むＳｉＯＣＨ膜を使用した場合、側壁エッチング断面からの洗浄液・バリア膜などの流入・拡散が懸念される。そこで、ポアシール技術を使用しても良い。図１０Ａ〜図１０Ｅは、本発明の半導体装置の製造方法の第３の実施の形態の変形例を模式的に示す断面図である。図１０Ａ、図１０Ｂはそれぞれ図９Ｉ、図９Ｊである。図１０Ｃ〜図１０Ｅは、図９Ｊの後〜図９Ｋに対応する。
図１０Ａ、図１０Ｂ（図９Ｉ、図９Ｊ）のようにトリプルハードマスクによるデュアルダマシンの構造を形成したあと、図１０Ｃに示すように、ポアを含む膜の側壁断面を覆うようにシール材４１５を成膜する。シール材４１５はコンフォーマルにかつ薄膜に形成される必要があるので、プラズマＣＶＤで成膜される膜が好ましい。また、ポアシールをするため、０．３ｎｍ以上のポアを含まない膜が良い。そのようなシール材は、有機ポーラスシリカやポアを含まないＳｉＯＣＨに例示される。図１０Ｄに示すように、シール材４１５を成膜後、エッチバックを行い、側壁以外のシール材を除去した後、キャップ膜４０２を除去する。図１０Ｅに示すように、バリア膜４２２及び銅膜４２１を成膜後、ＣＭＰ研磨によりデュアルダマシン配線が形成される。
なお、図１０Ｃ〜図１０Ｅの工程は、本明細書中の他の実施の形態に利用することが可能である。
このように、本願発明によるトリプルハードマスク工法は種類の異なるＳｉＯＣＨのデュアルダマシン形成に有効であり、実効の比誘電率を低減させることができる。また、この際に、既述のトリプルハードマスクの工法やその作用、効果は一切変更されることはなく形成することができる。
［第４の実施形態］＜４層ハードマスク＞
図１１Ａ〜図１１Ｋは、本発明の半導体装置の製造方法の第４の実施の形態を模式的に示す断面図である。ここでは、図５、図８、図９のような上面図を省略している。
第４の実施の形態は、ハードマスクとして、４層のハードマスクを用いる点で第１の実施の形態と異なる。
図１１Ａに示すように、下層配線を有する半導体基板の下層配線層５０１上に第１の無機膜から構成されるキャップ膜としてシリコン炭窒化膜５０２を成膜する。その上に、第１の層間膜としてビア孔の深さ分だけ低誘電率絶縁膜であるＳｉＯＣＨ膜５０３をプラズマＣＶＤ法によって成膜する。そのＳｉＯＣＨ膜５０３上に、第２の無機膜であるシリコン酸化膜５０４をトレンチ部分に対するエッチングストッパーとして成膜する。第２の無機膜であるシリコン酸化膜５０４上に上層配線の深さ分だけ低誘電率絶縁膜であるＳｉＯＣＨ５０５をプラズマＣＶＤ法によって成膜する。さらにＳｉＯＣＨ膜５０５上に第３の無機膜であるシリコン酸化膜５０６、第４の無機膜であるシリコン窒化膜５０７、第５の無機膜であるシリコン酸化膜５０８、第６の無機膜であるシリコン窒化膜５１４をこの順に成膜する。これらの４層の無機膜は４層ハードマスクとして機能する。さらにシリコン窒化膜５１４上に反射防止膜層５０９、第１のフォトレジスト層５１０を形成する。そして、フォトリソグラフィー技術を用いて第１のフォトレジスト層５１０にビア孔パターン５１０ａを形成する。
図１１Ｂに示すように、フォトレジスト層５１０をマスクとして、フッ素系プラズマを用いて反射防止膜５０９、シリコン窒化膜５１４、シリコン酸化膜５０８、シリコン窒化膜５０７を順次エッチングする。図１１Ｃに示すように、酸素プラズマにより第１のフォトレジスト層５１０及び反射防止膜５０９を剥離する。この際、上層３層のハードマスク（５１４、５０８、５０７）に形成されたビア孔パターン５０７ａの底部には下層ハードマスクであるシリコン酸化膜５０６が存在する。そのため、上記エッチングの際、ＳｉＯＣＨ膜５０５がエッチングされることはない。加えて、シリコン酸化膜５０６で保護されているので、フォトレジスト層５１０の剥離に酸素ラジカルアッシングを用いても、ＳｉＯＣＨ膜５０５がエッチングされることはない。この場合、上層ハードマスクとなるシリコン窒化膜５１４の肩落ちはほとんど無くフォトレジストをアッシング除去できる。
図１１Ｄに示すように、再び反射防止膜５１１、第２のフォトレジスト層５１２をシリコン窒化膜５１４及びビア孔パターン５０７ａのシリコン酸化膜５０６を覆うように成膜する。その後、フォトリソグラフィーの技術を用いて第２のフォトレジスト層５１２配線溝パターン５１２ａを形成する。
図１１Ｅに示すように、この第２のフォトレジスト層５１２をマスクとして、反射防止膜５１１、シリコン窒化膜５１４、シリコン酸化膜５０８をエッチングする。それにより、ビア孔パターン５０８ａが形成される。このとき、反射防止膜５１１がビア孔パターン５０７ａを埋めているため、シリコン酸化膜５０６はエッチングされない。図１１Ｆに示すように、酸素プラズマにより第２のフォトレジスト層５１２及び反射防止膜５１１を剥離する。この際、ＳｉＯＣＨ膜５０５上には、４層ハードマスクが存在しているため、エッチングされることはない。加えて、このフォトレジスト層５１２の剥離には酸素ラジカルアッシングが可能である。この場合、上層ハードマスクとなるシリコン窒化膜５１４の肩落ちはほとんど無くフォトレジストをアッシング除去できる。
図１１Ｆに示すように、この４層ハードマスクプロセスは、図５Ｆとほぼ同じであり、基本的な考え方はトリプルハードマスクと同じである。ただし、最上層にシリコン窒化膜（ＳｉＮ）５１４があるために、下層の酸化膜ハードマスクをエッチングするのに適しており、それぞれのハードマスクの厚さを薄くできるメリットがある。
図１１Ｇに示すように、ビア孔パターン５０７ａを有するシリコン窒化膜５０７をマスクとしてシリコン酸化膜５０８及び下層ハードマスクであるシリコン酸化膜５０６をエッチングする。この際、上層ハードマスクがシリコン窒化膜５１４であるため、高選択エッチングが可能である。続いて、窒素、ＣＨＦ３ガスをそれぞれ４０％以上含む混合ガスに適量の酸素ガスを混合したプラズマによってシリコン酸化膜５０６下のＳｉＯＣＨ５０５膜をエッチングする。そのエッチングをエッチングストッパーとしてのシリコン酸化膜５０４で停止させ、ハーフビア孔５０５ａを形成する。
図１１Ｈに示すように、上層ハードマスクであるシリコン窒化膜５１４、シリコン酸化膜５０８をマスクとして、中層ハードマスクであるシリコン窒化膜５０７をエッチングする。この際、シリコン窒化膜５１４はエッチバックされて消滅する。図１１Ｉに示すように、下層ハードマスクであるシリコン酸化膜５０６をエッチングする。この際、ハーフビア孔５０５ａの底部のエッチングストッパーとしてのシリコン酸化膜５０４、上層にあるハードマスクとしてのシリコン酸化膜５０８も同時にエッチングされる。
図１１Ｊに示すように、更に再び窒素、ＣＨＦ３ガスをそれぞれ４０％以上含む混合ガスに適量の酸素ガスを混合したプラズマによってシリコン酸化膜５０６下のＳｉＯＣＨ膜５０５をエッチングして、配線溝パターン５０５ｂを形成する。それと同時に、ハーフビア孔５０５ａが形成されていた下のＳｉＯＣＨ膜５０３も同時にエッチングし、他のハーフビア孔５０３ａが形成される。それにより、デュアルダマシン構造が形成される。この際、ＳｉＯＣＨ側壁は炭窒化され、後工程でのＳｉＯＣＨ膜（５０５、５０３）へのダメージを抑制できる。その後、第１の無機膜であるキャップ膜５０２をエッチバックすることにより、ハードマスク（５０６〜５０７）とＳｉＯＣＨ膜５０５に配線溝（配線溝パターン５０５ｂ）が形成され、ＳｉＯＣＨ膜５０３にビア孔（ハーフビア孔５０３ａ）が形成された構造が得られる。
図１１Ｋに示すように、配線溝（配線溝パターン５０５ｂ）とビア孔（ハーフビア孔５０３ａ）に一括してバリア膜５２２及び銅膜５２１を埋め込み、化学的・機械的研磨を行うことで、低誘電率層間膜−銅配線が形成される。
このように、本発明による４層ハードマスク工法を用いることで、トリプルハードマスクと同様の技術で、ハードマスクの薄膜化が可能である。また、ハードマスクのシリコン酸化膜との選択比が高いＳｉＯＣＨ膜のエッチングが可能であることから、デュアルハードマスク工法におけるＳｉＯＣＨエッチングにも本エッチング技術は適用可能である。
以上の実施の形態では、低誘電率層間膜としてＳｉＯＣＨ膜を用いた例を示したが、同様のプロセスが可能であれば、ＳｉＯＣＨ膜に限定されない。また、４層ハードマスクの組み合わせは、選択比が大きくできる組み合わせであれば、シリコン酸化膜とシリコン窒化膜の組み合わせに限定されない。さらには第２の無機膜であるストッパーや第１の無機膜であるキャップ膜に、シリコン炭窒化膜を使用した例を示したが、これに代替できる特性を持つ材料であれば特に限定されない。
［第５の実施形態］＜多層構造＞
図１２は、本発明の半導体装置の製造方法の第５の実施の形態を模式的に示す断面図である。第５の実施の形態は、第１〜第４の実施の形態を更に多層の構造に応用した例を示している。ここでは、シリコン基板６６１に素子分離酸化膜６６２で分離されたＭＯＳＦＥＴ６６３上に炭素含有の低誘電率絶縁膜に銅多層配線を形成した実施の形態を示している。以下に、その構造的特徴を示す。
本実施の形態においても、デュアルダマシン構造の形成にはトリプルハードマスクを用い、４０％以上の窒素、４０％以上のフロロカーボンガスに酸素ガスを添加した混合ガスプラズマでエッチングすることにより、配線抵抗ばらつきが少なく、目ずれマージンの高い配線が形成できる。ここでは、低誘電率絶縁膜である第１および第２の層間膜として、ＳｉＯＣＨ膜を用いた場合を示したが、例えば、メチルシリカを骨格とするポーラス有機シリカ膜などにも適用できるし、メトキシメチルシリカのＨｅプラズマ分解によるアモルファスＳｉＯＣＨ膜を用いることも可能である。これらは、上記の第１〜第４の実施の形態にも適用可能である。
ＭＯＳＦＥＴ６６３上には、Ｗコンタクトプラグ６６４を持つシリコン酸化膜６６５が形成されている。シリコン酸化膜６６５上に下層配線層としての第１層目銅配線層６０１が形成されている。第１層目銅配線層６０１は、その配線溝のエッチストップ膜として５０ｎｍ厚のシリコン炭窒化膜６２４が形成されている。このシリコン炭窒化膜上には２００ｎｍ厚のポーラスＳｉＯＣＨ膜６２５と、そのハードマスクとして５０ｎｍ厚のシリコン酸化膜６２６とが形成されている。第１銅配線層６０１は、銅配線を有する。銅配線は、シリコン酸化膜６２４／ＳｉＯＣＨ膜６２５／シリコン炭窒化膜６２６からなる積層絶縁膜を貫く配線溝に設けられている。銅配線は、その配線溝の底部及び側面を覆うＴａ（１０ｎｍ）／ＴａＮ（１０ｎｍ）のバリア膜６２２と、そのバリア膜６２２に囲われた銅膜６２１を有する。バリア膜６２２に接するＳｉＯＣＨ膜６２５の側壁は有機シリカシール膜６２３で覆われている。有機剥離やバリアスパッタのダメージからＳｉＯＣＨ膜６２５を守る役割を果たす。この第１銅配線層６０１の銅配線は、Ｗコンタクトプラグ６６４に接続されている。
第１銅配線層６０１の銅配線上には、ビアエッチングストップ層として５０ｎｍ厚のシリコン炭窒化膜６０２が形成されている。さらに、２００ｎｍ厚のＳｉＯＣＨ膜６０３と配線溝エッチストップ層としての５０ｎｍ厚のシリコン酸化膜６０４が形成されている。ＳｉＯＣＨ膜６０３はＣＭＰ等によって平坦化されていても良い。さらに、このシリコン酸化膜６０４上には２００ｎｍ厚のＳｉＯＣＨ膜６０５、そのハードマスクとして５０ｎｍ厚のシリコン酸化膜６０６、５０ｎｍ厚のシリコン窒化膜６０７、５０ｎｍ厚のシリコン酸化膜６０８が形成されている。
第２銅配線層６６８は、銅配線を有する。銅配線は、積層構造絶縁膜のうちのシリコン酸化膜６０８／シリコン窒化膜６０７／シリコン酸化膜６０６／ＳｉＯＣＨ膜６０５／シリコン酸化膜６０４を貫く配線溝に設けられている。銅配線は、上述のようにその配線溝の底部及び側面を覆うバリア膜と、そのバリア膜に囲われた銅膜を有する。この第２の銅配線６６８の底部より、ＳｉＯＣＨ膜６０３とシリコン炭窒化膜６０２を貫くＣｕビアプラグ６６７が形成されている。第１のＣｕビアプラグ６０７は、第１銅配線層６０１の銅配線に接続されている。バリア膜に接するＳｉＯＣＨ膜の側壁には有機シリカによるシール層６３３が存在し、有機剥離やバリアスパッタのダメージからＳｉＯＣＨ膜を守る層が形成されている。
第３銅配線層６７０の銅配線、第３銅配線層６７０と第２銅配線層６６８とを繋ぐＣｕビアプラグ６６９に対しても、第２銅配線層６６８、Ｃｕビアプラグ６６７と同じ構造を形成することが可能であり、この構造を重ねることによって多層配線を形成することが可能である。
 符号の説明
１０１ 下層配線層
１０２ キャップ膜
１０３ ビア層間膜
１０４ ストッパー膜
１０５ トレンチ層間膜
１０６ 下層ハードマスク
１０７ 上層ハードマスク
１０８ 反射防止膜
１０９ ビア用フォトレジスト
１１０ 反射防止膜
１１１ 溝用フォトレジスト
１２１、２２１、３２１、４２１、５２１、６２１ 銅膜
１２２、２２２、３２２、４２２、５２２、６２２ バリア膜
２０１、３０１、４０１、５０１ 下層配線層
２０２、３０２、４０２、５０２、６０２ キャップ膜（シリコン炭窒化膜）
２０３、３０３、４０３、５０３、６０３ ビア層間膜（ビア層間ＳｉＯＣＨ膜）
２０４、４０４、５０４、６０４ ストッパー膜（シリコン酸化膜）
２０５、４０５、５０５、６０５ トレンチ層間膜（トレンチ層間ＳｉＯＣＨ膜）
２０６、３０６、４０６、６０６ 下層ハードマスク（シリコン酸化膜）
２０７、３０７、４０７、６０７ 中層ハードマスク（シリコン窒化膜）
２０８、３０８、４０８、６０８ 上層ハードマスク（シリコン酸化膜）
２０９、３０９、４０９、５０９ 反射防止膜
２１０、３１０、４１０、５１０ ビア用フォトレジスト
２１１、３１１、４１１、５１１ 反射防止膜
２１２、３１２、４１２、５１２ 溝用フォトレジスト
５０６ 第１層ハードマスク（シリコン酸化膜）
５０７ 第２層ハードマスク（シリコン窒化膜）
５０８ 第３層ハードマスク（シリコン酸化膜）
５１４ 第４層ハードマスク（シリコン窒化膜）
６０１ 第１銅配線層
６２３、６２７、６３３ シール有機シリカ
６２４ トレンチキャップシリコン炭窒化膜
６２５ 層間膜
６２６ シリコン酸化膜
６６１ シリコン基板
６６２ 分離絶縁膜
６６３ ＭＯＳＦＥＴ
６６４ コンタクトプラグ
６６５ シリコン酸化膜
６６７ 第１ビアプラグ
６６８ 第２銅配線層
６６９ 第２ビアプラグ
６７０ 第３銅配線層

Claims (17)

  1. 基板の上面側に設けられ、第１配線を含む第１配線層と、
    前記第１配線層上に設けられ、一方の端を前記第１配線に接続されたビアと、前記ビアの他方の端に接続された第２配線とを含む層間絶縁層と
    を具備し、
    前記層間絶縁層はシリコン酸化膜より低い比誘電率を有し、
    前記層間絶縁層の上部は、下側から順に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を備える
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記層間絶縁層における前記ビアの側壁に対応する部分及び前記第２配線の側壁に対応する部分の少なくとも一方は、窒化された状態及び炭化された状態の少なくとも一方の状態にある
    半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記層間絶縁層は、シリコン、炭素、酸素及び水素を含む膜である
    半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記層間絶縁層と前記ビアとの間及び前記第２配線との間の少なくとも一方には、所定の緻密さを有する絶縁層が設けられている
    半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記層間絶縁層は、前記ビアを含む第１層間絶縁層と前記第２配線を含む第２層間絶縁層とを備え、
    前記第１層間絶縁層と前記第２層間絶縁層とは異なる材質である
    半導体装置。
  6. 請求項５に記載の半導体装置は、
    前記第１層間絶縁層と前記第２層間絶縁層との間に設けられたエッチングストッパ層を更に備える
    半導体装置。
  7. （ａ）基板の上面側に設けられ第１配線を含む第１配線層上に、層間絶縁膜、第１シリコン酸化膜、シリコン窒化膜及び第２シリコン酸化膜をこの順に形成する工程と、
    （ｂ）前記第２シリコン酸化膜上にビア孔レジストパターンを形成し、前記第２シリコン酸化膜及び前記シリコン窒化膜をエッチングした後、前記ビア孔レジストパターンを酸素プラズマによって剥離する工程と、
    （ｃ）前記第２シリコン酸化膜上にトレンチ溝レジストパターンを形成し、前記第２シリコン酸化膜をエッチングした後、前記トレンチ溝レジストパターンを酸素プラズマによって剥離する工程と、
    （ｄ）前記シリコン窒化膜をマスクに前記第１シリコン酸化膜と前記層間絶縁膜の一部分をエッチングする工程と、
    （ｅ）前記第２シリコン酸化膜をマスクに前記シリコン窒化膜と前記第１シリコン酸化膜をエッチングする工程と、
    （ｆ）前記第２シリコン酸化膜をマスクに前記層間絶縁膜をエッチングし、前記層間絶縁膜中に配線溝とビア孔になる構造を同時に形成する工程と、
    （ｇ）前記配線溝と前記ビア孔に導体を埋め込む工程と
    を具備する
    半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記層間絶縁膜は、シリコン、炭素、酸素及び水素を含む膜であり、
    前記（ｄ）工程と前記（ｆ）工程との少なくとも一方は、窒素ガスが４０％以上、フロロカーボンガスが４０％以上、酸素ガスが所定の範囲の割合でそれぞれ添加された混合ガスで形成したプラズマによって、前記層間絶縁膜をエッチングする
    半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記（ｇ）ステップは、
    （ｇ１）前記配線溝と前記ビア孔の底部及び側面に、所定の緻密さを有する絶縁層を形成する工程を備える
    半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記（ｇ）ステップは、
    （ｇ２）前記第２シリコン酸化膜を除去する工程を備える
    半導体装置の製造方法。
  11. （ｈ）基板の上面側に設けられ第１配線を含む第１配線層上に、第１層間絶縁膜、層間シリコン酸化膜、第２層間絶縁膜、第１シリコン酸化膜、シリコン窒化膜及び第２シリコン酸化膜をこの順に形成する工程と、
    （ｉ）前記第２シリコン酸化膜上にビア孔レジストパターンを形成し、前記第２シリコン酸化膜及び前記シリコン窒化膜をエッチングした後、前記ビア孔レジストパターンを酸素プラズマによって剥離する工程と、
    （ｊ）前記第２シリコン酸化膜上にトレンチ溝レジストパターンを形成し、前記第２シリコン酸化膜をエッチングした後、前記トレンチ溝レジストパターンを酸素プラズマによって剥離する工程と、
    （ｋ）前記シリコン窒化膜をマスクに前記第１シリコン酸化膜と前記第２層間絶縁膜をエッチングし、前記層間シリコン酸化膜上で停止する工程と、
    （ｌ）前記第２シリコン酸化膜をマスクに前記シリコン窒化膜と前記第１シリコン酸化膜をエッチングする工程と、
    （ｍ）前記第１シリコン酸化膜と前記層間シリコン酸化膜とを同時にエッチングする工程と、
    （ｎ）前記第２シリコン酸化膜をマスクに前記第２層間絶縁膜と前記第１層間絶縁膜とを同時にエッチングし、前記第２層間絶縁膜に配線溝になる構造を、前記第１層間絶縁膜にビア孔になる構造をそれぞれ同時に形成する工程と、
    （ｏ）前記配線溝と前記ビア孔に導体を埋め込む工程と
    を具備する
    半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記第１層間絶縁膜及び前記第２層間絶縁膜の少なくとも一方は、シリコン、炭素、酸素及び水素を含む層間膜であり、
    前記層間膜は、窒素ガスが４０％以上、フロロカーボンガスが４０％以上、酸素ガスが所定の範囲の割合でそれぞれ添加された混合ガスで形成したプラズマによってエッチングされる
    半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｏ）ステップは、
    （ｏ１）前記配線溝と前記ビア孔の底部及び側面に、所定の緻密さを有する絶縁層を形成する工程を備える
    半導体装置の製造方法。
  14. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｏ）ステップは、
    （ｏ２）前記第２シリコン酸化膜を除去する工程を備える
    半導体装置の製造方法。
  15. （ｐ）基板の上面側に設けられ第１配線を含む第１配線層上に、第１層間絶縁膜、層間シリコン酸化膜、第２層間絶縁膜、第１シリコン酸化膜、第１シリコン窒化膜、第２シリコン酸化膜及び第２シリコン窒化膜をこの順に形成する工程と、
    （ｑ）前記第２シリコン窒化膜上にビア孔レジストパターンを形成し、前記第２シリコン窒化膜、第２シリコン酸化膜及び前記第１シリコン窒化膜をエッチングした後、前記ビア孔レジストパターンを酸素プラズマによって剥離する工程と、
    （ｒ）前記第２シリコン窒化膜上にトレンチ溝レジストパターンを形成し、前記第２シリコン窒化膜、前記第２シリコン酸化膜をエッチングした後、前記トレンチ溝レジストパターンを酸素プラズマによって剥離する工程と、
    （ｓ）前記第２シリコン窒化膜をマスクに前記第１シリコン酸化膜と前記第２層間絶縁膜をエッチングし、前記層間シリコン酸化膜上で停止する工程と、
    （ｔ）前記第２シリコン窒化膜及び前記第２シリコン酸化膜をマスクに前記第１シリコン窒化膜と前記第１シリコン酸化膜をエッチングする工程と、
    （ｕ）前記第１シリコン酸化膜と前記層間シリコン酸化膜とを同時にエッチングする工程と、
    （ｖ）前記第１シリコン窒化膜をマスクに前記第２層間絶縁膜と前記第１層間絶縁膜とを同時にエッチングし、前記第２層間絶縁膜に配線溝になる構造を、前記第１層間絶縁膜にビア孔になる構造をそれぞれ同時に形成する工程と、
    （ｗ）前記配線溝と前記ビア孔に導体を埋め込む工程と
    を具備する
    半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記第１層間絶縁膜及び前記第２層間絶縁膜の少なくとも一方は、シリコン、炭素、酸素及び水素を含む層間膜であり、
    前記層間膜は、窒素ガスが４０％以上、フロロカーボンガスが４０％以上、酸素ガスが所定の範囲の割合でそれぞれ添加された混合ガスで形成したプラズマによって、前記層間絶縁膜をエッチングする
    半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    前記（ｗ）ステップは、
    （ｗ１）前記配線溝と前記ビア孔の底部及び側面に、所定の緻密さを有する絶縁層を形成する工程を備える
    半導体装置の製造方法。
JP2005512468A 2003-07-18 2004-07-16 溝配線を有する半導体装置および半導体装置の製造方法 Withdrawn JPWO2005013356A1 (ja)

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