JP7199381B2 - リソグラフィにおける確率的な歩留まりへの影響の排除 - Google Patents

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Description

関連出願への相互参照
本願は、２０１７年５月１６日出願の米国仮特許出願第６２／５０６，８０３号「ＥＬＩＭＩＮＡＴＩＮＧ ＹＩＥＬＤ ＩＭＰＡＣＴ ＯＦ ＳＴＯＣＨＡＳＴＩＣＳ ＩＮ ＥＵＶ ＬＩＴＨＯＧＲＡＰＨＹ」に基づく優先権を主張する２０１８年５月１４日出願の米国特許出願第１５／９７９，３４０号「ＥＬＩＭＩＮＡＴＩＮＧ ＹＩＥＬＤ ＩＭＰＡＣＴ ＯＦ ＳＴＯＣＨＡＳＴＩＣＳ ＩＮ ＬＩＴＨＯＧＲＡＰＨＹ」に基づく優先権を主張する。これらの出願は参照によって本明細書にその全体が全ての目的で組み込まれる。
半導体処理には、パターニング方法が重要である。特に、リソグラフィ技術にその光学限界を超えさせ、現在のリソグラフィ法に代わって小クリティカルディメンションフィーチャをパターニングするために、極紫外線（ＥＵＶ）リソグラフィが研究されてきた。現在のＥＵＶリソグラフィ法は、最終的に基板を不良品にし得る悪いエッジ粗さおよび弱いパターンにつながる。
本明細書で提供されている背景技術の記載は、本開示の背景を概略的に提示するためのものである。ここに名を挙げられている発明者の業績は、この背景技術に記載された範囲において、出願時に従来技術として通常見なされえない記載の態様と共に、明示的にも黙示的にも本開示に対する従来技術として認められない。
半導体基板を処理するための方法および装置が本明細書に記載されている。一態様は、半導体基板を処理する方法を含み、その方法は、第１ハードマスク材料にリソグラフィによって形成された第１フィーチャおよび第２フィーチャを有する基板を提供し、第１フィーチャは、リソグラフィによって部分的に形成され、底部を備え、第１ハードマスク材料は、第１フィーチャおよび第２フィーチャのフィーチャ開口部の間にフィールド領域を備え、第１ハードマスク材料の上に第２ハードマスク材料を、第１フィーチャ内の第２ハードマスク材料の厚さよりも大きい厚さまでフィールド領域上に第２ハードマスク材料を選択的に形成するのに十分な期間にわたって、蒸着させ、第１フィーチャの底部の材料を除去するために、第２ハードマスク材料を方向性エッチングし、第１フィーチャの底部の前記材料は、第１ハードマスク材料または第２ハードマスク材料であることを備える。
様々な実施形態において、方向性エッチングは、第２ハードマスク材料を貫通エッチングして、第１フィーチャの底部の第１ハードマスク材料の下の第３ハードマスク材料を露出させるために実行される。いくつかの実施形態では、第２フィーチャの底部が、第１ハードマスク材料の下の第３ハードマスク材料を含む。
様々な実施形態において、第１および第２フィーチャ内に蒸着される第２ハードマスク材料の量は、第１フィーチャのアスペクト比および第２フィーチャのアスペクト比によって決まる。
様々な実施形態において、方向性エッチングは、第１および第２フィーチャのアスペクト比とは無関係に実行される。
様々な実施形態において、第１フィーチャのアスペクト比は、第２フィーチャのアスペクト比と異なる。
様々な実施形態において、第１フィーチャの深さは、第２フィーチャの深さと異なる。
様々な実施形態において、第１フィーチャは、リソグラフィ中に露光不足になる。
様々な実施形態において、蒸着および方向性エッチングの後の第１フィーチャのクリティカルディメンションは、蒸着および方向性エッチングの前の第２フィーチャのクリティカルディメンションの約０．５％～約１％の範囲内である。
様々な実施形態において、蒸着および方向性エッチングの後の第１フィーチャのアスペクト比は、蒸着および方向性エッチングの前の第２フィーチャのアスペクト比の約１％～約１０％の範囲内である。
様々な実施形態において、蒸着および方向性エッチングの後の第１および第２フィーチャの平均クリティカルディメンションは、少なくとも約１５ｎｍである。
様々な実施形態において、蒸着および方向性エッチングの後の基板上の第１および第２フィーチャにおけるクリティカルディメンションの変動は、リソグラフィによって規定された後の第１および第２フィーチャにおけるクリティカルディメンションの変動よりも小さい。
様々な実施形態において、第２ハードマスク材料の蒸着と、第２ハードマスク材料の方向性エッチングは、第１フィーチャの底部の前記第１ハードマスク材料の除去を低減するために十分なサイクルだけ繰り返す。様々な実施形態において、第２フィーチャに各サイクルで蒸着された第２ハードマスク材料は、第１ハードマスク材料の下層の材料をエッチングから保護し、各サイクルの方向性エッチングは、第１フィーチャの深さと第２フィーチャの深さとの間の差が０に近づくように、第１フィーチャの底部の第１ハードマスク材料を除去する。
様々な実施形態において、第２ハードマスク材料の方向性エッチングは、第２ハードマスク材料をエッチング種に暴露させて改質表面を形成し、バイアスを印加しつつエッチング種なしに不活性ガス環境でプラズマを点火して改質表面を除去することによって実行される。例えば、いくつかの実施形態において、第２ハードマスク材料は、プラズマに暴露された時に、第２ハードマスク材料の前記改質表面において約５ｎｍ～約１０ｎｍの間の材料を除去するのに十分な期間にわたって、エッチング種に暴露される。
様々な実施形態において、第２ハードマスク材料の蒸着は、化学蒸着によって形成される。
様々な実施形態において、第２ハードマスク材料の蒸着は、プラズマ強化化学蒸着によって形成される。
様々な実施形態において、第２ハードマスク材料は、炭素含有材料である。例えば、炭素含有材料は、酸素、窒素、フッ素、シリコン、スズ、もしくは、元素周期表のＩＩＩ、ＩＶ、Ｖ、ＶＩ、および、ＶＩＩ族からの任意の他の適切な元素、からなる群より選択された元素でドープされた非晶質炭素の内の任意の１または複数でドープされてよい。
様々な実施形態において、第２ハードマスク材料は、シリコン含有材料である。様々な実施形態において、シリコン含有材料体は、二酸化シリコンまたは窒化シリコンである。
様々な実施形態において、第２ハードマスク材料は、第１ハードマスク材料とは異なる組成を有する。
様々な実施形態において、第２ハードマスク材料は、第１ハードマスク材料とは異なる格子構造を有する。
様々な実施形態において、第２ハードマスク材料は、スズ含有材料（酸化スズすなわち酸化スズ（ＩＩ）（ＳｎＯ）、酸化第二スズすなわち酸化スズ（ＩＶ）（ＳｎＯ２））である。
様々な実施形態において、基板は、第１ハードマスク材料の下層に第３ハードマスク材料を備える。例えば、第２ハードマスク材料は、第２ハードマスク材料のエッチング速度が第３ハードマスク材料の少なくとも３倍になるような、第３ハードマスク材料に対するエッチング選択比を有してよい。様々な実施形態において、第３ハードマスクは、酸窒化シリコン、シリコン含有反射防止コーティング材料、スピンオンガラス、底部反射防止コーティング、酸化スズ、窒化スズ、硫化スズ、酸化鉛、窒化鉛、および、硫化鉛、の内の任意の１または複数である。
様々な実施形態において、第２フィーチャの開口部の幅は、約１５ｎｍ～約１００ｎｍの間である。
様々な実施形態において、フィールド領域に蒸着された第２ハードマスク材料は、第２ハードマスク材料の方向性エッチング中に第１ハードマスク材料を保護する。
様々な実施形態において、第２ハードマスク材料の蒸着および方向性エッチングは、同じツール内で実行される。
様々な実施形態において、第２ハードマスク材料の蒸着および方向性エッチングは、真空を中断することなしに実行される。
様々な実施形態において、第１ハードマスク材料は、フォトレジストおよびスピンオン炭素からなる群より選択される。
様々な実施形態において、第１および第２フィーチャは、極紫外線リソグラフィによって形成される。
様々な実施形態において、第１および第２フィーチャは、液浸リソグラフィによって形成される。
別の態様は、半導体基板を処理する方法を含み、その方法は。パターニングされたフォトレジストを有する基板を提供し、パターニングされたフォトレジストは、第１フィーチャおよび第２フィーチャを備え、第１フィーチャは、部分的に規定され、第１フィーチャの底部にフォトレジストを備え、基板を提供した後に、第１フィーチャの底部よりも第２フィーチャの底部に多くの炭素含有材料が蒸着されるように、フォトレジスト上に炭素含有材料を選択的に蒸着させ、炭素含有材料を蒸着させた後に、基板の露出面に原子層エッチングを実行することを備える。
様々な実施形態において、原子層エッチングは、バイアスを印加しつつ基板の露出面をエッチング種に暴露させて第１プラズマを点火することで、基板の露出面の表面を改質して改質表面を形成し、改質表面を除去するのに十分な期間にわたって改質表面を第２プラズマに暴露させることによって実行される。様々な実施形態において、改質表面を第２プラズマに暴露させる時に、バイアスが印加される。いくつかの実施形態において、改質表面は、改質表面の下層の材料をスパッタリングすることなしにエッチングされる。様々な実施形態において、エッチング種に基板の表面を暴露させることは、さらに、ヘリウム、アルゴン、ネオン、クリプトン、および、キセノンの内の任意の１または複数などの不活性希釈ガスを導入することを含む。
様々な実施形態において、基板は、さらに、フォトレジストに隣接してフォトレジストの下にある下層を備え、炭素含有材料は、下層の露出領域上に蒸着しないように選択的に蒸着される。
様々な実施形態において、フォトレジスト上に選択的に蒸着された炭素含有材料は、原子層エッチングを施された時に、フォトレジストよりも遅いエッチング速度を有する。
様々な実施形態において、原子層エッチング中のフォトレジストのエッチング速度は、炭素含有材料のエッチング速度よりも速い。
様々な実施形態において、原子層エッチングは、フォトレジストを異方的に除去する。
様々な実施形態において、第１および第２フィーチャにおける蒸着厚さは、第１および第２フィーチャのアスペクト比に依存する。
様々な実施形態において、フォトレジストは、深紫外線リソグラフィによってパターニングされる。
様々な実施形態において、フォトレジストは、極紫外線リソグラフィによってパターニングされる。
様々な実施形態において、フォトレジストは、液浸リソグラフィによってパターニングされる。例えば、いくつかの実施形態において、液浸リソグラフィは、フォトレジストをフッ化アルゴンに暴露させることを含む。
様々な実施形態において、基板上のフォトレジストに炭素含有材料を選択的に蒸着させることは、さらに、メタンを導入することを含む。
様々な実施形態において、選択的に蒸着させることおよび原子層エッチングを実行することは、第１フィーチャが第２フィーチャと同じクリティカルディメンションを持つまで循環的に繰り返される。
別の態様は、半導体基板を処理する方法を含み、その方法は、パターニングされたフォトレジストを有する基板を提供し、パターニングされたフォトレジストは、第１フィーチャおよび第２フィーチャを備え、第１フィーチャのフィーチャ深さはパターニングされたフォトレジストの厚さよりも小さく、基板を提供した後に、プラズマ強化化学蒸着によって、パターニングされたフォトレジストの上に炭素含有材料を蒸着させ、炭素含有材料を蒸着させた後に、基板上の露出面の表面を改質して改質表面を形成し、改質表面をエッチングすることによって、基板をエッチングすることを備える。
様々な実施形態において、方法は、さらに、基板を提供する前に、極紫外線リソグラフィによって、パターニングされたフォトレジストを形成することを備える。
方法は、さらに、各サイクルが、第１フィーチャのフィーチャ深さをパターニングされたフォトレジストの厚さに近づけるように、蒸着およびエッチングを循環的に繰り返してもよい。
様々な実施形態において、方法は、約０℃～約６０℃の間の基板温度で実行される。様々な実施形態において、蒸着される炭素含有材料は、元素周期表のＩＩＩ、ＩＶ、Ｖ、ＶＩ、または、ＶＩＩ族からの元素などのドーパントでドープされる。様々な実施形態において、ドーパントは、炭素含有材料の所望のエッチング速度および応力特性に基づいて選択される。
別の態様は、半導体基板を処理するための装置を含み、その装置は、各々がチャックを備えた１または複数の処理チャンバと、処理チャンバおよび関連する流量制御ハードウェアへの１または複数のガス流入口と、プラズマ発生器と、少なくとも１つのプロセッサおよびメモリを有するコントローラと、を備え、少なくとも１つのプロセッサおよびメモリは、互いに通信可能に接続され、少なくとも１つのプロセッサは、流量制御ハードウェアと少なくとも動作可能に接続され、メモリは、ハードマスク蒸着前駆体を導入させ、ハードマスク蒸着前駆体の導入後に、ハードマスク蒸着前駆体の導入を停止させ、ハードマスク蒸着前駆体の導入の停止後に、改質ガスを導入させ、改質ガスの導入後に、不活性ガスを導入させて、プラズマを生成させることにより、流量制御ハードウェアを少なくとも制御するように少なくとも１つのプロセッサを制御するためのコンピュータ実行可能な命令を格納し、ハードマスク蒸着前駆体、改質ガス、および、不活性ガスの導入は、真空を中断することなしに実行される。
様々な実施形態において、ハードマスク蒸着前駆体は、炭素含有材料を蒸着するために用いられる炭素含有前駆体である。様々な実施形態において、装置は、さらに、ハードマスク蒸着前駆体、改質ガス、および、不活性ガスの導入を２サイクル以上繰り返させるための命令を備える。
これらの態様および他の態様について、図面を参照しつつ以下でさらに説明する。
リソグラフィ前の基板の概略図。 リソグラフィ後の基板の概略図。
基板上の膜の原子層エッチングの一例を示す概略図。
開示された実施形態に従って実行される動作例を示す処理フローチャート。
特定の開示された実施形態を実行する１つの段階の基板を示す概略図。 特定の開示された実施形態を実行する１つの段階の基板を示す概略図。 特定の開示された実施形態を実行する１つの段階の基板を示す概略図。 特定の開示された実施形態を実行する１つの段階の基板を示す概略図。 特定の開示された実施形態を実行する１つの段階の基板を示す概略図。
開示された実施形態に従って実行される動作例を示す処理フローチャート。
特定の開示された実施形態を実行するための処理チャンバ例を示す概略図。
特定の開示された実施形態を実行するための処理装置例を示す概略図。
実験で特定の開示された実施形態に従って実行された蒸着技術および技術について、ローカルクリティカルディメンション均一性対エッチング後に検査したクリティカルディメンションのグラフ。
以下の説明では、提示した実施形態の完全な理解を促すために、数多くの具体的な詳細事項が示されている。開示された実施形態は、これらの具体的な詳細事項の一部またはすべてがなくとも実施可能である。また、開示した実施形態が不必要に不明瞭となることを避けるため、周知の処理動作の詳細な説明は省略した。開示した実施形態は、具体的な実施形態に関連して説明されているが、開示した実施形態を限定する意図はないことを理解されたい。
以下に開示する実施例は、基板（ウエハ、基板、または、その他のワークピースなど）への材料の蒸着について記載する。ワークピースは、様々な形状、サイズ、および、材料を有してよい。本願では、「半導体ウエハ」、「ウエハ」、「基板」、「ウエハ基板」、および、「製造途中の集積回路」という用語が、交換可能に用いられている。当業者であれば、「製造途中の集積回路」という用語は、集積回路加工の多くの段階の内のいずれかの途中のシリコンウエハを指しうることがわかる。半導体デバイス産業で用いられるウエハまたは基板は、通例、２００ｍｍ、または、３００ｍｍ、または、４５０ｍｍの直径を有する。特に明記しない限り、本明細書に記載する処理の詳細（例えば、流量、電力レベル、など）は、３００ｍｍ直径の基板を処理するのに適するか、または、３００ｍｍ直径の基板を処理するよう構成されたチャンバを扱うのに適しており、他のサイズの基板またはチャンバに適するように拡大縮小されてもよい。半導体ウエハに加えて、本明細書に開示されている実施例と共に利用できるその他のワークピースは、プリント回路基板など、様々な物品を含む。処理および装置は、半導体デバイス、ディスプレイ、ＬＥＤ、光起電力パネルなどの製造に利用できる。
半導体処理における薄膜のパターニングは、しばしば、半導体の製造および加工時の重要な動作である。パターニングには、フォトリソグラフィ（１９３ｎｍリソグラフィなど）が含まれうる。リソグラフィ用のスタックは、しばしば、スピンオン法によってハードマスク上に蒸着されたフォトレジスト層を含む。ハードマスクは、しばしば、１つの組成物で形成され、ハードマスク自体は、対象となる層の上に蒸着される。フォトリソグラフィでは、光子源からマスク上に光子を放射して感光性のフォトレジスト上にパターンをプリントすることによってパターンがプリントされ、それにより、フォトレジストの特定の部分を除去してパターンを形成する化学反応をフォトレジストにおいて引き起こす。或るリソグラフィにおいて、フォトレジストに当たりうる光子の数が変わりうる。多くの実践において、多数の光子がフォトレジストに当たり、各光子の運ぶエネルギは小さい。多数の光子が利用されうるので、一部の漂遊光子による誤差は、結果として規定されるパターンには実質的に影響しない。
デバイスが縮小するほど、より小さいフィーチャをプリントする必要性が高まる。マルチプルパターニング技術が、或るフォトリソグラフィで利用するために開発されてきたが、マルチプルパターニングは、多重の蒸着およびエッチング処理を用いる。先進的な半導体集積回路（ＩＣ）およびその他のデバイスにおけるフィーチャのスケーリングが、さらに小さい結像源波長へ移行によってリソグラフィの分解能の改善を促してきた。
極紫外線（ＥＵＶ）リソグラフィは、リソグラフィの分解能限界を拡げる可能性のある技術と考えられている。ＥＵＶリソグラフィは、最先端のリソグラフィツール（スキャナとも呼ばれる）で約１３．５ｎｍ波長のＥＵＶ光源を用いて、より小さいパターンをフォトレジスト上にプリントするために開発されてきた。ＥＵＶ放射は、石英および水など幅広い材料に強く吸収されるため、一部の例では真空で印加される。
ＥＵＶリソグラフィでは、より短い波長の光子が利用されるので、ソースから放出される光子は少なく、したがって、より少ない光子がフォトレジストに当たって、パターンを形成する。光子の各々は、いくつかの他のリソグラフィ法で用いられる光子よりも高いエネルギを運ぶ。さらに、ＥＵＶリソグラフィでは、より少ないより高エネルギの光子がフォトレジストに当たるので、感光サイトに当たらない少数の漂遊光子が、規定されたパターンに、より大きい誤差を引き起こしうる。より多くの低エネルギの光子が用いられ、少数の漂遊光子が実質的にパターンに影響することのないいくつかのリソグラフィ法と比較すると、ＥＵＶリソグラフィでの光子による確率的影響は、特に懸念されている。デバイスが縮小するにつれ、利用する光子が少なくなることで、形成されるフィーチャのすべてが必ずしも同数の光子に暴露されるわけではないために、形成されるフィーチャのばらつきの程度が高くなる。さらに、光子は、均一に分散せず、高密度ではない場合があるため、結果として、ウエハ表面上にわたってフィーチャ形成のばらつきが生じる。また、フォトレジストは、光子の吸収のしかたが異なりうるため、フォトレジストの一部の領域において、良好に規定された完全なフィーチャを形成する一方で、同じフォトレジストの他の領域では不完全に規定されたフィーチャを形成する。光子または増加剤のショットノイズの影響が、ほんの数ナノメートルの範囲（長さスケール）で（局所的に）観察される。現在のプロセス制御方法、スキーム、ツール、および、アルゴリズムは、より大きい長さスケール（例えば、ミリメートルまたはセンチメートル）で動作するので、それらで影響を補償するのは困難である。
したがって、一部のＥＵＶリソグラフィ法は、最終的に基板を不良品にしうる悪いエッジ粗さ、歪んだパターン、および、一貫性のないフィーチャサイズにつながる。悪いエッジ粗さは、主に、フォトレジスト内の入射光子および吸収ＥＵＶ光子の確率的変動の結果である。エッジ粗さの問題の根拠となるその他の要因は、フォトレジスト膜における感作剤分子のランダムな分布と、現像液に溶解され、その後に現像プロセスで除去されるフォトレジストポリマ鎖長の変動を含む。これらの確率的プロセスは、リソグラフィ処理後に、ビアホール内のかなりのフォトレジスト残留物につながりうるものであり、したがって、数億から数兆のビアを利用する高度なチップ設計における非常に大きいビアアレイの開回路の電気的故障（歩留まり低下）に悪影響を有しうる。
ＥＵＶリソグラフィが、図１Ａおよび図１Ｂに関して記載されているが、特定の開示された実施形態が、任意のタイプのリソグラフィを施される任意の基板の処理に適していることが理解されるだろう。いくつかの実施形態において、特定の開示された実施形態は、エッチングが基板にわたって一貫しない結果として不完全に規定されたフィーチャおよびいくつかの完全に規定されたフィーチャを生じるその他の技術によって以前にエッチングされた基板の処理にも適しうる。
図１Ａは、ガラス基板１０１と、多層ミラー１０３と、吸収体１０５とを備えた簡略な紫外線（ＵＶ）フォトマスクを示しており、基板スタック内のＥＵＶフォトレジスト１１１をエッチングするためにＥＵＶ光子１０７および１０９が放出され、基板スタックは、さらに、３つのハードマスク（隣接した下層１１３、ハードマスク１１５、および、ハードマスク１１７）と、対象層１１９とを備え、対象層１１９は、シリコンウエハであってよい。リソグラフィ動作では、隣接するフィーチャが、光子ショットノイズ、または、フォトレジスト膜における露光放射の不均一な吸収により、異なる照射線量を受けることがある。したがって、ＥＵＶリソグラフィで利用される光子が少ないことから、ＥＵＶ光子１０９よりも多くのＥＵＶ光子１０７が図示されている。
図１Ｂは、リソグラフィ動作（エッチングするために入射）後のフォトレジストパターンを示しており、本明細書において第１フィーチャ１４０と呼ぶランダムな閉じたビア（すなわち、欠陥）が、パターン化されたフォトレジスト１２１で、本明細書において第２フィーチャ１４２と呼ぶ適切にパターニングされたビアホール（所望のクリティカルディメンションを有する）の隣で、小さいクリティカルディメンションを有することを示す。本明細書に記載のフィーチャは、ネガティブフィーチャに言及したものである。様々な実施形態において、第２フィーチャは、必ずしも完全に適切にパターニングされたビアホールではなくてもよく、フィーチャの底部のエッチングが隣接する下層１１３を露出させるのに十分であるような十分なフィーチャ深さを有していればよいことを理解されたい。
第２フィーチャ１４２が、完全に規定されたフィーチャである場合、第２フィーチャ１４２は、約１０ｎｍ～約１００ｎｍの間のクリティカルディメンションを有しうる。第２フィーチャ１４２が、完全に規定されたフィーチャである場合、第２フィーチャ１４２は、約１：１～約３：１の間のアスペクト比を有しうる。
様々な実施形態において、第１フィーチャ１４０のクリティカルディメンションは、第２フィーチャ１４２のクリティカルディメンションの約３０％～約５０％の範囲内である。様々な実施形態において、第１フィーチャ１４０のアスペクト比は、第２フィーチャ１４２のアスペクト比の約１５０％～約２５０％の範囲内である。いくつかの実施形態において、第１フィーチャ１４０のアスペクト比は、第２フィーチャ１４２のアスペクト比と同じである。
一部の修正リソグラフィ技術は、より少ない光子を用いることの確率的問題に対処するために、光子の数を増大させることを含むが、利用する光子の数を増やすと、コストが増加し、スループットの低い経済的に実現不可な処理につながる。例えば、フォトレジストのフィーチャを規定するための光子の数を増大させることを含む一部の処置は、毎時約４０ウエハのスループットを有するが、経済的に実現可能な技術は、少なくとも毎時１２５ウエハのスループットを必要とする。
電気的（開回路）歩留まりへの確率的影響を排除するための方法および装置が本明細書で提供されている。方法および装置は、一部のリソグラフィ技術（ＥＵＶリソグラフィなど）の結果として生じる基板におけるフィーチャサイズ、アスペクト比、および、深さのランダムな変動に対する確率的影響を排除するのに特に適している。方法は、ハードマスク材料のアスペクト比に依存する蒸着を実行した後に、リソグラフィ技術によって以前に形成された部分的にエッチングされたフィーチャのアスペクト比に依存しないエッチングを実行することを含む。一部の方法は、ＥＵＶリソグラフィを用いて十分にエッチングされていない欠陥ホールを修復するために、選択的蒸着および周期的エッチングの組みあわせを実行することを含む。周期的エッチングの一例は、原子層エッチング（ＡＬＥ）、または、いくつかの実施形態においては、過飽和ＡＬＥである。いくつかの実施形態において、選択的蒸着は、選択的炭素蒸着（ＳＣＤ）であってよい。本明細書の実施形態は、炭素含有材料および炭素含有材料の蒸着についての特定の開示された実施形態を実行することに言及するが、いくつかの実施形態において、方法は、他の非炭素含有材料にも適用可能でありうることがわかるだろう。非限定的な一例は、シリコン含有材料（非晶質シリコンまたは酸化シリコンなど）を含む。
さらに、本明細書の実施形態は、ＥＵＶリソグラフィによって形成された欠陥フィーチャを修復することに限定されない。開示されている実施形態は、深紫外線（ＤＵＶ）リソグラフィ、または、液浸リソグラフィ、または、欠陥を引き起こすその他のホールパターニング処理における欠陥フィーチャを修復することに適しうる。本明細書に記載の欠陥は、確率的影響によって、基板上にエッチングされたフィーチャの深さにばらつきが生じるようなフィーチャの不完全なエッチングのことである。欠陥は、基板上の不完全にエッチングされたフィーチャであってよい。いくつかの実施形態において、欠陥は、確率的影響によって引き起こされる。方法は、その他のパターン（回折格子（ラインおよびスペースのパターン）など）のフォトレジスト残留物による欠陥密度の低減に適しうる。特定の開示された実施形態は、蒸着された材料よりも速くフォトレジストを異方性エッチングすることを含む。
本明細書に記載の方法および装置は、約１５ｎｍ～約１００ｎｍの間のフィーチャ幅を有するビアを形成するのに特に適している。いくつかの実施形態において、ＥＵＶリソグラフィを用いてフォトレジストにこのサイズのフィーチャを形成すると、結果として、フィーチャエッチングに確率的影響を生じ、不完全に規定されたフィーチャを有する基板が形成され、特定の開示された実施形態は、アスペクト比に依存する蒸着およびアスペクト比に依存しないエッチングの様々なサイクルにわたって完全に規定されたフィーチャと不完全に規定されたフィーチャとの間のフィーチャサイズの変動を低減するために、完全に規定されたフィーチャおよび不完全に規定されたフィーチャの両方を有する基板に対して実行されることが可能である。上述の不完全に規定されたフィーチャとは、露光不足になったフィーチャ（ポジティブトーンイメージングについて発生しうるが、ネガティブトーンイメージングについては過剰露光になる（ここで、名目上未露光のフォトレジストは現像中に除去される））、および／または、完全にはエッチングされていないフィーチャ、および／または、リソグラフィから形成された最大のフィーチャと同じクリティカルディメンションを持たないフィーチャ（例えば、不完全なエッチングを引き起こす確率的影響を受けたフィーチャ）のことである。不完全に規定されたフィーチャは、本明細書では、「欠陥」を有するまたは「欠陥フィーチャ」であると見なされる。不完全に規定されたフィーチャは、様々な実施形態において、完全に規定されたフィーチャまたはリソグラフィから形成された最大フィーチャのいずれかのフィーチャ深さ未満のフィーチャ深さを有しうる。いくつかの実施形態において、リソグラフィから形成された最大フィーチャは、完全に規定されたフィーチャと同じである。
クリティカルディメンションを維持しつつ局所的な不均一性を低減するように、アスペクト比に依存する蒸着および方向性エッチングを用いて、基板上にリソグラフィで規定されたフィーチャを修復するための方法および装置が、本明細書で提供されている。いくつかの方法は、下層のエッチング選択性に対するエッチング選択性を有する、リソグラフィで規定された（例えば、リソグラフィ技術（ＥＵＶおよびＤＵＶを含む光リソグラフィ技術もしくは液浸リソグラフィなど）を用いて現像された）ハードマスクに蒸着およびエッチングを実行することを含む。いくつかの実施形態において、エッチング選択層は、膜がウエハを曲げうるように膜へのひずみを増しうる。結果として、いくつかの実施形態において、かかる制限は、特定の開示された実施形態に利用できる材料を限定しうる。
様々な実施形態において、方法は、リソグラフィによって規定されたフォトレジストまたはハードマスク上に、フォトレジストまたはハードマスクとは異なる分子構造を有する材料を選択的に蒸着させることを含む。例えば、いくつかの実施形態において、リソグラフィによって規定されたフォトレジストは、スピンオン炭素であり、一方で、フォトレジスト上に蒸着された材料ａ、プラズマ化学気相成長法（ＰＥＣＶＤ）によって蒸着された炭素を含む。様々な実施形態において、蒸着される材料は、熱的に蒸着される。様々な実施形態において、材料は、プラズマを用いて蒸着される。様々な実施形態において、材料は、非共形蒸着技術を用いて蒸着される。例えば、材料は、原子層蒸着によって蒸着されえない。共形蒸着は、エッチングがウエハにわたってフィーチャのクリティカルディメンションを維持するために実行される時に、フィーチャサイズを一様にするために、フィーチャ内よりもフィールド領域上に多くの材料を選択的に蒸着させる可能性は低い。
開示されている実施形態は、パターン忠実度を改善すると共に最終的に対象層へ転写されるフォトレジスト（ＰＲ）構造の欠陥密度を低減するために、原子層エッチングおよび選択的材料蒸着を含む。高度なＥＵＶリソグラフィにおいて、フォトレジストパターンの忠実度および欠陥密度は両方とも、確率論に関連する（光子ショットノイズ、材料の不均質性の）問題によって低下する。
特定の開示された実施形態は、パターン転写動作中の欠陥の低減を可能にし、これは、必ず、電子回路歩留まりの向上につながる。欠陥密度のこの低減は、回路機能（および歩留まり）に重要な要素であるラインエッジ粗さまたはライン幅粗さの改善と同時に達成される。
方法は、炭素含有材料などのフォトレジストまたはハードマスク材料のフィーチャをエッチングして修復するために、周期的エッチング（ＡＬＥなど）と、蒸着とを含む。開示されている実施形態を用いてエッチングおよび／または修復されうる炭素含有材料の例は、フォトレジストおよび非晶質炭素を含む。方法は、アスペクト比に依存する蒸着処理を含む。例えば、蒸着は、化学蒸着またはプラズマ強化化学蒸着によって実行されてよい。蒸着は、蒸着が共形であり、アスペクト比に依存しないことから、原子層蒸着またはプラズマ強化原子層蒸着を用いては実行されない。いくつかの実施形態において、蒸着は、プラズマ支援処理（プラズマ強化化学蒸着など）を用いて実行される。様々な実施形態において、開示されている実施形態は、基板の下層上に炭素含有膜を蒸着しない。例えば、いくつかの実施形態において、選択的蒸着は、リソグラフィによって規定されたフォトレジストまたはハードマスク上へ、ハードマスクの下の隣接下層に対して選択的に材料を蒸着することを含み、ハードマスクは、フィーチャの底部が露出した隣接下層表面を含むようなフィーチャを含みうるが、選択的蒸着は、隣接下層表面よりもリソグラフィで規定されたフォトレジストまたはハードマスク材料上へ選択的に蒸着する。いくつかの実施形態において、蒸着処理は、特定のエッチング処理に曝された時にフォトレジストよりも遅いエッチング速度を持つ材料を有する膜を蒸着する。本明細書で用いる選択性は、基板の或る領域に、別の領域よりも多くの材料を蒸着することとして定義される。いくつかの実施形態において、「選択的」および「優先的」という用語は、交換可能に利用されてよく、いずれも、或る領域に、別の領域よりも多くの材料が蒸着されることを意味する。様々な実施形態において、フォトレジストまたは炭素含有材料のフィールド領域上にフォトレジストまたは炭素含有材料の側壁よりも多くの膜が蒸着される選択的蒸着が達成される。
ＡＬＥは、連続的な自己制限反応を用いて材料の薄層を除去する技術である。一般に、ＡＬＥは、任意の適切な技術を用いて実行されてよい。原子層エッチング技術の例は、２０１４年１１月１１日発行の米国特許第８，８８３，０２８号、２０１４年８月１９日発行の米国特許第８，８０８，５６１号、２０１７年２月２１日発行の米国特許第 ９，５７６，８１１号に記載されており、原子層エッチングの例およびエッチング技術を記載するために、参照によって本明細書に組み込まれる。様々な実施形態において、ＡＬＥは、プラズマで実行されてもよいし、熱的に実行されてもよい。
ＡＬＥは、循環的に実行されてよい。「ＡＬＥサイクル」の概念は、本明細書の様々な実施形態の議論に関連する。一般に、ＡＬＥサイクルは、エッチング処理（単分子層のエッチングなど）を１回実行するために用いられる動作の最小セットである。１サイクルの結果は、基板表面上の膜層の少なくとも一部がエッチングされることである。通例、ＡＬＥサイクルは、反応層を形成するための改質動作と、その後に、この改質層のみを除去すなわちエッチングするための除去動作と、を含む。サイクルは、反応物質または副生成物の一方のスイーピング（一掃）など、特定の補助的な動作を含んでもよい。一般に、サイクルは、一意的な動作手順を一組含む。一例として、ＡＬＥサイクルは、以下の動作を含んでよい。（ｉ）反応ガスの供給（吸着）、（ｉｉ）チャンバからの反応ガスのパージ、（ｉｉｉ）除去ガスおよび任意選択的なプラズマの供給（脱着）、ならびに、（ｉｖ）チャンバのパージ。
いくつかの実施形態において、過飽和ＡＬＥが実行されてよい。過飽和ＡＬＥにおいては、基板の表面上に吸着するおよび／または基板の表面を改質するための反応ガスの供給は、基板表面に完全に吸着するまたは基板表面を完全に改質するのに十分な期間より長い期間にわたって実行される。いくつかの実施形態において、その期間は、基板表面の少なくとも８０％に吸着するかまたは基板表面の少なくとも８０％を改質するのに十分な期間の少なくとも１．５倍または少なくとも２倍または少なくとも５倍の長さである。ＰＥＣＶＤによって蒸着された炭素の過飽和ＡＬＥについては、基板は、少なくとも約１秒間の期間、酸素含有改質ガスに暴露されてよい。過飽和ＡＬＥに十分な暴露期間は、改質または吸着対象の材料、基板に吸着または基板を改質するために用いられる反応ガス、温度および圧力などの処理条件、ならびに、基板上のフィーチャの深さ、サイズ、および、数など基板自体のトポグラフィなど、様々な要因に依存する。
図２は、ＡＬＥサイクルの２例の概略図および選択的ポリマ蒸着の概略図である。２０１ａ～２０１ｅは、ＡＬＥサイクルの一例を示す。２０１ａにおいて、基板が準備される。
様々な実施形態において、基板は、シリコンウエハ、例えば、２００ｍｍウエハ、３００ｍｍウエハ、または、４５０ｍｍウエハであってよく、誘電材料、導電材料、または、半導体材料などの１または複数の材料層を上に蒸着されたウエハを含みうる。いくつかの実施形態において、基板は、シリコン（非晶質シリコンなど）のブランケット層、または、ゲルマニウムのブランケット層を備える。いくつかの実施形態において、基板表面は、フォトレジスト、または、グラフェン、または、非晶質炭素を含む。
いくつかの実施形態において、基板上の層は、パターニングされてよい。基板は、ビアまたはコンタクトホールなどの”フィーチャ”を有してよく、それらのフィーチャは、狭いおよび／またはリエントラント型（ｒｅ－ｅｎｔｒａｎｔ）の開口部、フィーチャ内の狭窄部、ならびに、高アスペクト比の内の１または複数によって特徴付けることができる。フィーチャは、上述した層の１または複数に形成されてよい。フィーチャの一例は、半導体基板または基板上の層におけるホールまたはビアである。別の例は、基板または層に線または空間によって規定されたトレンチである。様々な実施形態において、フィーチャは、バリア層または接着層などの下層を有してよい。下層の非限定的な例は、誘電層および導電層を含み、例えば、酸化シリコン、窒化シリコン、炭化シリコン、金属酸化物、金属窒化物、金属炭化物、および、金属層などである。いくつかの実施形態において、基板の表面は、基板がパターニングされる場合などに、２以上のタイプの材料を含んでもよい。基板は、開示する実施形態を用いてエッチングされて滑らかにされる少なくとも１つの材料を含む。この材料は、上述した任意のもの（金属、誘電体、半導体材料、および、その他）の内のいずれであってもよい。様々な実施形態において、これらの材料は、コンタクト、ビア、ゲートなどを加工するために準備されてよい。いくつかの実施形態において、エッチングされる材料は、非晶質炭素などのハードマスク材料である。さらなる材料の例は、窒化アルミニウムガリウム、シリコン、窒化ガリウム、タングステン、および、コバルトを含む。
様々な実施形態において、基板は、ＥＵＶまたはＤＵＶまたは液浸リソグラフィから形成された１または複数のフィーチャを有するようにパターニングされたフォトレジスト層を備える。かかるフィーチャは、ネガティブフィーチャ（すなわち、パターニングされたフォトレジスト層におけるホール）である。
工程２０１ｂにおいて、基板の表面が改質される。工程２０１ｃにおいて、余分な非吸着前駆体を除去するパージ動作後、改質層が残る。工程２０１ｄにおいて、改質層は、エッチングされている。工程２０１ｅにおいて、改質層は除去される。
同様に、２０２ａ～２０２ｅは、炭素含有膜をエッチングするためのＡＬＥサイクルの一例を示す。工程２０２ａにおいて、炭素含有材料を含む基板が準備され、これは、多くの炭素原子を含む。様々な実施形態において、基板は、フォトレジストまたは非晶質炭素層などの炭素含有層を含む。
工程２０２ｂにおいて、基板の表面を改質する酸化剤が、基板に導入される。酸化剤は、酸素（Ｏ２）などの強酸化剤または二酸化炭素（ＣＯ２）などの弱酸化剤であってよい。酸化剤の選択は、基板上の炭素含有材料のタイプに依存しうる。例えば、いくつかの実施形態において、強酸化剤は、非晶質炭素またはグラフェンなどの硬質炭素含有材料のエッチングに適した酸化剤であってよい。別の例では、いくつかの実施形態において、弱酸化剤は、ＥＵＶリソグラフィ、ＤＵＶリソグラフィ、または、液浸リソグラフィによってパターニングされたフォトレジストのエッチングに適した酸化剤であってよい。
工程２０２ｂの図は、何らかの酸化剤が基板の表面上に吸着された様子を一例として示す。改質動作は、後の除去動作で未改質の材料よりも容易に除去される厚さの薄い反応表面層を形成する。炭素含有材料のエッチングのために、酸素含有プラズマが、改質または吸着動作中に用いられてよい。酸素含有プラズマは、酸素（Ｏ２）などの酸素含有改質剤または二酸化炭素（ＣＯ２）などの弱酸化剤を流して、プラズマを点火することによって生成されてよい。さらなる弱酸化剤は、一酸化炭素（ＣＯ）、酸化窒素（ＮＯ）、および、二酸化硫黄（ＳＯ２）を含む。さらなる反応物質は、窒素、水素、および、アンモニア化合物、ならびに、レジスト面に反応的に結合された後にスパッタ閾値未満のイオン衝撃を用いて揮発されうる種を含んでよい。これらの強酸化剤および弱酸化剤は、単独で利用されてもよいし、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、および、それらの組みあわせなどの不活性希釈ガスと組み合わせて利用されてもよい。この動作は、炭素含有材料表面の数オングストロームを改質して、バルク炭素含有材料よりも弱い結合エネルギを有する改質層を形成する。様々な実施形態において、弱酸化剤は、バイアスなしまたは低バイアスでプラズマとして基板に提供される。例えば、様々な実施形態において、弱酸化剤はプラズマ処理チャンバに導入され、炭素含有材料の表面上への弱酸化剤の吸着を容易にするために、プラズマソース電力がオンにされて、プラズマが点火される。バイアスは、約５Ｖ～約１５Ｖの間または最大で約５０Ｖの自己バイアスなど、低電力または電圧で印加されてよい。プラズマ電力は、約１５Ｗ～約３００Ｗの間の電力に設定されてよい。「バイアス電力」および「バイアス電圧」という用語は、バイアスがペデスタルに印加される時にペデスタルに設定される電圧を記載するために、本明細書では交換可能に用いられることを理解されたい。本明細書に記載のバイアス電力またはバイアス電圧は、ボルトで測定されており、単位「Ｖ」または「Ｖｂ」によって示され、ここで、ｂはバイアスを指す。
工程２０２ｃにおいて、弱酸化剤がチャンバからパージされる。工程２０２ｄにおいて、除去ガスアルゴンが、Ａｒ＋プラズマ種および矢印によって示されるように方向性プラズマと共に導入され、イオン衝撃が、基板の改質炭素面を除去するために実行される。この動作中、基板に向かってイオンを引きつけるために、バイアスが基板に印加される。脱着動作では、不活性ガスプラズマ（Ｈｅ、Ａｒ、Ｘｅ、または、Ｎ２など）が、改質層を除去するために用いられてよい。２０２ｄではアルゴンが図示されているが、任意の適切な不活性ガスが、この動作でプラズマを生成するために用いられてよいことがわかる。除去中に印加されるバイアス電力は、様々な実施形態において、約３０Ｖ～約１００Ｖの間であってよい。バイアス電力は、基板に供給されるエネルギが、基板のスパッタリングに必要なエネルギ未満であるが、基板から改質層を除去するのに用いられるエネルギよりも大きくなるように、選択されてよい。プラズマ電力は、約３０Ｗ～約５００Ｗの間の電力に設定されてよい。
工程２０２ｅにおいて、チャンバがパージされ、副生成物が除去される。様々な実施形態において、約１Å～約１３０Åの材料が、１サイクル中に除去されてよい。より強力な酸化剤が用いられる場合、エッチング速度は、より弱い酸化剤が用いられる場合よりも大きくなりうる。例えば、酸素（Ｏ２）などの強酸化剤について、不活性プラズマガスはＡｒであってよく、約１０Å～約３０Åの間のレジスト材料が除去されうる。いくつかの実施形態において、用いられる弱酸化剤が二酸化炭素であり、改質層を除去するために用いられる不活性ガスプラズマがヘリウムである場合、各サイクルは、約２Å～３Åの材料をエッチングしうる。炭素含有材料のエッチング後の表面は、通例、ＡＬＥ処理後に滑らかになる。例えば、いくつかの実施形態において、ＡＬＥ処理後の表面の二乗平均平方根粗さは、約０．５ｎｍ未満（Ｒｒｍｓ＜０．５ｎｍ）であってよい。
上述の処理条件および化学物質は、一部の実施形態において利用されうるが、一部の実施形態が、異なるタイプのフォトレジスト（金属含有化学増幅レジスト（ＣＡＲ）または金属酸化物無機材料など）を含んでもよく、無機材料、金属、誘電体、金属酸化物、および、その他の適切な材料などの下層上への選択的蒸着を含んでもよい。これらの異なる実施形態は、幅広い化学物質またはガス、ならびに、処理条件（バイアス、温度、圧力、パルシングなど）を利用してよい。かかる処理条件の調節は、効果的な欠陥軽減、パターン忠実度の改善、および、構造の平滑化を可能にする。
図３は、特定の開示された実施形態を実行するためのフローチャートを示す。動作３１０において、リソグラフィが第１ハードマスク材料に実行され、第１ハードマスク材料に第１不完全形成フィーチャおよび第２フィーチャを形成する。様々な実施形態において、第１ハードマスクは、処理中の基板の最上層である。様々な実施形態において、リソグラフィは、処理チャンバに提供された第１ハードマスク材料を有する基板に実行される。第１ハードマスクは、炭素含有、シリコン含有、または、スズ含有材料であってよい。いくつかの実施形態において、第１ハードマスクは、炭素含有材料（非晶質炭素またはスピンオン炭素など）であり、または、フォトレジストであってもよい。いくつかの実施形態において、第１ハードマスクは、シリコン含有材料（非晶質シリコンなど）である。いくつかの実施形態において、第１ハードマスクは、スズ含有材料（酸化スズまたは窒化スズなど）である。第１ハードマスク材料は「ハードマスク」材料と呼ばれるが、多くの実施形態において、第１ハードマスク材料はフォトレジストであることが理解される。
様々な実施形態において、完全に形成されたフィーチャは、約１５ｎｍ～約１００ｎｍの間のフィーチャ開口幅を有する。
様々な実施形態において、第１ハードマスクは、スピンオン技術によって蒸着された炭素を含むフォトレジストであり、ＥＵＶ、ＤＵＶ、または、液浸リソグラフィが、第１ハードマスクに実行される。
第１ハードマスクは、スピンオン技術によって蒸着されてよい。リソグラフィの前に、第１ハードマスクは、リソグラフィスタック内の１または複数の層の上に蒸着されてよい。リソグラフィスタックの１または複数の層は、第１ハードマスクの下にある１または複数のハードマスクを含んでよい。いくつかの実施形態において、第１ハードマスクは、ＥＵＶまたはＤＵＶを用いてエッチングされたフォトレジストであり、ＥＵＶまたはＤＵＶの前に、１または複数の下層のハードマスクを有する基板上に蒸着される。いくつかの実施形態において、第１ハードマスクは、リソグラフィスタック内の層である。
例えば、第１ハードマスク層に直接隣接して下層にあるその層は、第１ハードマスクと同じ組成を有してよい。本明細書では、この層を「隣接下層」と呼ぶこととする。隣接下層は、第１ハードマスクとは異なる組成を有してもよい。いくつかの実施形態において、第１ハードマスクに直接隣接して下層にあるその層は、共に炭素を含んでよいが、異なる技術で蒸着されてもよい。いくつかの実施形態において、隣接下層は、酸窒化シリコン、シリコン含有反射防止コーティング（ＳｉＡＲＣ）、スピンオンガラス、または、底部反射防止コーティング（ＢＡＲＣ）である。様々な実施形態において、隣接下層は、スズ含有膜（酸化スズ、窒化スズ、または、硫化スズなど）である。いくつかの実施形態において、隣接下層は、酸化鉛、窒化鉛、または、硫化鉛、もしくは、それらの組み合わせを含む。隣接下層が酸化スズである場合、動作３１２に関して後述するように、より少ない第２ハードマスク材料が、各サイクルに蒸着されてよい（同じチャンバ内で、または、同じツール内で、または、真空を中断することなしに実行されてよい）。なぜなら、方向性エッチングは、所望の深さおよび／またはアスペクト比をすでに有するフィーチャ内の酸化スズ隣接下層を損傷することなしに実行可能であり、それにより、かかるフィーチャが基板上の他のフィーチャと同じ深さおよび／またはアスペクト比を持つまで、もしくは、ウエハにわたる深さおよび／またはアスペクト比の変動が低減されるまで、不完全に規定されたフィーチャのエッチングを継続しつつ、エッチング選択性を達成することができるからである。
隣接下層は、特定のエッチング化学物質（酸素含有ガスおよび／またはプラズマ、もしくは、ハロゲン含有ガスおよび／またはプラズマなど）に暴露された時に、第１ハードマスクに対するエッチング選択性を有しうる。例えば、いくつかの実施形態において、第２ハードマスク材料は、隣接下層よりも少なくとも３倍速くエッチングされる。いくつかの実施形態において、第１ハードマスク材料は、隣接下層よりも少なくとも３倍速くエッチングされる。特定の開示された実施形態において、エッチング速度の比は、利用されるエッチング化学物質および処理条件に応じて、そして、第１ハードマスク、第２ハードマスク、および、隣接下層の材料に応じて、調整できる。
隣接下層が第１ハードマスク層に対してエッチング選択性を有するか否かは、動作３１４に関して後に詳述する方向性エッチングの実行に関係する。いくつかの実施形態において、隣接下層のための特定のエッチング選択材料を用いると、基板への応力の増加、ひいては、かかる膜を蒸着するために用いられる蒸着技術によって引き起こされる隣接下層または第１ハードマスクのいずれかへの応力の影響を引き起こす可能性があり、蒸着された膜の厚さが、本明細書に記載するように欠陥の修復に利用されるエッチング動作および蒸着動作の効果に不利に働く。いくつかの方法は、ＳＣＤおよびＡＬＥの組みあわせを含む。様々な実施形態において、リソグラフィエッチングを受けた基板が、不完全的にエッチングされたフィーチャおよび完全にエッチングされたフィーチャを含みうる。リソグラフィエッチングを受けた基板の一例の概略図を、図１Ｂに示す。様々な実施形態において、基板は、ＥＵＶリソグラフィによって、リソグラフィ的にエッチング、または、ＥＵＶリソグラフィ的に規定される。いくつかの実施形態において、基板は、ＤＵＶリソグラフィによって、リソグラフィ的にエッチング、または、ＥＵＶリソグラフィ的に規定される。
動作３１２において、第２ハードマスク材料が、アスペクト比に依存する蒸着技術で第１ハードマスク材料上に蒸着される。一部の例において、蒸着は、質量拡散技術によって実行される。例えば、いくつかの実施形態において、第２ハードマスクは、プラズマ強化化学蒸着によって蒸着される。多くの実施形態において、第２ハードマスクは、共形膜蒸着技術（原子層蒸着またはプラズマ強化原子層蒸着など）によって蒸着されない。蒸着は、より大きい開口部を有するフィーチャにより多くの材料を、そして、より小さい開口部を有するフィーチャにより少ない材料を蒸着しうるアスペクト比依存の蒸着技術を用いて実行される。いくつかの実施形態において、フィーチャは垂直であり、側壁および底部と、基板上のフィーチャ間のフィールド領域とを有する。様々な実施形態において、かかるフィーチャへの第２ハードマスクの蒸着は、側壁への或る程度の蒸着を生じるが、ほとんどの蒸着は、基板の底部およびフィールド領域で生じる。一部の例において、これは、本明細書では、基板の垂直面（フィーチャの側壁など）に比較して基板の水平面上に、より多くの第２ハードマスク材料を優先的に蒸着することであると見なされる。
様々な実施形態において、第２ハードマスクは、第１ハードマスクと同じ組成である。いくつかの実施形態において、第２ハードマスクは、第１ハードマスクとは異なる組成を有する。いくつかの実施形態において、第２ハードマスクおよび第１ハードマスクは両方とも、炭素含有材料を含む。いくつかの実施形態において、第２ハードマスクおよび第１ハードマスクは、シリコン含有材料を含む。いくつかの実施形態において、第２ハードマスク材料は、シリコン含有材料（二酸化シリコンまたは窒化シリコンなど）である。いくつかの実施形態において、第２ハードマスクは、第１ハードマスクとは異なる格子構造を有する。例えば、いくつかの実施形態において、第２ハードマスク材料および第１ハードマスク材料は両方とも、炭素を含むが、第１ハードマスク材料は、第２ハードマスクのＰＥＣＶＤ蒸着炭素材料とは異なる格子構造を生じるスピンオン技術によって蒸着される。いくつかの実施形態において、第２ハードマスクおよび第１ハードマスクは、スズ含有材料を含む。
いくつかの実施形態において、第２ハードマスクは、非晶質炭素材料である。いくつかの実施形態において、第２ハードマスク材料は、酸素、窒素、フッ素、シリコン、スズ、および、それらの組みあわせなど、元素周期表のＩＩＩ、ＩＶ、Ｖ、ＶＩ、または、ＶＩＩ族からの任意の適切な元素でドープされた非晶質炭素である。非晶質炭素は、約０．１％～約５０％の間のドープを施されてよい。いくつかの実施形態において、少量のドーパントが、ドープされた非晶質炭素膜のエッチング速度および応力を変化させうる。ドーパントの量および利用されるドーパントを選択して、第２ハードマスク材料の所望のエッチング速度および応力を調整することができる。
様々な実施形態において、第２ハードマスクおよび第１ハードマスクは、同じ原子を含んでよいが、異なる分子構造（異なる格子構造など）であってよい。例えば、いくつかの実施形態において、第１ハードマスクは、スピンオン炭素であるが、第２ハードマスクは、プラズマ強化化学蒸着非晶質炭素である。
いくつかの実施形態において、第２ハードマスクは、酸化スズである。いくつかの実施形態において、第２ハードマスクは、必ずしも化学量論膜ではないことが理解される。例えば、一部の例において、膜は、準化学量論的である。例えば、スズ含有酸化膜は、酸化スズまたは酸化第二スズであってよく、これは、約０．４５～約１．０５の間のスズ対酸素の原子比率を備えてよい。いくつかの実施形態において、除去可能膜は、ＳｎＯの化学構造を有する酸化第二スズである。いくつかの実施形態において、除去可能膜は、ＳｎＯ２の化学構造を有する酸化第四スズである。適切なスズ含有前駆体の例は、ハロゲン化スズ含有前駆体（塩化第二スズ（ＳｎＣｌ４）および臭化第二スズ（ＳｎＢｒ４）など）と、アルキル置換スズアミドなどを含む非ハロゲン化スズ含有前駆体（有機スズ化合物など）とを含む。ＡＬＤに適したアルキル置換スズアミドの具体的な例は、テトラキス（ジメチルアミノ）スズ、テトラキス（エチルメチルアミノ）スズ、Ｎ２，Ｎ３－ジ－ｔｅｒｔ－ブチル－ブタン－２，３－ジアミノ－スズ（ＩＩ）、および、（１，３－ビス（１，１－ジメチルエチル）－４，５－ジメチル－（４Ｒ，５Ｒ）－１，３，２－ジアザスタノリジン－２－イリジンを含む。酸素含有反応物質は、酸素（Ｏ２）、オゾン（Ｏ３）、水（Ｈ２Ｏ）、過酸化水素（Ｈ２Ｏ２）、および、酸化窒素（ＮＯ）を含むが、これらに限定されない。
第２ハードマスク材料は、アスペクト比依存の蒸着物のための任意の適切な技術によって蒸着されてよい。例えば、ＰＥＣＶＤにおいて、第２ハードマスク材料は、第１ハードマスク材料を炭素含有前駆体および還元剤に暴露させて炭素を蒸着することによって蒸着されてよい。例えば、炭素含有前駆体の一例は、メタンである。
いくつかの実施形態において、第２ハードマスクは、シリコン含有材料（酸化シリコン、窒化シリコン、または、別のシリコン含有材料など）であってよい。様々な実施形態において、かかる膜は、シリコン含有前駆体を用いて蒸着されてよい。例えば、一例において、酸化シリコン材料のＰＥＣＶＤが、塩化シリコン、または、任意のその他の適切なシラン（シラン、ジシラン、アルキルシラン、クロロシラン、ブロモシラン、および、ヨードシランなど）など、シリコン含有前駆体を用いて実行されてよい。「酸化シリコン」は、本明細書では、ｘおよびｙの整数値ならびにｘおよびｙの非整数値を含む、ＳｉｘＯｙに対して化学量論的に可能なあらゆるものを含むと見なされる。例えば、「酸化シリコン」は、化学式ＳｉＯｎを有する化合物を含み、ここで、１＜ｎ＜２であり、ｎは整数値または非整数値でありうる。「酸化シリコン」は、準化学量論的化合物（ＳｉＯ１．８など）を含みうる。「酸化シリコン」は、二酸化シリコン（ＳｉＯ２）および一酸化シリコン（ＳｉＯ）も含む。また、「酸化シリコン」は、天然および合成のバリエーション両方を含み、あらゆる結晶および分子構造（酸素原子が中央のシリコン原子を取り巻く四面体配位など）を含む。「酸化シリコン」は、非晶質酸化シリコンおよびケイ酸塩も含む。
図４Ａ～図４Ｄは、本明細書に記載の様々な動作を受ける基板の例を示した概略図である。図４Ａにおいて、基板（図１Ｂに示した基板など）が提供されている。基板は、第１ハードマスク材料４２１を備えており、第１ハードマスク材料４２１は、第２フィーチャ４４０および第１フィーチャ４４２を形成するためにリソグラフィによって規定されている。リソグラフィでパターニングされた第１ハードマスク材料４２１は、隣接下層４１３、下層４１５、下層４１７、および、対象層４１９など、１または複数の層の上にあってよい。
この例において、第２フィーチャ４４０は、所望のアスペクト比およびクリティカルディメンションを有する完全に規定されたフィーチャである。いくつかの実施形態において、第２フィーチャ４４０は、約１５ｎｍ～約１００ｎｍの間のフィーチャ開口幅を有する。
第１フィーチャ４４２は、リソグラフィ技術および確率的影響により、所望のアスペクト比および／または深さ未満のアスペクト比および／または深さを有するように不十分にエッチングされた、不完全に規定されたフィーチャである。様々な実施形態において、第１フィーチャ４４２は、第１フィーチャ４４２の底部に第１ハードマスク材料を備える。基板は、多くのフィーチャを備えてよく、各フィーチャは、様々な深さ、アスペクト比、および、クリティカルディメンションを有してよく、それらの一部は、第２フィーチャ４４０に示すように完全に規定されることを理解されたい。また、完全に規定されたフィーチャは、その他の完全に規定されたフィーチャに隣接してもよいし、隣接しなくてもよいことを理解されたい。いくつかの実施形態において、基板全体における欠陥フィーチャの存在は、ランダムでありうる。
蒸着またはエッチングの前で、かつ、第１ハードマスク材料４２１上にフィーチャをリソグラフィで規定した後には、第１フィーチャ４４２のアスペクト比は、第２フィーチャ４４０のアスペクト比の約１％～約１０％の範囲内にありうる。いくつかの実施形態において、蒸着またはエッチングの前で、かつ、第１ハードマスク材料４２１上にフィーチャをリソグラフィで規定した後には、第１フィーチャ４４２のクリティカルディメンションは、第２フィーチャ４４０のクリティカルディメンションの約０．５％～約１％の範囲内にある。
アスペクト比依存の蒸着（ＰＥＣＶＤなど）が実行され、そこで、第１ハードマスク材料４２１（フォトレジストパターンなど）のフールド面の上の厚さ（矢印４２２ａで示す）（厚さｏ）が、側壁上に蒸着された第２ハードマスク材料４２２の厚さ（矢印４２２ｂで示す）よりも大きくなるように、第２ハードマスク材料４２２（炭素含有（Ｃ）材料など）が、フォトレジストパターン上に蒸着される。いくつかの実施形態において、図３の動作３１２を受けた膜は、図４Ａの膜と同様の構造になる。様々な実施形態において、第２ハードマスク材料４２２は、炭素ハードマスクである。様々な開示された実施形態において、厚さｎｉで示すより薄いまたは少ない第２ハードマスク材料４２２が、（部分的にはアスペクト比依存の蒸着速度によって）より小さいホール（第１フィーチャ４４２など）の中に蒸着され、一方で、厚さｍｉで示すより多いまたは厚い第２ハードマスク材料４２２が、より大きいホール（第２フィーチャ４４０など）の中に蒸着される。また、特定の処理条件下では、フィーチャの底部に第２ハードマスク材料の蒸着がない（例えば、ｎｉおよび／またはｍｉが０である）ことに注意されたい。様々な実施形態において、フィーチャの底部に蒸着された第２ハードマスク材料の厚さは、上部よりもかなり薄い（すなわち、ｍｉがｏ未満、および／または、ｎｉがｏ未満）。
様々な実施形態において、蒸着後かつエッチング前には、ｏは、約２ｎｍ～約１０ｎｍの間の厚さである。様々な実施形態において、ｍｉは、約１ｎｍ～約５ｎｍの間であってよい。様々な実施形態において、ｎｉは、約０ｎｍ～約２ｎｍの間であってよい。これらの厚さの例は、膜が、１サイクル（動作３１２の一回の動作によって規定されるサイクル）で蒸着された場合の厚さの一例として提供されている。
上述のように、いくつかの実施形態において、異なるタイプの第１ハードマスク材料４２１に対して、蒸着に利用される処理条件およびガスは様々であってよい。ホールの底部に正味の蒸着第２ハードマスク材料の厚さがないように、蒸着処理条件を調整することにより、選択的または優先的蒸着を達成することができる。エッチング選択性は、蒸着される材料に依存しうるため、第２ハードマスク材料を蒸着するための技術が異なれば、結果として異なるエッチング選択性を生じうる。蒸着処理条件を調整することで、第１ハードマスク材料（有機フォトレジスト、ならびに、ＥＵＶおよび／またはＤＵＶ波長範囲で感光性を有するその他の組成のフォトレジスト材料など）に対する蒸着された第２ハードマスク材料のエッチング速度を調節できる。一例において、蒸着は、炭素材料が基板の特定の表面上に優先的に蒸着するように、メタン（ＣＨ４）などの炭素含有化学物質に基板を暴露させることによって実行されてよい。本明細書に記載の優先的または選択的蒸着は、幾何学的な選好性（すなわち、同じ基板上の基板の異なる領域（フィーチャの上部または底部の幾何学的位置など）において、或る表面上に別の表面よりも多く蒸着する）ことを意味する。メタンを一例として上述したが、化学式ＣｘＨｙ（ここで、ｘおよびｙは１以上の整数）を有しうるその他の炭素含有化学物質を用いもよい。いくつかの実施形態において、炭素含有第２ハードマスク材料の優先的蒸着は、本明細書で用いる「選択的炭素蒸着」すなわち「ＳＣＤ」と呼ばれてもよい。選択的炭素蒸着は、低バイアス（例えば、自己バイアス電力＝約５Ｖ～約１５Ｖ）および約３０Ｗ～約５００Ｗの範囲の低ＲＦプラズマ電力で実行されてよい。いくつかの実施形態において、炭素含有化学物質は、プラズマを生成するために、１または複数の希釈剤と混合されてもよい。希釈剤の例は、窒素、ヘリウム、アルゴン、水素、および、それらの組み合わせを含む。
図３に戻ると、動作３１４において、基板は、方向性エッチングされる。いくつかの実施形態において、第２ハードマスク材料は、動作３１４中にエッチングされる。エッチング中、いくつかの実施形態において、第２ハードマスク材料は、第１ハードマスク材料のフィールド領域を保護する。様々な実施形態において、方向性エッチングは、ＡＬＥを用いて実行されてよい。様々な実施形態において、方向性エッチングを実行することを可能にするために、バイアスが印加される。上述のように、ＡＬＥの１サイクルは、基板の表面を改質するための改質ガスの吸着の後に、改質された表面を除去するための除去ガスへの暴露を含む。いくつかの実施形態において、チャンバは、改質および除去の合間にパージされる。いくつかの実施形態において、改質および除去動作の少なくとも一方の間に、プラズマが点火される。様々な実施形態において、動作３１４の一例は、１サイクルのＡＬＥを実行することを含む。様々な実施形態において、動作３１４の一例は、２以上のサイクルのＡＬＥを実行することを含む。
上述のように、いくつかの実施形態において、過飽和ＡＬＥが実行されてもよい。例えば、基板の表面が、約ｘ秒間（約１秒など）基板表面を改質するために第１エッチャントで飽和されうる場合、過飽和ＡＬＥは、少なくとも２ｘ（例えば、ＡＬＥで表面を飽和させるのに十分な期間の少なくとも２倍）、３ｘ、１０ｘ、または、それ以上の倍数の期間にわたって、第１エッチャントに基板を暴露させることを含んでよい。様々な実施形態において、ＡＬＥは自己制限的であり、すなわち、改質されたものだけが、単一のサイクルで除去される。したがって、一部の過飽和ＡＬＥ処理において、材料の約１Å～約１０Åが、単一のサイクルで除去されてよい。非過飽和ＡＬＥのいくつかの実施形態では、約３Å以下、すなわち、およそ材料の単分子層が、単一のサイクルで除去される。いくつかの実施形態において、過飽和ＡＬＥは、１サイクルで約５ｎｍ～約１０ｎｍの間の材料をエッチングできる。
改質ガスおよび除去ガス化学物質は、エッチングされる材料に基づいて選択される。特定の開示された実施形態において、第２ハードマスク材料の蒸着が、フィーチャの底部にも第２ハードマスク材料を形成し、蒸着が、第１ハードマスク上に実行され、それに対して、エッチングが、所望のフィーチャ深さおよびアスペクト比と同じフィーチャ深さおよびアスペクト比を達成することを望まれるので、改質ガスおよび除去ガス化学物質は、第２ハードマスク材料および第１ハードマスク材料の両方をエッチングすることができる。エッチングは、ＡＬＥがすべてのフィーチャで等しく実行されるように、アスペクト比に依存しない方法で実行される。しかしながら、蒸着がアスペクト比に依存していたので、特定の開示された実施形態に従って、アスペクト比に依存しない技術でフィーチャをエッチングし、循環的に蒸着およびエッチングを実行した結果として、フィーチャが基板にわたってますます同じサイズに近づくようにサイズ変動およびアスペクト比変動の低減されたフィーチャを有する基板の形成につながる。より具体的には、基板のクリティカルディメンション分布における最小および最大のクリティカルディメンション（例えば、分布の６σなどの遠尾部）は、分布の広がりが有意に低減または排除されるように修正される。
図４Ｂ～図４Ｄは、特定の開示された実施形態の動作を受ける基板の例を示す。図４Ｂは、対象層４１９、下層４１７、下層４１５、隣接下層４１３、パターニングされた第１ハードマスク層４２１、および、第２ハードマスク材料４３２（ＡＬＥによって方向性エッチングされてる）を有する基板を示す。様々な実施形態において、これは、図３の動作３１４を受けた基板の一例である。点線４２２ｌは、エッチングの前の第２ハードマスク層４３２の厚さを示しており、実線で示す第２ハードマスク層４３２は、ＡＬＥによるエッチング後の第２ハードマスク材料４３２の厚さを示している。第２フィーチャ４５０の底部４５０ｂでの膜の厚さｍｉは、ＡＬＥの前の第２フィーチャ４５０の底部４５０ｂでの厚さであり、第２フィーチャ４５０の底部４５０ｂでの膜の厚さｍｊは、ＡＬＥ実行後の厚さである。同様に、第１フィーチャ４５２の底部４５２ｂでの膜の厚さｎｉは、ＡＬＥの前の厚さであり、厚さｎｊは、ＡＬＥ後の厚さである。様々な実施形態において、ｍｉ－ｍｊは、おおよそｎｉ－ｎｊに等しいことが理解される。
様々な実施形態において、ｍｊは、蒸着およびエッチングの１サイクル後で１サイクルの前の厚さより約０．１ｎｍ～約０．５ｎｍだけ小さくてよい。様々な実施形態において、ｎｊは、蒸着およびエッチングの１サイクル後で１サイクルの前の厚さより約０ｎｍ～約０．２ｎｍだけ小さくてよい。
例に示すように、第２フィーチャ４５０は、（アスペクト比とフィーチャ幅またはクリティカルディメンションとの両方で）第１フィーチャ４５２よりも大きいので、アスペクト比に依存しないエッチング技術（ＡＬＥなど）を用いたエッチングは、第２フィーチャ４５０および第１フィーチャ４５２の両方の底部で同じ厚さの材料を除去する。しかしながら、蒸着およびエッチングのサイクルの間に、第２フィーチャ４５０の厚さは、第１フィーチャ４５２の厚さよりも厚く、その結果、最終的に、第１フィーチャ４５２の底部４５２ｂの第２ハードマスク材料４３２は完全に除去され、したがって、エッチングおよび蒸着の各サイクルは、第１ハードマスク材料４２１をエッチングして、０に近づくように厚さｚを低減させる。
図３に戻ると、動作３１６において、第１フィーチャ内の第２ハードマスク材料の下にある第１ハードマスク材料を最終的に除去することで、アスペクト比および／またはフィーチャ深さおよび／またはクリティカルディメンションなどのフィーチャサイズの変動を低減するために、動作３１２および３１４が循環的に繰り返される。様々な実施形態において、動作３１２および３１４は、同じツール内で、または、同じチャンバ内で、または、真空を中断することなしに実行される。様々な実施形態において、動作３１２および３１４の反復動作は、結果として、動作３１４中に、エッチングされる基板上の材料が第１フィーチャ内の第１ハードマスク材料であるいくつかの実施形態をもたらす。いくつかの実施形態において、動作３１２および３１４は、第１および第２フィーチャの平均クリティカルディメンションが少なくとも約１５ｎｍになるまで繰り返される。いくつかの実施形態において、動作３１２および３１４は、第１および第２フィーチャのクリティカルディメンションの間の差が１Å未満になるまで繰り返される。いくつかの実施形態において、動作３１２および３１４は、第１フィーチャの底部の第１ハードマスク材料を除去して隣接下層を露出させるために、循環的に繰り返される。いくつかの実施形態において、動作３１２および３１４は、第１ハードマスク材料上のすべてのフィーチャが第１ハードマスク材料の厚さを通してエッチングされるまで、循環的に繰り返される。
１サイクルは、第２ハードマスク材料の蒸着と、方向性エッチングの１動作とを含む。いくつかの実施形態において、１サイクルは、第２ハードマスク材料の蒸着と、ＡＬＥの１サイクルとを含む。すなわち、動作３１２および３１４を繰り返す１サイクルは、以下の動作を含む：第２ハードマスク材料前駆体および反応物質に基板を暴露させる動作、基板の露出面上に完全に吸着するのに少なくとも十分な期間にわたって改質ガスに基板を暴露させる動作、ならびに、除去ガスに基板を暴露させる動作。別の例において、動作３１２および３１４を繰り返す１サイクルは、以下の動作を含む。第２ハードマスク材料前駆体および反応物質に基板を暴露させる動作、基板の露出面上に完全に吸着するのに十分な期間よりも長い期間にわたって改質ガスに基板を暴露させる動作、ならびに、除去ガスに基板を暴露させる動作。別の例において、動作３１２および３１４を繰り返す１サイクルは、以下の動作を含む。第２ハードマスク材料前駆体および反応物質に基板を暴露させる動作、基板の露出面上に完全に吸着するのに少なくとも十分な期間にわたって改質ガスに基板を暴露させる動作、基板を収容するチャンバをパージする動作、除去ガスに基板を暴露させる動作、ならびに、チャンバをパージする動作。別の例において、動作３１２および３１４を繰り返す１サイクルは、以下の動作を含む。第２ハードマスク材料前駆体および反応物質に基板を暴露させる動作、基板を収容するチャンバをパージする動作、基板の露出面上に完全に吸着するのに十分な期間よりも長い期間にわたって改質ガスに基板を暴露させる動作、除去ガスに基板を暴露させる動作、ならびに、チャンバをパージする動作。いくつかの実施形態において、改質ガスへの暴露および除去ガスへの暴露の少なくとも一方の間に、プラズマが点火される。
別の例において、動作３１２および３１４を繰り返す１サイクルは、以下の動作を含む。アスペクト比に依存しない方法（ＰＥＣＶＤなど）で炭素含有膜を蒸着するために、メタンに基板を暴露させる動作、基板の露出面上に完全に吸着するのに十分な期間よりも長い期間にわたって酸素含有改質ガスに基板を暴露させる動作、ならびに、除去ガスに基板を暴露させる動作。
図４Ｃは、特定の開示された実施形態の１または複数回のサイクルを受けた基板の一例を示す。点線４２２ｌは、エッチング前の図４Ａの第２ハードマスク材料の厚さを示す。図４Ｂと比較すると、第２ハードマスク材料４４２は、第２フィーチャ４６０の底部４６０ｂに第２ハードマスク材料４４２が存在せず、同様に、第１フィーチャ４６２の底部４６２ｂに第２ハードマスク材料４４２が存在しないように、エッチングされている。いくつかの実施形態において、第１フィーチャ４６２の底部に第２ハードマスク材料が存在しない時に、第２フィーチャ４６０の底部にいくらかの第２ハードマスク材料４４２がまだ存在してもよい。この例において、第１ハードマスク材料４２１は、第２フィーチャ４６０と第１フィーチャ４６２との間のフィーチャ深さの差がまだｚであるので、まだエッチングされていない。
図４Ｄは、図４Ｃから蒸着およびエッチングの複数回のサイクル後の基板の一例を示しており、第１ハードマスク材料４３１が第１フィーチャ４７２の底部４７２ｂでエッチングされている。ｚで示される第２フィーチャ４７０および第１フィーチャ４７２の間の厚さの以前の差は、ｘだけ低減され、結果として、第２フィーチャ４７０と第１フィーチャ４７２との間の厚さの差は、ｚ－ｘになっている。複数サイクルの蒸着およびエッチングが実行されると、ｘがｚに近づくことで、ｚが０に近づき、したがって、フィーチャ深さの変動が低減され、第１フィーチャ４７２のフィーチャ深さは、第２フィーチャ４７０のフィーチャ深さに近づく。図に示すように、基板のフィールド領域上の第２ハードマスク材料４４３には、まだ或る程度の厚さがある。概略図は、第２フィーチャ４７０および第１フィーチャ４７２の側壁上に、或る程度の第２ハードマスク材料４４３を示しているが、いくつかの実施形態において、側壁上の第２ハードマスク材料４４３もエッチングされてよいことが理解される。いくつかの実施形態において、バイアスを利用せずにエッチングすると、側壁４４３ｓ上の第２ハードマスク材料４４３をエッチングする可能性が高くなる。いくつかの実施形態において、側壁４４３ｓ上の或る程度の残りの第２ハードマスク材料４４３は、第１フィーチャ４７２が第２ハードマスク４４３と同じフィーチャ深さまで十分にエッチングされる限りは許容されうる。様々な実施形態において、第１フィーチャ４７２のアスペクト比が第２フィーチャ４７０のアスペクト比に近づくように、第１フィーチャ４７２および第２フィーチャ４７０のプロファイルを調整するために、処理条件および蒸着およびエッチングが調節されてよい。例えば、エッチングがバイアスの印加を含む蒸着・エッチングサイクルと、エッチングがバイアスの印加を含まない蒸着・エッチングサイクルとの両方の組みあわせを用いれば、繰り返しサイクルと、かかるサイクルの全体の組みあわせとが、第２フィーチャ４７０と同様のアスペクト比を有するよう第１フィーチャ４７２をエッチングするように、第１フィーチャ４７２の側壁をトリミングしつつ、所望の深さまで第１フィーチャ４７２をエッチングすることができる。
各サイクルの蒸着が第１フィーチャ４７２よりも第２フィーチャ４７０内に厚い第２ハードマスク材料を形成することを可能にするため、蒸着およびエッチングの反復サイクルは、隣接下層４１３をエッチングせず、したがって、アスペクト比に依存しないエッチングにより第２フィーチャ４７０および第１フィーチャ４７２の両方で同じ量をエッチングする後続の方向性エッチングは、第２フィーチャ４７０内の第２ハードマスク材料をエッチングする一方で、第１フィーチャ４７２内で、或る程度の第２ハードマスク材料だけでなく第１ハードマスク材料もエッチングする。いくつかの実施形態において、隣接下層４１３は、第１および第２ハードマスク材料に対してエッチング選択性を有するため、第２フィーチャの底部の表面上に第２ハードマスク材料がない場合でも、エッチングおよび蒸着の反復サイクルは、隣接下層４１３の表面を劣化させることがない。
特定の開示された実施形態において、数サイクルにわたる第２ハードマスク材料の選択的蒸着および基板のＡＬＥが、最終的に第１ハードマスク材料を不完全に規定されたフィーチャの側壁および底部から完全に除去することで、所望のフィーチャ仕様を実現し、基板にわたる様々なフィーチャの一貫したアスペクト比およびフィーチャ深さを達成するために実行されてよい。すなわち、完全に規定差されたフィーチャのフィーチャ深さと不完全に規定されたフィーチャのフィーチャ深さとの差が０に近づくように、選択的蒸着およびＡＬＥのサイクルが実行されてよい。いくつかの実施形態において、完全に規定されたフィーチャのフィーチャアスペクト比と不完全に規定されたフィーチャのフィーチャアスペクト比との差が０に近づくように、選択的蒸着およびＡＬＥのサイクルが実行されてよい。蒸着された炭素含有材料とフォトレジストとの間のエッチング速度の差により、ＡＬＥ中に、より小さいホールのクリティカルディメンションが成長し、より大きいホールに近づく。また、蒸着された炭素含有材料除去のフォトレジストに対する量は、ＡＬＥ中に正確に制御される。ＡＬＥの１つの特徴は、構造アスペクト比（高さ対幅の比）と無関係のエッチング速度を一般に生じる自己制限的な材料除去速度である。
この例において、対象となる構造は、底部まで完全に除去されているか（フォトレジストが現像されて取り除かれる）か、または、部分的にのみ除去されているか（欠陥と見なされるため望ましくない）にかかわらず、フォトレジストにリソグラフィで規定されたホールパターンである。ＡＬＥ動作の処理条件は、フォトレジストのタイプに応じて変化してよい。処理条件の例は、図２および図３に関して上に提供されている。一般に、上述した２つの動作（図３の動作３１２および３１４）は、より小さい（欠陥）ホールがフォトレジスト残留物から完全に取り除かれて、図４Ａ～図４Ｄに示したように、良好に規定されたホールにより近いクリティカルディメンションを達成するまで、循環的に繰り返される。ＡＬＥ中のエッチング条件は、第２ハードマスク材料（ＳＣＤ炭素含有材料など）および／または第１ハードマスク材料（フォトレジストなど）と比較して、隣接下層（上述のように、ＳｉＡＲＣなどの有機物または金属酸化物などの無機物のいずれかでありうる）で無視できるほどのエッチング速度を達成するように調節される。
図４Ｅは、蒸着およびエッチングの様々なサイクル後の基板を示す。第１ハードマスク材料４４１は、隣接下層４１３を露出させるために、第１フィーチャ４８２の底部４８２ｂでエッチングされる。同様に、第２フィーチャ４８０の底部４８０ｂも、隣接下層４１３を露出させる。基板のプロファイルは、点線４２２１と比較され、点線は、第２ハードマスク材料４９２の蒸着後で、エッチングの前、かつ、複数サイクルの蒸着およびエッチングの前の基板のプロファイルを示す。
様々なの実施形態において、蒸着およびエッチングのサイクルは、第１および第２フィーチャの平均クリティカルディメンションが約２５ｎｍ以下または少なくとも約１５ｎｍになるまで実行される。様々な実施形態において、蒸着およびエッチングのサイクルは、所望のフィーチャクリティカルディメンションが２０ｎｍである一例においては、第１および第２フィーチャのクリティカルディメンションの差が、約０．２ｎｍ未満、または、互いに約１％の範囲内になるまで、実行される。
結果として、（図４Ｅに示した）蒸着およびエッチングの様々なサイクルの終わりに、非常に多数のビアホールのアレイに３つの特徴が観察される。第１に、良好に規定されたビアホール（第２フィーチャ４８０）のクリティカルディメンション（ＣＤ）は、入力リソグラフィ寸法に対して有意に変化（増大または減少のいずれか）していない。第２に、「欠陥」ビアホール（第１フィーチャ４８２）の底部４８２ｂで（リソグラフィ処理で確率的に引き起こされた）「望ましくない」フォトレジスト「残留物」が除去され、クリティカルディメンションが目標または所望のクリティカルディメンションに近づいている。第３に、（ポジティブトーンリソグラフィの場合に）露出されていない領域（矢印４４１ａ）におけるフォトレジストまたは第１ハードマスク材料４４１の厚さは、（任意のＳＣＤまたはＡＬＥの前であるが、ＥＵＶリソグラフィの後の）リソグラフィ処理の完了後に、フォトレジストの厚さに近くなる（または若干上回る）ように維持される。蒸着された第２ハードマスク材料４９２が、第１フィーチャ４８２の底部４８２ｂから第１ハードマスク材料４４１を除去するために実行されるエッチング中に、第１ハードマスク材料４４１をエッチングから保護するので、矢印４４１ａによって示された非露出領域は、リソグラフィ後かつ蒸着・エッチングサイクル前の厚さと同様の厚さを有する。フォトレジストにおいて結果として得られる最終パターンを図４Ｅに示す。最後に、第１ハードマスク材料パターンは、下にあるハードマスクスタック（４１３、４１５、４１７など）に転写され、最終的にはエッチング処理によって対象層４１９へと転写されうる。
図５は、特定の開示された実施形態に従ってＡＬＥおよびＳＣＤが実行される実施形態の一例の処理フローチャートである。図５は、原子層蒸着を用いた炭素含有材料の蒸着および方向性エッチング言及しているが、開示された実施形態は、この記載した技術を用いた炭素含有材料の蒸着またはエッチングに限定されないことが理解される。リソグラフィを受ける第１ハードマスク材料に応じて、および、隣接下層材料に応じて、任意の他の適切な第２ハードマスク材料が用いられてもよい。さらに、他のエッチング方法が用いられてもよい。例えば、様々な実施形態において、アスペクト比に依存しないエッチング技術、または、別の層ごとの自己制限的なエッチング技術が用いられてもよい。
図５に戻ると、いくつかの実施形態において、図５の動作は、約５ｍＴｏｒｒ～約１００ｍＴｏｒｒの間のチャンバ圧力を有するチャンバ内で実行されてよい。図５の動作は、約０℃～約１２０℃の間、約２０℃～約６０℃の間、または、約０℃～約６０℃の間の基板温度で実行されてよい。基板温度は、基板を保持するペデスタルまたはウエハホルダが設定された温度を意味すると理解される。図５に示す動作は、図３に関して上述したように実行されうる動作の例をまとめたものである。動作５０３～５０７は、図３の動作３１２に対応し、動作５０９～５１５は、図３の動作３１４に対応しうる。図３の動作３１０は、図５の動作５０１の前に実行されてよい。いくつかの実施形態において、動作５０１～５９９は、同じチャンバ内で、または、同じツール内で、または、真空を中断することなしに実行される。
動作５０１において、以前にリソグラフィを受けた基板がチャンバに提供される。様々な実施形態において、基板は、炭素含有材料を含む。上述のように、炭素含有材料は、フォトレジスト、グラフェン、または、非晶質炭素を含んでよい。動作５０１は、図２の２０１ａおよび２０２ａに示した概略図に対応しうる。動作５０１で提供された基板は、不完全に規定されたフィーチャ（図１Ｂの第２フィーチャ１４２など）および完全に規定されたフィーチャ（図１Ｂの第１フィーチャ１４０など）の両方を含む。
動作５０３において、基板は、炭素含有材料の層を基板上に形成するために、炭素含有化学物質に暴露される。蒸着が、アスペクト比に依存する方法で実行される。例えば、いくつかの実施形態において、より小さいフィーチャの底部よりも、より大きいフィーチャの底部に、多くの炭素含有材料が蒸着されるように、基板の表面上に炭素含有材料を形成するために、炭素含有化学物質を用いて、ＰＥＣＶＤが実行される。これは、いくつかの実施形態において、基板の炭素含有表面上の裂け目を埋めるために用いられてよい。この動作は、図３の動作３１２に対応しうる。いくつかの実施形態において、蒸着は、プラズマを用いて実行され、いくつかの実施形態においては、バイアスが印加されてよい。炭素蒸着は、低バイアス（例えば、自己バイアス電力＝約５Ｖ～約１５Ｖ）および約３０Ｗ～約５００Ｗの範囲の低ＲＦプラズマ電力で実行されてよい。いくつかの実施形態において、炭素含有化学物質は、プラズマを生成するために、１または複数の希釈剤と混合されてもよい。希釈剤の例は、窒素、ヘリウム、アルゴン、水素、および、それらの組み合わせを含む。
動作５０５は、任意選択的である。動作５０５において、任意選択的に、基板は、炭素含有材料が基板の水平面上に優先的に蒸着されるように、基板の領域を不動態化して、後続のサイクルで優先的蒸着を可能にするために、不活性ガスプラズマに暴露される。不活性ガスプラズマは、水素、ヘリウム、窒素、アルゴン、および、ネオンの内の任意の１または複数を流して、プラズマを点火することによって生成されてよい。プラズマは、約３０Ｗ～約５００Ｗの間のプラズマ電力を用いて点火されてよい。
いくつかの実施形態において、チャンバは、動作５０３および５０５の実行の合間にパージされてもよい。いくつかの実施形態において、基板は、記載されている動作の実行の合間に１または複数回にパージされてもよい。様々な実施形態において、動作５０３および５０５は、任意選択的に、循環的に繰り返されてもよく、それらのサイクルは、動作５０３および５０４の実行の合間にパージ動作ありまたはパージなしで実行されてよい。
動作５０７で、反応チャンバは、任意選択的に、パージされてよい。いくつかの実施形態において、パージは、動作５０３と５０５との合間、または、動作５０３の後のみ、または、動作５０５の後のみに実行される。本明細書に記載のパージ動作は、任意の適切なパージ技術を用いて、チャンバからガスをポンプで出すことによって、１または複数の不活性ガスを流すことによって、もしくは、それらの組みあわせによって実行されてよいことがわかる。
動作５０９において、基板は、基板の表面を改質するために、酸素含有ガス（酸素、ＣＯ２など）、または、一部の例ではフッ化炭素ガスなどの改質剤に暴露される。いくつかの実施形態において、動作５０３で蒸着された炭素含有材料が改質される。いくつかの実施形態において、以前にリソグラフィを受けた炭素含有材料の下層のフォトレジストが改質される。いくつかの実施形態において、改質される基板表面上の材料は、フィーチャごとに異なる。例えば、いくつかの実施形態において、一部のフィーチャの底部はフォトレジストを含み、一方、その他のフィーチャの底部は炭素含有材料を含む。フィーチャの底部の材料は、フィーチャのアスペクト比、フィーチャ深さ、および、基板が受けた蒸着およびエッチングのサイクル回数に依存して決まりうる。様々な開示した実施形態において、基板上の炭素含有材料は改質される。この動作は、図２の２０１ｂおよび２０２ｂに示した概略図に対応しうる。様々な実施形態において、基板は、基板の単分子層を改質するのに十分な期間よりも長い期間にわたって改質剤に暴露される。いくつかの実施形態において、改質剤は、改質される材料の約１～約５原子層が改質されるように、基板を過飽和するために用いられる。改質剤は、第１ハードマスク材料（フォトレジストなど）および第２ハードマスク材料（炭素含有材料など）の両方を改質するのに適するように選択されてよい。
動作５１１において、チャンバは、余分な改質剤（弱酸化剤、すなわちＣＯ２など）をチャンバから除去するために、任意選択的にパージされる。この動作は、図２の２０２ｄに対応しうる。チャンバは、余分な気相改質剤を除去するために、チャンバを排気するかまたは改質剤の流れを停止して、ヘリウムまたはアルゴンなどの非反応性不活性ガスを流すことによってパージされてよい。
動作５１３において、基板は、改質表面を除去するために、不活性ガスプラズマなどの除去剤に暴露される。動作４０７中、不活性ガスプラズマが基板をスパッタリングすることなしに改質表面を除去するのに十分なエネルギを生成するために、バイアスが印加される。いくつかの実施形態において、プラズマを用いなくてもよい。いくつかの実施形態において、バイアスを用いなくてもよい。いくつかの実施形態では、改質表面を除去するのに、バイアスなしのプラズマ単独で十分である。除去剤は、第１ハードマスク材料（フォトレジストなど）および第２ハードマスク材料（炭素含有材料など）の両方をエッチングするのに適するように選択されてよい。除去剤は、選択された改質剤に応じて選択されてよい。
動作５１５において、チャンバは、気相の改質材料をチャンバから除去するために、任意選択的にパージされる。
動作５１７において、動作５０９～５１５が、任意選択的に、循環的に繰り返されてよい。いくつかの実施形態において、動作５１７は、全く実行されず、動作５０９～５１５の１サイクルのみが、動作５０３での炭素含有材料の蒸着ごとに実行される。
動作５９９において、基板が、基板上に所望の表面を形成するのに十分にエッチングされた否かが判定される。十分でない場合、動作５０３～５１７が、任意選択的に、ｘサイクル繰り返されてよい（ｘは、１以上の整数）。いくつかの実施形態において、動作５０９～５１７は、すべての反復サイクルではなく一部のサイクルでのみ繰り返されるが、いくつかの実施形態において、動作５０９～５１７は、すべてのサイクルで繰り返される。
様々な実施形態において、動作５０３～５１７は、幅広いフォトレジストおよび下層材料、ならびに、他のタイプのパターン（ライン－スペース回折格子など）に対して、調節または変更されてもよい。例えば、反復サイクル回数、または、ＳＣＤの各選択された期間に対して実行されるＡＬＥサイクル回数は、他の要素に加えて、処理される基板上に提供された材料、ＳＣＤによって蒸着される材料、処理される基板に提供された材料のパターン、および、処理される基板に提供された材料の下にある下層の材料、に依存してよい。ガス化学物質、印加する場合にはバイアス電力、プラズマ条件、温度、圧力、および、その他の処理条件も、他の要素に加えて、処理される基板上に提供された材料、ＳＣＤによって蒸着される材料、処理される基板に提供された材料のパターン、および、処理される基板に提供された材料の下にある下層の材料、に依存して変化してよい。
ＡＬＥ処理および選択的蒸着処理を組み合わせることにより、フォトレジスト欠陥が修復される。次いで、この改善は、下層のハードマスク（酸化シリコン／窒化シリコン（ＳｉＯ２／ＳｉＮ）層など）ひいては対象の構造に伝わり、デバイスのばらつきおよび性能の改善につながる。
サイクルごとにデジタル量の材料を除去するＡＬＥ動作は、穏やかで正確であるため、軟らかいレジスト材料をエッチングしすぎないようにエッチングを容易に制御できる。同様に、炭素系の選択的蒸着は、非常に低いソース電力（例えば、トランス結合プラズマすなわちＴＣＰ）および無バイアスを利用し、蒸着はレジストを損傷することなしに実行されうる。
いくつかの実施形態において、選択的炭素蒸着は、任意選択的であってもよい。例えば、これらの特定の実施形態は、いくつかの欠陥が許容されうる応用例で用いられてよい。いくつかの実施形態において、他の蒸着技術が、選択的炭素蒸着の代わりに実行される。例えば、いくつかの実施形態において、ＰＥＣＶＤが実行されてもよく、それは、反応物質の連続的暴露およびフィーチャ形状により、より大きいフィーチャがより多くの材料を蒸着され、より小さいフィーチャがより少ない材料を蒸着されるようなローディング効果のためにアスペクト比依存で蒸着する。
特定の実施形態において、元々のクリティカルディメンションがフォトレジストを用いるパターニング処理を通して維持される場合に、ローカルクリティカルディメンション均一性（ＬＣＤＵ）を改善すると共にクリティカルディメンションを回復させるために、開示したＡＬＥ動作および炭素蒸着の組みあわせが、炭素含有材料に用いられてよい。
装置
開示されている実施形態は、任意の適切なエッチングチャンバまたは装置（カリフォルニア州フレモントのＬａｍ Ｒｅｓｅａｒｃｈ社製のＫｉｙｏ（登録商標）ＦＸなど）で実行されてよい。利用可能なプラズマエッチングチャンバの別の例は、カリフォルニア州フレモントのＬａｍＲｅｓｅａｒｃｈ社製のＦｌｅｘ（商標）Ｆｌｅｘ（商標）反応性イオンエッチングツールである。プラズマエッチングチャンバのさらなる説明が、米国特許第６，８４１，９４３号および第８，５５２，３３４号に記載されており、それらの全体が参照によって本明細書に組み込まれる。
いくつかの実施形態では、誘導結合プラズマ（ＩＣＰ）リアクタが用いられてよい。一例が図６に提供されている。かかるＩＣＰリアクタは、２０１３年１２月１０日出願で２０１６年６月７日発行の米国特許第９，３６２，１３３号「ＭＥＴＨＯＤ ＦＯＲ ＦＯＲＭＩＮＧ Ａ ＭＡＳＫ ＢＹ ＥＴＣＨＩＮＧ ＣＯＮＦＯＲＭＡＬ ＦＩＬＭ ＯＮ ＰＡＴＴＥＲＮＥＤ ＡＳＨＡＢＬＥ ＨＡＲＤＭＡＳＫ」にも記載されており、本明細書に記載の技術の実施に適切なＩＣＰリアクタを記載する目的で参照によって本明細書に組み込まれる。本明細書ではＩＣＰリアクタが記載されているが、いくつかの実施形態において、容量結合プラズマリアクタが用いられてもよいことを理解されたい。エッチングチャンバまたは装置の一例は、本明細書に記載されるように、チャンバ壁を有するチャンバと、ウエハをチャックまたはデチャックするための静電電極を備えてよくＲＦ電源を用いて帯電されうる処理対象の基板またはウエハを保持するためのチャックと、プラズマを生成するためにコイルに電力を供給するよう構成されたＲＦ電源と、ガスを流入させるのためのガス流入口と、を備えてよい。例えば、改質剤ガスおよび／または蒸着化学物質が、それぞれ、ＡＬＥおよび／または蒸着を実行するためにエッチングチャンバに流されてよい。いくつかの実施形態において、装置が、２以上のチャンバを備えてもよく、各チャンバは、基板のエッチング、蒸着、または、処理に用いられてよい。チャンバまたは装置は、チャンバ圧、不活性ガス流量、プラズマ電力、プラズマ周波数、反応ガス流量（例えば、弱酸化剤ガス、炭素含有ガスなど）、バイアス電力、温度、真空設定、および、その他の処理条件を調節するなど、チャンバまたは装置の動作の一部または全部を制御するためのシステムコントローラを備えてよい。チャンバは、基板上に炭素含有材料を蒸着させるために用いられてもよい。
図６は、本明細書の特定の実施形態を実施するのに適した誘導結合プラズマ統合エッチング／蒸着装置６００の概略断面図であり、その一例は、カリフォルニア州フレモントのＬａｍ Ｒｅｓｅａｒｃｈ社製のＫｉｙｏ（商標）リアクタである。誘導結合プラズマ統合エッチングおよび蒸着装置６００は、チャンバ壁および窓６１１によって構造的に規定されたチャンバ６０１を備える。チャンバ壁は、ステンレス鋼またはアルミニウムから製造されてよい。窓６１１は、石英またはその他の誘電材料から製造されてよい。任意選択的なグリッド６５０が、チャンバ６０１を上側サブチャンバ６０２および下側サブチャンバ６０３に分割する。ほとんどの実施形態において、プラズマグリッド６５０を取り除くことにより、サブチャンバ６０２および６０３でできたチャンバ空間を利用することができる。チャック６１７が、下側サブチャンバ６０３内で底部内面付近に配置されている。チャック６１７は、エッチング処理および蒸着処理が実行されるウエハ６１９を受けて保持するよう構成されている。チャック６１７は、ウエハの存在時にウエハ６１９を支持するための静電チャックでありうる。いくつかの実施形態では、エッジリング（図示せず）が、チャック６１７を取り囲んでおり、ウエハがチャック６１７上に存在する時にウエハ６１９の上面とほぼ同一平面上にある上面を有する。チャック６１７は、ウエハをチャックおよびデチャックするための静電電極も備える。フィルタおよびＤＣクランプ電源（図示せず）が、そのために提供されてよい。ウエハ６１９をチャック６１７から持ち上げるための他の制御システムも準備されうる。チャック６１７は、ＲＦ電源６２３を用いて帯電されうる。ＲＦ電源６２３は、接続６２７を通して整合回路６２１に接続される。整合回路６２１は、接続６２５を通してチャック６１７に接続される。このように、ＲＦ電源６２３が、チャック６１７に接続されている。
プラズマ生成のための要素には、窓６１１の上方に配置されたコイル６３３が含まれる。いくつかの実施形態においては、開示された実施形態でコイルは利用されない。コイル６３３は、導電材料から製造され、少なくとも１つの完全な巻きを含む。図６に示すコイル６３３の例は、３回の巻き数を含む。コイル６３３の断面が記号で示されており、「Ｘ」のコイルは、紙面の表から裏に向かって回転して伸び、「●」のコイルは、紙面の裏から表に向かって回転して伸びている。プラズマ生成のための要素には、コイル６３３にＲＦ電力を供給するように構成されたＲＦ電源６４１も含まれる。一般に、ＲＦ電源６４１は、接続６４５を通して整合回路６３９に接続される。整合回路６３９は、接続６４３を通してコイル６３３に接続される。このように、ＲＦ電源６４１が、コイル６３３に接続されている。任意選択的なファラデーシールド６４９が、コイル６３３と窓６１１との間に配置されている。ファラデーシールド６４９は、コイル６３３に対して離間された関係に維持される。ファラデーシールド６４９は、窓６１１の直上に配置される。コイル６３３、ファラデーシールド６４９、および、窓６１１は、各々、互いに実質的に水平になるように構成される。ファラデーシールドは、金属またはその他の種がチャンバ６０１の誘電体窓上に蒸着することを防ぎうる。
処理ガス（例えば、酸素、二酸化炭素、メタンなど）が、上側サブチャンバ６０２内に配置された１または複数のガス流入口６６０ならびに／もしくは１または複数の側方ガス流入口６７０を通してチャンバ６０１に流されてよい。同じように、明示されていないが、同様のガス流入口が、容量結合プラズマ処理チャンバに処理ガスを供給するために用いられてよい。真空ポンプ（例えば、１または２段の機械的乾式ポンプおよび／またはターボ分子ポンプ）６４０が、チャンバ６０１から処理ガスを引き出すため、および、チャンバ６０１内の圧力を維持するために用いられてよい。例えば、ポンプは、ＡＬＥのパージ動作中にチャンバ６０１を排気するために用いられてよい。バルブ制御された導管が、真空ポンプをチャンバ６０１に流体接続して、真空ポンプによって提供される真空環境の印加を選択的に制御するために用いられてよい。これは、動作プラズマ処理中、スロットルバルブ（図示せず）または振り子バルブ（図示せず）などの閉ループ制御された流量制限装置を用いて行われてよい。同様に、真空ポンプ、および、容量結合プラズマ処理チャンバへのバルブ制御された流体接続が、用いられてもよい。
装置の動作中、１または複数の処理ガスが、ガス流入口６６０および／または６７０を通して供給されてよい。特定の実施形態において、処理ガスは、ガス流入口６６０を通してのみ、または、サイドガス流入口６７０を通してのみ供給されてよい。いくつかの場合、図に示したガス流入口は、例えば、より複雑なガス流入口、１または複数のシャワーヘッドで置き換えられてもよい。ファラデーシールド６４９および／または任意選択的なグリッド６５０は、チャンバ６０１への処理ガスの供給を可能にする内部チャネルおよび孔を備えてよい。ファラデーシールド６４９および任意選択的なグリッド６５０の一方または両方が、処理ガスの供給のためのシャワーヘッドとして機能してよい。いくつかの実施形態において、液体反応物質または前駆体が気化されて、気化した反応物質または前駆体がガス流入口６６０および／または６７０を介してチャンバ６０１に導入されるように、液体気化／供給システムが、チャンバ６０１の上流に配置されてもよい。
高周波電力が、ＲＦ電源６４１からコイル６３３へ供給されることで、ＲＦ電流がコイル６３３を流れる。コイル６３３を流れるＲＦ電流は、コイル６３３の周りに電磁場を生成する。電磁場は、上側サブチャンバ６０２内で誘導電流を発生させる。生成された様々なイオンおよびラジカルとウエハ６１９との物理的および化学的な相互作用が、ウエハのフィーチャをエッチングすると共にウエハ上に層を蒸着する。
上側サブチャンバ６０２および下側サブチャンバ６０３の両方が存在するようにプラズマグリッドが利用される場合、誘導電流は、上側サブチャンバ６０２に存在するガスに作用して、上側サブチャンバ６０２内で電子イオンプラズマを生成する。任意選択的なグリッド６５０は、下側サブチャンバ６０３内のホットエレクトロンの量を制限する。いくつかの実施形態において、装置は、下側サブチャンバ６０３に存在するプラズマがイオン－イオンプラズマになるように設計および動作される。
上側の電子－イオンプラズマおよび下側のイオン－イオンプラズマは両方とも、正イオンおよび負イオンを含むが、イオン－イオンプラズマの方が、正イオンに対する負イオンの比が大きい。揮発性のエッチング副生成物および／または蒸着副生成物が、ポート６２２を通して下側サブチャンバ６０３から除去されてよい。本明細書に開示されたチャック６１７は、約１０°Ｃ～約２５０°Ｃの範囲の高温で動作されてよい。温度は、処理動作および個々のレシピに依存する。
チャンバ６０１は、クリーンルームまたは製造施設に設置される時に、設備（図示せず）に接続されてよい。設備は、処理ガス、真空、温度制御、および、環境粒子制御を提供する配管を備える。これらの設備は、対象となる製造施設に設置される時に、チャンバ６０１に接続される。さらに、チャンバ６０１は、典型的なオートメーションを用いてロボット技術により半導体ウエハをチャンバ６０１の内外に移送することを可能にする移送チャンバに接続されてよい。
いくつかの実施形態において、コントローラ６３０（１または複数の物理または論理コントローラを含みうる）が、処理チャンバの動作の一部または全部を制御する。コントローラ６３０は、１または複数のメモリデバイスと、１または複数のプロセッサとを備えてよい。いくつかの実施形態において、装置は、開示された実施形態が実行される時に流量および持続期間を制御するための切り替えシステムを備える。いくつかの実施形態において、装置は、最長約５００ｍｓまたは最長約６５０ｍｓまでの切り替え時間を有しうる。切り替え時間は、フローケミストリ、選択されたレシピ、リアクタアーキテクチャ、および、その他の要素に依存しうる。
チャンバ６０１または装置は、システムコントローラを備えてよい。例えば、いくつかの実施形態において、コントローラ６３０は、システムの一部であり、システムは、上述の例の一部であってよい。かかるシステムは、１または複数の処理ツール、１または複数のチャンバ、処理のための１または複数のプラットフォーム、および／または、特定の処理構成要素（ウエハペデスタル、ガスフローシステムなど）など、半導体処理装置を備えうる。これらのシステムは、半導体ウエハまたは基板の処理前、処理中、および、処理後に、システムの動作を制御するための電子機器と一体化されてよい。電子機器は、「コントローラ」と呼ばれてもよく、システムの様々な構成要素または副部品を制御しうる。コントローラ６３０は、処理要件および／またはシステムのタイプに応じて、処理ガスの供給、温度設定（例えば、加熱および／または冷却）、圧力設定、真空設定、電力設定、高周波（ＲＦ）発生器設定、ＲＦ整合回路設定、周波数設定、流量設定、流体供給設定、位置および動作設定、ならびに、ツールおよび他の移動ツールおよび／または特定のシステムと接続または結合されたロードロックの内外へのウエハ移動など、本明細書に開示の処理のいずれを制御するようプログラムされてもよい。
概して、コントローラ６３０は、命令を受信する、命令を発行する、動作を制御する、洗浄動作を可能にする、エンドポイント測定を可能にすることなどを行う様々な集積回路、ロジック、メモリ、および／または、ソフトウェアを有する電子機器として定義されてよい。集積回路は、プログラム命令を格納するファームウェアの形態のチップ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）として定義されるチップ、および／または、プログラム命令（例えば、ソフトウェア）を実行する１または複数のマイクロプロセッサまたはマイクロコントローラを含みうる。プログラム命令は、様々な個々の設定（またはプログラムファイル）の形態でコントローラに伝えられて、半導体ウエハに対するまたは半導体ウエハのための特定の処理を実行するための動作パラメータ、もしくは、システムへの動作パラメータを定義する命令であってよい。動作パラメータは、いくつかの実施形態において、ウエハの１または複数の層、材料、金属、酸化物、シリコン、二酸化シリコン、表面、回路、および／または、ダイの加工中に１または複数の処理動作を達成するために処理エンジニアによって定義されるレシピの一部であってよい。
コントローラ６３０は、いくつかの実施例において、システムと一体化されるか、システムに接続されるか、その他の方法でシステムとネットワーク化されるか、もしくは、それらの組み合わせでシステムに結合されたコンピュータの一部であってもよいし、かかるコンピュータに接続されてもよい。例えば、コントローラ６３０は、「クラウド」内にあってもよいし、ウエハ処理のリモートアクセスを可能にできるファブホストコンピュータシステムの全部または一部であってもよい。コンピュータは、現在の処理のパラメータを変更する、現在の処理に従って処理動作を設定する、または、新たな処理を開始するために、システムへのリモートアクセスを可能にして、製造動作の現在の進捗を監視する、過去の製造動作の履歴を調べる、もしくは、複数の製造動作からの傾向または性能指標を調べうる。いくつかの例では、リモートコンピュータ（例えば、サーバ）が、ネットワーク（ローカルネットワークまたはインターネットを含みうる）を介してシステムに処理レシピを提供してよい。リモートコンピュータは、パラメータおよび／または設定の入力またはプログラミングを可能にするユーザインターフェースを備えてよく、パラメータおよび／または設定は、リモートコンピュータからシステムに通信される。一部の例において、コントローラは、データの形式で命令を受信し、命令は、１または複数の動作中に実行される処理動作の各々のためのパラメータを指定する。パラメータは、実行される処理のタイプならびにコントローラがインターフェース接続するまたは制御するよう構成されたツールのタイプに固有であってよいことを理解されたい。したがって、上述のように、コントローラは、ネットワーク化されて共通の目的（本明細書に記載の処理および制御など）に向けて動作する１または複数の別個のコントローラを備えることなどによって分散されてよい。かかる目的のための分散コントローラの一例は、チャンバでの処理を制御するために協働するリモートに配置された（プラットフォームレベルにある、または、リモートコンピュータの一部として配置されるなど）１または複数の集積回路と通信するチャンバ上の１または複数の集積回路である。
限定はしないが、システムの例は、プラズマエッチングチャンバまたはモジュール、蒸着チャンバまたはモジュール、スピンリンスチャンバまたはモジュール、金属メッキチャンバまたはモジュール、洗浄チャンバまたはモジュール、ベベルエッジエッチングチャンバまたはモジュール、物理蒸着（ＰＶＤ）チャンバまたはモジュール、化学蒸着（ＣＶＤ）チャンバまたはモジュール、原子層蒸着（ＡＬＤ）チャンバまたはモジュール、原子層エッチング（ＡＬＥ）チャンバまたはモジュール、イオン注入チャンバまたはモジュール、トラックチャンバまたはモジュール、ならびに、半導体ウエハの加工および／または製造に関連するかまたは利用されうる任意のその他の半導体処理システムを含みうる。
上述のように、ツールによって実行される１または複数の処理動作に応じて、コントローラ６３０は、他のツール回路またはモジュール、他のツール構成要素、クラスタツール、他のツールインターフェース、隣接するツール、近くのツール、工場の至る所に配置されるツール、メインコンピュータ、別のコントローラ、もしくは、半導体製造工場内のツール位置および／またはロードポートに向かってまたはそこからウエハのコンテナを運ぶ材料輸送に用いられるツール、の内の１または複数と通信してもよい。
チャンバ６０１は、マルチステーションツール（図７に示すようなものなど）に組み込まれてよい。各ステーションは、異なる動作を処理するために用いられてよい。例えば、或るステーションは、ＡＬＥなどの方向性エッチングを実行するために用いられてよく、別のステーションは、蒸着を実行するために用いられてよい。開示されている実施形態は、真空を中断することなしに実行されてよく、同じ装置内で実行されてよい。様々な実施形態において、方向性エッチング（ＡＬＥなど）および蒸着は、真空を中断することなしに実行される。様々な実施形態において、方向向性エッチング（ＡＬＥなど）および蒸着は、同じチャンバ内で実行される。
図７は、真空移送モジュール７３８（ＶＴＭ：ｖａｃｕｕｍ ｔｒａｎｓｆｅｒ ｍｏｄｕｌｅ）に接続された様々なモジュールを備えた半導体処理クラスタアーキテクチャの図である。複数の保管設備および処理モジュールの間でウエハを「移送する」移送モジュールの配置は、「クラスタツール構造」システムと呼ばれることがある。エアロックモジュール７３０（ロードロックまたは移送モジュールとしても知られる）が、４つの処理モジュール７２０ａ～７２０ｄと共にＶＴＭ７３８内に図示されており、処理モジュールは、様々な製造処理を実行するために個別に最適化されうる。例えば、処理モジュール７２０ａ～７２０ｄは、基板エッチング、蒸着、イオン注入、ウエハ洗浄、スパッタリング、および／または、その他の半導体処理を実行するために実装されてよい。いくつかの実施形態において、ＡＬＥおよび蒸着は、同じモジュール内で実行される。いくつかの実施形態において、ＡＬＥおよび蒸着は、同じツールの異なるモジュールで実行される。基板エッチング処理モジュールの内の１または複数（７２０ａ～７２０ｄの内のいずれか）は、本明細書に開示されたように、すなわち、開示されている実施形態に従って、ＡＬＥ、炭素含有材料の蒸着、および、その他の適切な機能を実行するために、実装されてよい。エアロックモジュール７３０および処理モジュール７２０は、「ステーション」と呼ばれてもよい。各ステーションは、ステーションをＶＴＭ７３８とつなぐファセット７３６を有する。各ファセットにおいて、ウエハがそれぞれのステーションの間で移動された時にウエハ７２６の通過を検出するために、センサ１～１８が用いられる。
ロボット７２２が、ステーション間でウエハ７２６を移送する。一実施形態において、ロボット７２２は、１つのアームを有し、別の実施形態において、ロボット７２２は２つのアームを有し、各アームは、移送のためにウエハ（ウエハ７２６など）をつかむエンドエフェクタ７２４を有する。大気移送モジュール（ＡＴＭ：ａｔｍｏｓｐｈｅｒｉｃ ｔｒａｎｓｆｅｒ ｍｏｄｕｌｅ）７４０内のフロントエンドロボット７３２が、ロードポートモジュール（ＬＰＭ：Ｌｏａｄ Ｐｏｒｔ Ｍｏｄｕｌｅ）７４２内のカセットまたは前開き一体型ポッド（ＦＯＵＰ：Ｆｒｏｎｔ Ｏｐｅｎｉｎｇ Ｕｎｉｆｉｅｄ Ｐｏｄ）７３４からエアロックモジュール７３０へウエハ７２６を移送するために用いられる。処理モジュール７２０内のモジュールセンタ７２８が、ウエハ７２６を配置するための１つの場所となる。ＡＴＭ７４０内のアライナ７４４が、ウエハを整列させるために用いられる。
処理方法の一例において、ウエハは、ＬＰＭ７４２内のＦＯＵＰ７３４の１つに配置される。フロントエンドロボット７３２は、ＦＯＵＰ７３４からアライナ７４４へウエハを移送し、アライナ７４４は、ウエハ７２６をエッチングまたは処理の前に適切に中心に配置することを可能にする。整列後、ウエハ７２６は、フロントエンドロボット７３２によってエアロックモジュール７３０へ移動される。エアロックモジュールは、ＡＴＭおよびＶＴＭの間で環境に合わせることができるので、ウエハ７２６は、損傷されることなしに２つの圧力環境の間で移動されうる。エアロックモジュール７３０から、ウエハ７２６は、ロボット７２２によってＶＴＭ７３８を通して、処理モジュール７２０ａ～７２０ｄの１つに移動される。このウエハ移動を達成するために、ロボット７２２は、そのアームの各々にあるエンドエフェクタ７２４を用いる。ウエハ７２６は、処理されると、ロボット７２２によって処理モジュール７２０ａ～７２０ｄからエアロックモジュール７３０へ移動される。ここから、ウエハ７２６は、フロントエンドロボット７３２によってＦＯＵＰ７３４の１つまたはアライナ７４４へ移動されてよい。
ウエハの移動を制御するコンピュータは、クラスタ構造にローカルに配置されてもよいし、製造フロア内でクラスタ構造の外側すなわち離れた位置に配置され、ネットワークを介してクラスタ構造に接続されてもよいことに注意されたい。図６に関して上述したようなコントローラが、図７のツールと共に実装されてよい。
実験
パターン上に材料を蒸着した後に、対象膜への転写エッチングを行うことにより、ＥＵＶリソグラフィによって以前にエッチングされた基板に、技術１を実行した。この処理は、サイクル処理ではない。ローカルクリティカルディメンション均一性（ＬＣＤＵ）の低下は、図８に示すように、クリティカルディメンション（ＣＤ）の減少に比例し、アスペクト比には依存しない。より多くのトリムが、より大きいＬＣＤＵ低下につながる。この処理は、ＬＣＤＵを低下させるクリティカルディメンションを減少させるが、リソグラフィからの入力ウエハからのフィーチャ（特に、蒸着がフィーチャを閉じるので、より小さいクリティカルディメンションのフィーチャ）のクリティカルディメンションの分布を扱わず、これらのフィーチャの回復は困難でありうる。技術１は、フィーチャのＣＤを成長させるが、ピッチ限界に達する可能性があり、ピッチの密なフィーチャは、２つのフィーチャ間の空間が非常に小さいので、リソグラフィで規定されない。
技術２は、ＥＵＶリソグラフィによってエッチングされた基板に対して、炭素の蒸着および原子層エッチングの１０～１５サイクルを用いることを含む。入力クリティカルディメンションは、約２２～２３ｎｍであった。上述のＬＣＤＵは、図８に示すように、約１．６ｎｍである。ＣＤを入力ＣＤに近く維持しつつ、ＬＣＤＵを約１．６ｎｍまで低減することができる。また、フィーチャの閉塞のリスクなく、リソグラフィＣＤの調節なしに、クリティカルディメンションを１９ｎｍ以下まで調節することができる。ＬＣＤＵおよびＣＤの両方は、この技術によって独立して制御される。
結び
理解を深めるために、本実施形態について、ある程度詳しく説明したが、本開示の範囲内でいくらかの変更および変形を行ってもよいことは明らかである。さらなる開示が、いくつかの特定の実施形態に向けられた添付の請求項によって提供されるが、限定の意図はない。本発明の処理、システム、および、装置を実施する多くの他の方法が存在することに注意されたい。したがって、本実施形態は、例示的なものであって、限定的なものではないとみなされ、実施形態は、本明細書に示した詳細に限定されない。

Claims (33)

  1. 半導体基板を処理する方法であって、
    リソグラフィによって第１ハードマスク材料に形成された第１フィーチャおよび第２フィーチャを有する基板を提供し、
    前記第１フィーチャは、前記リソグラフィによって部分的に形成され、底部を備え、前記第１ハードマスク材料は、前記第１フィーチャのフィーチャ開口部および前記第２フィーチャのフィーチャ開口部の間にフィールド領域を備え、
    前記第１フィーチャ内の第２ハードマスク材料の厚さよりも大きい厚さまで前記第２フィーチャ内における前記第２ハードマスク材料を選択的に形成するのに十分な期間にわたって、前記第１ハードマスク材料の上に前記第２ハードマスク材料を蒸着させ、
    前記第１フィーチャの前記底部の材料および前記第２フィーチャの前記底部の材料を除去するために、前記第２ハードマスク材料を方向性エッチングし、前記第１フィーチャの前記底部の前記材料は、前記第１ハードマスク材料または前記第２ハードマスク材料であり、前記第２フィーチャの前記底部の前記材料は、前記第２ハードマスク材料であること、
    を備える、方法。
  2. 請求項１に記載の方法であって、前記第２フィーチャの底部は、前記第１ハードマスク材料の下の第３ハードマスク材料を含み、前記方向性エッチングは、前記第２ハードマスク材料を貫通エッチングして、前記第１フィーチャの前記底部の前記第１ハードマスク材料の下の前記第３ハードマスク材料を露出させるために実行される、方法。
  3. 請求項１に記載の方法であって、前記第１フィーチャおよび第２フィーチャ内に蒸着される前記第２ハードマスク材料の量は、前記第１フィーチャのアスペクト比および前記第２フィーチャのアスペクト比によって決まる、方法。
  4. 請求項１に記載の方法であって、方向性エッチングは、前記第１および第２フィーチャのアスペクト比とは無関係に実行される、方法。
  5. 請求項１に記載の方法であって、前記第１フィーチャのアスペクト比は、前記第２フィーチャのアスペクト比と異なる、方法。
  6. 請求項１に記載の方法であって、前記第１フィーチャの深さは、前記第２フィーチャの深さと異なる、方法。
  7. 請求項１に記載の方法であって、前記第１フィーチャは、リソグラフィ中に露光不足となる、方法。
  8. 請求項１に記載の方法であって、前記蒸着および前記方向性エッチングの後の前記第１フィーチャのクリティカルディメンションは、前記蒸着および前記方向性エッチングの前の前記第２フィーチャのクリティカルディメンションの０．５％～１％の範囲内である、方法。
  9. 請求項１に記載の方法であって、前記蒸着および前記方向性エッチングの後の前記第１フィーチャのアスペクト比は、前記蒸着および前記方向性エッチングの前の前記第２フィーチャのアスペクト比の１％～１０％の範囲内である、方法。
  10. 請求項１に記載の方法であって、蒸着および方向性エッチングの後の前記第１および第２フィーチャの平均クリティカルディメンションは、少なくとも１５ｎｍである、方法。
  11. 請求項１に記載の方法であって、前記蒸着および前記方向性エッチングの後の前記基板上の前記第１および第２フィーチャにおけるクリティカルディメンションの変動は、リソグラフィによって規定された後の前記第１および第２フィーチャにおけるクリティカルディメンションの変動よりも小さい、方法。
  12. 請求項１に記載の方法であって、前記第１フィーチャの前記底部の前記第１ハードマスク材料を除去するために、前記第２ハードマスク材料の蒸着と、前記第２ハードマスク材料の方向性エッチングとを、十分なサイクルだけ繰り返す、方法。
  13. 請求項１２に記載の方法であって、前記第２フィーチャに各サイクルで蒸着された前記第２ハードマスク材料は、前記第１ハードマスク材料の下層の材料をエッチングから保護し、各サイクルの前記方向性エッチングは、前記第１フィーチャの深さと前記第２フィーチャの深さとの間の差が０に近づくように、前記第１フィーチャの前記底部の第１ハードマスク材料を除去する、方法。
  14. 請求項１に記載の方法であって、前記第２ハードマスク材料に対する方向性エッチングは、改質表面を形成するために前記第２ハードマスク材料をエッチング種に暴露し、前記改質表面を除去するためにバイアスを印加しつつ前記エッチング種なしに不活性ガス環境でプラズマを点火することによって実行される、方法。
  15. 請求項１４に記載の方法であって、前記第２ハードマスク材料は、前記プラズマに暴露された時に、前記第２ハードマスク材料の前記改質表面において５ｎｍ～１０ｎｍの間の材料を除去するために十分な期間にわたって、前記エッチング種に暴露される、方法。
  16. 請求項１ないし１５のいずれかに記載の方法であって、前記第２ハードマスク材料の蒸着は、化学蒸着によって形成される、方法。
  17. 請求項１ないし１５のいずれかに記載の方法であって、前記第２ハードマスク材料の蒸着は、プラズマ強化化学蒸着によって形成される、方法。
  18. 請求項１ないし１５のいずれかに記載の方法であって、前記第２ハードマスク材料は、炭素含有材料である、方法。
  19. 請求項１８に記載の方法であって、前記炭素含有材料は、ＩＩＩ族、ＩＶ族、Ｖ族、ＶＩ族、または、ＶＩＩ族、もしくは、それらの組み合わせから選択された元素でドープされた非晶質炭素である、方法。
  20. 請求項１から１５のいずれか一項に記載の方法であって、前記第２ハードマスク材料は、シリコン含有材料およびスズ含有材料からなる群より選択される、方法。
  21. 請求項２０に記載の方法であって、前記シリコン含有材料は、二酸化シリコンおよび窒化シリコンからなる群より選択される、方法。
  22. 請求項１から１５のいずれか一項に記載の方法であって、前記第２ハードマスク材料は、前記第１ハードマスク材料とは異なる組成を有する、方法。
  23. 請求項１から１５のいずれか一項に記載の方法であって、前記第２ハードマスク材料は、前記第１ハードマスク材料とは異なる格子構造を有する、方法。
  24. 請求項１から１５のいずれか一項に記載の方法であって、前記基板は、前記第１ハードマスク材料の下層に第３ハードマスク材料を備える、方法。
  25. 請求項２４に記載の方法であって、前記第２ハードマスク材料は、前記第２ハードマスク材料のエッチング速度が前記第３ハードマスク材料の少なくとも３倍になるような、前記第３ハードマスク材料に対するエッチング選択比を有する、方法。
  26. 請求項２５に記載の方法であって、前記第３ハードマスク材料は、酸窒化シリコン、シリコン含有反射防止コーティング材料、スピンオンガラス、底部反射防止コーティング、酸化スズ、窒化スズ、硫化スズ、酸化鉛、窒化鉛、硫化鉛、および、それらの組み合わせ、からなる群より選択される、方法。
  27. 請求項１から１５のいずれか一項に記載の方法であって、前記第２フィーチャのフィーチャ開口部の幅は、１５ｎｍ～１００ｎｍの間である、方法。
  28. 請求項１から１５のいずれか一項に記載の方法であって、前記フィールド領域に蒸着された前記第２ハードマスク材料は、前記第２ハードマスク材料の前記方向性エッチング中に前記第１ハードマスク材料を保護する、方法。
  29. 請求項１から１５のいずれか一項に記載の方法であって、前記第２ハードマスク材料の蒸着および前記方向性エッチングは、同じツール内で実行される、方法。
  30. 請求項１から１５のいずれか一項に記載の方法であって、前記第２ハードマスク材料の蒸着および前記方向性エッチングは、真空を中断することなしに実行される、方法。
  31. 請求項１から１５のいずれか一項に記載の方法であって、前記第１ハードマスク材料は、フォトレジストおよびスピンオン炭素からなる群より選択される、方法。
  32. 請求項１から１５のいずれか一項に記載の方法であって、前記第１および第２フィーチャは、極紫外線リソグラフィによって形成される、方法。
  33. 請求項１から１５のいずれか一項に記載の方法であって、前記第１および第２フィーチャは、液浸リソグラフィによって形成される、方法。
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JP7199381B2 true JP7199381B2 (ja) 2023-01-05

Family

ID=64272020

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019563508A Active JP7199381B2 (ja) 2017-05-16 2018-05-15 リソグラフィにおける確率的な歩留まりへの影響の排除

Country Status (6)

Country Link
US (3) US10796912B2 (ja)
JP (1) JP7199381B2 (ja)
KR (2) KR102649013B1 (ja)
CN (1) CN110892509B (ja)
TW (2) TWI800414B (ja)
WO (1) WO2018213318A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102306612B1 (ko) 2014-01-31 2021-09-29 램 리써치 코포레이션 진공-통합된 하드마스크 프로세스 및 장치
US10115601B2 (en) * 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
US10795270B2 (en) * 2017-08-25 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of defect inspection
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10763083B2 (en) 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
KR102642011B1 (ko) 2018-03-30 2024-02-27 램 리써치 코포레이션 내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing)
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
CN109411415B (zh) * 2018-09-07 2021-04-30 上海集成电路研发中心有限公司 一种半导体结构的形成方法
US11921427B2 (en) 2018-11-14 2024-03-05 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
JP7229750B2 (ja) * 2018-12-14 2023-02-28 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
EP3719576A1 (en) * 2019-04-04 2020-10-07 IMEC vzw Resistless pattering mask
US11837471B2 (en) 2019-12-17 2023-12-05 Tokyo Electron Limited Methods of patterning small features
KR102431292B1 (ko) 2020-01-15 2022-08-09 램 리써치 코포레이션 포토레지스트 부착 및 선량 감소를 위한 하부층
CN113078043A (zh) * 2021-03-24 2021-07-06 长鑫存储技术有限公司 非晶碳膜的形成方法及半导体结构
US11550229B1 (en) * 2021-06-18 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Enhancing lithography operation for manufacturing semiconductor devices
US20220415648A1 (en) * 2021-06-28 2022-12-29 Applied Materials, Inc. Selective carbon deposition on top and bottom surfaces of semiconductor substrates

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016083A (ja) 2008-07-02 2010-01-21 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2013526061A (ja) 2010-04-30 2013-06-20 アプライド マテリアルズ インコーポレイテッド スタック欠陥率を改善するアモルファスカーボン堆積法
JP2013145874A (ja) 2011-12-21 2013-07-25 Imec Ｅｕｖフォトレジスト封入
JP2016131238A (ja) 2015-01-12 2016-07-21 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 原子スケールのａｌｄ（原子層堆積）プロセスとａｌｅ（原子層エッチング）プロセスとの統合
US20160293405A1 (en) 2015-04-02 2016-10-06 Tokyo Electron Limited Trench and hole patterning with euv resists using dual frequency capacitively coupled plasma (ccp)
JP2016208027A (ja) 2015-04-24 2016-12-08 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ コバルトのエッチバック
US20160379824A1 (en) 2015-06-23 2016-12-29 Lam Research Corporation Low roughness euv lithography
US20170069462A1 (en) 2015-09-04 2017-03-09 Lam Research Corporation Ale smoothness: in and outside semiconductor industry

Family Cites Families (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576755A (en) 1964-09-24 1971-04-27 American Cyanamid Co Photochromism in plastic film containing inorganic materials
US3442648A (en) 1965-06-16 1969-05-06 American Cyanamid Co Photographic dodging method
US3513010A (en) 1966-07-11 1970-05-19 Kalvar Corp Conversion foil
US3529963A (en) 1966-08-23 1970-09-22 Du Pont Image-yielding elements and processes
US3720515A (en) 1971-10-20 1973-03-13 Trw Inc Microelectronic circuit production
US4241165A (en) 1978-09-05 1980-12-23 Motorola, Inc. Plasma development process for photoresist
US4328298A (en) 1979-06-27 1982-05-04 The Perkin-Elmer Corporation Process for manufacturing lithography masks
JPS60115222A (ja) 1983-11-28 1985-06-21 Tokyo Ohka Kogyo Co Ltd 微細パタ−ン形成方法
US5077085A (en) 1987-03-06 1991-12-31 Schnur Joel M High resolution metal patterning of ultra-thin films on solid substrates
US4756794A (en) 1987-08-31 1988-07-12 The United States Of America As Represented By The Secretary Of The Navy Atomic layer etching
US4834834A (en) 1987-11-20 1989-05-30 Massachusetts Institute Of Technology Laser photochemical etching using surface halogenation
US4845053A (en) 1988-01-25 1989-07-04 John Zajac Flame ashing process for stripping photoresist
GEP20002074B (en) 1992-05-19 2000-05-10 Westaim Tech Inc Ca Modified Material and Method for its Production
JPH06326060A (ja) 1993-05-12 1994-11-25 Hitachi Ltd 固体表面加工方法
EP0635884A1 (de) * 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
TW276353B (ja) 1993-07-15 1996-05-21 Hitachi Seisakusyo Kk
US5534312A (en) 1994-11-14 1996-07-09 Simon Fraser University Method for directly depositing metal containing patterned films
US6007963A (en) 1995-09-21 1999-12-28 Sandia Corporation Method for extreme ultraviolet lithography
US6261938B1 (en) 1997-02-12 2001-07-17 Quantiscript, Inc. Fabrication of sub-micron etch-resistant metal/semiconductor structures using resistless electron beam lithography
US6348239B1 (en) 2000-04-28 2002-02-19 Simon Fraser University Method for depositing metal and metal oxide films and patterned films
WO2001059825A1 (en) * 2000-02-08 2001-08-16 Matrix Integrated Systems, Inc. Method for removing photoresist and residues from semiconductor device surfaces
US6517602B2 (en) 2000-03-14 2003-02-11 Hitachi Metals, Ltd Solder ball and method for producing same
US20040191423A1 (en) 2000-04-28 2004-09-30 Ruan Hai Xiong Methods for the deposition of silver and silver oxide films and patterned films
US20060001064A1 (en) 2000-04-28 2006-01-05 Hill Ross H Methods for the lithographic deposition of ferroelectric materials
JP2002015971A (ja) 2000-06-27 2002-01-18 Matsushita Electric Ind Co Ltd パターン形成方法及び半導体装置の製造装置
US6797439B1 (en) 2001-03-30 2004-09-28 Schott Lithotec Ag Photomask with back-side anti-reflective layer and method of manufacture
US6933673B2 (en) 2001-04-27 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Luminescent device and process of manufacturing the same
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
US6926957B2 (en) 2001-06-29 2005-08-09 3M Innovative Properties Company Water-based ink-receptive coating
JP2003213001A (ja) 2001-11-13 2003-07-30 Sekisui Chem Co Ltd 光反応性組成物
WO2003085709A1 (en) 2002-04-11 2003-10-16 Hoya Corporation Reflection type mask blank and reflection type mask and production methods for them
JP3806702B2 (ja) 2002-04-11 2006-08-09 Ｈｏｙａ株式会社 反射型マスクブランクス及び反射型マスク及びそれらの製造方法並びに半導体の製造方法
DE10219173A1 (de) 2002-04-30 2003-11-20 Philips Intellectual Property Verfahren zur Erzeugung von Extrem-Ultraviolett-Strahlung
JP2006504136A (ja) 2002-10-21 2006-02-02 ナノインク インコーポレーティッド ナノメートル・スケール設計構造、その製造方法および装置、マスク修復、強化、および製造への適用
JP4153783B2 (ja) 2002-12-09 2008-09-24 株式会社東芝 Ｘ線平面検出器
US7067407B2 (en) 2003-08-04 2006-06-27 Asm International, N.V. Method of growing electrical conductors
US7018469B2 (en) 2003-09-23 2006-03-28 Micron Technology, Inc. Atomic layer deposition methods of forming silicon dioxide comprising layers
GB0323805D0 (en) 2003-10-10 2003-11-12 Univ Southampton Synthesis of germanium sulphide and related compounds
US7126128B2 (en) 2004-02-13 2006-10-24 Kabushiki Kaisha Toshiba Flat panel x-ray detector
JP2006253282A (ja) 2005-03-09 2006-09-21 Ebara Corp 金属膜のパターン形成方法
US20060068173A1 (en) 2004-09-30 2006-03-30 Ebara Corporation Methods for forming and patterning of metallic films
US7885387B2 (en) 2004-12-17 2011-02-08 Osaka University Extreme ultraviolet light and X-ray source target and manufacturing method thereof
KR100607201B1 (ko) 2005-01-04 2006-08-01 삼성전자주식회사 극자외선 리소그래피 공정에서 웨이퍼 상의 임계 치수편차를 보정하는 방법
US7365026B2 (en) 2005-02-01 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. CxHy sacrificial layer for cu/low-k interconnects
US7868304B2 (en) 2005-02-07 2011-01-11 Asml Netherlands B.V. Method for removal of deposition on an optical element, lithographic apparatus, device manufacturing method, and device manufactured thereby
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
US7482280B2 (en) 2005-08-15 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a lithography pattern
US20070087581A1 (en) 2005-09-09 2007-04-19 Varian Semiconductor Equipment Associates, Inc. Technique for atomic layer deposition
US20070095367A1 (en) 2005-10-28 2007-05-03 Yaxin Wang Apparatus and method for atomic layer cleaning and polishing
US8664124B2 (en) 2005-10-31 2014-03-04 Novellus Systems, Inc. Method for etching organic hardmasks
US20070117040A1 (en) * 2005-11-21 2007-05-24 International Business Machines Corporation Water castable-water strippable top coats for 193 nm immersion lithography
JP2007207530A (ja) 2006-01-31 2007-08-16 Toshiba Corp 異方性導電膜及びこれを用いたｘ線平面検出器、赤外線平面検出器及び表示装置
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US8481423B2 (en) 2007-09-19 2013-07-09 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics
EP2203943A4 (en) 2007-10-12 2015-10-14 Omnipv Inc SOLAR MODULES WITH INCREASED EFFICIENCIES THROUGH THE USE OF SPECTRAL CONCENTRATORS
KR100921932B1 (ko) 2007-10-25 2009-10-15 포항공과대학교 산학협력단 다원자분자를 이용한 패터닝방법
US8153348B2 (en) 2008-02-20 2012-04-10 Applied Materials, Inc. Process sequence for formation of patterned hard mask film (RFP) without need for photoresist or dry etch
US7985513B2 (en) 2008-03-18 2011-07-26 Advanced Micro Devices, Inc. Fluorine-passivated reticles for use in lithography and methods for fabricating the same
US20090286402A1 (en) * 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
JP2009294439A (ja) 2008-06-05 2009-12-17 Toshiba Corp レジストパターン形成方法
JP5171422B2 (ja) 2008-06-19 2013-03-27 ルネサスエレクトロニクス株式会社 感光性組成物、これを用いたパターン形成方法、半導体素子の製造方法
US20090321707A1 (en) 2008-06-25 2009-12-31 Matthew Metz Intersubstrate-dielectric nanolaminate layer for improved temperature stability of gate dielectric films
WO2010007955A1 (ja) 2008-07-14 2010-01-21 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランク、および、ｅｕｖリソグラフィ用反射型マスク
US20100022078A1 (en) 2008-07-24 2010-01-28 Joerg Rockenberger Aluminum Inks and Methods of Making the Same, Methods for Depositing Aluminum Inks, and Films Formed by Printing and/or Depositing an Aluminum Ink
JP5085595B2 (ja) 2008-09-08 2012-11-28 株式会社東芝 コアシェル型磁性材料、コアシェル型磁性材料の製造方法、デバイス装置、およびアンテナ装置。
US7977235B2 (en) 2009-02-02 2011-07-12 Tokyo Electron Limited Method for manufacturing a semiconductor device with metal-containing cap layers
JP5193121B2 (ja) 2009-04-17 2013-05-08 東京エレクトロン株式会社 レジスト塗布現像方法
US7759239B1 (en) 2009-05-05 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing a critical dimension of a semiconductor device
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
US20100304027A1 (en) 2009-05-27 2010-12-02 Applied Materials, Inc. Substrate processing system and methods thereof
JP5813303B2 (ja) 2009-11-20 2015-11-17 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
US8247332B2 (en) * 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US20110139748A1 (en) 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US9257274B2 (en) * 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
US8524612B2 (en) 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
TW201224190A (en) 2010-10-06 2012-06-16 Applied Materials Inc Atomic layer deposition of photoresist materials and hard mask precursors
US20120100308A1 (en) 2010-10-25 2012-04-26 Asm America, Inc. Ternary metal alloys with tunable stoichiometries
US8470711B2 (en) 2010-11-23 2013-06-25 International Business Machines Corporation Tone inversion with partial underlayer etch for semiconductor device formation
US8836082B2 (en) 2011-01-31 2014-09-16 Brewer Science Inc. Reversal lithography approach by selective deposition of nanoparticles
US8778816B2 (en) 2011-02-04 2014-07-15 Applied Materials, Inc. In situ vapor phase surface activation of SiO2
JP5708522B2 (ja) 2011-02-15 2015-04-30 信越化学工業株式会社 レジスト材料及びこれを用いたパターン形成方法
WO2012118847A2 (en) 2011-02-28 2012-09-07 Inpria Corportion Solution processible hardmarks for high resolusion lithography
CN103502506B (zh) 2011-04-29 2016-06-08 应用材料公司 用于在涂覆工艺中钝化柔性基板的装置和方法
FR2975823B1 (fr) * 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
EP2729844B1 (en) 2011-07-08 2021-07-28 ASML Netherlands B.V. Lithographic patterning process and resists to use therein
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
US8741775B2 (en) * 2011-07-20 2014-06-03 Applied Materials, Inc. Method of patterning a low-K dielectric film
TWI541377B (zh) 2011-11-04 2016-07-11 Ａｓｍ國際股份有限公司 形成摻雜二氧化矽薄膜的方法
US8808561B2 (en) 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US8809994B2 (en) * 2011-12-09 2014-08-19 International Business Machines Corporation Deep isolation trench structure and deep trench capacitor on a semiconductor-on-insulator substrate
US20130177847A1 (en) 2011-12-12 2013-07-11 Applied Materials, Inc. Photoresist for improved lithographic control
US8883028B2 (en) 2011-12-28 2014-11-11 Lam Research Corporation Mixed mode pulsing etching in plasma processing systems
SG193093A1 (en) 2012-02-13 2013-09-30 Novellus Systems Inc Method for etching organic hardmasks
CN104284776B (zh) 2012-05-14 2016-01-06 柯尼卡美能达株式会社 气体阻隔性膜、气体阻隔性膜的制造方法及电子设备
SG195494A1 (en) 2012-05-18 2013-12-30 Novellus Systems Inc Carbon deposition-etch-ash gap fill process
SG2013083241A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Conformal film deposition for gapfill
JP6035117B2 (ja) 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US8969997B2 (en) * 2012-11-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures and methods of forming the same
JP5918108B2 (ja) 2012-11-16 2016-05-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8927989B2 (en) 2012-11-28 2015-01-06 International Business Machines Corporation Voltage contrast inspection of deep trench isolation
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US9337068B2 (en) * 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
JP5913077B2 (ja) 2012-12-18 2016-04-27 信越化学工業株式会社 ポジ型レジスト材料及びこれを用いたパターン形成方法
US9304396B2 (en) * 2013-02-25 2016-04-05 Lam Research Corporation PECVD films for EUV lithography
US9607904B2 (en) 2013-03-11 2017-03-28 Intermolecular, Inc. Atomic layer deposition of HfAlC as a metal gate workfunction material in MOS devices
US9632411B2 (en) 2013-03-14 2017-04-25 Applied Materials, Inc. Vapor deposition deposited photoresist, and manufacturing and lithography systems therefor
US8940646B1 (en) 2013-07-12 2015-01-27 Lam Research Corporation Sequential precursor dosing in an ALD multi-station/batch reactor
US9362163B2 (en) 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
KR102399752B1 (ko) 2013-09-04 2022-05-20 도쿄엘렉트론가부시키가이샤 유도 자기 조립용 화학 템플릿을 생성하기 위한 경화 포토레지스트의 자외선을 이용한 박리
US9372402B2 (en) 2013-09-13 2016-06-21 The Research Foundation For The State University Of New York Molecular organometallic resists for EUV
US9405204B2 (en) 2013-09-18 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of overlay in extreme ultra-violet (EUV) lithography
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
JP6347695B2 (ja) 2013-11-20 2018-06-27 東京エレクトロン株式会社 被エッチング層をエッチングする方法
KR102306612B1 (ko) 2014-01-31 2021-09-29 램 리써치 코포레이션 진공-통합된 하드마스크 프로세스 및 장치
WO2015146749A1 (ja) 2014-03-26 2015-10-01 東レ株式会社 半導体装置の製造方法及び半導体装置
US10685846B2 (en) 2014-05-16 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit fabrication with pattern-reversing process
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
GB201412201D0 (en) 2014-07-09 2014-08-20 Isis Innovation Two-step deposition process
US9768033B2 (en) 2014-07-10 2017-09-19 Tokyo Electron Limited Methods for high precision etching of substrates
US9520294B2 (en) 2014-08-29 2016-12-13 Applied Materials, Inc. Atomic layer etch process using an electron beam
EP3230294B1 (en) 2014-10-23 2021-06-30 Inpria Corporation Organometallic solution based high resolution patterning compositions
US9609730B2 (en) * 2014-11-12 2017-03-28 Lam Research Corporation Adjustment of VUV emission of a plasma via collisional resonant energy transfer to an energy absorber gas
US9551924B2 (en) 2015-02-12 2017-01-24 International Business Machines Corporation Structure and method for fixing phase effects on EUV mask
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
SG10201604524PA (en) 2015-06-05 2017-01-27 Lam Res Corp ATOMIC LAYER ETCHING OF GaN AND OTHER III-V MATERIALS
US9659771B2 (en) * 2015-06-11 2017-05-23 Applied Materials, Inc. Conformal strippable carbon film for line-edge-roughness reduction for advanced patterning
US9620376B2 (en) 2015-08-19 2017-04-11 Lam Research Corporation Self limiting lateral atomic layer etch
EP4273625A3 (en) 2015-10-13 2024-02-28 Inpria Corporation Organotin oxide hydroxide patterning compositions, precursors, and patterning
KR20170050056A (ko) 2015-10-29 2017-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9996004B2 (en) 2015-11-20 2018-06-12 Lam Research Corporation EUV photopatterning of vapor-deposited metal oxide-containing hardmasks
US9633838B2 (en) 2015-12-28 2017-04-25 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US20180308687A1 (en) 2017-04-24 2018-10-25 Lam Research Corporation Euv photopatterning and selective deposition for negative pattern mask
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
TW202016279A (zh) 2018-10-17 2020-05-01 美商英培雅股份有限公司 圖案化有機金屬光阻及圖案化的方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016083A (ja) 2008-07-02 2010-01-21 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2013526061A (ja) 2010-04-30 2013-06-20 アプライド マテリアルズ インコーポレイテッド スタック欠陥率を改善するアモルファスカーボン堆積法
JP2013145874A (ja) 2011-12-21 2013-07-25 Imec Ｅｕｖフォトレジスト封入
JP2016131238A (ja) 2015-01-12 2016-07-21 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 原子スケールのａｌｄ（原子層堆積）プロセスとａｌｅ（原子層エッチング）プロセスとの統合
US20160293405A1 (en) 2015-04-02 2016-10-06 Tokyo Electron Limited Trench and hole patterning with euv resists using dual frequency capacitively coupled plasma (ccp)
JP2016208027A (ja) 2015-04-24 2016-12-08 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ コバルトのエッチバック
US20160379824A1 (en) 2015-06-23 2016-12-29 Lam Research Corporation Low roughness euv lithography
US20170069462A1 (en) 2015-09-04 2017-03-09 Lam Research Corporation Ale smoothness: in and outside semiconductor industry

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