KR102649013B1 - 리소그래피에서 확률적 수율 영향 제거 - Google Patents

리소그래피에서 확률적 수율 영향 제거 Download PDF

Info

Publication number
KR102649013B1
KR102649013B1 KR1020197037210A KR20197037210A KR102649013B1 KR 102649013 B1 KR102649013 B1 KR 102649013B1 KR 1020197037210 A KR1020197037210 A KR 1020197037210A KR 20197037210 A KR20197037210 A KR 20197037210A KR 102649013 B1 KR102649013 B1 KR 102649013B1
Authority
KR
South Korea
Prior art keywords
feature
hard mask
mask material
substrate
photoresist
Prior art date
Application number
KR1020197037210A
Other languages
English (en)
Other versions
KR20190142426A (ko
Inventor
네이더 샴마
리처드 와이즈
정이 유
사만다 탄
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Priority to KR1020247008575A priority Critical patent/KR20240038826A/ko
Publication of KR20190142426A publication Critical patent/KR20190142426A/ko
Application granted granted Critical
Publication of KR102649013B1 publication Critical patent/KR102649013B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70008—Production of exposure light, i.e. light sources
    • G03F7/70033—Production of exposure light, i.e. light sources by plasma extreme ultraviolet [EUV] sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Saccharide Compounds (AREA)

Abstract

리소그래피 패터닝된 기판들 상에 종횡비 종속 증착 및 종횡비 독립 에칭의 사이클들을 수행하기 위한 방법들 및 장치들이 본 명세서에 기술되었다. 방법들은 리소그래피에 의해 형성되고 부분적으로 형성된 피처들 간의 피처 깊이들 및/또는 종횡비들의 변화를 감소시키기 위해 적합하고, 일부 부분적으로 형성된 피처들은 확률적인 영향들로 인해 부분적으로 형성된다. 방법들 및 장치들은 EUV 리소그래피 이후 포토레지스트를 가지는 기판을 프로세싱하기 적합하다. 일부 방법들은 플라즈마 향상된 CVD에 의한 증착 및 ALE에 의한 방향성 에칭의 사이클들을 수반한다.

Description

리소그래피에서 확률적 수율 영향 제거
관련된 출원들에 대한 교차 참조
본 출원은 명칭이 “ELIMINATING YIELD IMPACT OF STOCHASTICS IN EUV LITHOGRAPHY” 이며 2017년 5월 16일에 출원된 미국 특허 가출원 번호 제 62/506,803 호의 이익을 주장하는, 명칭이 “ELIMINATING YIELD IMPACT OF STOCHASTICS IN LITHOGRAPHY” 이며 2018년 5월 14일에 출원된 미국 특허 출원 번호 제 15/979,340 호의 이익을 주장하고, 이 출원들은 출원들의 전체가 그리고 모든 목적들을 위해 본 명세서에 참조로 인용된다.
패터닝 방법들은 반도체 프로세싱에서 대단히 중요하다. 특히, EUV (Extreme Ultraviolet) 리소그래피는 리소그래픽 기술을 광학적 한계들을 넘어서 확장하고, 작은 임계 치수 (Critical Dimension) 의 피처들을 패터닝하기 위해 현재 포토리소그래피 방법들을 대체하도록 탐구되었다. 현재 EUV 리소그래피 방법들은 불량한 에지 거칠기 및 약한 패턴들을 발생시키고 결국 기판을 쓸모없게 만들 수도 있다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시하기 위한 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
반도체 기판들을 프로세싱하기 위한 방법들 및 장치들이 본 명세서에 기술되었다. 일 양태는 반도체 기판들을 프로세싱하기 위한 방법을 수반하고, 방법은: 제 1 피처가 리소그래피에 의해 부분적으로 형성되고 하단부를 포함하고, 제 1 하드 마스크 재료는 제 1 피처와 제 2 피처의 피처 개구부들 사이에 필드 영역을 포함하는, 제 1 하드 마스크 재료의 리소그래피에 의해 형성된 제 1 피처 및 제 2 피처를 가지는 기판을 제공하는 단계; 제 1 피처에서 제 2 하드 마스크 재료의 두께보다 두꺼운 두께로 필드 영역 상에 제 2 하드 마스크 재료를 우선적으로 형성하기 충분한 지속기간 동안 제 1 하드 마스크 재료 위에 제 2 하드 마스크 재료를 증착하는 단계; 및 제 1 피처의 하단부에서 재료를 제거하도록 제 2 하드 마스크 재료를 방향성 에칭하는 단계로서, 이에 의해 제 1 피처의 하단부에서 재료는 제 1 하드 마스크 재료 또는 제 2 하드 마스크 재료인, 상기 제 1 피처의 상기 하단부에서 재료를 제거하도록 상기 제 2 하드 마스크 재료를 방향성 에칭하는 단계를 포함한다.
다양한 실시예들에서, 방향성 에칭하는 단계는 제 2 하드 마스크 재료를 통해 에칭하도록 그리고 제 1 피처의 하단부에서 제 1 하드 마스크 재료 아래의 제 3 하드 마스크 재료를 노출하도록 수행된다. 일부 실시예들에서, 제 2 피처의 하단부는 제 1 하드 마스크 재료 아래에 제 3 하드 마스크 재료를 포함한다.
다양한 실시예들에서, 제 1 피처 및 상기 제 2 피처 내로 증착되는 제 2 하드 마스크 재료의 양은 제 1 피처의 종횡비 및 제 2 피처의 종횡비에 종속된다.
다양한 실시예들에서, 방향성 에칭하는 단계는 상기 제 1 피처의 종횡비 및 상기 제 2 피처의 종횡비에 독립적으로 수행된다.
다양한 실시예들에서, 제 1 피처의 종횡비는 제 2 피처의 종횡비와 상이하다.
다양한 실시예들에서, 제 1 피처의 깊이는 제 2 피처의 깊이와 상이하다.
다양한 실시예들에서, 제 1 피처는 리소그래피 동안 노출이 부족하다.
다양한 실시예들에서, 증착하는 단계 및 방향성 에칭하는 단계 이후 제 1 피처의 임계 치수 (critical dimension) 는 증착하는 단계 및 방향성 에칭하는 단계 전에 제 2 피처의 임계 치수의 약 0.5 ％ 내지 약 1 ％ 내이다.
다양한 실시예들에서, 증착하는 단계 및 방향성 에칭하는 단계 이후 제 1 피처의 종횡비는 증착하는 단계 및 방향성 에칭하는 단계 전에 제 2 피처의 종횡비의 약 1 ％ 내지 약 10 ％ 내이다.
다양한 실시예들에서, 증착 및 방향성 에칭하는 단계 이후 제 1 피처 및 제 2 피처의 평균 임계 치수는 약 15 nm이다.
다양한 실시예들에서, 증착 및 방향성 에칭하는 단계 이후 기판 상의 제 1 피처 및 제 2 피처에 걸친 임계 치수의 변화는 리소그래피로 규정된 이후 제 1 피처 및 제 2 피처에 걸친 임계 치수의 변화보다 작다.
다양한 실시예들에서, 제 1 피처의 하단부에서 제 1 하드 마스크 재료의 제거를 감소시키기 충분한 사이클들로 제 2 하드 마스크 재료의 증착 및 제 2 하드 마스크 재료의 방향성 에칭 단계를 반복한다. 예를 들어, 제 2 피처의 사이클들 각각에서 증착된 제 2 하드 마스크 재료는 제 1 하드 마스크 재료의 아래에 놓인 재료가 에칭되는 것으로부터 보호하고, 사이클 각각에서 방향성 에칭하는 단계는 제 1 피처의 깊이와 제 2 피처의 깊이 사이 차가 0에 근접하도록 제 1 피처의 하단부에서 제 1 하드 마스크 재료를 제거한다.
다양한 실시예들에서, 제 2 하드 마스크 재료를 방향성 에칭하는 단계는 개질된 표면을 형성하도록 제 2 하드 마스크 재료를 에칭 종에 노출시키고, 개질된 표면을 제거하기 위해 바이어스를 인가하는 동안 에칭 종 없이 불활성 가스 분위기에서 플라즈마를 점화시킴으로써 수행된다. 예를 들어, 일부 실시예들에서, 제 2 하드 마스크 재료는 플라즈마에 노출될 때 제 2 하드 마스크 재료의 개질된 표면에서 재료의 약 5 nm 내지 약 10 nm를 제거하기 충분한 지속기간 동안 에칭 종에 노출된다.
다양한 실시예들에서, 제 2 하드 마스크 재료를 증착하는 단계는 CVD (Chemical Vapor Deposition) 에 의해 형성된다.
다양한 실시예들에서, 제 2 하드 마스크 재료를 증착하는 단계는 플라즈마 향상된 CVD에 의해 형성된다.
다양한 실시예들에서, 제 2 하드 마스크 재료는 탄소-함유 재료이다. 예를 들어, 탄소-함유 재료는 원소 주기율표 III, IV, V, VI, 또는 VII 족으로부터 산소, 질소, 불소, 실리콘, 주석, 또는 임의의 다른 적합한 원소들로 구성된 그룹으로부터 선택된 원소로 도핑된, 임의의 하나 이상의 비정질 탄소로 도핑될 수도 있다.
다양한 실시예들에서, 제 2 하드 마스크 재료는 실리콘-함유 재료이다. 다양한 실시예들에서, 실리콘-함유 재료는 실리콘 이산화물 또는 실리콘 질화물이다.
다양한 실시예들에서, 제 2 하드 마스크 재료는 제 1 하드 마스크 재료와 상이한 구성을 가진다.
다양한 실시예들에서, 제 2 하드 마스크 재료는 제 1 하드 마스크 재료의 구조와 상이한 격자 구조를 가진다.
다양한 실시예들에서, 제 2 하드 마스크 재료는 주석 산화물 또는 주석 (II) 산화물 (SnO), 산화 제 2 주석 또는 주석 (IV) 산화물 (SnO2) 이다.
다양한 실시예들에서, 기판은 제 1 하드 마스크 재료 아래에 있는 제 3 하드 마스크 재료를 포함한다. 예를 들어, 제 2 하드 마스크 재료는 제 2 하드 마스크 재료의 에칭 레이트가 제 3 하드 마스크 재료보다 적어도 3 배 크도록 제 3 하드 마스크 재료에 관한 에칭 선택도를 가질 수도 있다. 다양한 실시예들에서, 제 3 하드 마스크 재료는 실리콘 산화질화물, 실리콘-함유 반사-방지 코팅 재료, 스핀-온 (spin-on) 글라스, 하단부 반사-방지 코팅 재료, 주석 산화물, 주석 질화물, 주석 황화물, 납 산화물, 납 질화물, 및 납 황화물 중 임의의 하나 이상이다.
다양한 실시예들에서, 제 2 피처의 피처 개구부의 폭은 약 15 nm 내지 약 100 nm이다.
다양한 실시예들에서, 필드 영역 상에 증착된 제 2 하드 마스크 재료는 제 2 하드 마스크 재료의 방향성 에칭 동안 제 1 하드 마스크 재료를 보호한다.
다양한 실시예들에서, 제 2 하드 마스크 재료를 증착하는 단계 및 방향성 에칭 단계는 동일한 툴 (tool) 에서 수행된다.
다양한 실시예들에서, 제 2 하드 마스크 재료를 증착하는 단계 및 방향성 에칭 단계는 진공 파괴 없이 수행된다.
다양한 실시예들에서, 제 1 하드 마스크 재료는 포토레지스트 및 스핀-온 탄소로 구성된 그룹으로부터 선택된다.
다양한 실시예들에서, 제 1 피처 및 제 2 피처는 EUV 리소그래피에 의해 형성된다.
다양한 실시예들에서, 제 1 피처 및 제 2 피처는 액침 (immersion) 리소그래피에 의해 형성된다.
또 다른 양태는 반도체 기판들을 프로세싱하는 방법을 수반하고, 방법은: 패터닝된 포토레지스트를 가지는 기판을 제공하고, 패터닝된 포토레지스트는 제 1 피처 및 제 2 피처를 포함하고, 이에 의해 제 1 피처는 부분적으로 규정되고 제 1 피처의 하단부에서 포토레지스트를 포함하는, 패터닝된 포토레지스트를 가지는 기판을 제공하는 단계; 기판의 제공 이후, 포토레지스트 상에 우선적으로 탄소-함유 재료를 증착하는 단계로서, 보다 많은 탄소-함유 재료가 제 1 피처의 하단부에서보다 제 2 피처의 하단부에서 증착되는, 기판 제공 이후, 포토레지스트 상에 우선적으로 탄소-함유 재료를 증착하는 단계; 및 탄소-함유 재료의 증착 이후, 기판의 노출된 표면들 상에 원자 층 에칭 (ALE : Atomic Layer Etching) 을 수행하는 단계를 포함한다.
다양한 실시예들에서, ALE는: 기판의 노출된 표면들을 에칭 종에 노출시키고, 기판의 노출된 표면들의 표면을 개질하기 위해 바이어스를 인가하는 동안 플라즈마를 점화하고 개질된 표면을 형성하고, 개질된 표면을 개질된 표면을 제거하기 충분한 지속기간 동안 제 2 플라즈마에 노출시키는 단계에 의해 수행된다. 다양한 실시예들에서, 바이어스는 개질된 표면을 제 2 플라즈마에 노출시킬 때 인가된다. 다양한 실시예들에서, 개질된 표면들은 개질된 표면들 아래에 스퍼터링 재료 없이 에칭된다. 다양한 실시예들에서, 기판의 노출된 표면을 에칭 종들에 노출시키는 단계는 헬륨, 아르곤, 네온, 크립톤, 및 크세논 중 임의의 하나 이상과 같은 희석용 불활성 가스를 도입하는 단계를 더 포함한다.
다양한 실시예들에서, 기판은 상기 포토레지스트에 인접하고 아래에 있는 하부 층을 더 포함하고, 상기 탄소-함유 재료는 상기 하부 층의 노출된 영역들 상에 증착되지 않도록 우선적으로 증착된다.
다양한 실시예들에서, 포토레지스트 상에 선택적으로 증착된 탄소-함유 재료는 ALE에 노출될 때 포토레지스트보다 느린 에칭 레이트를 가진다.
다양한 실시예들에서, ALE 동안 포토레지스트의 에칭 레이트는 탄소-함유 재료의 에칭 레이트보다 빠르다.
다양한 실시예들에서, ALE는 포토레지스트를 이방성으로 제거한다.
다양한 실시예들에서, 제 1 피처 및 제 2 피처의 증착 두께는 제 1 피처 및 제 2 피처의 종횡비에 종속된다.
다양한 실시예들에서, 포토레지스트는 원자외선 (DUV : Deep Ultraviolet) 리소그래피에 의해 패터닝된다.
다양한 실시예들에서, 포토레지스트는 극자외선 (EUV) 리소그래피에 의해 패터닝된다.
다양한 실시예들에서, 포토레지스트는 액침 리소그래피에 의해 패터닝된다. 예를 들어, 일부 실시예들에서, 액침 리소그래피는 포토레지스트를 불화 아르곤에 노출하는 단계를 포함한다.
다양한 실시예들에서, 기판의 포토레지스트 상에 탄소-함유 재료를 우선적으로 증착하는 단계는 메탄을 도입하는 것을 더 포함한다.
다양한 실시예들에서, 우선적으로 증착하고 ALE를 수행하는 단계는 제 1 피처가 제 2 피처와 동일한 임계 치수를 가질 때까지 사이클로 반복된다.
또 다른 양태는 반도체 기판들을 프로세싱하기 위한 방법을 수반하고, 방법은: 패터닝된 포토레지스트를 가지는 기판을 제공하는 단계로서, 패터닝된 포토레지스트는 제 1 피처 및 제 2 피처를 포함하고, 이에 의해 제 1 피처의 피처 깊이는 패터닝된 포토레지스트의 두께보다 얇은, 패터닝된 포토레지스트를 가지는 기판을 제공하는 단계; 기판의 제공 이후, 플라즈마 향상된 CVD에 의해 패터닝된 포토레지스트 위에 탄소-함유 재료를 증착하는 단계; 및 탄소-함유 재료의 증착 이후, 개질된 표면들을 형성하도록 기판에 노출된 표면들의 표면을 개질함으로써 개질된 표면들을 에칭하여 기판을 에칭하는 단계를 포함한다.
다양한 실시예들에서, 방법은 또한 기판을 제공하는 단계 전에, 극자외선 (EUV) 리소그래피에 의해 패터닝된 포토레지스트를 형성하는 단계를 포함한다.
방법은 또한 사이클들 각각이 패터닝된 포토레지스트의 두께에 접근하기 위해 제 1 피처의 피처 깊이를 유발하도록 사이클로 증착 및 에칭하는 단계를 반복하는 단계를 포함할 수도 있다.
다양한 실시예들에서, 방법은 약 0 ℃ 내지 약 60 ℃의 기판 온도에서 수행된다. 다양한 실시예들에서, 증착된 탄소-함유 재료는 원소 주기율표의 III, IV, V, VI, 또는 VII 족으로부터 선택된 원소와 같은 도펀트 (dopant) 로 도핑된다. 다양한 실시예들에서, 도펀트는 탄소-함유 재료의 목표된 에칭 레이트 및 응력 특성들에 기초하여 선택된다.
또 다른 양태는 반도체 기판들을 프로세싱하기 위한 장치를 포함하고, 장치는: 하나 이상의 프로세스 챔버들을 포함하고, 프로세스 챔버들 각각은 척을 포함하는, 하나 이상의 프로세스 챔버들; 프로세스 챔버들 내로 그리고 흐름-제어 하드웨어와 연관된 하나 이상의 가스 유입구들; 플라즈마 생성기; 및 적어도 하나의 프로세서 및 메모리를 가지는 제어기를 포함하고, 이에 의해 적어도 하나의 프로세서 및 메모리가 서로 통신하여 연결되고, 적어도 하나의 프로세서는 흐름-제어 하드웨어와 적어도 동작하여 연결되고, 그리고 메모리는: 하드 마스크 증착 전구체의 도입을 유발하는 단계; 하드 마스크 증착 전구체의 도입 이후, 하드 마스크 증착 전구체의 도입의 중단을 유발하는 단계; 하드 마스크 증착 전구체의 도입 중단 이후, 개질 (modification) 가스의 도입을 유발하는 단계; 및 개질 가스의 도입 이후, 불활성 가스의 도입 및 플라즈마의 생성을 유발하는 단계에 의해 적어도 흐름-제어 하드웨어를 제어하도록 적어도 하나의 프로세서를 제어하기 위해 컴퓨터-실행가능한 인스트럭션들을 저장하고 하드 마스크 증착 전구체, 개질 가스, 및 불활성 가스의 도입은 진공 파괴 없이 수행된다.
다양한 실시예들에서, 하드 마스크 증착 전구체는 탄소-함유 재료를 증착하도록 사용되는 탄소-함유 전구체이다. 다양한 실시예들에서, 장치는 2 이상의 사이클들로 하드 마스크 증착 전구체, 개질 가스, 및 불활성 가스의 도입의 반복을 유발하기 위한 인스트럭션들을 더 포함한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 추가로 기술된다.
도 1a 및 도 1b는 각각의 리소그래피 이전 그리고 이후 기판의 개략적인 예시들이다.
도 2는 기판 상의 막의 ALE의 예의 개략적인 예시이다.
도 3은 개시된 실시예들에 따라 수행된 예시적인 동작들의 프로세스 흐름도이다.
도 4a 내지 도 4e는 개시된 특정한 실시예들을 수행하기 위한 다양한 단계들에서 기판들의 개략적인 예시들이다.
도 5는 개시된 실시예들에 따라 수행된 예시적인 동작들의 프로세스 흐름도이다.
도 6은 개시된 특정한 실시예들을 수행하기 위한 예시적인 프로세스 챔버의 개략적인 도면이다.
도 7은 개시된 특정한 실시예들을 수행하기 위한 예시적인 프로세스 장치의 개략적인 도면이다.
도 8은 실험에서 수행된 개시된 특정한 실시예들에 따라 수행된 기법 및 증착 기법에 대해 국부 임계 치수 균일성 대 (versus) 에칭 검사 이후 임계 치수의 그래프이다.
이하의 기술에서, 제시된 실시예들의 철저한 이해를 제공하기 위해 수많은 구체적인 상세들이 제시된다. 개시된 실시예들은 이들 구체적인 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들과 함께 기술될 것이지만, 개시된 실시예들을 제한하기 위해 의도되지 않았다는 것이 이해될 것이다.
아래에 개시된 구현예들은 웨이퍼, 기판, 또는 다른 워크피스 (work piece) 와 같은 기판 상에 재료의 증착을 기술한다. 워크피스는 다양한 형태들, 크기들, 및 재료들로 이루어질 수도 있다. 이 출원에서, 용어 “반도체 웨이퍼”, “웨이퍼”, “기판”, “웨이퍼 기판”, 및 “부분적으로 제조된 집적 회로” 들은 상호 교환 가능하게 사용된다. 당업자는 용어 “부분적으로 제조된 집적 회로” 가 그 위에서의 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있는 것을 이해할 것이다. 반도체 디바이스 산업에서 사용되는 웨이퍼 또는 기판은 일반적으로 200 mm, 또는 300 mm, 또는 450 mm의 직경을 갖는다. 달리 언급되지 않는 한, 본 명세서에 언급된 프로세싱 세부 사항들 (예를 들어, 플로우 레이트, 전력 레벨 등) 은 300 mm 직경의 기판들을 프로세싱하고, 또는 300 mm 직경의 기판들을 프로세싱하도록 구성된 처리 챔버들과 관련되며, 다른 크기들의 기판들 또는 챔버들에 대해 적절하게 스케일링될 수 있다. 반도체 웨이퍼들 이외에, 본 명세서에 개시된 구현예들과 함께 사용될 수도 있는 다른 워크피스들은 인쇄 회로 기판 등과 같은 다양한 물품들을 포함한다. 프로세스들 및 장치들은 반도체 디바이스들, 디스플레이들, LED들, 광전지 패널들 등의 제조에 사용될 수 있다.
반도체 프로세싱에서 박막들의 패터닝은 보통 반도체들의 제조 및 제작에서 대단히 중요한 동작이다. 패터닝은 193 nm 리소그래피와 같은 리소그래피를 수반한다. 리소그래피를 위한 스택 (stack) 들은 보통 스핀-온 방법들에 의해 하드마스크 상에 증착된 포토레지스트 층을 포함한다. 하드마스크는 보통 하나의 조성물로 만들어지고, 하드 마스크 자체는 타겟 층 상에 증착된다. 포토리소그래피에서, 패턴들은 광자들을 광자 소스로부터 마스크 상으로 방출하고 패턴을 감광성 포토레지스트 상에 인쇄하여, 패턴을 형성하도록 포토레지스트의 특정한 부분들을 제거하는 포토레지스트에서 화학 반응을 유발함으로써 인쇄된다. 일부 리소그래피에서, 포토레지스트와 부딪칠 수도 있는 광자들의 수는 가변할 수도 있다. 많은 실시들에서, 광자 각각이 보다 적은 에너지를 운반하는 것과 함께 다수의 광자들이 포토레지스트와 부딪친다. 다수의 광자들이 사용될 수도 있기 때문에, 일부 스트레이 (stray) 광자들로 인한 에러는 결과로 규정된 패턴에 실질적으로 영향을 미치지 않는다.
디바이스가 축소됨에 따라, 보다 작은 피처들을 인쇄하기 위한 필요가 증가한다. 일부 포토리소그래피와 함께 사용하기 위해 다중 패터닝 기술들이 개발되어 왔지만, 다중 패터닝은 복수의 층들의 증착 및 에칭 프로세스들을 사용한다. 발전된 반도체 집적 회로들 (ICs : Integrated Circuits) 및 다른 디바이스들 상의 피처들의 스케일링은 리소그래피를 보다 작은 이미징 소스 파장들로 이동하게 함으로써 분해능을 향상시켰다.
극 자외선 (EUV) 리소그래피는 리소그래피의 분해능 한계들을 확장하기 위한 잠재적인 기술로 간주된다. EUV 리소그래피는, 또한 스캐너들로서 지칭되는 최첨단 리소그래피 툴들에서 약 13.5 nm 파장의 EUV 광 소스들을 사용하여 포토레지스트 상에 보다 작은 패턴들을 인쇄하기 위해 개발되었다. EUV 방사선은, 석영과 물을 포함하는 광범위 재료들에 강력하게 흡수되고, 따라서 일부 경우들에서 진공에서 동작한다.
EUV 리소그래피에서, 보다 짧은 파장의 광자들이 사용되면, 보다 적은 광자들이 소스로부터 방출되고 따라서 보다 적은 광자들이 패턴을 형성하기 위해 포토레지스트와 부딪친다. 각각의 광자들은 일부 다른 리소그래피 방법들에서 사용되는 광자들보다 높은 에너지를 운반한다. 또한, EUV 리소그래피에서 보다 적은 보다 높은 에너지의 광자들이 포토레지스트에 부딪치고, 따라서 감광성 사이트들 (sites) 을 놓치는 약간의 스트레이 광자들은 규정된 패턴에서 보다 큰 에러를 유발할 수도 있다. 보다 낮은 에너지의 광자들이 사용되고 약간의 스트레이 광자들이 패턴에 실질적으로 영향을 미치지 않을 수도 있는 일부 리소그래피 방법들과 비교하여, EUV 리소그래피에서 광자들로 인한 확률적 영향이 특히 중요하다. 디바이스가 축소됨에 따라, 보다 적은 광자들의 사용은 형성되는 모든 피처가 반드시 동일한 수의 광자들에 노출되는 것은 아니기 때문에, 형성된 피처들의 보다 높은 가변성의 정도를 발생시킨다. 추가적으로, 광자들이 균일하게 분산되지 않을 수도 있고 조밀하지 않을 수도 있으며, 따라서 웨이퍼의 표면에 걸쳐 피처 형성의 가변성을 발생시킨다. 포토레지스트는 또한 광자들을 다르게 흡수할 수도 있고, 따라서 동일한 포토레지스트의 다른 영역들에서 부분적으로 규정된 피처들을 형성하는 동안 포토레지스트의 일부 영역들에서 완전하고 잘 규정된 피처들을 형성한다. 광자 또는 감광제 샷 노이즈의 영향들은 단지 수 나노미터들의 범위 (길이 스케일) 에 걸쳐 (국부적으로) 관찰된다. 이는 보다 큰 길이의 스케일들 (예를 들어, 밀리미터들 또는 센티미터들) 에서 동작하기 때문에 현재 프로세스 제어 방법론들, 스킴들 (schemes), 툴들, 및 알고리즘들을 보상하기 특히 어렵다.
따라서, 일부 EUV 리소그래피 방법들은 궁극적으로 기판을 쓸모없게 만들 수도 있는 불량한 에지 거칠기, 왜곡된 패턴들, 및 일관성 없는 피처 크기들을 발생시킨다. 불량한 에지 거칠기는 주로 입사 광자들 및 포토레지스트 내부의 흡수된 EUV 광자들의 확률적인 변동의 결과이다. 에지 거칠기 문제를 뒷받침하는 다른 요인들은 포토레지스트 막에서 감광제 분자들의 랜덤 분포뿐만 아니라 현상액에 용해되고 후속하여 현상 프로세스에서 제거되는 포토 레지스트 폴리머 (polymer) 사슬 길이들의 가변성을 포함한다. 이러한 확률적 프로세스는, 리소그래피 프로세스 이후 비아 홀 (via hole) 내부에 상당한 포토레지스트 잔여물을 초래할 수 있고, 따라서 수 억에서 수 조 비아들 (vias) 을 활용하는 발전된 칩 설계들에서 매우 큰 비아 어레이들의 개방 회로 전기적 고장 (수율 손실) 에 악영향을 가질 수도 있다.
EUV 리소그래피가 도 1a 및 도 1b에 관하여 기술되었지만, 특정한 개시된 실시예들이 임의의 유형의 리소그래피에 노출된 임의의 기판들을 프로세싱하기 위해 적합한 것이 이해될 것이다. 일부 실시예들에서, 특정한 개시된 실시예들은 또한 에칭이 기판에 걸쳐 일관되지 않아 부분적으로 규정된 피처들 및 일부 완전히 규정된 피처들을 발생시키는 다른 기법들에 의해 이전에 에칭된 기판들을 프로세싱하는 데 적합할 수도 있다.
도 1a는 유리 기판 (101), 다층 거울 (103), 및 기판 스택에서 EUV 포토레지스트 (111)를 에칭하기 위해 방출된 EUV 광자들 (107 및 109) 이 있는 흡수기 (105) 를 포함하는 단순화 된 자외선 (UV) 포토마스크를 도시하며, 기판 스택은 또한 3 개의 하드마스크들 (인접한 하부층 (113), 하드마스크 (115), 및 하드마스크 (117)), 및 실리콘 웨이퍼일 수도 있는 타겟 층 (119) 을 포함한다. 리소그래피 동작에서, 인접한 피처들은 포토레지스트 막에서 노출 방사선의 불균일한 흡수 또는 광자 샷 노이즈로 인해 상이한 조사선량을 수용할 수도 있다. 따라서, EUV 리소그래피에 사용되는 보다 적은 광자들로 인해 EUV 광자들 (109) 보다 많은 EUV 광자들 (107) 이 도시된다.
도 1b는 (에칭으로 들어가는 (incoming)) 리소그래피 동작 이후 포토레지스트 패턴을 도시하고, 패터닝된 포토레지스트 (121) 에서 본 명세서에서 제 1 피처 (140) 로 지칭된 랜덤 폐쇄 비아 (즉, 결함) 가 본 명세서에서 제 2 피처 (142) (목표된 임계 치수를 가지는) 로 지칭되는 적절하게 패터닝된 비아 홀 옆에서 보다 작은 임계 치수를 갖는 것을 나타낸다. 본 명세서에 기술된 피처들은 네거티브 (negative) 피처들을 지칭한다. 다양한 실시예들에서, 제 2 피처는 완전히 적절하게 패터닝된 비아 홀일 필요는 없고, 피처의 하단부의 일부 에칭이 인접한 하부층 (113) 을 노출시키기 충분하도록 충분한 피처 깊이를 가질 수도 있는 것이 이해될 것이다.
제 2 피처 (142) 가 완전히 규정된 피처일 경우, 제 2 피처 (142) 는 약 10nm 내지 약 100nm의 임계 치수를 가질 수도 있다. 제 2 피처 (142) 가 완전히 규정된 피처일 경우, 제 2 피처 (142) 는 약 1 : 1 내지 약 3 : 1의 종횡비를 가질 수도 있다.
다양한 실시예들에서, 제 1 피처 (140) 의 임계 치수는 제 2 피처 (142) 의 임계 치수의 약 30 ％ 내지 약 50 ％ 내이다. 다양한 실시예들에서, 제 1 피처 (140) 의 종횡비는 제 2 피처 (142) 의 종횡비의 약 150 ％ 내지 약 250 ％ 내이다. 일부 실시예들에서, 제 1 피처 (140) 의 종횡비는 제 2 피처 (142) 의 종횡비와 동일하다.
일부 개질된 리소그래피 기법들은 보다 적은 광자들을 사용하는 확률적 문제를 처리하기 위해 광자들의 수를 증가시키는 것을 수반하지만, 사용된 광자들의 수의 증가는 비용을 증가시켜 느린 쓰루풋 (throughput) 과 함께 경제적으로 실현 불가능한 프로세스를 발생시킨다. 예를 들어, 포토레지스트의 피처들을 형성하기 (define) 위해 광자들의 수를 증가시키는 것을 수반하는 일부 공정들은 시간당 약 40 개의 웨이퍼의 쓰루풋을 가지는 반면, 경제적으로 실현 가능한 기법들은 적어도 시간당 125 개의 웨이퍼 쓰루풋을 요구한다.
전기적 (개방 회로) 수율의 확률적 영향을 제거하기 위한 방법들 및 장치들이 본 명세서에 제공된다. 방법들 및 장치들은 EUV 리소그래피와 같은 일부 리소그래피 기술들의 결과로 발생하는 피처 크기들, 종횡비들, 및 기판에 걸친 깊이들의 랜덤 가변성에 대한 확률적 영향들을 제거하기 위해 특히 적합하다. 방법들은 하드 마스크 재료의 종횡비-종속 증착에 이어서, 리소그래피 기법들에 의해 이전에 형성된 부분적으로 에칭된 피처들의 종횡비-독립 에칭을 수행하는 단계를 포함한다. 일부 방법들은 EUV 리소그래피를 사용하여 충분히 에칭되지 않는 결함있는 홀들을 해결하기 (mend) 위해 선택적인 증착 및 순환적인 에칭의 조합을 수행하는 것을 수반한다. 순환적인 에칭의 일 예는 원자 층 에칭 (ALE) 또는 일부 실시예들에서 과포화된 ALE이다. 일부 실시예들에서, 선택적 증착은 선택적 탄소 증착 (Selective Carbon Deposition) 일 수도 있다. 본 명세서의 실시예들이 탄소-함유 재료에 특정한 개시된 실시예들을 수행하고 탄소-함유 재료를 증착하는 것을 참조하지만, 일부 실시예들에서, 방법들은 또한 다른 비탄소-함유 재료들에 인가될 수도 있는 것이 이해될 것이다. 하나의 비제한적인 예는 비정질 실리콘 또는 실리콘 산화물과 같은 실리콘-함유 재료들을 포함한다.
또한, 본 명세서의 실시예들은 EUV 리소그래피에 의해 형성된 결함있는 피처들을 해결하는 (mending) 것에 제한되지 않는다. 개시된 실시예들은 원자외선 (DUV) 리소그래피, 또는 액침 리소그래피, 또는 결함들을 야기하는 다른 홀 패터닝 프로세스들에서 결함있는 피처들을 해결하기 위해 적합할 수도 있다. 본 명세서에 기술된 결함들은 기판 상에 에칭된 피처들이 확률적 영향들로 인해 깊이가 변화하도록 피처들의 불완전한 에칭을 지칭한다. 결함이 기판 상에 부분적으로 에칭된 피처일 수도 있다. 일부 실시예들에서, 결함은 확률적 영향들에 의해 유발된다. 방법들은 격자들 (선-공간 패턴들) 과 같은 다른 패턴들의 포토레지스트 잔여물로 인한 결함 밀도 감소에 적합할 수도 있다. 특정한 개시된 실시예들은 증착된 재료보다 빠르게 이방성으로 포토레지스트를 에칭하는 것을 수반한다.
본 명세서에 기술된 방법들 및 장치들은 약 15 nm 내지 약 100 nm의 피처 폭을 가지는 비아들를 형성하기 위해 특히 적합하다. 일부 실시예들에서, EUV 리소그래피를 사용하여 포토레지스트에서 이 크기의 피처들을 형성하는 것은, 부분적으로 규정된 피처들을 가지는 기판을 발생시키는 피처 에칭에서 확률적 영향들을 발생시키고, 특정한 개시된 실시예들은 종횡비 종속 증착 및 종횡비 독립 에칭의 다양한 사이클들에 대해 완전히 규정된 피처들과 부분적으로 규정된 피처들 사이의 피처 크기들의 변화를 감소시키기 위해 완전히 규정된 피처 및 부분적으로 규정된 피처들을 모두 가지는 기판 상에서 수행될 수 있다. 기술된 바와 같이 부분적으로 규정된 피처들은 노출이 부족하고 (underexposed) (포지티브 톤 (positive tone) 이미징에 대해 발생할 수도 있고, 네거티브 톤 (negative tone) 이미징 (현상 동안 명목상으로 노출되지 않은 포토레지스트가 제거되는 경우) 에 대해 과다 노출된 그리고/또는 완전히 에칭되지 않고 그리고/또는 리소그래피로부터 형성된 가장 큰 피처와 (예를 들어, 불완전한 에칭을 초래하는 확률적인 영향들을 받은 피처들) 동일한 임계 치수를 가지지 않는 피처들을 지칭한다. 부분적으로 규정된 피처들은, 본 명세서에서 "결함" 또는 "결함 피처" 를 가지는 것으로 참조될 수도 있다. 부분적으로 규정된 피처는, 다양한 실시예들에서 완전히 규정된 피처 또는 리소그래피로부터 형성된 가장 큰 피처의 피처 깊이보다 얕은 피처 깊이를 가질 수 있다. 일부 실시예들에서, 리소그래피로부터 형성된 가장 큰 피처는 완전히 규정된 피처와 동일하다.
본 명세서에서 제공된 것은 국부적 불균일성을 감소시키는 동안 CD를 유지하기 위해 종횡비 종속 증착 및 방향성 에칭을 사용하여 기판 상에 리소그래피로 규정된 피처들을 보수 (repairing) 하기 위한 방법들 및 장치들이다. 일부 방법들은 하부층 에칭 선택도에 대한 에칭 선택도를 가지는 리소그래피로 규정된 (예를 들어, EUV 및 DUV, 또는 액침 리소그래피를 포함하는 광학적 리소그래피 기법들과 같은 리소그래피 기법들을 사용하여 현상된) 하드 마스크 상에서 증착 및 에칭을 수행하는 것을 포함한다. 일부 실시예들에서, 에칭 선택적 층들은 막들이 웨이퍼를 구부릴 수도 있도록 막에 대한 압박 (strain) 을 증가시킬 수도 있다; 그 결과로, 일부 실시예들에서, 이러한 한계들은 개시된 특정한 실시예들에 사용될 수도 있는 재료들을 제한할 수도 있다.
다양한 실시예들에서, 방법들은 재료가 포토레지스트 또는 하드 마스크와 상이한 분자 구조를 가지는 경우 리소그래피로 규정된 포토레지스트 또는 하드 마스크 위에 재료를 선택적으로 증착하는 것을 수반한다. 예를 들어, 일부 실시예들에서, 리소그래피로 규정된 포토레지스트는 스핀-온 탄소인 반면, 포토레지스트 위에 증착된 재료는 PECVD (Plasma-Enhanced Chemical Vapor Deposition) 에 의해 증착된 탄소를 포함한다. 다양한 실시예들에서, 증착된 재료는 열적으로 증착된다. 다양한 실시예들에서, 재료는 플라즈마를 사용하여 증착된다. 다양한 실시예들에서, 재료는 컨포멀하지 않은 (non-conformal) 증착 기법을 사용하여 증착된다. 예를 들어, 재료는 원자 층 증착 (ALD : Atomic Layer Deposition) 에 의해 증착되지 않을 수도 있다. 컨포멀 증착은 웨이퍼에 걸쳐 피처들의 임계 치수를 유지하기 위해 에칭이 수행될 때 피처 크기들을 고르게 (even out) 하기 위해 피처들보다 필드 영역에 보다 많은 재료를 선택적으로 증착할 가능성이 낮다.
개시된 실시예들은 패턴 정확도 (fidelity) 를 개선하고 궁극적으로 타겟 층으로 전사될 포토레지스트 (PR) 구조의 결함 밀도를 감소시키기 위해 원자 층 에칭 및 재료들의 선택적인 증착을 수반한다. 발전된 EUV 리소그래피에서, 포토레지스트 패턴 정확도 및 결함 밀도 모두는 확률-관련된 문제들 (광자 샷 노이즈, 재료들의 비균질성) 에 의해 저하된다.
개시된 특정한 실시예들은 패턴 전사 동작들 동안 결함 감소를 허용하며, 이는 변함없이 향상된 전기적 회로 수율로 이어질 것이다. 이 결함 밀도의 감소는 회로 기능 (및 수율) 에 중요한 요인들인 라인-에지 또는 라인-폭 거칠기 개선과 동시에 달성된다.
방법들은 ALE와 같은 순환적인 에칭을 포함하고 탄소-함유 재료와 같은 포토레지스트 또는 하드 마스크 재료의 피처들을 에칭하고 해결하도록 증착한다. 개시된 실시예들을 사용하여 에칭되고 그리고/또는 해결될 수도 있는 예시적인 탄소 함유 재료는 포토레지스트들 및 비정질 탄소를 포함한다. 방법들은 종횡비 종속 증착 프로세스를 포함한다. 예를 들어, 증착은 CVD 또는 PECVD에 의해 수행될 수도 있다. 이러한 증착이 컨포멀하고 종횡비와 독립적이기 때문에 증착은 ALD 또는 PEALD (Plasma Enhanced Atomic Layer Deposition) 를 사용하여 수행되지 않는다. 일부 실시예들에서, 증착은 PECVD와 같은 플라즈마-보조된 (plasma-assisted) 프로세스를 사용하여 수행된다. 다양한 실시예들에서, 개시된 실시예들은 기판의 하부층 상에 탄소-함유 막을 증착하지 않는다. 예를 들어, 일부 실시예들에서, 선택적인 증착은 하드 마스크 아래의 인접한 하부층에 선택적인 리소그래피로 규정된 포토레지스트 또는 하드 마스크 상에 재료를 증착하는 것을 포함하며, 하드 마스크는 피처들의 하단부들이 노출된 인접한 하부층 표면들을 포함하도록 피처들을 포함할 수도 있지만, 선택적인 증착은 인접한 하부층 표면에 대해 리소그래피로 규정된 포토레지스트 또는 하드 마스크 재료 상에 선택적으로 증착한다. 일부 실시예들에서, 증착 프로세스는 특정한 에칭 프로세스들에 노출될 때 포토레지스트보다 느린 에칭 레이트를 가지는 재료를 가지는 막을 증착한다. 본 명세서에서 사용된 선택도는 기판의 또 다른 영역 상보다 한 영역 상에 보다 많은 재료를 증착하는 것으로 규정된다. 일부 실시예들에서, 용어 “선택적인” 및 “우선적인” 는 모두, 보다 많은 재료들이 또 다른 영역에서보다 한 영역 상에 증착되는 것을 의미하도록, 상호 교환가능하게 사용될 수도 있다. 다양한 실시예들에서, 선택적인 증착은 포토레지스트 또는 탄소-함유 재료의 측벽 상보다 포토레지스트 또는 탄소-함유 재료의 필드 영역들 상에 보다 많은 막이 증착되는 경우 달성된다.
ALE는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 제거하는 기법이다. 일반적으로, ALE는 임의의 적합한 기법을 사용하여 수행될 수도 있다. ALE 기법들의 예들은 2014년 11월 11일에 허여된 미국 특허 번호 제 8,883,028 호; 2014년 8월 19일에 허여된 미국 특허 번호 제 8,808,561 호; 및 2017년 2월 21일에 허여된 미국 특허 번호 제 9,576,811 호에 기술되어 있고, 예시적인 ALE 및 에칭 기술들을 기술하기 위한 목적들을 위해 본 명세서에 참조로서 인용된다. 다양한 실시예들에서, ALE는 플라즈마를 사용하여 수행될 수도 있고, 열적으로 수행될 수도 있다.
ALE는 사이클들로 수행될 수도 있다. “사이클” 의 개념은 본 명세서의 다양한 실시예들의 논의에 관련된다. 일반적으로 ALE 사이클은 단층 에칭과 같은 에칭 프로세스를 한 번 수행하도록 사용되는 동작들의 최소 세트이다. 일 사이클의 결과는 표기판 표면 상의 막층의 적어도 일부가 에칭되는 것이다. 통상적으로, ALE 사이클은 반응성 층을 형성하도록 개질 동작을 포함하고, 그 다음 이 개질된 층만을 제거하거나 에칭하도록 제거 동작을 포함한다. 이 사이클은 반응물질들 또는 부산물들 중 하나를 스위핑 (sweeping) 하는 것과 같은 특정한 보조적인 동작들을 포함할 수도 있다. 일반적으로, 사이클은 고유한 동작들의 시퀀스 (sequence) 의 일례를 포함한다. 예로서, ALE 사이클은 다음의 동작들: (i) 반응물질 가스의 전달 (흡착), (ii) 챔버로부터 반응물질 가스의 퍼징 (purging), (iii) 제거 가스 및 선택 가능한 플라즈마의 전달 (탈착), 및 (iv) 챔버의 퍼징을 포함할 수도 있다.
일부 실시예들에서, 과포화된 ALE가 수행될 수도 있다. 과포화된 ALE에서, 기판의 표면 상에 흡착하기 위한 그리고/또는 기판을 개질하기 위한 반응물질 가스의 전달은 기판 표면을 완전히 흡착하거나 개질하기에 충분한 지속기간보다 긴 지속기간 동안 수행된다. 일부 실시예들에서, 지속기간은 기판 표면의 적어도 80 ％를 흡착하거나 적어도 80 ％를 개질하기에 충분한 지속기간보다 적어도 1.5 배 또는 적어도 2 배 또는 적어도 5 배 길다. PECVD에 의해 증착된 탄소의 과포화된 ALE를 위해, 기판은 적어도 약 1 초의 지속기간 동안 산소-함유 개질 가스에 노출될 수도 있다. 과포화 ALE에 충분한 노출 지속기간은, 개질되거나 흡착되는 재료, 기판을 흡착 또는 개질하도록 사용되는 반응물질 가스, 온도 및 압력과 같은 프로세스 조건들, 및 기판 상의 피처들의 수, 크기, 깊이를 포함하는 기판 자체의 토포그래피 (topography) 를 포함하는 다양한 요인들에 종속되는 것이 이해될 것이다.
도 2는 ALE 사이클의 두 가지 예시적인 개략적 도면들 및 선택적인 폴리머 증착의 개략적인 도면을 도시한다. 다이어그램 (201a 내지 201e) 은 예시적인 ALE 사이클을 도시한다. (201a) 에서, 기판이 제공된다.
다양한 실시예들에서, 기판은 이들 상에 증착된 유전체, 전도체, 또는 반도체 재료와 같은 재료의 하나 이상의 층들을 가지는 웨이퍼들을 포함하여 예를 들어, 200-mm 웨이퍼, 300-mm 웨이퍼, 또는 450-mm 웨이퍼인 실리콘 웨이퍼이다. 일부 실시예들에서, 기판은 비정질 실리콘과 같은 실리콘의 블랭킷 (blanket) 층, 또는 게르마늄의 블랭킷 층을 포함한다. 일부 실시예들에서, 기판 표면은 포토레지스트, 또는 그래핀 (graphene), 또는 비정질 탄소를 포함한다.
일부 실시예들에서, 기판 상의 층들은 패터닝될 수도 있다. 기판들은 비아 또는 콘택트 홀들과 같은 “피처들” 을 가질 수도 있으며, 이는 좁은 그리고/또는 재차-들어간 (re-entrant) 개구부들, 피처 내부의 협착부들 (constrictions), 및 높은 종횡비들 중 하나 이상을 특징으로 할 수도 있다. 피처는 상술한 층들 중 하나 이상에서 형성될 수도 있다. 피처의 일 예는 반도체 기판 또는 기판 상의 층의 홀 또는 비아다. 또 다른 예는 기판 또는 층의 라인 또는 공간에 의해 규정된 트렌치 (trench) 이다. 다양한 실시예들에서, 피처는 배리어 (barrier) 층 또는 접착 (adhesion) 층과 같은 하부층을 가질 수도 있다. 하부층들의 비제한적 예들은 예를 들어, 실리콘 산화물들, 실리콘 질화물들, 실리콘 탄화물들, 금속 산화물들, 금속 질화물들, 금속 탄화물들, 및 금속 층들인 유전체 층들 및 전도체 층들을 포함한다. 일부 실시예들에서, 기판의 표면은 기판이 패터닝되는 것과 같은 한 가지 유형보다 많은 재료를 포함할 수도 있다. 기판은 개시된 실시예들을 사용하여 에칭되고 평활화되는 (smoothened) 적어도 하나의 재료를 포함한다. 이 재료는 임의의 상술된 금속들, 유전체들, 반도체 재료들, 및 다른 것들일 수도 있다. 다양한 실시예들에서, 이 재료들은 콘택트들, 비아들, 게이트들, 등을 제조하기 위해 준비될 수도 있다. 일부 실시예들에서, 에칭될 재료는 비정질 탄소와 같은 하드 마스크 재료이다. 추가 예시적인 재료들은 알루미늄 갈륨 질화물, 실리콘, 갈륨 질화물, 텅스텐, 및 코발트를 포함한다.
다양한 실시예들에서, 기판은 EUV 또는 DUV 또는 액침 리소그래피로부터 형성된 하나 이상의 피처들과 함께 패터닝된 포토레지스트 층을 포함한다. 이러한 피처들은 네거티브 (negative) 피처들; 즉, 패터닝된 포토레지스트 층의 홀들이다.
(201b) 에서, 기판의 표면이 개질된다. (201c) 에서, 개질된 층은 과도한 비흡착된 전구체를 제거하기 위한 퍼지 동작 이후에 남는다. (201d) 에서, 개질된 층은 에칭된다. (201e) 에서, 개질된 층은 제거된다.
유사하게, 다이어그램 (202a 내지 202e) 은 탄소-함유 막을 에칭하기 위한 예시적인 ALE 사이클을 도시한다. (202a) 에서, 많은 탄소 원자들을 포함하는 탄소-함유 재료를 포함하는 기판이 제공된다. 다양한 실시예들에서, 기판은 포토레지스트 또는 비정질 탄소 층과 같은 탄소-함유 층을 포함한다.
(202b) 에서, 산화제가 기판에 도입되고 기판의 표면을 개질한다. 산화제는 산소 (O2) 와 같은 강 산화제 또는 이산화탄소 (CO2) 와 같은 약 산화제일 수도 있다. 산화제들의 선택은 기판 상의 탄소-함유된 재료의 유형에 종속될 수도 있다. 예를 들어, 일부 실시예들에서, 강 산화제는 비정질 탄소 또는 그래핀과 같은 단단한 탄소-함유 재료를 에칭하기 적합한 산화제일 수도 있다. 또 다른 예에서, 일부 실시예들에서, 약 산화제는 EUV 리소그래피, DUV 리소그래피, 또는 액침 리소그래피에 의해 패터닝되는 포토레지스트들을 에칭하기 적합한 산화제일 수도 있다.
(202b) 의 개략도는 예시로서 기판의 표면 상에 일부 산화제가 흡착되는 것을 도시한다. 개질 동작은 후속하는 제거 동작에서 개질되지 않은 재료보다 쉽게 제거되는 두께를 가진 얇은 반응성 표면 층을 형성한다. 탄소-함유 재료를 에칭하기 위해, 산소-함유 플라즈마가 개질 또는 흡착 동작 동안 사용될 수도 있다. 산소-함유 플라즈마는 산소 (O2) 와 같은 산소-함유 개질 화학물질 또는 이산화탄소 (CO2) 와 같은 약 산화제를 흘리고 플라즈마를 점화함으로써 생성될 수도 있다. 추가적인 약 산화제들은 일산화탄소 (CO), 산화 질소 (NO), 및 이산화황 (SO2) 을 포함한다. 추가적인 반응물질들은 질소, 수소, 및 암모니아 화합물들 및 레지스트 표면에 반응적으로 결합할 수 있고, 서브-스퍼터 (sub-sputter) 문턱값 이온 충격 (bombardment) 을 사용하여 후속적으로 휘발될 (volatized) 수 있는 층을 포함할 수도 있다. 이 강 산화제 및 약 산화제들은 헬륨 (He), 아르곤 (Ar), 네온 (Ne), 크립톤 (Kr), 크세논 (Xe) 및 이들의 조합들과 같은 희석제 불활성 가스들을 포함하여, 자체로 또는 조합하여 사용될 수도 있다. 이 동작은 대량 (bulk) 탄소 함유 물질보다 약한 결합 에너지들을 가지는 개질된 층을 형성하기 위해 탄소-함유 재료 표면의 수 옹스트롬들을 개질한다. 다양한 실시예들에서, 약 산화제는 바이어스 없이 또는 낮은 바이어스를 사용한 플라즈마로서 기판에 제공된다. 예를 들어, 다양한 실시예들에서, 약 산화제는 플라즈마 프로세싱 챔버에 도입되고, 플라즈마 소스 전력은 탄소-함유 재료의 표면 상에 약 산화제의 흡착을 용이하게 하기 위해 플라즈마를 점화하도록 턴온된다. 바이어스는 약 5 V 내지 약 15 V 또는 약 50 V까지의 셀프-바이어스와 같은 저전력 또는 전압으로 인가될 수도 있다. 플라즈마 전력은 약 15 W 내지 약 300 W 사이의 전력으로 설정될 수도 있다. 용어 “바이어스 전력” 및 “바이어스 전압” 은 페데스탈 (pedestal) 에 바이어스가 인가될 때 페데스탈이 설정되는 전압을 기술하기 위해 본 명세서에서 상호 교환적으로 사용되는 것이 이해될 것이다. 본 명세서에 기술된 바이어스 전력 또는 바이어스 전압은 볼트들로 측정되고, 이는 단위 “V” 또는 “Vb”에 의해 표시되고 b는 바이어스를 지칭한다.
(202c) 에서, 약 산화제는 챔버로부터 퍼징된다. (202d) 에서, 제거 가스 아르곤은 Ar+ 플라즈마 종 및 화살표들에 의해 표시된 바와 같이 방향성 플라즈마와 함께 도입되고, 이온 충격은 기판의 개질된 탄소 표면을 제거하기 위해 수행된다. 이 동작 동안, 기판을 향해 이온을 끌어오도록 바이어스가 기판에 인가된다. 탈착 동작에서, (He, Ar, Xe, 또는 N2와 같은) 불활성 가스 플라즈마가 개질된 층을 제거하기 위해 사용될 수도 있다. 아르곤이 (202d) 에 도시되었지만, 임의의 적합한 불활성 가스가 이 동작을 위한 플라즈마를 생성하기 위해 사용될 수도 있는 것이 이해될 것이다. 제거 동안 인가되는 바이어스 전력은 다양한 실시예에서 약 30 V 내지 약 100 V일 수도 있다. 바이어스 전력은 기판에 제공된 에너지가 기판으로부터 개질된 층을 제거하도록 사용된 에너지보다 크지만 기판을 스퍼터링하기 위해 요구되는 에너지보다 작도록 선택될 수도 있다. 플라즈마 전력은 약 30 W 내지 약 500 W 사이의 전력으로 설정될 수도 있다.
(202e) 에서, 챔버가 퍼징되고 부산물들이 제거된다. 다양한 실시예들에서, 약 1 Å 내지 약 130 Å의 재료가 일 사이클에서 제거될 수도 있다. 보다 강한 산화제가 사용되면, 보다 약 산화제가 사용될 경우보다 에칭 레이트가 클 수도 있다. 예를 들어, 산소 (O2) 와 같은 강 산화제에 대해 불활성 플라즈마 가스는 Ar일 수도 있고, 약 10 Å 내지 약 30 Å의 레지스트 재료가 제거될 수도 있다. 일부 실시예들에서, 사용되는 약 산화제가 이산화탄소이고 개질된 층을 제거하도록 사용되는 불활성 기체 플라즈마가 헬륨이면, 사이클 각각은 약 2 Å 및 3 Å의 재료를 에칭할 수도 있다. 탄소-함유 재료의 에칭 후 표면은 통상적으로 ALE 프로세스 이후 평활하다. 예를 들어, 일부 실시예들에서, ALE 프로세스 이후 표면의 제곱 평균 거칠기는 약 0.5 nm보다 작을 수도 있다 (Rrms < 0.5 nm).
상술한 프로세스 조건들 및 화학물들이 일부 실시예들에서 사용될 수도 있지만, 일부 실시예들은 금속-함유 화학적으로 증폭된 레지스트들 (CARs : Chemically Amplified Resists) 또는 금속 산화물 무기물 재료들과 같은 상이한 유형들의 포토레지스트를 포함할 수도 있고, 또한 무기물 재료들, 금속들, 유전체들, 금속 산화물들, 및 다른 적합한 재료들과 같은 하부층들 상에 선택적 증착을 포함할 수도 있다. 이 상이한 실시예들은 바이어스, 온도, 압력, 펄싱, 등과 같은 프로세싱 조건들뿐만 아니라 광범위한 화학물들 또는 가스들을 활용할 수도 있다. 이러한 프로세스 조건들을 조절하는 것은 효과적인 결함 완화, 패턴 정확도 개선 및 구조체들의 평활화를 가능하게 한다.
도 3은 개시된 특정한 실시예들을 수행하기 위한 프로세스 흐름도를 도시한다. 동작 (310) 에서, 리소그래피는 제 1 하드 마스크 재료의 제 1, 부분적으로 형성된 피처, 및 제 2 피처를 형성하도록 제 1 하드 마스크 재료에서 수행된다. 다양한 실시예들에서, 제 1 하드 마스크는 프로세싱되는 기판의 가장 상부층이다. 다양한 실시예들에서, 리소그래피는 프로세싱 챔버로 제공되는 제 1 하드 마스크 재료를 가지는 기판 상에서 수행된다. 제 1 하드 마스크는 탄소-함유 재료, 실리콘-함유 재료, 또는 주석-함유 재료일 수도 있다. 일부 실시예들에서, 제 1 하드 마스크는 비정질 탄소 또는 스핀-온 탄소와 같은 탄소-함유 재료이거나 포토레지스트일 수도 있다. 일부 실시예들에서, 제 1 하드 마스크는 비정질 실리콘과 같은 실리콘-함유 재료이다. 일부 실시예들에서, 제 1 하드 마스크는 주석 산화물 또는 주석 질화물과 같은 주석-함유 재료이다. 제 1 하드 마스크 재료가 "하드 마스크 재료" 로서 지칭되지만, 많은 실시예들에서 제 1 하드 마스크 재료는 포토레지스트인 것이 이해될 것이다.
다양한 실시예들에서, 완전히 형성된 피처는 약 15 nm 내지 약 100 nm 사이의 피처 개구부 폭을 갖는다.
다양한 실시예들에서, 제 1 하드 마스크는 스핀-온 기법들에 의해 증착된 탄소를 포함하는 포토레지스트이고, EUV, DUV, 또는 액침 리소그래피는 제 1 하드 마스크 상에서 수행된다.
제 1 하드 마스크는 스핀-온 기법에 의해 증착될 수도 있다. 리소그래피 전에, 제 1 하드 마스크는 리소그래피 스택의 하나 이상의 층들 위에 증착될 수도 있다. 리소그래피 스택의 하나 이상의 층들은 제 1 하드 마스크 아래에 있는 하나 이상의 하드 마스크들을 포함할 수도 있다. 일부 실시예들에서, 제 1 하드 마스크는 EUV 또는 DUV를 사용하여 에칭된 포토레지스트이고, EUV 또는 DUV 전에 아래에 있는 하나 이상의 하드 마스크를 가지는 기판 위에 증착된다. 일부 실시예들에서, 제 1 하드 마스크는 리소그래피 스택에 있는 층이다.
예를 들어, 제 1 하드 마스크 층 아래에 있는 그리고 바로 인접한 층은 제 1 하드 마스크와 동일한 조성을 가질 수도 있다. 이 층은 본 명세서에서 “인접한 하부층” 으로서 지칭된다. 인접한 하부층은 제 1 하드 마스크와 상이한 조성을 가질 수도 있다. 일부 실시예들에서, 제 1 하드 마스크 아래에 있고 바로 인접한 층은 모두 탄소를 포함하지만 상이한 기법들에 의해 증착될 수도 있다. 일부 실시예들에서, 인접한 하부층은 실리콘 산화질화물, 또는 실리콘-함유 반사-방지 코팅 (SiARC : Silicon-containing Anti-Reflective Coating) 또는 스핀-온 글라스, 또는 하단 반사 방지 코팅 (BARC : Bottom Anti-Reflective Coating) 이다. 다양한 실시예들에서, 인접한 하부층은 주석 산화물, 또는 주석 질화물, 또는 주석 황화물과 같은 주석-함유 막이다. 일부 실시예들에서, 인접한 하부층은 납 산화물, 또는 납 질화물 또는 납 황화물, 또는 그들의 조합들을 포함한다. 인접한 하부층이 주석 산화물인 경우, 방향성 에칭이 이미 목표된 깊이 및/또는 종횡비를 가진 피처들에서 주석 산화물 인접한 하부층을 손상시키지 않고 수행될 수 있기 때문에 동작 (312) 에 관하여 아래에 기술된 바와 같이 보다 적은 두 번째 하드 마스크 재료는 (동일한 챔버 또는 동일한 툴에서 수행될 수도 있거나, 진공을 파괴하지 않고 수행될 수도 있는) 사이클 각각에서 증착될 수도 있고, 따라서 이러한 피처들이 기판 상에서 다른 피처들과 동일한 깊이 및/또는 종횡비를 가질 때까지, 또는 웨이퍼에 걸친 피처들의 깊이 및/또는 종횡비의 가변성이 감소될 때까지 부분적으로 규정된 피처들을 계속하여 에칭하는 동안 에칭 선택도를 달성한다.
인접한 하부층은 산소-함유 가스 및/또는 플라즈마, 또는 할로겐-함유 가스 및/또는 플라즈마와 같은 특정한 에칭 화학물들에 노출될 때 제 1 하드마스크에 대한 에칭 선택도를 가질 수도 있다. 예를 들어, 일부 실시예들에서, 제 2 하드 마스크 재료는 인접한 하부층보다 적어도 3 배 빠르게 에칭된다. 일부 실시예들에서, 제 1 하드 마스크 재료는 인접한 하부층보다 적어도 3 배 빠르게 에칭된다. 개시된 특정한 실시예에서, 에칭 레이트 비율은 사용된 에칭 화학 및 프로세스 조건들에 따라, 그리고 제 1 하드 마스크, 제 2 하드 마스크, 및 인접한 하부층에 대한 재료들에 따라 조정될 수 있는 것이 이해될 것이다.
인접한 하부층이 제 1 하드 마스크 층에 대해 에칭 선택도를 가지는지 여부는 동작 (314) 에 관하여 아래에 보다 기술된 방향성 에칭을 수행하기 위한 영향을 갖는다. 일부 실시예들에서, 인접한 하부층에 대한 특정한 에칭 선택적인 재료들의 사용은 기판 상에 상승된 응력을 발생시키고, 따라서 이러한 막을 증착하도록 사용되는 증착 기법에 의해 인접한 하부층 또는 제 1 하드 마스크에 대한 응력의 영향, 및 증착된 막들의 두께는 본 명세서에서 기술된 바와 같이 결함을 해결하도록 사용되는 에칭 동작들 및 증착 동작들의 영향에 대해 평가된다 (weighed). 일부 방법들은 SCD 및 ALE의 조합을 포함한다. 다양한 실시예들에서, 리소그래픽 에칭을 거친 기판은 완전히 에칭된 피처들뿐만 아니라 부분적으로 에칭된 피처들을 포함할 수도 있다. 리소그래픽 에칭을 거친 기판의 예시적인 개략적 도면이 도 1b에 도시된다. 다양한 실시예들에서, 기판은 EUV 리소그래피에 의해 리소그래피로 에칭되거나 리소그래피로 규정된다. 일부 실시예들에서, 기판은 DUV 리소그래피에 의해 리소그래피로 에칭되거나 리소그래피로 규정된다.
동작 (312) 에서, 제 2 하드 마스크 재료는 종횡비 종속 증착 기법에서 제 1 하드 마스크 재료 위에 증착된다. 일부 경우들에서, 증착은 질량 확산 기법에 의해 수행된다. 예를 들어, 일부 실시예들에서, 제 2 하드 마스크는 PECVD에 의해 증착된다. 많은 실시예들에서, 제 2 하드 마스크는 ALD, PEALD와 같은 컨포멀 막 증착 기술에 의해 증착되지 않는다. 증착은 피처들에서 보다 큰 개구부들을 가지는 피처들에 보다 많은 물질을 증착하고 보다 작은 개구부를 가지는 피처들에서 보다 적은 재료를 증착할 수도 있는 종횡비 종속 증착 기술을 사용하여 수행된다. 일부 실시예들에서, 피처들은 수직이며 측벽들과 하단부들뿐만 아니라 기판의 피처들 간에 필드 영역을 갖는다. 다양한 실시예들에서, 이러한 피처들 위의 제 2 하드 마스크의 증착은 기판의 하단부들 및 필드 영역들에서 대부분 증착되지만 측벽들 상의 일부 증착을 발생시킨다. 일부 경우들에서, 이는 피처의 측벽들과 같은 기판의 수직 표면들과 비교하여 기판의 수평 표면들에 보다 많은 제 2 하드 마스크 재료를 우선적으로 증착하는 것으로 본 명세서에 참조된다.
다양한 실시예들에서, 제 2 하드 마스크는 제 1 하드 마스크와 동일한 조성이다. 일부 실시예들에서, 제 2 하드 마스크는 제 1 하드 마스크와 상이한 조성을 갖는다. 일부 실시예들에서, 제 2 하드 마스크 및 제 1 하드 마스크 모두는 탄소-함유 재료를 포함한다. 일부 실시예들에서, 제 2 하드 마스크 및 제 1 하드 마스크는 실리콘-함유 재료를 포함한다. 일부 실시예들에서, 제 2 하드 마스크 재료는 실리콘 이산화물, 또는 실리콘 질화물과 같은 실리콘-함유 재료이다. 일부 실시예들에서, 제 2 하드 마스크는 제 1 하드 마스크와 상이한 격자 구조를 갖는다. 예를 들어, 일부 실시예들에서, 제 2 하드 마스크 재료 및 제 1 하드 마스크는 탄소를 포함하지만, 제 1 하드 마스크 재료는 스핀-온 기술들에 의해 증착되고 제 2 하드 마스크에 대해 PECVD-증착된 탄소 재료와 상이한 격자 구조를 발생시킨다. 일부 실시예들에서, 제 2 하드 마스크 및 제 1 하드 마스크는 주석-함유 재료를 포함한다.
일부 실시예들에서, 제 2 하드 마스크 재료는 비정질 탄소 재료이다. 일부 실시예들에서, 제 2 하드 마스크 재료는 산소, 질소, 불소, 실리콘, 주석, 또는 이들의 조합들과 같은 원소 주기율표의 III, IV, V, VI, 또는 VII 족으로부터 임의의 적합한 원소들로 도핑된 비정질 탄소이다. 비정질 탄소는 약 0.1 ％ 내지 약 50 ％ 사이로 도핑될 수도 있다. 일부 실시예들에서, 소량의 도펀트는 도핑된 비정질 탄소 막의 에칭 레이트 및 응력을 변화시킬 수 있다. 사용된 도펀트들 및 도펀트의 양은 제 2 하드 마스크 재료의 목표된 에칭 레이트 및 응력을 튜닝하도록 선택될 수 있다.
다양한 실시예들에서, 제 2 하드 마스크 및 제 1 하드 마스크는 동일한 원자들을 포함할 수도 있지만 상이한 격자 구조와 같은 상이한 분자 구조 내일 수도 있다. 예를 들어, 일부 실시 예들에서 제 1 하드 마스크가 스핀-온 탄소인 반면 제 2 하드 마스크는 PECVD 비정질 탄소이다.
일부 실시예들에서, 제 2 하드 마스크는 주석 산화물이다. 일부 실시예들에서, 제 2 하드 마스크가 화학량론적 막일 필요는 없다는 것이 이해될 것이다. 예를 들어, 일부 경우들에서, 막은 반화학량론적이다 (sub-stoichiometric). 예를 들어, 주석-함유 산화물 막은 약 0.45 내지 약 1.05의 주석 대 산소 원자 비를 포함할 수도 있는 주석 산화물 또는 산화 주석일 수도 있다. 일부 실시예들에서, 제거 가능한 막은 SnO의 화학적 구조를 가지는 주석 (II) 산화물이다. 일부 실시예들에서, 제거 가능한 막은 SnO2의 화학적 구조를 가지는 주석 (IV) 산화물이다. 적합한 주석-함유 전구체들의 예들은 할로겐화된 주석-함유 전구체들 (예컨대 주석 (II) 염화물 (SnCl4), 및 주석 (II) 브롬화물 (SnBr4)), 및 알킬-치환된 주석 아미드들 등을 포함하는 유기 주석 화합물들과 같은 비 할로겐화된 주석-함유 전구체들을 포함한다. ALD에 적합한 알킬-치환된 주석 아미드들의 구체적인 예들은 테트라키스 (디메틸아미노) 주석 (tetrakis (dimethylamino) tin), 테트라키스 (에틸메틸아미노) 주석 (tetrakis (ethylmethylamino) tin), N2, N3- 디-tert-부틸-부탄-2,3-디아미노-주석 (II) (N3-di-tert-butyl-butane-2,3-diamino-tin(II)) 및 (1,3-비스(1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스타놀리딘-2-일리딘 (1,3-bis(1,1-dimethylethyl)-4,5-dimethyl-(4R, 5R)-1,3,2-diazastannolidin-2-ylidine) 을 포함한다. 산소-함유 반응물들은 산소 (O2), 오존 (O3), 물 (H2O), 과산화수소 (H2O2), 및 산화 질소 (NO) 를 포함하지만 이에 제한되지는 않는다.
제 2 하드 마스크 재료는 종횡비 종속 증착을 위해 임의의 적합한 기법에 의해 증착될 수도 있다. 예를 들어, PECVD에서, 제 2 하드 마스크 재료는 탄소를 증착하기 위해 제 1 하드 마스크 재료를 탄소 함유 전구체 및 환원제에 노출시킴으로써 증착될 수도 있다. 예를 들어, 일 예시적인 탄소-함유 전구체는 메탄이다.
일부 실시예들에서, 제 2 하드 마스크 재료는 실리콘 산화물, 실리콘 질화물, 또는 또 다른 실리콘-함유 재료와 같은 실리콘-함유 재료일 수도 있다. 다양한 실시예들에서, 이러한 막들은 실리콘-함유 전구체를 사용하여 증착될 수도 있다. 예를 들어, 일례에서, 실리콘 산화물 재료의 PECVD는 실리콘 염화물과 같은 실리콘-함유 전구체, 또는 실란 (silane), 디실란 (disilane), 알킬실란 (alkylsilane), 클로로실란들 (chlorosilanes), 브로모실란들 (bromosilanes), 및 요오도실란들 (iodosilanes) 을 포함하는 임의의 다른 적합한 실란을 사용하여 수행될 수도 있다. “실리콘 산화물” 은 x 및 y의 정수 값들 및 x 및 y의 정수가 아닌 값들을 포함하는, SixOy-에 대한 임의의 그리고 모든 화학량론적 가능성들을 포함하는 것으로 본 명세서에서 참조된다. 예를 들어, "실리콘 산화물" 은 화학식 SiOn을 가지는 화합물들을 포함하고, 여기서 1 ≤ n ≤ 2이고, 여기서 n은 정수 또는 정수가 아닌 값들일 수 있다. “실리콘 산화물” 은 SiO1.8과 같은 반화학량론적 화합물들을 포함할 수 있다. “실리콘 산화물” 은 또한 실리콘 이산화물 (SiO2) 및 실리콘 일산화물 (SiO) 을 포함한다. "실리콘 산화물" 은 또한 천연 및 합성 변형들을 포함하고 또한 중심 실리콘 원자를 둘러싸는 산소 원자들의 4면체 배위를 포함하는 임의의 그리고 모든 결정체 및 분자 구조들을 포함한다. “실리콘 산화물” 은 또한 비정질 실리콘 산화물 및 규산염들을 포함한다.
도 4a 내지 도 4d는 본 명세서에 기술된 다양한 동작들을 거치는 예시적인 기판들의 개략적 도면들이다. 도 4a에서, 도 1b에서 도시된 것과 같은 기판이 제공된다. 기판은 제 2 피처 (440) 및 제 1 피처 (442) 를 형성하도록 리소그래피로 규정된 제 1 하드 마스크 재료 (421) 를 포함한다. 리소그래피로 패터닝된 제 1 하드 마스크 재료 (421) 는 인접한 하부층 (413), 하부층 (415), 하부층 (417), 및 타겟 층 (419) 을 포함하는 하나 이상의 층 위에 있을 수도 있다.
이 예에서, 제 2 피처 (440) 는 목표된 종횡비 및 임계 치수를 가지는 완전하게 규정된 피처이다. 일부 실시예들에서, 제 2 피처 (440) 는 약 15 nm 내지 약 100 nm의 피처 개구부 폭을 갖는다.
제 1 피처 (442) 는 리소그래픽 기법 및 확률론적 효과들로 인해, 목표된 종횡비 및/또는 깊이보다 작은 종횡비 및/또는 깊이를 가지는 것으로 불충분하게 에칭되는, 부분적으로 규정된 피처이다. 다양한 실시예들에서, 제 1 피처 (442) 는 제 1 피처 (442) 의 하단부에 제 1 하드 마스크 재료를 포함한다. 기판은 많은 피처들을 포함할 수도 있고, 피처 각각은 다양한 깊이들, 종횡비들, 및 임계 치수들을 가질 수도 있고, 일부는 제 2 피처 (440) 로 도시된 바와 같이 완전하게 규정된다. 완전하게 규정된 피처들은 다른 완전하게 규정된 피처들에 인접하거나 인접하지 않을 수도 있다는 것이 또한 이해될 것이다. 일부 실시예들에서, 기판에 걸친 결함 피처들의 존재는 랜덤할 수도 있다.
증착 또는 에칭 전에, 그리고 제 1 하드 마스크 재료 (421) 상에 피처들을 리소그래피로 규정한 후에, 제 1 피처 (442) 의 종횡비는 제 2 피처 (440) 의 종횡비의 약 1 ％ 내지 약 10 ％ 내일 수도 있다. 일부 실시예들에서, 증착 또는 에칭 전에, 그리고 제 1 하드 마스크 재료 (421) 상에 피처들을 리소그래피로 규정한 후에, 제 1 피처 (442) 의 임계 치수는 제 2 피처 (440) 의 임계 치수의 약 0.5 ％ 내지 약 1 ％ 내이다.
PECVD와 같은 종횡비 종속 증착이 수행되어 탄소-함유 (C) 재료와 같은 제 2 하드 마스크 재료 (422) 가 (포토 레지스트 패턴과 같은) 제 1 하드 마스크 재료 (421) 의 필드 표면 (두께 (o) 로 라벨링된 (labeled)) 상의 두께 (화살표 (422a) 로 도시된) 가 측벽 상에 증착된 제 2 하드 마스크 재료 (422) 두께 (화살표 (422b) 로 도시된) 보다 크도록 포토 레지스트 패턴 상에 증착된다. 일부 실시예들에서, 도 3의 동작 (312) 을 거친 막은 도 4a의 구조와 유사한 구조를 발생시킨다. 다양한 실시예들에서, 제 2 하드 마스크 재료 (422) 는 탄소 하드 마스크이다. 다양한 개시된 실시예들에서, (종횡비 종속 증착 레이트로 인해) 두께 n i 로 라벨링된 보다 얇거나 보다 적은 제 2 하드 마스크 재료가 제 1 피처 (442) 와 같은 보다 작은 홀들에 증착되는 반면 두께 m i 로 라벨링된 보다 크거나 보다 두꺼운 제 2 하드 마스크 재료 (422) 가 제 2 피처 (440) 와 같은 보다 큰 홀들에 증착된다. 또한, 특정한 프로세스 조건들 하에서, 피처들의 하단부에 제 2 하드 마스크 재료 증착이 없다는 것을 주목해야 한다 (예를 들어, n i 및/또는 m i 는 0이다). 다양한 실시예들에서, 피처들의 하단부에 증착된 제 2 하드 마스크 재료의 두께는 상단부보다 훨씬 보다 얇다 (즉, m i 는 o보다 작고, 그리고/또는 n i 는 o보다 작다).
다양한 실시예들에서, o는 증착 후 그리고 에칭 전의 두께가 약 2 nm 내지 약 10 nm이다. 다양한 실시예들에서, m i 는 약 1 nm 내지 약 5 nm일 수도 있다. 다양한 실시예들에서, n i 는 약 0 nm 내지 약 2 nm일 수도 있다. 이들 예시적인 두께들은 막이 하나의 사이클로 증착되면 두께들에 대한 예로서 제공되고, 사이클은 동작 (312) 의 일 동작에 의해 규정된다.
상기 기술된 바와 같이, 일부 실시예들에서, 제 1 하드 마스크 재료들 (421) 의 상이한 유형들에 대해, 증착에 사용되는 프로세싱 조건들 및 가스들은 가변할 수도 있다. 증착 프로세스 조건들은 홀의 하단부에 네트 (net) 증착된 제 2 하드 마스크 재료 두께가 없어서 이에 따라 선택적인 또는 우선적인 증착을 달성하도록 맞춰질 수 있다. 에칭 선택도는 증착된 재료에 종속될 수 있고, 따라서 제 2 하드 마스크 재료를 증착하기 위한 상이한 기법들은 상이한 에칭 선택도들을 야기할 수도 있다. 증착 프로세스 조건들은 유기 포토 레지스트들과 같은 제 1 하드 마스크 재료들뿐만 아니라 EUV 및/또는 DUV 파장 범위의 감광-선택도를 가지는 포토레지스트 재료들의 다른 제형들에 관해 증착된 제 2 하드 마스크 재료의 에칭 레이트를 조절하도록 튜닝될 수 있다. 일례에서, 증착은 탄소 재료가 기판의 특정한 표면들 상에 우선적으로 증착되도록 기판을 메탄 (CH4) 과 같은 탄소-함유 화학물에 노출시킴으로써 수행될 수도 있다. 본 명세서에 기술된 우선적인 또는 선택적인 증착은 기하학적 선호 - 즉, 기판의 상이한 영역들에서 동일한 기판 상의 또 다른 표면에 대해 한 표면 상에 보다 많은 증착 (피처의 상단에서 또는 피처의 하단에서와 같은 기하학적 위치) 를 지칭한다. 메탄이 예로서 기술되었지만, x 및 y가 1 이상의 정수들인 화학식 CxHy를 가질 수도 있는 다른 탄소-함유 화학물들이 사용될 수 있다. 일부 실시예들에서, 탄소-함유 제 2 하드 마스크 재료의 우선적인 증착은 본 명세서에서 사용된 바와 같이 “선택적인 탄소 증착” 또는 “SCD” 로서 지칭될 수도 있다. 선택적인 탄소 증착은 약 30 W 내지 약 500 W 범위의 낮은 바이어스 (예를 들어, 셀프-바이어스 전력 = 약 5 V 내지 약 15 V) 및 낮은 RF 플라즈마 전력으로 수행될 수도 있다. 일부 실시예들에서, 탄소 함유 화학물은 플라즈마를 생성하기 위해 하나 이상의 희석제와 조합될 수도 있다. 예시적인 희석제들은 질소, 헬륨, 아르곤, 수소, 및 그들의 조합들을 포함한다.
도 3을 다시 참조하면, 동작 (314) 에서, 기판은 방향성 에칭된다. 일부 실시예들에서, 제 2 하드 마스크 재료는 동작 (314) 동안 에칭된다. 에칭 동안, 일부 실시예들에서, 제 2 하드 마스크 재료는 제 1 하드 마스크 재료의 필드 영역들을 보호한다. 다양한 실시예들에서, 방향성으로 에칭하는 것은 ALE를 사용하여 수행될 수도 있다. 다양한 실시예들에서, 바이어스는 에칭으로 하여금 방향성으로 수행되도록 인가된다. 상기 기술된 바와 같이, ALE의 일 사이클은 기판의 표면을 개질하기 위해 개질 가스의 흡착, 이후 개질된 표면을 제거하기 위해 제거 가스에 노출을 수반한다. 일부 실시예들에서, 챔버는 개질과 제거 사이에 퍼징된다. 일부 실시예들에서, 플라즈마는 개질 및 제거 동작들 중 적어도 하나 동안 점화된다. 다양한 실시예들에서, 동작 (314) 의 일 예는 ALE의 일 사이클을 수행하는 것을 수반한다. 다양한 실시예들에서, 동작 (314) 의 일 예는 ALE의 2 이상의 사이클을 수행하는 것을 수반한다.
상기 기술된 바와 같이, 일부 실시예들에서, 과포화된 ALE가 수행될 수도 있다. 예를 들어, 기판의 표면이 약 x 초 (예컨대 약 1 초) 내에 기판 표면을 개질하기 위해 제 1 에천트 (etchant) 로 포화될 수 있다면, 과포화된 ALE는 적어도 2x (예를 들어, ALE에서 표면을 포화시키기에 충분한 지속기간의 적어도 2 배), 또는 3x, 또는 10x 이상의 지속기간 동안 기판을 제 1 에천트에 노출시키는 것을 포함할 수도 있다. 다양한 실시예들에서, ALE는 자기-제한; 즉, 개질된 것만 단일 사이클에서 제거된다. 따라서, 일부 과포화된 ALE 프로세스들에서, 재료의 약 1 Å 내지 약 10 Å가 단일 사이클에서 제거될 수도 있다. 비 과포화된 ALE의 일부 실시예들에서, 약 3Å 이하, 또는 대략 단층의 재료가 단일 사이클에서 제거된다. 일부 실시예들에서, 과포화된 ALE는 일 사이클에서 재료의 약 5 nm 내지 약 10nm 에칭할 수 있다.
개질 가스 및 제거 가스 화학물들은 에칭되는 재료들에 기초하여 선택된다. 개시된 특정한 실시예들에서, 제 2 하드 마스크 재료의 증착은 피처들의 하단부들에서도 제 2 하드 마스크 재료를 형성하고, 증착은 제 1 하드 마스크 위에 수행되기 때문에, 목표된 피처 깊이 및 종횡비와 동일한 피처 깊이 및 종횡비를 달성하기 위해 에칭이 목표되는 경우, 개질 가스 및 제거 가스 화학물들은 제 2 하드 마스크 재료 및 제 1 하드 마스크 물질 모두를 에칭 할 수 있다. ALE가 모든 피처들에서 동일하게 수행되도록 에칭은 종횡비 독립적인 방법으로 수행된다. 그러나, 증착은 종횡비 종속적이기 때문에, 특정한 개시된 실시예들에 따라 종횡비 독립적인 기술로 피처들을 에칭하고 증착 및 에칭의 사이클들로 수행은 피처가 기판 전체에 걸쳐 동일한 크기에 점점 가까워지도록 크기 변화가 감소되고 종횡비 변화가 감소된 피처를 가지는 기판의 형성을 발생시킨다. 보다 구체적으로, 기판의 임계 치수 분포에 대한 최소 및 최대 임계 치수 (예를 들어, 6σ의 분포와 같은 먼 끝부분들) 는 분포의 확산이 현저하게 감소되거나 제거되도록 개질된다.
도 4b 내지 도 4d는 개시된 특정한 실시예들의 동작들을 거치는 예시적인 기판들을 도시한다. 도 4b는 타겟 층 (419), 하부층 (417), 하부층 (415), 인접한 하부층 (413), 패터닝된 제 1 하드 마스크 층 (421), 및 ALE에 의해 방향성으로 에칭된 제 2 하드 마스크 재료 (432) 를 가지는 기판을 도시한다. 다양한 실시예들에서, 이는 도 3의 동작 (314) 를 거치는 기판의 예이다. 점선 (422ℓ) 은 에칭 전의 제 2 하드 마스크 층 (432) 의 두께 (o) 를 도시하지만, 실선으로 도시 된 제 2 하드 마스크 층 (432) 은 ALE에 의한 에칭 후의 제 2 하드 마스크 재료 (432) 의 두께를 도시한다. 제 2 피처 (450) 의 하단부 (450b) 에서 막의 두께 m i 는 ALE 전의 제 2 피처 (450) 의 하단부 (450b) 에서 두께이지만, 제 2 피처 (450) 의 하단부 (452b) 에서 막의 두께 m j 는 ALE 수행 이후의 두께이다. 마찬가지로, 제 1 피처 (452) 의 하단부 (452b) 에서 막의 두께 n i 는 ALE 이전의 두께이지만, 두께 nj는 ALE 이후의 두께이다. 다양한 실시예들에서, 는 와 거의 동일한 것이 이해될 것이다.
다양한 실시예들에서, m j 는 증착 및 에칭의 일 사이클 이후 일 사이클 이전의 두께보다 얇은 약 0.1 nm 내지 약 0.5 nm일 수도 있다. 다양한 실시예들에서, n j 는 증착 및 에칭의 일 사이클 이후 일 사이클 이전의 두께보다 얇은 약 0 nm 내지 약 0.2 nm일 수도 있다.
예에서 도시된 바와 같이, 제 2 피처 (450) 는 제 1 피처 (452) 보다 크기 때문에 (종횡비 및 피처 폭 또는 임계 치수 모두에서), ALE와 같은 종횡비 독립적인 에칭 기법을 사용하는 에칭은 제 2 피처 (450) 및 제 1 피처 (452) 모두의 하단부들에서 동일한 두께의 재료를 제거한다. 그러나, 증착 및 에칭의 사이클들의 과정 동안, 제 2 피처 (450) 의 두께는 제 1 피처 (452) 의 두께보다 두껍고, 결국 제 1 피처 (452) 의 하단부 (452b) 에서 제 2 하드 마스크 재료 (432) 가 완전히 제거될 것이고, 따라서 에칭 및 증착의 사이클 각각이 제 1 하드 마스크 재료 (421) 를 에칭하여 두께 z를 0에 가까워지게 감소시킨다.
도 3을 다시 참조하면, 동작 (316) 에서, 동작들 (312 및 314) 은 결국 제 1 피처의 제 2 하드 마스크 재료 아래에 놓인 제 1 하드 마스크 재료를 제거하고 따라서 종횡비 및/또는 피처 깊이 및/또는 임계 치수를 포함하는 피처 크기의 변화를 감소시키도록 사이클로 반복된다. 다양한 실시예들에서, 동작들 (312 및 314) 은 동일한 툴에서, 또는 동일한 챔버에서, 또는 진공 파괴 없이 수행된다. 다양한 실시예들에서, 동작들 (312 및 314) 의 반복 동작들은, 동작 (314) 동안 에칭되는 기판 상의 재료가 제 1 피처에서 제 1 하드 마스크 재료인 일부 실시예들을 발생시킨다. 일부 실시예들에서, 동작들 (312 및 314) 은 제 1 피처 및 제 2 피처의 평균 임계 치수가 적어도 약 15 nm일 때까지 반복된다. 일부 실시예들에서, 동작들 (312 및 314) 은 제 1 피처와 제 2 피처 간 임계 치수 차가 1 Å 보다 작을 때까지 반복된다. 일부 실시예들에서, 동작들 (312 및 314) 은 인접한 하부층을 노출시키기 위해 제 1 피처의 하단부에 있는 제 1 하드 마스크 재료를 제거하도록 사이클로 반복된다. 일부 실시예들에서, 동작들 (312 및 314) 은 제 1 하드 마스크 재료의 모든 피처들이 제 1 하드 마스크 재료의 두께를 에칭스루할 (etched through) 때까지 사이클로 반복된다.
일 사이클은 제 2 하드 마스크 재료의 증착 및 방향성 에칭의 일 동작을 포함한다. 일부 실시예들에서, 일 사이클은 제 2 하드 마스크의 증착 및 ALE의 일 사이클을 포함한다. 즉, 동작들 (312 및 314) 을 반복하는 일 사이클은 이하의 동작들: 제 2 하드 마스크 재료 전구체 및 반응물질에 기판의 노출, 적어도 노출된 기판 표면들 상에 완전히 흡착하기에 충분한 기간 동안 기판의 개질 가스로의 노출, 및 제거 가스에 기판의 노출을 포함한다. 또 다른 예에서, 동작들 (312 및 314) 을 반복하는 일 사이클은 이하의 동작들: 제 2 하드 마스크 재료 전구체 및 반응물질에 기판의 노출, 기판의 노출된 표면들 상에 완전히 흡착하기에 충분한 지속기간보다 긴 지속기간 동안 기판의 개질 가스로의 노출, 및 제거 가스에 기판의 노출을 포함한다. 또 다른 예에서, 동작들 (312 및 314) 을 반복하는 일 사이클은 이하의 동작들: 제 2 하드 마스크 재료 전구체 및 반응물질에 기판의 노출, 적어도 노출된 기판 표면들 상에 완전히 흡착하기에 충분한 기간 동안 기판의 개질 가스로의 노출, 기판을 하우징하는 챔버를 퍼징, 제거 가스에 기판의 노출, 및 챔버 퍼징을 포함한다. 또 다른 예에서, 동작들 (312 및 314) 을 반복하는 일 사이클은 이하의 동작들: 제 2 하드 마스크 재료 전구체 및 반응물질에 기판의 노출, 기판을 하우징하는 챔버를 압박 (urging), 노출된 기판 표면들 상에 완전히 흡착하기에 적어도 충분한 기간 동안 기판의 개질 가스로의 노출, 제거 가스에 기판의 노출 및 챔버 퍼징을 포함한다. 일부 실시예들에서, 플라즈마는 개질 가스에 노출 및 제거 가스에 노출 중 적어도 하나 동안 점화된다.
일례에서, 동작들 (312 및 314) 을 반복하는 일 사이클은 이하의 동작들: PECVD와 같은 종횡비 종속 방식 양태에서 탄소-함유 막을 증착하기 위해 메탄에 기판을 노출, 기판의 노출된 표면에 완전히 흡착하기에 충분한 지속기간보다 긴 지속기간 동안 산소-함유 개질 가스에 기판의 노출, 및 제거 가스에 기판의 노출을 포함한다.
도 4c는 개시된 특정한 실시예들의 하나 이상의 사이클들을 거치는 기판의 예를 도시한다. 점선 (422ℓ) 은 에칭 전에 도 4a로부터 제 2 하드 마스크 재료의 두께를 나타낸다. 도 4b와 비교하여, 제 2 하드 마스크 재료 (442) 는 제 2 피처 (460) 의 하단부 (460b) 에 제 2 하드 마스크 재료 (442) 가 없도록 에칭되고, 마찬가지로 제 1 피처 (462) 의 하단부 (462b) 에 제 2 하드 마스크 재료 (442) 가 없다. 일부 실시예들에서, 제 1 피처 (462) 의 하단부에 제 2 하드 마스크 재료 (442) 가 없을 때, 제 2 피처 (460) 의 하단부에 여전히 일부 하드 마스크 재료 (442) 가 있을 수도 있다. 이 예에서, 제 2 피처 (460) 와 제 1 피처 (462) 사이의 피처 깊이의 차는 여전히 z이기 때문에 제 1 하드 마스크 재료 (421) 는 아직 에칭되지 않았다.
도 4d는 제 1 하드 마스크 재료 (431) 가 이제 제 1 피처 (472) 의 하단부 (472b) 에서 에칭되도록 복수 사이클들의 증착 및 에칭 이후 도 4c로부터 기판의 예를 도시한다. z로 표시된 제 2 피처 (470) 와 제 1 피처 (472) 의 이전 두께 차이는 x만큼 감소하여 제 2 피처 (470) 와 제 1 피처 (472) 사이의 두께 차 z-x가 발생하는 것을 주목한다. 증착 및 에칭의 다수 사이클들이 수행됨에 따라, z가 0에 근접하도록 x는 z에 근접하고, 따라서 피처 깊이의 변화를 감소시키고, 제 1 피처 (472) 의 피처 깊이는 제 2 피처 (470) 의 피처 깊이에 근접한다. 도시된 바와 같이, 기판의 필드 영역들에 여전히 제 2 하드 마스크 재료 (443) 의 일부 두께가 존재한다. 개략적 예시가 제 2 피처 (470) 및 제 1 피처 (472) 의 측벽들 상에 일부 제 2 하드 마스크 재료 (443) 를 도시하지만, 일부 실시예들에서 측벽들 상의 제 2 하드 마스크 재료 (443) 또한 에칭될 수도 있는 것이 이해될 것이다. 일부 실시예들에서, 바이어스를 사용하지 않고 에칭하는 것은 측벽들 (443s) 상의 제 2 하드 마스크 재료 (443) 를 에칭할 가능성이 더 높다. 일부 실시예들에서, 측벽들 (443s) 상의 일부 잔류 제 2 하드 마스크 재료 (443) 는 제 1 피처 (472) 가 제 2 하드 마스크 (443) 와 동일한 피처 깊이로 충분히 에칭되는 한 견딜 수도 있다. 다양한 실시예들에서, 프로세스 조건들 및 증착 및 에칭은 제 1 피처 (472) 의 종횡비들이 제 2 피처 (470) 의 종횡비에 근접하도록 제 1 피처 (472) 및 제 2 피처 (470) 의 프로파일을 튜닝하기 위해 조정될 (modulated) 수도 있다. 예를 들어, 반복된 사이클들 및 이러한 사이클들의 전체적인 조합이 제 2 피처 (470) 와 유사한 종횡비를 갖게 제 1 피처 (472) 를 에칭하도록, 에칭이 바이어스 인가를 포함하지 않는 증착 및 에칭 사이클 및 에칭이 바이어스 인가를 수반하는 증착 및 에칭 사이클들 모두의 조합이 제 1 피처 (472) 의 측벽들을 또한 트리밍 (trimming) 하는 동안 목표된 깊이로 제 1 피처 (472) 를 에칭하도록 모두 사용될 수 있다.
증착 및 에칭의 반복된 사이클들은 사이클 각각에서 증착이 제 1 피처 (472) 에서보다 제 2 피처 (470) 에서 두꺼운 제 2 하드 마스크 재료의 형성하게, 종횡 비 독립적인 에칭으로 인해 제 2 피처 (470) 및 제 1 피처 (472) 모두의 동일한 양을 에칭하는 후속 방향성 에칭은, 따라서 제 2 피처 (470) 에서 제 2 하드 마스크 재료를 에칭하고, 일부 제 2 하드 마스크 재료뿐만 아니라 또한 제 1 피처 (472) 의 제 1 하드 마스크 재료도 에칭하지만 인접한 하부층 (413) 을 에칭하지 않는다. 일부 실시예들에서, 인접한 하부층 (413) 은 제 1 하드 마스크 재료 및 제 2 하드 마스크 재료에 대해 에칭 선택도를 가지고, 따라서 에칭 및 증착의 반복된 사이클은 제 2 피처의 하단부의 표면 상에 제 2 하드 마스크 재료가 없더라도 인접한 하부층 (413) 의 표면을 열화시키지 (degrade) 않을 수도 있다.
개시된 특정한 실시예들에서, 여러 사이클들에 걸쳐 제 2 하드 마스크 재료의 선택적인 증착 및 기판의 ALE는 목표된 피처 사양들 (specifications) 얻고 기판에 걸쳐 다양한 피처들에 대해 일관된 종횡비 및 피처 깊이를 달성하기 위해 부분적으로 규정된 피처들의 측벽들 및 하단부들로부터 제 1 하드 마스크 재료를 결국 완전히 제거하도록 수행될 수도 있다. 즉, 선택적인 증착 및 ALE의 사이클들은 완전히 규정된 피처의 피처 깊이와 부분적으로 규정된 피처의 피처 깊이 사이의 차가 0에 가까워지도록 수행될 수도 있다. 일부 실시예들에서, 선택적 증착 및 ALE의 사이클들은 완전히 규정된 피처의 피처 종횡비와 부분적으로 규정된 피처의 피처 종횡비의 차가 0에 가까워지도록 수행될 수도 있다. ALE 동안 증착된 탄소-함유 재료와 포토레지스트 사이의 에칭 레이트 차로 인해, 보다 작은 홀의 임계 치수가 커지고 보다 큰 홀에 가까워진다. 또한, 포토레지스트에 대해 증착된 탄소-함유 재료 제거 양은 ALE 동안 정밀하게 제어된다. ALE의 한 가지 특징은 일반적으로 에칭 레이트가 구조체 종횡비 (높이 대 폭 비) 와 독립적으로 발생하는 재료 제거의 자기-제한 레이트이다.
이 예에서, 관심있는 구조는, 하단부로 완전히 클리어되거나 (cleared) (포토레지스트가 현상함) 결함으로 간주되어 바람직하지 않은 부분적으로 클리어된 포토레지스트에서 리소그래피로 규정된 홀 패턴이다. ALE 동작을 위한 프로세스 조건들은 포토레지스트의 유형에 따라 변할 수도 있다. 예시적인 프로세스 조건들은 도 2 및 도 3에 관해 상기 제공되었다. 일반적으로, 상술한 두 가지 동작들 (도 3의 동작들 (312 및 314)) 은 도 4a 내지 도 4d에서 도시된 바와 같이 보다 작은 (결함이 있는) 홀이 포토레지스트 잔여물에서 완전히 클리어되고 잘 규정된 홀과 보다 가까운 임계 치수에 이를 때까지 순환적인 방식으로 반복된다. ALE 동안의 에칭 조건들은 SCD 탄소-함유 재료와 같은 제 2 하드 마스크 재료 및/또는 포토레지스트와 같은 제 1 하드 마스크 재료의 에칭 레이트와 비교하여 인접한 하부층 (이는 상술한 바와 같이, SiARC와 같은 유기물 또는 금속 산화물과 같은 무기물 모두일 수 있다) 의 무시할 수 있는 에칭 레이트를 달성하기 위해 조정된다.
도 4e는 증착 및 에칭의 다양한 사이클들 이후 기판을 도시한다. 제 1 하드 마스크 재료 (441) 는 인접한 하부층 (413) 을 노출시키기 위해 제 1 피처 (482) 의 하단부 (482b) 에서 에칭된다. 마찬가지로, 제 2 피처 (480) 의 하단부 (480b) 는 또한 인접한 하부층 (413) 을 노출한다. 기판의 프로파일은, 이는 에칭 전 및 증착 및 에칭의 다수 사이클들 전에 제 2 하드 마스크 재료 (492) 의 증착 이후 기판의 프로파일을 도시하는 점선 422 l 과 비교된다.
다양한 실시예들에서, 증착 및 에칭의 사이클들은 제 1 피처 및 제 2 피처의 평균 임계 치수가 약 25 nm 이하 또는 적어도 약 15 nm일 때까지 수행된다. 다양한 실시예들에서, 증착 및 에칭의 사이클들은 제 1 피처 및 제 2 피처의 임계 치수 간의 차가 약 0.2 nm보다 작거나, 목표된 피처 임계 치수가 20 nm인 예에서 서로의 약 1 ％ 이내일 때까지 수행된다.
결과로서, (도 4e에 도시된) 증착 및 에칭의 다양한 사이클들의 결론에서, 매우 큰 수의 비아 홀들의 어레이에 대한 세 가지 특성들이 관찰된다: 첫 번째로, 잘-규정된 비아 홀 (제 2 피처 (480)) 의 임계 치수 (CD : Critical Dimension) 는 인입하는 (incoming) 리소그래픽 치수에 관해 상당히 변경 (증가 또는 감소) 되지 않는다; 두 번째로, “결함있는” 비아 홀 (제 1 피처 (482)) 의 하단부 (482b) 에서 (리소그래피 프로세스 확률에 의해 야기된) "목표되지 않은" 포토레지스트 "잔여물" 은 제거되고 임계 치수가 타겟 또는 목표된 임계 치수에 보다 가깝다; 그리고 세 번째로, 노출되지 않은 영역들 (화살표 441a로 묘사된) (포지티브 톤 (positive tone) 리소그래피의 경우에서) 의 포토레지스트 또는 제 1 하드 마스크 재료 (441) 의 두께는 리소그래피 프로세스의 완료 이후 (임의의 SCD 또는 ALE 이전, 하지만 EUV 리소그래피 이후) 포토레지스트 두께에 가깝게 (또는 보다 약간 크게) 유지된다. 화살표 (441a) 로 표시된 노출되지 않은 영역은 제 1 피처 (482) 의 하단부 (482b) 로부터 제 1 하드 마스크 재료 (441) 를 제거하기 위해 에칭이 수행되는 동안 증착된 제 2 하드 마스크 재료 (492) 가 제 1 하드 마스크 재료 (441) 가 에칭되는 것을 방지하기 때문에 리소그래피 이후 그리고 증착 및 에칭 사이클들 이전의 두께와 유사한 두께를 갖는다. 포토레지스트의 결과 최종 패턴은 도 4e에 도시되어 있다. 마지막으로 제 1 하드 마스크 재료 패턴은 아래에 놓인 하드 마스크 스택 (413, 415, 417, 등) 으로 전사될 수 있으며, 결국 에칭 프로세스들에 의해 타겟 층 (419) 내로 전사될 수 있다.
도 5는 ALE 및 SCD가 개시된 특정한 실시예들에 따라 수행되는 일 예시적인 실시예의 프로세스 흐름도이다. 도 5가 ALD를 사용하는 탄소-함유 재료의 증착 및 방향성 에칭을 참조하지만, 개시된 실시예들은 이 기술된 기법을 사용하는 탄소-함유 재료 증착 또는 에칭에 한정되지 않는 것이 이해될 것이다. 리소그래피를 받을 제 1 하드 마스크 재료에 따라, 인접한 하부층 재료에 따라 임의의 다른 적합한 제 2 하드 마스크 재료가 사용될 수도 있다. 추가적으로, 다른 에칭 방법들이 사용될 수도 있다. 예를 들어, 다양한 실시예들에서, 종횡비 독립적인 에칭 기법들 또는 또 다른 층별 (layer-by-layer) 에칭 기법, 자기-제한 에칭 기법이 사용될 수도 있다.
도 5를 다시 참조하면, 일부 실시예들에서, 도 5의 동작들은 약 5 mTorr 내지 약 100 mTorr의 챔버 압력을 가지는 챔버에서 수행될 수도 있다. 도 5의 동작들은 약 0°C 내지 약 120°C 또는 약 20°C 내지 약 60°C 또는 약 0°C 내지 약 60°C의 기판 온도에서 수행될 수도 있다. 기판 온도는 기판을 홀딩하는 (holds) 페데스탈 (pedestal) 또는 웨이퍼 홀더가 설정되는 온도를 의미하는 것으로 이해될 것이다. 도 5에서 도시된 동작들은 도 3에 관해 상술된 바와 같이 수행될 수도 있는 예시적인 동작들을 요약한다. 동작 (503 내지 507) 은 도 3의 동작 (312) 에 대응할 수도 있고, 동작 (509 내지 515) 은 도 3의 동작 (314) 에 대응할 수도 있다. 도 3의 동작 (310) 은 도 5의 동작 (501) 전에 수행될 수도 있다. 일부 실시예들에서, 동작들 (501 내지 599) 은 동일한 챔버 내에서, 또는 동일한 툴 내에서, 또는 진공 파괴 없이 수행된다.
동작 (501) 에서, 리소그래피를 받기 이전의 기판이 챔버에 제공된다. 다양한 실시예들에서, 기판은 탄소-함유 재료를 포함한다. 상기 기술된 바와 같이, 탄소-함유 재료는 포토레지스트, 또는 그래핀, 또는 비정질 탄소를 포함할 수도 있다. 동작 (501) 은 도 2의 (201a 및 202a) 에 도시된 개략적인 예시에 대응할 수도 있다. 동작 (501) 에 제공된 기판은 부분적으로 규정된 피처들 (도 1b의 제 2 피처 (142) 와 같은) 및 완전히 규정된 피처들 (도 1b의 제1 피처 (140) 와 같은) 모두를 포함한다.
동작 (503) 에서, 기판 상에 탄소-함유 재료의 층을 형성하기 위해 기판은 탄소-함유 화학물질에 노출된다. 증착은 종횡비 종속 방식으로 수행된다. 예를 들어, 일부 실시예들에서, 보다 많은 탄소-함유 재료가 보다 작은 피처들의 하단부에서보다 큰 피처들의 하단부에 증착되도록 기판의 표면들 위에 탄소-함유 재료를 형성하기 위해 PECVD는 탄소-함유 화학물을 사용하여 수행된다. 이는 기판의 탄소-함유 표면 상의 틈을 충진하기 (fill) 위해 일부 실시예에서 사용될 수도 있다. 이 동작은 도 3의 (312) 에 대응할 수도 있다. 일부 실시예들에서, 증착은 플라즈마를 사용하여 수행되고 일부 실시예에서 바이어스가 인가될 수도 있다. 탄소 증착은 낮은 바이어스 (예를 들어, 셀프 바이어스 전력 = 약 5 V 내지 약 15 V) 및 약 30 W 내지 약 500 W의 범위의 낮은 RF 플라즈마 전력으로 수행될 수도 있다. 일부 실시예들에서, 탄소-함유 화학물질은 플라즈마를 생성하기 위해 하나 이상의 희석제들과 결합될 수도 있다. 예시적인 희석제들은 질소, 헬륨, 아르곤, 수소, 및 그들의 조합들을 포함한다.
동작 (505) 은 선택 가능하다. 동작 (505) 에서, 탄소 함유 물질이 기판의 수평 표면들 상에 우선적으로 증착되도록 후속 사이클들에서 기판의 영역들을 패시베이팅하고 (passivate) 우선적인 증착을 허용하도록 기판은 선택 가능하게 불활성 가스 플라즈마에 노출된다. 불활성 가스 플라즈마는 수소, 헬륨, 질소, 아르곤 및 네온 중 하나 이상을 흘리고 플라즈마를 점화함으로써 생성될 수도 있다. 플라즈마는 약 30 W 내지 약 500 W의 플라즈마 전력을 사용하여 점화될 수도 있다.
일부 실시예들에서, 챔버는 동작들 (503 및 505) 의 수행 사이에 퍼징될 수도 있다. 일부 실시예들에서, 기판은 임의의 기술된 동작들의 수행 사이에 한 번 이상 퍼징될 수도 있다. 다양한 실시예들에서, 동작들 (503 및 505) 은 사이클들로 선택 가능하게 반복될 수도 있고, 사이클들은 동작들 (423 및 424) 의 수행 사이에 퍼지 동작들과 함께 또는 퍼지 동작들 없이 수행될 수도 있다.
동작 (507) 에서, 챔버는 선택 가능하게 퍼징될 수도 있다. 일부 실시예들에서, 퍼징은 동작들 (503 및 505) 사이, 또는 단지 동작 (503) 이후, 또는 단지 동작 (505) 이후에서 수행된다. 본 명세서에 기술된 퍼징 동작들은 임의의 적합한 퍼징 기법을 사용하여 챔버로부터 가스들을 펌핑하고, 하나 이상의 불활성 가스들을 흘림으로써, 또는 그들의 조합들로 수행될 수도 있는 것이 이해될 것이다.
동작 (509) 에서, 기판은 기판의 표면을 개질하기 위해 산소, CO2 와 같은 산소-함유 가스들 또는 일부 경우들에서, 플루오르화탄소 가스들과 같은 개질 화학물질에 노출된다. 일부 실시예들에서, 동작 (503) 에서 증착된 탄소-함유 재료가 개질된이다. 일부 실시예들에서, 이전에 리소그래피를 겪기 전인 아래에 놓인 탄소-함유 재료 포토레지스트가 개질된다. 일부 실시예들에서, 개질된 기판 표면 상의 재료는 피처마다 상이하다. 예를 들어, 일부 실시예들에서, 일부 피처들의 하단부는 포토레지스트를 포함하지만 다른 피처들의 하단부들은 탄소-함유 재료를 포함한다. 피처들의 하단부들에서 재료는 피처들의 종횡비, 피처 깊이들, 및 기판이 노출된 증착 및 에칭의 사이클들의 수에 종속될 수도 있다. 개시된 다양한 실시예들에서, 표면 상의 탄소-함유 재료가 개질된다. 이 동작은 도 2의 (201b 및 202b) 에 도시된 개략적인 예시에 대응할 수도 있다. 다양한 실시예들에서, 기판은 기판의 단층을 개질하기에 충분한 지속기간보다 긴 지속기간 동안 개질 화학물에 노출된다. 일부 실시예들에서, 개질 화학물은 개질되는 재료의 약 1 내지 약 5 원자 층들이 개질되도록 표면을 과포화하기 위해 사용된다. 개질 화학물은 포토레지스트와 같은 제 1 하드 마스크 재료와 탄소-함유 재료와 같은 제 2 하드 마스크 모두를 개질하기 위해 적합하도록 선택될 수도 있다.
동작 (511) 에서, 챔버는 챔버로부터 (약 산화제, 즉 CO2와 같은) 과도한 개질 화학물을 제거하도록 선택 가능하게 퍼징된다. 이 동작은 도 2의 (202d) 에 대응할 수도 있다. 챔버는 과도한 가스 상 (phase) 개질 화학물을 제거하기 위해 챔버를 배기하거나 개질 화학물의 플로우를 중단하고 헬륨 또는 아르곤과 같은 비반응성 불활성 가스를 흐르게 함으로써, 퍼징될 수도 있다.
동작 (513) 에서, 기판은 개질된 표면을 제거하기 위해 불활성 가스 플라즈마와 같은 제거 화학물질에 노출된다. 동작 (407) 동안 바이어스는 기판 스퍼터링 없이 불활성 기체 플라즈마에 개질된 표면을 제거하기 충분한 에너지를 생성하도록 인가된다. 일부 실시예들에서, 플라즈마는 사용되지 않을 수도 있다. 일부 실시예들에서, 바이어스는 사용되지 않을 수도 있다. 일부 실시예들에서, 바이어스 없이 플라즈마만으로 개질된 표면들을 제거하기에 충분하다. 제거 화학물질은 포토레지스트와 같은 제 1 하드 마스크 재료 및 탄소-함유 재료와 같은 제 2 하드 마스크 재료 모두를 에칭하기 적합할 수 있도록 선택될 수도 있다. 제거 화학물질은 선택된 개질 화학물질에 따라 선택될 수도 있다.
동작 (515) 에서, 챔버는 챔버로부터 가스 상의 개질된 재료를 제거하기 위해 선택 가능하게 퍼징된다.
동작 (517) 에서, 동작들 (509 내지 515) 은 사이클들로 선택 가능하게 반복될 수도 있다. 일부 실시예들에서, 동작 (503) 에서 탄소-함유 재료의 증착마다 단지 일 사이클의 동작들 (509 내지 515) 이 수행되도록 동작 (517) 은 전혀 수행되지 않는다.
동작 (599) 에서, 기판 상에서 목표된 표면을 형성하기 위해 기판이 충분히 에칭되었는지 여부를 결정한다. 아니라면, 동작들 (503 내지 517) 은 x 사이클들 동안 선택 가능하게 반복될 수도 있고, x는 1보다 크거나 같은 정수이다. 일부 실시예들에서, 동작들 (509 내지 517) 은 반복된 사이클들이 전부가 아닌 일부에서만 반복되지만, 일부 실시예들에서, 동작들 (509 내지 517) 은 모든 사이클에서 반복된다.
다양한 실시예들에서, 동작들 (503 내지 517) 은 광범위의 포토레지스트 및 하부층 재료들, 뿐만 아니라 라인 공간 격자와 같은 다른 유형들의 패턴들에 대해 조정되거나 가변할 수도 있다. 예를 들어, SCD의 선택된 지속기간 각각에 대해 수행된 반복된 사이클들의 수 또는 ALE 사이클들의 수는, 다른 요인들에 더하여, 프로세싱될 기판에 제공된 재료, SCD에 의해 증착되는 재료, 프로세싱될 기판에 제공된 재료의 패턴, 및 프로세싱될 기판에 제공된 재료 아래 하부층들의 재료에 종속할 수도 있다. 가스 화학물질들, 인가된다면, 바이어스 전력, 플라즈마 조건들, 온도, 압력, 및 다른 프로세싱 조건들은 또한 다른 요인들에 더하여, 프로세싱될 기판 상에 제공된 재료, SCD에 의해 증착되는 재료, 프로세싱될 기판 상에 제공된 재료의 패턴, 및 프로세싱될 기판 상에 제공된 재료 아래 하부층들의 재료에 따라 변할 수도 있다.
ALE 프로세스 및 선택적인 증착 프로세스를 조합함으로써, 포토레지스트 결함들이 해결된다. 이 개선은 이후 아래에 놓인 하드 마스크 (실리콘 산화물/실리콘 질화물 (SiO2/SiN) 층과 같은) 로 그리고 결과적으로 디바이스들의 개선된 가변성 및 성능을 발생시키는 관심있는 구조들에 전사된다.
ALE 동작들은 조심스럽고 (gentle) 정밀하여 사이클 당 재료의 디지털 양을 제거하므로 소프트 레지스트 재료를 오버에칭 (overetch) 하지 않도록 에칭이 쉽게 제어될 수 있다. 유사하게, 탄소-기반 선택적인 증착은 매우 낮은 소스 전력 (예를 들어, 변압기 커플링 플라즈마 또는 TCP) 을 사용하며 바이어스가 없고, 증착은 레지스트를 손상시키지 않고 수행될 수 있다.
일부 실시예들에서, 선택적인 탄소 증착이 선택 가능할 수도 있다. 예를 들어, 이 특정 실시예들이 일부 결함들이 용인될 수도 있는 애플리케이션들에서 사용될 수도 있다. 일부 실시예들에서, 다른 증착 기법들이 선택적인 탄소 증착 대신 수행된다. 예를 들어, 일부 실시예들에서 PECVD가 수행될 수도 있고, 이는 반응물의 지속적인 노출과 피처 기하학 (geometry) 으로 인해, 보다 큰 피처들이 보다 많은 재료가 증착되는 반면 보다 작은 피처들은 보다 적은 재료가 증착되도록 하중 효과에 대한 종횡비 종속 방식으로 증착한다.
특정한 실시예들에서, 개시된 ALE 동작들 및 탄소 증착의 조합은 국부적인 임계 치수 균일성 (LCDU : Local Critical Dimension Uniformity) 을 개선하고 오리지널 임계 치수가 포토레지스트를 사용하는 패터닝 프로세스를 통틀어 유지된다면 임계 치수를 복구하도록 탄소 함유 재료에 대해 사용될 수도 있다.
장치
개시된 실시예들은 캘리포니아 주 프레몬트 소재의 램 리서치 코포레이션으로부터 입수 가능한 Kiyo® FX와 같은 임의의 적합한 에칭 챔버 또는 장치에서 수행될 수도 있다. 채용될 수 있는 플라즈마 에칭 챔버의 또 다른 예는 캘리포니아 주 프리몬트 소재의 램 리서치 코포레이션으로부터 입수 가능한 Flex™ 반응성 이온 에칭 툴이다. 플라즈마 에칭 챔버에 대한 추가 기술은 미국 특허 번호 제 6,841,943 호 및 제 8,552,334 호에서 발견될 수도 있으며, 이는 본 명세서에 그들의 전체가 참조로서 인용된다.
일부 실시예들에서, ICP (Inductively Coupled Plasma) 반응기가 사용될 수도 있다. 일 예가 도 6에 제공된다. 이러한 ICP 반응기들은 또한 명칭이 “METHOD FOR FORMING A MASK BY ETCHING CONFORMAL FILM ON PATTERNED ASHABLE HARDMASK” 이고 2013년 12월 10일에 출원되고 2016년 6월 7일에 허여된 미국 특허 번호 제 9,362,133 호에 기술되어 있고, 본 명세서에 기술된 기법들의 구현을 위해 적합한 ICP 반응기를 기술할 목적으로 참조로서 본 명세서에 인용된다. ICP 반응기들이 본 명세서에 기술되었지만, 일부 실시예들에서 CCP (Capatively Coupled Plasma) 반응기들이 또한 사용될 수도 있음이 이해되어야 한다. 예시적인 에칭 챔버 또는 장치는 챔버 벽들을 가지는 챔버와, 웨이퍼를 척킹 (chucking) 및 디척킹 (dechucking) 하기 위한 정전 전극들을 포함할 수도 있고 플라즈마를 생성하기 위해 코일에 전력을 공급하도록 구성된 RF 전원 공급 장치를 사용하여 전기적으로 대전될 수도 있는, 프로세싱되는 기판 또는 웨이퍼를 홀딩하기 위한 척, 및 본 명세서에 기술된 바와 같이 가스 유입을 위한 가스 흐름 유입구를 포함할 수도 있다. 예를 들어, 개질 화학물질 가스들 및/또는 증착 화학물질들은 각각 ALE 및/또는 증착을 수행하기 위해 에칭 챔버로 흐를 수도 있다. 일부 실시예들에서, 장치는 2 이상의 챔버를 포함할 수도 있고, 각각은 기판들을 에칭, 증착, 또는 프로세싱하도록 사용될 수도 있다. 챔버 또는 장치는 챔버 압력, 불활성 가스 플로우, 플라즈마 전력, 플라즈마 주파수, 반응성 가스 플로우 (예를 들어, 약 산화제 가스, 탄소-함유 가스, 등), 바이어스 전력, 온도, 진공 설정들; 및 다른 프로세스 조건들의 조절과 같은 챔버 또는 장치의 동작들의 일부 또는 전부를 제어하기 위한 시스템 제어기를 포함할 수도 있다. 챔버는 또한 기판 상에 탄소-함유 재료를 증착하도록 사용될 수도 있다.
도 6은 본 명세서의 특정한 실시예들을 구현하기 적절한 ICP 통합된 에칭 및 증착 장치 (600) 의 단면도를 개략적으로 도시하며, 이의 예는 캘리포니아 주 프레몬트 소재의 램 리서치 코포레이션에 의해 생산된 Kiyo™ 반응기이다. ICP 통합된 에칭 및 증착 장치 (600) 는 챔버 벽들 및 윈도우 (611) 에 의해 구조적으로 규정된 챔버 (601) 를 포함한다. 챔버 벽들은 스테인레스 스틸 또는 알루미늄으로 제작될 수도 있다. 윈도우 (611) 는 석영 또는 다른 유전체 재료로 제작될 수도 있다. 선택 가능한 그리드 (grid) (650) 는 챔버 (601) 를 상부 서브-챔버 (602) 및 하부 서브-챔버 (603) 로 나눈다. 대부분의 실시예들에서, 플라즈마 그리드 (650) 는 제거될 수도 있고, 이에 따라 서브-챔버들 (602 및 603) 로 이루어진 챔버 공간을 활용한다. 척 (617) 은 하단 내부 표면 근처의 하부 서브-챔버 (603) 내부에 위치된다. 척 (617) 은 에칭 및 증착 프로세스들이 수행되는 웨이퍼 (619) 를 수용하고 홀딩하도록 구성된다. 척 (617) 은 존재한다면 웨이퍼 (619) 를 지지하기 위한 정전 척일 수 있다. 일부 실시예들에서, 에지 링 (미도시) 은 척 (617) 을 둘러싸고, 척 (617) 위에 존재한다면 웨이퍼 (619) 의 상단 표면과 대략 평면인 상부 표면을 갖는다. 척 (617) 은 또한 웨이퍼를 척킹 및 디척킹하기 위한 정전기 전극들을 포함한다. 필터 및 DC 클램핑 전력 공급부 (미도시) 가 이 목적을 위해 제공될 수도 있다. 척 (617) 에서 웨이퍼 (619) 를 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (617) 은 RF 전력 공급부 (623) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (623) 는 연결부 (627) 를 통해 매칭 회로 (621) 에 연결된다. 매칭 회로 (621) 는 연결부 (625) 를 통해 척 (617) 에 연결된다. 이 방식으로, RF 전력 공급부 (623) 는 척 (617) 에 연결된다.
플라즈마 생성을 위한 엘리먼트들은 윈도우 (611) 위에 위치된 코일 (633) 을 포함한다. 일부 실시예들에서, 코일은 개시된 실시예들에서 사용되지 않는다. 코일 (633) 은 전기적으로 전도성인 재료로 제작되고 적어도 한 번의 완전한 턴 (turn) 을 포함한다. 도 6에서 도시된 코일 (633) 의 예는 세 번의 턴들을 포함한다. 코일 (633) 의 단면들은 심볼들로 도시되고, "X" 를 가지는 코일들은 페이지 내로 회전하여 연장하지만, "●" 를 가지는 코일들은 페이지 밖으로 회전하여 연장한다. 플라즈마 생성을 위한 엘리먼트들은 또한 코일 (633) 에 RF 전력을 공급하도록 구성된 RF 전력 공급부 (641) 를 포함한다. 일반적으로, RF 전력 공급 부 (641) 는 연결부 (645) 를 통해 매칭 회로 (639) 에 연결된다. 매칭 회로 (639) 는 연결부 (643) 를 통해 코일 (633) 에 연결된다. 이 방식으로, RF 전력 공급부 (641) 는 코일 (633) 에 연결된다. 선택 가능한 패러데이 쉴드 (Faraday shield) (649) 는 코일 (633) 과 윈도우 (611) 사이에 위치된다. 패러데이 쉴드 (649) 는 코일 (633) 에 관해 이격된 관계에서 유지된다. 패러데이 쉴드 (649) 는 윈도우 (611) 바로 위에 배치된다. 코일 (633), 패러데이 쉴드 (649), 및 윈도우 (611) 는 각각이 서로 실질적으로 평행하도록 구성된다. 패러데이 쉴드는 금속 또는 다른 종들이 챔버 (601) 의 유전체 윈도우 상에 증착되는 것을 방지할 수도 있다.
프로세스 가스들 (예를 들어, 산소, 이산화탄소, 메탄, 등) 은 상부 서브-챔버 (602) 에 위치된 하나 이상의 가스 흐름 유입구들 (660) 을 통해 그리고/또는 하나 이상의 측면 가스 흐름 유입구들 (670) 을 통해 챔버 (601) 내로 흐를 수도 있다. 마찬가지로, 명시적으로 도시되지 않았지만, 유사한 가스 흐름 유입구들은 CCP 프로세싱 챔버로 프로세스 가스들을 공급하도록 사용될 수도 있다. 진공 펌프가 예를 들어, 1 단계 또는 2 단계 기계적인 건조 펌프 및/또는 터보분자 펌프 (640) 가, 챔버 (601) 로부터 프로세스 가스들을 인출하고 챔버 (601) 내부 압력을 유지하도록 사용될 수도 있다. 예를 들어, 펌프는 ALE의 퍼지 동작 동안 챔버 (601) 를 배기하도록 사용될 수도 있다. 진공 펌프에 의해 제공되는 진공 분위기의 인가를 선택적으로 제어하도록 밸브-제어된 도관이 진공 펌프를 챔버 (601) 에 유체적으로 연결하기 위해 사용될 수도 있다. 이것은 동작중인 플라즈마 프로세싱 동안, 쓰로틀 (throttle) 밸브 (미도시) 또는 진자 (pendulum) 밸브 (미도시) 와 같은 폐 루프-제어된 흐름 제한 디바이스를 채용하여 행해질 수도 있다. 마찬가지로, CCP 프로세싱 챔버로 진공 펌프 및 밸브 제어된 유체 연결이 또한 채용될 수도 있다.
장치의 동작 동안, 하나 이상의 프로세스 가스들은 가스 흐름 유입구들 (660 및 670) 을 통해 공급될 수도 있다. 특정한 실시예들에서, 프로세스 가스는 가스 흐름 유입구 (660) 를 통해서만, 또는 측면 가스 흐름 유입구 (670) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 도면에 도시된 가스 흐름 유입구들은, 예를 들어 하나 이상의 샤워 헤드들과 같은 보다 복잡한 가스 흐름 유입구들로 대체될 수도 있다. 패러데이 쉴드 (649) 및/또는 선택 가능한 그리드 (650) 는 챔버 (601) 로 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. 패러데이 쉴드 (649) 및 선택적인 그리드 (650) 중 하나 또는 모두는 프로세스 가스들의 전달을 위한 샤워헤드로서 기능할 수도 있다. 일부 실시예들에서, 일단 액체 반응물질 또는 전구체가 기화되면, 기화된 반응물질 또는 전구체가 가스 흐름 유입구 (660 및/또는 670) 를 통해 챔버 (601) 내로 도입되도록 액체 기화 및 전달 시스템은 챔버 (601) 의 업스트림에 위치될 수도 있다.
RF 전류로 하여금 코일 (633) 을 통해 흐르게 하도록 RF 전력 공급부 (641) 로부터 코일 (633) 로 무선 주파수 (RF) 전력이 공급된다. 코일 (633) 을 통해 흐르는 RF 전류는 코일 (633) 주위에 전자기장을 생성한다. 전자기장은 상부 서브-챔버 (602) 내부에 유도 전류를 생성한다. 다양한 생성된 이온들 및 라디칼들과 웨이퍼 (619) 의 물리적 및 화학적 상호작용들은 웨이퍼 상에 피처들을 에칭하고 층들을 증착시킨다.
상부 서브-챔버 (602) 및 하부 서브-챔버 (603) 모두가 있도록 플라즈마 그리드가 사용되면, 유도 전류는 상부 서브-챔버 (602) 에 전자-이온 플라즈마를 생성하도록 상부 서브-챔버 (602) 에 존재하는 가스에 작용한다. 선택적인 그리드 (650) 는 하부 서브-챔버 (603) 에서 핫 (hot) 전자들의 양을 제한한다. 일부 실시예들에서, 장치는 하부 서브-챔버 (603) 에 존재하는 플라즈마가 이온-이온 플라즈마이도록 설계되고 동작된다.
상부 전자-이온 플라즈마 및 하부 이온-이온 플라즈마 모두는 양이온 및 음이온을 포함할 수도 있지만 이온-이온 플라즈마는 보다 큰 비율의 음이온들 대 양이온들을 가질 것이다. 휘발성 에칭 및/또는 증착 부산물들은 포트 (622) 를 통해 하부 서브-챔버 (603) 로부터 제거될 수도 있다. 본 명세서에 개시된 척 (617) 은 약 10 ℃내지 약 250 ℃범위의 상승된 온도들에서 동작할 수도 있다. 온도는 프로세스 동작 및 특정한 레시피에 종속될 것이다.
챔버 (601) 는 클린 룸 또는 제조 설비에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 이 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 배관을 포함한다. 이 설비들은 타겟 제작 시설에 설치될 때 챔버 (601) 에 커플링된다. 추가적으로, 챔버 (601) 는 로보틱스가 통상적인 자동화를 사용하여 반도체 웨이퍼들을 챔버 (601) 내로 또는 외로 이송하게 하는 이송 챔버와 커플링될 수도 있다.
일부 실시예들에서, 제어기 (630) (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 는 프로세싱 챔버의 동작들의 일부 또는 전부를 제어한다. 제어기 (630) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 일부 실시예들에서, 장치는 개시된 실시예들이 수행될 때 플로우 레이트들 및 지속기간들을 제어하기 위한 스위칭 시스템을 포함한다. 일부 실시예들에서, 장치는 약 500 ms까지, 또는 약 650 ms까지의 스위칭 시간을 가질 수도 있다. 스위칭 시간은 플로우 화학물, 선택된 레시피, 반응기 아키텍처, 및 기타 요소들에 종속될 수도 있다.
챔버 (601) 또는 장치는 시스템 제어기를 포함할 수도 있다. 예를 들어, 일부 실시예들에서, 제어기 (630) 는 시스템의 일부이며, 상술한 예들의 일부일 수도 있다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들, 및/또는 특정한 프로세싱 컴포넌트 (웨이퍼 페데스탈, 가스 플로우 시스템 등)를 포함하는 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템은 반도체 웨이퍼 또는 기판의 프로세싱 이전, 프로세싱 동안, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위해 전자장치들과 통합될 수도 있다. 전자장치들은 "제어기" 로서 지칭될 수도 있으며, 이는 시스템들 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있다. 제어기 (630) 는 프로세싱 요구사항들 및/또는 시스템의 유형에 따라, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기 (630) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 동작들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기 (630) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기 (630) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 fab 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 종속되는 프로세싱 동작들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 동작들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기 (630) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
챔버 (601) 는 도 7에 도시된 바와 같이 멀티-스테이션 툴에서 통합될 수도 있다. 조건 각각은 상이한 동작들을 프로세싱하도록 사용될 수도 있다. 예를 들어, 하나의 스테이션은 ALE와 같은 방향성 에칭을 수행하도록 사용될 수도 있지만 또 다른 스테이션은 증착을 수행하도록 사용된다. 개시된 실시예들은 진공을 파괴하지 않고 수행될 수도 있고 동일한 장치에서 수행될 수도 있다. 다양한 실시예들에서, ALE와 같은 방향성 에칭 및 증착은 진공 파괴 없이 수행된다. 다양한 실시예들에서, ALE와 같은 방향성 에칭 및 증착은 동일한 챔버에서 수행된다.
도 7은 진공 이송 모듈 (738) (VTM) 과 인터페이스하는 다양한 모듈들을 가지는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 및 프로세싱 모듈들 사이에서 웨이퍼들을 "이송" 하기 위한 이송 모듈들의 배치는 "클러스터 툴 아키텍처" 시스템으로 지칭 될 수도 있다. 로드록 (loadlock) 또는 이송 모듈로서 또한 알려진 에어록 (airlock) 모듈 (730) 은 다양한 제작 프로세스들을 수행하도록 개별적으로 최적화될 수도 있는 4 개의 프로세싱 모듈 (720a 내지 720d) 과 함께 VTM (738) 에 도시되어 있다. 예로서, 프로세싱 모듈들 (720a 내지 720d) 은 기판 에칭, 증착, 이온 주입, 웨이퍼 세정, 스퍼터링 및/또는 다른 반도체 프로세스들을 수행하도록 구현될 수도 있다. 일부 실시예들에서, ALE 및 증착은 동일한 모듈에서 수행된다. 일부 실시예들에서, ALE 및 증착은 동일한 툴의 상이한 모듈들에서 수행된다. 기판 에칭 프로세싱 모듈들 중 하나 이상 (임의의 720a 내지 720d) 은 본 명세서에서 개시된 바와 같이, 즉, ALE를 수행하고, 탄소-함유 재료를 증착하고, 그리고 개시된 실시 예들에 따른 다른 적합한 기능들로서 구현될 수도 있다. 에어록 모듈 (730) 및 프로세스 모듈 (720) 은 "스테이션들" 로서 지칭될 수도 있다. 스테이션들 각각은 VTM (738) 에 인터페이스하는 패싯 (facet) (736) 을 갖는다. 패싯 각각의 내부에서, 센서들 (1 내지 18) 은 각각의 스테이션들 사이에서 이동될 때 웨이퍼 (726) 의 통과를 검출하기 위해 사용된다.
로봇 (722) 은 스테이션들 사이에서 웨이퍼 (726) 를 이송한다. 일 실시예에서, 로봇 (722) 은 하나의 암 (arm) 을 가지고, 또 다른 실시예에서, 로봇 (722) 은 두 개의 암을 가지며, 여기서 암 각각은 이송을 위해 웨이퍼 (726) 와 같은 웨이퍼들은 픽킹 (pick) 하기 위한 엔드 이펙터 (end effector) (724) 를 갖는다. ATM (Atmospheric Transfer Module) (740) 에서 프론트-엔드 로봇 (732) 은, 웨이퍼 (726) 를 카세트 (cassette) 또는 로드 포트 모듈 (LPM : Load Port Module) (742) 의 FOUP (Front Opening Unified Pod) (734) 로부터 에어록 모듈 (730) 로 이송하도록 사용된다. 프로세스 모듈 (720) 내부의 모듈 중심 (728) 은 웨이퍼 (726) 를 배치하기 위한 하나의 위치이다. ATM (740) 의 얼라이너 (aligner) (744) 는 웨이퍼를 정렬하도록 사용된다.
예시적인 프로세싱 방법에서, 웨이퍼는 LPM (742) 의 FOUPs (734) 중 하나에 배치된다. 프론트-엔드 (front-end) 로봇 (732) 은 웨이퍼를 FOUP (734) 로부터 얼라이너 (aligner) (744) 로 이송하고, 이는 웨이퍼 (726) 로 하여금 에칭 또는 프로세스되기 이전에 적절히 중심에 위치되도록 한다. 정렬된 이후, 웨이퍼 (726) 는 프론트-엔드 로봇 (732) 에 의해 에어록 모듈 (730) 내로 이동한다. 에어록 모듈들은 ATM과 VTM 사이의 분위기를 매칭시키는 능력을 가지기 때문에, 웨이퍼 (726) 가 손상되지 않고 두 압력 분위기들 사이를 이동할 수 있다. 웨이퍼 이동을 달성하기 위해 로봇 (722) 이 암들 각각에서 엔드 이펙터 (724) 를 사용한다. 웨이퍼 (726) 가 프로세싱되면, 웨이퍼는 로봇 (722) 에 의해 프로세스 모듈들 (720a 내지 720d) 로부터 에어록 모듈 (730) 로 이동된다. 여기서, 웨이퍼 (726) 는 프론트-엔드 로봇 (732) 에 의해 FOUPs (734) 중 하나 또는 얼라이너 (744) 로 이동할 수도 있다.
웨이퍼 이동을 제어하는 컴퓨터가 클러스터 아키텍처에 국부적일 수 있거나, 제조 현장의 클러스터 아키텍처 외부에 위치할 수 있거나, 원격 위치에 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 유의해야 한다. 도 6에 관하여 상술한 바와 같은 제어기가 도 7의 툴과 함께 구현될 수도 있다.
실험
기법 1은 패턴 위에 재료를 증착하고 이어서 타겟 막으로 에칭을 이송함으로써 EUV 리소그래피에 의해 이전에 에칭된 기판 상에서 수행되었다. 이 프로세스는 순환적인 프로세스가 아니다. LCDU 감소는 도 8에 나타난 바와 같이 감소된 CD에 비례하며 종횡비에 종속되지 않는다. 보다 많은 트리밍 (trim) 은 보다 많은 LCDU의 감소를 발생시킨다. 이 프로세스는 LCDU를 감소시키는 임계 치수를 감소시킬 수 있지만 리소그래피로부터 인입 웨이퍼로부터 피처들의 임계 치수들의 분산을 다루지 않고, 특히 증착에서 보다 작은 임계 치수 피처들은 피처들을 폐쇄할 (close) 수도 있고 이 피처들을 복구하기 어려울 수도 있다. 기법 1은 피처의 CD를 증가시키지만 피치 제한에 도달할 수 있으며, 두 피처들 사이의 공간들이 너무 작기 때문에 타이트하게 (tightly) 피치된 (pitched) 피처들은 리소그래피로 규정되지 않을 것이다.
기법 2는 EUV 리소그래피에 의해 에칭된 기판들 상에 탄소의 증착 및 ALE의 10 내지 15 사이클들을 사용하는 것을 포함한다. 인입하는 임계 치수는 약 22 nm 내지 약 23 nm였다. 도 8에 도시된 바와 같이 나타낸 LCDU는 약 1.6 nm이다. LCDU는 인입하는 CD와 가깝게 CD를 유지하는 동안 약 1.6 nm로 감소할 수 있다. 임계 치수는 또한 폐쇄된 피처들의 위험 없이 리소그래픽 CD를 조정하지 않으며 19nm 이하로 조정될 수 있다. LCDU 및 CD 모두는 이 기법에 의해 독립적으로 제어될 수 있다.
결론
전술한 실시예들이 이해의 명확성을 위해 일부 상세하게 기술되었지만, 개시의 범위 내에서 특정한 변경들 및 개질들이 실시될 수도 있는 것이 분명할 것이다. 추가적인 개시는 일부 특정 실시예들로 지향된 첨부된 (appended) 샘플 청구항들의 방법으로 제공되지만, 제한되도록 의도된 것은 아니다. 본 실시예들의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방법이 있다는 것에 유의해야 한다. 따라서, 본 실시예들은 예시적이고 제한적이지 않은 것으로 간주되며, 실시예들은 본 명세서에 주어진 세부사항들에 한정되지 않는다.

Claims (55)

  1. 반도체 기판들을 프로세싱하는 방법에 있어서,
    제 1 하드 마스크 재료에서 리소그래피에 의해 형성된 제 1 피처 및 제 2 피처를 갖는 기판을 제공하는 단계로서,
    상기 제 1 피처는 상기 리소그래피에 의해 부분적으로 형성되고 하단부를 포함하고, 상기 제 1 하드 마스크 재료는 상기 제 1 피처와 상기 제 2 피처의 피처 개구부들 사이의 필드 영역을 포함하는, 상기 기판을 제공하는 단계;
    상기 제 1 피처에서 제 2 하드 마스크 재료의 두께보다 두꺼운 두께로 상기 필드 영역 상에 상기 제 2 하드 마스크 재료를 우선적으로 형성하기 충분한 지속기간 동안 상기 제 1 하드 마스크 재료 위에 상기 제 2 하드 마스크 재료를 증착하는 단계;
    상기 제 1 피처의 상기 하단부에서 재료를 제거하도록 상기 제 2 하드 마스크 재료를 방향성 에칭하는 단계로서, 상기 제 1 피처의 상기 하단부에서 상기 재료는 상기 제 1 하드 마스크 재료 또는 상기 제 2 하드 마스크 재료인, 상기 제 2 하드 마스크 재료를 방향성 에칭하는 단계; 및
    상기 제 1 피처의 상기 하단부에서 상기 제 1 하드 마스크 재료를 제거하기에 충분한 사이클들로 상기 제 2 하드 마스크 재료의 증착 단계 및 상기 제 2 하드 마스크 재료의 방향성 에칭 단계를 반복하는 단계를 포함하는, 반도체 기판들을 프로세싱하는 방법.
  2. 제 1 항에 있어서,
    상기 기판은 상기 제 1 하드 마스크 재료 아래에 있는 제 3 하드 마스크 재료를 포함하고, 상기 방향성 에칭하는 단계는 상기 제 2 하드 마스크 재료를 통해 에칭하도록 그리고 상기 제 1 피처의 상기 하단부에서 상기 제 1 하드 마스크 재료 아래의 상기 제 3 하드 마스크 재료를 노출하도록 수행되는, 반도체 기판들을 프로세싱하는 방법.
  3. 제 2 항에 있어서,
    상기 제 3 하드 마스크 재료가 상기 제 2 피처의 상기 하단부에서 노출되는, 반도체 기판들을 프로세싱하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 피처 및 상기 제 2 피처 내로 증착되는 상기 제 2 하드 마스크 재료의 양은 상기 제 1 피처의 종횡비 및 상기 제 2 피처의 종횡비에 종속되는, 반도체 기판들을 프로세싱하는 방법.
  5. 제 1 항에 있어서,
    상기 방향성 에칭하는 단계는 상기 제 1 피처의 종횡비 및 상기 제 2 피처의 종횡비에 독립적으로 수행되는, 반도체 기판들을 프로세싱하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 피처의 종횡비는 상기 제 2 피처의 종횡비와 상이한, 반도체 기판들을 프로세싱하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 피처의 깊이는 상기 제 2 피처의 깊이와 상이한, 반도체 기판들을 프로세싱하는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 피처는 상기 리소그래피 동안 상기 제 2 피처에 비해 노출이 부족한, 반도체 기판들을 프로세싱하는 방법.
  9. 제 1 항에 있어서,
    상기 증착하는 단계 및 상기 방향성 에칭하는 단계 이후 상기 제 1 피처의 임계 치수 (Critical Dimension) 는 상기 증착하는 단계 및 상기 방향성 에칭하는 단계 전에 상기 제 2 피처의 임계 치수의 0.5 ％ 내지 1 ％ 내인, 반도체 기판들을 프로세싱하는 방법.
  10. 제 1 항에 있어서,
    상기 증착하는 단계 및 상기 방향성 에칭하는 단계 이후 상기 제 1 피처의 종횡비는 상기 증착하는 단계 및 상기 방향성 에칭하는 단계 전에 상기 제 2 피처의 종횡비의 1 ％ 내지 10 ％ 내인, 반도체 기판들을 프로세싱하는 방법.
  11. 제 1 항에 있어서,
    상기 증착하는 단계 및 상기 방향성 에칭하는 단계 이후 상기 제 1 피처 및 상기 제 2 피처 전체의 평균 임계 치수는 15 nm인, 반도체 기판들을 프로세싱하는 방법.
  12. 제 1 항에 있어서,
    상기 증착하는 단계 및 상기 방향성 에칭하는 단계 이후 상기 기판 상의 상기 제 1 피처 및 상기 제 2 피처에 걸친 임계 치수의 변화는 리소그래피로 규정된 이후 상기 제 1 피처 및 상기 제 2 피처에 걸친 임계 치수의 변화보다 작은, 반도체 기판들을 프로세싱하는 방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 제 2 피처의 사이클들 각각에서 증착된 상기 제 2 하드 마스크 재료는 상기 제 1 하드 마스크 재료의 아래에 놓인 재료가 에칭되는 것으로부터 보호하고, 사이클 각각에서 상기 방향성 에칭하는 단계는 상기 제 1 피처의 깊이와 상기 제 2 피처의 깊이 사이 차가 0에 근접하도록 상기 제 1 피처의 상기 하단부에서 상기 제 1 하드 마스크 재료를 제거하는, 반도체 기판들을 프로세싱하는 방법.
  15. 제 1 항에 있어서,
    상기 제 2 하드 마스크 재료를 방향성 에칭하는 단계는 개질된 표면을 형성하도록 상기 제 2 하드 마스크 재료를 에칭 종에 노출시키고, 상기 개질된 표면을 제거하기 위해 바이어스를 인가하는 동안 상기 에칭 종 없이 불활성 가스 분위기에서 플라즈마를 점화시킴으로써 수행되는, 반도체 기판들을 프로세싱하는 방법.
  16. 제 15 항에 있어서,
    상기 제 2 하드 마스크 재료는 상기 플라즈마에 노출될 때 상기 제 2 하드 마스크 재료의 상기 개질된 표면에서 재료의 5 nm 내지 10 nm를 제거하기 충분한 지속기간 동안 상기 에칭 종에 노출되는, 반도체 기판들을 프로세싱하는 방법.
  17. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 하드 마스크 재료를 증착하는 단계는 CVD (Chemical Vapor Deposition) 에 의해 형성되는, 반도체 기판들을 프로세싱하는 방법.
  18. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 하드 마스크 재료를 증착하는 단계는 플라즈마 향상된 CVD에 의해 형성되는, 반도체 기판들을 프로세싱하는 방법.
  19. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 하드 마스크 재료는 탄소-함유 재료인, 반도체 기판들을 프로세싱하는 방법.
  20. 제 19 항에 있어서,
    상기 탄소-함유 재료는 III, IV, V, VI, 또는 VII 족, 또는 이들의 조합들로부터 선택된 원소로 도핑된 비정질 탄소인, 반도체 기판들을 프로세싱하는 방법.
  21. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 하드 마스크 재료는 실리콘-함유 재료 및 주석-함유 재료로 구성된 그룹으로부터 선택되는, 반도체 기판들을 프로세싱하는 방법.
  22. 제 21 항에 있어서,
    상기 실리콘-함유 재료는 실리콘 이산화물 및 실리콘 질화물로 구성된 그룹으로부터 선택되는, 반도체 기판들을 프로세싱하는 방법.
  23. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 하드 마스크 재료는 상기 제 1 하드 마스크 재료의 조성과 상이한 조성을 가진, 반도체 기판들을 프로세싱하는 방법.
  24. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 하드 마스크 재료는 상기 제 1 하드 마스크 재료의 격자 구조와 상이한 격자 구조를 가진, 반도체 기판들을 프로세싱하는 방법.
  25. 삭제
  26. 제 2 항에 있어서,
    상기 제 2 하드 마스크 재료는 상기 제 2 하드 마스크 재료의 에칭 레이트가 상기 제 3 하드 마스크 재료보다 적어도 3 배 크도록 상기 제 3 하드 마스크 재료에 관한 에칭 선택도를 가지는, 반도체 기판들을 프로세싱하는 방법.
  27. 제 26 항에 있어서,
    상기 제 3 하드 마스크 재료는 실리콘 산화질화물, 실리콘-함유 반사-방지 코팅 재료, 스핀-온 (spin-on) 글라스, 하단부 반사-방지 코팅 재료, 주석 산화물, 주석 질화물, 주석 황화물, 납 산화물, 납 질화물, 납 황화물, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 반도체 기판들을 프로세싱하는 방법.
  28. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 피처의 피처 개구부의 폭은 15 nm 내지 100 nm인, 반도체 기판들을 프로세싱하는 방법.
  29. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 필드 영역 상에 증착된 상기 제 2 하드 마스크 재료는 상기 제 2 하드 마스크 재료의 상기 방향성 에칭 동안 상기 제 1 하드 마스크 재료를 보호하는, 반도체 기판들을 프로세싱하는 방법.
  30. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 하드 마스크 재료를 증착하는 단계 및 상기 방향성 에칭 단계는 동일한 툴 (tool) 에서 수행되는, 반도체 기판들을 프로세싱하는 방법.
  31. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 하드 마스크 재료를 증착하는 단계 및 상기 방향성 에칭 단계는 진공 파괴 없이 수행되는, 반도체 기판들을 프로세싱하는 방법.
  32. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 하드 마스크 재료는 포토레지스트 및 스핀-온 탄소로 구성된 그룹으로부터 선택되는, 반도체 기판들을 프로세싱하는 방법.
  33. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 피처 및 상기 제 2 피처는 극자외선 (EUV : Extreme Ultraviolet) 리소그래피에 의해 형성되는, 반도체 기판들을 프로세싱하는 방법.
  34. 제 1 항 내지 제 12 항 및 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 피처 및 상기 제 2 피처는 액침 (immersion) 리소그래피에 의해 형성되는, 반도체 기판들을 프로세싱하는 방법.
  35. 반도체 기판들을 프로세싱하는 방법에 있어서,
    패터닝된 포토레지스트를 가지는 기판을 제공하는 단계로서, 상기 패터닝된 포토레지스트는 제 1 피처 및 제 2 피처를 포함하고, 상기 제 1 피처는 부분적으로 규정되고 상기 제 1 피처의 하단부에서 포토레지스트를 포함하는, 상기 패터닝된 포토레지스트를 가지는 기판을 제공하는 단계;
    상기 기판의 제공 이후, 보다 많은 탄소-함유 재료가 상기 제 1 피처의 상기 하단부에서보다 상기 제 2 피처의 하단부에서 증착되도록 상기 포토레지스트 상에 탄소-함유 재료를 우선적으로 증착하는 단계; 및
    상기 탄소-함유 재료의 증착 이후, 상기 기판의 노출된 표면들 상에서 원자 층 에칭 (ALE : Atomic Layer Etching) 을 수행하는 단계를 포함하고,
    상기 우선적으로 증착하는 단계 및 상기 ALE를 수행하는 단계는 상기 제 1 피처가 상기 제 2 피처와 동일한 임계 치수를 가질 때까지 사이클들로 반복되는, 반도체 기판들을 프로세싱하는 방법.
  36. 제 35 항에 있어서,
    상기 ALE는: 상기 기판의 상기 노출된 표면들을 에칭 종에 노출시키고, 상기 기판의 상기 노출된 표면들의 표면을 개질하기 위해 바이어스를 인가하는 동안 플라즈마를 점화하고 개질된 표면을 형성하고, 상기 개질된 표면을 제거하기 충분한 지속기간 동안 상기 개질된 표면을 제 2 플라즈마에 노출시킴으로써 수행되는, 반도체 기판들을 프로세싱하는 방법.
  37. 제 36 항에 있어서,
    상기 개질된 표면을 상기 제 2 플라즈마에 노출시킬 때 바이어스가 인가되는, 반도체 기판들을 프로세싱하는 방법.
  38. 제 36 항에 있어서,
    상기 개질된 표면은 상기 개질된 표면 아래에 스퍼터링 재료 없이 에칭되는, 반도체 기판들을 프로세싱하는 방법.
  39. 제 36 항에 있어서,
    상기 기판의 상기 노출된 표면들을 상기 에칭 종에 노출시키는 단계는 헬륨, 아르곤, 네온, 크립톤, 및 크세논으로 구성된 그룹으로부터 선택된 희석용 불활성 가스를 도입하는 단계를 더 포함하는, 반도체 기판들을 프로세싱하는 방법.
  40. 제 35 항에 있어서,
    상기 기판은 상기 포토레지스트에 인접하고 아래에 있는 하부 층을 더 포함하고, 상기 탄소-함유 재료는 상기 하부 층의 노출된 영역들 상에 증착되지 않도록 우선적으로 증착되는, 반도체 기판들을 프로세싱하는 방법.
  41. 제 35 항에 있어서,
    상기 포토레지스트 상에 선택적으로 증착된 상기 탄소-함유 재료는 상기 ALE에 노출될 때 상기 포토레지스트보다 느린 에칭 레이트를 가지는, 반도체 기판들을 프로세싱하는 방법.
  42. 제 35 항에 있어서,
    상기 ALE 동안 상기 포토레지스트의 에칭 레이트는 상기 탄소-함유 재료의 에칭 레이트보다 빠른, 반도체 기판들을 프로세싱하는 방법.
  43. 제 35 항에 있어서,
    상기 ALE는 포토레지스트를 이방성으로 제거하는, 반도체 기판들을 프로세싱하는 방법.
  44. 제 35 항에 있어서,
    상기 제 1 피처 및 상기 제 2 피처의 증착 두께는 상기 제 1 피처 및 상기 제 2 피처의 종횡비에 종속되는, 반도체 기판들을 프로세싱하는 방법.
  45. 제 35 항 내지 제 44 항 중 어느 한 항에 있어서,
    상기 포토레지스트는 원자외선 (DUV : Deep Ultraviolet) 리소그래피에 의해 패터닝되는, 반도체 기판들을 프로세싱하는 방법.
  46. 제 35 항 내지 제 44 항 중 어느 한 항에 있어서,
    상기 포토레지스트는 극자외선 (EUV) 리소그래피에 의해 패터닝되는, 반도체 기판들을 프로세싱하는 방법.
  47. 제 35 항 내지 제 44 항 중 어느 한 항에 있어서,
    상기 포토레지스트는 액침 리소그래피에 의해 패터닝되는, 반도체 기판들을 프로세싱하는 방법.
  48. 제 47 항에 있어서,
    상기 액침 리소그래피는 상기 포토레지스트를 불화 아르곤에 노출하는 단계를 수반하는, 반도체 기판들을 프로세싱하는 방법.
  49. 제 35 항 내지 제 44 항 중 어느 한 항에 있어서,
    상기 기판 상의 상기 포토레지스트 상에 상기 탄소-함유 재료를 우선적으로 증착하는 단계는 메탄을 도입하는 단계를 더 포함하는, 반도체 기판들을 프로세싱하는 방법.
  50. 삭제
  51. 반도체 기판들을 프로세싱하는 방법에 있어서,
    패터닝된 포토레지스트를 가지는 기판을 제공하는 단계로서, 상기 패터닝된 포토레지스트는 제 1 피처 및 제 2 피처를 포함하고, 상기 제 1 피처의 피처 깊이는 상기 패터닝된 포토레지스트의 두께보다 얇은, 상기 패터닝된 포토레지스트를 가지는 기판을 제공하는 단계;
    상기 기판의 제공 이후, 플라즈마 향상된 CVD에 의해 상기 패터닝된 포토레지스트 위에 탄소-함유 재료를 증착하는 단계;
    상기 탄소-함유 재료의 증착 이후, 개질된 표면들을 형성하도록 상기 기판 상의 노출된 표면들의 표면을 개질하고 상기 개질된 표면들을 에칭함으로써 상기 기판을 에칭하는 단계; 및
    사이클 각각이 상기 제 1 피처의 상기 피처 깊이로 하여금 상기 패터닝된 포토레지스트의 상기 두께에 근접하게 하도록 상기 증착 및 에칭하는 단계를 사이클들로 반복하는 단계를 포함하는, 반도체 기판들을 프로세싱하는 방법.
  52. 제 51 항에 있어서,
    상기 기판을 제공하는 단계 전에, 극자외선 (EUV) 리소그래피에 의해 상기 패터닝된 포토레지스트를 형성하는 단계를 더 포함하는, 반도체 기판들을 프로세싱하는 방법.
  53. 삭제
  54. 삭제
  55. 삭제
KR1020197037210A 2017-05-16 2018-05-15 리소그래피에서 확률적 수율 영향 제거 KR102649013B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020247008575A KR20240038826A (ko) 2017-05-16 2018-05-15 리소그래피에서 확률적 수율 영향 제거

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762506803P 2017-05-16 2017-05-16
US62/506,803 2017-05-16
US15/979,340 US10796912B2 (en) 2017-05-16 2018-05-14 Eliminating yield impact of stochastics in lithography
US15/979,340 2018-05-14
PCT/US2018/032783 WO2018213318A1 (en) 2017-05-16 2018-05-15 Eliminating yield impact of stochastics in lithography

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020247008575A Division KR20240038826A (ko) 2017-05-16 2018-05-15 리소그래피에서 확률적 수율 영향 제거

Publications (2)

Publication Number Publication Date
KR20190142426A KR20190142426A (ko) 2019-12-26
KR102649013B1 true KR102649013B1 (ko) 2024-03-18

Family

ID=64272020

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020247008575A KR20240038826A (ko) 2017-05-16 2018-05-15 리소그래피에서 확률적 수율 영향 제거
KR1020197037210A KR102649013B1 (ko) 2017-05-16 2018-05-15 리소그래피에서 확률적 수율 영향 제거

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020247008575A KR20240038826A (ko) 2017-05-16 2018-05-15 리소그래피에서 확률적 수율 영향 제거

Country Status (6)

Country Link
US (3) US10796912B2 (ko)
JP (3) JP7199381B2 (ko)
KR (2) KR20240038826A (ko)
CN (2) CN110892509B (ko)
TW (2) TWI772422B (ko)
WO (1) WO2018213318A1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6495025B2 (ja) 2014-01-31 2019-04-03 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 真空統合ハードマスク処理および装置
US10115601B2 (en) * 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
US10795270B2 (en) * 2017-08-25 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of defect inspection
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10763083B2 (en) 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
KR102642011B1 (ko) 2018-03-30 2024-02-27 램 리써치 코포레이션 내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing)
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
CN109411415B (zh) * 2018-09-07 2021-04-30 上海集成电路研发中心有限公司 一种半导体结构的形成方法
KR20240104192A (ko) 2018-11-14 2024-07-04 램 리써치 코포레이션 차세대 리소그래피에서 유용한 하드 마스크들을 제조하기 위한 방법들
JP7229750B2 (ja) * 2018-12-14 2023-02-28 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
KR20210129739A (ko) * 2019-03-18 2021-10-28 램 리써치 코포레이션 극자외선 (Extreme Ultraviolet) 리소그래피 레지스트들의 거칠기 감소
EP3719576A1 (en) * 2019-04-04 2020-10-07 IMEC vzw Resistless pattering mask
WO2020223011A1 (en) 2019-04-30 2020-11-05 Lam Research Corporation Atomic layer etch and selective deposition process for extreme ultraviolet lithography resist improvement
TWI837391B (zh) 2019-06-26 2024-04-01 美商蘭姆研究公司 利用鹵化物化學品的光阻顯影
US11837471B2 (en) 2019-12-17 2023-12-05 Tokyo Electron Limited Methods of patterning small features
JP7189375B2 (ja) 2020-01-15 2022-12-13 ラム リサーチ コーポレーション フォトレジスト接着および線量低減のための下層
KR20210120512A (ko) * 2020-03-27 2021-10-07 삼성전자주식회사 극자외선 노광 장치의 노광 마스크
CN113078043A (zh) * 2021-03-24 2021-07-06 长鑫存储技术有限公司 非晶碳膜的形成方法及半导体结构
US11550229B1 (en) 2021-06-18 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Enhancing lithography operation for manufacturing semiconductor devices
JP2024526209A (ja) * 2021-06-28 2024-07-17 アプライド マテリアルズ インコーポレイテッド 半導体基板の上面及び底面への選択的炭素堆積
CN118280819A (zh) * 2022-12-30 2024-07-02 江苏鲁汶仪器股份有限公司 一种刻蚀方法及刻蚀系统
US20240242970A1 (en) * 2023-01-12 2024-07-18 Applied Materials, Inc. Photolithography enhancement techniques

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140120688A1 (en) * 2011-12-09 2014-05-01 International Business Machines Corporation Deep isolation trench structure and deep trench capacitor on a semiconductor-on-insulator substrate
US20150170957A1 (en) 2012-11-14 2015-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures and methods of forming the same

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576755A (en) 1964-09-24 1971-04-27 American Cyanamid Co Photochromism in plastic film containing inorganic materials
US3442648A (en) 1965-06-16 1969-05-06 American Cyanamid Co Photographic dodging method
US3513010A (en) 1966-07-11 1970-05-19 Kalvar Corp Conversion foil
US3529963A (en) 1966-08-23 1970-09-22 Du Pont Image-yielding elements and processes
US3720515A (en) 1971-10-20 1973-03-13 Trw Inc Microelectronic circuit production
US4241165A (en) 1978-09-05 1980-12-23 Motorola, Inc. Plasma development process for photoresist
US4328298A (en) 1979-06-27 1982-05-04 The Perkin-Elmer Corporation Process for manufacturing lithography masks
JPS60115222A (ja) 1983-11-28 1985-06-21 Tokyo Ohka Kogyo Co Ltd 微細パタ−ン形成方法
US5077085A (en) 1987-03-06 1991-12-31 Schnur Joel M High resolution metal patterning of ultra-thin films on solid substrates
US4756794A (en) 1987-08-31 1988-07-12 The United States Of America As Represented By The Secretary Of The Navy Atomic layer etching
US4834834A (en) 1987-11-20 1989-05-30 Massachusetts Institute Of Technology Laser photochemical etching using surface halogenation
US4845053A (en) 1988-01-25 1989-07-04 John Zajac Flame ashing process for stripping photoresist
GEP20002074B (en) 1992-05-19 2000-05-10 Westaim Tech Inc Ca Modified Material and Method for its Production
JPH06326060A (ja) 1993-05-12 1994-11-25 Hitachi Ltd 固体表面加工方法
EP0635884A1 (de) * 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
TW276353B (ko) 1993-07-15 1996-05-21 Hitachi Seisakusyo Kk
US5534312A (en) 1994-11-14 1996-07-09 Simon Fraser University Method for directly depositing metal containing patterned films
US6007963A (en) 1995-09-21 1999-12-28 Sandia Corporation Method for extreme ultraviolet lithography
US6261938B1 (en) 1997-02-12 2001-07-17 Quantiscript, Inc. Fabrication of sub-micron etch-resistant metal/semiconductor structures using resistless electron beam lithography
US6348239B1 (en) 2000-04-28 2002-02-19 Simon Fraser University Method for depositing metal and metal oxide films and patterned films
US20010024769A1 (en) * 2000-02-08 2001-09-27 Kevin Donoghue Method for removing photoresist and residues from semiconductor device surfaces
US6517602B2 (en) 2000-03-14 2003-02-11 Hitachi Metals, Ltd Solder ball and method for producing same
US20040191423A1 (en) 2000-04-28 2004-09-30 Ruan Hai Xiong Methods for the deposition of silver and silver oxide films and patterned films
US20060001064A1 (en) 2000-04-28 2006-01-05 Hill Ross H Methods for the lithographic deposition of ferroelectric materials
JP2002015971A (ja) 2000-06-27 2002-01-18 Matsushita Electric Ind Co Ltd パターン形成方法及び半導体装置の製造装置
US6797439B1 (en) 2001-03-30 2004-09-28 Schott Lithotec Ag Photomask with back-side anti-reflective layer and method of manufacture
US6933673B2 (en) 2001-04-27 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Luminescent device and process of manufacturing the same
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
US6926957B2 (en) 2001-06-29 2005-08-09 3M Innovative Properties Company Water-based ink-receptive coating
JP2003213001A (ja) 2001-11-13 2003-07-30 Sekisui Chem Co Ltd 光反応性組成物
JP3806702B2 (ja) 2002-04-11 2006-08-09 Ｈｏｙａ株式会社 反射型マスクブランクス及び反射型マスク及びそれらの製造方法並びに半導体の製造方法
EP2189842B1 (en) 2002-04-11 2017-08-23 Hoya Corporation Reflective mask blank, reflective mask and methods of producing the mask blank and the mask
DE10219173A1 (de) 2002-04-30 2003-11-20 Philips Intellectual Property Verfahren zur Erzeugung von Extrem-Ultraviolett-Strahlung
JP2006504136A (ja) 2002-10-21 2006-02-02 ナノインク インコーポレーティッド ナノメートル・スケール設計構造、その製造方法および装置、マスク修復、強化、および製造への適用
JP4153783B2 (ja) 2002-12-09 2008-09-24 株式会社東芝 Ｘ線平面検出器
US7067407B2 (en) 2003-08-04 2006-06-27 Asm International, N.V. Method of growing electrical conductors
US7018469B2 (en) 2003-09-23 2006-03-28 Micron Technology, Inc. Atomic layer deposition methods of forming silicon dioxide comprising layers
GB0323805D0 (en) 2003-10-10 2003-11-12 Univ Southampton Synthesis of germanium sulphide and related compounds
US7126128B2 (en) 2004-02-13 2006-10-24 Kabushiki Kaisha Toshiba Flat panel x-ray detector
JP2006253282A (ja) 2005-03-09 2006-09-21 Ebara Corp 金属膜のパターン形成方法
US20060068173A1 (en) 2004-09-30 2006-03-30 Ebara Corporation Methods for forming and patterning of metallic films
JP4565194B2 (ja) 2004-12-17 2010-10-20 国立大学法人大阪大学 極端紫外光・ｘ線源用ターゲット及びその製造方法
KR100607201B1 (ko) 2005-01-04 2006-08-01 삼성전자주식회사 극자외선 리소그래피 공정에서 웨이퍼 상의 임계 치수편차를 보정하는 방법
US7365026B2 (en) 2005-02-01 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. CxHy sacrificial layer for cu/low-k interconnects
US7868304B2 (en) 2005-02-07 2011-01-11 Asml Netherlands B.V. Method for removal of deposition on an optical element, lithographic apparatus, device manufacturing method, and device manufactured thereby
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
US7482280B2 (en) 2005-08-15 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a lithography pattern
US20070087581A1 (en) 2005-09-09 2007-04-19 Varian Semiconductor Equipment Associates, Inc. Technique for atomic layer deposition
US20070095367A1 (en) 2005-10-28 2007-05-03 Yaxin Wang Apparatus and method for atomic layer cleaning and polishing
US8664124B2 (en) 2005-10-31 2014-03-04 Novellus Systems, Inc. Method for etching organic hardmasks
US20070117040A1 (en) * 2005-11-21 2007-05-24 International Business Machines Corporation Water castable-water strippable top coats for 193 nm immersion lithography
JP2007207530A (ja) 2006-01-31 2007-08-16 Toshiba Corp 異方性導電膜及びこれを用いたｘ線平面検出器、赤外線平面検出器及び表示装置
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US8481423B2 (en) 2007-09-19 2013-07-09 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics
WO2009049048A2 (en) 2007-10-12 2009-04-16 Ultradots, Inc. Solar modules with enhanced efficiencies via use of spectral concentrators
KR100921932B1 (ko) 2007-10-25 2009-10-15 포항공과대학교 산학협력단 다원자분자를 이용한 패터닝방법
US8153348B2 (en) 2008-02-20 2012-04-10 Applied Materials, Inc. Process sequence for formation of patterned hard mask film (RFP) without need for photoresist or dry etch
US7985513B2 (en) 2008-03-18 2011-07-26 Advanced Micro Devices, Inc. Fluorine-passivated reticles for use in lithography and methods for fabricating the same
US20090286402A1 (en) * 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
JP2009294439A (ja) 2008-06-05 2009-12-17 Toshiba Corp レジストパターン形成方法
JP5171422B2 (ja) 2008-06-19 2013-03-27 ルネサスエレクトロニクス株式会社 感光性組成物、これを用いたパターン形成方法、半導体素子の製造方法
US20090321707A1 (en) 2008-06-25 2009-12-31 Matthew Metz Intersubstrate-dielectric nanolaminate layer for improved temperature stability of gate dielectric films
JP5391594B2 (ja) 2008-07-02 2014-01-15 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20110050427A (ko) 2008-07-14 2011-05-13 아사히 가라스 가부시키가이샤 Ｅｕｖ 리소그래피용 반사형 마스크 블랭크 및 ｅｕｖ 리소그래피용 반사형 마스크
KR20110046439A (ko) 2008-07-24 2011-05-04 코비오 인코포레이티드 알루미늄 잉크 및 이의 제조 방법, 알루미늄 잉크 증착 방법 및 알루미늄 잉크의 인쇄 및/또는 증착에 의해 형성된 필름
JP5085595B2 (ja) 2008-09-08 2012-11-28 株式会社東芝 コアシェル型磁性材料、コアシェル型磁性材料の製造方法、デバイス装置、およびアンテナ装置。
US7977235B2 (en) 2009-02-02 2011-07-12 Tokyo Electron Limited Method for manufacturing a semiconductor device with metal-containing cap layers
JP5193121B2 (ja) 2009-04-17 2013-05-08 東京エレクトロン株式会社 レジスト塗布現像方法
US7759239B1 (en) 2009-05-05 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing a critical dimension of a semiconductor device
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
US20100304027A1 (en) 2009-05-27 2010-12-02 Applied Materials, Inc. Substrate processing system and methods thereof
JP5813303B2 (ja) 2009-11-20 2015-11-17 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
US8247332B2 (en) * 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US20110139748A1 (en) 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US20110177694A1 (en) * 2010-01-15 2011-07-21 Tokyo Electron Limited Switchable Neutral Beam Source
US9257274B2 (en) * 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
JP2013526061A (ja) * 2010-04-30 2013-06-20 アプライド マテリアルズ インコーポレイテッド スタック欠陥率を改善するアモルファスカーボン堆積法
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
US8524612B2 (en) 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
TW201224190A (en) 2010-10-06 2012-06-16 Applied Materials Inc Atomic layer deposition of photoresist materials and hard mask precursors
US20120100308A1 (en) 2010-10-25 2012-04-26 Asm America, Inc. Ternary metal alloys with tunable stoichiometries
US8470711B2 (en) 2010-11-23 2013-06-25 International Business Machines Corporation Tone inversion with partial underlayer etch for semiconductor device formation
US8836082B2 (en) 2011-01-31 2014-09-16 Brewer Science Inc. Reversal lithography approach by selective deposition of nanoparticles
US8778816B2 (en) 2011-02-04 2014-07-15 Applied Materials, Inc. In situ vapor phase surface activation of SiO2
JP5708522B2 (ja) 2011-02-15 2015-04-30 信越化学工業株式会社 レジスト材料及びこれを用いたパターン形成方法
WO2012118847A2 (en) 2011-02-28 2012-09-07 Inpria Corportion Solution processible hardmarks for high resolusion lithography
EP2702187B1 (en) 2011-04-29 2018-11-14 Applied Materials, Inc. Devices and methods for passivating a flexible substrate in a coating process
FR2975823B1 (fr) * 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
WO2013007442A1 (en) 2011-07-08 2013-01-17 Asml Netherlands B.V. Lithographic patterning process and resists to use therein
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
US8741775B2 (en) * 2011-07-20 2014-06-03 Applied Materials, Inc. Method of patterning a low-K dielectric film
TWI606136B (zh) 2011-11-04 2017-11-21 Ａｓｍ國際股份有限公司 沉積摻雜氧化矽的方法以及用於沉積摻雜氧化矽至基板上的原子層沉積製程
US8808561B2 (en) 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US20130177847A1 (en) 2011-12-12 2013-07-11 Applied Materials, Inc. Photoresist for improved lithographic control
EP2608247A1 (en) 2011-12-21 2013-06-26 Imec EUV photoresist encapsulation
US8883028B2 (en) 2011-12-28 2014-11-11 Lam Research Corporation Mixed mode pulsing etching in plasma processing systems
SG193093A1 (en) 2012-02-13 2013-09-30 Novellus Systems Inc Method for etching organic hardmasks
JP6056854B2 (ja) 2012-05-14 2017-01-11 コニカミノルタ株式会社 ガスバリア性フィルム、ガスバリア性フィルムの製造方法及び電子デバイス
SG195494A1 (en) 2012-05-18 2013-12-30 Novellus Systems Inc Carbon deposition-etch-ash gap fill process
SG2013083241A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Conformal film deposition for gapfill
JP6035117B2 (ja) 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP5918108B2 (ja) 2012-11-16 2016-05-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8927989B2 (en) 2012-11-28 2015-01-06 International Business Machines Corporation Voltage contrast inspection of deep trench isolation
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
JP5913077B2 (ja) 2012-12-18 2016-04-27 信越化学工業株式会社 ポジ型レジスト材料及びこれを用いたパターン形成方法
US9337068B2 (en) * 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
US9304396B2 (en) * 2013-02-25 2016-04-05 Lam Research Corporation PECVD films for EUV lithography
US9607904B2 (en) 2013-03-11 2017-03-28 Intermolecular, Inc. Atomic layer deposition of HfAlC as a metal gate workfunction material in MOS devices
US9632411B2 (en) 2013-03-14 2017-04-25 Applied Materials, Inc. Vapor deposition deposited photoresist, and manufacturing and lithography systems therefor
US8940646B1 (en) 2013-07-12 2015-01-27 Lam Research Corporation Sequential precursor dosing in an ALD multi-station/batch reactor
US9362163B2 (en) 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
KR102394994B1 (ko) 2013-09-04 2022-05-04 도쿄엘렉트론가부시키가이샤 유도 자기 조립용 화학 템플릿을 생성하기 위한 경화 포토레지스트의 자외선을 이용한 박리
US9372402B2 (en) 2013-09-13 2016-06-21 The Research Foundation For The State University Of New York Molecular organometallic resists for EUV
US9405204B2 (en) 2013-09-18 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of overlay in extreme ultra-violet (EUV) lithography
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
JP6347695B2 (ja) 2013-11-20 2018-06-27 東京エレクトロン株式会社 被エッチング層をエッチングする方法
JP6495025B2 (ja) 2014-01-31 2019-04-03 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 真空統合ハードマスク処理および装置
US20170243737A1 (en) 2014-03-26 2017-08-24 Toray Industries, Inc. Method for manufacturing semiconductor device and semiconductor device
US10685846B2 (en) 2014-05-16 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit fabrication with pattern-reversing process
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
GB201412201D0 (en) 2014-07-09 2014-08-20 Isis Innovation Two-step deposition process
TWI593015B (zh) 2014-07-10 2017-07-21 東京威力科創股份有限公司 基板之高精度蝕刻方法
US9520294B2 (en) 2014-08-29 2016-12-13 Applied Materials, Inc. Atomic layer etch process using an electron beam
KR102696070B1 (ko) 2014-10-23 2024-08-16 인프리아 코포레이션 유기 금속 용액 기반의 고해상도 패터닝 조성물 및 상응하는 방법
US9609730B2 (en) * 2014-11-12 2017-03-28 Lam Research Corporation Adjustment of VUV emission of a plasma via collisional resonant energy transfer to an energy absorber gas
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9551924B2 (en) 2015-02-12 2017-01-24 International Business Machines Corporation Structure and method for fixing phase effects on EUV mask
US9607834B2 (en) 2015-04-02 2017-03-28 Tokyo Electron Limited Trench and hole patterning with EUV resists using dual frequency capacitively coupled plasma (CCP)
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
SG10201604524PA (en) 2015-06-05 2017-01-27 Lam Res Corp ATOMIC LAYER ETCHING OF GaN AND OTHER III-V MATERIALS
US9659771B2 (en) * 2015-06-11 2017-05-23 Applied Materials, Inc. Conformal strippable carbon film for line-edge-roughness reduction for advanced patterning
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9620376B2 (en) 2015-08-19 2017-04-11 Lam Research Corporation Self limiting lateral atomic layer etch
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
KR102508142B1 (ko) 2015-10-13 2023-03-08 인프리아 코포레이션 유기주석 옥사이드 하이드록사이드 패터닝 조성물, 전구체 및 패터닝
KR20170050056A (ko) 2015-10-29 2017-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9996004B2 (en) 2015-11-20 2018-06-12 Lam Research Corporation EUV photopatterning of vapor-deposited metal oxide-containing hardmasks
US9633838B2 (en) 2015-12-28 2017-04-25 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US20180308687A1 (en) 2017-04-24 2018-10-25 Lam Research Corporation Euv photopatterning and selective deposition for negative pattern mask
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
TW202016279A (zh) 2018-10-17 2020-05-01 美商英培雅股份有限公司 圖案化有機金屬光阻及圖案化的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140120688A1 (en) * 2011-12-09 2014-05-01 International Business Machines Corporation Deep isolation trench structure and deep trench capacitor on a semiconductor-on-insulator substrate
US20150170957A1 (en) 2012-11-14 2015-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures and methods of forming the same

Also Published As

Publication number Publication date
TWI800414B (zh) 2023-04-21
JP7504977B2 (ja) 2024-06-24
US10796912B2 (en) 2020-10-06
CN110892509A (zh) 2020-03-17
US20200402801A1 (en) 2020-12-24
JP7199381B2 (ja) 2023-01-05
US20220122846A1 (en) 2022-04-21
JP2023036764A (ja) 2023-03-14
US11257674B2 (en) 2022-02-22
TWI772422B (zh) 2022-08-01
JP2024113176A (ja) 2024-08-21
CN118519315A (zh) 2024-08-20
CN110892509B (zh) 2024-02-09
TW201907445A (zh) 2019-02-16
JP2020521320A (ja) 2020-07-16
US20180337046A1 (en) 2018-11-22
TW202240744A (zh) 2022-10-16
KR20240038826A (ko) 2024-03-25
WO2018213318A1 (en) 2018-11-22
KR20190142426A (ko) 2019-12-26

Similar Documents

Publication Publication Date Title
KR102649013B1 (ko) 리소그래피에서 확률적 수율 영향 제거
KR102504770B1 (ko) Ale 및 선택적인 증착을 사용하여 기판들 에칭
US11170997B2 (en) Atomic layer deposition and etch for reducing roughness
US11211253B2 (en) Atomic layer deposition and etch in a single plasma chamber for critical dimension control
KR20200067213A (ko) Ale 및 선택적 증착을 사용한 금속 옥사이드 기판들 에칭
KR20210070398A (ko) 패터닝에서 주석 옥사이드 맨드렐들 (mandrels)
KR20210149893A (ko) 극자외선 리소그래피 레지스트 개선을 위한 원자 층 에칭 및 선택적인 증착 프로세스
TWI849083B (zh) 基板處理方法與設備
CN115004110A (zh) 用于图案化辐射光致抗蚀剂图案化的集成干燥工艺
WO2019147583A1 (en) Spacer profile control using atomic layer deposition in a multiple patterning process
WO2024196643A1 (en) Integration of dry development and etch processes for euv patterning in a single process chamber

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant