KR20210129739A - 극자외선 (Extreme Ultraviolet) 리소그래피 레지스트들의 거칠기 감소 - Google Patents

극자외선 (Extreme Ultraviolet) 리소그래피 레지스트들의 거칠기 감소 Download PDF

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KR20210129739A
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시앙 조우
텡 후이 고흐
요시에 키무라
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램 리써치 코포레이션
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Abstract

EUV 레지스트들의 거칠기를 감소시키고 에칭된 피처들을 개선하기 위한 방법들 및 시스템들이 본 명세서에 제공된다. 방법들은 패터닝된 EUV 레지스트의 응력 레벨보다 덜 압축성인 응력 레벨을 갖는 패터닝된 EUV 레지스트 상에 박막을 증착하는 것을 수반할 수도 있다. 발생되는 합성 응력은 패터닝된 EUV 레지스트의 좌굴 및／또는 팽창을 감소시킬 수도 있다.

Description

극자외선 (Extreme Ultraviolet) 리소그래피 레지스트들의 거칠기 감소
박막들의 패터닝은 종종 반도체 디바이스들의 제조를 위한 반도체 프로세싱에서와 같이, 마이크로스케일 및 나노스케일 디바이스들의 제조에서 중요한 단계이다. 패터닝은 리소그래피를 수반한다. 193 ㎚ 포토 리소그래피와 같은 종래의 포토 리소그래피에서, 패턴들은 광자 소스로부터 마스크 상으로 광자들을 방출하고 패턴을 감광성 포토 레지스트 상에 인쇄함으로써 인쇄되고, 이에 따라 현상 후, 패턴을 형성하기 위해 포토 레지스트의 특정한 부분들을 제거하는 포토 레지스트 내의 화학 반응을 유발한다.
(반도체들에 대한 국제 기술 로드맵에 의해 규정된 바와 같이) 첨단 기술 노드들은 22 ㎚, 16 ㎚, 이를 능가하는 (and beyond) 노드들을 포함한다. 16 ㎚ 노드에서, 예를 들어, 다마신 (Damascene) 구조체 내의 통상적인 비아 또는 라인의 폭은 통상적으로 약 30 ㎚보다 크지 않다. 첨단 반도체 집적 회로들 (ICs) 및 다른 디바이스들 상의 피처들의 스케일링은 분해능을 개선하기 위해 리소그래피를 구동한다.
EUV (Extreme Ultraviolet) 리소그래피는 상이한 광원 및 포토 레지스트 재료들을 사용하여 30nm 스케일에서 동작한다. EUV 리소그래피는 포토 레지스트 내에 두 개 타입들의 거칠기 : 2 차 전자들로부터 확률적 효과들에 의해 유발된 고 주파수 거칠기, 및 레지스트 재료들의 크기, 기하학적 구조 및 기계적 특성들 사이의 상호 작용들로 인한 저 주파수 거칠기 ("위글링 (wiggling)"으로도 알려짐) 를 유발할 수 있다. 두 개 타입들의 거칠기 모두 바람직하지 않다.
참조로서 인용
PCT 출원서 양식은 본 출원의 일부로서 본 명세서와 동시에 제출된다.　 본 출원이 동시에 제출된 PCT 출원서에서 식별된 바의 이점 또는 우선권을 주장하는 출원 각각은 모든 목적을 위해 전체가 참조로서 본 명세서에 인용된다.
EUV 레지스트의 거칠기를 감소시키기 위한 방법들 및 장치들이 본 명세서에 개시된다. 거칠기는 레지스트 층의 압축 응력을 감소시킴으로써 감소된다. 이는 레지스트보다 적은 압축 응력, 또는 심지어 인장 응력을 갖는 컨포멀한 (conformal) 박막을 증착함으로써 이루어질 수도 있다. 발생되는 합성 응력은 좌굴 (buckling) 및/또는 팽창 (bulging) 을 감소시키고, 따라서 저 주파수 거칠기를 감소시킨다.
본 명세서에 개시된 실시 예들의 일 양태에서, EUV 레지스트의 거칠기를 감소시키는 방법이 제공되고, 이 방법은: 제 1 응력 레벨을 갖는 패터닝된 EUV 레지스트를 포함하는 기판을 프로세스 챔버에 제공하는 단계; 및 컨포멀한 (conformal) 박막의 증착으로부터 발생하는 패터닝된 EUV 레지스트의 제 3 응력 레벨이 제 1 응력 레벨보다 덜 압축성이도록, 패터닝된 EUV 레지스트 상에 제 1 응력 레벨보다 덜 압축성인 제 2 응력 레벨을 갖는 컨포멀한 박막을 증착하는 단계를 포함한다.
다양한 구현 예들에서, 기판은 부분적으로 제조된 반도체 디바이스를 포함하는 반도체 웨이퍼이다. 일부 실시 예들에서, 컨포멀한 박막은 2 ㎚ 이하의 두께를 갖는다. 다른 실시 예들에서, 컨포멀한 박막은 약 1 ㎚의 두께를 갖는다.
일부 구현 예들에서, 컨포멀한 박막 제 2 응력 레벨은 인장성이다. 다른 구현 예들에서, 컨포멀한 박막의 제 2 응력 레벨은 압축성이다.
다양한 실시 예들에서, 패터닝된 EUV 레지스트는 증착 후 감소되는 라인 거칠기를 특징으로 한다. 일부 실시 예들에서, 라인 거칠기는 라인 에지 거칠기 (line edge roughness; LER) 및 라인 폭 거칠기 (line width roughness; LWR) 중 하나 이상을 포함한다. 다양한 구현 예들에서, 라인 거칠기는 저 주파수 라인 거칠기이다. 일부 구현 예들에서, 저 주파수 라인 거칠기는 0.05 ㎚-1 미만의 공간 주파수를 갖는다. 일부 실시 예들에서, 라인 거칠기는 고 주파수 라인 거칠기이다. 다양한 실시 예들에서, 고 주파수 라인 거칠기는 0.05 ㎚-1 보다 큰 공간 주파수를 갖는다.
일부 구현 예들에서, 컨포멀한 박막은 Si-기반 유전체를 포함한다. 다양한 구현 예들에서, 유전체는 SiO2이다. 특정한 구현 예들에서, 컨포멀한 박막은 ALD에 의해 증착된다. 일부 구현 예들에서, ALD는 플라즈마 강화 ALD를 포함하고, 사이클은 10 W 내지 2500 W의 전력 및 25 ％ 내지 50 ％의 듀티 사이클로 산소 플라즈마를 흘리는 것을 포함한다.
일부 실시 예들에서, EUV 레지스트는 CAR (chemically amplified resist), 유기-금속, 또는 유기 금속 옥사이드를 포함한다. 다양한 실시 예들에서, 유기-금속 옥사이드는 유기-주석 옥사이드이다.
일부 구현 예들에서, 라인 에지 거칠기는 약 0.1 내지 1 ㎚4 (PSD) 의 진폭만큼 감소된다. 특정한 구현 예들에서, 방법은 또한 컨포멀한 박막의 증착 후에 프로세스 챔버 내에서 기판 층을 에칭하는 단계를 포함한다.
본 명세서의 실시 예들의 또 다른 양태에서, 기판들을 프로세싱하기 위한 장치가 제공되고, 장치는 : 기판 지지부를 각각 포함하는, 하나 이상의 프로세스 챔버들; 프로세스 챔버들 내로의 하나 이상의 가스 유입구들 (gas inlets) 및 연관된 플로우 제어 (flow-control) 하드웨어; 하나 이상의 기판 핸들러들; 및 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결되고, 적어도 하나의 프로세서는 적어도 하나 이상의 기판 핸들러들 및 플로우 제어 하드웨어와 동작 가능하게 연결되고, 그리고 메모리는, 에칭될 기판 층 상에 배치된 패터닝된 EUV 레지스트를 포함하는 기판을 프로세스 챔버에 제공하고-패터닝된 EUV 레지스트는 제 1 응력 레벨을 가짐-, 그리고 컨포멀한 박막의 증착으로부터 발생하는 패터닝된 EUV 레지스트의 제 3 응력 레벨이 제 1 응력 레벨보다 덜 압축성이도록, 상기 패터닝된 EUV 레지스트 상에 제 1 응력 레벨보다 덜 압축성인 제 2 응력 레벨을 갖는 컨포멀한 박막을 증착하기 위해 적어도 하나 이상의 기판 핸들러들 및 플로우 제어 하드웨어를 제어하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장한다.
개시된 실시 예들의 이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 상세히 기술될 것이다.
도 1은 개시된 실시 예들에 따른 방법에 대한 동작들을 도시하는 프로세스 흐름도이다.
도 2는 원자 층 증착의 실시 예의 개략적인 예시이다.
도 3a는 고 주파수 거칠기 및 저 주파수 거칠기의 예시이다.
도 3b는 본 명세서에 개시된 실시 예의 사용에 의해 고 주파수 거칠기를 감소시키는 예시이다.
도 4는 LER에 대한 다양한 컨포멀한 박막들의 효과를 보여주는 데이터 플롯이다.
도 5는 본 명세서의 실시 예들을 사용하여 에칭된 층들을 도시하는 도면이다.
도 6은 에칭 후 LER에 대한 다양한 컨포멀한 박막들의 효과를 도시하는 데이터 플롯이다.
도 7a, 도 7b 및 도 7c는 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도들이다.
도 8은 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 장치의 개략도이다.
이하의 기술에서, 제시된 실시 예들의 완전한 이해를 제공하도록 다수의 특정한 상세들이 제시된다. 본 명세서에 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 또한, 개시된 실시 예들이 특정한 실시 예들과 함께 기술될 것이지만, 특정한 실시 예들은 개시된 실시 예들을 제한하도록 의도되지 않는다는 것이 이해될 것이다.
EUV (Extreme Ultraviolet) 리소그래피는 30 ㎚ 이하의 기술 노드들에서 반도체 제조에 사용된다. 레지스트의 거칠기 및 발생되는 에칭을 감소시키는 (예를 들어, 최소화하는) 것은 점점 더 작아지는 임계 치수들 (critical dimensions; CD) 에서 프로세스 수율 및 디바이스 성능을 개선할 수 있다. 거칠기는 레지스트의 라인 에지 거칠기 (LER) 및 라인 폭 거칠기 (LWR) 및 발생되는 에칭에 의해 측정될 수도 있다. LER 및 LWR 모두를 감소시키는 (예를 들어, 최소화하는) 것은 EUV 리소그래피 에칭 프로세스의 결과들을 향상시킬 수 있다.
거칠기는 고 주파수 컴포넌트 및 저 주파수 컴포넌트를 가질 수 있고, 이들 컴포넌트들은 전력 스펙트럼 밀도 (power spectral density; PSD) 곡선을 사용하여 표현될 수 있다. 도 4는 대표적인 PSD 곡선 (402) 을 갖는다. PSD 곡선은 통상적으로 로그-로그 플롯에 플롯된다 (plotted). 수평 축은 거칠기의 공간 주파수 (또한 거칠기의 파장의 역인, 즉 0.01 ㎚-1 = 100 ㎚인) 를 나타내고, 수직 축은 LER 또는 LWR과 선형으로 상관되는, PSD 값이다. PSD 곡선 아래의 면적은 총 분산 (total variance) 을 나타내고, 이상적으로는 모든 에칭 프로세스에 대해 최소화되어야 한다.
노출 후 EUV 리소그래피 레지스트들은 2 개의 일반적인 카테고리들의 거칠기, 즉 저 주파수 거칠기 및 고 주파수 거칠기를 갖는다. 고 주파수 거칠기는 레지스트 내의 짧은 변동들을 특징으로 하고 EUV 리소그래피 프로세스에서 본질적으로 방출되는 2 차 전자를 포함하는 다양한 요인들에 의해 유발될 수도 있다. 이는 약 0.1 ㎚-1 이상에서, PSD 곡선 (402) 상의 우측 영역이다. 저 주파수 거칠기는 레지스트 내에서 보다 긴 파장 변동이고, 약 0.01 ㎚-1 이하에서, PSD 곡선 (402) 의 좌측 부분에 도시된다. 저 주파수 거칠기의 일 원인은 레지스트 내의 압축 응력이다. 레지스트 내의 압축 응력은 레지스트가 좌굴 (buckle) 및/또는 팽창하게 (bulge) 하고, 때때로 "위글링 (wiggling)"으로 지칭되는 저 주파수 거칠기를 생성한다.
레지스트 거칠기를 감소시키기 위한 일부 솔루션들은 플라즈마 처리, 탄소 기반 증착, 실리콘-옥사이드 기반 증착, 및 에칭 부산물 증착을 포함한다. 이들 프로세스 각각은 다양한 단점들을 갖는다. 플라즈마 처리는 레지스트를 리플로우함 (reflowing) 으로써 거칠기를 감소시킬 수도 있지만, 또한 레지스트 높이 및 선택도를 감소시킨다. 탄소 기반 증착은 마스크의 상단에서 막힘 (clogging) 을 유발하여, 에칭 프로세스를 방해할 수도 있다. 종래의 실리콘-옥사이드 기반 증착은 고 종횡비에서 선택적이고, 임계 치수에 영향을 주고 잠재적으로 라인 파손 또는 병합을 유발한다. 에칭 부산물은 에칭 프로세스의 선택도를 감소시킬 수도 있고 레지스트 패턴의 성공적인 전사를 방지할 수도 있다. 방법 각각의 다양한 단점들에 더하여, 이들 모두는 고 주파수 거칠기만을 다룬다.
거칠기를 감소시키기 위한 대안적인 방법은 레지스트 층 내의 압축 응력을 감소시키는 것이다. 이는 레지스트보다 적은 압축 응력, 또는 심지어 인장 응력을 갖는 컨포멀한 박막을 증착함으로써 이루어질 수도 있다. 발생되는 합성 응력은 좌굴 (buckling) 및/또는 팽창 (bulging) 을 감소시키고, 따라서 저 주파수 거칠기를 감소시킨다.
컨포멀한 박막은 플라즈마 강화 ALD (atomic layer deposition) 프로세스에 의해 증착될 수도 있다. ALD 프로세스 동안 O2 플라즈마를 조절함으로써 컨포멀한 박막의 내부 응력은 보다 덜 압축성이고/보다 큰 인장성이도록 변경될 수 있다. 발생되는 합성 레지스트/옥사이드 층은 보다 덜 압축성이고, 감소된 좌굴 및/또는 팽창을 갖는 발생된 합성 응력을 갖는다. 컨포멀한 박막은 여전히 저 주파수 거칠기를 개선하면서 일부 실시 예들에서 1 내지 2 ㎚ 두께일 수도 있다.
도 1은 개시된 실시 예들에 따른 방법의 동작들을 수행하기 위한 프로세스 흐름도를 제공한다. 도 1의 동작들은 예를 들어, 약 1 mTorr 내지 약 100 Torr, 예를 들어, 약 1 mTorr 내지 약 1 Torr의 챔버 압력에서 수행될 수도 있다. 도 1에 도시된 방법은 일반적으로 반도체 기판 상에서 증착을 수행하는 것에 관한 것이다. 구체적으로, 동작 102에서, 패터닝된 EUV 레지스트 층을 포함하는 복수의 별개의 기판 재료들로 구성되거나, 달리 포함하는 반도체 기판이 프로세싱 챔버에 제공된다.
패터닝된 EUV 레지스트 층은 다양한 재료들로 이루어질 수도 있다. 일부 실시 예들에서, 패터닝된 EUV 레지스트 층은 Inpria Corp.로부터 입수 가능한 유기 주석 옥사이드들, 또는 Dow/Rohm, Fujifilm 및 Shin-Etsu 폴리머로부터의 전통적인 화학적으로 증폭된 레지스트들과 같은 유기 또는 무기 금속 옥사이드-함유 막들로 이루어질 수도 있다. 패터닝된 EUV 레지스트들은 또한 화학적으로 증폭된 레지스트들을 포함 할 수도 있다. 패터닝된 EUV 레지스트 층은 예를 들어 30 내지 40 ㎚ 두께일 수도 있다.
동작 102에서 반도체 기판이 제공되는 챔버를 참조하면, 챔버는 멀티-챔버 장치 또는 단일-챔버 장치 내에 있을 수도 있다. 반도체 기판은 실리콘 웨이퍼, 예를 들어, 증착된 유전체, 도전, 또는 반도전 재료와 같은 하나 이상의 재료 층들을 갖는 웨이퍼들을 포함한, 200-㎜ 웨이퍼, 300-㎜ 웨이퍼, 또는 450-㎜ 웨이퍼일 수 있다. 일부 실시 예들에서, 반도체 기판은 비정질 실리콘과 같은 실리콘의 블랭킷 층, 또는 게르마늄의 블랭킷 층을 포함한다.
일부 실시 예들에서, 기판 상의 층들은 패터닝될 수도 있다. 기판들은 협소한 및/또는 오목한 (reentrant) 개구부들, 피처 내 협착부들, 또는 고 종횡비들 중 하나 이상을 특징으로 할 수도 있는, 비아 또는 콘택트 홀들과 같은 "피처들"을 가질 수도 있다. 피처는 상기 기술된 층들 중 하나 이상에 형성될 수도 있다. 피처의 일 예는 반도체 기판 또는 기판 상 층 내의 홀 또는 비아이다. 또 다른 예는 기판 또는 층 내의 트렌치이다. 다양한 실시 예들에서, 피처는 배리어 층 또는 접착 층과 같은 하부 층 (under-layer) 을 가질 수도 있다. 하부 층들의 비 제한적인 예들은 유전체 층들 및 도전 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다.
동작 104에서 컨포멀한 박막이 반도체 기판 상에 증착된다. 컨포멀한 박막은 다양한 재료들을 포함할 수도 있다. 일부 실시 예들에서, 컨포멀한 박막은 실리콘 옥사이드이다. 다른 실시 예들에서, 컨포멀한 박막은 실리콘 나이트라이드일 수도 있다. 컨포멀한 박막은 또한 탄소 기반 옥사이드들로 이루어질 수도 있다. 다양한 실시 예들에서, 컨포멀한 박막은 기판의 후속 에칭 동안 제거되지 않을 재료로 이루어진다. 컨포멀한 박막은 3 ㎚ 미만 두께, 2 ㎚ 미만 두께, 1 내지 2 ㎚ 두께, 또는 약 2 ㎚ 두께일 수도 있다. 두께는 제조될 피처들의 임계 치수에 부정적으로 영향을 주기에 불충분하다. 증착의 조건들을 가변시킴으로써, 컨포멀한 박막은 상이한 레벨들의 내부 응력을 갖도록 설계될 수 있다. 일부 실시 예들에서, 컨포멀한 박막은 내부 인장 응력을 갖는다. 다른 실시 예들에서, 컨포멀한 박막은 패터닝된 EUV 레지스트의 압축 응력보다 낮은 압축 응력을 갖는다.
일부 실시 예들에서, 컨포멀한 박막은 플라즈마 강화 ALD에 의해 증착될 수도 있다. 일반적으로, ALD는 순차적인 자기-제한 (self-limiting) 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. ALD는 임의의 적합한 기법을 사용하여 수행될 수도 있다. 다양한 실시 예들에서, ALD는 플라즈마를 사용하여 수행될 수도 있고, 또는 열적으로 수행될 수도 있다. 또한, 동작 104는 사이클들, 즉 본 명세서에서 "ALD 사이클"로 지칭되는 사이클들로 수행될 수도 있다.
도 2를 참조하면, ALD에 의해 기판 상에 증착된 박막의 개략적인 예시가 도시된다. 다양한 실시 예들에서, 실리콘-함유 막, 예를 들어, 실리콘 옥사이드 (예를 들어, SiO2), 실리콘 옥시나이트라이드 또는 실리콘 나이트라이드가 증착된다. ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. ALD는 임의의 적합한 기법을 사용하여 수행될 수도 있다. 다양한 실시 예들에서, ALD는 플라즈마를 사용하여 수행될 수도 있고, 또는 열적으로 수행될 수도 있고, 그리고 사이클들로 수행될 수도 있다.
"ALD 사이클"의 개념은 본 명세서의 다양한 실시 예들의 논의와 관련된다. 일반적으로 ALD 사이클은 표면 증착 반응을 1 회 수행하기 위해 사용된 동작들의 최소 세트이다. 일 사이클의 결과는 동작 104의 반도체 기판 재료와 같은 기판 표면 상에 적어도 부분적인 실리콘-함유 막 층의 생성이다. 통상적으로, ALD 사이클은 기판 표면에 적어도 하나의 반응 물질을 전달하고 흡착하고, 이어서 막의 부분적인 층을 형성하도록 흡착된 반응 물질을 하나 이상의 반응 물질들과 반응시키는 동작들을 포함한다. 사이클은 반응 물질들 또는 부산물들 중 하나를 스윕핑하고 (sweeping) 그리고/또는 증착될 때 부분적인 막을 처리하는 것과 같은 특정한 보조 동작들을 포함할 수도 있다. 일반적으로, 사이클은 고유한 시퀀스의 동작들의 일 예를 포함한다. 예로서, ALD 사이클은 다음의 동작들 : (i) 실리콘-함유 전구체의 전달/흡착, (ii) 챔버로부터 실리콘-함유 전구체의 퍼징 (purging), (iii) 제 2 반응 물질 (예를 들어, 산화제) 및 플라즈마의 전달, 및 (iv) 챔버로부터 플라즈마의 퍼징을 포함할 수도 있다.
이 개시에 따라, 중간-배치 컨디셔닝 퍼징 (mid-batch conditioning purging) 은 배치 사이즈들을 증가시키기 위해 ALD 사이클들 사이에 적절한 간격으로 사용될 수도 있다. 다양한 실시 예들에 따라, 증착／중간-배치 컨디셔닝 퍼지 (purge) 사이클들은 최대 축적 한계에 도달할 때까지 배치 전체에 걸쳐 반복될 수도 있다.
도 2는 실리콘 옥사이드 (SiO2) 를 증착하기 위한 ALD 사이클의 예시적인 개략도를 도시한다. 다이어그램들 282a 내지 282e는 일반적인 ALD 사이클을 도시한다. 282a에서, 많은 실리콘 원자들을 포함하는 실리콘 기판이 제공된다. 282b에서, 실리콘-함유 전구체 또는 실리콘 소스가 기판에 도입되고, 일부 실리콘 원자들이 기판 상에 흡착된다. 282c에서, 흡착되지 않은 실리콘-함유 전구체 또는 실리콘 소스가 챔버로부터 퍼징된다. 282d에서, 산소는 산소 라디칼들로서 도입되고 흡착된 실리콘은 SiO2 막을 형성하도록 기판의 표면 상의 산소 라디칼들과 반응한다. 282e에서, 챔버는 퍼징되고, 부산물들이 제거되어, SiO2의 증착된 층을 남긴다.
일부 실시 예들에서, ALD에 의해 증착된 막들은 매우 컨포멀할 수도 있다. 막들의 컨포멀성 (conformality) 은 단차 커버리지에 의해 측정될 수도 있다. 단차 커버리지는 피처의 하단부, 측벽, 또는 상단부 상에 증착된 막의 평균 두께를 피처의 하단부, 측벽, 또는 상단부 상에 증착된 막의 평균 두께와 비교함으로써 계산될 수도 있다. 예를 들어, 단차 커버리지는 측벽 상에 증착된 막의 평균 두께를 피처의 상단에 증착된 막의 평균 두께로 나누고 백분율을 얻기 위해 100을 곱함으로써 계산될 수도 있다.
화학기상증착 (chemical vapor deposition; CVD) 기법과 달리, ALD 프로세스들은 층별로 (layer-by-layer basis) 막들을 증착하기 위해 표면 매개 증착 반응들을 사용한다. ALD 프로세스의 일 예에서, 표면 활성 사이트들의 집단 (population) 을 포함하는 기판 표면은 기판을 하우징하는 프로세스 챔버에 제공된 도즈 (dose) 의 제 1 전구체, 예컨대, 실리콘-함유 전구체의 가스상 (gas phase) 분포에 노출된다. 이러한 제 1 전구체의 분자들은 제 1 전구체의 화학 흡착된 종 및／또는 물리 흡착된 분자들을 포함하여 기판 표면 상에 흡착된다. 본 명세서에 기술된 바와 같이 화합물이 기판 표면 상에 흡착될 때, 흡착된 층은 화합물 및 화합물의 유도체들을 포함할 수도 있다는 것이 이해되어야 한다. 예를 들어, 실리콘-함유 전구체의 흡착 층은 실리콘-함유 전구체뿐만 아니라 실리콘-함유 전구체의 유도체들을 포함할 수 있다. 특정한 실시 예들에서, ALD 전구체 도즈는 기판 표면을 부분적으로 포화시킨다. 일부 실시 예들에서, ALD 사이클의 도즈 페이즈는 표면을 고르게 포화시키기 위해 전구체가 기판과 콘택트하기 전에 종료된다. 일반적으로, 전구체 플로우는 이 지점에서 턴 오프되거나 방향 전환되고, 퍼지 가스만이 흐른다. 이러한 반 포화 레짐 (sub-saturation regime) 에서 동작함으로써 ALD 프로세스는 사이클 시간을 줄이고 처리량을 증가시킨다. 그러나, 전구체 흡착이 포화 제한되지 않기 때문에, 흡착된 전구체 농도는 기판 표면에 걸쳐 약간 가변할 수 있다. 반 포화 레짐에서 동작하는 ALD 프로세스들의 예들은, 2013년 10월 23일 출원된, 전체가 참조로서 본 명세서에 인용된, 명칭 "SUB-SATURATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION"의 미국 특허 출원 제 14／061,587 호에 제공된다. 제 1 전구체 도즈 후, 반응기는 흡착된 종만이 남도록 가스상으로 남아 있는 임의의 제 1 전구체를 제거하도록 배기된다. 제 2 반응 물질, 예컨대 산소 또는 질소-함유 가스가 반응기에 도입되어 이들 분자들 중 일부가 표면 상에 흡착된 제 1 전구체와 반응한다. 일부 프로세스들에서, 제 2 반응 물질은 흡착된 제 1 전구체와 즉시 반응한다. 다른 실시 예들에서, 제 2 전구체는 활성화 소스가 일시적으로 적용된 후에만 반응한다. 이어서 반응기는 결합되지 않은 제 2 전구체 분자들을 제거하기 위해 다시 배기될 수도 있다. 막 두께를 구축하기 위해 부가적인 ALD 사이클들이 사용될 수 있다.
일부 구현 예들에서, ALD 방법들은 제 2 반응 물질이 챔버로 전달될 때와 같이 플라즈마 활성화를 포함한다. 본 명세서에 기술된 바와 같이, 본 명세서에 기술된 ALD 방법 및 장치들은 전체가 참조로서 인용된, 2011년 4월 11일 출원된, 명칭 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인 미국 특허 출원 제 13／084,399 호 (현재 미국 특허 제 8,728,956 호) 및 2011년 4월 11일 출원된, 명칭 "SILICON NITRIDE FILMS AND METHODS"인 미국 특허 출원 제 13／084,305 호에 일반적으로 기술된 컨포멀 막 증착 (conformal film deposition: CFD) 방법들일 수 있다. ALD 프로세스들의 부가적인 예들은, 적합한 ALD 프로세스들에 대한 기술을 제공할 목적으로 참조로서 본 명세서에 인용된, Puurunen, "Surface chemistry of atomic layer deposition : for the trimethylaluminum／water process", 97 J. Applied Physics 12301 (2005) 에 기술된다.
일부 실시 예들에서, 캐리어 가스, 예컨대 N2, Ar, Ne, He 및 이들의 조합들이 연속적으로 흐를 수도 있다. 캐리어 가스는 퍼지 가스로서 사용될 수도 있다. 불활성 가스는 프로세스 챔버의 압력 및／또는 온도 제어, 액체 반응 물질의 증발, 반응 물질의 보다 신속한 전달을 보조하도록 그리고／또는 프로세스 챔버 및／또는 프로세스 챔버 배관으로부터 프로세스 가스들을 제거하기 위한 스윕핑 가스로서 제공될 수도 있다.
ALD 사이클의 흡착 동작에서, 기판은 기판 표면 상에 흡착하도록 막 전구체, 예컨대 실리콘 테트라클로라이드 (SiCl4) 또는 아미노실란에 노출될 수도 있다. 일부 실시 예들에서, 막 전구체는 실리콘-함유 전구체일 수도 있다. 일부 실시 예들에서, 막 전구체는 BTBAS (bis (tertiary-butyl-amino) silane) 이다. 일부 실시 예들에서, 막 전구체, 예컨대 SiCl4는 기판 표면의 약 60 ％ 상에 흡착될 수도 있다. 다양한 실시 예들에서, 막 전구체가 챔버로 흐를 때, 막 전구체는 기판의 표면 상의 활성 사이트들 상에 흡착하여, 표면 상에 막 전구체의 박층을 형성한다. 다양한 실시 예들에서, 이 층은 단층 (monolayer) 보다 작을 수도 있다.
흡착 후, 챔버는 기판의 표면 상에 흡착되지 않은 가스상의 과잉 전구체를 제거하도록 선택 가능하게 (optionally) 퍼징될 수도 있다. 퍼징은 다른 동작들에 사용된 캐리어 가스 또는 상이한 가스일 수도 있는 스윕핑 가스를 수반할 수도 있다. 일부 실시예들에서, 퍼징은 챔버를 배기하는 것 (evacuating) 을 포함할 수 있다.
ALD 사이클의 제 2 반응 물질 전달 동작에서, 기판은 제 2 반응 물질 및 선택 가능하게, 플라즈마에 노출될 수도 있다. 다양한 실시 예들에서, 제 2 반응 물질은 산소 (O2) 또는 질소 (N2) 또는 이들의 조합들이다. 실리콘 옥사이드 층이 증착되는 일부 실시 예들에서, 산소가 제 2 반응 물질로서 사용된다. 일부 실시 예들에서, 제 2 반응 물질 플로우 및 플라즈마는 모두 턴온된다. 일부 실시 예들에서, 제 2 반응 물질 플로우는 예를 들어, 제 2 반응 물질 플로우가 안정화되게 하도록 플라즈마를 턴온하기 전에 턴온될 수도 있다.
일부 실시 예들에서, 선택 가능한 플라즈마는 플라즈마가 챔버 내에서 기판 표면 바로 위에 형성되도록 인 시츄 플라즈마이다. 다양한 실시 예들에서, 플라즈마는 유도 결합 플라즈마 또는 용량 결합 플라즈마일 수도 있다. 유도 결합 플라즈마는 약 50 W 내지 약 2000 W의 플라즈마로 설정될 수도 있다. 일부 실시 예들에서, 플라즈마는 플라즈마 전력이 사이클 온 및 오프되는, 듀티 사이클들 (DC) 에 따라 턴온 및 턴 오프될 수도 있다. 일부 실시 예들에서, 듀티 사이클은 25 ％ 내지 50 ％로 가변할 수 있고, 이는 플라즈마가 동작 시간의 25 ％ 내지 50 ％로 턴온된다는 것을 의미한다. 일부 실시 예들에서, 약 0 V 내지 약 500 V의 바이어스가 인가될 수도 있다. 제 2 반응 물질의 전달 동안, SiCl4와 같은 막 전구체는 턴 오프된다. 기판은 플라즈마가 기판 표면 상에 흡착된 모든 전구체들과 상호 작용하는 시간을 초과하는 지속 기간 (duration) 동안 제 2 반응 물질 및 선택 가능한 플라즈마에 노출될 수도 있고, 기판 표면 맨 위에 (atop) 연속적인 막을 형성한다.
제 2 반응 물질 전달 동작 후, 챔버는 예를 들어 캐리어 또는 불활성 가스를 도입함으로써 퍼징될 수도 있다. 이 동작을 위한 조건들은 퍼지 프로세스들에 대해 상기 기술된 조건들 중 임의의 것일 수도 있다.
다양한 실시 예들에서, ALD 사이클들이 반복될 수도 있다. 예를 들어, ALD를 위한 동작들은 약 5 내지 약 70 사이클 동안 수행될 수도 있다. 증착된 막의 목표된 막 두께를 증착하기 위해 임의의 적합한 수의 증착 사이클들이 포함될 수도 있다. 일부 실시 예들에서, ALD 사이클은 사이클 당 약 1 Å를 증착할 수도 있다. 동작들의 노출 시간에 따라, 사이클 각각은 약 0.05 Å 내지 약 5 Å의 두께를 갖는, 실리콘 옥사이드 또는 실리콘 옥시나이트라이드 막과 같은 막을 증착할 수도 있다. 일부 실시 예들에서, ALD의 약 2 회 내지 약 3 회 사이클들이 분당 수행될 수도 있다. 일부 실시 예들에서, 기판에 보다 가깝게 위치된 유입구들을 갖는 챔버들에서와 같이, 분당 약 3 회 이상의 사이클들이 수행될 수도 있다.
도 1을 다시 참조하면, 동작 106에서 기판이 선택 가능하게 에칭된다. 일부 실시 예들에서, 패터닝된 EUV 레지스트 아래에 놓인 기판을 에칭하는 것은 상기 기술된 바와 같이 EUV 레지스트 패터닝을 따른다. 에칭은 EUV 레지스트 패터닝 직후, 동일한 챔버에서 진공을 파괴하지 않고 발생할 수 있다. 패터닝된 EUV 레지스트 및 컨포멀한 박막은 패터닝된 EUV 레지스트에 의해 커버된 영역들이 에칭되지 않도록 기판에 대한 마스크로서 작용한다. 컨포멀한 박막은 에칭 프로세스 내내 패터닝된 EUV 레지스트 상에 남아 있음을 보장하기 위해 기판 재료보다 낮은 에칭 레이트를 가질 수도 있다. 컨포멀한 박막의 보다 큰 인장 응력으로 인해, 패터닝된 EUV 레지스트 및 컨포멀한 박막 층은 감소된 LER 및／또는 LWR을 갖고, 이는 또한 아래에 에칭된 기판의 LER 및 LWR을 감소시킨다.
도 1에 도시된 바와 같은 컨포멀한 박막을 증착하기 위한 예시적인 프로세스 조건들이 아래 표에 제공된다 :
Figure pct00001
도 3a 및 도 3b는 본 명세서에 기술된 바와 같은 컨포멀한 박막 층을 갖는 그리고 컨포멀한 박막 층 없는 거칠기의 예시들이다. 도 3a에서, 레지스트 (302a) 는 반도체 기판 상에 현상될 수도 있는 레지스트의 일부의 예시이다. 레지스트 (302a) 는 압축성 내부 응력을 가지며, 이는 레지스트의 좌굴을 유발하고 LER 및 LWR을 증가시킨다. 레지스트 (302a) 는 저 주파수 거칠기 (303-1) 및 고 주파수 거칠기 (303-2) 로 나타낼 수 있고, 이는 각각 2 가지 타입의 레지스트 (302a) 거칠기를 나타낸다. 저 주파수 거칠기 (303-1) 는 부분적으로, 좌굴 및／또는 팽창을 유발하는, 레지스트 (302a) 의 압축 응력에 의해 유발된다.
도 3b는 본 명세서에 개시된 실시 예에 따른 EUV 레지스트의 예시이다. 레지스트 (302b) 는 그 위에 증착된 컨포멀한 박막 (305) 을 갖는다. 컨포멀한 박막 (305) 은 레지스트 (302b) 보다 적은 압축 응력 또는 인장 응력을 특징으로 하고, 컨포멀한 박막 (305) 의 추가는 레지스트 (302b) 보다 적은 압축 응력을 갖는 합성 레지스트 (306) 를 발생시킨다. 감소된 압축 응력으로 인해, 합성 레지스트 (306) 는 감소된 저 주파수 거칠기를 갖는다.
일부 실시 예들에서, 컨포멀한 박막 (305) 은 플라즈마 강화된 ALD를 사용하여 증착된 실리콘 옥사이드이다. 플라즈마 강화된 ALD 프로세스에 대한 변경들은 압축에서 인장까지 다양한 레벨의 내부 응력을 갖는 박막을 증착할 수 있다. 레지스트보다 적은 압축 응력을 갖는 박막을 증착함으로써, 박막은 레지스트의 압축 응력에 대응하고 발생할 수도 있는 좌굴 및／또는 팽창을 감소시켜, 보다 적은 저 주파수 거칠기를 발생시킨다. 다른 실시 예들에서, 레지스트보다 적은 압축 응력을 갖는 한, 상이한 유전체 재료가 사용될 수도 있다.
도 4는 본 개시에 따른 예에 대한 가변하는 ALD 조건들 하에서 EUV 레지스트 상에 증착된 컨포멀한 박막들의 효과들을 도시하는 그래프 및 차트이다. 그래프 (402) 는 4 개의 상이한 증착 조건들의 전력 스펙트럼 밀도 (power spectral density; PSD) 곡선들을 도시한다. PSD 값들이 LER (line edge roughness) 와 직접적으로 상관되기 때문에, 보다 낮은 PSD 값은 또한 보다 적은 LER을 의미한다. 라인 (404) 은 어떠한 처리도 없는 UV 레지스트의 PSD이다. 라인 (405) 은 300 W 50 ％ DC에서 실리콘 옥사이드로 이루어진 컨포멀한 박막을 증착한 후 EUV 레지스트의 PSD이다. 라인 (406) 은 75 W 3 ％ DC의 실리콘 옥사이드로 이루어진 컨포멀한 박막을 증착한 후 EUV 레지스트의 PSD이다. 라인 (407) 은 75 W 50 ％ DC에서 실리콘 옥사이드로 이루어진 컨포멀한 박막을 증착한 후 EUV 레지스트의 PSD이다. 그래프 (402) 가 입증하는 바와 같이, 라인 (404) 은 컨포멀한 박막 없이 가장 큰 PSD 값들을 갖는 한편, 라인들 (405 내지 407) 은 개선된 PSD 값들을 나타낸다. 이하의 표는 이 예에서 컨포멀한 박막 각각에 대한 ALD 사이클의 반응 물질들에 대한 프로세스 조건들을 보여준다. 컨포멀한 박막 각각에 대한 제 1 반응 물질에 대한 프로세스 조건들은 모든 컨포멀한 박막들에 걸쳐 동일하지만, 제 2 반응 물질에 대한 프로세스 조건들은 가변된다.
Figure pct00002
차트 (412) 는 그래프 (402) 와 관련된 부가적인 정보를 제공한다. 행 (414) 내지 행 (417) 은 0.01 ㎚-1의 공간 주파수에서 프로세스 조건들, 내부 박막 응력, 및 PSD 값들 사이의 상관 관계를 입증한다. 0.01 ㎚-1의 공간 주파수를 갖는 거칠기는 저 주파수 거칠기로 간주되고, 따라서 이러한 공간 주파수에서 보다 낮은 PSD 값들은 일반적으로 감소된 저 주파수 거칠기와 상관된다. 행 (414) 은 13.4 ㎚4의 PSD 값을 갖는, 어떠한 컨포멀한 박막도 없는 EUV 레지스트에 대한 데이터를 도시하는 라인 (404) 와 상관된다. 행 (415) 는 75 W 50 ％ DC에서 EUV 레지스트 상에 증착된 컨포멀한 박막에 대한 데이터를 도시하는 라인 (405) 과 상관되며, 컨포멀한 박막은 ＋ 25MPa의 내부 응력 (양수들은 인장 응력이고, 음수들은 압축 응력을 나타냄) 및 5.4 ㎚4의 PSD 값, 컨포멀한 박막이 없는 EUV 레지스트의 PSD 값에 비해 60 ％ 개선을 가졌다. 행 (416) 은 300 W 50 ％ DC에서 EUV 레지스트 상에 증착된 컨포멀한 박막에 대한 데이터를 도시하는 라인 (406) 과 상관되며, 컨포멀한 박막은 － 25 MPa의 내부 응력 및 8.12 ㎚4의 발생되는 PSD 값, 40 ％ 개선을 가졌다. 마지막으로, 행 (417) 은 75 W 3％ DC에서 EUV 레지스트 상에 증착된 컨포멀한 박막에 대한 데이터를 도시하는 라인 407과 상관되며, 컨포멀한 박막은 －46MPa의 내부 응력 및 11.5 ㎚4의 PSD 값을 가졌고, 컨포멀한 박막이 없는 EUV 레지스트의 원래 PSD 값에 비해 14 ％ 개선을 표시했다.
그래프 및 차트로부터 명백한 바와 같이, 가장 큰 인장 응력을 갖는 컨포멀한 박막을 갖는 EUV 레지스트는 가장 낮은 PSD 값, 따라서 가장 낮은 LER을 가졌다. 어떠한 컨포멀한 박막도 갖지 않은 EUV 레지스트들 또는 보다 적은 인장 응력을 갖는 컨포멀한 박막이 보다 큰 PSD 값들을 갖고, 따라서 보다 큰 LER을 갖는다.
도 5는 EUV 레지스트들에 대한 일 적용의 예시이다. 스택 (502) 은 상단에 EUV 레지스트 (503) 를 갖는 일련의 기판 층들이다. EUV 레지스트는 에칭 프로세스 동안 피처들이 기판 층들에 형성되도록 패터닝된다. 피처들은 이 예에서 약 185 ㎚인 깊이 (504) 로 에칭되지만, 피처 깊이는 보다 크거나 보다 작을 수 있다. 피처가 층들을 통해 에칭될 때, EUV 레지스트의 거칠기는 에칭된 층들의 거칠기에 영향을 줄 것이다. 이미지 (506) 는 기판 내의 에칭된 피처들의 이미지를 나타내고, 피처 각각은 변동들을 갖는다. EUV 레지스트의 거칠기를 개선함으로써, 에칭된 피처들의 거칠기가 또한 개선될 것이다.
도 6은 타깃 층의 LER에 대한 가변하는 ALD 조건들 하에서 증착된 막들의 효과들을 도시하는 그래프 및 표이다. 그래프 (602) 는 4 개의 상이한 조건들 하에서 PSD 곡선들을 도시한다. PSD 값들이 LER과 직접적으로 상관되기 때문에, 보다 낮은 PSD 값은 또한 보다 적은 LER을 의미한다. 라인 (604) 은 컨포멀한 박막이 없고 기판을 에칭하기 전 EUV 레지스트 층의 PSD이다. 라인 (605) 은 컨포멀한 박막을 갖지 않는 EUV 레지스트를 사용한 에칭 후 타깃 층의 PSD이다. 라인 (606) 은 75 W 50 ％ DC에서 실리콘 옥사이드로 이루어진 컨포멀한 박막을 갖는 EUV 레지스트를 사용한 에칭 후 타깃 층의 PSD이다. 라인 (607) 은 기판을 에칭 한 후 75 W 3 ％ DC에서 실리콘 옥사이드로 이루어진 컨포멀한 박막을 갖는 EUV 레지스트를 사용한 에칭 후 타겟 층의 PSD이다. 차트가 입증하는 바와 같이, 라인 (604) 은 컨포멀한 박막이 없는 가장 큰 PSD 값들을 갖는 한편, 라인들 (605 내지 607) 은 개선된 PSD 값들을 나타낸다. 2 개의 컨포멀한 박막들은 상기 도 4에 도시된 바와 같이 동일하거나 유사한 프로세스 조건들 하에서 증착된다.
차트 (612) 는 그래프 (602) 와 관련된 부가적인 정보를 제공한다. 행들 (614 내지 617) 은 응력, 0.01 ㎚-1의 공간 주파수에서 PSD 값들, 및 에칭 전 PSD 값의 개선 백분율, 및 에칭 후 PSD 값의 백분율 개선을 제공한다. 0.01 ㎚-1의 공간 주파수를 갖는 거칠기는 저 주파수 거칠기로 간주되고, 따라서 이러한 공간 주파수에서 보다 낮은 PSD 값들은 일반적으로 감소된 저 주파수 거칠기와 상관된다. 행 (614) 은 컨포멀한 박막이 없고 에칭 전의 EUV 레지스트 층에 대한 데이터를 도시한다. 행 (615) 은 컨포멀한 박막 없이 EUV 레지스트 층을 사용한 에칭 후 타깃 층에 대한 데이터를 도시한다. 행 (616) 은 75 W 50 ％ DC에서 EUV 레지스트 상에 증착된 컨포멀한 박막에 대한 데이터를 도시하며, 컨포멀한 박막은 ＋ 25 MPa의 내부 응력을 가졌다 (양수는 인장 응력과 상관되는 한편, 음수는 압축 응력을 나타낸다). 마지막으로, 행 (617) 은 75 W 3 ％ DC에서 EUV 레지스트 상에 증착된 컨포멀한 박막에 대한 데이터를 도시하며, 컨포멀한 박막은 －46 MPa의 내부 응력을 가졌다.
컬럼들 (618 및 619) 은 본 명세서에 개시된 바와 같은 컨포멀한 박막을 사용하는 것으로부터의 개선을 입증한다. 열 (618) 의 값들은 컨포멀한 박막이 없는 EUV 레지스트와 비교하여 컨포멀한 박막을 갖는 EUV 레지스트의 PSD 값의 개선을 나타낸다. 이들 숫자들은 동일한 프로세스 조건들에 대해 도 4에 도시된 숫자들과 동일하다. 열 (619) 의 값들은 컨포멀한 박막을 사용하거나 사용하지 않고 타깃 층을 에칭한 후 PSD 값의 개선을 나타낸다. 거칠기에서 10 ％의 완만한 감소는 에칭 프로세스에 의해 달성될 수 있다. 그러나, 컨포멀한 박막을 추가하는 것은 거칠기를 극적으로 감소시킬 수도 있다. 75 W 및 50 ％ DC 하에서 컨포멀한 박막을 증착하는 것은 에칭 전에 거칠기의 60 ％ 감소를 유발할 것이고, 에칭 후 거칠기의 72％ 감소를 유발할 것이다. 75 W 및 3％ DC 하에서 컨포멀한 박막을 증착하는 것은 에칭 전에 상대적으로 보다 낮은 14 ％의 거칠기 감소를 유발할 것이지만, 에칭 프로세스는 에칭 후 거칠기의 37 ％ 감소를 야기한다.
그래프 및 차트로부터 명백한 바와 같이, 보다 큰 인장 응력을 갖는 컨포멀한 박막을 갖는 EUV 레지스트들이 보다 작은 PSD 값을 갖고, 따라서 컨포멀한 박막이 없거나 보다 적은 인장 응력을 갖는 컨포멀한 박막을 갖는 UV 레지스트들보다 적은 LER를 가졌다. 이어서 EUV 레지스트의 LER의 감소는 후속 에칭 프로세스들 동안 타깃 층으로 변환될 수 있고, 에칭된 피처들의 LER 및 LWR을 감소시킨다.
장치
도 7a는 다양한 실시 예들에 따른, 에칭 동작들을 위해 사용될 수도 있는 플라즈마 프로세싱 시스템을 도시하는 개략적인 단면도이다. 시스템은 챔버 바디 (714), 척 (716), 및 유전체 윈도우 (706) 를 포함하는 챔버 (732) 를 포함한다. 챔버 (732) 는 프로세싱 영역을 포함하고 유전체 윈도우 (706) 는 프로세싱 영역 위에 배치된다. 척 (716) 은 기판 (712) 을 지지하기 위한 정전 척일 수 있고 프로세싱 영역 아래의 챔버 내에 배치된다. 일부 실시 예들에서, 내부 패러데이 차폐부 (미도시) 는 유전체 윈도우 (706) 아래 챔버 (700) 내부에 배치된다. TCP 코일 (734) 은 유전체 윈도우 (706) 위에 배치되고 매칭 회로 (702) 에 연결된다.
시스템은 하나 이상의 생성기들로부터 규정될 수 있는 바이어스 RF 생성기 (720) 를 포함한다. 복수의 생성기가 제공된다면, 다양한 튜닝 특성들을 달성하기 위해 상이한 주파수들이 사용될 수 있다. 바이어스 매칭 회로 (718) 가 RF 생성기들 (720) 과 척 (716) 을 규정하는 어셈블리의 전도성 플레이트 사이에 커플링된다. 척 (716) 은 또한 웨이퍼의 척킹 및 디척킹을 인에이블하도록 정전 전극들을 포함한다. 일반적으로, 필터 및 DC 클램프 전력 공급부가 제공될 수 있다. 척 (716) 으로부터 웨이퍼를 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다.
제 1 가스 주입기 (704) 는 챔버의 상단으로부터 챔버로 프로세스 가스들 또는 (증기 형태의) 액체 전구체의 2 개의 분리된 스트림들을 주입하도록 2 개의 상이한 채널들을 제공한다. 웨이퍼들 상의 프로세스 동작들, WAC (waferless auto-cleaning) 동작들, 및 다른 동작들과 같은 다양한 타입들의 동작들을 위해 챔버로 상이한 가스들을 공급하기 위해 복수의 가스 공급부들이 제공될 수도 있다는 것이 인식되어야 한다. 제 2 가스 주입기 (710) 는 상단으로부터 대신 측면을 통해 챔버로 들어가는 또 다른 가스 스트림을 제공한다.
도 7a의 실시 예에서, 독립적인 가스 스트림들이 챔버 내로 전달될 수도 있다. 일 스트림은 주입기 (704) 의 중심을 통해 주입될 수 있다. 제 2 스트림은 또한 주입기 (704) 를 통해 주입될 수 있지만, 주입기 (704) 의 중심을 둘러싸는 상이한 경로를 통해 주입될 수 있다. 제 3 스트림은 측면 주입기 (710) 를 통해 챔버의 측면 내로 주입될 수도 있다. 일 실시 예에서, 가스 주입기 (704) 는 또한 예를 들어, 프로세스 챔버 외부의 진단 종점 (end point) 으로부터 광학적 액세스 윈도우를 통해 축 방향 경로를 따라 프로세스 챔버 내로 광학적 액세스를 제공한다. 챔버로의 광학적 액세스에 대한 보다 상세한 내용은 2011년 4월 19일에 허여된, 명칭 "Methods of and Apparatus for Accessing a Process Chamber Using a Dual Zone Gas Injector with Improved Optical Access"인, 미국 특허 제 7,928,366 호에서 발견될 수도 있으며, 이의 개시는 본 명세서에 참조로서 인용된다.
챔버 내로 가스들을 주입하는 다양한 방식들은 에칭 가스들 및／또는 액체 전구체가 다양한 위치들로부터 챔버 내로 제공될 수 있다는 것을 예시하도록 기술되었다. 일부 경우들에서, 주입기 (704) 만이 사용된다. 다른 경우들에서, 측면 주입기 (710) 만이 사용된다. 다른 경우들에서, 주입기 (704) 및 측면 주입기 (710) 모두가 사용될 수도 있다. 일 구성에서, 매니폴드들 (722) 은 3 개의 상이한 가스 라인들 각각에 공급되는 가스들을 제어한다. 매니폴드들 (722) 은 임의의 타입의 가스 (반응 물질, 튜닝, 전구체, 등) 가 3 개의 상이한 가스 라인들 중 임의의 것에 제공되게 한다. 일부 실시 예들에서, 튜닝 가스들은 산소 (O2) 또는 헬륨 (He) 과 같은 가스들을 포함할 수 있다. 가스들은 혼합 없이 챔버 내로 전송될 수도 있고, 또는 챔버 내로 도입되기 전에 다른 가스들과 혼합될 수도 있다.
진공 펌프 (730) 는 동작 플라즈마 프로세싱 동안 챔버로부터의 가스 부산물들의 제거 및 진공 압력 제어를 인에이블하도록 챔버 (732) 에 연결된다. 밸브 (726) 는 챔버에 인가될 진공 흡입량을 제어하도록 배기부 (724) 와 진공 펌프 (730) 사이에 배치된다.
유전체 윈도우 (706) 는 세라믹 재료 또는 세라믹-타입 재료로부터 규정될 수 있다. 다른 유전체 재료들이 또한, 반도체 에칭 챔버의 조건들을 견딜 수 있는 한 가능하다. 통상적으로, 챔버들은 0 ℃ 내지 대략 200 ℃ 범위의 상승된 온도에서 동작한다. 온도는 에칭 프로세스 동작 및 특정한 레시피에 종속될 것이다. 챔버 (732) 는 또한 약 1 mTorr (mT) 내지 약 500 mTorr (mT) 범위의 진공 조건들에서 동작할 것이다. 본 명세서에 사용된 바와 같이, 용어 "약" 및 "대략"은 명시된 파라미터가 예를 들어, ± 20 ％의 합리적인 허용 오차 내에서 가변할 수 있다는 것을 의미한다.
모두 구체적으로 도시되지는 않지만, 챔버 (732) 는 통상적으로 클린 룸 또는 제조 설비에 설치될 때 설비들에 커플링된다. 설비들은 다른 것들 중에서도, 프로세싱 가스들, 진공, 온도 제어, 및 분위기 입자 제어를 제공하는 배관을 포함한다. 이들 설비들은 타깃 제조 설비 내에 설치 될 때 챔버 (732) 에 커플링된다. 부가적으로, 챔버 (732) 는 로봇 공학들로 하여금 자동화를 사용하여 챔버 (732) 내외로 반도체 웨이퍼들을 이송할 수 있게 하는 이송 챔버에 커플링될 수도 있다.
챔버 (732) 및 그의 연관된 컴포넌트들의 동작을 제어하기 위해 프로그램 가능한 제어기 (708) 가 제공된다. 일반적으로 말하면, 제어기 (708) 는 레시피에 의해 규정된 챔버 동작을 실행하도록 프로그래밍될 수 있다. 미리 결정된 레시피는 TCP 코일들로의 전력 인가, 챔버 내로의 가스 플로우, 및 진공의 인가와 같은 동작을 위한 다양한 파라미터들을 명시할 수도 있다. 타이밍, 지속 기간, 크기, 또는 임의의 다른 조정 가능한 파라미터 또는 제어 가능한 피처는 레시피에 의해 규정될 수 있고 챔버 (732) 및 그의 연관된 컴포넌트들의 동작을 제어하기 위해 제어기에 의해 수행될 수 있다는 것이 인식되어야 한다. 부가적으로, 일련의 레시피들이 제어기 (708) 내로 프로그래밍될 수도 있다. 일 실시 예에서, 레시피는 에칭 동작들을 프로세싱하도록 구성되고 에칭 동작들 각각 사이에 수행된 ALDr (atomic layer deposition) 프로세스의 하나 이상의 사이클들을 포함한다.
도 7b는 다양한 실시 예들에 따른, 에칭 동작들을 위해 사용될 수도 있는 플라즈마 프로세싱 시스템의 개략적인 단면도이다. 도 7b에 도시된 바와 같이, 척 (716) 은 유전체 윈도우 (706) 가 제공된 챔버 바디 (714) 내에 배치된다. 일 실시 예에서, 척 (716) 은 기판 (712) 을 지지하기 위한 정전 척이다. TCP 코일 (734) 은 유전체 윈도우 (706) 위에 배치되고 RF 생성기 (721) 에 커플링되는 매칭 회로 (702) 에 연결된다. 도 7b의 실시 예에서, 전달 시스템들 (728) 은 에칭 가스 전달 시스템 (727) 및 액체 전달 시스템 (729) 을 포함한다. 에칭 가스 전달 시스템 (727) 은 도관 (703) 을 통해 매니폴드들 (722) 로 에천트 가스를 전달한다. 액체 전달 시스템 (729) 은 도 7c를 참조하여 이하에 보다 상세히 설명될 바와 같이, (증기 형태의) 액체 전구체를 도관 (701) 을 통해 매니폴드들 (722) 로 전달한다. 제어기 (108) 로부터의 제어에 응답하여, 매니폴드들 (722) 은, 예를 들어, 가스들 및／또는 증기 사이를 스위칭하기 위한 복수의 밸브들을 사용하여 출력들을 선택, 스위칭, 및／또는 혼합함으로써 적절한 시간들에 도관 (705) 을 통해 챔버 바디 (714) 로 각각의 전달 시스템들로부터의 출력들을 흐르게 한다. 각각의 전달 시스템들로부터의 출력들은 챔버 바디의 상단부에 위치된 가스 주입기 (704) 를 통해 도관 (705) 으로부터 챔버 바디 (714) 내로 흐른다. 챔버의 퍼징을 용이하게 하기 위해, 챔버 바디 (714) 의 베이스에는 펌프 (717) 와 유체 연통 (flow communication) 하여 연결되는 유출구 (715) 가 제공된다. 일 실시 예에서, 펌프 (717) 는 터보 펌프이다. 당업자는 챔버 바디 (714) 의 베이스에, 각각이 적합한 펌프에 연결된 복수의 유출구들이 제공될 수 있다는 것을 인식할 것이다.
도 7c는 다양한 실시 예들에 따라 사용될 수도 있는 액체 전달 시스템의 부가적인 상세들을 예시하는 개략도이다. 도 7c에 도시된 바와 같이, 액체 전달 시스템 (729) 은 액체 전구체 소스 (758), 액체 플로우 제어기 (760), 및 기화기 (762) 를 포함한다. 액체 전구체 소스 (758) 는 적합한 액체 전구체들을 제공하는 설비들에 유체 연통하여 커플링될 수 있다. 상기 언급된 바와 같이, 컨포멀한 원자 단층을 형성할 수 있는 임의의 액체 전구체가 사용될 수 있다. 액체 전구체는 소스 (758) 로부터, 제어기 (708) (예를 들어, 도 7b 참조) 로부터 수신된 인스트럭션에 기초하여 플로우의 양을 조절하는 액체 플로우 제어기 (760) 로 흐른다. 일 실시 예에서, 액체 전구체의 양은 약 50 마이크로 리터 내지 약 1,000 마이크로 리터의 범위이다. 액체 전구체는 액체 플로우 제어기 (760) 로부터, 액체 전구체를 액체 상태로부터 증기 상태로 변환하는 기화기 (762) 로 흐른다. 기화된 전구체는 제어기 (708) 로부터 수신된 제어에 기초하여, 기화된 전구체를 적절한 시간에 가스 주입기 (704) (예를 들어, 도 7a 참조) 로 공급하는 매니폴드들 (722) 로 흐른다. 기화된 전구체는 가스 주입기 (704) 를 통해 챔버 바디 (714) 에 의해 규정된 챔버 (732) 내로 흐른다 (예를 들어, 도 7a 참조).
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 8은 어느 하나가 또는 모두가, 원격 플라즈마 소스를 포함할 수도 있는, 인바운드 로드 록 (inbound load lock) (802) 및 아웃 바운드 로드 록 (804) 을 갖는 멀티-스테이션 프로세싱 툴 (800) 의 실시예의 개략도를 도시한다. 대기압의 로봇 (806) 은 대기 포트 (810) 를 통해 인바운드 로드 록 (802) 으로 포드 (808) 를 통해 로딩된 카세트로부터 웨이퍼들을 이동시키도록 구성된다. 웨이퍼 (도 8에 도시되지 않음) 는 로봇 (806) 에 의해 인바운드 로드 록 (802) 내의 페데스탈 (812) 상에 배치되고, 대기 포트 (810) 는 폐쇄되고, 인바운드 로드 록 (802) 은 펌핑 다운된다. 인바운드 로드 록 (802) 이 리모트 플라즈마 소스를 포함하는 경우, 웨이퍼는 프로세싱 챔버 (814) 내로 도입되기 전에 인바운드 로드 록 (802) 에서 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한, 예를 들어, 수분 및 흡착 가스들을 제거하기 위해, 인바운드 로드 록 (802) 내에서 가열될 수도 있다. 다음으로, 프로세싱 챔버 (814) 로의 챔버 이송 포트 (816) 가 개방되고, 또 다른 로봇 (도시되지 않음) 은 프로세싱을 위해 반응기에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내로 웨이퍼를 배치한다. 도 8에 도시된 실시 예는 로드 록들을 포함하지만, 일부 실시 예들에서, 웨이퍼의 프로세스 스테이션으로의 직접적인 진입이 제공될 수도 있다는 것이 이해될 것이다.
도시된 프로세싱 챔버 (814) 는 도 8에 도시된 실시예의 부호 1 내지 4 의 4개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 818로 도시), 및 가스 라인 유입구들을 갖는다. 일부 실시 예들에서, 프로세스 스테이션 각각은 상이하거나 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세스 스테이션은 ALC, ALD 및 플라즈마-향상된 ALD 프로세스 모드 사이에서 스위칭 가능할 수도 있다. 일부 실시 예들에서, 증착 전구체에 대한 노출 및 제 2 반응 물질 및 플라즈마에 대한 노출은 동일한 스테이션에서 수행된다. 부가적으로 또는 대안적으로, 일부 실시예들에서, 프로세싱 챔버 (814) 는 ALD 및 플라즈마 강화 ALD 프로세스 스테이션들의 하나 이상의 매칭된 쌍들을 포함할 수도 있다. 도시된 프로세싱 챔버 (814) 가 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 한편, 다른 실시 예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 8은 프로세싱 챔버 (814) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (890) 의 실시예를 도시한다. 일부 실시 예에서, 웨이퍼 핸들링 시스템 (890) 은 다양한 프로세스 스테이션들 사이 및／또는 프로세스 스테이션과 로드 록 사이에서 웨이퍼들을 전달할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비 제한적인 예들은 웨이퍼 캐러셀들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 8은 또한 프로세스 툴 (800) 의 프로세스 조건들 및 하드웨어 상태들을 제어하기 위해 채용되는 시스템 제어기 (850) 의 실시 예를 도시한다. 시스템 제어기 (850) 는 제어기 (708) 와 동일하거나 상이할 수도 있다. 시스템 제어기 (850) 는 하나 이상의 메모리 디바이스들 (856), 하나 이상의 대용량 저장 디바이스들 (854), 및 하나 이상의 프로세서들 (852) 을 포함 할 수도 있다. 프로세서 (852) 는 CPU 또는 컴퓨터, 아날로그 및／또는 디지털 입력／출력 연결부들, 스테퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (850) 는 프로세스 툴 (800) 의 모든 액티비티들을 제어한다. 시스템 제어기 (850) 는 대용량 저장 디바이스 (854) 에 저장되고 메모리 디바이스 (856) 에 로딩되고 프로세서 (852) 에서 실행되는 시스템 제어 소프트웨어 (858) 를 실행한다. 대안적으로, 제어 로직은 제어기 (850) 내에서 하드 코딩될 수도 있다. 주문형 집적 회로들, 프로그래밍 가능 로직 디바이스들 (예로써, 필드 프로그래밍 가능 게이트 어레이들 또는 FPGA들) 등이 이러한 목적으로 사용될 수도 있다. 　이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 유사한 하드 코딩된 로직이 그의 대신 사용될 수도 있다. 시스템 제어 소프트웨어 (858) 는 타이밍, 가스들의 혼합물, 가스 플로우 레이트들, 챔버 및／또는 스테이션 압력, 챔버 및／또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨, RF 전력 레벨, 기판 페데스탈, 척(chuck) 및／또는 서셉터 위치 및 프로세스 툴 (800) 에 의해 수행되는 특정 프로세스의 다른 파라미터들을 포함할 수도 있다. 시스템 제어 소프트웨어 (858) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브 루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하도록 사용된 프로세스 툴 컴포넌트들의 동작을 제어하도록 기록될 수도 있다. 시스템 제어 소프트웨어 (858) 는 임의의 적합한 컴퓨터 판독 가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (858) 는 상술한 다양한 파라미터들을 제어하기 위한 입력／출력 제어 (IOC) 시퀀싱 인스트럭션을 포함할 수도 있다. 시스템 제어기 (850) 와 연관된 대용량 저장 디바이스 (854) 및／또는 메모리 디바이스 (856) 에 저장된 다른 컴퓨터 소프트웨어 및／또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 위치결정 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 위치결정 프로그램은 기판을 페데스탈 (818) 상으로 로딩하고 기판과 프로세스 툴 (800) 의 다른 부품들 사이의 간격을 제어하는데 사용되는 프로세스 툴 컴포넌트들을 위한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 (예를 들어, 상술한 실리콘-함유 가스들, 산소-함유 가스들, 및 퍼지 가스들) 및 플로우 레이트들을 제어하기 위한 그리고 선택 가능하게, 프로세스 스테이션에서 압력을 안정화시키기 위해 증착 전에 하나 이상의 프로세스 스테이션들로 가스를 흐르게 하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션으로의 가스 플로우, 등을 조절함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수 있다. 대안적으로, 히터 제어 프로그램은 기판으로의 열 전달 가스 (예컨대, 헬륨) 의 전달을 제어할 수 있다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들에서 프로세스 전극들에 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수 있다.
압력 제어 프로그램은 본 명세서의 실시예들에 따라 반응 챔버 내의 압력을 유지하기 위한 코드를 포함할 수 있다.
일부 실시 예들에서, 시스템 제어기 (850) 에 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 프로세스 조건들 및／또는 장치의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (850) 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비 제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들과 같은) 플라즈마 조건들 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴의 센서들로부터 시스템 제어기 (850) 의 아날로그 및／또는 디지털 입력 연결부들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (800) 의 아날로그 및 디지털 출력 연결부들 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, 압력 센서들 (예컨대 압력계들), 열전대들 (thermocouples), 등을 포함한다. 적절히 프로그래밍된 피드백 및 제어 알고리즘은 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.
시스템 제어기 (850) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도 등과 같은 다양한 프로세스 파라미터들을 제어할 수 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따라 필름 스택들의 인-시츄 증착을 동작하도록 파라미터들을 제어할 수 있다.
시스템 제어기 (850) 는 통상적으로 상기 장치가 개시된 실시예에 따른 방법을 수행하게 상기 인스트럭션들을 실행하도록 구성된 하나 이상의 메모리 장치들 및 하나 이상의 프로세서들을 포함할 것이다. 개시된 실시예에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 컴퓨터-판독 가능 매체는 시스템 제어기(850) 에 결합될 수도 있다.
일부 구현 예들에서, 시스템 제어기 (850) 는 상기 기술된 예들의 일부일 수 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들, 및／또는 특정한 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전에, 프로세싱 동안 및 프로세싱 후 그들의 동작을 제어하기 위해 전자 장치와 통합될 수도 있다. 전자 장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 서브 부품들을 제어할 수 있는 "제어기"로 지칭될 수도 있다. 시스템 제어기(850) 는 시스템의 프로세싱 요건들 및／또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및／또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및／또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 시스템 제어기(850) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및／또는 소프트웨어를 갖는 전자장치를 지칭한다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및／또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기(850) 로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 실리콘 이산화물, 표면들, 회로들, 및／또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기(850) 는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기(850) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및／또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기(850) 는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 수행될 프로세스의 타입 및 시스템 제어기 (850) 가 인터페이싱하거나 제어하도록 구성된 툴의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 시스템 제어기 (850) 는 예를 들어, 함께 네트워킹되고 공통 목적, 예컨대 본 명세서에 기술된 프로세스들 및 제어들을 향해 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 결합하는 (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치된 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALD 챔버 또는 모듈, ALC (atomic layer clean) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및／또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기(850) 는, 반도체 제작 공장 내의 툴 위치들 및／또는 로드 포트들 로부터 그리고 툴 위치들 및／또는 로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
본 명세서에 개시된 방법들을 수행하기 위한 적절한 장치는, 2011년 4월 11일 출원된, 명칭"PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"의 미국 특허 출원 제13／084,399호 (현재 미국 특허 제8,728,956호) 및 2011년 4월 11일 출원된, 명칭 "SILICON NITRIDE FILMS AND METHODS"의 미국 특허 출원 제13／084,305호에서 더 논의되고 기술되며, 이들 각각은 전체가 본 명세서에 인용된다. 　
상기 기술된 장치／프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그런 것은 아니지만, 이러한 툴들／프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래피 패터닝은 통상적으로 다음의 단계들 중 일부 또는 전부를 포함하고, 단계 각각은 다수의 가능한 툴들을 사용하여 인에이블된다: (1) 스핀-온 또는 스프레이-온 툴을 사용하여, 워크 피스, 즉, 기판 상에 포토 레지스트의 도포; (2) 핫 플레이트 또는 퍼니스 또는 UV 경화 툴을 사용한 포토 레지스트의 경화; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시 광선 또는 UV 광 또는 x- 선 광에 포토 레지스트를 노출시키는 단계; (4) 레지스트를 선택적으로 제거하고 따라서 습식 벤치와 같은 툴을 사용하여 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조된 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트리퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계를 포함한다.
결론
전술한 실시예들이 이해의 명료성을 위해 일부 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 유의해야한다. 따라서, 본 실시 예들은 예시적인 것이고 제한적인 것이 아닌 것으로 간주되어야 하고, 실시 예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (21)

  1. 기판을 프로세싱하는 방법에 있어서,
    에칭될 기판 층 상에 배치된 패터닝된 EUV 레지스트를 포함하는 기판을 프로세스 챔버에 제공하는 단계로서, 상기 패터닝된 EUV 레지스트는 제 1 응력 레벨을 갖는, 상기 기판 제공 단계; 및
    컨포멀한 (conformal) 박막의 증착으로부터 발생하는 상기 패터닝된 EUV 레지스트의 제 3 응력 레벨이 상기 제 1 응력 레벨보다 덜 압축성이도록, 상기 패터닝된 EUV 레지스트 상에 상기 제 1 응력 레벨보다 덜 압축성인 제 2 응력 레벨을 갖는 상기 컨포멀한 박막을 증착하는 단계를 포함하는, 기판 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 기판은 부분적으로 제조된 반도체 디바이스를 포함하는 반도체 웨이퍼인, 기판 프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 컨포멀한 박막은 2 ㎚ 이하의 두께를 갖는, 기판 프로세싱 방법.
  4. 제 1 항에 있어서,
    상기 컨포멀한 박막은 약 1 ㎚의 두께를 갖는, 기판 프로세싱 방법.
  5. 제 1 항에 있어서,
    상기 컨포멀한 박막의 상기 제 2 응력 레벨은 인장성인, 기판 프로세싱 방법.
  6. 제 1 항에 있어서,
    상기 컨포멀한 박막의 상기 제 2 응력 레벨은 압축성인, 기판 프로세싱 방법.
  7. 제 1 항에 있어서,
    상기 패터닝된 EUV 레지스트는 상기 증착 후 감소되는 라인 거칠기 (line roughness) 를 특징으로 하는, 기판 프로세싱 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 라인 거칠기는 라인 에지 거칠기 (line edge roughness; LER) 및 라인 폭 거칠기 (ine width roughness; LWR) 중 하나 이상을 포함하는, 기판 프로세싱 방법.
  9. 제 8 항에 있어서,
    상기 라인 거칠기는 저 주파수 라인 거칠기인, 기판 프로세싱 방법.
  10. 제 9 항에 있어서,
    상기 저 주파수 라인 거칠기는 0.05 ㎚-1 미만의 공간 주파수를 갖는, 기판 프로세싱 방법.
  11. 제 8 항에 있어서,
    상기 라인 거칠기는 고 주파수 라인 거칠기인, 기판 프로세싱 방법.
  12. 제 11 항에 있어서,
    상기 고 주파수 라인 거칠기는 0.05 ㎚-1보다 큰 공간 주파수를 갖는, 기판 프로세싱 방법.
  13. 제 8 항에 있어서,
    상기 라인 에지 거칠기는 약 0.1 내지 1 ㎚4 (PSD) 의 진폭만큼 감소하는, 기판 프로세싱 방법.
  14. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 컨포멀한 박막은 Si-기반 유전체를 포함하는, 기판 프로세싱 방법.
  15. 제 14 항에 있어서,
    상기 유전체는 SiO2인, 기판 프로세싱 방법.
  16. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 컨포멀한 박막은 ALD에 의해 증착되는, 기판 프로세싱 방법.
  17. 제 16 항에 있어서,
    상기 ALD는 플라즈마 강화 ALD를 포함하고, 사이클은 10 W 내지 2500 W의 전력 및 25 ％ 내지 50 ％의 듀티 사이클로 산소 플라즈마를 흘리는 것을 포함하는, 기판 프로세싱 방법.
  18. 제 17 항에 있어서,
    상기 EUV 레지스트는 CAR (chemically amplified resist), 유기-금속, 또는 유기 금속 옥사이드를 포함하는, 기판 프로세싱 방법.
  19. 제 18 항에 있어서,
    상기 유기-금속 옥사이드는 유기-주석 옥사이드인, 기판 프로세싱 방법.
  20. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 컨포멀한 박막의 증착 후에 상기 프로세스 챔버 내에서 상기 기판 층을 에칭하는 단계를 더 포함하는, 기판 프로세싱 방법.
  21. 기판들을 프로세싱하기 위한 장치에 있어서,
    기판 지지부를 각각 포함하는, 하나 이상의 프로세스 챔버들;
    상기 프로세스 챔버들 내로의 하나 이상의 가스 유입구들 (gas inlets) 및 연관된 플로우 제어 (flow-control) 하드웨어;
    하나 이상의 기판 핸들러들; 및
    적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고,
    상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신 가능하게 연결되고,
    상기 적어도 하나의 프로세서는 적어도 상기 하나 이상의 기판 핸들러들 및 상기 플로우 제어 하드웨어와 동작 가능하게 연결되고, 그리고
    상기 메모리는,
    에칭될 기판 층 상에 배치된 패터닝된 EUV 레지스트를 포함하는 기판을 프로세스 챔버에 제공하고-패터닝된 EUV 레지스트는 제 1 응력 레벨을 가짐-, 그리고
    컨포멀한 박막의 증착으로부터 발생하는 상기 패터닝된 EUV 레지스트의 제 3 응력 레벨이 상기 제 1 응력 레벨보다 덜 압축성이도록, 상기 패터닝된 EUV 레지스트 상에 상기 제 1 응력 레벨보다 덜 압축성인 제 2 응력 레벨을 갖는 상기 컨포멀한 박막을 증착하기 위해 적어도 상기 하나 이상의 기판 핸들러들 및 상기 플로우 제어 하드웨어를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장하는, 기판 프로세싱 장치.
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