JP2021512504A - マルチプルパターンニング処理での原子層堆積を使用するスペーサプロファイル制御 - Google Patents

マルチプルパターンニング処理での原子層堆積を使用するスペーサプロファイル制御 Download PDF

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Abstract

マルチプルパターンニング処理で原子層堆積(ALD)を使用してスペーサプロファイルを制御するための方法および装置について本明細書で記述する。基板のパターン形成されたコア材料およびターゲット層の全面にわたりマルチプルパターンニング方式で酸化ケイ素スペーサを堆積させる。酸化時間、プラズマ電力、および基板温度を含む第1の酸化条件の下で複数のALDサイクルにより第1の厚さの酸化ケイ素スペーサを堆積させる。第2の酸化条件の下で複数のALDサイクルにより第2の厚さの酸化ケイ素スペーサを堆積させ、第2の酸化条件は1つまたは複数のパラメータだけ第1の酸化条件と異なる。パターン形成されたコア材料をエッチングした後、得られる酸化ケイ素スペーサのプロファイルは、第1の酸化条件および第2の酸化条件に少なくとも一部は依存する。【選択図】図7D

Description

(関連出願の相互参照)
本出願は、事実上全体が参照により本明細書に組み入れられる、2018年1月26日に提出された、「SPACER PROFILE CONTROL USING ATOMIC LAYER DEPOSITION IN A MULTIPLE PATTERNING PROCESS(マルチプルパターンニング処理での原子層堆積を使用するスペーサプロファイル制御)」と題する米国特許出願公開第15/881,506号明細書の優先権の利益を主張する。
本開示は、一般に半導体素子製造でのマルチプルパターンニング処理に関し、より詳細にはマルチプルパターンニング処理での原子層堆積を使用するスペーサおよびマスクのプロファイル制御に関する。
先進的集積回路の製作は、半導体の大量生産で小さな特徴のパターン形成を伴うことが多い。マルチプルパターンニング技法は、193nm液浸リソグラフィなどのリソグラフィ技法に基づき特徴サイズのスケール変更を可能にしてよい。自己整列2重パターン形成は、マルチプルパターンニング技法のある例である。
本開示は、複数のスペーサの傾きを制御するための方法に関係する。方法は、プラズマチャンバ内で、パターン形成されたコア材料およびパターン形成されたコア材料の下にあるターゲット層を含む基板上に原子層堆積(atomic layer deposition、ALD)により第1の厚さの酸化ケイ素スペーサ層を堆積させるステップと、プラズマチャンバ内で、基板上にALDにより第2の厚さの酸化ケイ素スペーサ層を堆積させるステップとを含む。ALDにより第1の厚さの酸化ケイ素スペーサ層を堆積させるステップは、第1の照射量のシリコン含有前駆物質に基板を暴露するステップ、および第1の酸化条件の下で酸化剤のプラズマに基板を暴露するステップを含む。ALDにより第2の厚さの酸化ケイ素スペーサ層を堆積させるステップは、第2の照射量のシリコン含有前駆物質に基板を暴露するステップ、および第2の酸化条件の下で酸化剤のプラズマに基板を暴露するステップを含み、第2の酸化条件は、第1の酸化条件と異なる。方法は、プラズマチャンバ内で、パターン形成されたコア材料をエッチングして、酸化ケイ素スペーサ層からターゲット層用のマスクの役割を果たす複数のスペーサを形成するステップをさらに含む。
いくつかの実装形態では、第2の酸化条件は、(1)酸化時間、(2)無線周波数(radio−frequency、RF)電力、および(3)基板温度のうちの1つまたは複数だけ第1の酸化条件と異なる。いくつかの実装形態では、第2の酸化条件は、第2の酸化時間および第2のRF電力を含み、第1の酸化条件は、第1の酸化時間および第1のRF電力を含み、第2の酸化時間は、第1の酸化時間よりも長く、第2のRF電力は、第1のRF電力よりも大きい。いくつかの実装形態では、第2の酸化条件は、第2の酸化時間および第2のRF電力を含み、第1の酸化条件は、第1の酸化時間および第1のRF電力を含み、第2の酸化時間は、第1の酸化時間よりも短く、第2のRF電力は、第1のRF電力よりも小さい。いくつかの実装形態では、第2の酸化条件は、第2の基板温度を含み、第1の酸化条件は、第1の基板温度を含み、第2の基板温度は、第1の基板温度と異なる。方法は、基板支持物の温度を第1の基板温度から第2の基板温度へ傾斜させるステップをさらに含んでよい。いくつかの実装形態では、第1の厚さの酸化ケイ素スペーサ層を堆積させるステップの動作、第2の厚さの酸化ケイ素スペーサ層を堆積させるステップの動作、およびパターン形成されたコア材料をエッチングするステップの動作は、動作の間に真空破壊を導入することなくプラズマチャンバ内で行われる。いくつかの実装形態では、プラズマチャンバ内の圧力は、約1mTorr(133.322mPa)〜約100mTorr(13332.2mPa)の間である。いくつかの実装形態では、第1の厚さの酸化ケイ素スペーサ層を堆積させるステップは、(i)第1の照射量のシリコン含有前駆物質に基板を暴露するステップ、および(ii)第1の酸化条件の下で酸化剤のプラズマに基板を暴露するステップからなるX回のサイクルを適用するステップを含み、第2の厚さの酸化ケイ素スペーサ層を堆積させるステップは、(iii)第2の照射量のケイ素含有前駆物質に基板を暴露するステップ、および(iv)第2の酸化条件の下で酸化剤のプラズマに基板を暴露するステップからなるY回のサイクルを適用するステップを含み、XおよびYは、互いに異なる整数値である。第1の酸化条件は、第1の酸化時間を含んでよく、第2の酸化条件は、第2の酸化時間を含んでよく、第1の酸化時間は、X回のサイクルにわたり徐々に変化し、第2の酸化時間は、Y回のサイクルにわたり徐々に変化する。いくつかの実装形態では、第1の酸化条件は、第1のRF電力を含んでよく、第2の酸化条件は、第2のRF電力を含んでよく、第1のRF電力は、X回のサイクルにわたり徐々に変化し、第2のRF電力は、Y回のサイクルにわたり徐々に変化する。いくつかの実装形態では、複数のスペーサの各々の上側部分は、第1の酸化条件および第2の酸化条件に少なくとも一部は依存する傾きを有する。
本開示はまた、複数の酸化ケイ素スペーサの傾きを制御するための装置に関係する。装置は、プラズマチャンバと、プラズマチャンバにRF電力を与えるように構成された、プラズマチャンバに連結されたRF電源と、パターン形成されたコア材料およびパターン形成されたコア材料の下にあるターゲット層を含む基板をプラズマチャンバ内で支持するための基板支持物と、コントローラとを含む。コントローラは、(i)プラズマチャンバ内で、基板上に原子層堆積(ALD)により第1の厚さの酸化ケイ素スペーサ層を堆積させる動作であって、ALDにより第1の厚さの酸化ケイ素スペーサ層を堆積させるステップは、第1の照射量のケイ素含有前駆物質に基板を暴露するステップ、および第1の酸化条件の下で酸化剤のプラズマに基板を暴露するステップを含む動作と、(ii)プラズマチャンバ内で、第1の厚さの酸化ケイ素スペーサ層上にALDにより第2の厚さの酸化ケイ素スペーサ層を堆積させる動作であって、ALDにより第2の厚さの酸化ケイ素スペーサ層を堆積させるステップは、第2の照射量のケイ素含有前駆物質に基板を暴露するステップ、および第2の酸化条件の下で酸化剤のプラズマに基板を暴露するステップを含み、第2の酸化条件は、第1の酸化条件と異なる動作と、(iii)プラズマチャンバ内で、パターン形成されたコア材料をエッチングして、酸化ケイ素スペーサ層からターゲット層用のマスクの役割を果たす複数の酸化ケイ素スペーサを形成する動作とを遂行するための命令を提供するように構成される。
いくつかの実装形態では、第2の酸化条件は、(1)酸化時間、(2)無線周波数(RF)電力、および(3)基板温度のうちの1つまたは複数だけ第1の酸化条件と異なる。いくつかの実装形態では、複数の酸化ケイ素スペーサの各々の上側部分は、第1の酸化条件および第2の酸化条件に少なくとも一部は依存する傾きを有する。
これらおよび他の様態について、図面を参照して以下でさらに記述する。
いくつかの実装形態による、エッチングおよびALDの動作を遂行するための例示する処理装置の概略図である。
いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。 いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。 いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。 いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。 いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。 いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。 いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。 いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。 いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。
酸化ケイ素膜を堆積させるときの、複数のALDサイクルに関する例示するタイミングシーケンス図を示す。
いくつかの実装形態による、第1の酸化条件の下で酸化ケイ素膜を堆積させるときの、単一ALDサイクルに関する例示するタイミングシーケンス図を示す。
いくつかの実装形態による、第2の酸化条件の下で酸化ケイ素膜を堆積させるときの、単一ALDサイクルに関する例示するタイミングシーケンス図を示す。
いくつかの実装形態による、ALDおよびエッチングにより複数の酸化ケイ素スペーサを形成するための例示する方法の流れ図を示す。
いくつかの実装形態による、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。
いくつかの実装形態による、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。
いくつかの実装形態による、垂直のプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、垂直のプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、垂直のプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。 いくつかの実装形態による、垂直のプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな局面の略図である。
いくつかの実装形態による、マルチプルパターンニング方式で複数の酸化ケイ素スペーサを形成するための方法のさまざまな動作を描く処理の流れ図を示す。
無定形炭素コアを除去した後の、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサの画像を示す。
無定形炭素コアを除去した後の、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサの画像を示す。
スピンオン炭素コア(spin−on carbon core)を除去した後の、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサの画像を示す。
スピンオン炭素コアを除去した後の、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサの画像を示す。
はじめに
以下の記述では、提示する実施形態を十分に理解することができるようにするために、数多くの具体的な詳細について示す。開示する実施形態は、これらの具体的な詳細の一部またはすべてなしに実施されてよい。他の実例では、開示する実施形態を不必要に不明瞭にしないために、周知の処理動作について詳細に記述しなかった。開示する実施形態について具体的実施形態と関連づけて記述するが、その一方で、開示する実施形態に限定することを意図するものではないことを理解されよう。
本開示では、「半導体ウエハ」、「ウエハ」、「基板」、「ウエハ基板」、および「部分的に製作された集積回路」という用語を交換可能に使用する。当業者は、「部分的に製作された集積回路」という用語が、その上で集積回路を製作する多くの局面のいずれかの間にあるシリコンウエハを指す可能性があることを理解されよう。半導体素子業界で使用するウエハまたは基板は、典型的には200mm、または300mm、または450mmの直径を有する。以下の詳細な記述は、本開示がウエハ上で実装されると仮定する。しかしながら、本開示は、そのように限定されるわけではない。加工物は、さまざまな形状、サイズ、および材料からなってよい。半導体ウエハに加えて、本開示を利用してよい他の加工物は、プリント回路基板などのようなさまざまな物品を含む。
一体型エッチング/ALD処理装置
特徴サイズが縮小し、ピッチがより小さくなり、相補型金属酸化膜半導体(complementary metal−oxide −semiconductor、CMOS)技術がより小さなノードにスケール変更するにつれて、薄く等角な堆積技術は、重要性を増し続ける。原子層堆積(ALD)が等角な薄膜を堆積させるのに最適な膜形成技法であるのは、ALDが、膜形成化学反応自体の前に基板表面の上に吸収されてよい(すなわち、吸収制限層を形成する)1つまたは複数の前駆物質反応物の量により厚さが制限される、材料の単一薄層を堆積させるという事実に起因する。ALDにより形成される各層は薄く、等角であり、得られる膜は、下にある素子構造物および特徴の形状に事実上一致する。
従来、ALDおよびエッチングの処理は、別個のツールまたはプラットフォームで遂行される。たとえば、ALDチャンバは、エッチング処理を行わず、エッチングチャンバは、ALD処理を行わない。堆積処理を行うプラズマ・エッチング・チャンバは、プラズマ誘起堆積処理を使用して、アスペクト比に依存する非等角な膜を形成する。
図1は、いくつかの実装形態による、エッチングおよびALDの動作を遂行するための例示する処理装置の概略図である。処理装置100は、誘導結合プラズマ処理装置であってよい。処理装置100は、プラズマ・エッチング・チャンバなどのプラズマチャンバ132を含む。いくつかの実装形態では、カリフォルニア州フリーモントのLam Research Corporation(ラムリサーチ)により製造されたKiyo(登録商標)反応器は、プラズマ・エッチング・チャンバとして使用してよい適切な反応器の例である。
エッチングおよびALDの動作を遂行するための処理装置100に関する詳細は、事実上全体が参照により本明細書に組み入れられる、Zhou et al.による2017年8月4日に提出された、「INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCH CHAMBER AND IN−SITU ETCH−ALP METHOD(一体化されたTCPエッチングチャン内原子層不動態化およびインサイチュエッチング−ALP法)」と題する米国特許出願第15/669,871号明細書に記述されている。
プラズマチャンバ132は、チャンバ壁114および窓106により画定されてよいチャンバ全体構造を含んでよい。石英または他の誘電体材料から窓106を製作してよい。いくつかの実装形態では、プラズマチャンバ132は、プラズマチャンバ132内部に配置された基板支持物116を含む。いくつかの実装形態では、基板支持物116は、堆積/エッチング処理が遂行される基板112を支持するための静電チャックである。静電チャックは、基板112のチャッキングおよびデチャッキング用の静電電極を含む。この目的のためにフィルタおよびDCクランプ電源(図示せず)を提供してよい。さらにまた、基板支持物116から離して基板112を持ち上げるための他の制御システムを提供してよい。基板支持物116は、基板112を受け入れて保持するように構成される。
いくつかの実装形態では、基板支持物116は、基板112を加熱するためのヒータ(図示せず)を含んでよい。基板支持物116は、約−20℃〜約150℃などの高温で動作してよい。温度は、処理動作および特有のレシピに依存する。いくつかの実装形態では、プラズマチャンバ132はまた、約1mTorr(133.322mPa)〜約1Torr(133.322Pa)の間の圧力などの一定の圧力で動作してよい。
いくつかの実装形態では、処理装置100は、基板支持物116にバイアスをかける/基板支持物116を帯電させるため使用してよい無線周波数(RF)電源120を含んでよい。RF電源120は、1つまたは複数のRF発生器により画定されてよい。複数のRF発生器を提供する場合、異なる周波数を使用して、さまざまな調整特性を実現してよい。バイアス整合回路118は、RF電源120と基板支持物116の間に連結される。このようにして、RF電源120は、基板支持物116に接続される。
コイル134を窓106の上方に位置決めする。コイル134は、導電性材料から製作されてよく、少なくとも完全な1巻きを含む。図1に示すコイル134は、少なくとも3巻きを含む。RF電源121は、コイル134にRF電力を供給するように構成される。整合回路102は、RF電源121とコイル134の間に連結される。このようにして、RF電源121は、コイル134に接続される。いくつかの実装形態では、任意選択のファラデー遮蔽(図示せず)をコイル134と窓106の間に位置決めする。ファラデー遮蔽は、コイル134に対して空間的に離した関係で維持されてよい。ファラデー遮蔽は、窓106の真上に配置されてよい。ファラデー遮蔽は、金属または他の種がプラズマチャンバ132の誘電体窓106上に堆積するのを防止してよい。
RF電源121からコイル134にRF電力を供給して、コイル134を通してRF電流が流れるようにする。コイル134を通して流れるRF電流は、コイル134の周りに電磁場を発生させてよい。電磁場は、プラズマチャンバ132内部で、プラズマチャンバ132内に存在する1つまたは複数のガスに作用して、プラズマを作り出す誘導電流を発生させる。プラズマから得られるさまざまなイオンおよび/またはラジカルは、基板112と相互作用して、堆積またはエッチングの動作を遂行してよい。
いくつかの実装形態では、処理装置100は、プラズマチャンバ132を上側部分および下側部分に分割するために使用してよいプラズマグリッド(図示せず)を任意選択で含む。プラズマグリッドを使用して、プラズマチャンバ132の下側部分の中に入る熱い電極の量を制限してよい。いくつかの実装形態では、処理装置100は、プラズマチャンバ132の下側部分に存在するプラズマがイオン−イオンプラズマであり、かつプラズマチャンバ132の上側部分に存在するプラズマが電子−イオンプラズマであるように動作するように設計される。
処理ガスは、プラズマチャンバ132の最上部から第1のガスインジェクタ104を通して、および/またはプラズマチャンバ132の側面から第2のガスインジェクタ110を通して、プラズマチャンバ132の中に導入されてよい。処理ガスは、処理装置100の上流にある個体供給源気化器(図示せず)内で気化させてよい気化した液体前駆物質または気化した固体前駆物質を含んでよい。第1のガスインジェクタ104および/または第2のガスインジェクタ110を通して、1つまたは複数の反応物ガスを供給してよい。いくつかの実装形態では、ガスインジェクタ104、110をシャワーヘッドと置換してよい。さまざまなタイプの動作用プラズマチャンバ132に異なるガスを供給するために追加の、または他のガス供給を提供してよいことが理解されよう。
プラズマチャンバ132の中に1つまたは複数のガスを注入するさまざまな手段は、処理ガス、気化した液体前駆物質、および/または気化した固体前駆物質がさまざまな場所からプラズマチャンバ132の中に提供されてよいことを示す。いくつかの実装形態では、第1のガスインジェクタ104だけを使用する。いくつかの実装形態では、第2のガスインジェクタ110だけを使用する。いくつかの他の実装形態では、第1のガスインジェクタ104と第2のガスインジェクタ110の両方を使用する。いくつかの実装形態では、多岐管122は、異なるガス管の各々にどのガスを供給するかを制御する。多岐管122は、異なるガス管のいずれからも任意のタイプのガス(反応物、キャリア、前駆物質など)を提供できるようにする。いくつかの実装形態では、キャリアガスは、酸素(O2)、窒素(N2)、アルゴン(Ar)、およびヘリウム(He)などのガスを含むことができる。ガスは、混合することなくプラズマチャンバ132の中に導入されてよい、またはプラズマチャンバ132の中に導入する前に他のガスと混合されてよい。
配送システム128内のそれぞれの配送システムからの出力を選択する、切り替える、および/または混合するために多岐管122を使用してよい。配送システム128は、いくつかの実装形態では、エッチングガス配送システム127および液体配送システム129を含んでよい。エッチングガス配送システム127は、エッチング液ガスを出力するように構成されてよい。エッチング液ガスの例は、塩素(Cl2)、臭化水素(HBr)、および六フッ化硫黄(SF6)を含むが、それらに限定されない。液体配送システム129は、蒸気の形態で配送される気化した液体前駆物質をALD処理で提供するように構成されてよい。気化した液体前駆物質は、プラズマチャンバ132の中に導入されてよく、基板112の表面上で吸収されてよい。吸収された前駆物質は、プラズマを使用して、吸収制限量の膜を形成するように変換されてよい。例示する液体前駆物質は、式CxyzaSibの形式の化学組成を有してよい。
真空ポンプ130をプラズマチャンバ132に接続して、真空ポンプ130を使用して、プラズマチャンバ132から処理ガスを外に抜き取って、プラズマチャンバ132内部で一定の圧力を維持してよい。排出ポンプ124と真空ポンプ130の間に弁126を配置して、プラズマチャンバ132に適用される真空吸引の量を制御してよい。いくつかの実装形態では、真空ポンプ130は、1段または2段の機械式ドライポンプおよび/またはターボ分子ポンプとすることができる。いくつかの実装形態では、毎回ALD処理が完了した後に真空ポンプ130を活動化して、プラズマチャンバ132をパージしてよい。
クリーンルームまたは製作施設に据え付けるとき、処理装置100を施設(図示せず)に連結してよい。施設は、処理ガス、真空、温度制御、および環境粒子制御を提供する配管を含む。これらの施設は、対象となる製作施設に据え付けられたとき、処理装置100に連結されてよい。追加で、処理装置100は、ロボット工学が自動制御機械を使用してプラズマチャンバ132の中に、およびプラズマチャンバ132から外に、基板を移送できるようにする移送チャンバに連結されてよい。
いくつかの実施形態では、システムコントローラ108(1つまたは複数の物理コントローラまたは論理コントローラを含んでよい)は、処理装置100の動作の一部またはすべてを制御する。システムコントローラ108は、1つまたは複数の記憶素子、および1つまたは複数のプロセッサを含んでよい。プロセッサは、中央処理装置(central processing unit、CPU)またはコンピュータ、アナログおよび/またはデジタルの入力/出力接続、ステップモータ・コントローラ・ボード、ならびに他の類似する構成要素を含んでよい。該当する制御動作を実装するための命令は、プロセッサ上で実行される。これらの命令は、システムコントローラ108に関連する記憶素子上に記憶されてよく、ネットワークを介して提供されてよい。ある種の実装形態では、システムコントローラ108は、システム制御ソフトウェアを実行する。
システムコントローラソフトウェアは、以下のチャンバ動作条件、すなわち、ガスの混合物および/または組成、チャンバ圧力、チャンバ温度、ウエハ/ウエハ支持物の温度、基板に加えるバイアス(さまざまな実装形態では、ゼロであってよい)、コイルまたは他のプラズマ発生構成要素に加える周波数および電力、基板の位置、基板の移動速度、ならびにツールが遂行する特定の処理の他のパラメータのうちの任意の1つまたは複数の適用タイミングおよび/または大きさを制御するための命令を含んでよい。システム制御ソフトウェアは、任意の適切な方法で構成されてよい。たとえば、さまざまな1つまたは複数の処理を行うために必要な処理ツール構成要素の動作を制御するために、さまざまな処理ツール構成要素のサブルーチンまたは制御オブジェクトを書いてよい。システム制御ソフトウェアは、任意の適切なコンピュータ可読プログラミング言語で符号化されてよい。
いくつかの実装形態では、システム制御ソフトウェアは、上記で記述したさまざまなパラメータを制御するために入力/出力制御(input/output control、IOC)順序付け命令を含む。たとえば、半導体製作処理の各段階は、システムコントローラ108により実行するための1つまたは複数の命令を含んでよい。ある段階に関する処理条件を設定するための命令は、たとえば対応するレシピ段階に含まれてよい。いくつかの実装形態では、レシピ段階は、連続的に配列されてよく、その結果、ドーピング処理でのステップは、その処理段階に関して一定の順序で実行される。たとえば、レシピは、エッチング動作を遂行して、エッチング動作の各々の間に遂行する1つまたは複数のサイクルのALD処理を含むように構成されてよい。
いくつかの実装形態では、コントローラ108は、(i)プラズマチャンバ132内で、パターン形成されたコア材料およびコア材料の下にあるターゲット層を含む基板112上にALDにより第1の厚さの酸化ケイ素スペーサ層を堆積させる動作であって、第1の厚さを堆積させるステップは、第1の照射量のケイ素含有前駆物質に基板112を暴露するステップ、および第1の酸化条件の下で酸化剤のプラズマに基板112を暴露するステップを含む動作と、(ii)プラズマチャンバ132内で、基板112の上にALDにより第2の厚さの酸化ケイ素スペーサ層を堆積させる動作であって、第2の厚さを堆積させるステップは、第2の照射量のケイ素含有前駆物質に基板112を暴露するステップ、および第2の酸化条件の下で酸化剤のプラズマに基板112を暴露するステップを含み、第2の酸化条件は、第1の酸化条件と異なる動作と、(iii)プラズマチャンバ132内で、パターン形成されたコア材料をエッチングして、酸化ケイ素スペーサ層からターゲット層用のマスクの役割を果たす複数の酸化ケイ素スペーサを形成する動作のうちの1つまたは複数を遂行するための命令を用いて構成される。いくつかの実装形態では、第2の酸化条件は、(1)酸化時間、(2)RF電力、および(3)基板温度のうちの1つまたは複数だけ第1の酸化条件と異なる。いくつかの実装形態では、複数の酸化ケイ素スペーサの各々の上側部分は、第1の酸化条件および第2の酸化条件に少なくとも一部は依存する傾きを有する。いくつかの実装形態では、システムコントローラ108は、第1の酸化条件から第2の酸化条件へ酸化時間、RF電力、または基板温度のうちの少なくとも1つを、時間をかけて傾斜させるための命令を用いて構成される。
いくつかの実施形態では、他のコンピュータソフトウェアおよび/またはプログラムを採用してよい。この目的のためのプログラムまたはプログラムのセクションの例は、基板位置決めプログラム、処理ガス組成制御プログラム、圧力制御プロフラム、ヒータ制御プログラム、およびRF電源制御プログラムを含む。
いくつかの事例では、システムコントローラ108は、ガス濃度、基板の動き、ならびに/またはコイル134および/もしくは基板支持物116に供給する電力を制御する。システムコントローラ108は、たとえば1つまたは複数の適正濃度で1つまたは複数の必要な反応物を提供する1つまたは複数の注入ガス流を作り出す、関連する弁を開閉することによりガス濃度を制御してよい。基板の動きは、たとえば基板位置決めシステムに指示して、望み通りに動かすことにより制御されてよい。コイル134および/または基板支持物116に供給する電力は、特定のRF電力レベルを提供するように制御されてよい。グリッドを使用する場合、システムコントローラ108によりRF電力を調節して、プラズマチャンバ132の上側部分に電子−イオンプラズマを、プラズマチャンバ132の下側部分にイオン−イオンプラズマを生み出してよい。さらに、システムコントローラ108は、プラズマチャンバ132の下側部分に電子−イオンプラズマが形成されないような条件の下で基板支持物116に電力を供給するように構成されてよい。
システムコントローラ108は、センサ出力に基づき(たとえば、電力、電位、圧力などが一定のしきい値に到達したとき)、動作の(たとえば、処理の一定のタイミングで弁を開く)タイミングに基づき、またはユーザから受信した命令に基づき、これらまたは他の様態を制御してよい。
いくつかの実装形態では、システムコントローラ108は、上述の例の一部であってよいシステムの一部である。そのようなシステムは、1つもしくは複数の処理ツール、1つもしくは複数のチャンバ、処理するための1つもしくは複数のプラットフォーム、および/または特有の処理構成要素(ウエハペダル、ガス流システムなど)を含む半導体処理設備を備えることができる。これらのシステムは、半導体ウエハまたは半導体基板を処理する前、その間、およびその後に自身の動作を制御するための電子機器と一体化されてよい。電子機器は、1つまたは複数のシステムのさまざまな構成要素または下位区分を制御してよい「コントローラ」と呼ばれることがある。システムコントローラ108は、処理要件および/またはシステムのタイプに応じて、処理ガスの配送、温度設定(たとえば、加熱および/または冷却)、圧力設定、真空設定、電力設定、RF発生器設定、RF整合回路設定、周波数設定、流量設定、流体配送設定、位置および動作の設定、ツールおよび他の移送ツールの中への、およびそこから外への基板移送、ならびに/または特有のシステムに接続する、もしくはそれと連動するロードロックを含む、本明細書で開示する処理のいずれも制御するようにプログラムされてよい。
大まかに言って、システムコントローラ108は、さまざまな集積回路、論理回路、メモリ、および/または命令を受け取り、命令を発行し、動作を制御し、洗浄動作を可能にし、エンドポイント測定を可能にするなどを行うソフトウェアを有する電子回路として規定されてよい。集積回路は、プログラム命令を記憶するファームウェアの形をとるチップ、デジタル・シグナル・プロセッサ(digital signal processor、DSP)、特定用途向け集積回路(application specific integrated circuit、ASIC)として規定されるチップ、および/またはプログラム命令(たとえば、ソフトウェア)を実行する1つもしくは複数のマイクロプロセッサもしくはマイクロコントローラを含んでよい。プログラム命令は、半導体基板上での、もしくは半導体基板のための、またはシステムに対する特定の処理を行うための動作パラメータを規定するさまざまな個々の設定(またはプログラムファイル)の形でシステムコントローラ108に伝達される命令であってよい。動作パラメータは、いくつかの実施形態では、1つもしくは複数の層、材料、金属、酸化物、ケイ素、酸化ケイ素、表面、回路、および/または基板のダイを製作する間、1つまたは複数の処理ステップを達成するために処理技術者により規定されるレシピの一部であってよい。
システムコントローラ108は、いくつかの実装形態では、システムと一体化された、システムに連結された、システムに他の方法でネットワーク化された、またはそれらを組み合わせたコンピュータの一部であってよい、またはそのコンピュータに連結されてよい。たとえば、コントローラ108は、「クラウド」の中にあってよい、または半導体工場のホスト・コンピュータ・システムのすべて、もしくは一部であってよく、これにより、基板処理の遠隔アクセスを可能にすることができる。コンピュータは、製作動作の現在の進展を監視し、過去の製作動作の履歴を調べ、複数の製作動作から傾向または性能指標を調べるためにシステムへの遠隔アクセスを可能にして、現在の処理のパラメータを変更して、現在の処理に続く処理ステップを設定してよい、または新しい処理を開始してよい。いくつかの例では、遠隔コンピュータ(たとえば、サーバ)は、ローカルネットワークまたはインターネットを含んでよいネットワークを介してシステムに処理レシピを提供することができる。遠隔コンピュータは、パラメータおよび/または設定の入力またはプログラミングを可能にするユーザインタフェースを含んでよく、パラメータおよび/または設定は、次いで遠隔コンピュータからシステムに伝達される。いくつかの例では、システムコントローラ108は、1つまたは複数の動作中に遂行すべき処理ステップごとにパラメータを指定するデータの形をとる命令を受け取る。パラメータは、遂行すべき処理のタイプ、およびシステムコントローラ108が連動する、または制御するように構成されたツールのタイプに特有であってよいことを理解されたい。したがって、上記で記述したように、システムコントローラ108は、本明細書で記述する処理および制御などの共通の目的に向かって一緒にネットワーク化され、作動する1つまたは複数の別個のコントローラを備えることによるなど、分散させられてよい。そのような目的のための分散システムコントローラ108のある例は、チャンバ上の処理を制御するために組み合わせる、(プラットフォームレベルで、または遠隔コンピュータの一部としてなど)遠隔に位置する1つまたは複数の集積回路と通信状態にあるチャンバ上の1つまたは複数の集積回路である。
限定することなく、例示するシステムは、プラズマ・エッチング・チャンバまたはモジュール、堆積チャンバまたはモジュール、スピン・リンス・チャンバまたはモジュール、金属メッキチャンバまたはモジュール、洗浄チャンバまたはモジュール、ベベル縁部エッチングチャンバまたはモジュール、物理蒸着法(physical vapor deposition、PVD)チャンバまたはモジュール、化学蒸着(chemical vapor deposition、CVD)チャンバまたはモジュール、原子層堆積(ALD)チャンバまたはモジュール、原子層エッチング(atomic layer etch、ALE)チャンバまたはモジュール、イオン注入チャンバまたはモジュール、トラックチャンバまたはモジュール、ならびに半導体基板の製作および/もしくは製造に関連づけられてよい、またはそれで使用されてよい、任意の他の半導体処理システムを含んでよい。
上記で指摘したように、ツールにより遂行すべき1つまたは複数の処理ステップに応じて、システムコントローラ108は、他のツール回路もしくはモジュール、他のツール構成要素、クラスタツール、他のツールインタフェース、近接したツール、隣接するツール、工場全体に位置するツール、メインコンピュータ、別のシステムコントローラ108、または半導体製造工場内のツールの場所および/またはロードポートとの間で基板の容器を運ぶ材料搬送で使用するツールのうちの1つまたは複数と通信してよい。
マルチプルパターンニング
技術の進歩は、半導体素子で、縮小する素子特徴およびより小さなピッチの需要を増大させてきた。さまざまなパターン形成技法および方法を採用して、より小さな素子特徴およびより小さなピッチを達成してきたが、一定の限界に達することが多い。たとえば、高分解能のフォトリソグラフィを使用して、より小さな特徴を印刷して、より小さな限界寸法(critical dimension、CD)を得てよいが、高分解能のフォトリソグラフィは、一定の限界(たとえば、40nm以下)を超える特徴を印刷することができないことがあるので、ピッチはその限界を超えないことがある。
一般的に言って、フォトリソグラフィを使用して達成される分解能は、波長に依存する。フォトレジストマスクは、波長に依存する光学的性質を有し、より長い波長の光に暴露されたより長い波長のフォトレジストマスクは、より大きな理論的CDを有し、より短い波長の光に暴露されたより短い波長のマスクは、より短い理論的CDを有する。しかしながら、より短い波長のフォトレジストマスクは、より長い波長のフォトレジストマスクと比較してさらに別の難題を提示することがある。たとえば、より短い波長のフォトレジストマスクは、より長い波長のフォトレジストマスクほど高い選択制を有しないことがあり、プラズマエッチング条件の下でより容易に変形することがある。小さな特徴を作り出すトリミングステップとフォトリソグラフィを任意選択で組み合わせた場合でさえ、作り出されるものは、小さなピッチを有してよいわけでは必ずしもない。
マルチプルパターンニングを使用して、その光学的限界を超えてリソグラフィ技術を拡張してきた。2重パターン形成(double patterning)および4重パターン形成(quad patterning)は、その光学的限界を超えてリソグラフィ技術を拡張するために使用される例示する技術であり、2重パターン形成は、今では約80nm未満のピッチを得るために業界で広く使用されている。たとえば、1つまたは複数の線から約100nmのピッチを作り出す場合、2重パターン形成は、線の数を増やして、ピッチを2倍に細かくして約50nmするように、1つまたは複数の線を縮小させて、スペーサを堆積させて、スペーサをエッチバックしてよい。これを「ピッチ2重化(pitch doubling)」と呼ぶことができ、増大した数の線を、後続のマスクまたはハードマスクとして使用することができる。
現在の2重パターン形成技術は、2つのマスキングステップを伴う側壁スペーサを使用して、トレンチをパターン形成することが多い。正と負の両方の2重パターン形成処理での2重パターン形成、詳細には線パターン形成の方法は、スペーサおよびマスクの使用を伴っていた。スペーサは、パターン形成されたコア上に原子層堆積(ALD)またはプラズマ強化原子層堆積(plasma enhanced atomic layer deposition、PEALD)により堆積させることができ、より小さなピッチパターンを生み出すために使用されてよい。素子が縮小し、ピッチが低下するにつれて、スペーサの傾斜、線の曲がり、およびパターン形成されたスペーサの崩壊などの問題が生じ、これらは、素子性能を低下させ、素子故障にさえつながる可能性がある。
図2A〜図2Iは、いくつかの実装形態による、例示するマルチプルパターンニング方式での基板の略図である。図2Aは、第1の層203、第1の層203の下にある第2の層205、および第2の層205の下にある第3の層207の上にリソグラフィで画定された、またはパターン形成されたコア201を有する基板を示す。いくつかの実装形態では、第1の層203はまた、第2のコア203とも呼ばれることがあり、第2の層205はまた、ターゲット層205とも呼ばれることがある。本明細書で記述するように、半導体処理に適した多層積層はまた、エッチング停止層、キャップ層、および他の下層などの他の層を含んでよいことを当業者は認識されよう。
図2Aに示すように、パターン形成されたコア201は、フォトレジストであってよい、または無定形炭素材料または無定形ケイ素材料を含んでよい。パターン形成されたコア201は、プラズマ強化化学蒸着法(plasma enhanced chemical vapor deposition、PECVD)などの任意の適切な堆積技法により第1の層203の上に堆積させられてよく、堆積技法は、堆積チャンバ内で、炭化水素前駆物質などの堆積ガスからプラズマを発生させるステップを伴ってよい。たとえば、炭化水素前駆物質は、式Cxyにより規定されてよく、式中、xは2〜10の間の整数であり、yは2〜24の間の整数である。いくつかの実装形態では、パターン形成されたコア201は、フォトレジストなどのコア材料を含んでよい。いくつかの実装形態では、パターン形成されたコア201は、スピンオン炭素、ダイヤモンド状炭素、またはギャップ充填灰化可能ハードマスクであるコア材料を含んでよい。高周波(high frequency、HF)電力および低周波(low frequency、LF)電力を含む2重無線周波数(RF)プラズマ供給源を使用してよい。
第1の層203、第2の層205、または第3の層207は、最終的にマルチプルパターンニング処理でパターン形成されるターゲット層であってよい。ターゲット層は、半導体層、誘電体層、または他の層であってよく、たとえばケイ素(Si)、酸化ケイ素(SiO2)、窒化ケイ素(Si34)、または窒化チタン(TiN)から作られてよい。ターゲット層は、ALD、PEALD、化学蒸着法(CVD)、または他の適切な堆積技法により堆積させられてよい。
図2Bでは、パターン形成されたコア201の全面にわたって第1の等角膜209が堆積させられている。第1の等角膜209は、いくつかの実装形態では、ALDまたはPEALDにより堆積させられてよい。図2Cに示すように、第1の等角膜209を特定の方向にエッチングして、第1のスペーサ219を形成してよい。第1のスペーサ219は、酸化ケイ素(SiO2)もしくは酸化チタン(TiO2)などの酸化物であってよい、または窒化ケイ素(Si34)などの窒化物であってよい。第1のスペーサ219のパターンを使用して、後続の層をパターン形成する。用語「スペーサ」は、本明細書で使用するとき、コア材料に近接するマスク材料を意味することが理解されよう。図2Dでは、パターン形成されたコア201を選択的にエッチングし、自立する第1のスペーサ219が基板上に残る。選択的除去または選択的エッチングは、本明細書で使用するとき、一方の材料を別の材料に対して選択的にエッチングすることとして規定される。たとえば、図2Dでは、パターン形成されたコア201は、第1のスペーサ219に対して選択的にエッチングされる。いくつかの実装形態では、第1の材料が第2の材料に対して選択的にエッチングされる場合、所与の継続期間、第1の材料が第2の材料よりも多くエッチングされるように第1の材料のエッチング速度は、第2の材料のエッチング速度よりも速いことが理解されよう。
第1のスペーサ219のパターンは、約50nm以下であってよい所望のピッチを有してよい。図2Eでは、第1の層203は、パターン形成された第1の層219をマスクとして使用してエッチングされ、それにより第1の層203にパターンを移して、パターン形成された第1の層213を形成する。パターン形成された第1の層213は、第1の層203をエッチングするが、パターン形成された第1のスペーサ219をエッチングしないように適した化学物質を使用してエッチングされてよい。いくつかの実装形態では、パターン形成された第1の層213は、無定形炭素層、無定形ケイ素層、またはフォトレジスト、たとえばポリ(メチルメタクリレート)またはポリ(メチルグルタイミド)(poly(methyl glutarimide)、PMGI)またはフェノールホルムアルデヒド樹脂であってよい。図2Fでは、第1のスペーサ219を選択的に除去して、パターン形成された第1の層213が残っている。一例では、フルオロカーボンに基づくプラズマを使用して第1のスペーサ219を除去してよい。パターン形成された第1の層213は、より小さなCDを伴う特徴を形成するために、より小さなCDを伴うマスクを提供してよい。しかしながら、パターン形成された第1の層213は、代わりに後続のパターン形成のための第2のコア材料を提供してよい。図2Gでは、パターン形成された第1の層213(たとえば、第2のコア材料)の全面にわたって第2の等角膜220を堆積させてよい。第2の等角膜220は、ALDまたはPEALDにより堆積させた誘電体材料であってよい。たとえば、第2の等角膜220は、酸化ケイ素であってよい。いくつかの実装形態では、第2の等角膜220は、第1の等角膜209の組成と同じ、または類似の組成を有してよい。図2Hでは、第2の等角膜220を特定の方向にエッチングして、パターン形成された第1の層213を側面に配置する第2のスペーサ221を形成する。図2Iでは、パターン形成された第1の層213を選択的に除去して、自立する第2のスペーサ221を残す。この場合、図2Dでパターン形成されたコア201をエッチングするのと同じ、またはそれに類似する化学物質を使用して、パターン形成された第1の層213をエッチングしてよい。パターン形成された第2のスペーサ221は、さらにより小さなピッチを伴う特徴を形成するために、さらにより小さなCDを伴うマスクを提供してよい。
現在の方法および技法は、スペーサ間のコア材料および/またはギャップ充填材料を除去するための複数の後続の処理ステップでの機械的変形に耐えることができるスペーサ(たとえば、第1のスペーサ219および第2のスペーサ221)を形成するのに不十分であることがある。スペーサとして代替材料を使用してよいが、酸化ケイ素(SiO2)に関する原子層堆積処理は、安価な前駆物質に起因して、高いスループットを有する安価な選択肢を提供し、原子層堆積処理は、短時間のサイクル時間を使用する。さらに、酸化ケイ素を堆積させるために使用する反応器は、一般に洗浄しやすい。しかしながら、酸化ケイ素を堆積させるための既存の方法および技法は、酸化ケイ素スペーサの傾き/プロファイルを、詳細には45nm未満のピッチで制御することができないことがある。
図2Cのスペーサ・エッチング・ステップおよび図2Dのコア材料除去の後、自立する第1のスペーサ219のプロファイルは、完全に垂直ではないことがある。自立する第1のスペーサ219は、エッチング動作後、左または右に傾斜する、曲がる、または他の方法で傾くことがある。傾いたプロファイルを用いる場合、自立する第1のスペーサ219は、第1の層203などの下層に移る傾いたプロファイルを伴うマスクの役割を果たす。これにより次には、エッチング動作後、機能層にパターン移動およびプロファイル変形をもたらす可能性がある。さらにこれにより、CDおよびCDの均一性に悪影響を与える可能性がある。同様に、図2Hのスペーサ・エッチング・ステップおよび図2Iのコア材料除去の後、自立する第2のスペーサ221のプロファイルは、完全に垂直ではないことがある。むしろ、自立する第2のスペーサ221は傾くことがあり、自立する第2のスペーサのパターンは、第2の層205などの下層に移る。これにより、第2の層205内のパターン移動およびプロファイル変形をもたらす可能性があり、この場合、第2の層205は、ターゲット層であることがある。
マルチプルパターンニング方式でスペーサプロファイルを補正することは難題であり、費用がかかることが多い。典型的には、スペーサプロファイル補正は、コア材料のプロファイルを補正することにより、および/またはスペーサ堆積中に堆積およびエッチングの動作を交互に繰り返すこと(堆積−エッチング−堆積)により行われてよい。コア材料の堆積中にコア材料の傾きを制御して、より垂直なコア材料のプロファイルを得てよい、またはその後に堆積させるスペーサで発生する固有応力を相殺するために少し負/正の傾きを得てよい。これにより、スペーサのプロファイルを補正してよい。しかしながら、コア材料の傾きの制御は、傾いたプロファイルがスペーサ内で形成されるのを十分に防止するわけではなく、スペーサ内で発生する固有応力を軽減するわけではない。さらに、スペーサ堆積中に堆積−エッチング−堆積動作を繰り返すことは、スペーサのプロファイルを補正するのに費用がかかり、多くの時間を必要とすることがあり、典型的にはスペーサエッチングおよびコア材料除去の動作後にいくらかの量の傾きが残る結果となることがある。別個のチャンバ内で堆積−エッチング−堆積を繰り返し遂行することにより処理時間、処理ステップ、および処理費用が増大することがあるだけではなく、望ましくない材料または粒子が基板と接触するようになる可能性を高める真空破壊が動作の間に導入されることがある。
原子層堆積
本明細書では、酸化ケイ素スペーサプロファイルを制御するための方法、システム、および装置を提供する。ALDまたはPEALDは、マルチプルパターンニング方式で酸化ケイ素スペーサ堆積のために使用される。ALDは、順次の自己制御的反応を使用して材料の薄層を堆積させる技法である。典型的には、ALDサイクルは、基板に少なくとも1つの反応物を配送し、吸収させ、次いで吸収された反応物を1つまたは複数の反応物と反応させて、部分的な膜の層を形成する動作を含む。CVD技法と異なり、ALD処理は、表面の自己制御的堆積反応を使用して、膜を層ごとに堆積させる。典型的なALDサイクルは、(i)基板表面の上に前駆物質材料を堆積させて、吸収させる照射ステップと、(ii)チャンバから過剰な前駆物質材料をパージして、基板表面上に自己制御的単層を残すステップと、(iii)反応物質を配送して、吸収された前駆物質材料と反応させるステップと、(iv)反応しなかった反応物材料または反応副産物をチャンバからパージするステップとを含んでよい。照射ステップは、活性部位が前駆物質材料により占有されると、追加の前駆物質材料が基板表面上にほとんど、またはまったく吸収されないように、自己制御的手法で前駆物質を吸収してよい。前駆物質材料は、同様に自己制御的手法で、または吸収を制限する手法で、前駆物質材料と反応してよい。パージステップは、チャンバから過剰な前駆物質材料、反応副産物、および/または未反応の反応物材料を除去するために任意選択で遂行されてよく、ALDサイクルを完了させる。ALDを使用して、高アスペクト比の特徴でさえ比較的高い段差被覆を伴う高度に等角な膜を提供してよい。
図3は、酸化ケイ素膜を堆積させるときの、複数のALDサイクルに関する例示するタイミングシーケンス図を示す。図3は、プラズマ、酸素含有反応物の流れ、およびケイ素含有前駆物質の流れなどのさまざまな処理パラメータに関する典型的なALD処理300の段階を示す。図3のALDサイクルの各々は、PEALDサイクルを表してよい。線は、流れがいつオンおよびオフになるか、またはプラズマがいつオンおよびオフになるかを示す。例示する処理パラメータは、前駆物質種および反応物種の流量、不活性ガス種の流量、プラズマの電力および周波数、基板温度、ならびに処理チャンバ圧力を含むが、それらに限定されない。図3の例は、ケイ素含有前駆物質および酸素プラズマを使用して酸化ケイ素膜を堆積させるためのものであり、この場合、酸素プラズマは、吸収された前駆物質層を変換して、基板上に膜を形成することができる。
所望の厚さの酸化ケイ素膜を堆積させるALD処理に、任意の適切な回数の堆積サイクルを含んでよい。図3のタイミングシーケンスは、2つの堆積サイクル310Aおよび310Bを描く。各堆積サイクル310A、310Bは、さまざまな段階を含む。たとえば、堆積サイクル310A中、基板は、照射段階357A中にケイ素含有前駆物質に暴露され、堆積サイクル310B中、基板は、照射段階357B中にケイ素含有前駆物質に暴露される。ケイ素含有前駆物質は、ケイ素含有膜を作るために使用する単一試薬または試薬の混合物であり、この場合、試薬または試薬混合物は、少なくとも1つのケイ素化合物を含有する。いくつかの実装形態では、ケイ素含有前駆物質は、たとえばシラン、ハロシラン、またはアミノシランであってよい。シランの例は、シラン(SiH4)、ジシラン(Si26)、およびオルガノシラン、たとえばメチルシラン、エチルシラン、イソプロピルシラン、t−ブチルシラン、ジメチルシラン、ジエチルシラン、ジ−t−ブチルシラン、アリルシラン、sec−ブチルシラン、テキシルシラン、イソアミルシラン、t−ブチルジシラン、ジ−t−ブチルジシランなどである。ハロシランの例は、ヨードシラン、ブロモシラン、クロロシラン、およびフルオロシランであり、この場合、特有のクロロシランは、テトラクロロシラン、トリクロロシラン、ジクロロシラン、モノクロロシラン、クロロアリルシラン、クロロメチルシラン、ジクロメチルシラン、クロロジメチルシラン、クロロエチルシラン、t−ブチルクロロシラン、ジ−t−ブチルクロロシラン、クロロイソプロピルシラン、クロロ−sec−ブチルシラン、t−ブチルジメチルクロロシラン、テキシルジメチルクロロシランなどである。アミノシランの例は、モノ−、ジ−、トリ−、およびテトラ−アミノシラン(それぞれ、H2Si(NH2)、H2Si(NH22、HSi(NH23、およびSi(NH24)だけではなく、置換モノ−、ジ−、トリ−、およびテトラ−アミノシラン、たとえば、t−ブチルアミノシラン、メチルアミノシラン、tert−ブチルシランアミン、bis(tert−ブチルアミノ)シラン(SiH2(NHC(CH332(BTBAS))、tert−ブチルシリルカルバミン酸塩、SiH(CH3)−(N(CH322、SiHCl−(N(CH322、(Si(CH32NH)3などである。アミノシランの他の例は、トリシリルアミン(N(SiH3))である。照射段階357A中および357B中、プラズマはオフになり、酸素含有反応物は基板に流されない。いくつかの実装形態では、基板は、流量および基板表面積に応じて約0.1秒〜約60秒の間、または約0.2秒〜約6秒の間の時間、ケイ素含有前駆物質に暴露されてよい。いくつかの実装形態では、キャリアガスまたは不活性ガスは、照射段階357A中および357B中に流れる。
いくつかの実装形態では、ケイ素含有前駆物質は、活性部位がケイ素含有前駆物質により占有されると、基板表面上に追加の前駆物質材料がほとんど、またはまったく吸収されないように自己制御的手法で基板表面の上に吸収される。たとえば、ケイ素含有前駆物質は、基板表面の少なくとも60%の上で吸収されてよい。ケイ素含有前駆物質が基板の表面上の活性部位上で吸収されるとき、ケイ素含有前駆物質の薄層は、表面上に形成される。さまざまな実装形態では、この層は、単層に満たず、約0.1Å〜約0.5Åの間の厚さを有してよい。CVDまたはCVDに似た処理と異なり、ケイ素含有前駆物質は、分解してケイ素層を形成しない。
堆積サイクル310Aおよび310Bのそれぞれパージ段階359Aおよび359Bでは、処理チャンバは、任意選択で、基板の表面上に吸収されなかった、気相の過剰なケイ素含有前駆物質を除去するようにパージされる。パージは、他の動作で使用するキャリアガス、または異なるガスであってよいスイープガスを伴ってよい。いくつかの実装形態では、パージは、処理チャンバを排気するステップを伴ってよい。パージ段階359A中および359B中、ケイ素含有前駆物質の流れをオフにし、プラズマはまったく点火されない。パージ段階359A中および359B中、処理チャンバに酸素含有反応物を供給しても、しなくてもよい。いくつかの実装形態では、キャリアガスを流し続けて、処理チャンバから任意の過剰なケイ素含有前駆物質をパージしてよい。いくつかの実装形態では、パージ段階359Aおよび359Bは、それぞれ処理チャンバを排気するための1つまたは複数の排気副段階を含んでよい。あるいは、いくつかの実装形態では、各パージ段階359Aおよび359Bは省略されてよいことを理解されよう。各パージ段階359Aおよび359Bは、約0秒〜約60秒の間、または約0.01秒などの任意の適切な継続期間を有してよい。いくつかの実装形態では、1つまたは複数のスイープガスの流量を増大させることにより、各パージ段階359Aおよび359Bの継続期間を低減させてよい。たとえばパージガス流量は、各パージ段階359Aおよび359Bの継続期間を修正するために、さまざまな反応物の熱力学的特性、ならびに/または処理チャンバおよび/もしくは処理チャンバ配管の幾何学的特性に従って調節されてよい。限定しない一例では、スイープ段階の継続期間は、スイープガス流量を加減することにより調節されてよい。これにより、堆積サイクル時間を低減させてよく、これにより基板スループットを改善させてよい。パージ後、少なくとも一部のケイ素含有前駆物質は、基板表面上に吸収されたままでいる。
プラズマは、それぞれ堆積サイクル310Aおよび310Bのプラズマ暴露段階361A中および361B中に点火されてよい。たとえば、プラズマ暴露段階361A中および361B中に基板を酸素プラズマに暴露してよい。「酸素プラズマ」への言及は、以下で記述する任意の酸素含有反応物のプラズマを含み、パージ酸素ガスのプラズマに限定されないことを理解されよう。酸素含有反応物およびプラズマの流れは、プラズマ暴露段階361A中および361B中に両方ともオンになる。いくつかの実装形態では、酸素含有反応物の流れは、プラズマをオンにする前にオンになってよい。ケイ素含有前駆物質の流れは、プラズマ暴露段階361A中および361B中にオフになる。いくつかの実装形態では、キャリアガスは、プラズマ暴露段階361A中および361B中に流れ続けてよい。基板は、約0.1秒〜約60秒の間、または約0.2秒〜約6秒の間の継続期間、酸素含有反応物のプラズマに暴露されてよい。いくつかの実装形態では、プラズマ暴露段階361Aおよび361Bは、基板表面上に吸収されたすべての前駆物質とプラズマが相互作用する時間を超える継続時間を有してよく、基板表面の最上部に連続した膜を形成する。
例示する酸素含有反応物または酸化物は、酸素ガス、水、二酸化炭素、一酸化炭素、亜酸化窒素、一酸化窒素、酸化硫黄、二酸化硫黄、酸素含有炭化水素、オゾン、およびそれらの組合せを含む。いくつかの実装形態では、基板は、プラズマが点火されている間、酸素含有反応物およびキャリアガスに同時に暴露される。たとえば酸素は、プラズマが点火されている間、ヘリウム、アルゴン、またはそれらの混合物と共に基板に導入される。
吸収されたケイ素含有前駆物質の層と反応するイオン、ラジカル、および他の活性種の中にプラズマエネルギーを提供して、酸素含有反応物を活性化する。たとえばプラズマは、酸素含有反応物の気相分子を直接に、または間接的に活性化して、酸素のラジカルまたはイオンを形成してよい。酸素含有反応物を活性化して、酸素プラズマが形成されると、酸素含有反応物のラジカルおよび/またはイオンは、基板の表面上で、吸収されたケイ素含有前駆物質を酸化ケイ素に変換する。
いくつかの実装形態では、プラズマは、インサイチュプラズマであり、その結果、プラズマは、処理チャンバ内で基板表面の真上に形成される。インサイチュプラズマは、約0.2ワット/cm2〜約2.1ワット/cm2の間の基板面積あたりの電力で点火されてよい。たとえば、電力は、約100ワット〜約10,000ワット、または約150ワット〜約6,000ワット、または約600ワット〜約4,000ワットの範囲に及んでよい。たとえば、容量結合プレートを使用してガスにRF場を印加することにより、ALD処理用プラズマを発生させてよい。RF場によりプレート間でガスをイオン化することによりプラズマを点火し、プラズマ放出領域内に自由電子を生み出す。これらの電子は、RF場により加速され、気相反応物分子と衝突してよい。これらの電子が反応物電子と衝突することにより、堆積処理および変換処理に関与するラジカル種を形成してよい。RF場は、任意の適切な電極を介して連結されてよいことが理解されよう。さまざまな実装形態では、少なくとも約13.56MHz、または少なくとも約27MHz、または少なくとも約40MHz、または少なくとも約60MHzの周波数を有する高周波プラズマを使用する。いくつかの実装形態では、マイクロ波に基づくプラズマを使用してよい。電極の限定しない例は、処理ガス分散シャワーヘッドおよび基板支持物台座を含む。ALD処理用プラズマは、RF場をガスに容量結合する以外の1つまたは複数の適切な方法により形成されてよいことが理解されよう。いくつかの実装形態では、プラズマは遠隔プラズマであり、その結果、酸素含有反応物は、処理チャンバの上流に位置決めされた遠隔プラズマ発生器で点火され、次いで基板が収容されている処理チャンバに配送される。いくつかの実装形態では、容量結合プラズマの代わりに誘導結合プラズマなどの他のタイプのプラズマを使用してよい。
堆積サイクル310Aおよび310Bのそれぞれパージ段階363Aおよび363Bでは、処理チャンバを任意選択でパージして、処理チャンバから反応副産物および/または未反応の反応物材料を除去する。プラズマは、パージ段階363A中および363B中に消滅する。ケイ素含有前駆物質の流れはオフになり、プラズマはまったく点火されない。パージ段階363A中および363B中、処理チャンバに酸素含有反応物を供給しても、しなくてもよい。いくつかの実装形態では、キャリアガスまたは任意の他の不活性ガスを流すことによりパージを遂行してよい。
動作357A、359A、361A、および363Aを遂行することにより、堆積サイクル310AなどのALDサイクルを継続してよい。堆積した酸化ケイ素膜が適切な厚さまたは所望の厚さではない場合、堆積サイクル310Bに示すようにALDサイクルを繰り返してよい。適切な厚さまたは所望の厚さの酸化ケイ素膜が形成されるまで、ALDサイクルを繰り返してよい。
スペーサ堆積から得られるスペーサ傾きプロファイル
本明細書では、酸化ケイ素スペーサプロファイルを制御するための方法、システム、および装置を提供する。酸化ケイ素スペーサの堆積中、スペーサの中に固有応力が発生することがある。酸化ケイ素スペーサ内の応力分布は、エッチングおよびコア材料除去の後にプロファイルが正の、負の、または垂直の傾きであるかどうかに対応することがある。ALDサイクルの間、または複数のALDサイクルの間にわたって、1つまたは複数の堆積パラメータを制御することにより応力分布を制御してよい。それに応じてALDサイクルで、該当する堆積パラメータを設定または修正することにより、所望の手法で酸化ケイ素スペーサの最終プロファイルを制御してよい。該当する堆積パラメータを設定または修正するステップは、ALDサイクルで酸化条件を設定または修正するステップを含んでよい。
図4Aは、いくつかの実装形態による、第1の酸化条件の下で酸化ケイ素膜を堆積させるときの、単一ALDサイクルに関する例示するタイミングシーケンス図を示す。図4Bは、いくつかの実装形態による、第2の酸化条件の下で酸化ケイ素膜を堆積させるときの、単一ALDサイクルに関する例示するタイミングシーケンス図を示す。図4Aおよび図4Bの各々は、RF電力、酸素含有反応物の流れ、およびケイ素含有前駆物質の流れを含むさまざまな堆積パラメータに関してALDサイクルの段階を経時的に示す。線は、流れがいつオンおよびオフになるか、またはプラズマがいつオンおよびオフになるかを示す。例示する処理パラメータは、前駆物質および反応物の流量、不活性ガス種の流量、プラズマの電力および周波数、基板温度、ならびに処理チャンバ圧力を含むが、それらに限定されない。いくつかの実装形態では、プラズマ電力および/またはRF電力はまた、変成器結合プラズマ(transformer coupled plasma、TCP)電力とも呼ばれることがあることが理解されよう。図4Aおよび図4Bで1つまたは複数のALDサイクルが完了すると、ケイ素含有前駆物質および酸素プラズマを使用して酸化ケイ素膜が形成され、この場合、酸素プラズマは、基板上で、吸収された前駆物質層を変換して、酸化ケイ素膜を形成することができる。いくつか実装形態では、酸化ケイ素膜は、マルチプルパターンニング方式で酸化ケイ素スペーサの少なくとも一部を形成してよい。
図4Aでは、酸化ケイ素膜を堆積させるための単一ALDサイクル400aは、前駆物質照射段階457A、任意選択のパージ段階459A、プラズマ暴露段階461A、および任意選択のパージ段階463Aを含む。図4Bでは、酸化ケイ素膜を堆積させるための単一ALDサイクル400bは、前駆物質照射段階457B、任意選択のパージ段階459B、プラズマ暴露段階461B、および任意選択のパージ段階463Bを含む。図3の照射段階357Aおよび357B、パージ段階359Aおよび359B、プラズマ暴露段階361Aおよび361B、ならびにパージ段階363Aおよび363Bに関する詳細は、図4Aおよび図4Bの照射段階457Aおよび457B、パージ段階459Aおよび459B、プラズマ暴露段階461Aおよび461B、ならびにパージ段階463Aおよび463Bに適用されてよい。
図4AのALDサイクル400aに関する堆積パラメータは、図4BのALDサイクル400bに関する堆積パラメータと異なる。図4Aおよび図4Bに例示するように、図4Aのプラズマ暴露段階461Aの酸化条件は、図4Bのプラズマ暴露段階461Bの酸化条件と異なる。プラズマ暴露段階461Bは、プラズマ暴露段階461Aよりも、高いRF電力を使用し、長い継続期間、基板を暴露する。例として、プラズマ暴露段階461Aは、より短い約0.5秒の継続期間、より低い約500ワットのRF電力で酸素プラズマに基板を暴露させてよいのに対して、プラズマ暴露段階461Bは、より長い約1.5秒の継続期間、より高い約2500ワットのRF電力で酸素プラズマに基板を暴露してよい。図4Aおよび図4Bに示さないが、パージ段階459Aおよびプラズマ暴露段階461Aの間だけではなく、パージ段階459Bおよびプラズマ暴露段階461Bの間も、チャンバ圧力は低減されてよく、この場合、低減されたチャンバ圧力は、約10mTorr(1333.22mPa)〜約100mTorr(13332.2mPa)の間であってよい。たとえば、低減されたチャンバ圧力は、約30mTorr(3999.67mPa)であってよい。チャンバ圧力は、酸素の品質に影響を及ぼすことがある。プラズマ暴露段階461Aとプラズマ暴露段階461Bの間の異なる酸化条件により、堆積した酸化ケイ素膜の各々の中で、異なる量の応力がもたらされることがある。どんな理論にも限定されることなく、堆積した酸化ケイ素膜内の応力分布は、スペーサエッチングおよびコア材料除去の後の、酸化ケイ素スペーサのプロファイルに対応する。第1の酸化条件の下で複数のALDサイクル400aを遂行し、第2の酸化条件の下で複数のALDサイクル400bを遂行し、指定されたシーケンスに従って複数のALDサイクル400aおよび複数のALDサイクル400bを遂行するとき、指定されたシーケンスは、堆積した酸化ケイ素スペーサ内に異なるプロファイルを作り出す。たとえば、図4Aで第1の酸化条件の下で複数のALDサイクル400aを適用し、続いて図4Bで第2の酸化条件の下で複数のALDサイクル400bを適用する結果として、スペーサエッチングおよびコア材料除去の後に正の傾きを伴う酸化ケイ素スペーサが得られる。あるいは、図4Bで第2の酸化条件の下で複数のALDサイクル400bを適用し、続いて図4Aで第1の酸化条件の下で複数のALDサイクル400aを適用する結果として、スペーサエッチングおよびコア材料除去の後に負の傾きを伴う酸化ケイ素スペーサが得られる。ALDサイクル400aとALDサイクル400bの間のサイクル数およびサイクルのシーケンスは、スペーサエッチングおよびコア材料除去の後の、酸化ケイ素スペーサの傾きを決定してよい。
図5は、いくつかの実装形態による、ALDおよびエッチングにより複数の酸化ケイ素スペーサを形成するための例示する方法の流れ図を示す。処理500の動作を異なる順序で、および/または異なる動作で、より少ない動作で、もしくは動作を追加して遂行してよい。図6A〜図6D、図7A〜図7D、および図8A〜図8Dを参照して、図5について記述する。図6A〜図6Dは、いくつかの実装形態による、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな段階の略図である。図7A〜図7Dは、いくつかの実装形態による、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな段階の略図である。図8A〜図8Dは、いくつかの実装形態による、垂直のプロファイルを有する複数の酸化ケイ素スペーサを形成するためのさまざまな段階の略図である。
処理500のブロック510の前に、処理500は、任意選択で、パターン形成されたコア材料およびターゲット層を有する基板を提供するステップを含んでよい。パターン形成されたコア材料は、フォトレジストであってよい、または無定形炭素材料または無定形ケイ素材料から作られてよい。いくつかの実装形態では、パターン形成されたコアは、スピンオン炭素、ダイヤモンド状炭素、またはギャップ充填灰化可能ハードマスクである。CVDまたはPECVDなどの任意の適切な堆積技法によりコア材料を堆積させてよく、この場合、パターン形成される前にターゲット層の全面にわたってコア材料を堆積させてよい。いくつかの実装形態では、従来のリソグラフィ技法を使用してコア材料にパターン形成してよい。パターン形成されたコア材料の空間CDは、約45nm以上であってよい。ターゲット層は、最終的にパターン形成された層であってよい、または少なくとも、コア材料にパターン形成した後にパターン形成された層であってよい。ターゲット層は、半導体材料、誘電体材料、または導電材料を含んでよい。ターゲット層内の例示的材料は、ケイ素、窒化ケイ素、または窒化チタンを含んでよい。ALD、PEALD、CVD、またはPECVDなどの任意の適切な堆積技法によりターゲット層を堆積させてよい。
基板は、ターゲット層にパターン形成するためにマルチプルパターンニング処理を受けてよく、この場合、処理500は、マルチプルパターンニング処理の少なくとも一部である動作を含む。パターン形成されたマスク層を使用してターゲット層にパターン形成してよい。いくつかの実装形態では、パターン形成された複数のスペーサは、パターン形成されたマスク層を形成してよい、またはパターン形成されたマスク層に自身のパターンを移してよい。パターン形成された複数のスペーサは、スペーサエッチングおよびコア材料除去の後に形成されてよく、この場合、コア材料除去は、処理500のブロック530で行われてよい。パターン形成された複数のスペーサの空間CDは、約45nm以下であってよい。
図6Aは、パターン形成されたコア材料605および下にあるターゲット層610を含む基板の略図を示す。図7Aは、パターン形成されたコア材料705および下にあるターゲット層710含む基板の略図を示す。図8Aは、パターン形成されたコア材料805および下にあるターゲット層810含む基板の略図を示す。図6A、図7A、および図8Aは、酸化ケイ素スペーサ層を堆積させる前の基板を描く。
図5に戻ると、処理500のブロック510で、パターン形成されたコア材料およびパターン形成されたコア材料の下にあるターゲット層を含む基板上にALDにより第1の厚さの酸化ケイ素スペーサ層を堆積させる。第1の厚さの酸化ケイ素スペーサ層を堆積させるステップは、第1の照射量のシリコン含有前駆物質に基板を暴露するステップ、および第1の酸化条件の下で酸化剤のプラズマに基板を暴露するステップを含む。第1の厚さの酸化ケイ素スペーサ層を堆積させるステップは、繰り返される複数のALDサイクルを含み、この場合、ALDの各サイクルは、図3、図4A、および図4Bに示すように、1つまたは複数の段階を含む。ある例として、ALDサイクルは、(i)照射ステップ、(ii)パージステップ、(iii)プラズマ暴露ステップ、および(iv)パージステップを含んでよい。照射ステップは、第1の照射量のケイ素含有前駆物質に基板を暴露して、基板表面上に自己制御的手法でケイ素含有前駆物質を吸収させるステップを含む。このステップはまた、飽和させるための、基板表面の「ソーキング(soaking)」とも呼ばれることがある。プラズマ暴露ステップは、酸化物のラジカルまたは他の帯電種がケイ素含有前駆物質と反応して、ケイ素含有前駆物質を吸収制限された量の酸化物材料に変換するように、第1の酸化条件の下で酸化物のプラズマ(たとえば、酸素プラズマ)に基板を暴露するステップを含んでよい。プラズマ暴露ステップはまた、プラズマ「変換」ステップとも呼ばれることがある。いくつかの実装形態では、酸化物は、酸素ガス、水、二酸化炭素、一酸化炭素、亜酸化窒素、一酸化窒素、酸化硫黄、二酸化硫黄、酸素含有炭化水素、オゾン、およびそれらの組合せを含んでよいが、それらに限定されない酸素含有反応物である。いくつかの実装形態では、酸化物は酸素ガスである。酸化物は、比較的短い時間、RF電力配送に暴露されてよい。たとえば、約0.25秒〜約5秒の間の期間、RF電力配送に酸化物を暴露して、酸素プラズマを形成し、ケイ素含有前駆物質を変換する。このステップはまた、比較的短い時間に配送されるRF電力から得られるプラズマを使用して、基板表面上で前駆物質材料を変換するための「フラッシュ」動作とも呼ばれることがある。したがって、第1の酸化条件の下で酸化物のプラズマに基板を暴露するステップは、ケイ素含有前駆物質を変換して、第1の厚さの酸化ケイ素スペーサ層を形成するステップを含む。第1の厚さの酸化ケイ素スペーサ層を堆積させるまで、照射ステップおよびプラズマステップを含むALDサイクルを繰り返してよい。
プラズマ暴露ステップは、第1の酸化条件の下で遂行されてよい。第1の酸化条件は、酸化時間、RF電力配送、基板温度、およびチャンバ圧力のうちの1つまたは複数により特徴づけられてよい。第1の酸化条件のこれらの特性および特徴のいずれの変化も、堆積した酸化ケイ素スペーサ層の応力分布に影響を及ぼすことがあり、応力分布は、次にスペーサエッチングおよびコア材料除去の後に結果として得られる酸化ケイ素スペーサのプロファイルに影響を及ぼすことがある。いくつかの実装形態では、第1の酸化条件は、約0.25秒〜約5秒の間の第1の酸化時間、約100ワット〜約10,000ワットの間の第1のRF電力、約0℃〜約100℃の間の第1の基板温度、および約10mTorr(1333.22mPa)〜約100mTorr(13332.2mPa)の間の第1のチャンバ圧力を含むことができる。いくつかの実装形態では、第1の酸化条件は、短い酸化時間および低いRF電力を有してよく、この場合、短い酸化時間は、約0.25秒〜約1.5秒の間であってよく、低いRF電力は、約100ワット〜約2,500ワットの間であってよい。いくつかの実装形態では、第1の酸化条件は、長い酸化時間および高いRF電力を有してよく、この場合、長い酸化時間は、約1秒〜約3秒の間であってよく、高いRF電力は、約1,000ワット〜約5,000ワットの間であってよい。
第1の厚さの酸化ケイ素スペーサ層の堆積は、図1の処理装置100で記述したように、プラズマチャンバまたはプラズマ・エッチング・チャンバ内で遂行されてよい。さまざまなエッチング動作および堆積動作は、動作の間に真空破壊を導入することなく同じプラズマチャンバ内で遂行されてよい。
図6Bは、パターン形成されたコア材料605およびターゲット層610の露出した表面上で等角に堆積した第1の厚さ620の酸化ケイ素スペーサ層を含む基板の略図を示す。第1の厚さ620は、複数のALDサイクルにより堆積させられてよく、この場合、プラズマ暴露ステップ中の酸化条件は、第1の厚さ620の酸化ケイ素スペーサ層内に大きな量の圧縮応力をもたらす。たとえば、酸化条件は、層内に大きな量の圧縮応力を作り出すために、短い酸化時間および低いRF電力配送を有してよい。いくつかの実装形態では、第1の厚さ620は、層内に大きな量の圧縮応力を作り出すために、比較的低い基板温度で堆積させられてよい。
図7Bは、パターン形成されたコア材料705およびターゲット層710の露出した表面上で等角に堆積した第1の厚さ720の酸化ケイ素スペーサ層を含む基板の略図を示す。第1の厚さ720は、複数のALDサイクルにより堆積させられてよく、この場合、プラズマ暴露ステップ中の酸化条件は、第1の厚さ720の酸化ケイ素スペーサ層内に少ない量の圧縮応力をもたらす。たとえば、酸化条件は、層内に少ない量の圧縮応力を作り出すために、長い酸化時間および高いRF電力配送を有してよい。いくつかの実装形態では、第1の厚さ720は、層内に少ない量の圧縮応力を作り出すために、比較的高い基板温度で堆積させられてよい。
図8Bは、パターン形成されたコア材料805およびターゲット層810の露出した表面上で等角に堆積した第1の厚さ820の酸化ケイ素スペーサ層を含む基板の略図を示す。第1の厚さ820は、複数のALDサイクルにより堆積させられてよく、この場合、プラズマ暴露ステップ中の酸化条件は、第1の厚さ820の酸化ケイ素スペーサ層内に適度の量の圧縮応力をもたらす。いくつか実装形態では、酸化条件は、層内に適度の量の圧縮応力を作り出すために、最適化された酸化時間および最適化されたRF電力配送を有してよい。たとえば、最適化された酸化時間は約1.5秒であってよく、最適化されたRF電力は約2,500ワットであってよい。いくつかの実装形態では、第1の厚さ820は、層内に適度の量の圧縮応力を作り出すために、最適化された基板温度で堆積させられてよい。たとえば、基板温度は約60℃であってよい。
図5に戻ると、処理500のブロック520で、ALDにより基板上に第2の厚さの酸化ケイ素スペーサ層を堆積させる。第2の厚さの酸化ケイ素スペーサ層を堆積させるステップは、第2の照射量のシリコン含有前駆物質に基板を暴露するステップ、および第2の酸化条件の下で酸化剤のプラズマに基板を暴露するステップを含み、第2の酸化条件は、第1の酸化条件と異なる。第2の厚さの酸化ケイ素スペーサ層を堆積させるステップは、繰り返される複数のALDサイクルを含み、この場合、ALDの各サイクルは、(i)照射ステップ、(ii)パージステップ、(iii)プラズマ暴露ステップ、および(iv)パージステップを含んでよく、前述のステップについては、上記で記述されている。ブロック520中の照射ステップは、ブロック510中の照射ステップと同じケイ素含有前駆物質を使用してよい。ブロック520中のプラズマ暴露ステップは、ブロック510中のプラズマ暴露ステップと同じ酸化物を使用してよい。第2の酸化条件の下で酸化物のプラズマに基板を暴露するステップは、第2の照射量のケイ素含有前駆物質を変換して、第2の厚さの酸化ケイ素スペーサ層を形成するステップを含む。第2の厚さの組成は、第1の厚さの酸化ケイ素スペーサ層と同じであってよい。照射ステップおよびプラズマ暴露ステップを含むALDサイクルは、第2の厚さの酸化ケイ素スペーサ層を堆積させるまで繰り返してよい。ブロック520後に形成される層は、異なる材料からなる2重層では必ずしもなく、2つ以上の異なる堆積条件の下で形成された酸化ケイ素層である。
プラズマ暴露ステップは、第2の酸化条件の下で遂行されてよい。第2の酸化条件は、酸化時間、RF電力配送、基板温度、およびチャンバ圧力のうちの1つまたは複数により特徴づけられてよい。いくつかの実装形態では、第2の酸化条件は、約0.25秒〜約5秒の間の第2の酸化時間、約100ワット〜約10,000ワットの間の第2のRF電力、約0℃〜約100℃の間の第2の基板温度、および約10mTorr(1333.22mPa)〜約100mTorr(13332.2mPa)の間の第2のチャンバ圧力を含むことができる。いくつかの実装形態では、第2の酸化条件は、(1)酸化時間、(2)RF電力、および(3)基板温度のうちの1つまたは複数だけ第1の酸化条件と異なる。いくつかの実装形態では、第2の酸化条件は、第1の酸化条件よりも長い酸化時間および高いRF電力を有してよい。たとえば、より長い酸化時間は、約1秒〜約3秒の間であってよく、より高いRF電力は、約1,000ワット〜約5,000ワットの間であってよい。いくつかの実装形態では、第2の酸化条件は、第1の酸化条件よりも短い酸化時間および低いRF電力を有してよい。たとえば、より短い酸化時間は、約0.25秒〜約1.5秒の間であってよく、より低いRF電力は、約100ワット〜約2,500ワットの間であってよい。
いくつかの実装形態では、第2の酸化条件は、第1の酸化条件の基板温度と異なる基板温度を有してよい。一例では、第2の酸化条件は、比較的高い基板温度を有してよく、この場合、基板温度は、約40℃〜約100℃の間(たとえば、70℃)であり、第1の酸化条件は、比較的低い基板温度を有してよく、この場合、基板温度は、約0℃〜約40℃の間(たとえば、10℃)である。別の例では、第2の酸化条件は、比較的低い基板温度を有してよく、この場合、基板温度は、約0℃〜約40℃の間(たとえば、10℃)であり、第1の酸化条件は、比較的高い基板温度を有してよく、この場合、基板温度は、約40℃〜約100℃の間(たとえば、70℃)である。基板温度は、厳密にALDサイクルのプラズマ暴露段階または酸化段階中の基板温度に限定されるのではなく、ALDサイクルの段階のすべてに適用されてよいことが理解されよう。いくつかの実装形態では、基板温度は、第1の酸化条件の第1の基板温度から第2の酸化条件の第2の基板温度へ傾斜してよい。傾斜させることにより、ブロック510でのALDサイクルの開始からブロック520でのALDサイクルの終了まで、基板温度が徐々に増大または減少できるようになる。基板温度は、そのように2つの支配期間に分割されるわけでは必ずしもなく、酸化ケイ素スペーサ層を堆積させる間、連続的に、徐々に変化してよい。いくつかの実装形態では、基板温度は、各ALDサイクルの後に連続して、徐々に、または所定の割合で変化してよい。基板温度は、堆積動作中に基板を保持する基板支持物が設定される温度と理解してよい。
第2の厚さの酸化ケイ素スペーサ層の堆積は、図1の処理装置100で記述したように、プラズマチャンバまたはプラズマ・エッチング・チャンバ内で遂行されてよい。それに応じて、ブロック510および520での堆積動作は、動作の間に真空破壊を導入することなく同じプラズマチャンバ内で遂行されてよい。
図6Cは、第1の厚さ620の酸化ケイ素スペーサ層の上に等角に堆積した第2の厚さ630の酸化ケイ素スペーサ層を含む基板の略図を示し、この場合、基板は、パターン形成されたコア材料605および下にあるターゲット層610を含む。第2の厚さ630は、複数のALDサイクルにより堆積させられてよく、この場合、プラズマ暴露ステップ中の酸化条件は、第2の厚さ630の酸化ケイ素スペーサ層内に少ない量の圧縮応力をもたらす。たとえば、酸化条件は、層内に少ない量の圧縮応力を作り出すために、長い酸化時間および高いRF電力配送を有してよい。いくつかの実装形態では、第2の厚さ630は、層内に少ない量の圧縮応力を作り出すために、比較的高い基板温度で堆積させられてよい。
図7Cは、第1の厚さ720の酸化ケイ素スペーサ層の上に等角に堆積した第2の厚さ730の酸化ケイ素スペーサ層を含む基板の略図を示し、この場合、基板は、パターン形成されたコア材料705および下にあるターゲット層710を含む。第2の厚さ730は、複数のALDサイクルにより堆積させられてよく、この場合、プラズマ暴露ステップ中の酸化条件は、第2の厚さ730の酸化ケイ素スペーサ層内に大きな量の圧縮応力をもたらす。たとえば、酸化条件は、層内に大きな量の圧縮応力を作り出すために、短い酸化時間および低いRF電力配送を有してよい。いくつかの実装形態では、第1の厚さ730は、層内に大きな量の圧縮応力を作り出すために、比較的低い基板温度で堆積させられてよい。
図8Cは、第1の厚さ820の酸化ケイ素スペーサ層の上に等角に堆積した第2の厚さ830の酸化ケイ素スペーサ層を含む基板の略図を示し、この場合、基板は、パターン形成されたコア材料805および下にあるターゲット層810を含む。第2の厚さ830は、複数のALDサイクルにより堆積させられてよく、この場合、プラズマ暴露ステップ中の酸化条件は、第2の厚さ830の酸化ケイ素スペーサ層内に適度の量の圧縮応力をもたらす。第2の厚さ830に関するそのような酸化条件は、第1の厚さ820の酸化ケイ素スペーサ層よりも少し大きな量の圧縮応力を第2の厚さ830内に作り出してよい。いくつか実装形態では、酸化条件は、第1の厚さ820よりも第2の厚さ830内に少し大きな量の圧縮応力を作り出すために、最適化された酸化時間および最適化されたRF電力配送を有してよい。たとえば、酸化時間は約1秒であってよく、RF電力は約2,000ワットであってよい。いくつかの実装形態では、第2の厚さ830は、層内に適度の量の圧縮応力を作り出すために、最適化された基板温度で堆積させられてよい。たとえば、基板温度は約60℃であってよい。
図5に戻ると、処理500のブロック530で、パターン形成されたコア材料をエッチングして、酸化ケイ素スペーサ層からターゲット層用のマスクの役割を果たす複数のスペーサを形成する。パターン形成されたコア材料を選択的にエッチングして、マスクを形成し、この場合、マスクは、パターン形成されたスペーサのマスクである。堆積した酸化ケイ素スペーサ層は、パターン形成されたコア材料に近接する。堆積した酸化ケイ素スペーサ層の残りの部分が、堆積した酸化ケイ素スペーサ層から作られた複数のスペーサを形成するように、パターン形成されたコア材料を除去してよい。このステップはまた、「パターン形成されたコア除去」または「パターン形成されたコア剥離」とも呼ばれることがある。複数のスペーサの各々の上側部分は傾きを有し、この場合、傾きは、第1の厚さの酸化ケイ素スペーサ層を堆積させるときの第1の酸化条件、および第2の厚さの酸化ケイ素スペーサ層を堆積させるときの第2の酸化条件に少なくとも一部は依存する。パターン形成されたコア材料をエッチングした後、スペーサの傾きは正、負、または垂直であってよい。
処理500のいくつかの実装形態では、ブロック530で、パターン形成されたコア材料をエッチングする前に、酸化ケイ素スペーサ層の一部分をエッチングして、複数のスペーサを画定してよい。酸化ケイ素スペーサ層の残りの部分が、パターン形成されたコア材料の側壁に沿って配置されるように、酸化ケイ素スペーサ層の一部分を特定の方向にエッチングしてよい。このステップはまた、「スペーサエッチング」とも呼ばれることがある。いくつかの実装形態では、方向性エッチングは、フルオロカーボンプラズマを使用して遂行されてよい。ブロック530で、パターン形成されたコア材料を除去した後、酸化ケイ素スペーサ層の残りの部分は、ターゲット層用のマスクの役割を果たす自立するスペーサを形成する。ブロック530でスペーサエッチングおよびパターン形成されたコア除去の後、スペーサの傾きは、第1の厚さの酸化ケイ素スペーサ層を堆積させるときの第1の酸化条件、および第2の厚さの酸化ケイ素スペーサ層を堆積させるときの第2の酸化条件に少なくとも一部は依存して正、負、または垂直であってよい。パターン形成されたコア材料の材料などの他の要因がスペーサの傾きに寄与してよいことが理解されよう。
パターン形成されたコア材料をエッチングするステップは、図1の処理装置100で記述したように、プラズマチャンバまたはプラズマ・エッチング・チャンバ内で遂行されてよい。それに応じて、ブロック530で、パターン形成されたコア材料をエッチングするステップは、ブロック510および520での堆積動作と同じプラズマチャンバ内で遂行されてよい。いくつかの実装形態では、ブロック530で、パターン形成されたコア材料をエッチングするステップは、動作の間に真空破壊を導入することなく、ブロック510および520での堆積動作と同じプラズマチャンバ内で遂行されてよい。いくつかの実装形態では、パターン形成されたコア材料をエッチングする前に酸化ケイ素スペーサ層の一部分をエッチングするステップは、ブロック510および520での堆積動作と同じプラズマチャンバ内で遂行されてよい。
堆積およびエッチングのために別個のチャンバを使用することにより処理時間、処理ステップ、および費用を増大させ、それにより、スループットに悪影響を及ぼす。さらに、別個のチャンバを使用するには、一方のチャンバから別のチャンバへ基板を移送する必要があり、これは、真空破壊を必然的に伴い、望ましくない材料または粒子が基板と接触するようになる確率を高める。これにより、材料の完全性および/または基板上での完全性を損なう結果なることがある。さらに、一般にエッチング処理と堆積処理の間に洗浄処理が必要となり、この場合、洗浄処理は、材料の性質および基板上の構造物に影響を及ぼす可能性がある。たとえば、希釈フッ化水素(hydrofluoric、HF)酸清掃処理は、マスク構造物に影響を及ぼし、性能に悪影響を及ぼす可能性がある。処理500で堆積処理およびエッチング処理を同じプラズマチャンバ内で遂行させることにより、単独型ALDツールおよび追加の洗浄ツールは省かれる。さらに、追加の基板移送および洗浄時間を省くことにより、処理の時間および費用は低減する。追加でエッチング動作およびALD動作を一体化することにより、基板移送の間に(たとえば、エクスサイチュー(ex−situ)堆積および洗浄)望ましくない材料、空気、および/または水分に基板を暴露することがある真空破壊が回避される。さらにまた、エッチング動作とALD動作を一体化することにより、異なるアスペクト比の構造物または特徴の全面にわたり、不均一な堆積の影響が低減される。
図6Dは、第1の厚さ620の酸化ケイ素スペーサ層および第2の厚さ630の酸化ケイ素スペーサ層を特定の方向にエッチングした後、かつパターン形成されたコア材料605を除去した後の、複数のパターン形成された酸化ケイ素スペーサ640の略図を示し、この場合、複数のパターン形成された酸化ケイ素スペーサ640は、正の傾きを有する。どんな理論にも限定されることなく、酸化ケイ素スペーサ層内の、第1の厚さ620内で大きな量の圧縮応力を、第2の厚さ630内で小さな量の圧縮応力を有する応力分布は、スペーサエッチングおよびパターン形成されたコア除去の後に正に傾いたスペーサ640をもたらす。
図7Dは、第1の厚さ720の酸化ケイ素スペーサ層および第2の厚さ730の酸化ケイ素スペーサ層を特定の方向にエッチングした後、かつパターン形成されたコア材料705を除去した後の、複数のパターン形成された酸化ケイ素スペーサ740の略図を示し、この場合、複数のパターン形成された酸化ケイ素スペーサ740は、負の傾きを有する。どんな理論にも限定されることなく、酸化ケイ素スペーサ層内の、第1の厚さ720内で小さな量の圧縮応力を、第2の厚さ730内で大きな量の圧縮応力を有する応力分布は、スペーサエッチングおよびパターン形成されたコア除去の後に負に傾いたスペーサ740をもたらす。
図8Dは、第1の厚さ820の酸化ケイ素スペーサ層および第2の厚さ830の酸化ケイ素スペーサ層を特定の方向にエッチングした後、かつパターン形成されたコア材料805を除去した後の、複数のパターン形成された酸化ケイ素スペーサ840の略図を示し、この場合、複数のパターン形成された酸化ケイ素スペーサ840は、垂直の傾きを有する。どんな理論にも限定されることなく、酸化ケイ素スペーサ層内の、第1の厚さ820内で適度の量の圧縮応力を、第2の厚さ830内で適度の量の圧縮応力を有する応力分布は、スペーサエッチングおよびパターン形成されたコア除去の後に垂直に傾いたスペーサ840をもたらす。第2の厚さ830内の圧縮応力の量は、第1の厚さ820内の圧縮応力の量よりも少し大きくてよい。
図9は、いくつかの実装形態による、マルチプルパターンニング方式で複数の酸化ケイ素スペーサを形成するための方法のさまざまな動作を描く処理の流れ図を示す。処理900の動作を異なる順序で、および/または異なる動作で、より少ない動作で、もしくは動作を追加して遂行してよい。図5の処理500のさまざまな様態を図9の処理900に適用してよい。
いくつかの実装形態では、処理900のブロック910で、任意選択で複数サイクル(Mサイクル)のALDを遂行して、パターン形成されたコア材料の上に酸化ケイ素スペーサ層を堆積させて、パターン形成されたコア材料のその後の消費を制限してよく、この場合、Mは整数値である。酸化ケイ素スペーサ層を堆積させるとき、長い継続期間、高いRF電力で酸化物のプラズマに暴露することにより、パターン形成されたコア材料の一部分を不注意に消費することがある。したがって、ブロック910のALDの各サイクルは、プラズマ変換段階を有し、この段階では、酸化ケイ素材料の「ソフトランディング」を生み出すために、プラズマへの暴露は、短い継続期間であり、低いRF電力で遂行され、それにより、パターン形成されたコア材料のその後の消費を制限する。
処理900のブロック920で、XサイクルのALDを適用することにより、パターン形成されたコア材料の全面にわたり第1の厚さの酸化ケイ素スペーサ層を堆積させ、この場合、各サイクルは、(i)第1の照射量のケイ素含有前駆物質に基板を暴露するステップ、および(ii)第1の酸化条件の下で酸化物のプラズマに基板を暴露するステップを含む。いくつかの実装形態では、Xは約10〜約100の間の整数値である。第1の酸化条件は、第1の酸化時間、第1のRF電力、および第1の基板温度を含むことができる。いくつかの実装形態では、第1の酸化時間、第1のRF電力、または第1の基板温度のうちの少なくとも1つを、X回のサイクルにわたり徐々に変更してよい。言い替えれば、第1の酸化時間、第1のRF電力、および第1の基板温度などのパラメータは、第1の厚さの酸化ケイ素スペーサ層を堆積させる間、固定されているのでは必ずしもなく、時間をかけて変化してよい。
処理900のブロック930で、YサイクルのALDを適用することにより、第1の厚さの全面わたり第2の厚さの酸化ケイ素スペーサ層を堆積させ、この場合、各サイクルは、(i)第2の照射量のケイ素含有前駆物質に基板を暴露するステップ、および(ii)第2の酸化条件の下で酸化物のプラズマに基板を暴露するステップを含む。いくつかの実装形態では、Yは約10〜約100の間の整数値である。第2の酸化条件は、第2の酸化時間、第2のRF電力、および第2の基板温度を含むことができる。第2の酸化条件は、酸化時間、RF電力、または基板温度のうちの1つだけ第1の酸化条件と異なる。いくつかの実装形態では、第2の酸化時間、第2のRF電力、または第2の基板温度のうちの少なくとも1つを、Y回のサイクルにわたり徐々に変更してよい。言い替えれば、第2の酸化時間、第2のRF電力、および第2の基板温度などのパラメータは、第2の厚さの酸化ケイ素スペーサ層を堆積させる間、固定されているのでは必ずしもなく、時間をかけて変化してよい。
ブロック920での各ALDサイクルの第1の酸化条件、およびブロック930での各ALDサイクルの第2の酸化条件は、ブロック950でのスペーサエッチングおよびブロック960でのパターン形成されたコア除去の後に得られるスペーサの傾きを一部は決定してよい。いくつかの実装形態では、正に傾いたスペーサを作り出すために、第1の酸化条件は、低いRF電力および短い酸化時間を含むことができ、第2の酸化条件は、高いRF電力および長い酸化時間を含むことができる。いくつかの実装形態では、負に傾いたスペーサを作り出すために、第1の酸化条件は、高いRF電力および長い酸化時間を含むことができ、第2の酸化条件は、低いRF電力および短い酸化時間を含むことができる。たとえば、低いRF電力は、約100ワット〜約2,500ワットの間であってよく、高いRF電力は、約1,000ワット〜約5,000ワットの間であってよく、短い酸化時間は、約0.25秒〜約1.5秒の間であってよく、長い酸化時間は、約1秒〜約3秒の間であってよい。
酸化条件は、ブロック920および930でX回およびY回のALDサイクルにわたり第1の酸化条件から第2の酸化条件へ徐々に変更されてよい。これは、ブロック950のスペーサエッチングおよびブロック960でのパターン形成されたコア除去の後に得られるスペーサの傾きを一部は決定することができる。いくつかの実装形態では、第1の酸化時間は、X回およびY回のALDサイクルにわたり第2の酸化時間へ徐々に変更されてよい、および/または第1のRF電力は、X回およびY回のALDサイクルにわたり第2のRF電力へ徐々に変更されてよい。いくつかの実装形態では、正に傾いたスペーサを作り出すために、X回およびY回のALDサイクルにわたり、第1の酸化時間は、第2の酸化時間へ徐々に増大させられてよく、第1のRF電力は、第2のRF電力へ徐々に増大させられてよい。いくつかの実装形態では、負に傾いたスペーサを作り出すために、X回およびY回のALDサイクルにわたり、第1の酸化時間は、第2の酸化時間へ徐々に低減させられてよく、第1のRF電力は、第2のRF電力へ徐々に低減させられてよい。
ブロック920での第1の基板温度およびブロック930での第2の基板温度は、ブロック950でのスペーサエッチングおよびブロック960でのパターン形成されたコア除去の後に得られるスペーサの傾きを一部は決定してよい。いくつかの実装形態では、正に傾いたスペーサを作り出すために、第1の基板温度は、比較的低い基板温度を含むことができ、第2の基板温度は、比較的高い基板温度を含むことができ、これらは、酸化時間および配送されるRF電力とは無関係に行うことができる。いくつかの実施形態では、第1の基板温度をX回およびY回のALDサイクルにわたり第2の基板温度へ徐々に増大させることができる。いくつかの実装形態では、負に傾いたスペーサを作り出すために、第1の基板温度は、比較的高い基板温度を含むことができ、第2の基板温度は、比較的低い基板温度を含むことができ、これらは、酸化時間および配送されるRF電力とは無関係に行うことができる。いくつかの実施形態では、第1の基板温度をX回およびY回のALDサイクルにわたり第2の基板温度へ徐々に低減させることができる。たとえば、比較的低い基板温度は、約0℃〜約40℃の間であってよく、比較的高い基板温度は、約40℃〜約100℃の間であってよい。
処理900のいくつかの実装形態では、より多くのALDサイクルを適用することにより、第2の厚さの全面にわたり第3の、または追加の厚さの酸化ケイ素スペーサ層を堆積させてよい。第3の、または追加の厚さの酸化ケイ素スペーサ層を堆積させる際のALDサイクルは、ブロック920および930で遂行した堆積/酸化条件と異なる堆積/酸化条件を使用して行われてよい。
いくつかの実装形態では、処理900のブロック940で、複数サイクル(Nサイクル)のALDを任意選択で遂行して、第2の厚さの酸化ケイ素スペーサ層の全面にわたり追加の厚さの酸化ケイ素スペーサ層を堆積させてよく、この場合、Nは整数値である。ブロック950で酸化ケイ素スペーサ層の一部分をエッチングするとき、過剰な量の酸化ケイ素スペーサ層を不注意に消費することがある。その結果、ブロック940の各ALDサイクルは、プラズマ変換段階を有し、この段階では、「高品質の」酸化ケイ素材料を生み出すために、プラズマへの暴露は、長い継続期間であり、高いRF電力で遂行され、それにより、ブロック950でのスペーサエッチング中に酸化ケイ素スペーサ層の過剰な消費を制限する。
いくつかの実装形態では、処理900のブロック950で、パターン形成されたコアをブロック960で除去する前に、酸化ケイ素スペーサ層の一部分を任意選択でエッチングする、または他の方法で除去する。いくつかの実装形態では、酸化ケイ素スペーサ層の一部分を除去することにより、パターン形成されたコア材料に近接する酸化ケイ素スペーサ層の残りの部分が残る。酸化ケイ素スペーサ層の残りの部分は、パターン形成されたコア材料の側壁に沿って配置されてよい。
処理900のブロック960で、パターン形成されたコア材料は、酸化ケイ素スペーサ層から得られる自立するスペーサが残るように除去される。自立する酸化ケイ素スペーサは、その後のターゲット層をパターン形成するための、パターン形成されたマスク層の役割を果たしてよい。自立するスペーサは、ブロック920中および930中に適用された堆積条件に依存する傾きを有してよい。自立するスペーサは負の、正の、または垂直の傾きを有してよい。
図10Aは、無定形炭素コアを除去した後の、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサの画像を示す。無定形炭素コア上に酸化ケイ素スペーサ層を堆積させるために、0.5秒の酸化時間および500ワットのTCP電力を各サイクルが有する60サイクルのALDを、続いて1.5秒の酸化時間および2,500ワットのTCP電力を各サイクルが有する20サイクルのALDを、続いて11秒のスペーサエッチングを、続いて1.5秒の酸化時間および2,500ワットのTCP電力を各サイクルが有する50サイクルのALDを遂行する。図10Aに示す正の傾きを伴う酸化ケイ素スペーサを形成するために、18秒のスペーサエッチングを、続いて無定形炭素コアを除去するための120秒の酸素剥離を遂行する。
図10Bは、無定形炭素コアを除去した後の、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサの画像を示す。無定形炭素コア上に酸化ケイ素スペーサ層を堆積させるために、0.5秒の酸化時間および500ワットのTCP電力を各サイクルが有する15サイクルのALDを、続いて1.5秒の酸化時間および2,500ワットのTCP電力を各サイクルが有する60サイクルのALDを、続いて11秒のスペーサエッチングを、続いて0.5秒の酸化時間および500ワットのTCP電力を各サイクルが有する60サイクルのALDを、続いて1.5秒の酸化時間および2,500ワットのTCP電力を有する15サイクルのALDを遂行する。図10Bに示す負の傾きを伴う酸化ケイ素スペーサを形成するために、18秒のスペーサエッチングを、続いて無定形炭素コアを除去するための120秒の酸素剥離を遂行する。
図11Aは、スピンオン炭素コアを除去した後の、正の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサの画像を示す。スピンオン炭素コア上に酸化ケイ素スペーサ層を堆積させるために、0.5秒の酸化時間および500ワットのTCP電力を各サイクルが有する60サイクルのALDを、続いて1.5秒の酸化時間および2,500ワットのTCP電力を各サイクルが有する20サイクルのALDを、続いて11秒のスペーサエッチングを、続いて1.5秒の酸化時間および2,500ワットのTCP電力を各サイクルが有する50サイクルのALDを遂行する。図11Aに示す正の傾きを伴う酸化ケイ素スペーサを形成するために、15秒のスペーサエッチングを、続いてスピンオン炭素コアを除去するための60秒の酸素剥離を遂行する。
図11Bは、スピンオン炭素コアを除去した後の、負の傾きを伴うプロファイルを有する複数の酸化ケイ素スペーサの画像を示す。スピンオン炭素コア上に酸化ケイ素スペーサ層を堆積させるために、0.5秒の酸化時間および500ワットのTCP電力を各サイクルが有する15サイクルのALDを、続いて1.5秒の酸化時間および2,500ワットのTCP電力を各サイクルが有する60サイクルのALDを、続いて11秒のスペーサエッチングを、続いて0.5秒の酸化時間および500ワットのTCP電力を各サイクルが有する60サイクルのALDを、続いて1.5秒の酸化時間および2,500ワットのTCP電力を各サイクルが有する15サイクルのALDを遂行する。図11Bに示す負の傾きを伴う酸化ケイ素スペーサを形成するために、15秒のスペーサエッチングを、続いてスピンオン炭素コアを除去するための60秒の酸素剥離を遂行する。
結論
前述の実施形態について、理解を明確にするためにいくらか詳細に記述してきたが、添付の特許請求の範囲内で一定の変更および修正を実施してよいことは明らかであろう。本実施形態の処理、システム、および装置を実装する代替方法が多くあることに留意されたい。したがって、本実施形態は、例示的であり、制限するものではないと考えるべきであり、実施形態は、本明細書で示す詳細に限定されるべきではない。

Claims (22)

  1. 方法であって、
    プラズマチャンバ内で、パターン形成されたコア材料および前記パターン形成されたコア材料の下にあるターゲット層を含む基板上に原子層堆積(ALD)により第1の厚さの酸化ケイ素スペーサ層を堆積させるステップであって、第1の照射量のケイ素含有前駆物質に前記基板を暴露するステップ、および第1の酸化条件の下で酸化剤のプラズマに前記基板を暴露するステップを含むステップと、
    前記プラズマチャンバ内で、前記基板上に前記ALDにより第2の厚さの前記酸化ケイ素スペーサ層を堆積させるステップであって、第2の照射量の前記ケイ素含有前駆物質に前記基板を暴露するステップ、および第2の酸化条件の下で前記酸化物の前記プラズマに前記基板を暴露するステップを含み、前記第1の酸化条件は、前記第2の酸化条件と異なるステップと、
    前記プラズマチャンバ内で、前記パターン形成されたコア材料をエッチングして、前記酸化ケイ素スペーサ層から前記ターゲット層用のマスクの役割を果たす複数のスペーサを形成するステップと
    を備える方法。
  2. 請求項1に記載の方法であって、
    前記第2の酸化条件は、(1)酸化時間、(2)無線周波数(RF)電力、および(3)基板温度のうちの1つまたは複数だけ前記第1の酸化条件と異なる方法。
  3. 請求項2に記載の方法であって、
    前記酸化時間は、前記第1の酸化条件および前記第2の酸化条件ごとに約0.25秒〜約5秒の間である方法。
  4. 請求項2に記載の方法であって、
    前記RF電力は、前記第1の酸化条件および前記第2の酸化条件ごとに約100ワット〜約10,000ワットの間である方法。
  5. 請求項2に記載の方法であって、
    前記基板温度は、前記第1の酸化条件および前記第2の酸化条件ごとに約0℃〜約100℃の間である方法。
  6. 請求項1に記載の方法であって、
    前記第2の酸化条件は、第2の酸化時間および第2のRF電力を含み、前記第1の酸化条件は、第1の酸化時間および第1のRF電力を含み、前記第2の酸化時間は、前記第1の酸化時間よりも長く、前記第2のRF電力は、前記第1のRF電力よりも大きい方法。
  7. 請求項1に記載の方法であって、
    前記第2の酸化条件は、第2の酸化時間および第2のRF電力を含み、前記第1の酸化条件は、第1の酸化時間および第1のRF電力を含み、前記第2の酸化時間は、前記第1の酸化時間よりも短く、前記第2のRF電力は、前記第1のRF電力よりも小さい方法。
  8. 請求項1に記載の方法であって、
    前記第2の酸化条件は、第2の基板温度を含み、前記第1の酸化条件は、第1の基板温度を含み、第前記2の基板温度は、前記第1の基板温度と異なる方法。
  9. 請求項8に記載の方法であって、
    基板支持物の温度を前記第1の基板温度から前記第2の基板温度へ傾斜させるステップ
    をさらに備える方法。
  10. 請求項1〜9のいずれか一項に記載の方法であって、
    前記第1の厚さの前記酸化ケイ素スペーサ層を堆積させる前記ステップの動作、前記第2の厚さの前記酸化ケイ素スペーサ層を堆積させる前記ステップの動作、および前記パターン形成されたコア材料をエッチングする前記ステップの動作は、前記動作の間に真空破壊を導入することなく前記プラズマチャンバ内で行われる方法。
  11. 請求項1〜9のいずれか一項に記載の方法であって、
    前記プラズマチャンバ内の圧力は、約1mTorr(133.322mPa)〜約100mTorr(13332.2mPa)の間である方法。
  12. 請求項1〜9のいずれか一項に記載の方法であって、
    前記パターン形成されたコア材料をエッチングする前記ステップの前に前記酸化ケイ素スペーサ層の一部分をエッチングするステップ
    をさらに備える方法。
  13. 請求項1〜9のいずれか一項に記載の方法であって、
    前記第1の厚さの前記酸化ケイ素スペーサ層を堆積させる前記ステップは、(i)前記第1の照射量の前記ケイ素含有前駆物質に前記基板を暴露する前記ステップ、および(ii)前記第1の酸化条件の下で前記酸化剤の前記プラズマに前記基板を暴露する前記ステップからなるX回のサイクルを適用するステップを含み、前記第2の厚さの前記酸化ケイ素スペーサ層を堆積させる前記ステップは、(iii)前記第2の照射量の前記ケイ素含有前駆物質に前記基板を暴露する前記ステップ、および(iv)前記第2の酸化条件の下で前記酸化剤の前記プラズマに前記基板を暴露する前記ステップからなるY回のサイクルを適用するステップを含み、前記Xおよび前記Yは、互いに異なる整数値である方法。
  14. 請求項13に記載の方法であって、
    前記第1の酸化条件は、第1の酸化時間を含み、前記第2の酸化条件は、第2の酸化時間を含み、前記第1の酸化時間は、前記X回のサイクルにわたり徐々に変化し、前記第2の酸化時間は、前記Y回のサイクルにわたり徐々に変化する方法。
  15. 請求項13に記載の方法であって、
    前記第1の酸化条件は、第1のRF電力を含み、前記第2の酸化条件は、第2のRF電力を含み、前記第1のRF電力は、前記X回のサイクルにわたり徐々に変化し、前記第2のRF電力は、前記Y回のサイクルにわたり徐々に変化する方法。
  16. 請求項13に記載の方法であって、
    前記第1の酸化条件の下で前記酸化物の前記プラズマに前記基板を暴露する前記ステップは、前記第1の照射量の前記ケイ素含有前駆物質を変換して、前記第1の厚さの前記酸化ケイ素スペーサ層を形成するステップを含み、前記第2の酸化条件の下で前記酸化物の前記プラズマに前記基板を暴露する前記ステップは、前記第2の照射量の前記ケイ素含有前駆物質を変換して、前記第2の厚さの前記酸化ケイ素スペーサ層を形成するステップを含む方法。
  17. 請求項1〜9のいずれか一項に記載の方法であって、
    前記酸化物は酸素ガスを含む方法。
  18. 請求項1〜9のいずれか一項に記載の方法であって、
    前記パターン形成されたコア材料は、スピンオン炭素、ダイヤモンド状炭素、およびギャップ充填灰化可能バードマスクからなるグループから選択される材料を含む方法。
  19. 請求項1〜9のいずれか一項に記載の方法であって、
    前記複数のスペーサの各々の上側部分は、前記第1の酸化条件および前記第2の酸化条件に少なくとも一部は依存する傾きを有する方法。
  20. 複数の酸化ケイ素スペーサの傾きを制御するための装置であって、
    プラズマチャンバと、
    前記プラズマチャンバにRF電力を配送するように構成された、前記プラズマチャンバに連結されたRF電源と、
    前記プラズマチャンバ内で、パターン形成されたコア材料および前記パターン形成されたコア材料の下にあるターゲット層を含む基板を支持するための基板支持物と、
    コントローラであって、
    (i)前記プラズマチャンバ内で、前記基板上に原子層堆積(ALD)により第1の厚さの酸化ケイ素スペーサ層を堆積させる命令であって、前記ALDにより前記第1の厚さの前記酸化ケイ素スペーサ層を堆積させるステップは、第1の照射量のケイ素含有前駆物質に前記基板を暴露するステップ、および第1の酸化条件の下で酸化物のプラズマに前記基板を暴露するステップを含む命令、
    (ii)前記プラズマチャンバ内で、前記第1の厚さの前記酸化ケイ素スペーサ層上に前記ALDにより第2の厚さの前記酸化ケイ素スペーサ層を堆積させる命令であって、前記ALDにより前記第2の厚さの前記酸化ケイ素スペーサ層を堆積させるステップは、第2の照射量の前記ケイ素含有前駆物質に前記基板を暴露するステップ、および第2の酸化条件の下で前記酸化物の前記プラズマに前記基板を暴露するステップを含み、前記第2の酸化条件は、前記第1の酸化条件と異なる命令、ならびに
    (iii)前記プラズマチャンバ内で、前記パターン形成されたコア材料をエッチングして、前記酸化ケイ素スペーサ層から前記ターゲット層用のマスクの役割を果たす複数のスペーサを形成する命令
    を遂行するように構成されたコントローラと
    を備える装置。
  21. 請求項20に記載の装置であって、
    前記第2の酸化条件は、(1)酸化時間、(2)無線周波数(RF)電力、および(3)基板温度のうちの1つまたは複数だけ前記第1の酸化条件と異なる装置。
  22. 請求項20に記載の装置であって、
    前記複数のスペーサの各々の上側部分は、前記第1の酸化条件および前記第2の酸化条件に少なくとも一部は依存する傾きを有する装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US20190378725A1 (en) * 2018-06-08 2019-12-12 Lam Research Corporation Method for transferring a pattern from an organic mask
US11414755B2 (en) * 2019-02-19 2022-08-16 Meidensha Corporation Atomic layer deposition method and atomic layer deposition device
US11782346B2 (en) * 2019-09-25 2023-10-10 Tokyo Electron Limited Method of patterning a substrate using a sidewall spacer etch mask

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015111668A (ja) * 2013-11-07 2015-06-18 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated 先進のパターニングのためのソフトランディング・ナノラミネート
JP2017191938A (ja) * 2016-04-12 2017-10-19 東京エレクトロン株式会社 自己整列スペーサ形成
JP2017531921A (ja) * 2014-10-08 2017-10-26 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 2層aldを用いた正確な限界寸法制御

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7758794B2 (en) 2001-10-29 2010-07-20 Princeton University Method of making an article comprising nanoscale patterns with reduced edge roughness
US7250371B2 (en) 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US8123968B2 (en) * 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7459363B2 (en) 2006-02-22 2008-12-02 Micron Technology, Inc. Line edge roughness reduction
KR101605005B1 (ko) 2007-12-21 2016-03-21 램 리써치 코포레이션 Arc 층 오프닝을 이용한 cd 바이어스 로딩 제어
US7998872B2 (en) 2008-02-06 2011-08-16 Tokyo Electron Limited Method for etching a silicon-containing ARC layer to reduce roughness and CD
JP5223364B2 (ja) 2008-02-07 2013-06-26 東京エレクトロン株式会社 プラズマエッチング方法及び記憶媒体
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
JP4972594B2 (ja) 2008-03-26 2012-07-11 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
US8252194B2 (en) 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US8298949B2 (en) 2009-01-07 2012-10-30 Lam Research Corporation Profile and CD uniformity control by plasma oxidation treatment
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9685320B2 (en) * 2010-09-23 2017-06-20 Lam Research Corporation Methods for depositing silicon oxide
US8901016B2 (en) 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
US8334083B2 (en) 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
KR102111702B1 (ko) 2011-04-07 2020-05-15 피코순 오와이 플라즈마 소오스를 갖는 원자층 퇴적
US8298951B1 (en) * 2011-04-13 2012-10-30 Asm Japan K.K. Footing reduction using etch-selective layer
US20130189845A1 (en) * 2012-01-19 2013-07-25 Applied Materials, Inc. Conformal amorphous carbon for spacer and spacer protection applications
US8716149B2 (en) * 2012-05-29 2014-05-06 GlobalFoundries, Inc. Methods for fabricating integrated circuits having improved spacers
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US8815685B2 (en) 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
US9184233B2 (en) 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US9412871B2 (en) 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
KR101674972B1 (ko) * 2013-12-26 2016-11-10 한국과학기술원 나노 스케일 패터닝 방법 및 이로부터 제조된 전자기기용 집적소자
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
CN105470132B (zh) 2014-09-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9818633B2 (en) 2014-10-17 2017-11-14 Lam Research Corporation Equipment front end module for transferring wafers and method of transferring wafers
US9659929B2 (en) 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9991132B2 (en) * 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US9653571B2 (en) * 2015-06-15 2017-05-16 International Business Machines Corporation Freestanding spacer having sub-lithographic lateral dimension and method of forming same
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US20170053793A1 (en) * 2015-08-17 2017-02-23 Tokyo Electron Limited Method and system for sculpting spacer sidewall mask
CN108076667A (zh) 2015-09-18 2018-05-25 英特尔公司 非平面晶体管界面的基于氘的钝化
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US9997631B2 (en) 2016-06-03 2018-06-12 Taiwan Semiconductor Manufacturing Company Methods for reducing contact resistance in semiconductors manufacturing process
US10074543B2 (en) * 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10546748B2 (en) * 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015111668A (ja) * 2013-11-07 2015-06-18 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated 先進のパターニングのためのソフトランディング・ナノラミネート
JP2017531921A (ja) * 2014-10-08 2017-10-26 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 2層aldを用いた正確な限界寸法制御
JP2017191938A (ja) * 2016-04-12 2017-10-19 東京エレクトロン株式会社 自己整列スペーサ形成

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Publication number Publication date
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