JP5223364B2 - プラズマエッチング方法及び記憶媒体 - Google Patents

プラズマエッチング方法及び記憶媒体

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Description

本発明は、金属窒化膜とシリコンを主成分とする膜とを同時にエッチングする技術分野に関する。
トランジスタのゲート絶縁膜においては、デバイスの微細化が進む中で良好なスイッチング性能、大きな増幅率の確保が求められており、そのためこのゲート絶縁膜であるシリコン酸化膜を薄くして静電容量を大きくすることによって、誘電電荷の量を大きくするようにしている。しかし、このシリコン酸化膜を薄くするとリーク電流が増加することから、このシリコン酸化膜の代替品として、高誘電率膜例えばハフニウム（Ｈｆ）を含むハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）などが検討されている。この種の高誘電率膜は、厚膜としながらも誘電電荷の量を大きくすることができ、そのためリーク電流を抑えることができるが、ゲート絶縁膜として用いるとキャリアの固定やゲートの空乏化が引き起こされて、トランジスタにおけるしきい値電圧が高くなってしまうなどといった問題が生じる。
そこで、キャリアの固定やゲートの空乏化といった問題を解決するために、例えば既述のＨｆＳｉＯＮ膜と、ゲート電極としてこれまで用いられてきたポリシリコン膜と、の間に、金属や金属化合物からなるメタルゲート膜を介在させる技術が検討されている。この時、同一基板内のｐ型のトランジスタとｎ型のトランジスタとの両方にこのようなメタルゲート膜を適用しようとすると、夫々に対して異なる材料をメタルゲート膜として用いる必要があり製造プロセスが煩雑になることから、上記のしきい値電圧の上昇が比較的大きなｐ型のトランジスタにのみこのメタルゲート膜を適用したトランジスタ構造が検討されている。
このような構造を図６（ａ）に示すと、基板１００には、ｐ型トランジスタとｎ型トランジスタとを夫々形成するための層構造部１０１、１０２が離間して夫々複数箇所に設けられている。ｐ型トランジスタを形成するための層構造部１０１では、ｎ型シリコン層１０３、ゲート絶縁膜１１３となる高誘電率膜例えばＨｆＳｉＯＮ膜１０４、例えばＴｉＮ（窒化チタン）からなるメタルゲート膜１０５、ポリシリコン膜１０６及びフォトレジストマスク１０８が下側からこの順番で積層されている。メタルゲート膜１０５及びポリシリコン膜１０６は、ゲート電極１０７となる膜である。また、ｎ型トランジスタを形成するための層構造部１０２においては、ｐ型シリコン層１１０、ゲート絶縁膜１１３となる酸化シリコン膜１１１、ゲート電極１０７となるポリシリコン膜１１２及びフォトレジストマスク１０８が下側からこの順番で積層されている。
このような構造の基板１００に対してプラズマエッチングによりフィールド絶縁膜の埋め込み領域を形成するためには、先ずゲート絶縁膜１１３（ＨｆＳｉＯＮ膜１０４及び酸化シリコン膜１１１）の上方側の膜（メタルゲート膜１０５、ポリシリコン膜１０６及びポリシリコン膜１１２）をエッチングし、次いでゲート絶縁膜１１３をエッチングする工程が行われる。前段のエッチング工程においては、メタルゲート膜１０５とポリシリコン膜１１２とが横に並ぶため、これらを同時にエッチングできる処理ガス例えば塩素系のエッチングガスを用いる必要がある。この塩素系のエッチングガスを用いると、酸化シリコン膜１１１に対するポリシリコン膜１１２の選択比が極めて小さくなるので、酸化シリコン膜１１１の局所的な膜減りを抑えるために、メタルゲート膜１０５のエッチングが終了した時つまりＨｆＳｉＯＮ膜１０４が露出した時にポリシリコン膜１１２が残るようにして、その後ポリシリコン膜１１２と酸化シリコン膜１１１との間の選択比を大きく取ることのできる処理ガス例えば臭化水素ガスを用いてポリシリコン膜１１２をエッチングする必要がある。
しかし、上記の塩素系のガスを用いると、ポリシリコン膜１１２に対するメタルゲート膜１０５の選択比を大きく取ることができない。そのため、選択比を大きく取るために例えばエッチングを行うときの処理条件を調整すると、例えば図６（ｂ）に示すように、エッチングの垂直性が悪化しやすい。一方、良好な垂直性が得られるようにエッチングの処理条件を調整すると、メタルゲート膜１０５とポリシリコン膜１１２との間における選択比が小さくなり、同図（ｃ）に示すように、例えば酸化シリコン膜１１１もエッチングされて、ゲート絶縁膜１１３が局所的に薄くなってしまう。このように、ゲート電極１０７の形状と選択比との間にはトレードオフの関係があるので、選択比を大きくするための処理条件の調整幅が極めて狭くなってしまい、選択比を大きく取ることは困難である。
特許文献１〜３には、窒素プラズマを供給することにより基板の処理を行う技術が記載されているが、上記の課題については検討されていない。
特開２００４−１４９８８１号公報（段落００３４〜００３５） 特開２００６−３３２５５５号公報（段落００３２〜００４２） 特開２００７−５６９６号公報（段落００５１〜００５４）
本発明はこのような事情の下になされたものであり、その目的は、横並びに配置された金属窒化膜とシリコン膜とに対してプラズマエッチング処理を行うにあたり、エッチングの垂直性を良好に保ちながらシリコン膜に対する金属窒化膜の選択比を大きくすることのできるプラズマエッチング方法及びこの方法を記憶した記憶媒体を提供することにある。
本発明のプラズマエッチング方法は、
横に並んで配置される第１の下地膜と第２の下地膜との上に夫々金属窒化膜とシリコン膜とが形成されると共に各々の表面が露出している基板の表面を、これら金属窒化膜及びシリコン膜の上層側に各々形成されたフォトレジストマスクを介してプラズマエッチングする方法において、
窒素を含むガスをプラズマ化して得たプラズマを、前記フォトレジストマスクを介して基板の表面に供給して、前記シリコン膜の少なくとも表面部位を窒化する工程と、
次いで、窒化された部位を含むシリコン膜に対する前記金属窒化膜のエッチング選択比が１よりも大きくかつ前記第１の下地膜がエッチングされないかほとんどエッチングされない第１のエッチング用のプラズマを、前記フォトレジストマスクを介して前記基板の表面に供給し、前記金属窒化膜に凹部を形成して前記第１の下地膜を露出させる工程と、
その後、前記第２の下地膜に対する、窒化された部位を含むシリコン膜のエッチング選択比が前記第１のエッチング用のプラズマよりも大きくかつ前記第１の下地膜がエッチングされないかほとんどエッチングされない第２のエッチング用のプラズマを、前記フォトレジストマスクを介して前記基板の表面に供給して、前記シリコン膜に凹部を形成して当該第２の下地膜を露出させる工程と、を含むことを特徴とする。
前記フォトレジストマスクと前記金属窒化膜及び前記シリコン膜との間にシリコンを含む膜が各々積層されている基板に対してプラズマによりエッチングを行って、金属窒化膜とシリコン膜とが横に並びかつ各々の表面が露出する状態を得る工程を更に含んでいても良い。
前記第１の下地膜は、ハフニウム、ジルコニウム、ストロンチウムから選択される金属及び酸素を含む膜であることが好ましい。
前記第１のエッチング用のプラズマは、塩素の活性種を含むことが好ましい。
前記第２の下地膜は、シリコン酸化膜であることが好ましい。
前記第２のエッチング用のプラズマは、臭素の活性種を含むことが好ましい。
本発明の記憶媒体は、
コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
前記コンピュータプログラムは、上記プラズマエッチング方法を実施するようにステップが組まれていることを特徴とする。
本発明によれば、横に並んで配置される第１の下地膜と第２の下地膜との上に夫々金属窒化膜とシリコン膜とが配置されると共に各々の表面が露出している基板の表面を、これら金属窒化膜及びシリコン膜の上層側に各々形成されたフォトレジストマスクを介してプラズマエッチングするにあたり、窒素を含むガスのプラズマをこの基板に供給して、シリコン膜を窒化している。そのため、シリコン膜の硬度が増してエッチングされにくくなるが、金属窒化膜は窒素を多く含んでいるため窒化されないので、シリコン膜に対する金属窒化膜の選択比が大きくなる。従って、窒化処理後に第１の下地膜が露出するまで金属窒化膜及びシリコン膜のエッチングを行うと、シリコン膜の残膜を厚く残すことができる。そのため、その後第２の下地膜に対するシリコン膜の選択比が大きくかつ第１の下地膜がエッチングされない処理ガスのプラズマを用いて、当該シリコン膜の残膜をエッチングすることができるので、凹部を良好な形状に形成すると共に、第２の下地膜の膜減りを抑えることができる。
（ウェハの構成）
本発明のプラズマエッチング方法の実施の形態について、図１〜図４を参照して説明する。先ず、本発明に用いられる基板である半導体ウェハ（以下「ウェハ」という）Ｗについて説明する。図１（ａ）に示すように、このウェハＷには、ｐ型トランジスタを形成するための層構造部１とｎ型トランジスタを形成するための層構造部２（以下、夫々「ｐ型層構造部１」及び「ｎ型層構造部２」という）とが横に並んで夫々複数箇所に設けられている。ｐ型層構造部１においては、例えばシリコン中にリン（Ｐ）などの不純物がドープされたｎ型シリコン層３、高誘電率膜である絶縁膜例えばハフニウム（Ｈｆ）、シリコン（Ｓｉ）、酸素（Ｏ）及び窒素（Ｎ）を含む第１の下地膜であるＨｆＳｉＯＮ膜４、金属窒化膜である窒化チタン膜５、多結晶シリコンからなるシリコン膜６、反射防止膜７及びパターニングされたフォトレジストマスク８が下側からこの順番で積層されている。窒化チタン膜５とシリコン膜６とは、後述のエッチング処理などによりゲート電極９をなす膜である。
また、ｎ型層構造部２においては、例えばシリコン中にホウ素（Ｂ）がドープされたｐ型シリコン層１３、絶縁膜例えばシリコンと酸素とを含む第２の下地膜であるシリコン酸化膜１４、後述のエッチング処理などによりゲート電極１９となる多結晶シリコンからなるシリコン膜１６、反射防止膜７及び同様にパターニングされたフォトレジストマスク８が下側からこの順番で積層されている。ＨｆＳｉＯＮ膜４及びシリコン酸化膜１４の膜厚は例えば２〜１０ｎｍであり、窒化チタン膜５の膜厚は例えば１０〜５０ｎｍ、シリコン膜１６の膜厚、つまり窒化チタン膜５とシリコン膜６との合計膜厚は例えば５０〜１００ｎｍである。
（ウェハの処理）
次に、本発明のプラズマエッチング方法について説明する。先ず、既述のウェハＷに対して、炭素とフッ素とを含むガス例えばＣＦ4ガスと、酸素ガスと、からなる処理ガスを所定の流量で供給し、この処理ガスをプラズマ化することによって、フォトレジストマスク８をマスクとして反射防止膜７をエッチングし、またｐ型層構造部１における窒化チタン膜５が露出するまでシリコン膜６及びシリコン膜１６をエッチングして凹部２０を形成する（図１（ｂ））。このエッチングにより、図２（ａ）に示すように、ｎ型層構造部２ではシリコン膜１６の表面の高さ位置が窒化チタン膜５の表面の高さ位置とほぼ同じ高さとなり、シリコン膜１６の残膜の膜厚が窒化チタン膜５と同程度の薄い膜厚となる。
次いで、このウェハＷに対して窒素（Ｎ）を含むガス例えば窒素（Ｎ2）ガスを所定の流量で供給して、この窒素ガスをプラズマ化する。この窒素ガスのプラズマが凹部２０の底面に露出したシリコン膜１６に到達すると、図２（ｂ）に示すように、窒素がこのシリコン膜１６中のシリコンと結合して、例えば窒化シリコン（Ｓｉ3Ｎ4）からなる窒化膜２１が形成される。このような窒化膜２１は、シリコン膜１６に比べて硬度が高い。従って、シリコン膜１６は、この窒化処理により分子間の結合強度が増加し、エッチャントなどとの反応性が低くなるので、耐エッチング性が向上する。この時、窒素ガスのプラズマがシリコン膜１６の内部にまで拡散していくので、この窒化膜２１は、シリコン膜１６の内部にまで形成され、またシリコン膜１６の残膜の膜厚が既述のように薄いので、図１（ｃ）に示すように、膜厚方向に亘って形成される。一方、凹部２０の底面に露出した窒化チタン膜５には、窒素が含まれているので、既述の窒素ガスのプラズマが当該窒化チタン膜５には入り込みにくくなっており、従ってこの窒化チタン膜５は、この窒素ガスのプラズマに接触しても窒化されない。
そして、塩素（Ｃｌ2）ガスを含む処理ガス例えば塩素ガス、ＣＨＦ3ガス及びアルゴン（Ａｒ）ガスをウェハＷに所定の流量で供給し、図３（ａ）に示すように、この処理ガスをプラズマ化した第１のエッチング用のプラズマにより窒化チタン膜５及び窒化膜２１をエッチングする。この窒化膜２１は、プラズマ中のエッチャントである塩素の活性種などにより窒化チタン膜５と共にエッチングされていくが、上記の窒化処理により窒化チタン膜５よりもエッチングされにくくなっているので、即ち窒化膜２１のエッチング速度が遅くなって、窒化膜２１に対する窒化チタン膜５のエッチング選択比が大きくなるので、同図に示すように、窒化チタン膜５のエッチングが終了してＨｆＳｉＯＮ膜４が露出しても、シリコン酸化膜１４が露出せずに残膜が厚く残る。
また、このエッチングによりＨｆＳｉＯＮ膜４が露出して上記の処理ガスのプラズマに接触するが、このＨｆＳｉＯＮ膜４は、このプラズマによってはエッチングされないかほとんどエッチングされない。従って、このｐ型層構造部１における凹部２０の深さ位置が当該ＨｆＳｉＯＮ膜４の上端位置にて揃えられることとなる。尚、以上のエッチング工程は、メインエッチング工程に相当する。
次に、臭化水素（ＨＢｒ）ガスと酸素ガスとからなる処理ガスをウェハＷに所定の流量で供給し、この処理ガスをプラズマ化した第２のエッチング用のプラズマによりオーバーエッチング工程を行う（図３（ｂ））。この処理ガスのプラズマ中には、エッチャントである臭素の活性種が含まれているので、シリコン膜１６がエッチングされていく。このプラズマは、シリコン酸化膜１４に対するシリコン膜１６のエッチング選択比が無限大であり極めて大きいので、シリコン酸化膜１４の局所的なエッチングや膜減りを生じさせずに窒化膜２１が除去されて、シリコン酸化膜１４が露出する。この時、ＨｆＳｉＯＮ膜４が上記の処理ガスのプラズマに接触するが、このＨｆＳｉＯＮ膜４はこのプラズマによりエッチングされないかほとんどエッチングされない。従って、凹部２０の深さ位置がＨｆＳｉＯＮ膜４及びシリコン酸化膜１４の上端位置において揃えられる。次いで、ＨｆＳｉＯＮ膜４及びシリコン酸化膜１４をプラズマエッチングにより除去して、ｎ型シリコン層３及びｐ型シリコン層１３の表面を露出させる。そして、凹部２０の底面に例えばリンやホウ素の拡散処理を行ってウェル領域２６〜２９を形成し、また凹部２０にフィールド絶縁膜を埋め込み、このフィールド絶縁膜にコンタクトホールを形成して金属を埋め込むことにより、図４に示すｐ型トランジスタ２４とｎ型トランジスタ２５とが形成される。尚、同図ではフィールド絶縁膜の図示を省略している。
（装置構成）
次に、本発明のプラズマエッチング方法を実施するためのプラズマエッチング装置の一例について図５を参照して説明する。このプラズマエッチング装置は、真空チャンバからなる処理容器５１と、この処理容器５１内の底面中央に配設された載置台３０と、処理容器５１の上面部に設けられたプラズマ発生手段である上部電極４０と、を備えている。
処理容器５１の底面の排気口５２には、排気管５４を介して真空ポンプ等を含む真空排気手段５３が接続されている。処理容器５１の壁面には、ウェハＷの搬送口５５が設けられており、この搬送口５５はゲートバルブＧによって開閉可能となっている。尚、処理容器５１は接地されている。
載置台３０は、下部電極３１とこの下部電極３１を下方から支持する支持体３２とからなり、処理容器５１の底面に絶縁部材３３を介して配設されている。載置台３０の上部には、静電チャック３４が設けられており、高圧直流電源３５から電圧が印加されることによって、載置台３０上にウェハＷが静電吸着される。この静電チャック３４には、当該静電チャック３４を上下に貫通する貫通孔３４ａが複数箇所に形成されている。また、載置台３０には、電源３６ａに接続されたヒーター３６が設けられており、載置台３０上のウェハＷを加熱できるように構成されている。また、載置台３０内には、所定の温調媒体が通る温調流路３７が形成されており、エッチング時にはウェハＷを設定温度に維持するように構成されている。
また、載置台３０の内部には、Ｈｅ（ヘリウム）ガス等の熱伝導性ガスをバックサイドガスとして供給するガス流路３８が形成されており、このガス流路３８は、載置台３０の上面の複数箇所で開口している。これらの開口部は、静電チャック３４に設けられた前記貫通孔３４ａと連通している。
前記下部電極３１は、ハイパスフィルタ（ＨＰＦ）３０ａを介して接地されており、例えば周波数が１３．５６ＭＨｚの高周波電源３１ａが整合器３１ｂを介して接続されている。この高周波電源３１ａから供給される高周波は、ウェハＷにバイアス電力を印加することでプラズマ中のイオンをウェハＷ表面に引き込むためのものである。
また、下部電極３１の外周縁には、静電チャック３４を囲むように、フォーカスリング３９が配置され、プラズマ発生時にこのフォーカスリング３９を介してプラズマが載置台３０上のウェハＷに集束するように構成されている。
上部電極４０は、中空状に形成されており、その下面には、処理容器５１内へ処理ガスを分散供給するための多数の孔４１が例えば均等に配置されてガスシャワーヘッドを構成している。また、上部電極４０の上面中央には、ガス供給路であるガス導入管４２が設けられ、このガス導入管４２は、絶縁部材５７を介して処理容器５１の上面中央を貫通している。そして、このガス導入管４２は、上流側において７本に分岐して分岐管４２Ａ〜４２Ｇを形成し、バルブ４３Ａ〜４３Ｇと流量制御部４４Ａ〜４４Ｇとを介してガス供給源４５Ａ〜４５Ｇに接続されている。尚、バルブ４３Ａ〜４３Ｇ及び流量制御部４４Ａ〜４４Ｇは、ガス供給系４６を構成している。
上部電極４０は、ローパスフィルタ（ＬＰＦ）４７を介して接地されており、高周波電源３１ａの高周波よりも周波数の高い高周波例えば６０ＭＨｚの高周波電源４０ａがプラズマ発生手段として整合器４０ｂを介して接続されている。この高周波電源４０ａから供給される高周波は、ガスをプラズマ化するためのものである。
このプラズマエッチング装置には、例えばコンピュータからなる制御部７０が設けられている。この制御部７０はプログラム、メモリ、ＣＰＵからなるデータ処理部などを備えており、前記プログラムには制御部７０からプラズマエッチング装置の各部に制御信号を送り、既述の各ステップを進行させるように命令（各ステップ）が組み込まれている。また、例えばメモリには処理圧力、処理温度、処理時間、ガス流量または電力値などの処理パラメータの値が書き込まれる領域を備えており、ＣＰＵがプログラムの各命令を実行する際これらの処理パラメータが読み出され、そのパラメータ値に応じた制御信号がこのプラズマエッチング装置の各部位に送られることになる。このプログラム（処理パラメータの入力操作や表示に関するプログラムも含む）は、コンピュータ記憶媒体例えばフレキシブルディスク、コンパクトディスク、ハードディスク、ＭＯ（光磁気ディスク）などの記憶部７１に格納されて制御部７０にインストールされる。
（プラズマエッチング装置の作用）
次に、上記のプラズマエッチング装置の作用について説明する。先ず、図示しない基板搬送手段により例えば直径が３００ｍｍサイズのウェハＷを処理容器５１内に搬入し、載置台３０上に載置する。次いで、ゲートバルブＧを閉じると共に、ガス流路３８からバックサイドガスを供給する。そして、真空排気手段５３により処理容器５１内を所定の真空度に保持した後、ガス供給系４６より処理ガスとして例えばＣＦ4ガス及び酸素ガスを所定の流量で供給する。続いて周波数が６０ＭＨｚのプラズマ発生用の高周波を所定の電力となるように上部電極４０に供給して、処理ガスをプラズマ化すると共に、バイアス用の高周波として周波数が１３．５６ＭＨｚの高周波を所定の電力で下部電極３１に供給する。このプラズマによって、既述のように反射防止膜７、シリコン膜６及びシリコン膜１６がエッチングされる。
次いで、高周波及び処理ガスの供給を停止して、処理容器５１内を真空排気する。そして、窒素ガスを所定の流量例えば３００ｓｃｃｍで処理容器５１内に供給すると共に、この処理容器５１内を所定の真空度例えば１．３３Ｐａ（１０ｍＴｏｒｒ）に設定する。また、上部電極４０及び下部電極３１から所定の電力例えば夫々１００Ｗ及び５０Ｗの高周波を供給し、同様に窒素ガスをプラズマ化して、既述のようにシリコン膜１６を窒化する。
その後、高周波及び処理ガスの供給を停止し、処理容器５１内を真空排気して、処理ガスとして塩素ガス、ＣＨＦ3ガス及びアルゴンガスを所定の流量例えば夫々８０、４０、１８０ｓｃｃｍで処理容器５１内に供給すると共に、処理容器５１内を所定の真空度例えば１．３３Ｐａ（１０ｍＴｏｒｒ）に設定する。そして、上部電極４０及び下部電極３１から所定の電力例えば夫々１００Ｗ及び５０Ｗを供給し、処理ガスをプラズマ化する。このプラズマをウェハＷに供給することにより、既述のように窒化チタン膜５及び窒化膜２１をエッチングする。
そして、同様に高周波及び処理ガスの供給を停止して処理容器５１内を真空排気し、処理ガスを臭化水素ガスと酸素ガスとに切り替えて所定の流量例えば夫々２００、１５ｓｃｃｍで処理容器５１内に供給すると共に、処理容器５１内を所定の真空度例えば４．０Ｐａ（３０ｍＴｏｒｒ）に設定する。また、上部電極４０及び下部電極３１から所定の電力例えば夫々２００Ｗ及び１００Ｗを供給し、処理ガスをプラズマ化する。そしてこのプラズマをウェハＷに供給することにより、既述のようにオーバーエッチング工程を行う。その後、高周波及び処理ガスの供給を停止して処理容器５１内を真空排気し、ウェハＷをこの処理容器５１内から搬出する。
上述の実施の形態によれば、横並びに配置されたＨｆＳｉＯＮ膜４とシリコン酸化膜１４との上に夫々形成された窒化チタン膜５とシリコン膜１６とに凹部２０を形成するにあたり、先ず窒化チタン膜５が露出するまで当該窒化チタン膜５の上方のシリコン膜６及びシリコン膜１６のエッチングを行い、次いでウェハＷに窒素ガスのプラズマを供給している。この窒素ガスのプラズマにより、窒化チタン膜５の側方のシリコン膜１６が窒化されて窒化膜２１となるが、窒素の多く含まれている窒化チタン膜５は窒化されない。そのため、シリコン膜１６（窒化膜２１）の硬度が増してエッチングされにくくなるので、シリコン膜１６（窒化膜２１）に対する窒化チタン膜５の選択比を大きくすることができる。従って、既述のようにＨｆＳｉＯＮ膜４が露出するまで窒化チタン膜５のエッチングを行っても、シリコン膜１６（窒化膜２１）の残膜を厚く残すことができる。
そのため、その後オーバーエッチング工程を行うにあたり、シリコン酸化膜１４に対するシリコン膜１６の選択比が大きく、またＨｆＳｉＯＮ膜４をエッチングしないかほとんどエッチングしない臭化水素ガスを用いることができるので、シリコン酸化膜１４の膜減りを抑えると共に、凹部２０の深さ位置をウェハＷの面内においてＨｆＳｉＯＮ膜４及びシリコン酸化膜１４の上端位置にて揃えることができる。
また、上記のようにシリコン膜１６（窒化膜２１）の残膜を厚く残すことができるので、窒化チタン膜５及び窒化膜２１をエッチングするときの処理条件の調整幅が広がり、従って凹部２０の形状が良好となるように、つまりゲート電極９、１９が垂直となるようにエッチングすることができる。
更に、上記の窒化処理に用いた窒素ガスは、凹部２０の形状やシリコン膜１６以外の膜に対して影響を及ぼさないので、既述のように良好な形状の凹部２０を形成することができる。
尚、シリコン膜１６を窒化するためのガスとしては、希釈ガスとしてアルゴンガスなどの不活性ガスと共に供給するようにしても良く、また例えばアンモニア（ＮＨ3）ガスなどの窒素（Ｎ）を含むガスでもよい。また、上記の窒化チタン膜５としては、既述の窒素のプラズマにより窒化されない金属窒化膜であれば良い。更に、シリコン膜６、１６としては、夫々異なる材質でも良いし、またシリコン膜１６はシリコンが主成分であれば他の元素を含んでいても良い。更にまた、上記の例では高誘電率膜としてＨｆＳｉＯＮ膜４を例に挙げて説明したが、ハフニウム以外にもジルコニウム、ストロンチウムから選択される金属と酸素とを含む膜を窒化チタン膜５の下層のゲート絶縁膜として用いても良い。また、上記の例においては、シリコン膜１６を膜厚方向に亘って窒化したが、シリコン膜１６の少なくとも表面部位を窒化するようにすれば良い。
また、上記の例においては窒化チタン膜５及び窒化膜２１をエッチングするにあたり、処理ガスとして塩素ガス、ＣＨＦ3ガス及びアルゴンガスを用いたが、塩素ガスを含む処理ガス例えば塩素ガス及びアルゴンガスなどを用いるようにしても良い。
次に、本発明の効果を確かめるために行った実験について説明する。実験には既述の図１（ａ）に示す構造のウェハＷを２枚用いて、既述のプラズマエッチング装置において窒化チタン膜５の上端面までウェハＷのエッチングを行い、その後一方のウェハＷには以下に示す条件において窒化処理を行い、他方のウェハＷには窒化処理を行わなかった。
続いて、以下のエッチング条件において上記のウェハＷの窒化チタン膜５を夫々エッチングして、この時の当該窒化チタン膜５とシリコン膜１６（窒化膜２１）との選択比を算出した。この選択比は、プラズマエッチング装置に設けられたエッチング終了時期測定手段（図５中では図示を省略している）を用いて、エッチングを開始した時から凹部２０の底面の高さ位置がＨｆＳｉＯＮ膜４及びシリコン酸化膜１４の上面に到達した時までに要したエッチング時間を夫々測定し、このエッチング時間の比（窒化チタン膜５のエッチング時間÷シリコン膜１６（窒化膜２１）のエッチング時間）を計算することにより算出した。
（窒化処理条件）
処理圧力：１．３３Ｐａ（１０ｍＴｏｒｒ）
上部電極４０に供給する電力：５００Ｗ
下部電極３１に供給する電力：７００Ｗ
ガス：窒素（Ｎ2）ガス＝３００ｓｃｃｍ
処理時間：６０秒
（エッチング条件）
処理圧力：１．３３Ｐａ（１０ｍＴｏｒｒ）
上部電極４０に供給する電力：１００Ｗ
下部電極３１に供給する電力：５０Ｗ
処理ガス：塩素ガス／ＣＨＦ3ガス／アルゴンガス＝８０／４０／１８０ｓｃｃｍ
（実験結果）
窒化処理を行ったウェハＷと窒化処理を行わなかったウェハＷについて、上記の選択比を算出したところ、以下の結果が得られた。
窒化処理あり：６．５
窒化処理なし：５．５
従って、窒化処理を行うことにより、窒化チタン膜５に対するシリコン膜１６のエッチング速度が遅くなることが分かった。そのため、エッチング条件の調整幅が広がり、例えば凹部２０を垂直に形成するための条件設定が容易になると考えられる。
尚、この窒化処理と窒化チタン膜５のエッチングとを行ってＨｆＳｉＯＮ膜４が露出したウェハＷに対して、以下の条件においてオーバーエッチングを行ったところ、ＨｆＳｉＯＮ膜４についてはエッチングされなかった。そのため、ｐ型層構造部１及びｎ型層構造部２のいずれにおいても凹部２０の深さ位置がＨｆＳｉＯＮ膜４及びシリコン酸化膜１４の上面位置において揃えられ、局所的なゲート絶縁膜の膜減りは確認されなかった。
（エッチング条件）
処理圧力：４．０Ｐａ（３０ｍＴｏｒｒ）
上部電極４０に供給する電力：２００Ｗ
下部電極３１に供給する電力：１００Ｗ
処理ガス：臭化水素ガス／酸素ガス＝２００／１５ｓｃｃｍ
本発明のエッチング方法における工程の一部を示す模式図である。 上記のエッチング方法における工程の一部を示す模式図である。 上記のエッチング方法における工程の一部を示す模式図である。 上記のエッチング方法により形成される構造の一例を示す模式図である。 上記のエッチング方法を実施するためのエッチング装置の一例を示す縦断面図である。 従来の方法によりエッチングする時の基板の様子を示す概略図である。
符号の説明
１ ｐ型層構造部
２ ｎ型層構造部
４ ＨｆＳｉＯＮ膜
５ 窒化チタン膜
６ シリコン膜
１４ シリコン酸化膜
１６ シリコン膜
２０ 凹部
２１ 窒化膜

Claims (7)

  1. 横に並んで配置される第１の下地膜と第２の下地膜との上に夫々金属窒化膜とシリコン膜とが形成されると共に各々の表面が露出している基板の表面を、これら金属窒化膜及びシリコン膜の上層側に各々形成されたフォトレジストマスクを介してプラズマエッチングする方法において、
    窒素を含むガスをプラズマ化して得たプラズマを、前記フォトレジストマスクを介して基板の表面に供給して、前記シリコン膜の少なくとも表面部位を窒化する工程と、
    次いで、窒化された部位を含むシリコン膜に対する前記金属窒化膜のエッチング選択比が１よりも大きくかつ前記第１の下地膜がエッチングされないかほとんどエッチングされない第１のエッチング用のプラズマを、前記フォトレジストマスクを介して前記基板の表面に供給し、前記金属窒化膜に凹部を形成して前記第１の下地膜を露出させる工程と、
    その後、前記第２の下地膜に対する、窒化された部位を含むシリコン膜のエッチング選択比が前記第１のエッチング用のプラズマよりも大きくかつ前記第１の下地膜がエッチングされないかほとんどエッチングされない第２のエッチング用のプラズマを、前記フォトレジストマスクを介して前記基板の表面に供給して、前記シリコン膜に凹部を形成して当該第２の下地膜を露出させる工程と、を含むことを特徴とするプラズマエッチング方法。
  2. 前記フォトレジストマスクと前記金属窒化膜及び前記シリコン膜との間にシリコンを含む膜が各々積層されている基板に対してプラズマによりエッチングを行って、金属窒化膜とシリコン膜とが横に並びかつ各々の表面が露出する状態を得る工程を更に含むことを特徴とする請求項１に記載のプラズマエッチング方法。
  3. 前記第１の下地膜は、ハフニウム、ジルコニウム、ストロンチウムから選択される金属及び酸素を含む膜であることを特徴とする請求項１または２に記載のプラズマエッチング方法。
  4. 前記第１のエッチング用のプラズマは、塩素の活性種を含むことを特徴とする請求項１ないし３のいずれか一つに記載のプラズマエッチング方法。
  5. 前記第２の下地膜は、シリコン酸化膜であることを特徴とする請求項１ないし４のいずれか一つに記載のプラズマエッチング方法。
  6. 前記第２のエッチング用のプラズマは、臭素の活性種を含むことを特徴とする請求項５に記載のプラズマエッチング方法。
  7. コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
    前記コンピュータプログラムは、請求項１ないし６のいずれか一つに記載のプラズマエッチング方法を実施するようにステップが組まれていることを特徴とする記憶媒体。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5250476B2 (ja) * 2009-05-11 2013-07-31 株式会社日立ハイテクノロジーズ ドライエッチング方法
US8501628B2 (en) * 2010-03-23 2013-08-06 Tokyo Electron Limited Differential metal gate etching process
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10515815B2 (en) * 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004149881A (ja) * 2002-10-31 2004-05-27 Applied Materials Inc プラズマ処理装置及び方法
JP4522916B2 (ja) * 2005-06-27 2010-08-11 東京エレクトロン株式会社 プラズマ窒化処理方法、制御プログラム、コンピュータ記憶媒体およびプラズマ処理装置
US7431795B2 (en) * 2004-07-29 2008-10-07 Applied Materials, Inc. Cluster tool and method for process integration in manufacture of a gate structure of a field effect transistor
JP4509864B2 (ja) * 2005-05-30 2010-07-21 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP2007036116A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 半導体装置の製造方法
JP4589219B2 (ja) * 2005-11-16 2010-12-01 シャープ株式会社 半導体装置の製造方法
JP4849881B2 (ja) * 2005-12-08 2012-01-11 株式会社日立ハイテクノロジーズ プラズマエッチング方法
US20070152276A1 (en) * 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US7815814B2 (en) * 2007-03-23 2010-10-19 Tokyo Electron Limited Method and system for dry etching a metal nitride
US20080242072A1 (en) * 2007-03-26 2008-10-02 Texas Instruments Incorporated Plasma dry etch process for metal-containing gates

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