KR20200105531A - 다중 패터닝 프로세스에서 원자 층 증착을 사용한 스페이서 프로파일 제어 - Google Patents

다중 패터닝 프로세스에서 원자 층 증착을 사용한 스페이서 프로파일 제어 Download PDF

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Abstract

멀티-패터닝 프로세스들에서 원자 층 증착 (ALD: atomic layer deposition) 을 사용한 스페이서 프로파일 제어를 위한 방법들 및 장치들이 본 명세서에 기술된다. 실리콘 옥사이드 스페이서가 멀티-패터닝 스킴에서 기판의 패터닝된 코어 재료 및 타깃 층 위에 증착된다. 제 1 두께의 실리콘 옥사이드 스페이서가 산화 시간, 플라즈마 전력, 및 기판 온도를 포함하는 제 1 산화 조건 하에서 복수의 ALD 사이클들에 의해 증착된다. 제 2 두께의 실리콘 옥사이드 스페이서가 제 2 산화 조건 하에서 복수의 ALD 사이클들에 의해 증착되고, 제 2 산화 조건은 하나 이상의 파라미터들에 의해 제 1 산화 조건과 상이하다. 패터닝된 코어 재료를 에칭한 후, 발생되는 실리콘 옥사이드 스페이서의 프로파일은 제 1 산화 조건 및 제 2 산화 조건에 적어도 부분적으로 종속된다.

Description

다중 패터닝 프로세스에서 원자 층 증착을 사용한 스페이서 프로파일 제어
관련 출원들에 대한 교차 참조
본 출원은 2018년 1월 26일 출원되고, 명칭이 "SPACER PROFILE CONTROL USING ATOMIC LAYER DEPOSITION IN A MULTIPLE PATTERNING PROCESS"인 미국 특허 출원 번호 제 15/881,506 호의 우선권의 이익을 주장하고, 이는 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용된다.
본 개시는 일반적으로 반도체 디바이스들의 제조시 다중 패터닝 프로세스들 (multiple patterning processes) 에 관한 것이고, 보다 구체적으로 다중 패터닝 프로세스들에서 원자 층 증착 (atomic layer deposition) 을 사용한 스페이서들 및 마스크들의 프로파일 제어에 관한 것이다.
발전된 IC들의 제조는 종종 반도체들의 대량 생산시 작은 피처들의 패터닝을 수반한다. 다중 패터닝 기법들은 193 ㎚ 액침 리소그래피와 같은 리소그래픽 기법들에 기초하여 피처 사이즈 스케일링을 인에이블할 수도 있다. 자기-정렬된 더블 패터닝은 다중 패너팅 기법의 일 예이다.
본 개시는 복수의 스페이서들의 경사를 제어하기 위한 방법에 관련된다. 방법은 플라즈마 챔버에서, 패터닝된 코어 재료 및 패터닝된 코어 재료 아래의 타깃 층을 포함하는 기판 상에 원자 층 증착 (atomic layer deposition; ALD) 에 의해 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계, 및 플라즈마 챔버에서, ALD에 의해 기판 상에 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계를 포함한다. ALD에 의해 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계는 기판을 실리콘 함유 전구체의 제 1 도즈에 노출하고 제 1 산화 조건 하에서 기판을 산화제의 플라즈마에 노출하는 것을 포함한다. ALD에 의해 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계는 기판을 실리콘 함유 전구체의 제 2 도즈에 노출하고 제 2 산화 조건 하에서 기판을 산화제의 플라즈마에 노출하는 것을 포함하고, 제 2 산화 조건은 제 1 산화 조건과 상이하다. 방법은 플라즈마 챔버에서, 실리콘 옥사이드 스페이서 층으로부터 복수의 스페이서들을 형성하도록 패터닝된 코어 재료를 에칭하는 단계를 더 포함하고, 복수의 스페이서들은 타깃 층의 마스크로서 역할을 한다 (serve).
일부 구현예들에서, 제 2 산화 조건은 다음: (1) 산화 시간, (2) RF (radio-frequency) 전력, 및 (3) 기판 온도 중 하나 이상이 제 1 산화 조건과 상이하다. 일부 구현예들에서, 제 2 산화 조건은 제 2 산화 시간 및 제 2 RF 전력을 포함하고, 제 1 산화 조건은 제 1 산화 시간 및 제 1 RF 전력을 포함하고, 제 2 산화 시간은 제 1 산화 시간보다 길고 제 2 RF 전력은 제 1 RF 전력보다 크다. 일부 구현예들에서, 제 2 산화 조건은 제 2 산화 시간 및 제 2 RF 전력을 포함하고, 제 1 산화 조건은 제 1 산화 시간 및 제 1 RF 전력을 포함하고, 제 2 산화 시간은 제 1 산화 시간보다 짧고 제 2 RF 전력은 제 1 RF 전력보다 작다. 일부 구현예들에서, 제 2 산화 조건은 제 2 기판 온도를 포함하고, 제 1 산화 조건은 제 1 기판 온도를 포함하고, 제 2 기판 온도는 제 1 기판 온도와 상이하다. 방법은 기판 지지부의 온도를 제 1 기판 온도로부터 제 2 기판 온도로 램핑하는 (ramping) 단계를 더 포함할 수도 있다. 일부 구현예들에서, 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계, 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계, 및 패터닝된 코어 재료를 에칭하는 단계는 단계들 사이에 진공 파괴 (vacuum break) 를 도입하지 않고 플라즈마 챔버에서 발생한다. 일부 구현예들에서, 플라즈마 챔버의 압력은 약 1 mTorr 내지 약 100 mTorr이다. 일부 구현예들에서, 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계는: (ⅰ) 기판을 실리콘 함유 전구체의 제 1 도즈에 노출하는 단계, 및 (ⅱ) 제 1 산화 조건 하에서 기판을 상기 산화제의 플라즈마에 노출하는 단계의 사이클들을 X 회 적용하는 것을 포함하고, 그리고 상기 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계는: (ⅲ) 기판을 실리콘 함유 전구체의 제 2 도즈에 노출하는 단계, 및 (ⅳ) 제 2 산화 조건 하에서 기판을 상기 산화제의 플라즈마에 노출하는 단계의 사이클들을 Y 회 적용하는 것을 포함하고, X 및 Y는 서로 상이한 정수 값들이다. 제 1 산화 조건은 제 1 산화 시간을 포함할 수도 있고 그리고 제 2 산화 조건은 제 2 산화 시간을 포함할 수도 있고, 제 1 산화 시간은 X 회의 사이클들에 걸쳐 점진적으로 변화하고 그리고 제 2 산화 시간은 Y 회의 사이클들에 걸쳐 점진적으로 변화한다. 일부 구현예들에서, 제 1 산화 조건은 제 1 RF 전력을 포함할 수도 있고 그리고 제 2 산화 조건은 제 2 RF 전력을 포함할 수도 있고, 제 1 RF 전력은 X 회의 사이클들에 걸쳐 점진적으로 변화하고 그리고 제 2 RF 전력은 Y 회의 사이클들에 걸쳐 점진적으로 변화한다. 일부 구현예들에서, 복수의 스페이서들 각각의 상부 부분은 경사를 갖고, 경사는 제 1 산화 조건 및 제 2 산화 조건에 적어도 부분적으로 종속된다.
본 개시는 또한 복수의 실리콘 옥사이드 스페이서들의 경사를 제어하기 위한 장치에 관련된다. 장치는 플라즈마 챔버, 플라즈마 챔버에 커플링되고 플라즈마 챔버로 RF 전력을 전달하도록 구성된 RF 전력 공급부, 플라즈마 챔버에서 기판을 지지하기 위한 기판 지지부로서, 기판은 패터닝된 코어 재료 및 패터닝된 코어 재료 아래의 타깃 층을 포함하는, 기판 지지부, 및 제어기를 포함한다. 제어기는, (ⅰ) 플라즈마 챔버에서, 기판 상에 ALD에 의해 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하기 위한 동작으로서, ALD에 의해 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 동작은 기판을 실리콘 함유 전구체의 제 1 도즈에 노출하고 제 1 산화 조건 하에서 기판을 산화제의 플라즈마에 노출하는 것을 포함하는, 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하기 위한 동작; (ⅱ) 플라즈마 챔버에서, ALD에 의해 제 1 두께의 실리콘 옥사이드 스페이서 층 상에 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하기 위한 동작으로서, ALD에 의해 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 동작은 기판을 실리콘 함유 전구체의 제 2 도즈에 노출하고 제 2 산화 조건 하에서 기판을 산화제의 플라즈마에 노출하고, 제 2 산화 조건은 제 1 산화 조건과 상이한, 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하기 위한 동작; 및 (ⅲ) 플라즈마 챔버에서, 실리콘 옥사이드 스페이서 층으로부터 복수의 실리콘 옥사이드 스페이서들을 형성하도록 패터닝된 코어 재료를 에칭하기 위한 동작으로서, 복수의 실리콘 옥사이드 스페이서들은 타깃 층의 마스크로서 역할을 하는, 패터닝된 코어 재료를 에칭하기 위한 동작을 수행하기 위한 인스트럭션들을 제공하도록 구성된다.
일부 구현예들에서, 제 2 산화 조건은 다음: (1) 산화 시간, (2) RF 전력, 및 (3) 기판 온도 중 하나 이상이 제 1 산화 조건과 상이하다. 일부 구현예들에서, 복수의 실리콘 옥사이드 스페이서들 각각의 상부 부분은 경사를 갖고, 경사는 제 1 산화 조건 및 제 2 산화 조건에 적어도 부분적으로 종속된다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 일부 구현예들에 따른 에칭 동작들 및 ALD 동작들을 수행하기 위한 예시적인 프로세싱 장치의 개략도이다.
도 2a 내지 도 2i는 일부 구현예들에 따른 예시적인 다중 패터닝 스킴에서 기판들의 개략적인 예시들이다.
도 3은 실리콘 옥사이드 막을 증착할 때 복수의 ALD 사이클들에 대한 예시적인 타이밍 시퀀스도를 도시한다.
도 4a는 일부 구현예들에 따른 제 1 산화 조건 하에서 실리콘 옥사이드 막을 증착할 때 단일 ALD 사이클에 대한 예시적인 타이밍 시퀀스도를 도시한다.
도 4b는 일부 구현예들에 따른 제 2 산화 조건 하에서 실리콘 옥사이드 막을 증착할 때 단일 ALD 사이클에 대한 예시적인 타이밍 시퀀스도를 도시한다.
도 5는 일부 구현예들에 따른 ALD 및 에칭에 의해 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 6a 내지 도 6d는 일부 구현예들에 따른 양의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 다양한 스테이지들의 개략적인 예시들이다.
도 7a 내지 도 7d는 일부 구현예들에 따른 음의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 다양한 스테이지들의 개략적인 예시들이다.
도 8a 내지 도 8d는 일부 구현예들에 따른 수직 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 다양한 스테이지들의 개략적인 예시들이다.
도 9는 일부 구현예들에 따른 다중 패터닝 스킴에서 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 방법의 다양한 동작들을 도시하는 프로세스 흐름도를 도시한다.
도 10a는 비정질 탄소 코어의 제거 후 양의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들의 이미지를 도시한다.
도 10b는 비정질 탄소 코어의 제거 후 음의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들의 이미지를 도시한다.
도 11a는 스핀-온 탄소 코어의 제거 후 양의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들의 이미지를 도시한다.
도 11b는 스핀-온 탄소 코어의 제거 후 음의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들의 이미지를 도시한다.
도입
이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하도록 개진된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 특정한 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위에 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것이 이해될 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.
통합된 에칭/ALD 프로세싱 장치
피처 사이즈들이 축소되고, 피치는 보다 작아지고, CMOS (complementary metal-oxide-semiconductor) 기술은 보다 작은 노드들로 스케일링 (scale) 됨에 따라, 박형의 컨포멀한 증착 기법들이 계속해서 중요성을 얻을 것이다. ALD (atomic layer deposition) 는 ALD가 재료의 단일 박층을 증착하고, 막 형성 화학 반응 자체 이전에 기판 표면 상에 흡착할 수도 있는 하나 이상의 전구체 반응물질들의 양으로 두께가 제한된다는 (즉, 흡착이 제한되는 층을 형성) 사실로 인해 박형의 컨포멀한 막들의 증착에 잘 맞는 (well-suited) 막 형성 기법이다. ALD에 의해 형성된 층 각각은 박형이고 컨포멀하고, 발생하는 막은 아래에 놓인 디바이스 구조체들 및 피처들의 형상을 따른다 (conform).
종래에, ALD 프로세스 및 에칭 프로세스는 별도의 툴들 또는 플랫폼들 상에서 수행된다. 예를 들어, ALD 챔버들은 에칭 프로세스들을 실행하지 않고, 에칭 챔버들은 ALD 프로세스들을 실행하지 않는다. 증착 프로세스를 실행하는 플라즈마 에칭 챔버들은 컨포멀 (conformal) 하지 않고 종횡비 종속인 막들을 형성하기 위한 플라즈마 유도된 증착 프로세스를 사용한다.
도 1은 일부 구현예들에 따른 에칭 동작 및 ALD 동작을 수행하기 위한 예시적인 프로세싱 장치의 개략도이다. 프로세싱 장치 (100) 는 유도 커플링 플라즈마 프로세싱 장치일 수도 있다. 프로세싱 장치 (100) 는 플라즈마 에칭 챔버와 같은 플라즈마 챔버 (132) 를 포함한다. 일부 구현예들에서, CA, Fremont 소재의 Lam Research Corporation에 의해 생산된 Kiyo® 반응기는 플라즈마 에칭 챔버로서 사용될 수도 있는 적합한 반응기의 예이다.
에칭 동작 및 ALD 동작을 수행하기 위한 프로세싱 장치 (100) 에 관한 상세들은 2017년 8월 4일 출원되고, 명칭이 "INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCH CHAMBER AND IN-SITU ETCH-ALP METHOD"인 Zhou 등의 미국 특허 출원 번호 제 15/669,871 호에 기술되고, 이는 전체가 모든 목적들을 위해 참조로서 인용된다.
플라즈마 챔버 (132) 는 챔버 벽들 (114) 및 윈도우 (106) 에 의해 규정될 수도 있는 전체 챔버 구조를 포함할 수도 있다. 윈도우 (106) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 일부 구현예들에서, 플라즈마 챔버 (132) 는 플라즈마 챔버 (132) 내부에 배치된 기판 지지부 (116) 를 포함한다. 일부 구현예들에서, 기판 지지부 (116) 는 증착/에칭 프로세스가 수행될 때 기판 (112) 을 지지하기 위한 정전 척이다. 정전 척은 기판 (112) 을 척킹 (chucking) 및 디척킹 (dechucking) 하기 위한 정전 전극들을 포함할 수도 있다. 필터 및 DC 클램프 전력 공급부 (미도시) 는 이 목적을 위해 제공될 수도 있다. 기판 지지부 (116) 로부터 기판 (112) 을 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수도 있다. 기판 지지부 (116) 는 기판 (112) 을 수용하고 홀딩하도록 구성된다.
일부 구현예들에서, 기판 지지부 (116) 는 기판 (112) 을 가열하기 위한 히터 (미도시) 를 포함할 수도 있다. 기판 지지부 (116) 는 약 20 ℃ 내지 약 150 ℃와 같은 상승된 온도들로 동작할 수도 있다. 온도는 프로세스 동작 및 구체적인 레시피에 종속될 것이다. 일부 구현예들에서, 플라즈마 챔버 (132) 는 또한 약 1 mTorr 내지 약 1 Torr의 압력들과 같은, 특정한 압력들에서 동작할 수도 있다.
일부 구현예들에서, 프로세싱 장치 (100) 는 기판 지지부 (116) 를 바이어싱/대전하기 위해 사용될 수도 있는 RF (radio-frequency) 전력 공급부 (120) 를 포함할 수도 있다. RF 전력 공급부 (120) 는 하나 이상의 RF 생성기들에 의해 규정될 수도 있다. 복수의 RF 생성기들이 제공되면, 상이한 주파수들이 다양한 튜닝 특성들을 달성하도록 사용될 수도 있다. 바이어스 매칭 회로 (118) 가 RF 전력 공급부 (120) 와 기판 지지부 (116) 사이에 커플링된다. 이러한 방식으로, RF 전력 공급부 (120) 는 기판 지지부 (116) 에 연결된다.
코일 (134) 이 윈도우 (106) 위에 위치된다. 코일 (134) 은 전기적으로 도전성 재료로 제조될 수도 있고, 적어도 1 회의 완전한 턴 (turn) 을 포함한다. 도 1에 도시된 코일 (134) 은 적어도 3 회의 턴들을 포함한다. RF 전력 공급부 (121) 는 코일 (134) 로 RF 전력을 공급하도록 구성된다. 매칭 회로 (102) 가 RF 전력 공급부 (121) 와 코일 (134) 사이에 커플링된다. 이러한 방식으로, RF 전력 공급부 (121) 는 코일 (134) 에 연결된다. 일부 구현예들에서, 선택가능한 Faraday 차폐부 (미도시) 는 코일 (134) 과 윈도우 (106) 사이에 위치된다. Faraday 차폐부는 코일 (134) 에 대해 이격된 관계로 유지될 수도 있다. Faraday 차폐부는 윈도우 (106) 바로 위에 배치될 수도 있다. Faraday 차폐부는 금속 또는 다른 종이 플라즈마 챔버 (132) 의 윈도우 (106) 상에 증착되는 것을 방지할 수도 있다.
RF 전류로 하여금 코일 (134) 을 통해 흐르게 하도록 RF 전력 공급부 (121) 로부터 코일 (134) 로 RF 전력이 공급된다. 코일 (134) 을 통해 흐르는 RF 전류는 코일 (134) 을 중심으로 전자기장을 생성할 수도 있다. 전자기장은 플라즈마를 생성하기 위해 플라즈마 챔버 (132) 내에 존재하는 가스(들)에 대해 작용하는 플라즈마 챔버 (132) 내에서 유도 전류를 생성한다. 플라즈마로부터 다양한 이온들 및/또는 라디칼들은 증착 동작 또는 에칭 동작을 수행하도록 기판 (112) 과 상호작용할 수도 있다.
일부 구현예들에서, 프로세싱 장치 (100) 는 선택가능하게 (optionally) 플라즈마 챔버 (132) 를 상부 부분 및 하부 부분으로 분할하도록 사용될 수도 있는 플라즈마 그리드 (미도시) 를 포함한다. 플라즈마 그리드는 플라즈마 챔버 (132) 의 하부 부분 내로 고온 전극들의 양을 제한하도록 사용될 수도 있다. 일부 구현예들에서, 프로세싱 장치 (100) 는 플라즈마 챔버 (132) 의 하부 부분에 존재하는 플라즈마가 이온-이온 플라즈마이고 플라즈마 챔버 (132) 의 상부 부분에 존재하는 플라즈마가 전자-이온 플라즈마이도록 동작하게 설계된다.
프로세스 가스들은 플라즈마 챔버 (132) 의 상단부로부터 제 1 가스 주입기 (104) 를 통해 그리고/또는 플라즈마 챔버 (132) 의 측면으로부터 제 2 가스 주입기 (110) 를 통해 플라즈마 챔버 (132) 내로 도입될 수도 있다. 프로세스 가스들은 기화된 액체 전구체들 또는 프로세싱 장치 (100) 의 업스트림의 고체 소스 증발기 (미도시) 에서 기화될 수도 있는, 기화된 고체 전구체들을 포함할 수도 있다. 하나 이상의 반응물질 가스들은 제 1 가스 주입기 (104) 및/또는 제 2 가스 주입기 (110) 를 통해 공급될 수도 있다. 일부 구현예들에서, 가스 주입기들 (104, 110) 은 샤워헤드들에 의해 대체될 수도 있다. 부가적인 가스 공급부 또는 다른 가스 공급부가 다양한 타입들의 동작들을 위해 상이한 가스들을 플라즈마 챔버 (132) 로 공급하기 위해 제공될 수도 있다는 것이 이해될 것이다.
플라즈마 챔버 (132) 내로 가스(들)를 주입하는 다양한 방식들은 프로세스 가스들, 기화된 액체 전구체들, 및/또는 기화된 고체 전구체들이 다양한 위치들로부터 플라즈마 챔버 (132) 내로 제공될 수도 있다는 것을 도시한다. 일부 구현예들에서, 제 1 가스 주입기 (104) 만이 사용된다. 일부 다른 구현예들에서, 제 2 가스 주입기 (110) 만이 사용된다. 일부 다른 구현예들에서, 제 1 가스 주입기 (104) 및 제 2 가스 주입기 (110) 모두가 사용된다. 일부 구현예들에서, 매니폴드들 (122) 은 상이한 가스 라인들 각각에 어떤 가스들이 공급되는지 제어한다. 매니폴드들 (122) 은 임의의 타입의 가스 (반응물질, 캐리어, 전구체, 등) 로 하여금 임의의 상이한 가스 라인들로부터 제공되게 한다. 일부 구현예들에서, 캐리어 가스들은 산소 (O2), 질소 (N2), 아르곤 (Ar) 및 헬륨 (He) 과 같은, 가스들을 포함할 수 있다. 가스들은 혼합하지 않고, 플라즈마 챔버 (132) 내로 도입될 수도 있고, 또는 플라즈마 챔버 (132) 내로 도입 전에 다른 가스들과 혼합될 수도 있다.
매니폴드들 (122) 은 전달 시스템 (128) 의 각각의 전달 시스템들로부터의 출력들을 선택, 스위칭, 및/또는 혼합하기 위해 사용될 수도 있다. 전달 시스템 (128) 은, 일부 구현예들에서, 에칭 가스 전달 시스템 (127) 및 액체 전달 시스템 (129) 을 포함할 수도 있다. 에칭 가스 전달 시스템 (127) 은 에천트 가스들을 출력하도록 구성될 수도 있다. 에천트 가스들의 예들은 이로 제한되는 것은 아니지만, 염소 (Cl2), 수소 브로마이드 (HBr), 및 설퍼 헥사플루오라이드 (SF6) 를 포함한다. 액체 전달 시스템 (129) 은 ALD 프로세스에서 기화되고 증기로 전달되는 액체 전구체를 제공하도록 구성될 수도 있다. 기화된 액체 전구체는 플라즈마 챔버 (132) 내로 도입될 수도 있고 기판 (112) 의 표면 상으로 흡착될 수도 있다. 흡착된 전구체는 플라즈마를 사용하여 흡착이 제한되는 양의 막을 형성하도록 변환될 수도 있다. 예시적인 액체 전구체가 화학식 CxHyNzOaSib의 화학적 조성을 가질 수도 있다.
진공 펌프 (130) 가 플라즈마 챔버 (132) 에 연결되고 플라즈마 챔버 (132) 로부터 프로세스 가스들을 인출하고 플라즈마 챔버 (132) 내에서 특정한 압력을 유지하도록 사용될 수도 있다. 밸브 (126) 가 플라즈마 챔버 (132) 에 적용될 진공 흡입량을 제어하기 위해 배기구 (124) 와 진공 펌프 (130) 사이에 배치될 수도 있다. 일부 구현예들에서, 진공 펌프 (130) 는 1 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 펌프일 수 있다. 일부 구현예들에서, 진공 펌프 (130) 는 플라즈마 챔버 (132) 를 퍼지하기 위해 ALD 시간 프로세스가 완료된 시간 각각 후에 활성화될 수도 있다.
프로세싱 장치 (100) 는 클린 룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 플럼빙을 포함한다. 이들 설비들은 타깃 제조 설비 내에 설치될 때 프로세싱 장치 (100) 에 커플링될 수도 있다. 부가적으로, 프로세싱 장치 (100) 는 로보틱스들로 하여금 자동화를 사용하여 기판들을 플라즈마 챔버 (132) 내외로 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 구현예들에서, (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (108) 는 프로세싱 장치 (100) 의 동작들 전부 또는 일부를 제어한다. 시스템 제어기 (108) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서는 CPU (central processing unit) 또는 컴퓨터, 아날로그 입력/출력 접속부들 및/또는 디지털 입력/출력 접속부들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들은 프로세서 상에서 실행된다. 이들 인스트럭션들은 시스템 제어기 (108) 와 연관된 메모리 디바이스들에 저장될 수도 있고, 네트워크를 통해 제공될 수도 있다. 특정한 구현예들에서, 시스템 제어기 (108) 는 시스템 제어 소프트웨어를 실행한다.
시스템 제어 소프트웨어는 이하의 챔버 동작 조건들: 가스들의 혼합물 및/또는 조성, 챔버 압력, 챔버 온도, 웨이퍼/웨이퍼 지지부 온도, 기판에 인가된 (다양한 구현예들에서 0이 될 수도 있는) 바이어스, 코일들 또는 다른 플라즈마 생성 컴포넌트들에 인가된 주파수 및 전력, 기판 위치, 기판 이동 속도, 및 툴에 의해 수행된 특정한 프로세스의 다른 파라미터들 중 임의의 하나 이상의 적용 타이밍 및/또는 크기를 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작들을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함한다. 예를 들어, 반도체 제조 프로세스의 페이즈 각각은 시스템 제어기 (108) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은 예를 들어 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 구현예들에서, 레시피 페이즈들은, 도핑 프로세스의 단계들이 이 프로세스 페이즈에 대한 특정한 순서로 실행되도록, 순차적으로 배열될 수도 있다. 예를 들어, 레시피는 에칭 동작들을 수행하도록 구성될 수도 있고 에칭 동작들 각각 사이에서 수행된 ALD 프로세스의 하나 이상의 사이클들을 포함할 수도 있다.
일부 구현예들에서, 시스템 제어기 (108) 는 이하의 동작들: (ⅰ) 플라즈마 챔버 (132) 에서, 패터닝된 코어 재료 및 코어 재료 아래의 타깃 층을 포함하는 기판 (112) 상에 ALD에 의해 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 동작으로서, 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 동작은 기판 (112) 을 실리콘 함유 전구체의 제 1 도즈에 노출하는 것 및 제 1 산화 조건 하에서 기판 (112) 을 산화제의 플라즈마에 노출하는 것을 포함하는, 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 동작; (ⅱ) 플라즈마 챔버 (132) 에서, 기판 (112) 상에 ALD에 의해 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 동작으로서, 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 동작은 기판 (112) 을 실리콘 함유 전구체의 제 2 도즈에 노출하는 것 및 제 2 산화 조건 하에서 기판 (112) 을 산화제의 플라즈마에 노출하는 것을 포함하고, 제 2 산화 조건은 제 1 산화 조건과 상이한, 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 동작; 및 (ⅲ) 플라즈마 챔버 (132) 에서, 실리콘 옥사이드 스페이서 층으로부터 복수의 스페이서들을 형성하도록 패터닝된 코어 재료를 에칭하는 동작으로서, 복수의 스페이서들은 타깃 층을 위한 마스크로서 역할을 하는, 패터닝된 코어 재료를 에칭하는 동작 중 하나 이상을 수행하기 위한 인스트럭션들로 구성된다. 일부 구현예들에서, 제 2 산화 조건은 다음: (1) 산화 시간, (2) RF 전력, 및 (3) 기판 온도 중 하나 이상이 제 1 산화 조건과 상이하다. 일부 구현예들에서, 복수의 실리콘 옥사이드 스페이서들 각각의 상부 부분은 경사를 갖고, 경사는 제 1 산화 조건 및 제 2 산화 조건의 적어도 일부에 종속된다. 일부 구현예들에서, 시스템 제어기 (108) 는 제 1 산화 조건으로부터 제 2 산화 조건으로 시간에 따라 산화 시간, RF 전력, 또는 기판 온도 중 적어도 하나를 램핑하기 위한 인스트럭션들로 구성된다.
다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 조성 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 RF 전력 공급부 제어 프로그램을 포함한다.
일부 경우들에서, 시스템 제어기 (108) 는 가스 농도, 기판 이동, 및/또는 코일 (134) 및/또는 기판 지지부 (116) 로 공급된 전력을 제어한다. 시스템 제어기 (108) 는 예를 들어, 적절한 농도(들)로 필요한 반응물질(들)을 제공하는 하나 이상의 유입구 가스 스트림을 생성하기 위해 관련 밸브들을 개방 및 폐쇄함으로써 가스 농도를 제어할 수도 있다. 기판 이동은 목표한대로 이동시키기 위해, 예를 들어, 기판 포지셔닝 시스템에 지시함으로써 제어될 수도 있다. 코일 (134) 및/또는 기판 지지부 (116) 로 공급된 전력은 특정한 RF 전력 레벨들을 제공하도록 제어될 수도 있다. 그리드가 사용된다면, RF 전력들은 플라즈마 챔버 (132) 의 상부 부분에서 전자-이온 플라즈마 그리고 플라즈마 챔버 (132) 의 하부 부분에서 이온-이온 플라즈마를 생성하도록 시스템 제어기 (108) 에 의해 조정될 수도 있다. 또한, 시스템 제어기 (108) 는 전자-이온 플라즈마가 플라즈마 챔버 (132) 의 하부 부분에서 형성되지 않는 조건들 하에서 기판 지지부 (116) 로 전력을 공급하도록 구성될 수도 있다.
시스템 제어기 (108) 는 (예를 들어, 전력, 전위, 압력, 등이 특정한 문턱값에 도달할 때) 센서 출력, 동작 (예를 들어, 프로세스의 특정한 시간들에서 밸브들을 개방) 의 타이밍에 기초하여, 또는 사용자로부터 수신된 인스트럭션들에 기초하여, 이들 및 다른 양태들을 제어할 수도 있다.
일부 구현예들에서, 시스템 제어기 (108) 는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (기판 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 단계를 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (108) 는, 프로세싱 요건들 및/또는 시스템의 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 단계 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 기판 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (108) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 단계들을 인에이블하고, 엔드포인트 측정들 등을 인에이블하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC들 (application specific integrated circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로시스템 제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 기판 상에서 또는 반도체 기판에 대한 특정 프로세스를 실행하기 위한 단계 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (108) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 단계 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (108) 는 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (108) 는 기판 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부의 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 단계들의 현 진행을 모니터링하고, 과거 제조 단계들의 이력을 조사하고, 복수의 제조 단계들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (108) 는 하나 이상의 단계들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 시스템 제어기 (108) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (108) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 시스템 제어기 (108) 의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (108) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 시스템 제어기 (108) 또는 툴들 중 하나 이상과 통신할 수도 있다.
다중 패터닝 (Multiple Patterning)
기술의 발전들은 반도체 디바이스들에서 보다 작은 피치들 및 디바이스 피처들을 축소하기 위한 요구를 상승시켰다. 다양한 패터닝 기법들 및 방법들이 보다 작은 디바이스 피처들 및 보다 작은 피치들을 달성하기 위해 채용되었지만 종종 특정한 한계들에 다다른다. 예를 들어, 고해상도 포토리소그래피가 작은 CD들 (critical dimensions) 을 획득하기 위해 작은 피처들을 인쇄하도록 사용될 수도 있지만, 고해상도 포토리소그래피는 특정한 한계를 넘는 피처들 (예를 들어, 40 ㎚ 이하) 을 인쇄하지 못 할 수도 있고 따라서 피치가 한계보다 크지 않을 수도 있다.
일반적으로 말하면, 포토리소그래피를 사용하여 달성된 해상도는 파장 종속이다. 포토레지스트 마스크들은 파장 종속된 광학 속성들을 가져, 보다 긴 파장 포토레지스트 마스크들은 보다 큰 이론상 CD들을 갖는 보다 긴 파장 광에 노출되고 보다 짧은 파장 마스크들은 보다 작은 이론상 CD들을 갖는 보다 짧은 파장 광에 노출된다. 그러나, 보다 짧은 파장 포토레지스트 마스크들의 사용은 보다 긴 파장 포토레지스트 마스크들에 비해 부가적인 과제들을 제시할 수도 있다. 예를 들어, 보다 짧은 파장 포토레지스트 마스크들은 보다 긴 파장 포토레지스트 마스크들만큼 높은 선택도를 갖지 않을 수도 있고 플라즈마 에칭 조건들 하에서 보다 쉽게 변형될 수도 있다. 포토리소그래피가 작은 피처들을 생산하는 트리밍 (trimming) 단계와 선택가능하게 조합되더라도, 생산되는 피처들은 작은 피치를 가질 필요는 없다.
다중 패터닝은 광학 한계들을 넘어 리소그래픽 기법을 확장하기 위해 사용되었다. 더블 패터닝 및 쿼드 (quad) 패터닝은 광학 한계들을 넘어 리소그래픽 기법을 확장하기 위해 사용된 예시적인 기술들이고 더블 패터닝은 약 80 ㎚ 미만의 피치들에 대해 산업계에서 현재 널리 사용된다. 예를 들어, 하나 이상의 라인들로부터 약 100 ㎚의 피치가 생성되면, 더블 패터닝은 약 50 ㎚로 피치를 더블링하기 (double) 위해, 하나 이상의 라인들을 축소시킬 수도 있고, 스페이서들을 증착할 수도 있고, 그리고 라인들의 수를 증가시키고 스페이서들을 에칭백할 수도 있다. 이는 "피치 더블링 (pitch doubling)"으로 지칭될 수 있고, 증가된 수의 라인들은 후속 마스크 또는 하드 마스크로서 사용될 수 있다.
현재 더블 패터닝 기술들은 종종 트렌치들을 패터닝하기 위해 2 개의 마스킹 단계들과 함께 측벽 스페이서들을 사용한다. 더블 패터닝, 특히 양의 더블 패터닝 프로세스 및 음의 더블 패터닝 프로세스 모두에서, 라인 패터닝 방법들은 스페이서들 및 마스크들의 사용을 수반하였다. 스페이서들은 패터닝된 코어 상에서 ALD (atomic layer deposition) 또는 PEALD (plasma enhanced atomic layer deposition) 에 의해 증착될 수 있고 보다 작은 피치 패턴을 생성하도록 사용될 수도 있다. 디바이스들이 축소되고 피치가 감소됨에 따라, 스페이서 리닝 (spacer leaning), 라인 벤딩 (line bending), 및 패터닝된 스페이서 충돌과 같은 문제들이 발생하고, 이는 디바이스 성능을 열화시킬 수 있고 심지어 디바이스 고장을 유발할 수 있다.
도 2a 내지 도 2i는 일부 구현예들에 따른 예시적인 다중 패터닝 스킴에서 기판들의 개략적인 예시들이다. 도 2a는 제 1 층 (203) 상의 리소그래피 규정되거나 패터닝된 코어 (201), 제 1 층 (203) 아래의 제 2 층 (205), 및 제 2 층 (205) 아래의 제 3 층 (207) 을 갖는 기판을 도시한다. 일부 구현예들에서, 제 1 층 (203) 은 또한 제 2 코어 (203) 로서 지칭될 수도 있고, 그리고 제 2 층 (205) 은 또한 타깃 층 (205) 으로 지칭될 수도 있다. 당업자는 본 명세서에 기술된 바와 같은 반도체 프로세싱에 적합한 다층 스택이 또한 다른 층들, 예컨대 에칭 정지 층들, 캡 층들, 및 다른 하부 층들을 포함할 수도 있다는 것이 인식될 것이다.
도 2a에 도시된 바와 같이, 패터닝된 코어 (201) 는 포토레지스트일 수도 있고 또는 비정질 탄소 또는 비정질 실리콘 재료를 포함할 수도 있다. 패터닝된 코어 (201) 는 PECVD (plasma enhanced chemical vapor deposition) 와 같은 임의의 적합한 증착 기법에 의해 제 1 층 (203) 위에 증착될 수도 있고, 증착 기법은 증착 챔버 내에서 하이드로카본 전구체와 같은 증착 가스들로부터 플라즈마를 생성하는 단계를 수반할 수도 있다. 예를 들어, 하이드로카본 전구체가 화학식 CxHy로 규정될 수도 있고, x는 2 내지 10의 정수이고, 그리고 y는 2 내지 24의 정수이다. 일부 구현예들에서, 패터닝된 코어 (201) 는 포토레지스트와 같은 코어 재료를 포함할 수도 있다. 일부 구현예들에서, 패터닝된 코어 (201) 는 스핀-온 탄소, 다이아몬드-유사 탄소, 또는 갭충진 애시가능 하드 마스크인, 코어 재료를 포함할 수도 있다. 고주파수 (HF) 및 저주파수 (LF) 전력을 포함하는 듀얼 RF (radio frequency) 플라즈마 소스가 사용될 수도 있다.
제 1 층 (203), 제 2 층 (205), 또는 제 3 층 (207) 은 다중 패터닝 프로세스에서 궁극적으로 패터닝될 타깃 층일 수도 있다. 타깃 층은 반도체 층, 유전체 층, 또는 다른 층일 수도 있고 예를 들어 실리콘 (Si), 실리콘 옥사이드 (SiO2), 실리콘 나이트라이드 (Si3N4), 또는 티타늄 나이트라이드 (TiN) 로 이루어질 수도 있다. 타깃 층은 ALD, PEALD, CVD (chemical vapor deposition), 또는 다른 적합한 증착 기법에 의해 증착될 수도 있다.
도 2b에서, 제 1 컨포멀 (conformal) 막 (209) 이 패터닝된 코어 (201) 위에 배치된다. 제 1 컨포멀 막 (209) 은 일부 구현예들에서 ALD 또는 PEALD에 의해 증착될 수도 있다. 제 1 컨포멀 막 (209) 은 도 2c에 도시된 바와 같이 제 1 스페이서들 (219) 을 형성하도록 지향성으로 에칭될 수도 있다. 제 1 스페이서들 (219) 은 실리콘 옥사이드 (SiO2) 또는 티타늄 옥사이드 (TiO2) 와 같은 옥사이드일 수도 있고, 또는 실리콘 나이트라이드 (Si3N4) 와 같은 나이트라이드일 수도 있다. 제 1 스페이서들 (219) 의 패턴은 후속 층들을 패터닝하도록 사용된다. 본 명세서에 사용된 바와 같은 용어 "스페이서 (spacer)"는 코어 재료에 인접한 마스크 재료를 의미한다는 것이 이해될 것이다. 도 2d에서, 패터닝된 코어 (201) 는 기판 상에 독립형 (free-standing) 제 1 스페이서들 (219) 을 남기면서, 선택적으로 에칭된다. 본 명세서에 사용된 바와 같은 선택적 제거 또는 선택적 에칭은 서로 선택적으로 일 재료를 에칭하는 것으로 규정된다. 예를 들어, 도 2d에서, 패터닝된 코어 (201) 는 제 1 스페이서들 (219) 에 대해 선택적으로 에칭된다. 일부 구현예들에서, 제 1 재료가 제 2 재료에 선택적으로 에칭되면, 제 1 재료의 에칭 레이트는 미리 결정된 지속기간에 대해, 제 2 재료보다 많은 제 1 재료가 에칭되도록 제 2 재료의 에칭 레이트보다 빠르다는 것이 이해될 것이다.
제 1 스페이서들 (219) 의 패턴은 목표된 피치를 가질 수도 있고, 목표된 피치는 약 50 ㎚와 같거나 보다 작을 수도 있다. 도 2e에서, 제 1 층 (203) 은 마스크로서 패터닝된 제 1 스페이서들 (219) 을 사용하여 에칭되어, 패터닝된 제 1 층 (213) 을 형성하도록 제 1 층 (203) 으로 패턴을 전사한다. 패터닝된 제 1 층 (213) 은 패터닝된 제 1 스페이서들 (219) 이 아니라 제 1 층 (203) 을 에칭하기 적합한 화학물질을 사용하여 에칭될 수도 있다. 일부 구현예들에서, 패터닝된 제 1 층 (213) 은 비정질 탄소 층, 비정질 실리콘 층, 또는 포토레지스트, 예컨대 폴리(메틸 메타크릴레이트) (poly(methyl methacrylate)) 또는 PMGI (poly(methyl glutarimide)) 또는 페놀 포름알데하이드 수지일 수도 있다. 도 2f에서, 제 1 스페이서들 (219) 은 패터닝된 제 1 층 (213) 을 남기도록 선택적으로 제거된다. 일 예에서, 제 1 스페이서들 (219) 은 플루오로카본-기반 플라즈마를 사용하여 제거될 수도 있다. 패터닝된 제 1 층 (213) 은 보다 작은 CD를 갖는 피처들을 형성하기 위한 보다 작은 CD를 갖는 마스크를 제공할 수도 있다. 그러나, 패터닝된 제 1 층 (213) 은 후속 패터닝을 위해 제 2 코어 재료를 대안적으로 제공할 수도 있다. 도 2g에서, 제 2 컨포멀 막 (220) 은 패터닝된 제 1 층 (213) (예를 들어, 제 2 코어 재료) 위에 증착될 수도 있다. 제 2 컨포멀 막 (220) 은 ALD 또는 PEALD에 의해 증착된 유전체 재료일 수도 있다. 예를 들어, 제 2 컨포멀 막 (220) 은 실리콘 옥사이드일 수도 있다. 일부 구현예들에서, 제 2 컨포멀 막 (220) 은 제 1 컨포멀 막 (209) 과 동일하거나 유사한 조성을 가질 수도 있다. 도 2h에서, 제 2 컨포멀 막 (220) 은 패터닝된 제 1 층 (213) 옆에 있는 제 2 스페이서들 (221) 을 형성하도록 지향성으로 에칭된다. 도 2i에서, 패터닝된 제 1 층 (213) 은 독립형 제 2 스페이서들 (221) 을 남기도록 선택적으로 제거된다. 여기서, 패터닝된 제 1 층 (213) 은 도 2d에서 패터닝된 코어 (201) 를 에칭하는 것과 동일하거나 유사한 화학물질을 사용하여 에칭될 수도 있다. 제 2 스페이서들 (221) 은 훨씬 보다 작은 피치를 갖는 피처들을 형성하기 위해 훨씬 보다 작은 CD를 갖는 마스크를 제공할 수도 있다.
현재 방법들 및 기법들은 스페이서들 사이의 코어 재료 및/또는 갭 충진 재료를 제거하기 위한 복수의 후속 프로세싱 단계들에서 기계적 변형을 견딜 수 있는 스페이서들 (예를 들어, 제 1 스페이서들 (219) 및 제 2 스페이서들 (221)) 을 형성하기 불충분할 수도 있다. 대안적인 재료들이 스페이서들로 사용될 수도 있지만, 실리콘 옥사이드 (SiO2) 재료에 대한 원자 층 증착 프로세스들은 저렴한 전구체들로 인해 고 쓰루풋을 갖는 저 비용 옵션을 제안하고, 원자 층 증착 프로세스들은 빠른 사이클 시간들을 사용한다. 또한, 실리콘 옥사이드를 증착하기 위해 사용된 리액터들은 일반적으로 세정하기 쉽다. 그러나, 실리콘 옥사이드를 증착하기 위한 기존의 방법들 및 기법들은 특히 45 ㎚보다 작은 피치들에서 실리콘 옥사이드 스페이서들의 경사/프로파일을 제어하지 못할 수도 있다.
도 2c의 스페이서 에칭 단계 및 도 2d에서 코어 재료 제거에 이어서, 독립형 제 1 스페이서들 (219) 의 프로파일은 완전히 수직이 아닐 수도 있다. 독립형 제 1 스페이서들 (219) 은 에칭 동작 후 좌측 또는 우측으로 기대거나, 벤딩되거나 그렇지 않으면 경사질 수도 있다. 경사진 프로파일을 갖고, 독립형 제 1 스페이서들 (219) 은 제 1 층 (203) 과 같은, 하부층으로 전사되는 경사진 프로파일을 갖는 마스크로서 역할을 한다. 이는 결국 에칭 동작 후 기능적 층들에서 패턴 시프팅 및 프로파일 왜곡을 발생시킬 수 있다. 게다가, 이는 CD 및 CD 균일도에 부정적 영향을 가질 수 있다. 유사하게, 도 2h에서 스페이서 에칭 단계 및 도 2i에서 코어 재료 제거에 이어서, 독립형 제 2 스페이서들 (221) 의 프로파일은 완전히 수직이 아닐 수도 있다. 대신, 독립형 제 2 스페이서들 (221) 은 경사질 수도 있고 독립형 제 2 스페이서들의 패턴은 제 2 층 (205) 과 같은, 하부 층으로 전사된다. 이는 제 2 층 (205) 에서 패턴 시프팅 및 프로파일 왜곡을 발생시킬 수 있고, 제 2 층 (205) 은 타깃 층일 수도 있다.
다중 패터닝 스킴에서 스페이서 프로파일의 정정은 어렵고 종종 비용이 많이 든다. 통상적으로, 스페이서 프로파일 정정은 스페이서 증착 동안 코어 재료의 프로파일을 정정함으로써 그리고/또는 반복된 교번하는 증착 및 에칭 동작들 (dep-etch-dep) 에 의해 발생할 수도 있다. 코어 재료의 경사는 후속하여 증착된 스페이서에서 전개되는 내재된 응력에 대응하도록 코어 재료의 보다 수직 프로파일을 획득하기 위해 또는 약간 음/양의 경사를 획득하기 위해 코어 재료의 증착 동안 제어될 수도 있다. 이는 스페이서들의 프로파일을 정정할 수도 있다. 그러나, 코어 재료의 경사를 제어하는 것은 스페이서들에서 형성되는 것으로부터 경사진 프로파일을 충분히 방지하지 않고, 스페이서들에서 전개되는 내재된 응력을 완화시키지 않는다. 더욱이, 스페이서 증착 동안 반복된 dep-etch-dep 동작들은 스페이서들의 프로파일을 정정하는데 비용이 많이 들고 시간 소모적일 수도 있고, 통상적으로 스페이서 에칭 및 코어 재료 제거 동작들 후 일부 잔류 경사량을 발생시킨다. 분리된 챔버들에서 수행된 반복된 dep-etch-dep 동작들은 프로세싱 시간, 프로세싱 단계들, 및 프로세싱 비용들을 상승시킬 뿐만 아니라 원치 않은 재료들 또는 입자들이 기판들과 콘택트하게 될 가능성을 상승시키는 동작들 사이에 진공 파괴들을 도입할 수도 있다.
원자 층 증착 (atomic layer deposition)
실리콘 옥사이드 스페이서 프로파일을 제거하기 위한 방법들, 시스템들, 및 장치들이 본 명세서에 제공된다. ALD 또는 PEALD는 다중 패터닝 스킴에서 실리콘 옥사이드 스페이서 증착을 위해 사용된다. ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. 통상적으로, ALD 사이클은 기판 표면으로 적어도 하나의 반응물질을 전달 및 흡착하고, 이어서 막의 부분적인 층을 형성하도록 흡착된 반응물질과 하나 이상의 반응물질들을 반응시키기 위한 동작들을 포함한다. CVD 기법과 달리, ALD 프로세스들은 층-단위 (layer-by-layer) 기준으로 막들을 증착하기 위한 표면-자기-제한된 증착 반응들을 사용한다. 통상적인 ALD 사이클은: (ⅰ) 기판 표면 상으로 전구체 재료를 전달 및 흡착시키는 도징하는 (dosing) 단계, (ⅱ) 챔버로부터 과잉 전구체 재료를 퍼지하고 기판 표면 상에 자기-제한된 모노레이어를 남기는 단계, (ⅲ) 흡착된 전구체 재료와 반응하도록 반응물질 재료를 전달하는 단계, 및 (ⅳ) 챔버로부터 반응되지 않은 반응물질 재료 또는 반응 부산물들의 퍼징하는 단계를 포함할 수도 있다. 도즈 단계는 일단 활성 사이트들 (active site) 이 전구체 재료에 의해 점유되면, 부가적인 전구체 재료가 기판 표면 상에 거의 또는 전혀 흡착되지 않도록, 자기-제한 방식으로 전구체 재료를 흡착할 수도 있다. 반응물질 재료는 자기-제한 또는 흡수-제한 방식으로 전구체 재료와 유사하게 반응할 수도 있다. 퍼지 단계들은 챔버로부터 과잉 전구체 재료, 반응 부산물들, 및/또는 반응되지 않은 반응물질 재료를 제거하도록 선택가능하게 수행될 수도 있고, ALD 사이클을 완료한다. ALD는 고 종횡비 피처들에서도 조차 상대적으로 고 단차 커버리지를 갖는 매우 컨포멀한 막들을 제공하도록 사용될 수도 있다.
도 3은 실리콘 옥사이드 막을 증착할 때 복수의 ALD 사이클들에 대한 예시적인 타이밍 시퀀스도를 도시한다. 도 3은 플라즈마, 산소 함유 반응물질 플로우, 및 실리콘 함유 전구체 플로우와 같은 다양한 프로세스 파라미터들에 대한, 통상적인 ALD 프로세스 (300) 의 페이즈들을 도시한다. 도 3의 ALD 사이클들 각각은 PEALD 사이클을 나타낼 수도 있다. 라인들은 플로우가 턴온되고 턴오프될 때, 또는 플라즈마가 턴온되고 턴오프될 때를 나타낸다. 예시적인 프로세스 파라미터들은, 이로 제한되는 것은 아니지만 전구체 및 반응 물질 종에 대한 플로우 레이트들, 불활성 가스 종에 대한 플로우 레이트들, 플라즈마 전력 및 주파수, 기판 온도, 및 프로세스 챔버 압력을 포함한다. 도 3의 예는 실리콘 함유 전구체 및 산소 플라즈마를 사용하여 실리콘 옥사이드 막을 증착하기 위한 것이고, 산소 플라즈마는 기판 상에 막을 형성하도록 흡착된 전구체 층을 변환할 수 있다.
임의의 적합한 수의 증착 사이클들이 실리콘 옥사이드 막의 목표된 두께를 증착하기 위한 ALD 프로세스에 포함될 수도 있다. 도 3의 타이밍 시퀀스는 2 개의 증착 사이클들, 310A 및 310B를 도시한다. 증착 사이클 310A, 310B 각각은 다양한 페이즈들을 포함한다. 예를 들어, 증착 사이클 310A 동안, 기판은 도즈 페이즈 357A 동안 실리콘 함유 전구체에 노출되고, 그리고 증착 사이클 310B 동안, 기판은 도즈 페이즈 357B 동안 실리콘 함유 전구체에 노출된다. 실리콘 함유 전구체는 실리콘 함유 막을 만들기 위해 사용된 단일 시약 또는 시약들의 혼합물이고, 시약 또는 시약 혼합물은 적어도 하나의 실리콘 화합물을 함유한다. 일부 구현예들에서, 실리콘 함유 전구체는, 예를 들어, 실란, 할로실란, 또는 아미노실란일 수도 있다. 실란들의 예들은 실란 (SiH4), 디실란 (Si2H6), 및 유기실란들, 예컨대 메틸실란, 에틸실란, 이소프로필실란, t-부틸실란, 디메틸실란, 디에틸실란, 디-t-부틸실란, 아릴실란, sec-부틸실란, 덱실실란, 이소아밀실란, t-부틸디실란, 디-t-부틸디실란, 등이다. 할로실란들의 예들은 요오드실란들, 브로모실란들, 클로로실란들 및 플루오로실란들이고, 구체적인 클로로실란들은 테트라클로로실란, 트리클로로실란, 디클로로실란, 모노클로로실란, 클로로아릴실란, 클로로메틸실란, 디클로로메틸실란, 클로로디메틸실란, 클로로에틸실란, t-부틸클로로실란, 디-t-부틸클로로실란, 클로로이소프로필실란, 클로로-sec-부틸실란, t-부틸디메틸클로로실란, 덱실디메틸클로로실란, 등이다. 아미노실란들의 예들은 모노-아미노실란, 디-아미노실란, 트리-아미노실란 및 테트라-아미노실란 (각각 H3Si(NH2), H2Si(NH2)2, HSi(NH2)3 및 Si(NH2)4) 뿐만 아니라, 치환된 모노-아미노실란, 디-아미노실란, 트리-아미노실란 및 테트라-아미노실란, 예를 들어, t-부틸아미노실란, 메틸아미노실란, tert-부틸실릴아민, BTBAS (bis(tertiarybutylamino)silane) (SiH2(NHC(CH3)3)2, tert-부틸 실릴카바메이트, SiH(CH3)-(N(CH3)2)2, SiHCl-(N(CH3)2)2, (Si(CH3)2NH)3 등이다. 아미노실란의 다른 예는 트리실릴아민 (N(SiH3)) 이다. 도즈 페이즈들 (357A 및 357B) 동안, 플라즈마는 턴오프되고 산소 함유 반응물질이 기판으로 흐르지 않는다. 일부 구현예들에서, 기판은 플로우 레이트 및 기판 표면적에 따라, 약 0.1 초 내지 약 60 초, 또는 약 0.2 초 내지 약 6 초의 시간 동안 실리콘 함유 전구체에 노출될 수도 있다. 일부 구현예들에서, 캐리어 가스 또는 불활성 가스가 도즈 페이즈들 (357A 및 357B) 동안 흐른다.
일부 구현예들에서, 실리콘 함유 전구체는 일단 활성 사이트들이 실리콘 함유 전구체에 의해 점유되면, 부가적인 실리콘 함유 전구체가 기판 표면 상에 거의 흡착되지 않거나 전혀 흡착되지 않도록, 자기-제한 방식으로 기판 표면 상으로 흡착된다. 예를 들어, 실리콘 함유 전구체들은 기판 표면의 적어도 60% 상에 흡착될 수도 있다. 실리콘 함유 전구체가 기판의 표면 상의 활성 사이트들 상으로 흡착될 때, 실리콘 함유 전구체의 박층은 표면 상에 형성된다. 다양한 구현예들에서, 이 층은 모노레이어 (monolayer) 보다 작을 수도 있고, 약 0.1 Å 내지 약 0.5 Å의 두께를 가질 수도 있다. CVD 또는 CVD-유사 프로세스와 달리, 실리콘 함유 전구체는 실리콘 층을 형성하도록 분해되지 않는다.
증착 사이클들 (310A 및 310B) 의 퍼지 페이즈들 (359A 및 359B) 각각에서, 프로세스 챔버가 기판의 표면 상으로 흡착되지 않는 증기 상의 과잉 실리콘 함유 전구체를 제거하기 위해 선택가능하게 퍼지된다. 퍼징은 다른 동작들에서 사용된 캐리어 가스 또는 상이한 가스일 수도 있는, 스윕핑 가스를 수반할 수도 있다. 일부 구현예들에서, 퍼징은 프로세스 챔버를 배기하는 것을 수반할 수도 있다. 퍼지 페이즈들 (359A 및 359B) 동안, 실리콘 함유 전구체 플로우는 턴오프되고 플라즈마가 점화되지 (ignite) 않는다. 산소 함유 반응물질은 퍼지 페이즈들 (359A 및 359B) 동안 프로세스 챔버로 공급될 수도 있고 또는 공급되지 않을 수도 있다. 일부 구현예들에서, 캐리어 가스가 프로세스 챔버로부터 모든 과잉 실리콘 함유 전구체를 퍼지하기 위해 계속해서 흐를 수도 있다. 일부 구현예들에서, 퍼지 페이즈들 (359A 및 359B) 은 각각 프로세스 챔버를 배기하기 위해 하나 이상의 배기 하위 페이즈들을 포함할 수도 있다. 대안적으로, 일부 구현예들에서 퍼지 페이즈 (359A 및 359B) 각각이 생략될 수도 있다는 것이 이해될 것이다. 퍼지 페이즈 (359A 및 359B) 각각은 약 0 초 내지 약 60 초, 또는 약 0.01 초와 같은 임의의 적합한 지속기간을 가질 수도 있다. 일부 구현예들에서, 하나 이상의 스윕핑 가스들의 플로우 레이트를 상승시키는 것은 퍼지 페이즈 (359A 및 359B) 각각의 지속기간을 감소시킬 수도 있다. 예를 들어, 퍼지 가스 플로우 레이트가 다양한 반응물질 열역학적 특성들 및/또는 프로세스 챔버의 기하학적 특성들 및/또는 퍼지 페이즈 (359A 및 359B) 각각의 지속기간을 수정하기 위해 프로세스 챔버 플럼빙에 따라 조정될 수도 있다. 일 비한정적인 예에서, 스윕핑 페이즈의 지속기간은 스윕핑 가스 플로우 레이트를 조절함으로써 조정될 수도 있다. 이는 증착 사이클 시간을 감소시킬 수도 있고, 이는 기판 쓰루풋을 개선할 수도 있다. 퍼지 후에, 적어도 일부 실리콘 함유 전구체들은 기판 표면 상에 흡착된 채로 남는다.
증착 사이클들 (310A 및 310B) 의 플라즈마 노출 페이즈들 (361A 및 361B) 각각 동안 플라즈마가 점화될 수도 있다. 예를 들어, 기판은 플라즈마 노출 페이즈들 (361A 및 361B) 동안 산소 플라즈마에 노출될 수도 있다. "산소 플라즈마"에 대한 참조는 이하에 기술된 임의의 산소 함유 반응물질의 플라즈마를 포함하고 순수 산소 가스의 플라즈마로 제한되지 않는다는 것이 이해될 것이다. 플라즈마 노출 페이즈들 (361A 및 361B) 동안 산소 함유 반응물질의 플로우 및 플라즈마가 모두 턴온된다. 일부 구현예들에서, 산소 함유 반응물질의 플로우는 플라즈마를 턴온하기 전 턴온될 수도 있다. 실리콘 함유 전구체의 플로우는 플라즈마 노출 페이즈들 (361A 및 361B) 동안 턴오프된다. 일부 구현예들에서, 캐리어 가스는 플라즈마 노출 페이즈들 (361A 및 361B) 동안 계속해서 흐를 수도 있다. 기판은 약 0.1 초 내지 약 60 초, 또는 약 0.2 초 내지 약 6 초의 지속기간 동안 산소 함유 반응물질의 플라즈마에 노출될 수도 있다. 일부 구현예들에서, 플라즈마 노출 페이즈들 (361A 및 361B) 은 기판 표면 상단에 연속적인 막을 형성하는, 기판 표면 상에 흡착된 모든 전구체들과 상호작용하도록 플라즈마에 대한 시간을 초과하는 지속기간을 가질 수도 있다.
예시적인 산소 함유 반응물질들 또는 산화제들은 산소 가스, 물, 이산화탄소, 일산화탄소, 아산화질소, 일산화질소, 산화유황, 이산화유황, 산소 함유 하이드로카본류, 오존, 및 이들의 조합들을 포함한다. 일부 구현예들에서, 플라즈마가 점화되는 동안 기판은 산소 함유 반응물질 및 캐리어 가스에 동시에 노출된다. 예를 들어, 플라즈마가 점화되는 동안 산소는 헬륨, 아르곤, 또는 이들의 조합과 함께 기판으로 도입된다.
플라즈마 에너지는 실리콘 함유 전구체의 흡착된 층과 반응하는, 이온들, 라디칼들, 및 다른 활성화된 종들로 산소 함유 반응물질을 활성화하도록 제공된다. 예를 들어, 플라즈마는 산소 라디칼들 또는 이온들을 형성하도록 산소 함유 반응물질 가스 상 분자들을 직접적으로 또는 간접적으로 활성화할 수도 있다. 일단 산소 함유 반응물질이 산소 플라즈마를 형성하도록 활성화되면, 산소 함유 반응물질의 라디칼들 및/또는 이온들은 흡착된 실리콘 함유 전구체를 기판의 표면 상의 실리콘 옥사이드로 변환한다.
일부 구현예들에서, 플라즈마가 프로세스 챔버에서 기판 표면 바로 위에 형성되도록 플라즈마는 인시츄 플라즈마이다. 인시츄 플라즈마는 약 0.2 W/㎠ 내지 약 2.1 W/㎠의 기판 면적 당 전력에서 점화될 수도 있다. 예를 들어, 전력은 약 100 W으로부터 약 10,000 W, 또는 약 150 W으로부터 약 6,000 W, 또는 약 600 W로부터 약 4000 W의 범위일 수도 있다. 예를 들어, ALD 프로세스들을 위한 플라즈마들은 용량적으로 커플링된 플레이트들을 사용하여 가스에 RF 장을 인가함으로써 생성될 수도 있다. RF 장에 의한 플레이트들 사이의 가스의 이온화는 플라즈마를 점화하여, 플라즈마 방전 영역에서 자유 전자들을 생성한다. 이들 전자들은 RF 장에 의해 가속화되고 가스 상 반응물질 분자들과 충돌할 수도 있다. 이들 전자들과 반응물질 분자들의 충돌은 증착 및 변환 프로세스에 참여하는 라디칼 종을 형성할 수도 있다. RF 장은 임의의 적합한 전극들을 통해 커플링될 수도 있다는 것이 이해될 것이다. 다양한 구현예들에서, 고주파수 플라즈마가 적어도 약 13.56 ㎒, 또는 적어도 약 27 ㎒, 또는 적어도 약 40 ㎒, 또는 적어도 약 60 ㎒의 주파수를 갖고 사용된다. 일부 구현예들에서, 마이크로파-기반 플라즈마가 사용될 수도 있다. 전극들의 비한정적 예들은 프로세스 가스 분배 샤워헤드들 및 기판 지지부 페데스탈들을 포함한다. ALD 프로세스들을 위한 플라즈마들은 가스로의 RF 장의 용량성 커플링 이외의 하나 이상의 적합한 방법들에 의해 형성될 수도 있다는 것이 이해될 것이다. 일부 구현예들에서, 산소 함유 반응물질이 프로세스 챔버의 업스트림에 위치된 리모트 플라즈마 생성기에서 점화되되도록, 플라즈마는 리모트 플라즈마이고, 나중에 기판이 하우징되는 프로세스 챔버로 전달된다. 일부 구현예들에서, 용량적으로 커플링된 플라즈마들 대신 유도적으로 커플링된 플라즈마와 같은, 다른 타입들의 플라즈마가 사용될 수도 있다.
증착 사이클들 (310A 및 310B) 의 퍼지 페이즈들 (363A 및 363B) 각각에서, 프로세스 챔버는 프로세스 챔버로부터 반응 부산물들 및/또는 반응되지 않은 반응물질 재료를 제거하도록 선택가능하게 퍼지된다. 플라즈마는 퍼지 페이즈들 (363A 및 363B) 동안 소화된다 (extinguish). 실리콘 함유 전구체 플로우는 턴오프되고 플라즈마가 점화되지 않는다. 산소 함유 반응물질은 퍼지 페이즈들 (363A 및 363B) 동안 프로세스 챔버로 공급될 수도 있고 공급되지 않을 수도 있다. 일부 구현예들에서, 퍼지는 캐리어 가스 또는 임의의 다른 불활성 가스를 흘림으로써 수행될 수도 있다.
357A, 359A, 361A, 및 363A를 수행하는 것이 ALD 사이클, 에컨대 증착 사이클 310A를 구성할 수도 있다. 증착된 실리콘 옥사이드 막이 적절한 두께 또는 목표된 두께가 아니라면, ALD 사이클은 증착 사이클 310B로 도시된 바와 같이 반복될 수도 있다. ALD 사이클들은 실리콘 옥사이드 막의 적절하거나 목표된 두께가 형성될 때까지 반복될 수도 있다.
스페이서 증착으로부터 스페이서 경사 제어
실리콘 옥사이드 스페이서 프로파일을 제어하기 위한 방법들, 시스템들, 및 장치들이 본 명세서에 제공된다. 실리콘 옥사이드 스페이서의 증착 동안, 내재된 응력들이 스페이서에서 전개될 수도 있다. 실리콘 옥사이드 스페이서에서 응력 분산은 프로파일이 에칭 및 코어 재료 제거 후 양의 경사, 음의 경사, 또는 수직 경사인지 여부에 대응할 수도 있다. 응력 분산은 ALD 사이클 동안 또는 복수의 ALD 사이클들 내내 하나 이상의 증착 파라미터들을 제어함으로써 제어될 수도 있다. 이에 따라, ALD 사이클들에서 적절한 증착 파라미터들을 설정 또는 수정하는 것은 목표된 방식으로 실리콘 옥사이드 스페이서들의 최종 프로파일을 제어할 수도 있다. 적절한 증착 파라미터들을 설정 또는 수정하는 것은 ALD 사이클들에서 산화 조건들을 설정 또는 수정하는 것을 포함할 수도 있다.
도 4a는 일부 구현예들에 따른 제 1 산화 조건 하에서 실리콘 옥사이드 막을 증착할 때 단일 ALD 사이클에 대한 예시적인 타이밍 시퀀스도를 도시한다. 도 4b는 일부 구현예들에 따른 제 2 산화 조건 하에서 실리콘 옥사이드 막을 증착할 때 단일 ALD 사이클에 대한 예시적인 타이밍 시퀀스도를 도시한다. 도 4a 및 도 4b 각각은 RF 전력, 산소 함유 반응물질 플로우, 및 실리콘 함유 전구체 플로우를 포함하는 다양한 증착 파라미터들에 대해 시간에 걸친 ALD 사이클의 페이즈들을 도시한다. 라인들은 플로우가 턴온되고 턴오프될 때, 또는 플라즈마가 턴온되고 턴오프될 때를 나타낸다. 예시적인 프로세스 파라미터들은 이로 제한되는 것은 아니지만 전구체 및 반응물질 종에 대한 플로우 레이트들, 불활성 가스 종에 대한 플로우 레이트들, 플라즈마 전력 및 주파수, 기판 온도, 및 프로세스 챔버 압력을 포함한다. 일부 구현예들에서, 플라즈마 전력 및/또는 RF 전력은 또한 TCP (transformer coupled plasma) 전력으로서 지칭될 수도 있다는 것이 이해될 것이다. 도 4a 및 도 4b의 하나 이상의 ALD 사이클들의 완료시, 실리콘 옥사이드 막이 실리콘 함유 전구체 및 산소 플라즈마를 사용하여 형성되고, 산소 플라즈마는 기판 상에 실리콘 옥사이드 막을 형성하도록 흡착된 전구체 층을 변환할 수 있다. 일부 구현예들에서, 실리콘 옥사이드 막은 다중 패터닝 스킴에서 실리콘 옥사이드 스페이서의 적어도 일부를 형성할 수도 있다.
도 4a에서, 실리콘 옥사이드 막을 증착하기 위한 단일 ALD 사이클 (400a) 은 전구체 도즈 페이즈 457A, 선택가능한 퍼지 페이즈 459A, 플라즈마 노출 페이즈 461A, 및 선택가능한 퍼지 페이즈 463A를 포함한다. 도 4b에서, 실리콘 옥사이드 막을 증착하기 위한 단일 ALD 사이클 (400b) 은 전구체 도즈 페이즈 457B, 선택가능한 퍼지 페이즈 459B, 플라즈마 노출 페이즈 461B, 및 선택가능한 퍼지 페이즈 463B를 포함한다. 도 3의 도즈 페이즈들 (357A 및 357B), 퍼지 페이즈들 (359A 및 359B), 플라즈마 노출 페이즈들 (361A 및 361B), 및 퍼지 페이즈들 (363A 및 363B) 에 관한 상세들이 도 4a 및 도 4b의 도즈 페이즈들 (457A 및 457B), 퍼지 페이즈들 (459A 및 459B), 플라즈마 노출 페이즈들 (461A 및 461B), 및퍼지 페이즈들 (463A 및 463B) 에 적용될 수도 있다.
도 4a의 ALD 사이클 (400a) 에 대한 증착 파라미터들은 도 4b의 ALD 사이클 (400b) 에 대한 증착 파라미터들과 상이하다. 도 4a 및 도 4b에 예시된 바와 같이, 도 4a의 플라즈마 노출 페이즈 461A의 산화 조건들은 도 4b의 플라즈마 노출 페이즈 461B의 산화 조건들과 상이하다. 플라즈마 노출 페이즈 461B는 플라즈마 노출 페이즈 461A보다 보다 높은 RF 전력을 사용하고 긴 지속기간 동안 기판을 노출한다. 예로서, 플라즈마 노출 페이즈 461A는 약 0.5 초의 보다 짧은 지속기간 동안 그리고 약 500 W의 보다 낮은 RF 전력에서 기판을 산소 플라즈마에 노출할 수도 있는 한편, 플라즈마 노출 페이즈 461B는 약 1.5 초의 보다 긴 지속기간 동안 그리고 약 2500 W의 보다 높은 RF 전력에서 기판을 산소 플라즈마에 노출할 수도 있다. 도 4a 및 도 4b에 도시되지 않았지만, 챔버 압력은 퍼지 페이즈 459A 및 플라즈마 노출 페이즈 461A 동안 뿐만 아니라 퍼지 페이즈 459B 및 플라즈마 노출 페이즈 461B 동안 감소될 수도 있고, 감소된 챔버 압력은 약 10 mTorr 내지 약 100 mTorr일 수도 있다. 예를 들어, 감소된 챔버 압력은 약 30 mTorr일 수도 있다. 챔버 압력은 옥사이드의 품질에 영향을 줄 수도 있다. 플라즈마 노출 페이즈 461A와 플라즈마 노출 페이즈 461B 사이의 상이한 산화 조건들은 증착된 실리콘 옥사이드 막들 각각에서 상이한 양의 응력을 발생시킬 수도 있다. 어떠한 이론으로 제한되지 않고, 증착된 실리콘 옥사이드 막들의 응력 분산은 스페이서 에칭 및 코어 재료 제거 후 실리콘 옥사이드 스페이서의 프로파일에 대응한다. 따라서, 제 1 산화 조건 하의 복수의 ALD 사이클들 (400a) 이 수행되고 제 2 산화 조건 하의 복수의 ALD 사이클들 (400b) 이 수행될 때, 복수의 ALD 사이클들 (400a) 및 복수의 ALD 사이클들 (400b) 은 명시된 시퀀스들에 따라 수행되면, 명시된 시퀀스들이 증착된 실리콘 옥사이드 스페이서들의 상이한 프로파일들을 생성한다. 예를 들어, 도 4a의 제 1 산화 조건 하의 복수의 ALD 사이클들 (400a) 을 적용하고 이어서 도 4b의 제 2 산화 조건 하의 복수의 ALD 사이클들 (400b) 을 적용하는 것은 스페이서 에칭 및 코어 재료 제거 후에 양의 경사를 갖는 실리콘 옥사이드 스페이서들을 발생시킨다. 대안적으로, 도 4b의 제 2 산화 조건 하의 복수의 ALD 사이클들 (400b) 을 적용하고 이어서 도 4a의 제 1 산화 조건 하의 복수의 ALD 사이클들 (400a) 을 적용하는 것은 스페이서 에칭 및 코어 재료 제거 후에 음의 경사를 갖는 실리콘 옥사이드 스페이서들을 발생시킨다. ALD 사이클들 (400a) 과 ALD 사이클들 (400b) 사이의 사이클들의 수 및 사이클들의 시퀀스는 스페이서 에칭 및 코어 재료 제거 후에 실리콘 옥사이드 스페이서들의 경사를 결정할 수도 있다.
도 5는 일부 구현예들에 따른 ALD 및 에칭에 의해 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 예시적인 방법의 흐름도를 도시한다. 프로세스 (500) 의 동작들은 상이한 순서들로 그리고/또는 상이한 동작들, 보다 적은 동작들, 또는 부가적인 동작들과 함께 수행될 수도 있다. 도 5는 도 6a 내지 도 6d, 도 7a 내지 도 7d, 및 도 8a 내지 도 8d를 참조하여 기술된다. 도 6a 내지 도 6d는 일부 구현예들에 따른 양의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 다양한 스테이지들의 개략적인 예시들이다. 도 7a 내지 도 7d는 일부 구현예들에 따른 음의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 다양한 스테이지들의 개략적인 예시들이다. 도 8a 내지 도 8d는 일부 구현예들에 따른 수직 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 다양한 스테이지들의 개략적인 예시들이다.
프로세스 (500) 의 블록 510 전에, 프로세스 (500) 는 패터닝된 코어 재료 및 타깃 층을 갖는 기판을 제공하는 단계를 선택가능하게 포함할 수도 있다. 패터닝된 코어 재료는 포토레지스트일 수도 있고 또는 비정질 탄소 또는 비정질 실리콘 재료로 이루어질 수도 있다. 일부 구현예들에서, 패터닝된 코어 재료는 스핀-온 탄소, 다이아몬드-유사 탄소, 또는 갭충진 애시가능 하드 마스크이다. 코어 재료는 CVD 또는 PECVD와 같은 임의의 적합한 증착 기법에 의해 증착될 수도 있고, 코어 재료는 패터닝되기 전에 타깃 층 위에 증착될 수도 있다. 일부 구현예들에서, 코어 재료는 종래의 리소그래피 기법을 사용하여 패터닝될 수도 있다. 패터닝된 코어 재료의 스페이서 CD는 약 45 ㎚와 같거나 클 수도 있다. 타깃 층은 코어 재료를 패터닝하는 것에 후속하여 결국 패터닝되거나 적어도 패터닝된 층일 수도 있다. 타깃 층은 반도체 재료, 유전체 재료, 또는 도전성 재료를 포함할 수도 있다. 타깃 층의 예시적인 재료들이 실리콘, 실리콘 나이트라이드, 또는 티타늄 나이트라이드를 포함할 수도 있다. 타깃 층은 ALD, PEALD, CVD, 또는 PECVD와 같은 임의의 적합한 증착 기법에 의해 증착될 수도 있다.
기판은 타깃 층을 패터닝하기 위해 복수의 패터닝 프로세스를 겪을 수도 있고, 프로세스 (500) 는 다중 패터닝 프로세스의 적어도 일부인 동작들을 포함한다. 타깃 층은 패터닝된 마스크 층을 사용하여 패터닝될 수도 있다. 일부 구현예들에서, 복수의 패터닝된 스페이서들은 패터닝된 마스크 층을 형성할 수도 있고 또는 패터닝된 마스크 층으로 패턴을 전사할 수도 있다. 복수의 패터닝된 스페이서들은 스페이서 에칭 및 코어 재료 제거 후에 형성될 수도 있고, 코어 재료 제거는 프로세스 (500) 의 블록 530에서 발생할 수도 있다. 복수의 패터닝된 스페이서들의 스페이서 CD가 약 45 ㎚와 같거나 보다 작을 수도 있다.
도 6a는 패터닝된 코어 재료 (605) 및 아래에 놓인 타깃 층 (610) 을 포함하는 기판의 개략적인 예시를 도시한다. 도 7a는 패터닝된 코어 재료 (705) 및 아래에 놓인 타깃 층 (710) 을 포함하는 기판의 개략적인 예시를 도시한다. 도 8a는 패터닝된 코어 재료 (805) 및 아래에 놓인 타깃 층 (810) 을 포함하는 기판의 개략적인 예시를 도시한다. 도 6a, 도 7a 및 도 8a는 실리콘 옥사이드 스페이서 층을 증착하기 전의 기판들을 도시한다.
도 5를 다시 참조하면, 프로세스 (500) 의 블록 510에서, 패터닝된 코어 재료 및 패터닝된 코어 재료 아래의 타깃 층을 포함하는 기판 상에 제 1 두께의 실리콘 옥사이드 스페이서 층이 ALD에 의해 증착된다. 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 것은 기판을 실리콘 함유 전구체의 제 1 도즈에 노출하고 제 1 산화 조건 하에서 기판을 산화제의 플라즈마에 노출하는 것을 포함한다. 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 것은 ALD의 반복된 복수의 사이클들을 포함하고, ALD의 사이클 각각은 도 3 및 도 4a 및 도 4b에 도시된 바와 같이 하나 이상의 페이즈들을 포함한다. 예로서, ALD 사이클은: (ⅰ) 도즈 단계; (ⅱ) 퍼지 단계; (ⅲ) 플라즈마 노출 단계; 및 (ⅳ) 퍼지 단계를 포함할 수도 있다. 도즈 단계는 실리콘 함유 전구체를 자기 제한 방식으로 기판 표면 상에 흡착시키기 위해 기판을 실리콘 함유 전구체의 제 1 도즈에 노출하는 것을 포함할 수도 있다. 이 단계는 또한 포화로 기판 표면을 "소킹하는 것 (soaking)"으로 지칭될 수도 있다. 플라즈마 노출 단계는 실리콘 함유 전구체를 흡착 제한된 양의 옥사이드 재료로 변환하기 위해 산화제의 라디칼들 또는 다른 대전된 종을 실리콘 함유 전구체와 반응시키도록 제 1 산화 조건 하에서 산화제의 플라즈마 (예를 들어, 산소 플라즈마) 에 기판을 노출하는 것을 포함할 수도 있다. 플라즈마 노출 단계는 또한 플라즈마 "변환 (conversion)" 단계로 지칭될 수도 있다. 일부 구현예들에서, 산화제는 이로 제한되는 것은 아니지만, 산소 가스, 물, 이산화탄소, 일산화탄소, 아산화질소, 일산화질소, 산화유황, 이산화유황, 산소 함유 하이드로카본류, 오존, 및 이들의 조합을 포함할 수도 있는 산소 함유 반응물질이다. 일부 구현예들에서, 산화제는 산소 가스이다. 산화제는 상대적으로 짧은 시간 양에서 RF 전력 전달에 노출될 수도 있다. 예를 들어, 산화제는 산소 플라즈마를 형성하고 실리콘 함유 전구체를 변환하기 위해 약 0.25 초 내지 약 5 초의 시간 스팬 (span) 에서 RF 전력 전달에 노출된다. 이 단계는 또한 상대적으로 짧은 시간 양에서 전달된 RF 전력으로부터 플라즈마를 사용하여 기판 표면 상의 전구체 재료를 변환하기 위한 "플래시 (flash)" 동작으로 지칭될 수도 있다. 따라서, 기판을 제 1 산화 조건들 하에서 산화제의 플라즈마에 노출하는 것은 제 1 두께의 실리콘 옥사이드 스페이서 층을 형성하도록 실리콘 함유 전구체를 변환하는 것을 포함한다. 도즈 단계 및 플라즈마 노출 단계를 포함하는, ALD 사이클은 제 1 두께의 실리콘 옥사이드 스페이서 층이 증착될 때까지 반복될 수도 있다.
플라즈마 노출 단계는 제 1 산화 조건 하에 수행될 수도 있다. 제 1 산화 조건은 산화 시간, RF 전력 전달, 기판 온도, 및 챔버 압력 중 하나 이상에 의해 특징화될 수도 있다. 제 1 산화 조건의 임의의 이들 특징들 또는 특성들의 변화들은 증착된 실리콘 옥사이드 스페이서 층에서 응력 분산에 영향을 줄 수도 있고, 이는 결국 스페이서 에칭 및 코어 재료 제거 후 실리콘 옥사이드 스페이서의 발생되는 프로파일에 영향을 줄 수도 있다. 일부 구현예들에서, 제 1 산화 조건은 약 0.25 초 내지 약 5 초의 제 1 산화 시간, 약 100 W 내지 약 10,000 W의 제 1 RF 전력, 약 0 ℃ 내지 약 100 ℃의 제 1 기판 온도, 및 약 10 mTorr 내지 약 100 mTorr의 제 1 챔버 압력을 포함할 수 있다. 일부 구현예들에서, 제 1 산화 조건은 짧은 산화 시간 및 저 RF 전력을 가질 수도 있고, 짧은 산화 시간은 약 0.25 초 내지 약 1.5 초일 수도 있고, 저 RF 전력은 약 100 W 내지 약 2,500 W일 수도 있다. 일부 구현예들에서, 제 1 산화 조건은 긴 산화 시간 및 고 RF 전력을 가질 수도 있고, 긴 산화 시간은 약 1 초 내지 약 3 초일 수도 있고, 고 RF 전력은 약 1,000 W 내지 약 5,000 W일 수도 있다.
제 1 두께의 실리콘 옥사이드 스페이서 층의 증착은 도 1의 프로세싱 장치 (100) 에서 기술된 바와 같이 플라즈마 챔버 또는 플라즈마 에칭 챔버에서 수행될 수도 있다. 다양한 에칭 동작들 및 증착 동작들이 동작들 사이에 진공 파괴를 도입하지 않고 동일한 플라즈마 챔버에서 수행될 수도 있다.
도 6b는 패터닝된 코어 재료 (605) 및 타깃 층 (610) 의 노출된 표면들 상에 컨포멀하게 증착된 제 1 두께 (620) 의 실리콘 옥사이드 스페이서 층을 포함하는 기판의 개략적인 예시를 도시한다. 제 1 두께 (620) 는 복수의 ALD 사이클들에 의해 증착될 수도 있고, 플라즈마 노출 단계 동안 산화 조건들은 제 1 두께 (620) 의 실리콘 옥사이드 스페이서 층에서 많은 양의 압축 응력을 발생시킨다. 예를 들어, 산화 조건은 층에서 많은 양의 압축 응력을 생성하기 위해 짧은 산화 시간 및 저 RF 전력 전달을 가질 수도 있다. 일부 구현예들에서, 제 1 두께 (620) 는 층에서 많은 양의 압축 응력을 생성하기 위해 상대적으로 저 기판 온도에서 증착될 수도 있다.
도 7b는 패터닝된 코어 재료 (705) 및 타깃 층 (710) 의 노출된 표면들 상에 컨포멀하게 증착된 제 1 두께 (720) 의 실리콘 옥사이드 스페이서 층을 포함하는 기판의 개략적인 예시를 도시한다. 제 1 두께 (720) 는 복수의 ALD 사이클들에 의해 증착될 수도 있고, 플라즈마 노출 단계 동안 산화 조건들은 제 1 두께 (720) 의 실리콘 옥사이드 스페이서 층에서 적은 양의 압축 응력을 발생시킨다. 예를 들어, 산화 조건은 층에서 적은 양의 압축 응력을 생성하기 위해 긴 산화 시간 및 고 RF 전력 전달을 가질 수도 있다. 일부 구현예들에서, 제 1 두께 (720) 는 층에서 적은 양의 압축 응력을 생성하기 위해 상대적으로 고 기판 온도에서 증착될 수도 있다.
도 8b는 패터닝된 코어 재료 (805) 및 타깃 층 (810) 의 노출된 표면들 상에 컨포멀하게 증착된 제 1 두께 (820) 의 실리콘 옥사이드 스페이서 층을 포함하는 기판의 개략적인 예시를 도시한다. 제 1 두께 (820) 는 복수의 ALD 사이클들에 의해 증착될 수도 있고, 플라즈마 노출 단계 동안 산화 조건들은 제 1 두께 (820) 의 실리콘 옥사이드 스페이서 층에서 중간 양의 압축 응력을 발생시킨다. 일부 구현예들에서, 산화 조건은 층에서 중간 양의 압축 응력을 생성하기 위해 최적화된 산화 시간 및 최적화된 RF 전력 전달을 가질 수도 있다. 예를 들어, 최적화된 산화 시간은 약 1.5 초일 수도 있고 최적화된 RF 전력은 약 2,500 W일 수도 있다. 일부 구현예들에서, 제 1 두께 (820) 는 층에서 중간 양의 압축 응력을 생성하기 위해 최적화된 기판 온도에서 증착될 수도 있다. 예를 들어, 기판 온도는 약 60 ℃일 수도 있다.
도 5를 다시 참조하면, 프로세스 (500) 의 블록 520에서, 제 2 두께의 실리콘 옥사이드 스페이서 층이 ALD에 의해 기판 상에 증착된다. 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 것은 기판을 실리콘 함유 전구체의 제 2 도즈에 노출하고 제 2 산화 조건 하에서 기판을 산화제의 플라즈마에 노출하는 것을 포함하고, 제 2 산화 조건은 제 1 산화 조건과 상이하다. 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 것은 ALD의 반복된 복수의 사이클들을 포함하고, ALD의 사이클 각각은: (ⅰ) 도즈 단계; (ⅱ) 퍼지 단계, (ⅲ) 플라즈마 노출 단계; 및 (ⅳ) 퍼지 단계를 포함할 수도 있고, 전술한 단계들은 상기 기술되었다. 블록 520 동안 도즈 단계들은 블록 510 동안 도즈 단계들과 동일한 실리콘 함유 전구체를 사용할 수도 있다. 블록 520 동안 플라즈마 노출 단계들은 블록 510 동안 플라즈마 노출 단계들과 동일한 산화제를 사용할 수도 있다. 제 2 산화 조건 하에서 산화제의 플라즈마에 기판을 노출하는 것은 제 2 두께의 실리콘 옥사이드 스페이서 층을 형성하기 위해 실리콘 함유 전구체의 제 2 도즈를 변환하는 것을 포함한다. 제 2 두께의 조성은 제 1 두께의 실리콘 옥사이드 스페이서 층과 동일할 수도 있다. 도즈 단계 및 플라즈마 노출 단계를 포함하는, ALD 사이클은 제 2 두께의 실리콘 옥사이드 스페이서 층이 증착될 때까지 반복될 수도 있다. 블록 520 후에 형성된 층은 상이한 재료들의 바이레이어 (bilayer) 일 필요는 없고, 2 이상의 상이한 증착 조건들 하에서 형성된 실리콘 옥사이드 층이다.
플라즈마 노출 단계는 제 2 산화 조건 하에서 수행될 수도 있다. 제 2 산화 조건은 산화 시간, RF 전력 전달, 기판 온도, 및 챔버 압력 중 하나 이상에 의해 특징화될 수도 있다. 일부 구현예들에서, 제 2 산화 조건은 약 0.25 초 내지 약 5 초의 제 2 산화 시간, 약 100 W 내지 약 10,000 W의 제 2 RF 전력, 약 0 ℃ 내지 약 100 ℃의 제 2 기판 온도, 및 약 10 mTorr 내지 약 100 mTorr의 제 2 챔버 압력을 포함할 수 있다. 일부 구현예들에서, 제 2 산화 조건은: (1) 산화 시간, (2) RF 전력, 및 (3) 기판 온도 중 하나 이상이 제 1 산화 조건과 상이하다. 일부 구현예들에서, 제 2 산화 조건은 제 1 산화 조건보다 긴 산화 시간 및 보다 높은 RF 전력을 가질 수도 있다. 예를 들어, 보다 긴 산화 시간은 약 1 초 내지 약 3 초일 수도 있고 보다 높은 RF 전력은 약 1,000 W 내지 약 5,000 W일 수도 있다. 일부 구현예들에서, 제 2 산화 조건은 제 1 산화 조건보다 보다 짧은 산화 시간 및 보다 낮은 RF 전력을 가질 수도 있다. 예를 들어, 보다 짧은 산화 시간은 약 0.25 초 내지 약 1.5 초일 수도 있고 그리고 보다 낮은 RF 전력은 약 100 W 내지 약 2,500 W일 수도 있다.
일부 구현예들에서, 제 2 산화 조건은 제 1 산화 조건의 기판 온도와 상이한 기판 온도를 가질 수도 있다. 일 예에서, 제 2 산화 조건은 상대적으로 고 기판 온도를 가질 수도 있고, 기판 온도은 약 40 ℃ 내지 약 100 ℃ (예를 들어, 70 ℃) 이고, 그리고 제 1 산화 조건은 상대적으로 저 기판 온도를 가질 수도 있고, 기판 온도는 약 0 ℃ 내지 약 40 ℃ (예를 들어, 10 ℃) 이다. 또 다른 예에서, 제 2 산화 조건은 상대적으로 저 기판 온도를 가질 수도 있고, 기판 온도는 약 0 ℃ 내지 약 40 ℃ (예를 들어, 10 ℃) 이고, 그리고 제 1 산화 조건은 상대적으로 고 기판 온도를 가질 수도 있고, 기판 온도는 약 40 ℃ 내지 약 100 ℃ (예를 들어, 70 ℃) 이다. 기판 온도는 ALD 사이클의 플라즈마 노출 또는 산화 페이즈 동안 기판 온도로 엄격하게 제한되지 않고, 기판 온도는 ALD 사이클의 모든 페이즈들에 적용될 수도 있다는 것이 이해될 것이다. 일부 구현예들에서, 기판 온도는 제 1 산화 조건의 제 1 기판 온도로부터 제 2 산화 조건의 제 2 기판 온도로 램핑될 수도 있다. 램핑은 블록 510에서 ALD 사이클들의 시작으로부터 블록 520에서 ALD 사이클들의 종료까지 기판 온도의 점진적인 상승 또는 감소를 허용한다. 그와 같이, 기판 온도는 두 레짐들로 분할될 필요는 없고, 실리콘 옥사이드 스페이서 층의 증착 동안 계속해서 그리고 점진적으로 변화될 수도 있다. 일부 구현예들에서, 기판 온도는 ALD 사이클 각각 후 또는 미리 결정된 레이트로 계속해서 점진적으로 변화될 수도 있다. 기판 온도는 기판을 홀딩하는 기판 지지부가 증착 동작들 동안 설정되는 온도로서 이해될 수도 있다.
제 2 두께의 실리콘 옥사이드 스페이서 층의 증착은 도 1의 프로세싱 장치 (100) 에서 기술된 바와 같이 플라즈마 챔버 또는 플라즈마 에칭 챔버에서 수행될 수도 있다. 이에 따라, 블록 510 및 블록 520의 증착 동작들이 동작들 사이에 진공 파괴를 도입하지 않고 동일한 플라즈마 챔버에서 수행될 수도 있다.
도 6c는 제 1 두께 (620) 의 실리콘 옥사이드 스페이서 층 상에 컨포멀하게 증착된 제 2 두께 (630) 의 실리콘 옥사이드 스페이서 층을 포함하는 기판의 개략적인 예시를 도시하고, 기판은 패터닝된 코어 재료 (605) 및 아래에 놓인 타깃 층 (610) 을 포함한다. 제 2 두께 (630) 는 복수의 ALD 사이클들에 의해 증착될 수도 있고, 플라즈마 노출 단계 동안 산화 조건들은 제 2 두께 (630) 의 실리콘 옥사이드 스페이서 층에서 적은 양의 압축 응력을 발생시킨다. 예를 들어, 산화 조건은 층에서 적은 양의 압축 응력을 생성하기 위해 긴 산화 시간 및 고 RF 전력 전달을 가질 수도 있다. 일부 구현예들에서, 제 2 두께 (630) 는 층에서 적은 양의 압축 응력을 생성하기 위해 상대적으로 고 기판 온도에서 증착될 수도 있다.
도 7c는 제 1 두께 (720) 의 실리콘 옥사이드 스페이서 층 상에 컨포멀하게 증착된 제 2 두께 (730) 의 실리콘 옥사이드 스페이서 층을 포함하는 기판의 개략적인 예시를 도시하고, 기판은 패터닝된 코어 재료 (705) 및 아래에 놓인 타깃 층 (710) 을 포함한다. 제 2 두께 (730) 는 복수의 ALD 사이클들에 의해 증착될 수도 있고, 플라즈마 노출 단계 동안 산화 조건들은 제 2 두께 (730) 의 실리콘 옥사이드 스페이서 층에서 많은 양의 압축 응력을 발생시킨다. 예를 들어, 산화 조건은 층에서 많은 양의 압축 응력을 생성하기 위해 짧은 산화 시간 및 저 RF 전력 전달을 가질 수도 있다. 일부 구현예들에서, 제 2 두께 (730) 는 층에서 많은 양의 압축 응력을 생성하기 위해 상대적으로 저 기판 온도에서 증착될 수도 있다.
도 8c는 제 1 두께 (820) 의 실리콘 옥사이드 스페이서 층 상에 컨포멀하게 증착된 제 2 두께 (830) 의 실리콘 옥사이드 스페이서 층을 포함하는 기판의 개략적인 예시를 도시하고, 기판은 패터닝된 코어 재료 (805) 및 아래에 놓인 타깃 층 (810) 을 포함한다. 제 2 두께 (830) 는 복수의 ALD 사이클들에 의해 증착될 수도 있고, 플라즈마 노출 단계 동안 산화 조건들은 제 2 두께 (830) 의 실리콘 옥사이드 스페이서 층에서 중간 양의 압축 응력을 발생시킨다. 이러한 제 2 두께 (830) 를 위한 산화 조건들은 실리콘 옥사이드 스페이서 층의 제 1 두께 (820) 보다 제 2 두께 (830) 에서 약간 보다 많은 양들의 압축 응력을 생성할 수도 있다. 일부 구현예들에서, 산화 조건은 제 1 두께 (820) 보다 제 2 두께 (830) 에서 약간 보다 많은 양의 압축 응력을 생성하도록 최적화된 산화 시간 및 최적화된 RF 전력 전달을 가질 수도 있다. 예를 들어, 산화 시간은 약 1 초일 수도 있고 RF 전력은 약 2,000 W일 수도 있다. 일부 구현예들에서, 제 2 두께 (830) 는 층에서 중간 양의 압축 응력을 생성하기 위해 최적화된 기판 온도에서 증착될 수도 있다. 예를 들어, 기판 온도는 약 60 ℃일 수도 있다.
도 5를 다시 참조하면, 프로세스 (500) 의 블록 530에서, 실리콘 옥사이드 스페이서 층으로부터 복수의 스페이서들을 형성하도록 패터닝된 코어 재료가 에칭되고, 복수의 스페이서들은 타깃 층에 대한 마스크로서 역할을 한다. 패터닝된 코어 재료는 마스크를 형성하도록 선택적으로 에칭되고, 마스크는 패터닝된 스페이서들의 마스크이다. 증착된 실리콘 옥사이드 스페이서 층은 패터닝된 코어 재료에 인접하다. 패터닝된 코어 재료는 증착된 실리콘 옥사이드 스페이서 층의 나머지가 복수의 스페이서들을 형성하도록 제거될 수도 있고, 복수의 스페이서들은 증착된 실리콘 옥사이드 스페이서 층으로 이루어진다. 이 단계는 또한 "패터닝된 코어 제거" 또는 "패터닝된 코어 스트립"으로 지칭될 수도 있다. 복수의 스페이서들의 각각의 상부 부분은 경사를 갖고, 경사는 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착할 때 제 1 산화 조건 및 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착할 때 제 2 산화 조건의 적어도 일부에 종속된다. 패터닝된 코어 재료를 에칭한 후, 스페이서들의 경사는 양의 경사, 음의 경사 또는 수직일 수도 있다.
프로세스 (500) 의 일부 구현예들에서 그리고 블록 530에서 패터닝된 코어 재료를 에칭하기 전에, 실리콘 옥사이드 스페이서 층의 일부가 복수의 스페이서들을 규정하도록 에칭될 수도 있다. 실리콘 옥사이드 스페이서 층의 일부는 실리콘 옥사이드 스페이서 층의 나머지가 패터닝된 코어 재료의 긴 측벽들에 배치되도록 지향성으로 에칭될 수도 있다. 이 단계는 또한 "스페이서 에칭"으로 지칭될 수도 있다. 일부 구현예들에서, 지향성 에칭은 플루오로카본 플라즈마를 사용하여 수행될 수도 있다. 패터닝된 코어 재료가 블록 530에서 제거된 후, 실리콘 옥사이드 스페이서 층의 나머지는 타깃 층에 대한 마스크로서 역할을 하는 독립형 스페이서들을 형성한다. 블록 530에서 스페이서 에칭 및 패터닝된 코어 제거 후, 스페이서들의 경사는 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착할 때 제 1 산화 조건 및 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착할 때 제 2 산화 조건 중 적어도 일부에 따라 음의 경사, 양의 경사 또는 수직일 수도 있다. 다른 인자들이 패터닝된 코어 재료의 재료와 같은, 스페이서들의 경사의 원인이 될 수도 있다는 것이 이해될 것이다.
패터닝된 코어 재료를 에칭하는 것은 도 1의 프로세싱 장치 (100) 에서 기술된 바와 같이 플라즈마 챔버 또는 플라즈마 에칭 챔버에서 수행될 수도 있다. 이에 따라, 블록 530에서 패터닝된 코어 재료를 에칭하는 것은 블록 510 및 블록 520에서 증착 동작들과 동일한 플라즈마 챔버에서 수행될 수도 있다. 일부 구현예들에서, 블록 530에서 패터닝된 코어 재료를 에칭하는 것은 동작들 사이에 진공 파괴를 도입하지 않고 블록 510 및 블록 520에서 증착 동작들과 동일한 플라즈마 챔버에서 수행될 수도 있다. 일부 구현예들에서, 패터닝된 코어 재료를 에칭하기 전에 실리콘 옥사이드 스페이서 층의 일부를 에칭하는 것은 블록 510 및 블록 520에서 증착 동작들과 동일한 플라즈마 챔버에서 수행될 수도 있다.
증착 및 에칭을 위해 분리된 챔버들의 사용은 프로세싱 시간, 프로세싱 단계들, 및 비용들을 상승시키고, 이에 따라 쓰루풋에 악영향을 갖는다. 더욱이, 분리된 챔버들의 사용은 일 챔버로부터 또 다른 챔버로 기판들을 이송할 것을 필요로 하고, 이는 진공 파괴들을 수반하고 원치 않은 재료들 또는 입자들이 기판들과 콘택트하게 될 가능성을 증가시킨다. 이는 기판 상에서 재료 기능성 및/또는 무결성 손실을 발생시킬 수도 있다. 게다가, 세정 프로세스가 에칭 프로세스와 증착 프로세스 사이에 일반적으로 요구되고, 세정 프로세스는 기판 상의 재료 속성들 및 구조체에 영향을 줄 수 있다. 예를 들어, 희석된 플루오르화 수소 (HF) 산 세정 프로세스가 마스크 구조체들 상에 영향을 갖고 성능에 악영향을 줄 수 있다. 프로세스 (500) 에서와 동일한 플라즈마 챔버에서 증착 동작 및 에칭 동작을 수행함으로써, 독립형 ALD 툴들 및 부가적인 세정 툴들이 제거된다. 더욱이, 프로세싱 시간 및 비용들은 부가적인 기판 이송들 및 세정 시간을 제거함으로써 감소된다. 이에 더하여, 에칭 동작 및 ALD 동작을 통합하는 것은 기판 이송들 사이 (예를 들어, 엑스시츄 (ex-situ) 증착과 세정 사이) 원치 않은 재료들, 대기, 및/또는 수분에 기판을 노출할 수도 있는, 진공 파괴들을 방지한다. 에칭 동작 및 ALD 동작을 통합하는 것은 또한 상이한 종횡비들의 구조체들 또는 피처들에 걸쳐 불균일한 증착의 영향을 감소시킨다.
도 6d는 제 1 두께 (620) 의 실리콘 옥사이드 스페이서 층 및 제 2 두께 (630) 의 실리콘 옥사이드 스페이서 층이 지향성으로 에칭된 후 그리고 패터닝된 코어 재료 (605) 가 제거된 후, 복수의 패터닝된 실리콘 옥사이드 스페이서들 (640) 의 개략적인 예시를 도시하고, 복수의 패터닝된 실리콘 옥사이드 스페이서들 (640) 은 양의 경사를 갖는다. 어떠한 이론으로 제한되지 않고, 실리콘 옥사이드 스페이서 층의 제 1 두께 (620) 에서 많은 양의 압축 응력 및 제 2 두께 (630) 에서 적은 양의 압축 응력을 갖는 응력 분산은 스페이서 에칭 및 패터닝된 코어 제거 후 양으로 경사진 스페이서들 (640) 을 발생시킨다.
도 7d는 제 1 두께 (720) 의 실리콘 옥사이드 스페이서 층 및 제 2 두께 (730) 의 실리콘 옥사이드 스페이서 층이 지향성으로 에칭된 후 그리고 패터닝된 코어 재료 (705) 가 제거된 후, 복수의 패터닝된 실리콘 옥사이드 스페이서들 (740) 의 개략적인 예시를 도시하고, 복수의 패터닝된 실리콘 옥사이드 스페이서들 (740) 은 음의 경사를 갖는다. 어떠한 이론으로 제한되지 않고, 실리콘 옥사이드 스페이서 층의 제 1 두께 (720) 에서 적은 양의 압축 응력 및 제 2 두께 (730) 에서 많은 양의 압축 응력을 갖는 응력 분산은 스페이서 에칭 및 패터닝된 코어 제거 후 음으로 경사진 스페이서들 (740) 을 발생시킨다.
도 8d는 제 1 두께 (820) 의 실리콘 옥사이드 스페이서 층 및 제 2 두께 (830) 의 실리콘 옥사이드 스페이서 층이 지향성으로 에칭된 후 그리고 패터닝된 코어 재료 (805) 가 제거된 후, 복수의 패터닝된 실리콘 옥사이드 스페이서들 (840) 의 개략적인 예시를 도시하고, 복수의 패터닝된 실리콘 옥사이드 스페이서들 (840) 은 수직 경사를 갖는다. 어떠한 이론으로 제한되지 않고, 실리콘 옥사이드 스페이서 층의 제 1 두께 (820) 에서 중간 양의 압축 응력 및 제 2 두께 (830) 에서 중간 양의 압축 응력을 갖는 응력 분산은 스페이서 에칭 및 패터닝된 코어 제거 후 수직으로 경사진 스페이서들 (840) 을 발생시킨다. 제 2 두께 (830) 에서 압축 응력의 양은 제 1 두께 (820) 의 압축 응력의 양보다 약간 클 수도 있다.
도 9는 일부 구현예들에 따른 다중 패터닝 스킴에서 복수의 실리콘 옥사이드 스페이서들을 형성하기 위한 방법의 다양한 동작들을 도시하는 프로세스 흐름도를 도시한다. 프로세스 (900) 의 동작들은 상이한 순서들로 그리고/또는 상이한 동작들, 보다 적은 동작들 또는 부가적인 동작들과 함께 수행될 수도 있다. 도 5의 프로세스 (500) 의 다양한 양태들이 도 9의 프로세스 (900) 에 적용될 수도 있다.
일부 구현예들에서, 프로세스 (900) 의 블록 910에서, 복수의 사이클들 (M 사이클들) 의 ALD는 패터닝된 코어 재료의 후속 소비를 제한하도록 패터닝된 코어 재료 상에 실리콘 옥사이드 스페이서 층을 증착하기 위해 선택가능하게 수행될 수도 있고, M은 정수 값이다. 실리콘 옥사이드 스페이서 층을 증착할 때, 긴 지속기간 동안 그리고 고 RF 전력에서 산화제의 플라즈마로의 노출은 패터닝된 코어 재료의 부분들을 의도치 않게 소비할 수도 있다. 따라서, 블록 910에서 ALD의 사이클 각각은 실리콘 옥사이드 재료의 "소프트 랜딩 (soft landing)"을 생성하기 위해 플라즈마로의 노출이 짧은 지속기간 동안 저 RF 전력에서 수행될 때 플라즈마 변환 페이즈를 가져, 패터닝된 코어 재료의 후속 소비를 제한한다.
프로세스 (900) 의 블록 920에서, 제 1 두께의 실리콘 옥사이드 스페이서 층이 X 사이클들의 ALD를 적용함으로써 패터닝된 코어 재료 위에 증착되고, 사이클 각각은: (ⅰ) 기판을 실리콘 함유 전구체의 제 1 도즈에 노출하는 단계, 및 (ⅱ) 제 1 산화 조건 하에서 기판을 산화제의 플라즈마에 노출하는 단계를 포함한다. 일부 구현예들에서, X는 약 10 내지 약 100의 정수 값이다. 제 1 산화 조건은 제 1 산화 시간, 제 1 RF 전력, 및 제 1 기판 온도를 포함할 수 있다. 일부 구현예들에서, 제 1 산화 시간, 제 1 RF 전력, 또는 제 1 기판 온도 중 적어도 하나는 X 회의 사이클들에 걸쳐 점진적으로 변화할 수도 있다. 달리 말하면, 제 1 산화 시간, 제 1 RF 전력, 및 제 1 기판 온도와 같은 파라미터들은 제 1 두께의 실리콘 옥사이드 스페이서 층의 증착 동안 고정될 필요는 없고, 시간에 따라 변화할 수도 있다.
프로세스 (900) 의 블록 930에서, 제 2 두께의 실리콘 옥사이드 스페이서 층이 Y 사이클들의 ALD를 적용함으로써 제 1 두께 위에 증착되고, 사이클 각각은: (ⅰ) 기판을 실리콘 함유 전구체의 제 2 도즈에 노출하는 단계, 및 (ⅱ) 제 2 산화 조건 하에서 기판을 산화제의 플라즈마에 노출하는 단계를 포함한다. 일부 구현예들에서, Y는 약 10 내지 약 100의 정수 값이다. 제 2 산화 조건은 제 2 산화 시간, 제 2 RF 전력, 및 제 2 기판 온도를 포함할 수 있다. 제 2 산화 조건은 산화 시간, RF 전력, 또는 기판 온도 중 적어도 하나에 의해 제 1 산화 조건과 상이하다. 일부 구현예들에서, 제 2 산화 시간, 제 2 RF 전력, 또는 제 2 기판 온도 중 적어도 하나는 Y 회의 사이클들에 걸쳐 점진적으로 변화할 수도 있다. 달리 말하면, 제 2 산화 시간, 제 2 RF 전력, 및 제 2 기판 온도와 같은 파라미터들은 제 2 두께의 실리콘 옥사이드 스페이서 층의 증착 동안 고정될 필요는 없고, 시간에 따라 변화할 수도 있다.
블록 920에서 ALD 사이클 각각의 제 1 산화 조건 및 블록 930에서 ALD 사이클 각각의 제 2 산화 조건은 블록 950에서 스페이서 에칭 및 블록 960에서 패터닝된 코어 제거에 이어서 발생되는 스페이서의 경사를 부분적으로 결정할 수도 있다. 일부 구현예들에서, 양으로 경사진 스페이서를 생성하기 위해 제 1 산화 조건은 저 RF 전력 및 짧은 산화 시간을 포함할 수 있고 제 2 산화 조건은 고 RF 전력 및 긴 산화 시간을 포함할 수 있다. 일부 구현예들에서, 음으로 경사진 스페이서를 생성하기 위해 제 1 산화 조건은 고 RF 전력 및 긴 산화 시간을 포함할 수 있고 제 2 산화 조건은 저 RF 전력 및 짧은 산화 시간을 포함할 수 있다. 예를 들어, 저 RF 전력은 약 100 W 내지 약 2,500 W일 수도 있고 고 RF 전력은 약 1,000 W 내지 약 5,000 W일 수도 있고, 그리고 짧은 산화 시간은 약 0.25 초 내지 약 1.5 초일 수도 있고, 긴 산화 시간은 약 1 초 내지 약 3 초일 수도 있다.
산화 조건은 블록 920 및 블록 930에서 X 회의 ALD 사이클들 및 Y 회의 ALD 사이클들에 걸쳐 제 1 산화 조건으로부터 제 2 산화 조건으로 점진적으로 변화할 수도 있다. 이는 블록 950에서 스페이서 에칭 및 블록 960에서 패터닝된 코어 제거에 이어서 발생되는 스페이서의 경사를 부분적으로 결정할 수 있다. 일부 구현예들에서, 제 1 산화 시간은 X 회의 ALD 사이클들 및 Y 회의 ALD 사이클들에 걸쳐 제 2 산화 시간으로 점진적으로 변화할 수도 있고, 그리고/또는 제 1 RF 전력은 X 회의 ALD 사이클들 및 Y 회의 ALD 사이클들에 걸쳐 제 2 RF 전력으로 점진적으로 변화할 수도 있다. 일부 구현예들에서, 양으로 경사진 스페이서를 생성하기 위해 X 회의 ALD 사이클들 및 Y 회의 ALD 사이클들에 걸쳐 제 1 산화 시간은 제 2 산화 시간으로 점진적으로 증가하고 제 1 RF 전력은 제 2 RF 전력은 점진적으로 상승한다. 일부 구현예들에서, 음으로 경사진 스페이서를 생성하기 위해 X 회의 ALD 사이클들 및 Y 회의 ALD 사이클들에 걸쳐 제 1 산화 시간은 제 2 산화 시간으로 점진적으로 감소하고 제 1 RF 전력은 제 2 RF 전력으로 점진적으로 감소한다.
블록 920에서 제 1 기판 온도 및 블록 930에서 제 2 기판 온도는 블록 950에서 스페이서 에칭 및 블록 960에서 패터닝된 코어 제거에 이어서 발생되는 스페이서의 경사를 부분적으로 결정할 수도 있다. 일부 구현예들에서, 산화 시간 및 전달된 RF 전력과 무관하게 발생할 수 있는, 양으로 경사진 스페이서를 생성하기 위해, 제 1 기판 온도는 상대적으로 저 기판 온도를 포함할 수 있고 제 2 기판 온도는 상대적으로 고 기판 온도를 포함할 수 있다. 일부 구현예들에서, X 회의 ALD 사이클들 및 Y 회의 ALD 사이클들에 걸쳐 제 1 기판 온도는 제 2 기판 온도로 점진적으로 상승할 수 있다. 일부 구현예들에서, 산화 시간 및 전달된 RF 전력과 무관하게 발생할 수 있는, 음으로 경사진 스페이서를 생성하기 위해, 제 1 기판 온도는 상대적으로 고 기판 온도를 포함할 수 있고 제 2 기판 온도는 상대적으로 저 기판 온도를 포함할 수 있다. 일부 구현예들에서, X 회의 ALD 사이클들 및 Y 회의 ALD 사이클들에 걸쳐 제 1 기판 온도는 제 2 기판 온도로 점진적으로 감소될 수 있다. 예를 들어, 상대적으로 저 기판 온도는 약 0 ℃ 내지 약 40 ℃일 수도 있고 상대적으로 고 기판 온도는 약 40 ℃ 내지 약 100 ℃일 수도 있다.
프로세스 (900) 의 일부 구현예들에서, 제 3 또는 부가적인 두께들의 실리콘 옥사이드 스페이서 층이 보다 많은 사이클들의 ALD를 적용함으로써 제 2 두께 위에 증착될 수도 있다. 제 3 또는 부가적인 두께들의 실리콘 옥사이드 스페이서를 증착하는 ALD 사이클들은 블록 920 및 블록 930에서 수행된 증착/산화 조건들과 상이한 증착/산화 조건들을 사용하여 발생될 수도 있다.
일부 구현예들에서, 프로세스 (900) 의 블록 940에서, 복수의 사이클들 (N 사이클들) 의 ALD는 제 2 두께의 실리콘 옥사이드 스페이서 층 위에 부가적인 두께의 실리콘 옥사이드 스페이서 층을 증착하기 위해 선택가능하게 수행될 수도 있고, N은 정수 값이다. 블록 950에서 실리콘 옥사이드 스페이서 층의 일부를 에칭할 때, 과도한 양의 실리콘 옥사이드 스페이서 층이 의도치 않게 소비될 수도 있다. 따라서, 블록 940에서 ALD의 사이클 각각은 "고품질" 실리콘 옥사이드 재료를 생성하기 위해 플라즈마로의 노출이 긴 지속기간 동안 고 RF 전력에서 수행되는 플라즈마 변환 페이즈를 가져, 블록 950에서 스페이서 에칭 동안 실리콘 옥사이드 스페이서 층의 과잉 소비를 제한한다.
일부 구현예들에서, 프로세스 (900) 의 블록 950에서, 실리콘 옥사이드 스페이서 층의 일부가 선택가능하게 에칭되고 그렇지 않으면 블록 960에서 패터닝된 코어 제거 전에 제거된다. 일부 구현예들에서, 실리콘 옥사이드 스페이서 층의 일부의 제거는 패터닝된 코어 재료에 인접하게 실리콘 옥사이드 스페이서 층의 나머지를 남긴다. 실리콘 옥사이드 스페이서 층의 나머지는 패터닝된 코어 재료의 측벽들을 따라 배치될 수도 있다.
프로세스 (900) 의 블록 960에서, 패터닝된 코어 재료는 실리콘 옥사이드 스페이서 층으로부터 독립형 스페이서들이 남도록 제거된다. 독립형 실리콘 옥사이드 스페이서들은 후속 타깃 층을 패터닝하기 위한 패터닝된 마스크 층으로서 역할을 할 수도 있다. 독립형 스페이서들은 블록 920 및 블록 930 동안 적용된 증착 조건들에 따라 경사를 가질 수도 있다. 독립형 스페이서들은 음의 경사, 양의 경사, 또는 수직 경사를 가질 수도 있다.
예들
도 10a는 비정질 탄소 코어의 제거 후 양의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들의 이미지를 도시한다. 비정질 탄소 코어 상에 실리콘 옥사이드 스페이서 층을 증착하기 위해, 60 사이클들의 ALD는 0.5 초의 산화 시간 및 500 W의 TCP 전력을 갖는 사이클 각각으로, 이어서 사이클 각각이 1.5 초의 산화 시간 및 2,500 W의 TCP 전력을 갖는 20 사이클들의 ALD, 이어서 11 초 스페이서 에칭, 그리고 이어서 사이클 각각이 1.5 초의 산화 시간 및 2,500 W의 TCP 전력을 갖는 50 사이클들의 ALD로 수행된다. 도 10a에 도시된 양의 경사를 갖는 실리콘 옥사이드 스페이서들을 형성하기 위해, 비정질 탄소 코어의 제거를 위해 120 초 산소 스트립핑이 이어지는 18 초 스페이서 에칭이 수행된다.
도 10b는 비정질 탄소 코어의 제거 후 음의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들의 이미지를 도시한다. 비정질 탄소 코어 상에 실리콘 옥사이드 스페이서 층을 증착하기 위해, 15 사이클들의 ALD는 0.5 초의 산화 시간 및 500 W의 TCP 전력을 갖는 사이클 각각으로, 이어서 사이클 각각이 1.5 초의 산화 시간 및 2,500 W의 TCP 전력을 갖는 60 사이클들의 ALD, 이어서 11 초 스페이서 에칭, 이어서 사이클 각각이 0.5 초의 산화 시간 및 500 W의 TCP 전력을 갖는, 60 사이클들의 ALD, 그리고 이어서 사이클 각각이 1.5 초의 산화 시간 및 2,500 W의 TCP 전력을 갖는 15 사이클들의 ALD로 수행된다. 도 10b에 도시된 음의 경사를 갖는 실리콘 옥사이드 스페이서들을 형성하기 위해, 비정질 탄소 코어의 제거를 위해 120 초 산소 스트립핑이 이어지는 18 초 스페이서 에칭이 수행된다.
도 11a는 스핀-온 탄소 코어 제거 후 양의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들의 이미지를 도시한다. 스핀-온 탄소 코어 상에 실리콘 옥사이드 스페이서 층을 증착하기 위해, 60 사이클들의 ALD는 0.5 초의 산화 시간 및 500 W의 TCP 전력을 갖는 사이클 각각으로, 이어서 사이클 각각이 1.5 초의 산화 시간 및 2,500 W의 TCP 전력을 갖는 20 사이클들의 ALD, 이어서 11 초 스페이서 에칭, 그리고 이어서 사이클 각각이 1.5 초의 산화 시간 및 2,500 W의 TCP 전력을 갖는 50 사이클들의 ALD로 수행된다. 도 11a에 도시된 양의 경사를 갖는 실리콘 옥사이드 스페이서들을 형성하기 위해, 스핀-온 탄소 코어의 제거를 위해 60 초 산소 스트립핑이 이어지는 15 초 스페이서 에칭이 수행된다.
도 11b는 스핀-온 탄소 코어 제거 후 음의 경사를 갖는 프로파일을 갖는 복수의 실리콘 옥사이드 스페이서들의 이미지를 도시한다. 스핀-온 탄소 코어 상에 실리콘 옥사이드 스페이서 층을 증착하기 위해, 15 사이클들의 ALD는 0.5 초의 산화 시간 및 500 W의 TCP 전력을 갖는 사이클 각각으로, 이어서 사이클 각각이 1.5 초의 산화 시간 및 2,500 W의 TCP 전력을 갖는 60 사이클들의 ALD, 이어서 11 초 스페이서 에칭, 이어서 사이클 각각이 0.5 초의 산화 시간 및 500 W의 TCP 전력을 갖는, 60 사이클들의 ALD, 그리고 이어서 사이클 각각이 1.5 초의 산화 시간 및 2,500 W의 TCP 전력을 갖는 15 사이클들의 ALD로 수행된다. 도 11b에 도시된 음의 경사를 갖는 실리콘 옥사이드 스페이서들을 형성하기 위해, 스핀-온 탄소 코어의 제거를 위해 60 초 산소 스트립핑이 이어지는 15 초 스페이서 에칭이 수행된다.
결론
전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 이는 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시예들은 제한이 아닌 예시로서 간주되어야 하고, 실시예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (22)

  1. 플라즈마 챔버에서, 패터닝된 코어 재료 및 상기 패터닝된 코어 재료 아래의 타깃 층을 포함하는 기판 상에 원자 층 증착 (atomic layer deposition; ALD) 에 의해 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계로서, ALD에 의해 상기 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 단계는 상기 기판을 실리콘 함유 전구체의 제 1 도즈에 노출하고 제 1 산화 조건 하에서 상기 기판을 산화제의 플라즈마에 노출하는 것을 포함하는, 상기 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 단계;
    상기 플라즈마 챔버에서, ALD에 의해 상기 기판 상에 상기 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하는 단계로서, ALD에 의해 상기 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 단계는 상기 기판을 상기 실리콘 함유 전구체의 제 2 도즈에 노출하고 제 2 산화 조건 하에서 상기 기판을 상기 산화제의 플라즈마에 노출하는 것을 포함하고, 상기 제 2 산화 조건은 상기 제 1 산화 조건과 상이한, 상기 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 단계; 및
    상기 플라즈마 챔버에서, 상기 실리콘 옥사이드 스페이서 층으로부터 복수의 스페이서들을 형성하도록 상기 패터닝된 코어 재료를 에칭하는 단계로서, 상기 복수의 스페이서들은 상기 타깃 층의 마스크로서 역할을 하는, 상기 패터닝된 코어 재료를 에칭하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 2 산화 조건은 다음: (1) 산화 시간, (2) RF (radio-frequency) 전력, 및 (3) 기판 온도 중 하나 이상이 상기 제 1 산화 조건과 상이한, 방법.
  3. 제 2 항에 있어서,
    상기 산화 시간은 상기 제 1 산화 조건 및 상기 제 2 산화 조건 각각에 대해 약 0.25 초 내지 약 5 초인, 방법.
  4. 제 2 항에 있어서,
    상기 RF 전력은 상기 제 1 산화 조건 및 상기 제 2 산화 조건 각각에 대해 약 100 W (Watt) 내지 약 10,000 W인, 방법.
  5. 제 2 항에 있어서,
    상기 기판 온도는 상기 제 1 산화 조건 및 상기 제 2 산화 조건 각각에 대해 약 0 ℃ 내지 약 100 ℃인, 방법.
  6. 제 1 항에 있어서,
    상기 제 2 산화 조건은 제 2 산화 시간 및 제 2 RF 전력을 포함하고, 상기 제 1 산화 조건은 제 1 산화 시간 및 제 1 RF 전력을 포함하고, 상기 제 2 산화 시간은 상기 제 1 산화 시간보다 길고 상기 제 2 RF 전력은 상기 제 1 RF 전력보다 큰, 방법.
  7. 제 1 항에 있어서,
    상기 제 2 산화 조건은 제 2 산화 시간 및 제 2 RF 전력을 포함하고, 상기 제 1 산화 조건은 제 1 산화 시간 및 제 1 RF 전력을 포함하고, 상기 제 2 산화 시간은 상기 제 1 산화 시간보다 짧고 상기 제 2 RF 전력은 상기 제 1 RF 전력보다 작은, 방법.
  8. 제 1 항에 있어서,
    상기 제 2 산화 조건은 제 2 기판 온도를 포함하고, 상기 제 1 산화 조건은 제 1 기판 온도를 포함하고, 상기 제 2 기판 온도는 상기 제 1 기판 온도와 상이한, 방법.
  9. 제 8 항에 있어서,
    기판 지지부의 온도를 상기 제 1 기판 온도로부터 상기 제 2 기판 온도로 램핑하는 (ramping) 단계를 더 포함하는, 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 단계, 상기 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 단계, 및 상기 패터닝된 코어 재료를 에칭하는 단계는 단계들 사이에 진공 파괴 (vacuum break) 를 도입하지 않고 상기 플라즈마 챔버에서 발생하는, 방법.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 플라즈마 챔버의 압력은 약 1 mTorr 내지 약 100 mTorr인, 방법.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 패터닝된 코어 재료를 에칭하는 단계 전에 상기 실리콘 옥사이드 스페이서 층의 일부를 에칭하는 단계를 더 포함하는, 방법.
  13. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 단계는: (ⅰ) 상기 기판을 상기 실리콘 함유 전구체의 상기 제 1 도즈에 노출하는 단계, 및 (ⅱ) 상기 제 1 산화 조건 하에서 상기 기판을 상기 산화제의 상기 플라즈마에 노출하는 단계의 사이클들을 X 회 적용하는 것을 포함하고, 그리고 상기 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 단계는: (ⅲ) 상기 기판을 상기 실리콘 함유 전구체의 상기 제 2 도즈에 노출하는 단계, 및 (ⅳ) 상기 제 2 산화 조건 하에서 상기 기판을 상기 산화제의 상기 플라즈마에 노출하는 단계의 사이클들을 Y 회 적용하는 것을 포함하고, X 및 Y는 서로 상이한 정수 값들인, 방법.
  14. 제 13 항에 있어서,
    상기 제 1 산화 조건은 제 1 산화 시간을 포함하고 그리고 상기 제 2 산화 조건은 제 2 산화 시간을 포함하고, 상기 제 1 산화 시간은 상기 X 회의 사이클들에 걸쳐 점진적으로 변화하고 그리고 상기 제 2 산화 시간은 상기 Y 회의 사이클들에 걸쳐 점진적으로 변화하는, 방법.
  15. 제 13 항에 있어서,
    상기 제 1 산화 조건은 제 1 RF 전력을 포함하고 그리고 상기 제 2 산화 조건은 제 2 RF 전력을 포함하고, 상기 제 1 RF 전력은 상기 X 회의 사이클들에 걸쳐 점진적으로 변화하고 그리고 상기 제 2 RF 전력은 상기 Y 회의 사이클들에 걸쳐 점진적으로 변화하는, 방법.
  16. 제 13 항에 있어서,
    상기 제 1 산화 조건 하에서 상기 기판을 상기 산화제의 플라즈마에 노출하는 단계는 상기 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 형성하도록 상기 실리콘 함유 전구체의 상기 제 1 도즈를 변환하는 것을 포함하고, 그리고 상기 제 2 산화 조건 하에서 상기 기판을 상기 산화제의 플라즈마에 노출하는 단계는 상기 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 형성하도록 상기 실리콘 함유 전구체의 상기 제 2 도즈를 변환하는 것을 포함하는, 방법.
  17. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 산화제는 산소 가스를 포함하는, 방법.
  18. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 패터닝된 코어 재료는 스핀-온 탄소, 다이아몬드-유사 탄소, 및 갭충진 애시가능 하드 마스크로 구성된 그룹으로부터 선택된 재료를 포함하는, 방법.
  19. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 복수의 스페이서들 각각의 상부 부분은 경사를 갖고, 상기 경사는 상기 제 1 산화 조건 및 상기 제 2 산화 조건에 적어도 부분적으로 종속되는, 방법.
  20. 복수의 실리콘 옥사이드 스페이서들의 경사를 제어하기 위한 장치에 있어서,
    플라즈마 챔버;
    상기 플라즈마 챔버에 커플링되고 상기 플라즈마 챔버로 RF 전력을 전달하도록 구성된 RF 전력 공급부;
    상기 플라즈마 챔버에서 기판을 지지하기 위한 기판 지지부로서, 상기 기판은 패터닝된 코어 재료 및 상기 패터닝된 코어 재료 아래의 타깃 층을 포함하는, 상기 기판 지지부; 및
    제어기를 포함하고,
    상기 제어기는,
    (ⅰ) 상기 플라즈마 챔버에서, 상기 기판 상에 ALD에 의해 제 1 두께의 실리콘 옥사이드 스페이서 층을 증착하기 위한 인스트럭션으로서, ALD에 의해 상기 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 동작은 상기 기판을 실리콘 함유 전구체의 제 1 도즈에 노출하고 제 1 산화 조건 하에서 상기 기판을 산화제의 플라즈마에 노출하는 것을 포함하는, 상기 제 1 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하기 위한 인스트럭션;
    (ⅱ) 상기 플라즈마 챔버에서, ALD에 의해 상기 제 1 두께의 상기 실리콘 옥사이드 스페이서 층 상에 상기 제 2 두께의 실리콘 옥사이드 스페이서 층을 증착하기 위한 인스트럭션으로서, ALD에 의해 상기 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하는 동작은 상기 기판을 상기 실리콘 함유 전구체의 제 2 도즈에 노출하고 제 2 산화 조건 하에서 상기 기판을 상기 산화제의 플라즈마에 노출하는 것을 포함하고, 상기 제 2 산화 조건은 상기 제 1 산화 조건과 상이한, 상기 제 2 두께의 상기 실리콘 옥사이드 스페이서 층을 증착하기 위한 인스트럭션; 및
    (ⅲ) 상기 플라즈마 챔버에서, 상기 실리콘 옥사이드 스페이서 층으로부터 복수의 실리콘 옥사이드 스페이서들을 형성하도록 상기 패터닝된 코어 재료를 에칭하기 위한 인스트럭션으로서, 상기 복수의 실리콘 옥사이드 스페이서들은 상기 타깃 층의 마스크로서 역할을 하는 (serve), 상기 패터닝된 코어 재료를 에칭하기 위한 인스트럭션을 수행하도록 구성되는, 장치.
  21. 제 20 항에 있어서,
    상기 제 2 산화 조건은 다음: (1) 산화 시간, (2) RF 전력, 및 (3) 기판 온도 중 하나 이상이 상기 제 1 산화 조건과 상이한, 장치.
  22. 제 20 항에 있어서,
    상기 복수의 실리콘 옥사이드 스페이서들 각각의 상부 부분은 경사를 갖고, 상기 경사는 상기 제 1 산화 조건 및 상기 제 2 산화 조건에 적어도 부분적으로 종속되는, 장치.
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