TWI837105B - 用於降低粗糙度的原子層沉積和蝕刻 - Google Patents

用於降低粗糙度的原子層沉積和蝕刻 Download PDF

Info

Publication number
TWI837105B
TWI837105B TW107141206A TW107141206A TWI837105B TW I837105 B TWI837105 B TW I837105B TW 107141206 A TW107141206 A TW 107141206A TW 107141206 A TW107141206 A TW 107141206A TW I837105 B TWI837105 B TW I837105B
Authority
TW
Taiwan
Prior art keywords
features
roughness
layer
etching
depth
Prior art date
Application number
TW107141206A
Other languages
English (en)
Other versions
TW201933439A (zh
Inventor
周翔
納維德 安薩里
木村啟惠
思義 李
卡齊 蘇塔納
拉喜卡 馬尼
張都鳴
哈西卜 卡齊
許塵
米切爾 布魯克斯
甘納許 屋帕海葉
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW201933439A publication Critical patent/TW201933439A/zh
Application granted granted Critical
Publication of TWI837105B publication Critical patent/TWI837105B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45529—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making a layer stack of alternating different compositions or gradient compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/471—Inorganic layers
    • H01L21/473—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本文中描述使用整合式原子層沉積（ALD）及蝕刻處理以降低粗糙度之方法及設備。在一些實施例中，在提供遮罩在基板上之後，該方法包括，藉由ALD而沉積保形層在遮罩上以降低粗糙度、以及蝕刻在遮罩下方之一層以形成圖案化特徵部，圖案化特徵部具有降低的粗糙度。在一些實施例中，在基板被蝕刻至第一深度以形成特徵部在基板中之第一深度處之後，該方法包括，藉由ALD而沉積保形層在特徵部之側壁上，以在後續的蝕刻處理期間保護側壁及降低粗糙度。ALD及蝕刻處理可在一電漿腔室中實施。

Description

用於降低粗糙度的原子層沉積和蝕刻
本揭示內容大致關於在半導體元件製造中之整合式沉積及蝕刻處理，更具體而言，關於在積體電路製造中控制關鍵尺寸之整合式原子層沉積（ALD）及蝕刻處理。
隨著半導體工業中之元件及特徵部尺寸持續縮小，小關鍵尺寸之特徵部之圖案化在先進積體電路（C）之製造中將持續變得重要。當前的圖案化方法可能導致不均勻的表面及粗糙度，其可能對電晶體或元件性能產生不利的影響，且當前用於降低粗糙度之處理技術可能對於已圖案化特徵部之關鍵尺寸有非期望的影響。
本揭示內容關於降低來自圖案化之粗糙度之方法。該方法包括在一電漿腔室中，藉由原子層沉積（ALD）而沉積第一保形層在基板之圖案化遮罩層上，其中基板包括第一材料層、及在第一材料層上方之圖案化遮罩層，在沉積第一保形層之前，圖案化遮罩層具有第一粗糙度。該方法更包括在該電漿腔室中，蝕刻第一材料層，以形成由圖案化遮罩層所定義之第一材料層之複數第一圖案化特徵部，其中在蝕刻第一材料層之後，複數第一圖案化特徵部具有第二粗糙度，第二粗糙度小於圖案化遮罩層之第一粗糙度。
在一些實施例中，第一粗糙度對應於第一線邊緣粗糙度（LER）及第一線寬度粗糙度（LWR），第二粗糙度對應於第二LER及第二LWR，其中第二LER等於或小於約2.0 nm，第二LWR等於或小於約2.0 nm。在一些實施例中，第一保形層之厚度介於約0.5 nm與約5 nm之間。在一些實施例中，圖案化遮罩層係用於定義來自第一材料層之一或更多一維（1-D）特徵部、及來自第一材料層之一或更多二維（2-D）特徵部，其中在蝕刻第一材料層之後，在一或更多1-D特徵部與一或更多2-D特徵部之間之關鍵尺寸（CD）偏差係實質相似的。在一些實施例中，圖案化遮罩層包括在孤立特徵部區域中之一或更多孤立特徵部、及在密集特徵部區域中之一或更多密集特徵部，密集特徵部區域比孤立特徵部區域具有更大的特徵部密度，其中在蝕刻第一材料層之後，在一或更多孤立特徵部與一或更多密集特徵部之間之CD偏差係實質相似的。在一些實施例中，該方法更包括在第一材料層下方之第二材料層。該方法更包括在該電漿腔室中，藉由ALD而沉積第二保形層在複數第一圖案化特徵部、圖案化遮罩層、及第二材料層之複數暴露表面上，以及在該電漿腔室中，蝕刻基板之第二材料層，以形成由複數第一圖案化特徵部所定義之複數第二圖案化特徵部。在一些實施例中，複數第二圖案化特徵部具有第三粗糙度，第三粗糙度小於第一粗糙度及第二粗糙度其中每一者。在一些實施例中，複數第一圖案化特徵部之關鍵尺寸等於或小於約20 nm。在一些實施例中，藉由ALD而沉積第一保形層包括：引入前驅物至該電漿腔室中，以吸附在圖案化遮罩層上；使用電漿轉化前驅物，以形成一吸附受限量的第一保形層；及重複引入前驅物及轉化前驅物之操作，直到一期望厚度之第一保形層被沉積在圖案化遮罩層上。
本揭示內容亦關於降低側壁粗糙度之方法。該方法包括在一電漿腔室中，蝕刻至基板之第一深度，以形成複數特徵部在第一深度。該方法更包括在該電漿腔室中，藉由原子層沉積（ALD）而沉積第一鈍化層在複數特徵部之複數側壁上。該方法更包括在該電漿腔室中，蝕刻複數特徵部至第二深度，第二深度大於第一深度，其中第一鈍化層係用於在蝕刻至第二深度之後實質上降低側壁粗糙度。
在一些實施例中，在蝕刻複數特徵部至第二深度之後，側壁之LWR及LER值其中一者或兩者等於或小於約1.5 nm。在一些實施例中，複數特徵部包括淺溝槽隔離（STI）特徵部。在一些實施例中，複數特徵部每一者之深度對寬度深寬比係等於或大於10：1。在一些實施例中，第一深度及第二深度每一者係等於或大於100 nm。在一些實施例中，複數特徵部包括在孤立特徵部區域中之一或更多孤立特徵部、及在密集特徵部區域中之一或更多密集特徵部，密集特徵部區域比孤立特徵部區域具有更大的特徵部密度，其中第一鈍化層在孤立特徵部區域及密集特徵部區域中沿著複數特徵部之側壁之厚度係實質相似的。在一些實施例中，複數特徵部係由複數結構所定義，其中一或更多第一結構包括第一材料，一或更多第二結構包括第二材料，第二材料不同於第一材料，其中對於一或更多第一結構及一或更多第二結構，第一鈍化層沿著複數特徵部之側壁之厚度係實質相似的。在一些實施例中，該方法更包括：在該電漿腔室中，藉由ALD而沉積第二鈍化層在複數特徵部之該等側壁上；及在該電漿腔室中，蝕刻複數特徵部至在基板中之第三深度，第三深度大於第二深度，其中第二鈍化層係用於在蝕刻穿過基板至第三深度之後實質上降低側壁粗糙度。在一些實施例中，第一鈍化層包括矽氧化物（SiOx ）。
以下將參考圖式以進一步說明這些及其它態樣。
簡介
在以下的敘述中，將提出多個特定細節以提供對於本發明實施例之徹底瞭解。所揭示的實施例可在缺乏部分或全部這些特定細節之情況下實施。在其它情況下，不詳細說明習知的處理操作，以免不必要地模糊所揭示的實施例。雖然將利用特定的實施例來說明所揭示的實施例，但應當瞭解，其並非意圖限制所揭示的實施例。
在本說明書中，用語「半導體晶圓」、「晶圓」、「基板」、「晶圓基板」及「部分製造的積體電路」可交換使用。熟悉此項技藝者應能了解，用語「部分製造的積體電路」可表示在積體電路製造之許多階段其中任一期間之矽晶圓。使用在半導體元件產業中之晶圓或基板通常具有200 mm、或300 mm、或450 mm之直徑。以下的實施例假設本發明之實施例是在晶圓上實行。然而，本發明之實施例並不受限於此。工作件可能具有各種形狀、尺寸及材料。除了半導體晶圓之外，可利用本揭示內容之其它工作件包括各種物件，例如印刷電路板等等。整合式蝕刻∕ ALD 處理設備
隨著特徵部尺寸縮小、節距變小、及互補金屬氧化物半導體（CMOS）技術擴展到更小的節點，薄的保形沉積技術將持續變得重要。原子層沉積（ALD）是一種成膜技術，由於ALD沉積單一薄層之材料，因此非常適合薄保形膜之沉積，厚度受限於在成膜化學反應之前吸附至基板表面上（亦即，形成吸附受限層）之一或更多前驅物反應物。由ALD所形成之每一層是薄且保形的，所得到的膜基本上符合下方元件結構及特徵部的形狀。
傳統上，ALD及蝕刻處理在個別的工具或平台上實施。例如，ALD腔室不執行蝕刻處理，且蝕刻腔室不執行ALD處理。執行沉積處理之電漿蝕刻腔室係使用電漿誘導沉積處理以形成膜，所形成的膜是非保形的且取決於深寬比。
圖1為根據一些實施例而用於實施蝕刻及ALD操作之示例性處理設備之示意圖。處理設備100可為感應耦合電漿處理設備。處理設備100包括電漿腔室132，例如電漿蝕刻腔室。在一些實施例中，由位於美國加州Fremont之Lam Research Corporation所製造之KiyoTM 反應器為可用做電漿蝕刻腔室之合適的反應器之範例。
用於實施蝕刻及ALD操作之處理設備100之細節係描述於Zhou等人於2017年8月4日所申請、且發明名稱為「INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCH CHAMBER AND IN-SITU ETCH-ALP METHOD」之美國專利申請案第15/669,871號，其全部內容係藉由參照及各種目的而合併於本文中。
電漿腔室132可包括整個腔室結構，其可由腔室壁114和窗口106所界定。窗口106可由石英或其它介電材料所製成。在一些實施例中，電漿腔室132包括設置在電漿腔室132中之基板支撐件116。在一些實施例中，基板支撐件116為靜電卡盤，用於支撐基板112，沉積∕蝕刻處理係在基板112上實施。靜電卡盤可包括靜電電極，用於夾持和去夾持基板112。為此，可提供濾波器及DC箝位電源（未顯示）。亦可提供其它控制系統，以將基板112抬升而離開基板支撐件116。基板支撐件116係用以接收並保持基板112。
在一些實施例中，基板支撐件116可包含加熱器（未顯示）以加熱基板112。基板支撐件116可在提高的溫度下操作，例如介於約20 °C與約150 °C之間。溫度係取決於處理操作及特定配方。在一些實施例中，電漿腔室132亦可在某些壓力下操作，例如在介於約1 mTorr與約1 Torr之間之壓力。
在一些實施例中，處理設備100可包括射頻（RF）電源120，其可用於對基板支撐件116施加偏壓∕供電。RF電源120可由一或更多RF產生器所界定。如果提供多個RF產生器，則可使用不同的頻率以達成各種調諧特性。偏壓匹配電路118係耦接於RF電源120與基板支撐件116之間。以這種方式，RF電源120係連接至基板支撐件116。
線圈134位於窗口106上方。線圈134可由導電材料所製成，並且包括至少完整的一匝（turn）。圖1中所示之線圈134包括至少三匝。RF電源121係用以供應RF功率至線圈134。匹配電路102係耦接於RF電源121與線圈134之間。以這種方式，RF電源121係連接至線圈134。在一些實施例中，可選的法拉第屏蔽（未顯示）位於線圈134與窗口106之間。法拉第屏蔽可相對於線圈134而保持間隔開的關係。法拉第屏蔽可緊臨地設置在窗口106上方。法拉第屏蔽可防止金屬或其它物種沉積在電漿腔室132之窗口106上。
RF功率從RF電源121提供給線圈134，以使RF電流流過線圈134。流過線圈134之RF電流可產生電磁場在線圈134周圍。電磁場在電漿腔室132中產生感應電流，感應電流作用於電漿腔室132中之氣體以產生電漿。來自電漿之各種離子及∕或自由基可與基板112相互作用，以進行沉積或蝕刻操作。
在一些實施例中，處理設備100可選地包括電漿格柵（未顯示），可用於將電漿腔室132分成上部及下部。電漿格柵可用於限制進入電漿腔室132下部之熱電子量。在一些實施例中，處理設備100係用以操作而使得在電漿腔室132下部之電漿是離子–離子電漿，在電漿腔室132上部之電漿是電子–離子電漿。
處理氣體可通過第一氣體注入器104從電漿腔室132之頂部及∕或通過第二氣體注入器110從電漿腔室132之側面引入電漿腔室132中。處理氣體可包括汽化的液體前驅物或汽化的固體前驅物，其可在處理設備100上游之固體源汽化器（未顯示）中被汽化。可通過第一氣體注入器104及∕或第二氣體注入器110而供應一或更多反應物氣體。在一些實施例中，氣體注入器104、110可由噴淋頭代替。應當了解，可提供額外的或其它的氣體供應器，以供應不同的氣體至電漿腔室132，以用於各種類型之操作。
將氣體注入電漿腔室132中之各種方式顯示，可從各種位置將處理氣體、汽化的液體前驅物、及∕或汽化的固體前驅物提供到電漿腔室132中。在一些實施例中，僅使用第一氣體注入器104。在一些其它實施例中，僅使用第二氣體注入器110。在一些其它實施例中，使用第一氣體注入器104和第二氣體注入器110兩者。在一些實施例中，歧管122控制將哪些氣體供應到不同氣體管線之每一者。歧管122允許從不同氣體管線之任一者提供任何類型之氣體（反應物、載體、前驅物等）。在一些實施例中，載體氣體可包括例如氧（O2 ）、氮（N2 ）及氦（He）之氣體。氣體可在引入電漿腔室132之前與其它氣體混合或不混合而引入電漿腔室132中。
歧管122可用於選擇、切換及∕或混合來自輸送系統128中之個別輸送系統之輸出。在一些實施例中，輸送系統128可包括蝕刻氣體輸送系統127及液體輸送系統129。蝕刻氣體輸送系統127可用於輸出蝕刻劑氣體。蝕刻劑氣體之範例包括，但不限於，氯（Cl2 ）、溴化氫（HBr）及六氟化硫（SF6 ）。液體輸送系統129可用於提供液體前驅物，液體前驅物在ALD處理中被汽化並以蒸氣形式輸送。汽化的液體前驅物可被引入至電漿腔室132中、並且可吸附至基板112之表面上。可使用電漿，將吸附的前驅物轉化以形成吸附受限量之膜。示例性液體前驅物可具有以下的化學組成：Cx Hy Nz Oa Sib 。
真空泵130係連接至電漿腔室132，並且可用於從電漿腔室132抽出處理氣體，並且維持電漿腔室132中之壓力。閥126可設置在排氣部124與真空泵130之間，以控制施加至電漿腔室132之真空吸力的量。在一些實施例中，真空泵130可為一或二級機械乾式泵及∕或渦輪分子泵。在一些實施例中，在每次ALD處理完成之後，可啟動真空泵130，以清除電漿腔室132。
當處理設備100安裝在無麈室或製造設施中時，處理設備100可耦接至廠務設施（未顯示）。廠務設施包括管路系統，其提供處理氣體、真空、溫度控制及環境微粒控制。當安裝在目標製造設施中時，這些廠務設施可耦接至處理設備100。此外，處理設備100可耦接至傳送腔室，傳送腔室允許機器臂利用自動化而將基板傳進及傳出電漿腔室132。
在一些實施例中，系統控制器108（其可包括一或更多物理或邏輯控制器）控制處理設備100之一些或全部操作。系統控制器108可包括一或更多記憶體裝置及一或更多處理器。處理器可包括中央處理單元（CPU）或電腦、類比及∕或數位輸入∕輸出連接、步進馬達控制器板及其它類似的組件。用於實施適當控制操作之指令係在處理器上執行。這些指令可儲存在與系統控制器108連接之記憶體裝置上，它們可通過網路提供。在某些實施例中，系統控制器108執行系統控制軟體。
系統控制軟體可包括用以控制以下腔室操作條件其中任何一或多者之施加時序及∕或大小之指令：氣體之混合及∕或成分、腔室壓力、腔室溫度、晶圓∕晶圓支撐件溫度、施加至基板之偏壓（在各種實施例中可以為零）、施加至線圈或其它電漿產生構件之頻率及功率、基板位置、基板移動速度、以及由工具所實施之特定處理之其它參數。系統控制軟體可以任何適當的方式加以配置。例如，可撰寫各種處理工具構件子程序或控制物件，以控制用於實行各種處理工具處理所需之處理工具構件之操作。系統控制軟體可以任何適當的電腦可讀程式語言加以編碼。
在一些實施例中，系統控制軟體包括輸入∕輸出控制（IOC）序列指令，用以控制上述的各種參數。例如，半導體製造處理之每一階段可包括由系統控制器108所執行之一或更多指令。例如，用於設定一階段之處理條件之指令可包括在相應的配方階段中。在一些實施例中，可依序地安排配方階段，使得在摻雜處理中之複數步驟以某一順序加以執行。例如，配方可用以實施蝕刻操作，並且包括在每個蝕刻操作之間所實施之ALD處理之一或更多循環。
在一些實施例中，系統控制器108係配置有指令，用於實施以下操作其中一或多者：在電漿腔室132中，蝕刻基板112之第一層以形成特徵部之遮罩圖案，特徵部之遮罩圖案之寬度小於待由特徵部之遮罩圖案所形成之複數結構之期望寬度；在電漿腔室132中，藉由ALD沉積第一鈍化層在特徵部之遮罩圖案上，所沉積的第一鈍化層之厚度使特徵部之遮罩圖案之寬度增加到期望寬度；及在電漿腔室132中，蝕刻基板112之第二層以形成具有期望寬度之複數結構。蝕刻及沉積操作之實施不在電漿腔室132中引入真空中斷。在一些實施例中，系統控制器108進一步用於實施以下操作：重複在電漿腔室132中之ALD沉積及蝕刻之操作。
在一些實施例中，可使用其它電腦軟體及∕或程式。用於此目的之程式或程式片段之範例包括基板定位程式、處理氣體成分控制程式、壓力控制程式、加熱器控制程式、及RF電源控制程式。
在一些情況下，系統控制器108控制氣體濃度、基板移動及∕或供應至線圈134及∕或基板支撐件116之功率。系統控制器108可控制氣體濃度，其係藉由，例如，打開及關閉相關的閥以產生一或更多入口氣體流，其提供適當濃度之必要反應物。基板之移動可藉由，例如，指示基板定位系統根據需要移動而加以控制。可控制供應至線圈134及∕或基板支撐件116之功率，以提供特定的RF功率位準。如果使用格柵，則可藉由系統控制器108而調整RF功率，以在電漿腔室132上部產生電子–離子電漿，並在電漿腔室132下部產生離子–離子電漿。此外，系統控制器108可用於向基板支撐件116供電，使得電子–離子電漿不在電漿腔室132下部中形成。
系統控制器108可基於感測器輸出（例如，當功率、電位、壓力等達到某一閾值時）、操作之時序（例如，在處理中之某些時間打開閥）、或基於收到的使用者指令而控制這些及其它態樣。
在一些實施例中，系統控制器108為系統之一部分，其可為上述範例之一部分。這樣的系統可包括半導體處理設備，包括一處理工具或複數處理工具、一腔室或複數腔室、用以進行處理之一平台或複數平台、及∕或特定的處理構件（晶圓基座、氣體流動系統、等）。這些系統可與電子元件整合，電子元件係用以於半導體晶圓或基板之處理之前、期間內、及之後控制它們之操作。電子元件可稱為「控制器」，其可控制一系統或複數系統之各種構件或子部分。根據處理條件及∕或系統類型，系統控制器108可被程式化，以控制本文中所揭示之任何處理，包括處理氣體之輸送、溫度設定（例如，加熱及∕或冷卻）、壓力設定、真空設定、功率設定、RF產生器設定、RF匹配電路設定、頻率設定、流率設定、流體輸送設定、定位及操作設定、晶圓傳送進入與離開連接至特定系統或與特定系統接合之工具及其它傳送工具及∕或裝載室。
廣義而言，系統控制器108可定義為具有用以接收指令、發出指令、控制操作、使清洗操作得以進行、使終點測量得以進行、及達成類似功能之各種積體電路、邏輯、記憶體、及∕或軟體之電子元件。積體電路可包括儲存程式指令之韌體形式之晶片、數位信號處理器（DSP）、定義為特殊應用積體電路（ASIC）之晶片、及∕或一或更多微處理器、或執行程式指令（例如，軟體）之微控制器。程式指令可為以各種單獨設定（或程式檔案）之形式通訊至系統控制器108之指令，定義了用以在半導體晶圓上、或對半導體晶圓、或對系統實施特定處理之操作參數。在一些實施例中，操作參數可為由製程工程師所定義以在基板之一或更多層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及∕或晶粒之製造期間內完成一或更多處理步驟之配方之一部分。
在一些實施例中，系統控制器108可為電腦之一部分或耦接至電腦，該電腦與系統整合、耦接至系統、以其它方式網路連接至系統、或其組合。例如，系統控制器108可在「雲端」或晶圓廠主機電腦系統之全部或一部分中，使得基板處理之遠端控制得以進行。電腦可使得對系統之遠端控制得以進行，以監控製造操作之當前處理、檢驗過去製造操作之歷史記錄、檢驗複數製造操作之趨勢或效能評量、改變當前處理之參數、設定在當前處理之後之處理步驟、或開始新的處理。在一些範例中，遠端電腦（例如伺服器）可透過網路而將處理配方提供至系統，網路可包括區域網路或網際網路。遠端電腦可包括使用者界面，使用者介面使得參數及∕或設定之輸入或程式化得以進行，該參數及∕或設定接著從遠端電腦被傳遞至該系統。在一些範例中，系統控制器108接收數據形式之指令，指令為待於一或更多操作期間內執行之處理步驟其中每一者指定了複數參數。應當了解，該等參數可針對待執行之處理類型、及系統控制器108與其接合或對其進行控制之工具類型。因此，如上所述，系統控制器108可為分散式的，例如藉由包括以網路連接在一起並朝著共同目標（例如本文中所述之處理及控制）工作之一或更多獨立控制器。用於這樣的目標之分散式系統控制器108之範例將是腔室中之一或更多積體電路，該一或更多積體電路與位於遠端（例如，在平台等級或做為遠端電腦之一部分）之一或更多積體電路相連通，而結合以控制腔室中之處理。
非限制性地，示例性系統可包括電漿蝕刻腔室或模組、沉積腔室或模組、旋轉清洗腔室或模組、金屬電鍍腔室或模組、清洗腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積（PVD）腔室或模組、化學氣相沉積（CVD）腔室或模組、原子層沉積（ALD）腔室或模組、原子層蝕刻（ALE）腔室或模組、離子植入腔室或模組、軌道腔室或模組、及關於或用於半導體基板之加工及∕或製造之任何其它半導體處理系統。
如上所述，取決於待由工具所實施之處理步驟，系統控制器108可與下列之一或多者通訊：其它工具電路或模組、其它工具構件、叢集工具、其它工具介面、相鄰工具、鄰近工具、位於工廠各處之工具、主電腦、另一系統控制器108、或在半導體製造工廠中將基板容器移入及移出工具位置及∕或裝載埠之材料傳送用工具。線寬度粗糙度及線邊緣粗糙度
圖案化（patterning）方法使用在許多半導體製造處理中，以達成期望的特徵部。遮罩（例如，光阻圖案）用於圖案化下方層，以形成期望的特徵部，包括1-D特徵（例如，線、溝槽等）及2-D特徵部（例如，孔、正方形等） 。然而，遮罩邊緣通常不是平直的，導致偏離線性。偏離線性可能導致在圖案化特徵部中形成非線性，其可能對元件性能產生不利影響。這樣的偏離可用線寬度粗糙度（LWR）及∕或線邊緣粗糙度（LER）呈現其特性。
隨著半導體元件製造中之關鍵尺寸（CD）變小，用於達成小的CD並且控制LER及LWR之微影處理也越來越具有挑戰性。LER∕LWR之影響隨著CD變小而放大。LWR是指在給定長度上所測量之線寬之偏差。LWR通常被量化為寬度之3σ偏差。LER是指線邊緣之偏差，其可被理解為從上到下觀察時，邊緣與直線之偏差。可使用已知的方法，根據給定的檢查長度或面積而計算LWR及LER值。非受控的LWR及∕或LER可能對所得到的半導體元件具有顯著影響，且習知的微影技術通常不足以解決這些問題。
做為說明，習知的微影技術使用圖案化及蝕刻處理而定義半導體元件之特徵部。在這些處理中，光阻材料沉積在基板上，然後暴露於由光罩所過濾的光。光罩通常是玻璃板，其被圖案化而具有特徵部幾何形狀，特徵部幾何形狀阻擋光傳播通過光罩。在穿過光罩之後，光接觸光阻材料之表面並且改變光阻材料之化學組成，使得顯影劑可去除該部分之光阻材料。將顯影劑施加於光阻材料，以去除該部分之光阻材料。在正光阻材料之例子中，曝光的區域被去除，而在負光阻材料之例子中，未曝光的區域被去除。圖案化的光阻材料係做為遮罩，以蝕刻下方層。
由於光阻之化學性質、波長或光源、及∕或光學系統中之解析度極限之限制，圖案化的光阻材料可能包括若干量之LWR及∕或LER。不受限於任何理論，此可能歸因於光阻分子是以隨意的形態形成、並且在曝光及顯影之後在整個圖案化的光阻材料中缺乏均勻性。圖案化的光阻材料中之LWR及∕或LER可能在後續的蝕刻處理中轉移到下方層，並且降低微影處理之解析度。
LWR及∕或LER可能影響各種半導體元件之性能。例如，對於平面或三維CMOS元件及互連結構，較高的LWR∕LER值可能導致解析度降低、CD不均勻、速度降低、產量損失、電阻率增加及性能降低等。關於製程整合，在CD間隔小之情況下，較高的LWR∕LER值可能導致特徵部合併，這可能導致短路及最終導致元件失效。
對於鰭式場效電晶體（FinFET）之形成，較大的LWR∕LER惡化了元件性能，因為表面粗糙做為電荷載體之散射中心，並且可能降低電晶體速度及增加功率消耗。對於圖案化處理，大的LWR∕LER可能導致斷線或線橋接，並且造成局部圖案失真。當該圖案被使用於後續的互連金屬填充時，這樣的斷線∕橋接缺陷將導致開路∕短路，其使得半導體元件無法運作。
為了達成LWR及∕或LER之改善，通常使用若干策略其中一者，例如：開發具有較小的固有粗糙度之新光阻、微影處理之最佳化（包括劑量最佳化及光阻最佳化）、以及顯影後平滑化處理之應用。劑量最佳化可涉及，在較高的曝光劑量下使光阻材料曝光以減少光阻顯影之隨機性，但是此通常不利於產量及成本。光阻最佳化可能涉及改變光阻處理參數，例如顯影劑濃度及顯影時間、或改變光阻之化學式，但這通常導致處理緩慢、昂貴、並且涉及長生產週期。
習知的顯影後平滑化處理可包括用於平滑化光阻圖案之電漿處理（如圖2所示）、或用於平滑化光阻圖案之電漿沉積∕蝕刻處理（如圖3所示）。雖然上述的顯影後平滑化處理可降低LWR及∕或LER，但是這樣的顯影後平滑化處理之可能問題涉及：由於選擇性問題所導致之受限的調整容許範圍、由於CD或CD負載（CD loading）需求所導致之受限的調整容許範圍、選擇性降低、遮罩高度減少、以及孤立–密集（iso-dense）CD負載。
圖2為遮罩之示意圖，遮罩受到習知的電漿處理以降低遮罩之粗糙度。在電漿處理之前之步驟210，遮罩204可為在基板202上之圖案化的光阻遮罩，其輪廓呈現出粗糙度，包括LWR及LER。在一些實施例中，遮罩204包括一或更多足部206從遮罩204橫向突出。在電漿處理之後之步驟220，遮罩204之輪廓可能變圓以平滑化其粗糙。電漿處理可能或可能不使得一或更多足部206變得更大。電漿處理可使用溫和的電漿條件，使得電漿不足以蝕刻遮罩204。不受限於任何理論，電漿「治療」遮罩204以使遮罩204分子回流而降低粗糙度，從而得到圓化的輪廓。該非蝕刻性電漿可為非定向的。用於降低遮罩204粗糙度之非蝕刻性電漿之範例包括氫（H2 ）電漿，氬（Ar）電漿或其組合。在非等向性蝕刻之後之步驟230，一或更多足部206可能從遮罩204被去除。非等向性蝕刻可使用定向的離子208而蝕刻或「切斷」一或更多足部206。否則，一或更多足部206之存在可能增加遮罩204之LWR。
圖2中所示之電漿處理可能降低遮罩之LWR及∕或LER，但是電漿處理可能減少遮罩高度、改變光阻形狀、及降低蝕刻選擇性。此可能降低遮罩在抵抗蝕刻操作上之性能。此外，由於選擇性問題，電漿處理可能具有受限的調整容許範圍。光阻通常被軟化，且高度在電漿處理後明顯地減少。當圖案向下轉移時，較軟及較矮的光阻可能無法度過後續的蝕刻步驟。由於遮罩侵蝕，此將導致圖案失真或LWR∕LER之增加。
圖3為遮罩之示意圖，遮罩受到習知的電漿沉積及電漿蝕刻序列以降低遮罩之粗糙度。在非等向性蝕刻之前且在電漿沉積之前之步驟310，遮罩304可為在基板302上之圖案化的光阻遮罩，其輪廓呈現出粗糙度，包括LWR及LER。在一些實施例中，遮罩304包括一或更多足部306從遮罩304橫向突出。在非等向性蝕刻之後之步驟320，可從遮罩304去除一或更多足部306。非等向性蝕刻可使用定向的離子308而蝕刻或「切斷」一或更多足部306，否則足部306可能增加遮罩304之LWR。在電漿沉積之後之步驟330，可在遮罩304之側壁及頂表面上沉積鈍化層312。鈍化層312使遮罩304之側壁及表面平滑化以降低粗糙度。可使用化學氣相沉積（CVD）或電漿增強化學氣相沉積（PECVD）處理來沉積鈍化層312。然而，這樣的沉積處理通常沉積非保形的層。CVD或PECVD處理取決於深寬比，並且在較開放的空間或較寬的節距中沉積較多的材料，在較不開放的空間或較窄的節距中沉積較少的材料。此外，當使用CVD或PECVD處理時，1-D特徵部（例如，線）中的CD偏差可能與2-D特徵部（例如，孔）中的不同。在電漿沉積之後，實施電漿蝕刻操作（未顯示）以修整已沉積的鈍化層312。用於修整鈍化層312之電漿蝕刻操作可控制遮罩304之CD。
圖3中所示之電漿沉積及電漿蝕刻序列可在相同的腔室或工具中實施。圖3中之電漿沉積及電漿蝕刻序列可降低粗糙度，但是會導致CD負載，沉積在孤立特徵部中之材料多於在密集特徵部中，沉積在2-D特徵部上之材料多於在1-D特徵部上。在孤立與密集特徵部之間之CD負載係顯示在圖4A-4C中。
圖4A-4C為孤立的及密集的基板特徵部之示意圖，基板特徵部受到沉積及蝕刻（在電漿腔室中使用習知的沉積處理）。沉積及蝕刻操作可對應於在圖3中所討論之在遮罩上之沉積及蝕刻操作，用於降低粗糙度。
圖4A顯示出部分製造的元件結構410，其包括基板402及特徵部404a, 404b之遮罩圖案。特徵部404a, 404b之遮罩圖案可在電漿腔室中進行蝕刻之後被圖案化及定義。特徵部404a, 404b之遮罩圖案可區分為在基板402之密集特徵部區域中之密集特徵部404a、與在基板402之孤立特徵部區域中之孤立特徵部404b，且密集特徵部404a之特徵部密度大於孤立特徵部404b。在密集特徵部區域中之密集特徵部404a可定義出具有比孤立特徵部區域中之孤立特徵部404b更高深寬比之間隙。特徵部404a, 404b之遮罩圖案可具有如圖4A所示之相同或實質相似的CD。
圖4B顯示出部分製造的元件結構420，其包括基板402、特徵部404a, 404b遮罩圖案、以及沉積在特徵部404a, 404b遮罩圖案上之第一鈍化層406。可在電漿腔室中使用習知的沉積處理（例如CVD或PECVD）來沉積第一鈍化層406。或者，可使用基於電漿的「閃現」（flash）鈍化技術來沉積第一鈍化層406，其中特徵部404a, 404b遮罩圖案之一部分可藉由氧化作用或氮化作用來消耗。如圖4B所示，在孤立特徵部區域之孤立特徵部404b上之第一鈍化層406之厚度大於在密集特徵部區域之密集特徵部404a上。孤立特徵部404b比密集特徵部404a得到更多的沉積。因此，在孤立特徵部區域中之CD增加大於在密集特徵部區域中。部分製造的元件結構420代表在電漿腔室中使用習知沉積處理進行沉積之後之元件結構410。
圖4C顯示出部分製造的元件結構430，其包括基板402、特徵部404a, 404b遮罩圖案、沉積在特徵部404a, 404b遮罩圖案上之第一鈍化層406、以及在基板402中之複數特徵部408。在電漿腔室中之蝕刻處理之後，可形成複數特徵部408。蝕刻處理可非等向性地蝕刻基板402中之材料層到期望深度。複數特徵部408可由在特徵部404a, 404b遮罩圖案下方之複數結構409所定義。在密集特徵部區域中之特徵部408之深寬比可高於在基板402之孤立特徵部區域中之深寬比。如圖4C所示，在孤立特徵部區域中之CD偏差或CD負載係大於在密集特徵部區域中之CD偏差或CD負載。部分製造的元件結構430代表在電漿腔室中進行蝕刻之後之元件結構420。用於降低粗糙度之原位 ALD 及蝕刻
本揭示內容之實施例關於使用原位（in-situ）ALD及蝕刻以降低粗糙度之方法。在一些實施例中，原位ALD及蝕刻操作之實施，可藉由沉積保形層在遮罩上並且蝕刻在該遮罩下方之層，以形成具有降低的LWR及∕或LER之特徵部。在一些實施例中，原位ALD及蝕刻操作之實施，可藉由沉積鈍化層在一或更多結構上並且蝕刻在該一或更多結構下方之層，以形成具有改善的側壁粗糙度之高深寬比特徵部。在一些實施例中，在如圖1中所述之電漿處理設備中實施ALD及蝕刻步驟之循環。在與蝕刻相同的電漿處理設備中所實施之ALD循環提供保形的沉積，其用於降低在半導體元件特徵部中之粗糙度。
ALD是使用序列自限制（self-limiting）反應而沉積薄材料層之技術。通常，ALD循環包括下列操作：將至少一反應物輸送及吸附至基板表面，然後使吸附的反應物與一或更多反應物進行反應以形成部分膜層。與CVD技術不同，ALD處理使用表面自限制沉積反應，以逐層地沉積膜。典型的ALD循環可包括：（i）將前驅物材料輸送及吸附至基板表面上之給劑，（ii）從腔室中清除過量的前驅物材料並在基板表面上留下自限制單層，（iii）反應物材料之輸送以與吸附的前驅物材料進行反應，及（iv）從腔室中清除未反應的材料或反應副產物。給劑（dose）步驟可使前驅物材料以自限制的方式吸附，俾使一旦活性位置被前驅物材料所佔據，就沒有或很少有額外的前驅物材料將吸附在基板表面上。反應物材料可同樣地以自限制或吸附受限的方式與前驅物材料進行反應。可任選地進行清除步驟，以從腔室中去除過量的前驅物材料、反應副產物及∕或未反應的反應物材料，從而完成ALD循環。即使在高深寬比特徵部中，ALD亦可用於提供具有高階梯覆蓋率之高度保形膜。因此，可在孤立與密集特徵部之間沉積均勻的材料量，以將孤立與密集特徵部之間之CD負載最小化。
圖5A-5C為根據一些實施例之孤立的及密集的基板特徵部之示意圖，基板特徵部受到沉積及蝕刻（使用ALD及蝕刻處理）。比較圖4A-4C中之習知蝕刻–沉積–蝕刻處理與圖5A-5C中之ALD蝕刻–沉積–蝕刻處理中之孤立及密集特徵部，顯示出在孤立–密集特徵部中之CD偏差∕負載之影響。
圖5A顯示出部分製造的元件結構510，其包括基板502及特徵部504a, 504b之遮罩圖案。特徵部504a, 504b之遮罩圖案可在電漿腔室中進行蝕刻之後被圖案化及定義。特徵部504a, 504b之遮罩圖案可區分為在基板502之密集特徵部區域中之密集特徵部504a、與在基板502之孤立特徵部區域中之孤立特徵部504b，且密集特徵部504a之特徵部密度大於孤立特徵部504b。在密集特徵部區域中之密集特徵部504a可定義出具有比孤立特徵部區域中之孤立特徵部504b更高深寬比之間隙。特徵部504a, 504b之遮罩圖案可具有如圖5A所示之相同或實質相似的CD。
圖5B顯示出部分製造的元件結構520，其包括基板502、特徵部504a, 504b遮罩圖案、以及保形地沉積在特徵部504a, 504b遮罩圖案上之第一鈍化層506。可使用ALD處理來沉積第一鈍化層406。如圖5B所示，在孤立特徵部區域之孤立特徵部504b上與在密集特徵部區域之密集特徵部504a上之第一鈍化層506之厚度是相對均勻的。如圖5B所示，在密集特徵部區域中之密集特徵部504a與在孤立特徵部區域中之孤立特徵部504b之間之CD偏差∕負載是相同或實質相似的。關於使用ALD時在密集特徵部504a與孤立特徵部504b之間之CD偏差∕負載，在本揭示內容全文中之「實質相似」是指在所述值之0.5 nm內之值。部分製造的元件結構520代表在使用ALD處理進行沉積之後之元件結構510。在一些實施例中，ALD處理可為原位ALD處理，在與後續的蝕刻處理相同的腔室中實施。
圖5C顯示出部分製造的元件結構530，其包括基板502、特徵部504a, 504b遮罩圖案、保形地沉積在特徵部504a, 504b遮罩圖案上之第一鈍化層506、以及在基板502中之複數特徵部508。在電漿腔室中之蝕刻處理之後，可形成複數特徵部508。蝕刻處理可非等向性地蝕刻基板502中之材料層到期望深度。複數特徵部508可由在特徵部504a, 504b遮罩圖案下方之複數結構509所定義。在密集特徵部區域中之特徵部508之深寬比可高於在基板502之孤立特徵部區域中之深寬比。如圖5C所示，在密集特徵部區域與孤立特徵部區域之間之CD偏差∕負載是相同或實質相似的。部分製造的元件結構530代表在電漿腔室中進行蝕刻之後之元件結構520。
應當了解，可使用非原位或原位ALD而實施用於降低粗糙度之本揭示內容之實施例。雖然使用非原位ALD及蝕刻之實施例可降低粗糙度（包括LWR及LER），但非原位ALD及蝕刻可能對所得到的半導體元件產生非期望的結果和影響。
圖6A顯示出使用蝕刻及非原位ALD處理時之基板傳送之示例性處理流程。應當了解，在圖6A中之處理流程不限於上述之多重圖案化方案，而是可應用於使用蝕刻及ALD處理之其它方案。在圖6A中，基板被提供在蝕刻腔室中並且進行蝕刻步驟（在方塊601處）、傳送至清潔腔室以進行清潔步驟（在方塊603處）、傳送至ALD腔室以進行ALD步驟（在方塊605處）、傳送回到相同或不同的清潔腔室以進行清潔步驟（在方塊607處）、以及傳送回到相同或不同的蝕刻腔室（在方塊609處）。在實施蝕刻–沉積–蝕刻序列時，基板可能在3 -5個不同腔室之間經歷4次基板傳送。在一些實施例中，在方塊601處之蝕刻步驟可定義遮罩，在方塊605處之ALD步驟可降低遮罩之粗糙度，且在方塊609處之蝕刻步驟可定義具有降低的粗糙度之結構。
使用不同的腔室進行沉積及蝕刻會增加處理時間、處理步驟以及成本，從而對產量造成不利的影響。此外，使用不同的腔室需要將基板從一個腔室傳送到另一個腔室，這需要真空中斷並且增加不想要的材料或微粒與基板接觸之可能性。此可能導致基板上之材料功能性及∕或完整性之損失。此外，如圖6A所示，在蝕刻與沉積處理之間通常需要清潔處理，其中清潔處理可能影響基板上材料之性質及結構。例如，稀釋的氫氟酸（HF）清潔處理對於遮罩結構有影響，並且可能對性能產生不利的影響。
為了降低粗糙度同時避免與在不同工具中實施蝕刻步驟及沉積步驟相關之問題，可使用電漿蝕刻腔室，並使其適合實施沉積。典型的沉積處理可包括CVD及PECVD處理。然而，如上所述，這樣的沉積處理通常沉積非保形的膜。具體而言，沉積處理取決於深寬比，並且在較開放的空間或較寬的節距中沉積較多的材料，導致在不同深寬比之結構或特徵部之不均勻沉積。因此，在孤立特徵部中將比在密集特徵部中發生較多的沉積，其中孤立特徵部之CD偏差大於密集特徵部之CD偏差。
本揭示內容之一些實施例係關於在電漿腔室中之ALD步驟與蝕刻步驟之整合。不是在不同的腔室中執行ALD，也不是在同一腔室中使用CVD∕PECVD，而是藉由使用原位ALD，因此消除了獨立的ALD工具及額外的清潔工具。此外，藉由消除額外的基板傳送及清潔時間，減少了處理時間及成本。再者，使用原位ALD避免了在基板傳送之間之真空中斷（例如，在非原位沉積與清潔之間），真空中斷可能使基板暴露於不想要的材料、環境及∕或水氣。使用原位ALD還減少了不均勻沉積對於具有不同深寬比之結構或特徵部之影響。原位ALD可以指在電漿蝕刻腔室中實施之ALD，例如在上述的圖1之處理設備100之電漿腔室中。
圖6B顯示出使用整合式蝕刻及ALD處理時之基板傳送之示例性處理流程。應當了解，圖6B中之處理流程不限於上述之多重圖案化方案，而是可應用於使用蝕刻及ALD處理之其它方案。在圖6B中，基板被提供在蝕刻腔室中並且進行蝕刻步驟（在方塊651處）、保持在相同的蝕刻腔室中以進行ALD步驟（在方塊653處）、保持在相同的蝕刻腔室中以進行蝕刻步驟（在方塊655處）、以及傳送至清潔腔室以進行清潔步驟（在方塊657處）。在實施蝕刻–沉積–蝕刻序列時，基板可能在2個不同腔室之間經歷1次基板傳送。在一些實施例中，在方塊651處之蝕刻步驟可定義遮罩，在方塊653處之ALD步驟可降低遮罩之粗糙度，在方塊655處之蝕刻步驟可定義具有降低的粗糙度之結構。
圖7為根據一些實施例之示例性方法之流程圖，使用蝕刻及ALD處理以降低圖案化特徵部之粗糙度。在處理700中之操作可以不同的順序加以實施、及∕或具有不同的、更少的、或額外的操作。圖7之描述參考圖8A-8D。
在處理700之方塊710處，可選地在遮罩層上實施微影及∕或蝕刻操作，以在基板上形成圖案化的遮罩層。微影操作可包括在遮罩層之光阻材料上所實施之曝光及顯影操作。蝕刻操作可去除遮罩層之一部分，例如在遮罩層中橫向突出之一或更多足部。在一些實施例中，遮罩層可包括光阻材料。在微影及∕或蝕刻操作之後，圖案化的遮罩層可能具有一定量的粗糙度。在處理700中，在微影及∕或蝕刻操作形成圖案化的遮罩層之後，實施本揭示內容之原位ALD及蝕刻操作。
在一些實施例中，圖案化遮罩層包括光阻材料。在一些實施例中，圖案化遮罩層包括硬遮罩材料。硬遮罩材料之範例包括，但不限於，矽氧化物、矽氮化物、或矽氮氧化物。雖然圖案化遮罩層可包括光阻材料，但是應當了解，圖案化的遮罩層不一定包括光阻材料。在一些實施例中，可在單一或多重圖案化處理之後，定義圖案化的遮罩層。阻劑或光阻層可做為遮罩，以在圖案化處理中定義一或更多下方結構，其中該一或更多下方結構可做為圖案化的遮罩層而用於後續的原位ALD及蝕刻操作。或者，該一或更多下方結構可做為遮罩，以定義額外的下方結構，可做為在方塊710處所述之圖案化遮罩層。此意味著，與原位ALD及蝕刻一起使用之圖案化遮罩層可形成於單一或多重圖案化處理期間之任何一點。此可能發生，因為在處理700中，以下所述之原位ALD及蝕刻操作可能與某些光阻材料或基板之其它材料不相容。
在一些實施例中，在基板上之圖案化遮罩層可用於定義一或更多一維（1-D）特徵部在下方材料層中、以及一或更多二維（2-D）特徵部在下方材料層中。因此，圖案化遮罩層可被圖案化而具有1-D及2-D結構，用以在下方材料層中定義1-D及2-D特徵部。1-D特徵部可定義為關於單一方向，1-D特徵部之範例可包括互連線及溝槽。2-D特徵部可定義為關於二垂直方向，2-D特徵部之範例可包括接觸孔、通孔、正方形及區塊。
在一些實施例中，圖案化的遮罩層可具有一或更多孤立特徵部在孤立特徵部區域中、及一或更多密集特徵部在密集特徵部區域中，其中密集特徵部區域之特徵部密度大於孤立特徵部區域。相較於一或更多孤立特徵部，一或更多密集特徵部可提供具有較高深寬比之特徵部（例如，溝槽、凹陷、孔等）。
圖案化遮罩層可具有與其相關的粗糙度，其中在圖案化遮罩層中之圖案之邊緣係偏離線性。此可由LER及∕或LWR值表示。在一些實施例中，對於給定檢查面積，圖案化遮罩層之LER值可大於約3.0 nm或大於約1.0 nm，對於給定檢查面積，圖案化遮罩層之LWR值可大於約4.0 nm、大於約3.0 nm、或大於約1.5 nm。然而，應當了解，圖案化遮罩層之LER值及LWR值可能取決於在圖案化遮罩層中所形成之圖案。
圖8A為示意圖，顯示出示例性部分製造的半導體元件之側視圖及俯視圖，部分製造的半導體元件具有圖案化遮罩層及下方材料層。部分製造的半導體元件810包括圖案化遮罩層806，其中圖案化遮罩層806包括1-D結構802及2-D結構804。1-D結構802可定義線在下方層中，2-D結構804可定義區塊在下方層中。雖然圖案化遮罩層806係用於直接在圖案化遮罩層806下方形成結構，但是圖案化遮罩層806中之圖案可反轉以獲得溝槽及∕或孔，而不是圖8A-8D中之線及區塊。部分製造的半導體元件810包括在圖案化遮罩層806下方之第一材料層812、在第一材料層812下方之第二材料層814、以及在第二材料層814下方之第三材料層816。每一材料層812, 814, 816可包括半導體材料、介電材料或導電材料。第一材料層812之組成不同於第二材料層814之組成，第二材料層814之組成不同於第三材料層816之組成。如圖8A所示，1-D結構802之輪廓及2-D結構804之輪廓顯示出鋸齒狀邊緣及其它非線性，表示圖案化遮罩層806中之粗糙度。在一些實施例中，在定義給定檢查長度或面積之後，計算LWR及∕或LER值，因此可計算圖案化遮罩層806之粗糙度。典型的檢查長度係大於約50 nm或大於約100 nm。在沒有使圖​​案化遮罩層806之粗糙度平滑化之情況下，粗糙度會被轉移到部分製造的半導體元件810之後續層，並且使性能劣化。
返回圖7，在處理700之方塊720處，藉由在電漿腔室中之原子層沉積（ALD）將第一保形層沉積在基板之圖案化遮罩層上。基板包括第一材料層及在第一材料層上方之圖案化遮罩層。在沉積第一保形層之前，圖案化遮罩層具有第一粗糙度。電漿腔室亦可用於實施後續的蝕刻處理。關於圖1中之處理設備100，可描述電漿腔室之態樣。
在處理700之一些實施例中，提供基板在電漿腔室中。基板可放置在電漿腔室中之基板支撐件上。在一些實施例中，基板可為半導體基板，例如200 mm、300 mm或450 mm基板，包括矽基板。在一些實施例中，提供在電漿腔室中之基板具有圖案化的遮罩層。
第一保形層可藉由ALD而沉積在圖案化遮罩層之暴露表面以及在圖案化遮罩層下方之第一材料層上。圖案化遮罩層之暴露表面包括圖案化遮罩層之特徵部之側壁。在圖案化遮罩層上之第一保形層使圖案化遮罩層之粗糙邊緣及裂縫平滑化，從而降低與圖案化遮罩層相關之第一粗糙度。
在一些實施例中，第一保形層包含鈍化材料，例如氧化物或氮化物。例如，第一保形層包括矽氧化物（SiOx ）。第一保形層之鈍化材料可用於在後續的蝕刻處理（例如在方塊730所述之蝕刻處理）期間保護圖案化遮罩層，包括圖案化遮罩層之側壁。
在一些實施例中，第一保形層相當薄，其厚度足以降低與圖案化遮罩層有關之第一粗糙度。例如，第一保形層之厚度介於約0.2 nm與約10 nm之間、或介於約0.5 nm與約5 nm之間。
如上所述，ALD是使用序列自限制反應而沉積薄材料層之技術。即使在高深寬比特徵部中，ALD也可用於提供具有高階梯覆蓋率之高度保形膜。第一保形層藉由ALD而保形地沉積，並且可具有高階梯覆蓋率，例如階梯覆蓋率大於85%、大於90%或大於95%。用於沉積第一保形層之ALD處理可在一或更多循環中發生，其中每一循環產生吸附受限量的材料在圖案化遮罩層上。每一循環可包括給劑步驟，其中受控制量的前驅物材料被輸送至基板表面，以自限制的方式吸附在基板表面上。此也稱為「浸漬」（soaking）基板表面達到飽和。每一循環可更包括在給劑步驟之後之轉化步驟，其中提供反應物材料以與基板表面上之前驅物材料進行反應，並形成吸附受限量的材料（例如，鈍化材料）。反應物材料可包括反應物氣體，其中RF電源在電漿腔室中產生反應氣體之電漿。反應物氣體可包括，例如，含氧氣體（例如O2 ）或含氮氣體（例如N2 或NH3 ）。反應物氣體之自由基及其它帶電物種與前驅物材料進行反應，以將前驅物材料轉化為吸附受限量的材料（例如，鈍化材料）。在一些實施例中，反應物氣體在相對短的時間內（例如介於約0.5秒與約5秒之間）暴露於RF功率傳送，以形成電漿以轉化前驅物材料。此亦稱為「閃現」操作，其使用來自在相對短的時間內所傳送之RF功率之電漿，以轉化基板表面上之前驅物材料。在一些實施例中，清除步驟可從電漿腔室去除過量的前驅物材料、反應副產物及∕或未反應的反應物材料，以完成循環。在一些實施例中，可重複給劑步驟及轉化步驟，直到沉積期望厚度之第一保形層。
第一保形層之沉積與深寬比及節距無關。圖案化遮罩層上之第一保形層之厚度是相對均勻的，使得在不同的CD、不同的深寬比、不同的節距、不同的深度、及不同的1-D∕2-D特徵部上沉積大致相同量的材料。這使CD負載、深度負載、及1-D∕2-D CD偏差負載最小化。例如，在沉積第一保形層之後，在一或更多1-D特徵部與一或更多2-D特徵部之間之CD偏差是實質相似的。在沉積第一保形層之後，在一或更多孤立特徵部與一或更多密集特徵部之間之CD偏差是實質相似的。關於在1-D∕2-D特徵部及孤立–密集特徵部之間之CD偏差，在本揭示內容全文中之「實質相似」是指在所述值之正負5%內之值。
圖8B為示意圖，顯示出來自圖8A之示例性部分製造的半導體元件在沉積第一保形層在圖案化遮罩層上之後之側視圖及俯視圖。部分製造的半導體元件820包括圖案化遮罩層806，其上沉積有第一保形層808。第一保形層808係沉積在圖案化遮罩層806及第一材料層812之暴露表面上，包括圖案化遮罩層806及第一材料層812之側壁及頂表面。第一保形層808提供相對線性的輪廓，以覆蓋1-D結構802之輪廓及2-D結構804之輪廓。1-D結構802及2-D結構804之鋸齒狀邊緣及其它非線性係由第一保形層808加以修正。圖案化遮罩層806之粗糙度藉由第一保形層808而降低。在一些實施例中，對於與在沉積第一保形層808之前在圖案化遮罩層806上所計算之LWR及∕或LER值相同的檢查長度或面積，圖案化遮罩層806之LWR及∕或LER值藉由第一保形層808而降低。第一保形層808不僅改善了圖案化遮罩層806中之粗糙度，且粗糙度之改善對於CD偏差∕負載及深度偏差∕負載之影響是微不足道的。相同或實質相似的厚度之第一保形層808被沉積在部分製造的半導體元件820之暴露表面上，與深寬比、節距、深度及1-D∕2-D CD無關。在一些實施例中，第一保形層808具有介於約0.5 nm與約5 nm之間之厚度，並且包括矽氧化物（SiOx ）。
返回圖7，在處理700之方塊730處，在電漿腔室中蝕刻第一材料層，以形成由圖案化遮罩層所定義之第一材料層之複數第一圖案化特徵部。在蝕刻第一材料層之後，複數第一圖案化特徵部之第二粗糙度小於圖案化遮罩層之第一粗糙度。在方塊730處之蝕刻操作可與在方塊720處之沉積相同的電漿腔室中實施，而在操作與操作之間不引入真空中斷。
蝕刻可為非等向性蝕刻，穿過第一材料層以形成特徵部在第一材料層中。蝕刻可為選擇性的，以蝕刻第一材料層之材料多於周圍層之材料。在方塊730處所實施之蝕刻方式係選擇性地蝕刻第一材料層而不蝕刻第一保形層及∕或圖案化遮罩層。在一些實施例中，蝕刻可去除第一材料層至第一深度，其中第一深度小於最終深度。例如，第一深度可為最終深度之任何合適的百分比，例如最終深度之20%、30%、40%、50%、60%等。因此，可實施多次蝕刻以達到最終深度。
沉積第一保形層以平滑化圖案化遮罩層之第一粗糙度，其消除或最小化粗糙度（亦即，第一粗糙度）使其不被轉移至下方的材料層。粗糙度可改善，使得對應於第二粗糙度之LWR及∕或LER值係小於對應於第一粗糙度之LWR及∕或LER值。在一些實施例中，從第一粗糙度到第二粗糙度之LWR及∕或LER值可改善至少30%、至少40%、至少50%、至少60%或至少75%。例如，在ALD及蝕刻之後之給定檢查長度∕面積上，顯示粗糙度改善40%，其中在圖案化遮罩層上之LWR值為2.5 nm，在複數第一圖案化特徵部上之LWR值為1.5 nm。在一些實施例中，對於給定檢查長度∕面積，與第二粗糙度相關之LWR值等於或小於約2.0 nm或1.5 nm，且對於給定檢查長度∕面積，與第二粗糙度相關之LER值等於或小於約2.0 nm或1.5 nm。此對比於，對於相同的檢查長度∕面積，與第一粗糙度相關之LWR值等於或大於約2.5 nm或2.0 nm，且對於相同的檢查長度∕面積，與第一粗糙度相關之LER值等於或大於約2.5 nm或2.0 nm。在一些實施例中，複數第一圖案化特徵部之CD係等於或小於約20 nm。
複數第一圖案化特徵部可包括各種幾何特徵部，包括但不限於互連線、接觸窗、通孔、溝槽、凹槽、空間、孔、區塊、正方形等。複數第一圖案化特徵部可包括1-D及∕或2-D特徵部。雖然複數第一圖案化特徵部之CD可以指結構（例如，線、區塊），但是應當了解，相關的CD可以是用於空間之空間CD（例如，凹槽、孔）。
在對於節距負載之影響最小之情況下，達成了對下方材料層中之粗糙度改善。正如第一保形層之沉積與深寬比及節距無關而最小化對於CD負載、深度負載及1-D∕2-D CD偏差負載之影響，蝕刻第一材料層以形成複數第一圖案化特徵部對於CD負載、深度負載及1-D∕2-D CD偏差負載具有最小的影響。因此，在蝕刻第一材料層之後，在一或更多孤立特徵部與一或更多密集特徵部之間之CD偏差是實質相似的，且在沉積第一保形層之後，在一或更多1-D特徵部與一或更多2-D特徵部之間之CD偏差是實質相似的。因此，圖案化遮罩層將圖案轉移，以定義複數第一圖案化特徵部在第一材料層中，具有較小的粗糙度且沒有CD偏差負載。
在對於選擇性及產量之影響最小之情況下，達成了對下方材料層中之粗糙度改善。對比於在遮罩上使用電漿處理方法以降低粗糙度之應用，藉由ALD沉積第一保形層及隨後的蝕刻不會影響圖案化遮罩層之化學性質而影響其選擇性。藉由ALD沉積第一保形層也不會影響圖案化遮罩層之形狀，此可能發生在用以降低粗糙度之電漿處理方法中。此外，對比於使用微影最佳化（例如劑量最佳化及∕或光阻最佳化）之應用，藉由ALD沉積第一保形層及隨後的蝕刻不需要長循環時間而不利地影響產量。反之，可在不改變微影處理之條件或參數之情況下，藉由ALD及隨後的蝕刻而降低粗糙度。
在一些實施例中，在方塊730處所實施之蝕刻操作對於第一保形層是不具選擇性的，使得第一保形層在蝕刻期間被保留。相較於第一材料層，第一保形層可以實質較慢的蝕刻速率被蝕刻。在一些實施例中，在蝕刻期間，在方塊730處所實施之蝕刻操作對於第一保形層是選擇性的。在方塊730處，第一保形層可能不一定包括鈍化材料來抵抗蝕刻操作。在方塊730處，若干厚度的第一保形層可能被蝕刻所消耗。藉由蝕刻，可去除或控制第一保形層之沉積所導致之CD增加。
在一些實施例中，在方塊730處之蝕刻操作之後之沉積–蝕刻序列被重複，直到達到期望深度或最終深度。可重複沉積–蝕刻序列而穿過第一材料層、第二材料層或第三材料層等等。處理700可更包括，藉由ALD沉積第二保形層在複數第一圖案化特徵部、圖案化遮罩層、及第二材料層之暴露表面上，以及蝕刻基板之第二材料層，以形成由複數第一圖案化特徵部所定義之複數第二圖案化特徵部。複數第二圖案化特徵部可具有第三粗糙度，第三粗糙度小於第一粗糙度及第二粗糙度其中每一者。第三粗糙度可對應於某些LWR∕LER值。在一些實施例中，對於第一及第二粗糙度之檢查長度∕面積，與第三粗糙度相關之LWR值等於或小於約2.0 nm、1.5 nm或1.0 nm，且對於第一及第二粗糙度之檢查長度∕面積，與第三粗糙度相關之LER值等於或小於約2.0 nm、1.5 nm或1.0 nm。在一些實施例中，藉由ALD沉積第二保形層及蝕刻第二材料層可與在方塊720處之沉積及在方塊730處之蝕刻相同的電漿腔室中實施，而在操作與操作之間不引入真空中斷。重複原位ALD及蝕刻操作可導致持續的LWR∕LER改善，且沒有CD偏差負載。
圖8C為示意圖，顯示出來自圖8B之示例性部分製造的半導體元件在蝕刻第一材料層以形成複數第一圖案化特徵部之後之側視圖及俯視圖。部分製造的半導體元件830包括圖案化遮罩層806以及複數第一圖案化特徵部822, 824，複數第一圖案化特徵部822, 824在圖案化遮罩層806下方並由其所定義。複數第一圖案化特徵部822, 824係藉由對圖8A-8B中之第一材料層812進行選擇性的蝕刻所形成。在去除第二材料層814或圖案化遮罩層806時，蝕刻是不具選擇性的。蝕刻可在與圖8B中之第一保形層808沉積相同的電漿腔室中實施。複數第一圖案化特徵部822, 824可包括由1-D結構802所定義之1-D特徵部822、及由2-D結構804所定義之2-D特徵部824。在一些實施例中，1-D特徵部822包括互連線，2-D特徵部824包括區塊或接觸通孔。相較於在沉積第一保形層808之前之圖案化遮罩層，複數第一圖案化特徵部822, 824具有更小的粗糙度。在一些實施例中，對於與圖案化遮罩層相同的給定檢查長度或面積，複數第一圖案化特徵部822, 824之LWR及∕或LER值獲得改善。雖然複數第一圖案化特徵部822, 824可能在圖8C中呈現出一些粗糙度，但是轉移至複數第一圖案化特徵部822, 824之圖案具有比其遮罩更小的粗糙度。在一些實施例中，在蝕刻第一材料層812之後，第一保形層808被去除。在複數第一圖案化特徵部822, 824中之粗糙度獲得改善，而對CD偏差∕負載及深度偏差∕負載之影響是微不足道的。
圖8D為示意圖，顯示出來自圖8C之示例性部分製造的半導體元件在蝕刻第二材料層以形成複數第二圖案化特徵部之後之側視圖及俯視圖。部分製造的半導體元件840包括複數第一圖案化特徵部822, 824以及複數第二圖案化特徵部832, 834，複數第二圖案化特徵部832, 834在複數第一圖案化特徵部822, 824下方並由其所定義。複數第二圖案化特徵部832, 834係藉由對圖8A-8C中之第二材料層814進行選擇性的蝕刻所形成。蝕刻對於第三材料層816是不具選擇性的。在一些實施例中，在形成複數第二圖案化特徵部832, 834時，可實施沉積–蝕刻序列。沉積操作可藉由ALD而沉積第二保形層（未顯示）在複數第一圖案化特徵部822, 824及第二材料層814之暴露表面上。沉積操作可在與圖8C中之蝕刻操作以及圖8D中之後續蝕刻操作相同的電漿腔室中實施。第二保形層可進一步降低複數第一圖案化特徵部822, 824之粗糙度。藉此，防止複數第一圖案化特徵部822, 824中之粗糙度轉移至複數第二圖案化特徵部832, 834。然而，應當了解，在蝕刻第二材料層814之前，可省略沉積操作。複數第二圖案化特徵部832, 834可包括1-D特徵部832及2-D特徵部834。在一些實施例中，對於與複數第一圖案化特徵部822, 824相同的給定檢查長度或面積，複數第二圖案化特徵部832, 834之LWR及∕或LER值獲得改善。在一些實施例中，在蝕刻第二材料層814之後，圖案化遮罩層806被去除。在複數第二圖案化特徵部832, 834中之粗糙度獲得改善，而對CD偏差∕負載和深度偏差∕負載之影響是微不足道的。在一些實施例中，可在部分製造的半導體元件840中重複原位ALD及蝕刻操作，直到達到期望深度或層，同時改善LWR∕LER。原位ALD及蝕刻操作之更多循環可能導致LWR∕LER值降低。或者，當期望在蝕刻處理中降低LWR∕LER時，可在任何時間點實施原位ALD及蝕刻操作，例如當原位ALD及蝕刻操作在不同的下方材料層（例如，第三材料層816）上相容時。原位ALD及蝕刻操作不必然實施於每一下方材料層。
用於改善粗糙度之上述ALD及蝕刻操作可改善在軟遮罩及硬遮罩上之粗糙度。圖9A-9C為根據一些實施例之示例性方法之示意圖，使用整合式蝕刻及ALD處理並利用硬遮罩以圖案化特徵部。圖9D為示意圖，顯示在圖9A-9C中所使用之硬遮罩在ALD處理之前之俯視圖。圖9E為示意圖，顯示在圖9D中之硬遮罩在ALD處理之後之俯視圖。
在圖9A中，部分製造的半導體元件910包括硬遮罩902、在硬遮罩902下方之第一材料層912、以及在第一材料層912下方之第二材料層914。硬遮罩902可包括硬遮罩材料，例如矽氧化物、矽氮化物或矽氮氧化物。在一些實施例中，硬遮罩902可具有一或更多孤立特徵部在孤立特徵部區域中、以及一或更多密集特徵部在密集特徵部區域中。在圖9D中，硬遮罩902呈現鋸齒狀、非線性的邊緣，其具有多個裂縫。
在圖9B中，部分製造的半導體元件920包括被保形層904所覆蓋之硬遮罩902、在硬遮罩902下方之第一材料層912，以及在第一材料層912下方之第二材料層914。如上所述，保形層904係使用ALD加以沉積。保形層904藉由ALD而沉積在硬遮罩902之側壁上、以及第一材料層912及硬遮罩902之頂表面上。保形層904可均勻地沉積在硬遮罩902之一或更多孤立特徵部以及一或更多密集特徵部上。保形層904降低了硬遮罩902中之粗糙度，同時對於產量、選擇性及節距負載之影響最小。在圖9E中，保形層904填充裂縫並且使硬遮罩902之鋸齒狀非線性邊緣平滑化。
在圖9C中，部分製造的半導體元件930包括硬遮罩902、在硬遮罩902下方之圖案化特徵部922、以及在圖案化特徵部922下方之第二材料層914。圖案化特徵部922可在非等向性蝕刻穿過第一材料層912之後形成，並且由硬遮罩902所定義。非等向性蝕刻可在與用於沉積圖9B中之保形層904相同的腔室或工具中實施。在一些實施例中，在非等向性蝕刻之後，保形層904可餘留在硬遮罩902之側壁上。在一些實施例中，圖案化特徵部922可包括導電材料，例如鎢。保形層904降低了硬遮罩902中之粗糙度，使得在非等向性蝕刻之後較少的粗糙度被轉移至圖案化特徵部922。在一些實施例中，在圖案化特徵部922中之LWR∕LER值係小於硬遮罩902中之LWR∕LER值。
本揭示內容之實施例可使用整合式ALD及蝕刻操作，以降低在高深寬比特徵部中之側壁粗糙度。在一些實施例中，用於降低側壁粗糙度之ALD及蝕刻步驟之循環係在如圖1中所述之電漿處理設備中實施。
在高深寬比特徵部中，難以實現側壁保護。側壁保護促進了在特徵部底部之優先蝕刻（相對於特徵部側壁）。在沒有側壁保護之情況下，特徵部開始呈現不均勻的輪廓，其中側壁保護不充分。
用於提供側壁保護之習知技術涉及基於電漿的「閃現」鈍化。基於電漿的「閃現」鈍化可指，點燃例如氧氣（O2 ）、氮氣（N2 ）或二氧化硫（SO2 ）之氣體以形成解離自由基之電漿，以與表面進行反應並且在表面上形成材料（例如，氧化物或氮化物）之鈍化層。基於電漿的「閃現」鈍化技術通常最小化表面縐化（faceting）、遮罩腐蝕以及橫向蝕刻所引起之底切（undercutting）之影響。基於電漿的「閃現」鈍化處理可消耗在高深寬比特徵部之暴露表面上之材料，以形成材料之鈍化層。在一些實施例中，氣體在相對短的時間內（例如介於約0.5秒與約5秒之間）暴露於RF功率傳送，以形成電漿而用於基於電漿的「閃現」鈍化。解離的自由基與暴露表面進行反應，並且形成材料之鈍化層，其在蝕刻期間保護高深寬比特徵部之側壁。在一些實施例中，在基於電漿的「閃現」鈍化技術中之電漿係用於蝕刻下方的材料，同時亦與高深寬比特徵部之側壁進行反應以形成用於側壁保護之材料之鈍化層。
然而，使用基於電漿的「閃現」鈍化技術之沉積可能取決於深寬比，並且可能取決於材料。相較於在高深寬比特徵部之底部附近，在高深寬比特徵部之開口附近可能沉積較多的鈍化材料，且相較於在密集特徵部上，在孤立特徵部上可能沉積較多的鈍化材料。不均勻量的鈍化材料可能沉積在由不同材料所製成之結構上。此外，由於沿著高深寬比特徵部之側壁形成之鈍化材料之不均勻分佈，可能在高深寬比特徵部之側壁上產生粗糙度。在高深寬比特徵部之側壁上之粗糙度可能對半導體元件性能（例如，電晶體性能）是有害的。
在半導體元件之基板中之特徵部可包括高深寬比特徵部。高深寬比特徵部是具有至少約5：1、至少約10：1、至少約15：1、至少約20：1、至少約30：1、至少約40：1、至少約50：1、或至少約100：1之深寬比之特徵部。例如，具有高深寬比之特徵部可為至少10：1。在一些實施例中，比較特徵部之深度與特徵部之關鍵尺寸（通常為其寬度∕直徑），以測量深寬比。當使用在本文中，深寬比是基於在特徵部開口附近之關鍵尺寸而測量。在一些實施例中，特徵部之關鍵尺寸可等於或小於約20 nm。
在降低側壁粗糙度之背景下所討論之特徵部是在基板表面中之凹槽。特徵部可具有許多不同的形狀，包括但不限於圓柱體、矩形、正方形、其它多邊形凹槽、溝槽等。
基板之高深寬比特徵部之形成可在複數蝕刻步驟中發生。換言之，高深寬比特徵部可藉由蝕刻至期望深度、然後藉由一或更多額外的蝕刻步驟以達到最終深度而形成。在一些實施例中，每一蝕刻步驟可蝕刻到達至少50 nm或至少100 nm之深度。
圖10A-10B為具有不同材料之高深寬比特徵部之示意圖，在電漿腔室中使用習知的鈍化處理而進行鈍化及蝕刻。如上所述，在電漿腔室中之習知鈍化處理可包括基於電漿的「閃現」鈍化處理，如上所述。
圖10A為包括基板1002之部分製造的半導體元件1010之示意圖，其中基板1002包括複數結構1004, 1006，複數結構1004, 1006定義一或更多特徵部1008。部分製造的半導體元件1010可更包括在結構1004, 1006上之遮罩1012，結構1004, 1006用於定義一或更多特徵部1008。在蝕刻穿過基板1002或穿過基板1002之一層（未顯示）之後，一或更多特徵部1008被形成或定義。穿過基板1002之蝕刻可將一或更多特徵部1008蝕刻至50 nm以上、或100 nm以上之深度。在一些實施例中，部分製造的半導體元件1010可為電晶體元件，例如鰭式場效電晶體（FinFET）元件。結構1004, 1006可做為FinFET元件之鰭。在一些實施例中，結構1004, 1006可包含半導體材料，例如矽、鍺或其組合。例如，複數結構1004, 1006可包括具有第一材料之第一結構1004、以及具有第二材料之第二結構1006，其中第一材料包括矽，第二材料包括矽鍺。在一些實施例中，一或更多特徵部1008為部分製造的半導體元件1010之淺溝槽隔離（STI）特徵部。
在圖10A中，第一鈍化層1014係形成在第一結構1004之側壁上，第二鈍化層1016係形成在第二結構1006之側壁上。第一鈍化層1014及第二鈍化層1016可使用習知的鈍化處理（例如上述之基於電漿的「閃現」鈍化技術）而形成。例如，氧「閃現」鈍化技術可使用氧電漿以與第一結構1004側壁上及第二結構1006側壁上之材料進行反應，以產生氧化物鈍化材料而用於第一鈍化層1014及第二鈍化層1016。第一鈍化層1014及第二鈍化層1016其中每一者可包括氧化物（例如，SiOx ）或氮化物（例如，Six Ny ）。
沉積在一或更多特徵部1008側壁上之鈍化材料的量可取決於深寬比及材料。相較於在一或更多特徵部1008之底部處，在一或更多特徵部1008之開口附近可沉積第一鈍化層1014及第二鈍化層1016之更多鈍化材料。在第一鈍化層1014及第二鈍化層1016中之不同量的鈍化材料可分別形成在第一結構1004及第二結構1006上。在習知的鈍化處理中第一結構1004及第二結構1006之側壁之消耗量可能根據第一結構1004之材料及第二結構1006之材料而有所不同。此外，使用習知的鈍化處理所沉積之鈍化材料係沿著一或更多特徵部1008之側壁具有不均勻的分佈，如圖10A所示。此導致在部分製造的半導體元件1010中之側壁粗糙。
圖10B為在蝕刻穿過圖10A之部分製造的半導體元件1010之基板1002之後之部分製造的半導體元件1020之示意圖。圖10A中之蝕刻可蝕刻穿過基板1002以形成一或更多特徵部1008到第一深度，圖10B中之蝕刻可蝕刻穿過基板1002到第二深度，其中第二深度大於第一深度。在一些實施例中，第一深度及第二深度每一者可為50 nm或更大、或100 nm或更大。在圖10B中之蝕刻期間，第一鈍化層1014及第二鈍化層1016保護一或更多特徵件1008之側壁不受到橫向蝕刻。圖10B中之蝕刻可為非等向性的，並且選擇性地去除基板1002之材料（相對於第一鈍化層1014及第二鈍化層1016）。基板1002之材料之蝕刻率實質上大於第一鈍化層1014及第二鈍化層1016之蝕刻率。儘管如此，如圖10B所示，第一鈍化層1014及第二鈍化層1016最終被去除，且一或更多特徵部1008之側壁係暴露於橫向蝕刻。由於鈍化材料沿著一或更多特徵部1008側壁之不均勻分佈，被橫向蝕刻之材料量係沿著側壁而有所不同。如圖10B所示，在一或更多特徵部1008之側壁中呈現出側壁粗糙。在蝕刻之後，在一或更多特徵部1008之上部比在一或更多特徵部1008之底部呈現出更多的粗糙度。在一些實施例中，側壁粗糙度可對應於LWR及LER值其中一者或兩者，其中對於給定檢查長度或面積，LWR及LER值其中一者或兩者等於或大於約2.0 nm。
圖11為根據一些實施例之示例性方法之流程圖，使用整合式ALD及蝕刻處理以降低高深寬比特徵部之側壁粗糙度。在處理1100中之操作之實施可具有不同的順序及∕或具有不同的、更少的或額外的操作。參考圖12A-12C以描述圖11。
在處理1100之方塊1110處，在電漿腔室中將基板蝕刻至第一深度，以在第一深度處形成複數特徵部。基板可為用於半導體元件之基板，半導體元件例如為電晶體元件（例如，FinFET元件）。在一些實施例中，基板被提供在電漿腔室中。基板可放置在電漿腔室中之基板支撐件上。在一些實施例中，基板可為半導體基板，例如200 mm、300 mm或450 mm基板，包括矽基板。電漿腔室可用於實施後續的沉積及蝕刻處理。關於圖1中之處理設備100，可描述電漿腔室之態樣。
形成在基板中之複數特徵部可為高深寬比特徵部。在一些實施例中，高深寬比特徵部具有至少約5：1、至少約10：1、至少約15：1、至少約20：1、至少約30：1、至少約40：1、至少約50：1、或至少約100：1之深度對寬度深寬比。例如，高深寬比特徵部具有等於或大於10：1之深度對寬度深寬比。在一些實施例中，特徵部之關鍵尺寸可等於或小於約20 nm。
至第一深度之蝕刻可蝕刻穿過基板，以部分蝕刻至目標深度或最終深度。因此，蝕刻至目標深度或最終深度可發生在複數蝕刻步驟中。在一些實施例中，複數特徵部之第一深度為至少約50 nm或至少約100 nm。
藉由基板之複數結構，在蝕刻至第一深度之後可定義複數特徵部。複數結構可對應於半導體元件之鰭、互連線、電極、接觸窗、通孔等。例如，複數結構可對應於FinFET元件之鰭。在一些實施例中，複數結構可包括具有第一材料之一或更多第一結構、以及具有第二材料之一或更多第二結構。第一材料及第二材料中每一者可包括矽、鍺及其組合。例如，第一材料可包括矽，第二材料可包括矽鍺。
在一些實施例中，複數特徵部可具有不同的深寬比。在一些實施例中，複數特徵部包括一或更多孤立特徵部在孤立特徵部區域中、以及一或更多密集特徵部在密集特徵部區域中，密集特徵部區域具有比孤立特徵部區域更大的特徵部密度。
圖12A為包括基板1202之部分製造的半導體元件1210之示意圖，其中基板1202包括複數結構1204, 1206，定義一或更多特徵部1208。部分製造的半導體元件1210可更包括在結構1204, 1206上之遮罩1212，用於定義一或更多特徵部1208。在蝕刻穿過基板1202或穿過基板1202之一層（未顯示）之後，一或更多特徵部1208被定義。在一些實施例中，基板1202之該層可為FinFET元件之柵極層。穿過基板1202之蝕刻可將一或更多特徵部1208蝕刻到達至少約50 nm或至少約100 nm之第一深度。在一些實施例中，結構1204, 1206可做為FinFET元件之鰭。在一些實施例中，結構1204, 1206可包含半導體材料，例如矽、鍺、或其組合。例如，複數結構1204, 1206可包括具有第一材料之第一結構1204及具有第二材料之第二結構1206，其中第一材料包括矽，第二材料包括矽鍺。在一些實施例中，一或更多特徵部1208為部分製造的半導體元件1210之STI特徵部。
返回圖11，在處理1100之方塊1120處，藉由ALD將第一鈍化層沉積在複數特徵部之側壁上。第一鈍化層可藉由ALD沉積在基板之暴露表面上，包括複數結構之暴露表面上。複數結構之暴露表面包括複數特徵部之側壁。即使在高深寬比特徵部中，第一鈍化層可保形地沉積，以提供高階梯覆蓋率。在複數特徵部中之階梯覆蓋率可大於85%、大於90%或大於95%。在方塊1120處之沉積操作可在與在方塊1110處之蝕刻操作相同的電漿腔中實施，而不會在操作與操作之間引入真空中斷。在相同的電漿腔室中實施ALD及蝕刻操作減少了額外的清潔步驟及傳送，否則會導致較高的成本及不想要的CD∕遮罩損失。
在後續的蝕刻處理期間，例如在方塊1130處所述之蝕刻處理期間，第一鈍化層可用於保護複數特徵部之側壁。在一些實施例中，第一鈍化層包括鈍化材料，例如氧化物或氮化物。例如，第一鈍化層包括矽氧化物（SiOx ）。
在一些實施例中，第一鈍化層相當薄。例如，第一鈍化層之厚度介於約0.2 nm與約10 nm之間或介於約0.5 nm與約5 nm之間。
如上所述，ALD是使用序列自限制反應而沉積薄材料層之技術。用於保形地沉積第一鈍化層之ALD處理可在一或更多循環中發生，其中每一循環產生吸附受限量的材料在複數特徵部之側壁上。每一循環可包括給劑步驟，其中受控制量的前驅物材料被輸送至基板表面，以自限制的方式吸附在基板表面上。此也稱為「浸漬」基板表面達到飽和。每一循環可更包括在給劑步驟之後之轉化步驟，其中提供反應物材料以與基板表面上之前驅物材料進行反應，並形成吸附受限量的鈍化材料。反應物材料可包括反應物氣體，其中RF電源在電漿腔室中產生反應物氣體之電漿。反應物氣體可包括，例如，含氧氣體（例如O2 ）或含氮氣體（例如N2 或NH3 ）。反應物氣體之自由基及其它帶電物種與前驅物材料進行反應，以將前驅物材料轉化為吸附受限量的鈍化材料。在一些實施例中，反應物氣體在相對短的時間內（例如介於約0.5秒與約5秒之間）暴露於RF功率傳送，以形成電漿以轉化前驅物材料。此亦稱為「閃現」操作，其使用來自在相對短的時間內所傳送之RF功率之電漿，以轉化基板表面上之前驅物材料。在一些實施例中，清除步驟可從電漿腔室去除過量的前驅物材料、反應副產物及∕或未反應的反應物材料，以完成循環。在一些實施例中，可重複給劑步驟及轉化步驟，直到沉積期望厚度之第一鈍化層。
第一鈍化層之沉積與深寬比、節距及材料無關。第一鈍化層沿著複數特徵部側壁之厚度是相當均勻的，使得在不同的CD、不同的深寬比、不同的節距、不同的深度、及不同的材料上沉積大致相同量的材料。關於不同的深寬比，在沉積第一鈍化層之後，在孤立特徵部區域中之一或更多孤立特徵部與在密集特徵部區域中之一或更多密集特徵部之間之CD偏差是實質相似的。結果，第一鈍化層沿著複數特徵部側壁之厚度在孤立特徵部區域與密集特徵部區域中是實質相似的。關於在孤立與密集特徵部之間之CD偏差，在本揭示內容全文中之「實質相似」是指在所述值之正負5%內之值。關於不同材料，在沉積第一鈍化層之後，在具有第一材料之一或更多第一結構與具有第二材料之一或更多第二結構之間之CD偏差是實質相似的。結果，對於一或更多第一結構及一或更多第二結構，第一鈍化層沿著複數特徵部側壁之厚度是實質相似的。關於在不同材料的結構之間之CD偏差，在本揭示內容全文中之「實質相似」是指在所述值之正負5%內之值。
圖12B為在沉積第一鈍化層1214在圖12A之部分製造的半導體元件1210之暴露表面上之後之部分製造的半導體元件1220之示意圖。第一鈍化層1214係沉積在一或更多特徵部1208之側壁上，包括在第一結構1204及第二結構1206之側壁上。第一鈍化層1214亦可沉積在遮罩1212之側壁及頂表面上、以及基板1202之頂表面上。可使用如上所述之ALD處理將第一鈍化層1214保形地沉積在一或更多特徵部1208之側壁上。在一些實施例中，第一鈍化層1214可包含氧化物（例如，SiOx ）或氮化物（例如，Six Ny ）。在一些實施例中，第一鈍化層1214之厚度可介於約0.5 nm與約5 nm之間。
沉積在一或更多特徵部1208側壁上之鈍化材料量與深寬比及材料無關。因此，第一鈍化層1214之厚度在一或更多特徵部1208之開口附近與在一或更多特徵部1208之底部附近是實質相似的，且第一鈍化層1214在第一結構1204與第二結構1206上之厚度是實質相似的。此外，如圖12B所示，使用如上所述之ALD處理，相對均勻分佈的鈍化材料被沉積在一或更多特徵部1208之側壁上。此導致在部分製造的半導體元件1220中之相對平滑的側壁。
返回圖11，在處理1100之方塊1130處，將複數特徵部蝕刻至大於第一深度之第二深度，其中第一鈍化層係用於實質地降低在蝕刻至第二深度之後之側壁粗糙度。方塊1130處之蝕刻操作可在與方塊1120處之沉積操作相同的電漿腔室中實施，而不會在操作與操作之間引入真空中斷。在相同的電漿腔室中實施ALD及蝕刻操作減少了額外的清潔步驟和傳送，否則會導致較高的成本及不想要的CD∕遮罩損失。
蝕刻可為非等向性蝕刻，穿過複數特徵部到第二深度。蝕刻可去除基板之材料或基板之一層。蝕刻可選擇性地去除基板之材料（相對於第一鈍化層之材料）。藉此，在方塊1130處所實施之蝕刻係以實質較快的速率而蝕刻基板之材料（相較於第一鈍化層之材料）。在一些實施例中，第二深度可等於目標深度或最終深度。在一些實施例中，第二深度可小於目標深度或最終深度。例如，第二深度可為最終深度之任何合適的百分比，例如最終深度之30%、40%、50%、60%、70%、80%等。第一深度可為最終深度之甚至更小的百分比。因此，可實施多次蝕刻以達到最終深度。可在最終深度處測量複數特徵部之深寬比，其中複數特徵部之深寬比可為至少10：1。
第一鈍化層係用以實質上防止複數特徵部之側壁之橫向蝕刻，並且實質上降低在蝕刻至第二深度之後側壁中之側壁粗糙度。通常，習知的鈍化技術（例如，基於電漿的「閃現」鈍化技術）會導致側壁粗糙，如圖10A-10B所示。在一些實施例中，側壁粗糙度可對應於給定檢查面積之LWR及LER值其中一或兩者。在一些實施例中，習知的鈍化技術（例如，基於電漿的「閃現」鈍化技術）導致LWR及∕或LER值等於或大於約2.0 nm。可對於給定檢查長度或面積計算LWR及∕或LER值。然而，由於使用原位ALD及蝕刻而沿著複數特徵部之側壁均勻地沉積第一鈍化層，所以在方塊1130處之蝕刻之後達成相對平滑的側壁表面。在一些實施例中，如方塊1120及1130所述之原位ALD及蝕刻技術導致LWR及∕或LER值等於或小於約1.5 nm。當使用在本文中時，實質上降低的側壁粗糙度可對應於等於或小於約1.5 nm之LWR及∕或LER值。在習知的鈍化技術與本揭示內容之原位ALD及蝕刻技術之間進行比較時，可對於相同的給定檢查長度或面積而計算LWR及∕或LER值。例如，對於50 nm以上或100 nm以上之檢查長度，在高深寬比特徵部中之側壁粗糙度可對應於等於或小於約1.5 nm的LWR值。通常，對於給定檢查長度或面積，在習知的鈍化技術與本發明之原位ALD及蝕刻技術之間，側壁粗糙度可改善至少25%。
在一些實施例中，在方塊1130處所實施之蝕刻操作對第一鈍化層是不具選擇性的，使得在蝕刻期間第一鈍化層被保留。換言之，相較於周圍的材料，第一鈍化層係以實質上較慢的速率被去除。儘管如此，在方塊1130處可藉由蝕刻而消耗一定厚度或整個第一鈍化層。因為第一鈍化層沿著複數特徵部側壁是保形的，所以在方塊1130處藉由蝕刻所去除之第一鈍化層之量，沿著複數特徵部之側壁是實質相似的。這意味著，在特徵部開口附近之第一鈍化層之厚度與在特徵部底部附近之第一鈍化層之厚度是實質相似的。在方塊1130處藉由蝕刻所去除之第一鈍化層之量與深寬比及材料無關。
在一些實施例中，重複在方塊1130處之蝕刻之後之沉積–蝕刻序列，直到達到期望深度或最終深度。沉積–蝕刻序列可重複至少兩次、至少三次或至少五次，以達到最終深度。可在相同的電漿腔室中重複沉積–蝕刻序列，而不在操作與操作之間引入真空中斷。因此，處理1100可更包括，在電漿腔室中藉由ALD而沉積第二鈍化層在複數特徵部之側壁上、以及在電漿腔室中蝕刻複數特徵部至大於第二深度之第三深度。第二鈍化層可用於實質上防止複數特徵部之側壁之橫向蝕刻，並且實質上降低在蝕刻至第三深度之後之側壁粗糙度。在一些實施例中，對於50 nm以上或100 nm以上之檢查長度，在高深寬比特徵部中之實質降低的側壁粗糙度可對應於等於或小於約1.5 nm之LWR值。
圖12C為在蝕刻至第二深度之後的部分製造的半導體元件1230之示意圖，第二深度係大於在圖12B之部分製造的半導體元件1220中所示之第一深度。在一些實施例中，第一深度及第二深度每一者可為至少約50 nm或至少約100 nm。在一些實施例中，第二深度可對應於期望深度或最終深度，或可對應於期望深度或最終深度之百分比。第一鈍化層1214在蝕刻期間保護一或更多特徵部1208之側壁，並且最小化在一或更多特徵部1208之側壁中所形成之側壁粗糙。在圖12C中之蝕刻可為非等向性的，並且對基板1202之材料具有選擇性（相對於第一鈍化層1214）。基板1202之蝕刻率實質上大於第一鈍化層1214之蝕刻率。儘管如此，如圖12C所示，第一鈍化層1214最終被去除，且一或更多特徵部1208之側壁暴露於橫向蝕刻。然而，由於第一鈍化層1214之保形沉積，一或更多特徵部1208之側壁呈現平滑的輪廓。第一鈍化層1214不僅做為抵抗橫向蝕刻之保護層，且實質上限制粗糙形成在一或更多特徵部1208之側壁中。在一些實施例中，側壁粗糙度可對應於LWR及LER值其中一或兩者，其中LWR及LER值其中一或兩者等於或小於約1.5 nm。結論
儘管上述實施例已為了清楚理解之目的而詳細地加以描述，但顯然地，在所附申請專利範圍之範疇中，可實行某些變更及修改。應當注意，有許多替代的方式來實施本案實施例之處理、系統及設備。因此，本案實施例應被視為是用於說明的而不是限制性的，且本案實施例不應被限制於本文中所提出之細節。
102‧‧‧匹配電路104‧‧‧第一氣體注入器106‧‧‧窗口108‧‧‧系統控制器110‧‧‧第二氣體注入器112‧‧‧基板114‧‧‧腔室壁116‧‧‧基板支撐件118‧‧‧偏壓匹配電路120‧‧‧射頻（RF）電源121‧‧‧射頻（RF）電源122‧‧‧歧管124‧‧‧排氣部126‧‧‧閥127‧‧‧蝕刻氣體輸送系統128‧‧‧輸送系統129‧‧‧液體輸送系統130‧‧‧真空泵132‧‧‧電漿腔室134‧‧‧線圈202‧‧‧基板204‧‧‧遮罩206‧‧‧足部208‧‧‧離子210, 220, 230‧‧‧步驟302‧‧‧基板304‧‧‧遮罩306‧‧‧足部308‧‧‧離子310, 320, 330‧‧‧步驟312‧‧‧鈍化層402‧‧‧基板404a, 404b‧‧‧特徵部406‧‧‧第一鈍化層408‧‧‧特徵部409‧‧‧結構410, 420, 430‧‧‧元件結構502‧‧‧基板504a, 504b‧‧‧特徵部506‧‧‧第一鈍化層508‧‧‧特徵部509‧‧‧結構510, 520, 530‧‧‧元件結構601, 603, 605, 607, 609‧‧‧步驟651, 653, 655, 657‧‧‧步驟700‧‧‧處理710, 720, 730‧‧‧步驟802‧‧‧1-D結構804‧‧‧2-D結構806‧‧‧圖案化遮罩層808‧‧‧第一保形層810‧‧‧半導體元件812‧‧‧第一材料層814‧‧‧第二材料層816‧‧‧第三材料層820‧‧‧半導體元件822, 824‧‧‧第一圖案化特徵部830‧‧‧半導體元件832, 834‧‧‧第二圖案化特徵部840‧‧‧半導體元件902‧‧‧硬遮罩904‧‧‧保形層910‧‧‧半導體元件912‧‧‧第一材料層914‧‧‧第二材料層920‧‧‧半導體元件922‧‧‧圖案化特徵部930‧‧‧半導體元件1002‧‧‧基板1004‧‧‧結構1006‧‧‧結構1008‧‧‧特徵部1010‧‧‧半導體元件1012‧‧‧遮罩1014‧‧‧第一鈍化層1016‧‧‧第二鈍化層1020‧‧‧半導體元件1100‧‧‧處理1110, 1120, 1130‧‧‧步驟1202‧‧‧基板1204‧‧‧結構1206‧‧‧結構1208‧‧‧特徵部1210‧‧‧半導體元件1212‧‧‧遮罩1214‧‧‧第一鈍化層1220‧‧‧半導體元件1230‧‧‧半導體元件
圖1為根據一些實施例而用於實施蝕刻及ALD操作之示例性處理設備之示意圖。
圖2為遮罩之示意圖，遮罩受到習知的電漿預處理以降低遮罩之粗糙度。
圖3為遮罩之示意圖，遮罩受到習知的電漿沉積及電漿蝕刻序列以降低遮罩之粗糙度。
圖4A-4C為根據一些實施例之孤立的及密集的基板特徵部之示意圖，基板特徵部受到沉積及蝕刻（在電漿腔室中使用習知的沉積處理）。
圖5A-5C為根據一些實施例之孤立的及密集的基板特徵部之示意圖，基板特徵部受到沉積及蝕刻（使用ALD及蝕刻處理）。
圖6A關於使用蝕刻及非原位（ex-situ）ALD處理時之基板傳送之示例性處理流程。
圖6B關於使用整合式蝕刻及ALD處理時之基板傳送之示例性處理流程。
圖7為根據一些實施例之示例性方法之流程圖，使用蝕刻及ALD處理以降低圖案化特徵部之粗糙度。
圖8A-8D為根據一些實施例之示例性方法之側視圖及俯視圖之示意圖，使用整合式蝕刻及ALD處理以圖案化一維（1-D）及二維（2-D）特徵部。
圖9A-9C為根據一些實施例之示例性方法之示意圖，使用整合式蝕刻及ALD處理並利用硬遮罩以圖案化特徵部。
圖9D為示意圖，顯示在圖9A-9C中所使用之硬遮罩在ALD處理之前之俯視圖。
圖9E為示意圖，顯示在圖9D中之硬遮罩在ALD處理之後之俯視圖。
圖10A-10B為根據一些實施例之具有不同材料之高深寬比特徵部之示意圖，在電漿腔室中使用習知的鈍化處理而進行鈍化及蝕刻。
圖11為根據一些實施例之示例性方法之流程圖，使用整合式ALD及蝕刻處理以降低高深寬比特徵部之側壁粗糙度。
圖12A-12C為根據一些實施例之具有不同材料之高深寬比特徵部之示意圖，使用整合式ALD及蝕刻處理而進行沉積及蝕刻。
802‧‧‧1-D結構
804‧‧‧2-D結構
806‧‧‧圖案化遮罩層
808‧‧‧第一保形層
812‧‧‧第一材料層
814‧‧‧第二材料層
816‧‧‧第三材料層
820‧‧‧半導體元件

Claims (24)

  1. 一種用於降低特徵部粗糙度之方法，包括：在一電漿腔室中，藉由原子層沉積(ALD)而沉積一第一保形層在一基板之一圖案化遮罩層上，其中該基板包括一第一材料層、及在該第一材料層上方之該圖案化遮罩層，在沉積該第一保形層之前該圖案化遮罩層具有一第一粗糙度，其中該第一保形層包括矽氧化物(SiOx)；及在該電漿腔室中，蝕刻該第一材料層，以形成由該圖案化遮罩層所定義之該第一材料層之複數第一圖案化特徵部，其中在蝕刻該第一材料層之後，該複數第一圖案化特徵部具有一第二粗糙度，該第二粗糙度小於該圖案化遮罩層之該第一粗糙度。
  2. 如申請專利範圍第1項之用於降低特徵部粗糙度之方法，其中該第一粗糙度對應於一第一線邊緣粗糙度(LER)及一第一線寬度粗糙度(LWR)，該第二粗糙度對應於一第二LER及一第二LWR，其中該第二LER等於或小於約2.0nm，及其中該第二LWR等於或小於約2.0nm。
  3. 如申請專利範圍第1項之用於降低特徵部粗糙度之方法，其中該第一保形層之厚度係介於約0.5nm與約5nm之間。
  4. 如申請專利範圍第1項之用於降低特徵部粗糙度之方法，更包括：在一遮罩層上實施微影及蝕刻操作，以形成該圖案化遮罩層。
  5. 如申請專利範圍第1項之用於降低特徵部粗糙度之方法，其中該圖案化遮罩層包括一光阻材料。
  6. 如申請專利範圍第1項之用於降低特徵部粗糙度之方法，其中該圖案化遮罩層包括一硬遮罩材料。
  7. 如申請專利範圍第1項之用於降低特徵部粗糙度之方法，其中該圖案化遮罩層係用於定義來自該第一材料層之一或更多一維(1-D)特徵部、及來自該第一材料層之一或更多二維(2-D)特徵部，其中在蝕刻該第一材料層之後，在該一或更多1-D特徵部與該一或更多2-D特徵部之間之關鍵尺寸(CD)偏差係實質相似的。
  8. 如申請專利範圍第1項之用於降低特徵部粗糙度之方法，其中該圖案化遮罩層包括在一孤立特徵部區域中之一或更多孤立特徵部、及在一密集特徵部區域中之一或更多密集特徵部，該密集特徵部區域比該孤立特徵部區域具有更大的特徵部密度，其中在蝕刻該第一材料層之後，在該一或更多孤立特徵部與該一或更多密集特徵部之間之CD偏差係實質相似的。
  9. 如申請專利範圍第1-8項其中任一項之用於降低特徵部粗糙度之方法，其中該基板更包括在該第一材料層下方之一第二材料層，該方法更包括：在該電漿腔室中，藉由ALD而沉積一第二保形層在該複數第一圖案化特徵部、該圖案化遮罩層、及該第二材料層之複數暴露表面上；及在該電漿腔室中，蝕刻該基板之該第二材料層，以形成由該複數第一圖案化特徵部所定義之複數第二圖案化特徵部。
  10. 如申請專利範圍第9項之用於降低特徵部粗糙度之方法，其中該複數第二圖案化特徵部具有一第三粗糙度，該第三粗糙度小於該第一粗糙度及該第二粗糙度其中每一者。
  11. 如申請專利範圍第10項之用於降低特徵部粗糙度之方法，其中該第三粗糙度對應於一第三LER及一第三LWR，其中該第三LER等於或小於約1.5nm，及其中該第三LWR等於或小於約1.5nm。
  12. 如申請專利範圍第1-8項其中任一項之用於降低特徵部粗糙度之方法，其中該複數第一圖案化特徵部之關鍵尺寸等於或小於約20nm。
  13. 如申請專利範圍第1-8項其中任一項之用於降低特徵部粗糙度之方法，其中藉由ALD而沉積該第一保形層包括：(a)引入一前驅物至該電漿腔室中，以吸附在該圖案化遮罩層上，(b)使用電漿轉化該前驅物，以形成一吸附受限量的該第一保形層，及(c)重複引入該前驅物及轉化該前驅物之操作，直到一期望厚度之該第一保形層被沉積在該圖案化遮罩層上。
  14. 一種用於降低側壁粗糙度之方法，包括：在一電漿腔室中，蝕刻至一基板之一第一深度，以形成複數特徵部在該第一深度；在該電漿腔室中，藉由原子層沉積(ALD)而沉積一第一鈍化層在該複數特徵部之複數側壁上，其中該第一鈍化層包括矽氧化物(SiOx)；及在該電漿腔室中，蝕刻該複數特徵部至一第二深度，該第二深度大於該第一深度，其中該第一鈍化層係用於實質上降低在蝕刻至該第二深度之後之側壁粗糙度。
  15. 如申請專利範圍第14項之用於降低側壁粗糙度之方法，其中在蝕刻該複數特徵部至該第二深度之後，該等側壁之LWR及LER值其中一者或兩者等於或小於約1.5nm。
  16. 如申請專利範圍第14項之用於降低側壁粗糙度之方法，其中該複數特徵部包括複數淺溝槽隔離(STI)特徵部。
  17. 如申請專利範圍第14項之用於降低側壁粗糙度之方法，其中該複數特徵部每一者之深度對寬度深寬比係等於或大於10：1。
  18. 如申請專利範圍第14項之用於降低側壁粗糙度之方法，其中該複數特徵部之關鍵尺寸係等於或小於約20nm。
  19. 如申請專利範圍第14項之用於降低側壁粗糙度之方法，其中該第一深度及該第二深度每一者係等於或大於約100nm。
  20. 如申請專利範圍第14-19項其中任一項之用於降低側壁粗糙度之方法，其中該複數特徵部包括在一孤立特徵部區域中之一或更多孤立特徵部、及在一密集特徵部區域中之一或更多密集特徵部，該密集特徵部區域比該孤立特徵部區域具有更大的特徵部密度，其中該第一鈍化層在該孤立特徵部區域及該密集特徵部區域中沿著該複數特徵部之該等側壁之厚度係實質相似的。
  21. 如申請專利範圍第14-19項其中任一項之用於降低側壁粗糙度之方法，其中該複數特徵部係由複數結構所定義，其中一或更多第一結構包括一第一材料，一或更多第二結構包括一第二材料，該第二材料不同於該第一材料， 其中對於該一或更多第一結構及該一或更多第二結構，該第一鈍化層沿著該複數特徵部之該等側壁之厚度係實質相似的。
  22. 如申請專利範圍第14-19項其中任一項之用於降低側壁粗糙度之方法，其中該複數特徵部係由複數結構所定義，該等結構每一者包括矽、鍺、或其組合。
  23. 如申請專利範圍第14-19項其中任一項之用於降低側壁粗糙度之方法，更包括：在該電漿腔室中，藉由ALD而沉積一第二鈍化層在該複數特徵部之該等側壁上；及在該電漿腔室中，蝕刻該複數特徵部至在該基板中之一第三深度，該第三深度大於該第二深度，其中該第二鈍化層係用於實質上降低在蝕刻該複數特徵部至該第三深度之後之側壁粗糙度。
  24. 如申請專利範圍第14-19項其中任一項之用於降低側壁粗糙度之方法，其中在該電漿腔室中藉由ALD沉積及蝕刻該複數特徵部之操作係實施而在操作與操作之間不引入真空中斷。
TW107141206A 2017-11-21 2018-11-20 用於降低粗糙度的原子層沉積和蝕刻 TWI837105B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/820,110 2017-11-21
US15/820,110 US10658174B2 (en) 2017-11-21 2017-11-21 Atomic layer deposition and etch for reducing roughness

Publications (2)

Publication Number Publication Date
TW201933439A TW201933439A (zh) 2019-08-16
TWI837105B true TWI837105B (zh) 2024-04-01

Family

ID=66532517

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107141206A TWI837105B (zh) 2017-11-21 2018-11-20 用於降低粗糙度的原子層沉積和蝕刻

Country Status (6)

Country Link
US (2) US10658174B2 (zh)
JP (2) JP7399864B2 (zh)
KR (1) KR20200079346A (zh)
CN (1) CN111630638A (zh)
TW (1) TWI837105B (zh)
WO (1) WO2019103878A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US11127599B2 (en) * 2018-01-12 2021-09-21 Applied Materials, Inc. Methods for etching a hardmask layer
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US11302535B2 (en) * 2018-06-27 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Performing annealing process to improve fin quality of a FinFET semiconductor
US10515812B1 (en) * 2018-08-13 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of reducing pattern roughness in semiconductor fabrication
WO2020190941A1 (en) * 2019-03-18 2020-09-24 Lam Research Corporation Reducing roughness of extreme ultraviolet lithography resists
WO2020236303A1 (en) * 2019-05-23 2020-11-26 Applied Materials, Inc. In-situ atomic layer deposition process
CN112349653A (zh) * 2019-08-09 2021-02-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112928165B (zh) * 2019-12-05 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP7437966B2 (ja) * 2020-02-21 2024-02-26 東京エレクトロン株式会社 エッチング方法及びエッチング装置
EP3958293B1 (en) * 2020-05-22 2024-06-12 Changxin Memory Technologies, Inc. Method for preparing a hole in a semiconductor device
US11404465B2 (en) * 2020-06-15 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Epitaxial semiconductor liner for enhancing uniformity of a charged layer in a deep trench and methods of forming the same
US20240027912A1 (en) * 2022-07-25 2024-01-25 Applied Materials, Inc. Method to reduce line edge roughness for euv photoresist pattern

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226120A1 (en) * 2005-03-30 2006-10-12 Lam Research Corporation Etch profile control
US20070196980A1 (en) * 2006-02-22 2007-08-23 Micron Technology, Inc. Line edge roughness reduction
US20100323525A1 (en) * 2007-12-21 2010-12-23 Lam Research Corporation Cd bias loading control with arc layer open
US20130302989A1 (en) * 2012-05-08 2013-11-14 Globalfoundries Inc. Reducing line edge roughness in hardmask integration schemes
US20160379824A1 (en) * 2015-06-23 2016-12-29 Lam Research Corporation Low roughness euv lithography
TW201701068A (zh) * 2015-06-11 2017-01-01 應用材料股份有限公司 先進圖案化中所用的降低線邊緣粗糙度的正形可剝離碳膜

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136069A (ja) 1985-12-10 1987-06-19 Hitachi Ltd 半導体装置およびその製造方法
US5514246A (en) 1994-06-02 1996-05-07 Micron Technology, Inc. Plasma reactors and method of cleaning a plasma reactor
US5767018A (en) 1995-11-08 1998-06-16 Advanced Micro Devices, Inc. Method of etching a polysilicon pattern
US7758794B2 (en) 2001-10-29 2010-07-20 Princeton University Method of making an article comprising nanoscale patterns with reduced edge roughness
US6063710A (en) 1996-02-26 2000-05-16 Sony Corporation Method and apparatus for dry etching with temperature control
US6176667B1 (en) 1996-04-30 2001-01-23 Applied Materials, Inc. Multideck wafer processing system
US5948704A (en) 1996-06-05 1999-09-07 Lam Research Corporation High flow vacuum chamber including equipment modules such as a plasma generating source, vacuum pumping arrangement and/or cantilevered substrate support
EP1070346A1 (en) 1998-04-02 2001-01-24 Applied Materials, Inc. Method for etching low k dielectrics
KR100767762B1 (ko) 2000-01-18 2007-10-17 에이에스엠 저펜 가부시기가이샤 자가 세정을 위한 원격 플라즈마 소스를 구비한 cvd 반도체 공정장치
US20030010354A1 (en) 2000-03-27 2003-01-16 Applied Materials, Inc. Fluorine process for cleaning semiconductor process chamber
JP5569353B2 (ja) 2000-04-28 2014-08-13 ダイキン工業株式会社 ドライエッチングガスおよびドライエッチング方法
US6630407B2 (en) 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
US6921725B2 (en) 2001-06-28 2005-07-26 Micron Technology, Inc. Etching of high aspect ratio structures
US6620670B2 (en) 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
US6841943B2 (en) 2002-06-27 2005-01-11 Lam Research Corp. Plasma processor with electrode simultaneously responsive to plural frequencies
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US20040077178A1 (en) 2002-10-17 2004-04-22 Applied Materials, Inc. Method for laterally etching a semiconductor structure
US6838012B2 (en) 2002-10-31 2005-01-04 Lam Research Corporation Methods for etching dielectric materials
DE10308888B4 (de) 2003-02-28 2006-12-28 Infineon Technologies Ag Anordnung von Kondensatoren zur Erhöhung der Speicherkapazität in einem Halbleitersubstrat und Verfahren zur Herstellung einer Anordnung
US7294580B2 (en) 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US6916746B1 (en) 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7250371B2 (en) 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US7105390B2 (en) 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US20050218114A1 (en) 2004-03-30 2005-10-06 Tokyo Electron Limited Method and system for performing a chemical oxide removal process
KR20060030717A (ko) 2004-10-06 2006-04-11 삼성전자주식회사 반도체 소자의 제조 방법
KR100745986B1 (ko) 2004-12-08 2007-08-06 삼성전자주식회사 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법
US7344975B2 (en) 2005-08-26 2008-03-18 Micron Technology, Inc. Method to reduce charge buildup during high aspect ratio contact etch
KR101167195B1 (ko) 2005-11-01 2012-07-31 매그나칩 반도체 유한회사 반도체 소자의 딥 트렌치 형성 방법
US7740736B2 (en) 2006-06-08 2010-06-22 Lam Research Corporation Methods and apparatus for preventing plasma un-confinement events in a plasma processing chamber
JP2008053438A (ja) 2006-08-24 2008-03-06 Sharp Corp 半導体装置の製造方法
EP2077577A4 (en) 2006-11-22 2010-03-24 Sumitomo Precision Prod Co SILICON STRUCTURE HAVING A HIGH SIDE OPENING, METHOD FOR PRODUCING THE SILICON STRUCTURE, A SILICON STRUCTURE MANUFACTURING DEVICE, A SILICON STRUCTURE PRODUCTION PROGRAM, AND METHOD FOR PRODUCING A SILICONE STRUCTURE METAL MASK
US7732728B2 (en) 2007-01-17 2010-06-08 Lam Research Corporation Apparatuses for adjusting electrode gap in capacitively-coupled RF plasma reactor
US7951683B1 (en) 2007-04-06 2011-05-31 Novellus Systems, Inc In-situ process layer using silicon-rich-oxide for etch selectivity in high AR gapfill
US20080286978A1 (en) 2007-05-17 2008-11-20 Rong Chen Etching and passivating for high aspect ratio features
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
CN102007570B (zh) 2007-12-21 2013-04-03 朗姆研究公司 用高蚀刻速率抗蚀剂掩膜进行蚀刻
US7998872B2 (en) 2008-02-06 2011-08-16 Tokyo Electron Limited Method for etching a silicon-containing ARC layer to reduce roughness and CD
JP5223364B2 (ja) 2008-02-07 2013-06-26 東京エレクトロン株式会社 プラズマエッチング方法及び記憶媒体
JP5759177B2 (ja) 2008-02-08 2015-08-05 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ プラズマ処理装置、半導体基板を処理する方法、および軸直角変位ベローズユニット
JP2009193988A (ja) 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ記憶媒体
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
JP4972594B2 (ja) 2008-03-26 2012-07-11 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
US8252194B2 (en) 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
KR100875180B1 (ko) 2008-07-10 2008-12-22 주식회사 동부하이텍 반도체 소자의 제조 방법
JP5530088B2 (ja) 2008-10-20 2014-06-25 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US8298949B2 (en) 2009-01-07 2012-10-30 Lam Research Corporation Profile and CD uniformity control by plasma oxidation treatment
US8809196B2 (en) 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
EP2306497B1 (en) * 2009-10-02 2012-06-06 Imec Method for manufacturing a low defect interface between a dielectric and a III/V compound
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US8608852B2 (en) * 2010-06-11 2013-12-17 Applied Materials, Inc. Temperature controlled plasma processing chamber component with zone dependent thermal efficiencies
US9793126B2 (en) 2010-08-04 2017-10-17 Lam Research Corporation Ion to neutral control for wafer processing with dual plasma source reactor
US8901016B2 (en) 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
US8334083B2 (en) 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
SG11201405416UA (en) 2011-04-07 2014-11-27 Picosun Oy Atomic layer deposition with plasma source
US8298951B1 (en) 2011-04-13 2012-10-30 Asm Japan K.K. Footing reduction using etch-selective layer
JP5981106B2 (ja) 2011-07-12 2016-08-31 東京エレクトロン株式会社 プラズマエッチング方法
JP5893864B2 (ja) 2011-08-02 2016-03-23 東京エレクトロン株式会社 プラズマエッチング方法
US20130189845A1 (en) 2012-01-19 2013-07-25 Applied Materials, Inc. Conformal amorphous carbon for spacer and spacer protection applications
JP5528486B2 (ja) 2012-02-07 2014-06-25 東京エレクトロン株式会社 基板処理装置、これを備える塗布現像装置、及び基板処理方法
JP2013229351A (ja) 2012-04-24 2013-11-07 Hitachi High-Technologies Corp ドライエッチング方法
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US8716149B2 (en) 2012-05-29 2014-05-06 GlobalFoundries, Inc. Methods for fabricating integrated circuits having improved spacers
US8916472B2 (en) 2012-07-31 2014-12-23 Globalfoundries Inc. Interconnect formation using a sidewall mask layer
US20140043216A1 (en) 2012-08-10 2014-02-13 Qualcomm Mems Technologies, Inc. Boron nitride antistiction films and methods for forming same
US20140065838A1 (en) 2012-08-31 2014-03-06 Carolyn R. Ellinger Thin film dielectric layer formation
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US8815685B2 (en) 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
US9184233B2 (en) 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
JP2014175470A (ja) * 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US9412871B2 (en) 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
JP6170378B2 (ja) 2013-08-29 2017-07-26 東京エレクトロン株式会社 エッチング方法
US9378971B1 (en) 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543158B2 (en) 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
KR101674972B1 (ko) 2013-12-26 2016-11-10 한국과학기술원 나노 스케일 패터닝 방법 및 이로부터 제조된 전자기기용 집적소자
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
JP6151215B2 (ja) * 2014-05-15 2017-06-21 東京エレクトロン株式会社 プラズマエッチング方法
US9899234B2 (en) 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration
US9548188B2 (en) 2014-07-30 2017-01-17 Lam Research Corporation Method of conditioning vacuum chamber of semiconductor substrate processing apparatus
CN105470132B (zh) 2014-09-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9818633B2 (en) 2014-10-17 2017-11-14 Lam Research Corporation Equipment front end module for transferring wafers and method of transferring wafers
US9659929B2 (en) 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9997373B2 (en) 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9396961B2 (en) 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9728422B2 (en) 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
US9786503B2 (en) * 2015-04-08 2017-10-10 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning schemes without using hard masks
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
JP6541439B2 (ja) 2015-05-29 2019-07-10 東京エレクトロン株式会社 エッチング方法
US9653571B2 (en) 2015-06-15 2017-05-16 International Business Machines Corporation Freestanding spacer having sub-lithographic lateral dimension and method of forming same
US9922806B2 (en) 2015-06-23 2018-03-20 Tokyo Electron Limited Etching method and plasma processing apparatus
US9659791B2 (en) * 2015-07-16 2017-05-23 Applied Materials, Inc. Metal removal with reduced surface roughness
KR20170014036A (ko) 2015-07-28 2017-02-08 삼성전자주식회사 반도체 장치
US9385318B1 (en) 2015-07-28 2016-07-05 Lam Research Corporation Method to integrate a halide-containing ALD film on sensitive materials
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9837286B2 (en) 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
CN108076667A (zh) 2015-09-18 2018-05-25 英特尔公司 非平面晶体管界面的基于氘的钝化
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
JP2017174985A (ja) 2016-03-24 2017-09-28 キヤノン株式会社 シリコン基板の加工方法
JP6784530B2 (ja) 2016-03-29 2020-11-11 東京エレクトロン株式会社 被処理体を処理する方法
KR102452999B1 (ko) 2016-05-03 2022-10-07 삼성전자주식회사 반도체 장치 제조 방법
US9997631B2 (en) 2016-06-03 2018-06-12 Taiwan Semiconductor Manufacturing Company Methods for reducing contact resistance in semiconductors manufacturing process
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10483169B2 (en) 2016-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET cut-last process using oxide trench fill
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US20180286707A1 (en) 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US9997371B1 (en) * 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10553495B2 (en) 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10770354B2 (en) 2017-11-15 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming integrated circuit with low-k sidewall spacers for gate stacks
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226120A1 (en) * 2005-03-30 2006-10-12 Lam Research Corporation Etch profile control
US20070196980A1 (en) * 2006-02-22 2007-08-23 Micron Technology, Inc. Line edge roughness reduction
US20100323525A1 (en) * 2007-12-21 2010-12-23 Lam Research Corporation Cd bias loading control with arc layer open
US20130302989A1 (en) * 2012-05-08 2013-11-14 Globalfoundries Inc. Reducing line edge roughness in hardmask integration schemes
TW201701068A (zh) * 2015-06-11 2017-01-01 應用材料股份有限公司 先進圖案化中所用的降低線邊緣粗糙度的正形可剝離碳膜
US20160379824A1 (en) * 2015-06-23 2016-12-29 Lam Research Corporation Low roughness euv lithography

Also Published As

Publication number Publication date
US11170997B2 (en) 2021-11-09
TW201933439A (zh) 2019-08-16
US20200243326A1 (en) 2020-07-30
KR20200079346A (ko) 2020-07-02
JP7399864B2 (ja) 2023-12-18
CN111630638A (zh) 2020-09-04
US10658174B2 (en) 2020-05-19
WO2019103878A1 (en) 2019-05-31
US20190157066A1 (en) 2019-05-23
JP2021504974A (ja) 2021-02-15
JP2023179679A (ja) 2023-12-19

Similar Documents

Publication Publication Date Title
TWI837105B (zh) 用於降低粗糙度的原子層沉積和蝕刻
JP7246547B2 (ja) 単一プラズマチャンバにおける、限界寸法制御のための原子層堆積及びエッチング
CN110998790B (zh) 在水平表面上的选择性沉积SiN
KR102627546B1 (ko) 이방성 텅스텐 에칭을 위한 방법 및 장치
JP7023376B2 (ja) 単一プラズマ室における、フィン電界効果トランジスタ形成のための原子層堆積及びエッチング
KR102660290B1 (ko) 다중 패터닝 프로세스에서 원자 층 증착을 사용한 스페이서 프로파일 제어
TWI849083B (zh) 基板處理方法與設備