KR20200079346A - 거칠기를 감소시키기 위한 ald (atomic layer deposition) 및 에칭 - Google Patents

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KR20200079346A
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요시에 기무라
시-이 이 리
카지 설타나
라드히카 마니
두밍 장
하셉 카지
첸 슈
미첼 브룩스
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Abstract

통합된 ALD 프로세스 및 에칭 프로세스를 사용하여 거칠기를 감소시키기 위한 방법들 및 장치들이 본 명세서에 기술된다. 일부 구현예들에서, 마스크가 기판 상에 제공된 후, 방법들은 거칠기를 감소시키기 위해 ALD에 의해 마스크 상에 컨포멀 층을 증착하는 단계 및 감소된 거칠기를 갖는 패터닝된 피처들을 형성하기 위해 마스크 위에 놓인 층을 에칭하는 단계를 포함한다. 일부 구현예들에서, 기판의 제 1 깊이에 피처들을 형성하기 위해 제 1 깊이까지 기판이 에칭된 후, 방법들은 후속하는 에칭 프로세스 동안 측벽들을 보호하고 거칠기를 감소시키기 위해 피처들의 측벽들 상에 ALD에 의해 컨포멀 층을 증착하는 단계를 포함한다. ALD 프로세스 및 에칭 프로세스는 플라즈마 챔버에서 수행될 수도 있다.

Description

거칠기를 감소시키기 위한 ALD (ATOMIC LAYER DEPOSITION) 및 에칭
관련 출원들에 대한 교차 참조
본 출원은 2017년 11월 21일 출원되고, 명칭이 "ATOMIC LAYER DEPOSITION AND ETCH FOR REDUCING ROUGHNESS"인 미국 특허 출원번호 제 15/820,110 호의 우선권의 이익을 주장하고, 이는 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
본 개시는 일반적으로 반도체 디바이스들의 제조시 통합된 증착 프로세스 및 에칭 프로세스에 관한 것이고, 보다 구체적으로, 집적 회로들 (ICs: integrated circuits) 의 제조시 임계 치수 (CD: critical dimension) 제어의 통합된 원자 층 증착 (ALD: atomic layer deposition) 프로세스 및 에칭 프로세스에 관한 것이다.
반도체 산업계에서 디바이스 및 피처들 사이즈가 계속해서 축소됨에 따라, 작은 CD의 피처들을 패터닝하는 것은 발전된 IC들의 제조시 계속해서 중요해질 것이다. 현재 패터닝 방법들은 트랜지스터 또는 디바이스 성능에 악영향을 가질 수 있는 고르지 않은 표면 및 거칠기를 발생시킬 수도 있고, 거칠기를 감소시키기 위한 현재 처리 기법들은 패터닝된 피처들의 CD에 바람직하지 않은 효과를 가질 수도 있다.
본 개시는 패터닝으로부터 거칠기를 감소시키기 위한 방법에 관한 것이다. 방법은 플라즈마 챔버에서, 원자 층 증착 (ALD : atomic layer deposition) 에 의해 기판의 패터닝된 마스크 층 상에 제 1 컨포멀 층을 증착하는 단계를 포함하고, 기판은 제 1 재료 층 및 제 1 재료 층 위에 놓인 패터닝된 마스크 층을 포함하고, 패터닝된 마스크 층은 제 1 컨포멀 층을 증착하기 이전에 제 1 거칠기 (roughness) 를 갖는다. 방법은 플라즈마 챔버에서, 패터닝된 마스크 층에 의해 규정된 제 1 재료 층의 복수의 제 1 패터닝된 피처들을 형성하기 위해 제 1 재료 층을 에칭하는 단계를 더 포함하고, 복수의 제 1 패터닝된 피처들은 제 1 재료 층을 에칭한 후 패터닝된 마스크 층의 제 1 거칠기보다 작은 제 2 거칠기를 갖는다.
일부 구현예들에서, 제 1 거칠기는 제 1 라인 에지 거칠기 (LER: line edge roughness) 및 제 1 라인 폭 거칠기 (LWR: line width roughness) 에 대응하고 제 2 거칠기는 제 2 LER 및 제 2 LWR에 대응하고, 제 2 LER은 약 2.0 ㎚ 이하이고 제 2 LWR은 약 2.0 ㎚ 이하이다. 일부 구현예들에서, 제 1 컨포멀 층의 두께는 약 0.5 ㎚ 내지 약 5 ㎚이다. 일부 구현예들에서, 패터닝된 마스크 층은 제 1 재료 층으로부터 하나 이상의 일차원 (1-D) 피처들 및 제 1 재료 층으로부터 하나 이상의 이차원 (2-D) 피처들을 규정하도록 구성되고, 하나 이상의 1-D 피처들과 하나 이상의 2-D 피처들 사이의 임계 치수 (CD: critical dimension) 바이어스는 제 1 재료 층을 에칭한 후 실질적으로 유사하다. 일부 구현예들에서, 패터닝된 마스크 층은 격리 피처 영역에 하나 이상의 격리 피처들 및 격리 피처 영역보다 높은 피처 밀도를 갖는 치밀 피처 영역에 하나 이상의 치밀 (dense) 피처들을 포함하고, 하나 이상의 격리 피처들과 하나 이상의 치밀 피처들 사이 CD 바이어스는 제 1 재료 층을 에칭한 후 실질적으로 유사하다. 일부 구현예들에서, 방법은 제 1 재료 층 아래에 놓인 제 2 재료 층을 더 포함한다. 방법은 플라즈마 챔버에서, ALD에 의해 복수의 제 1 패터닝된 피처들, 패터닝된 마스크 층, 및 제 2 재료 층의 노출된 표면들 상에 제 2 컨포멀 층을 증착하는 단계; 및 플라즈마 챔버에서, 복수의 제 1 패터닝된 피처들에 의해 규정된 복수의 제 2 패터닝된 피처들을 형성하기 위해 기판의 제 2 재료 층을 에칭하는 단계를 더 포함한다. 일부 구현예들에서, 복수의 제 2 패터닝된 피처들은 제 1 거칠기 및 제 2 거칠기 각각보다 작은 제 3 거칠기를 갖는다. 일부 구현예들에서, 복수의 제 1 패터닝된 피처들의 CD는 약 20 ㎚ 이하이다. 일부 구현예들에서, ALD에 의해 제 1 컨포멀 층을 증착하는 단계는, 패터닝된 마스크 층 상에 흡착하도록 전구체를 플라즈마 챔버 내로 도입하는 단계, 흡착이 제한되는 양 (adsorption-limited amount) 의 제 1 컨포멀 층을 형성하기 위해 플라즈마를 사용하여 전구체를 변환하는 단계, 및 제 1 컨포멀 층의 목표된 두께가 패터닝된 마스크 층 상에 증착될 때까지 전구체를 도입하는 단계 및 전구체를 변환하는 단계를 반복하는 단계를 포함한다.
본 개시는 또한 측벽 거칠기를 감소시키는 방법에 관한 것이다. 방법은 플라즈마 챔버에서, 제 1 깊이에 복수의 피처들을 형성하기 위해 기판의 제 1 깊이까지 에칭하는 단계를 포함한다. 방법은 플라즈마 챔버에서, ALD에 의해 복수의 피처들의 측벽들 상에 제 1 패시베이션 층을 증착하는 단계를 더 포함한다. 방법은 플라즈마 챔버에서, 제 1 깊이보다 깊은 제 2 깊이까지 복수의 피처들을 에칭하는 단계를 더 포함하고, 제 1 패시베이션 층은 제 2 깊이까지 에칭한 후 측벽 거칠기를 실질적으로 감소시키도록 구성된다.
일부 구현예들에서, 측벽들의 LWR 값 및 LER 값 중 하나 또는 모두는 제 2 깊이까지 복수의 피처들을 에칭한 후 약 1.5 ㎚ 이하이다. 일부 구현예들에서, 복수의 피처들은 STI (shallow trench isolation) 피처들을 포함한다. 일부 구현예들에서, 복수의 피처들 각각의 깊이-대-폭 종횡비는 10:1 이상이다. 일부 구현예들에서, 제 1 깊이 및 제 2 깊이 각각은 약 100 ㎚보다 크다. 일부 구현예들에서, 복수의 피처들은 격리 피처 영역에 하나 이상의 격리 피처들 및 격리 피처 영역보다 높은 피처 밀도를 갖는 치밀 피처 영역에 하나 이상의 치밀 피처들을 포함하고, 복수의 피처들의 측벽들을 따라 제 1 패시베이션 층의 두께는 격리 피처 영역 및 치밀 피처 영역에서 실질적으로 유사하다. 일부 구현예들에서, 복수의 피처들은 복수의 구조체들에 의해 규정되고, 하나 이상의 제 1 구조체들은 제 1 재료를 포함하고 하나 이상의 제 2 구조체들은 제 1 재료와 상이한 제 2 재료를 포함하고, 복수의 피처들의 측벽들을 따라 제 1 패시베이션 층의 두께는 하나 이상의 제 1 구조체들 및 하나 이상의 제 2 구조체들에 대해 실질적으로 유사하다. 일부 구현예들에서, 방법은 플라즈마 챔버에서, ALD에 의해 복수의 피처들의 측벽들 상에 제 2 패시베이션 층을 증착하는 단계; 및 플라즈마 챔버에서, 기판에서 복수의 피처들을 제 2 깊이보다 깊은 제 3 깊이까지 에칭하는 단계를 더 포함하고, 제 2 패시베이션 층은 기판을 제 3 깊이까지 에칭 쓰루한 (etching through) 후 측벽 거칠기를 실질적으로 감소시키도록 구성된다. 일부 구현예들에서, 제 1 패시베이션 층은 실리콘 옥사이드 (SiOx) 를 포함한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 일부 구현예들에 따라 에칭 동작 및 ALD 동작을 수행하기 위한 예시적인 프로세싱 장치의 개략도이다.
도 2는 마스크의 거칠기를 감소시키기 위해 종래의 플라즈마 전처리를 겪는 마스크의 개략적인 예시이다.
도 3은 마스크의 거칠기를 감소시키기 위해 종래의 플라즈마 증착 및 플라즈마 에칭 시퀀스를 겪는 마스크의 개략적인 예시이다.
도 4a 내지 도 4c는 플라즈마 챔버에서 종래의 증착 프로세스를 사용하여 증착 및 에칭을 겪는 격리 기판 피처들 및 치밀 기판 피처들의 개략적인 예시들이다.
도 5a 내지 도 5c는 일부 구현예들에 따른, ALD 프로세스 및 에칭 프로세스를 사용하여 증착 및 에칭을 겪는 격리 기판 피처들 및 치밀 기판 피처들의 개략적인 예시들이다.
도 6a는 에칭 프로세스 및 엑스시츄 (ex-situ) ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다.
도 6b는 통합된 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다.
도 7은 일부 구현예들에 따라 에칭 프로세스 및 ALD 프로세스를 사용하여 패터닝된 피처들의 거칠기를 감소시키기 위한 예시적인 방법의 흐름도이다.
도 8a 내지 도 8d는 일부 구현예들에 따른, 통합된 에칭 프로세스 및 ALD 프로세스를 사용하여 일차원 (1-D) 및 이차원 (2-D) 피처들을 패터닝하기 위한 예시적인 방법의 측면도 및 상면도를 도시하는 개략적인 예시들이다.
도 9a 내지 도 9c는 일부 구현예들에 따른, 통합된 에칭 프로세스 및 ALD 프로세스를 사용하여 하드 마스크로 피처들을 패터닝하기 위한 예시적인 방법의 개략적인 예시들이다.
도 9d는 ALD 프로세스 이전에 도 9a 내지 도 9c에서 사용된 하드 마스크의 상면도를 도시하는 개략적인 예시이다.
도 9e는 ALD 프로세스 후에 도 9d의 하드 마스크의 상면도를 도시하는 개략적인 예시이다.
도 10a 및 도 10b는 플라즈마 챔버에서 종래의 패시베이션 프로세스를 사용하여 패시베이션 및 에칭을 겪는 상이한 재료들의 고 종횡비 피처들의 개략적인 예시들이다.
도 11은 일부 구현예들에 따른, 통합된 ALD 프로세스 및 에칭 프로세스를 사용하여 고 종횡비 피처들의 측벽 거칠기를 감소시키는 예시적인 방법의 흐름도이다.
도 12a 내지 도 12c는 일부 구현예들에 따른, 통합된 ALD 프로세스 및 에칭 프로세스를 사용하여 증착 및 에칭을 겪는 상이한 재료들의 고 종횡비 피처들의 개략적인 예시들이다.
도입
이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하도록 개진된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 특정한 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위에 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것이 이해될 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.
통합된 에칭/ ALD 프로세싱 장치
피처 사이즈들이 축소되고, 피치는 보다 작아지고, CMOS (complementary metal-oxide-semiconductor) 기술은 보다 작은 노드들로 스케일링 (scale) 됨에 따라, 박형의 컨포멀한 증착 기법들이 계속해서 중요성을 얻을 것이다. ALD (atomic layer deposition) 는 ALD가 재료의 단일 박층을 증착하고, 막 형성 화학 반응 자체 이전에 기판 표면 상에 흡착할 수도 있는 하나 이상의 전구체 반응물질들의 양으로 두께가 제한된다는 (즉, 흡착이 제한되는 층을 형성) 사실로 인해 박형의 컨포멀한 막들의 증착에 잘 맞는 (well-suited) 막 형성 기법이다. ALD에 의해 형성된 층 각각은 박형이고 컨포멀하고, 발생하는 막은 아래에 놓인 디바이스 구조체들 및 피처들의 형상을 따른다 (conform).
종래에, ALD 프로세스 및 에칭 프로세스는 별도의 툴들 또는 플랫폼들 상에서 수행된다. 예를 들어, ALD 챔버들은 에칭 프로세스들을 실행하지 않고, 에칭 챔버들은 ALD 프로세스들을 실행하지 않는다. 증착 프로세스를 실행하는 플라즈마 에칭 챔버들은 컨포멀 (conformal) 하지 않고 종횡비 종속인 막들을 형성하기 위한 플라즈마 유도된 증착 프로세스를 사용한다.
도 1은 일부 구현예들에 따른 에칭 동작 및 ALD 동작을 수행하기 위한 예시적인 프로세싱 장치의 개략도이다. 프로세싱 장치 (100) 는 유도 커플링 플라즈마 프로세싱 장치일 수도 있다. 프로세싱 장치 (100) 는 플라즈마 에칭 챔버와 같은 플라즈마 챔버 (132) 를 포함한다. 일부 구현예들에서, CA, Fremont 소재의 Lam Research Corporation에 의해 생산된 Kiyo™ 반응기는 플라즈마 에칭 챔버로서 사용될 수도 있는 적합한 반응기의 예이다.
에칭 동작 및 ALD 동작을 수행하기 위한 프로세싱 장치 (100) 에 관한 상세들은 2017년 8월 4일 출원되고, 명칭이 "INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCH CHAMBER AND IN-SITU ETCH-ALP METHOD"인 Zhou 등의 미국 특허 출원 번호 제 15/669,871 호에 기술되고, 이는 전체가 모든 목적들을 위해 참조로서 인용된다.
플라즈마 챔버 (132) 는 챔버 벽들 (114) 및 윈도우 (106) 에 의해 규정될 수도 있는 전체 챔버 구조를 포함할 수도 있다. 윈도우 (106) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 일부 구현예들에서, 플라즈마 챔버 (132) 는 플라즈마 챔버 (132) 내부에 배치된 기판 지지부 (116) 를 포함한다. 일부 구현예들에서, 기판 지지부 (116) 는 증착/에칭 프로세스가 수행될 때 기판 (112) 을 지지하기 위한 정전 척이다. 정전 척은 기판 (112) 을 척킹 (chucking) 및 디척킹 (dechucking) 하기 위한 정전 전극들을 포함할 수도 있다. 필터 및 DC 클램프 전력 공급부 (미도시) 는 이 목적을 위해 제공될 수도 있다. 기판 지지부 (116) 로부터 기판 (112) 을 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수도 있다. 기판 지지부 (116) 는 기판 (112) 을 수용하고 홀딩하도록 구성된다.
일부 구현예들에서, 기판 지지부 (116) 는 기판 (112) 을 가열하기 위한 히터 (미도시) 를 포함할 수도 있다. 기판 지지부 (116) 는 약 20 ℃ 내지 약 150 ℃와 같은 상승된 온도들로 동작할 수도 있다. 온도는 프로세스 동작 및 구체적인 레시피에 종속될 것이다. 일부 구현예들에서, 플라즈마 챔버 (132) 는 또한 약 1 mTorr 내지 약 1 Torr의 압력들과 같은, 특정한 압력들에서 동작할 수도 있다.
일부 구현예들에서, 프로세싱 장치 (100) 는 기판 지지부 (116) 를 바이어싱/대전하기 위해 사용될 수도 있는 RF (radio-frequency) 전력 공급부 (120) 를 포함할 수도 있다. RF 전력 공급부 (120) 는 하나 이상의 RF 생성기들에 의해 규정될 수도 있다. 복수의 RF 생성기들이 제공되면, 상이한 주파수들이 다양한 튜닝 특성들을 달성하도록 사용될 수도 있다. 바이어스 매칭 회로 (118) 가 RF 전력 공급부 (120) 와 기판 지지부 (116) 사이에 커플링된다. 이러한 방식으로, RF 전력 공급부 (120) 는 기판 지지부 (116) 에 연결된다.
코일 (134) 이 윈도우 (106) 위에 위치된다. 코일 (134) 은 전기적으로 도전성 재료로 제조될 수도 있고, 적어도 1 회의 완전한 턴 (turn) 을 포함한다. 도 1에 도시된 코일 (134) 은 적어도 3 회의 턴들을 포함한다. RF 전력 공급부 (121) 는 코일 (134) 로 RF 전력을 공급하도록 구성된다. 매칭 회로 (102) 가 RF 전력 공급부 (121) 와 코일 (134) 사이에 커플링된다. 이러한 방식으로, RF 전력 공급부 (121) 는 코일 (134) 에 연결된다. 일부 구현예들에서, 선택가능한 Faraday 차폐부 (미도시) 는 코일 (134) 과 윈도우 (106) 사이에 위치된다. Faraday 차폐부는 코일 (134) 에 대해 이격된 관계로 유지될 수도 있다. Faraday 차폐부는 윈도우 (106) 바로 위에 배치될 수도 있다. Faraday 차폐부는 금속 또는 다른 종이 플라즈마 챔버 (132) 의 윈도우 (106) 상에 증착되는 것을 방지할 수도 있다.
RF 전류로 하여금 코일 (134) 을 통해 흐르게 하도록 RF 전력 공급부 (121) 로부터 코일 (134) 로 RF 전력이 공급된다. 코일 (134) 을 통해 흐르는 RF 전류는 코일 (134) 을 중심으로 전자기장을 생성할 수도 있다. 전자기장은 플라즈마를 생성하기 위해 플라즈마 챔버 (132) 내에 존재하는 가스(들)에 대해 작용하는 플라즈마 챔버 (132) 내에서 유도 전류를 생성한다. 플라즈마로부터 다양한 이온들 및/또는 라디칼들은 증착 동작 또는 에칭 동작을 수행하도록 기판 (112) 과 상호작용할 수도 있다.
일부 구현예들에서, 프로세싱 장치 (100) 는 선택가능하게 (optionally) 플라즈마 챔버 (132) 를 상부 부분 및 하부 부분으로 분할하도록 사용될 수도 있는 플라즈마 그리드 (미도시) 를 포함한다. 플라즈마 그리드는 플라즈마 챔버 (132) 의 하부 부분 내로 고온 전극들의 양을 제한하도록 사용될 수도 있다. 일부 구현예들에서, 프로세싱 장치 (100) 는 플라즈마 챔버 (132) 의 하부 부분에 존재하는 플라즈마가 이온-이온 플라즈마이고 플라즈마 챔버 (132) 의 상부 부분에 존재하는 플라즈마가 전자-이온 플라즈마이도록 동작하게 설계된다.
프로세스 가스들은 플라즈마 챔버 (132) 의 상단부로부터 제 1 가스 주입기 (104) 를 통해 그리고/또는 플라즈마 챔버 (132) 의 측면으로부터 제 2 가스 주입기 (110) 를 통해 플라즈마 챔버 (132) 내로 도입될 수도 있다. 프로세스 가스들은 기화된 액체 전구체들 또는 프로세싱 장치 (100) 의 업스트림의 고체 소스 증발기 (미도시) 에서 기화될 수도 있는, 기화된 고체 전구체들을 포함할 수도 있다. 하나 이상의 반응물질 가스들은 제 1 가스 주입기 (104) 및/또는 제 2 가스 주입기 (110) 를 통해 공급될 수도 있다. 일부 구현예들에서, 가스 주입기들 (104, 110) 은 샤워헤드들에 의해 대체될 수도 있다. 부가적인 가스 공급부 또는 다른 가스 공급부가 다양한 타입들의 동작들을 위해 상이한 가스들을 플라즈마 챔버 (132) 로 공급하기 위해 제공될 수도 있다는 것이 이해될 것이다.
플라즈마 챔버 (132) 내로 가스(들)를 주입하는 다양한 방식들은 프로세스 가스들, 기화된 액체 전구체들, 및/또는 기화된 고체 전구체들이 다양한 위치들로부터 플라즈마 챔버 (132) 내로 제공될 수도 있다는 것을 도시한다. 일부 구현예들에서, 제 1 가스 주입기 (104) 만이 사용된다. 일부 다른 구현예들에서, 제 2 가스 주입기 (110) 만이 사용된다. 일부 다른 구현예들에서, 제 1 가스 주입기 (104) 및 제 2 가스 주입기 (110) 모두가 사용된다. 일부 구현예들에서, 매니폴드들 (122) 은 상이한 가스 라인들 각각에 어떤 가스들이 공급되는지 제어한다. 매니폴드들 (122) 은 임의의 타입의 가스 (반응물질, 캐리어, 전구체, 등) 로 하여금 임의의 상이한 가스 라인들로부터 제공되게 한다. 일부 구현예들에서, 캐리어 가스들은 산소 (O2), 질소 (N2), 및 헬륨 (He) 과 같은, 가스들을 포함할 수 있다. 가스들은 혼합하지 않고, 플라즈마 챔버 (132) 내로 도입될 수도 있고, 또는 플라즈마 챔버 (132) 내로 도입 전에 다른 가스들과 혼합될 수도 있다.
매니폴드들 (122) 은 전달 시스템 (128) 의 각각의 전달 시스템들로부터의 출력들을 선택, 스위칭, 및/또는 혼합하기 위해 사용될 수도 있다. 전달 시스템 (128) 은, 일부 구현예들에서, 에칭 가스 전달 시스템 (127) 및 액체 전달 시스템 (129) 을 포함할 수도 있다. 에칭 가스 전달 시스템 (127) 은 에천트 가스들을 출력하도록 구성될 수도 있다. 에천트 가스들의 예들은 이로 제한되는 것은 아니지만, 염소 (Cl2), 수소 브로마이드 (HBr), 및 설퍼 헥사플루오라이드 (SF6) 를 포함한다. 액체 전달 시스템 (129) 은 ALD 프로세스에서 기화되고 증기로 전달되는 액체 전구체를 제공하도록 구성될 수도 있다. 기화된 액체 전구체는 플라즈마 챔버 (132) 내로 도입될 수도 있고 기판 (112) 의 표면 상으로 흡착될 수도 있다. 흡착된 전구체는 플라즈마를 사용하여 흡착이 제한되는 양의 막을 형성하도록 변환될 수도 있다. 예시적인 액체 전구체가 화학식 CxHyNzOaSib 의 화학적 조성을 가질 수도 있다.
진공 펌프 (130) 가 플라즈마 챔버 (132) 에 연결되고 플라즈마 챔버 (132) 로부터 프로세스 가스들을 인출하고 플라즈마 챔버 (132) 내에서 특정한 압력을 유지하도록 사용될 수도 있다. 밸브 (126) 가 플라즈마 챔버 (132) 에 적용될 진공 흡입량을 제어하기 위해 배기구 (124) 와 진공 펌프 (130) 사이에 배치될 수도 있다. 일부 구현예들에서, 진공 펌프 (130) 는 1 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 펌프일 수 있다. 일부 구현예들에서, 진공 펌프 (130) 는 플라즈마 챔버 (132) 를 퍼지하기 위해 ALD 시간 프로세스가 완료된 시간 각각 후에 활성화될 수도 있다.
프로세싱 장치 (100) 는 클린 룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 플럼빙을 포함한다. 이들 설비들은 타깃 제조 설비 내에 설치될 때 프로세싱 장치 (100) 에 커플링될 수도 있다. 부가적으로, 프로세싱 장치 (100) 는 로보틱스들로 하여금 자동화를 사용하여 기판들을 플라즈마 챔버 (132) 내외로 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 구현예들에서, (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (108) 는 프로세싱 장치 (100) 의 동작들 전부 또는 일부를 제어한다. 시스템 제어기 (108) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서는 CPU (central processing unit) 또는 컴퓨터, 아날로그 입력/출력 접속부들 및/또는 디지털 입력/출력 접속부들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들은 프로세서 상에서 실행된다. 이들 인스트럭션들은 시스템 제어기 (108) 와 연관된 메모리 디바이스들에 저장될 수도 있고, 네트워크를 통해 제공될 수도 있다. 특정한 구현예들에서, 시스템 제어기 (108) 는 시스템 제어 소프트웨어를 실행한다.
시스템 제어 소프트웨어는 이하의 챔버 동작 조건들: 가스들의 혼합물 및/또는 조성, 챔버 압력, 챔버 온도, 웨이퍼/웨이퍼 지지부 온도, 기판에 인가된 (다양한 구현예들에서 0이 될 수도 있는) 바이어스, 코일들 또는 다른 플라즈마 생성 컴포넌트들에 인가된 주파수 및 전력, 기판 위치, 기판 이동 속도, 및 툴에 의해 수행된 특정한 프로세스의 다른 파라미터들 중 임의의 하나 이상의 적용 타이밍 및/또는 크기를 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작들을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함한다. 예를 들어, 반도체 제조 프로세스의 페이즈 각각은 시스템 제어기 (108) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은 예를 들어 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 구현예들에서, 레시피 페이즈들은, 도핑 프로세스의 단계들이 이 프로세스 페이즈에 대한 특정한 순서로 실행되도록, 순차적으로 배열될 수도 있다. 예를 들어, 레시피는 에칭 동작들을 수행하도록 구성될 수도 있고 에칭 동작들 각각 사이에서 수행된 ALD 프로세스의 하나 이상의 사이클들을 포함할 수도 있다.
일부 구현예들에서, 시스템 제어기 (108) 는 이하의 동작들: 플라즈마 챔버 (132) 에서, 피처들의 마스크 패턴을 형성하도록 기판 (112) 의 제 1 층을 에칭하는 동작, 피처들의 마스크 패턴은 피처들의 마스크 패턴에 의해 형성될 복수의 구조체들의 목표된 폭보다 작은 폭을 가짐; 플라즈마 챔버 (132) 에서, ALD에 의해 피처들의 마스크 패턴 상에 제 1 패시베이션 층을 증착하는 동작, 제 1 패시베이션 층은 피처들의 마스크 패턴의 폭을 목표된 폭으로 증가시키는 두께로 증착됨; 및 플라즈마 챔버 (132) 에서, 목표된 폭을 갖는 복수의 구조체들을 형성하도록 기판 (112) 의 제 2 층을 에칭하는 동작 중 하나 이상을 수행하기 위한 인스트럭션들로 구성된다. 에칭 및 증착 동작들은 플라즈마 챔버 (132) 에서 진공 파괴를 도입하지 않고 수행된다. 일부 구현예들에서, 시스템 제어기 (108) 는 다음 동작: 플라즈마 챔버 (132) 에서 ALD에 의한 증착 및 에칭의 동작들을 반복하는 동작을 수행하도록 더 구성된다.
다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 조성 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 RF 전력 공급부 제어 프로그램을 포함한다.
일부 경우들에서, 시스템 제어기 (108) 는 가스 농도, 기판 이동, 및/또는 코일 (134) 및/또는 기판 지지부 (116) 로 공급된 전력을 제어한다. 시스템 제어기 (108) 는 예를 들어, 적절한 농도(들)로 필요한 반응물질(들)을 제공하는 하나 이상의 유입구 가스 스트림을 생성하기 위해 관련 밸브들을 개방 및 폐쇄함으로써 가스 농도를 제어할 수도 있다. 기판 이동은 목표한대로 이동시키기 위해, 예를 들어, 기판 포지셔닝 시스템에 지시함으로써 제어될 수도 있다. 코일 (134) 및/또는 기판 지지부 (116) 로 공급된 전력은 특정한 RF 전력 레벨들을 제공하도록 제어될 수도 있다. 그리드가 사용된다면, RF 전력들은 플라즈마 챔버 (132) 의 상부 부분에서 전자-이온 플라즈마 그리고 플라즈마 챔버 (132) 의 하부 부분에서 이온-이온 플라즈마를 생성하도록 시스템 제어기 (108) 에 의해 조정될 수도 있다. 또한, 시스템 제어기 (108) 는 전자-이온 플라즈마가 플라즈마 챔버 (132) 의 하부 부분에서 형성되지 않는 조건들 하에서 기판 지지부 (116) 로 전력을 공급하도록 구성될 수도 있다.
시스템 제어기 (108) 는 (예를 들어, 전력, 전위, 압력, 등이 특정한 문턱값에 도달할 때) 센서 출력, 동작 (예를 들어, 프로세스의 특정한 시간들에서 밸브들을 개방) 의 타이밍에 기초하여, 또는 사용자로부터 수신된 인스트럭션들에 기초하여, 이들 및 다른 양태들을 제어할 수도 있다.
일부 구현예들에서, 시스템 제어기 (108) 는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (기판 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 단계를 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (108) 는, 프로세싱 요건들 및/또는 시스템의 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 단계 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 기판 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (108) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 단계들을 인에이블하고, 엔드포인트 측정들 등을 인에이블하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC들 (application specific integrated circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로시스템 제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 기판 상에서 또는 반도체 기판에 대한 특정 프로세스를 실행하기 위한 단계 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (108) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 단계 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (108) 는 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (108) 는 기판 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부의 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 단계들의 현 진행을 모니터링하고, 과거 제조 단계들의 이력을 조사하고, 복수의 제조 단계들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (108) 는 하나 이상의 단계들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 시스템 제어기 (108) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (108) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 시스템 제어기 (108) 의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (108) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 시스템 제어기 (108) 또는 툴들 중 하나 이상과 통신할 수도 있다.
라인 폭 거칠기 ( LWR ) 및 라인 에지 거칠기 ( LER )
패터닝 방법들은 목표된 피처들을 달성하기 위해 많은 반도체 제작 프로세스들에서 사용된다. 예컨대 포토레지스트 패턴과 같은 마스크는 1-D 피처들 (예를 들어, 라인들, 트렌치들, 등) 및 2-D 피처들 (예를 들어, 홀들, 사각형들, 등) 을 포함하는, 목표된 피처들을 형성하기 위해 아래에 놓인 층들을 패터닝하도록 역할한다. 그러나, 마스크의 에지들은 보통 직선이 아니고, 선형성으로부터 편차 (deviation) 를 야기한다. 선형성으로부터 편차들은 패터닝된 피처들에서 비선형성들이 형성되게 할 수도 있고, 이는 디바이스 성능에 악영향을 줄 수도 있다. 이러한 편차들은 LWR 및/또는 LER으로 특징화될 수도 있다.
반도체 디바이스 제조시 CD들이 보다 작아짐에 따라, 작은 CD들을 달성하고 LER 및 LWR을 제어하기 위한 리소그래피 프로세스들은 점점 어려워진다. LER/LWR의 효과는 보다 작은 CD에서 증폭된다. LWR은 미리 결정된 길이에 대해 측정된 라인의 폭의 편차를 지칭한다. LWR은 일반적으로 폭의 3σ 편차로 정량화된다 (quantified). LER은 라인의 에지의 편차를 지칭하고, 위에서 아래로 보았을 때 직선으로부터 에지의 편차로 이해될 수도 있다. LWR 값 및 LER 값은 공지의 방법들을 사용하여 미리 결정된 검사 길이 또는 면적에 따라 계산될 수도 있다. 제어되지 않은 LWR 및/또는 LER은 발생하는 반도체 디바이스에 상당한 영향을 가질 수도 있고, 종래의 리소그래피 기법들은 통상적으로 이들 우려들을 해결하기 불충분하다.
예시로서, 종래의 포토리소그래피 기법은 패터닝 프로세스 및 에칭 프로세스를 사용하여 반도체 디바이스의 피처들을 규정한다. 이들 프로세스들에서, 포토레지스트 재료가 기판 상에 증착되고 이어서 레티클 (reticle) 에 의해 필터링된 광에 노출된다. 레티클은 일반적으로 광이 레티클을 통해 전파되는 것을 차단하는 피처 기하구조들로 패터닝되는 유리 플레이트이다. 레티클을 통과한 후, 광은 포토레지스트 재료의 표면과 접촉하고 현상액 (developer) 이 포토레지스트 재료의 부분을 제거할 수 있도록 포토레지스트 재료의 화학적 조성을 변화시킨다. 현상액은 포토레지스트 재료의 부분을 제거하기 위해 포토레지스트 재료에 도포된다. 양각 (positive) 포토레지스트들의 경우, 노출된 영역들은 제거되고, 음각 (negative) 포토레지스트 재료들의 경우, 노출되지 않은 영역들이 제거된다. 패터닝된 포토레지스트 재료는 아래에 놓인 층들을 에칭하기 위해 마스크로서 사용된다.
포토레지스트들의 화학적 속성들의 제한들, 파장들 또는 광원들 및/또는 광학계들에서 해상도 제한들로 인해, 패터닝된 포토레지스트 재료는 어느 정도 양의 LWR 및/또는 LER을 포함할 수도 있다. 어떠한 이론으로도 제한되지 않고, 이는 랜덤 패턴을 형성하고 노출 및 현상 후 패터닝된 포토레지스트 재료 전반에서 균일도가 결여되는 포토레지스트 분자들에 기인할 수도 있다. 패터닝된 포토레지스트 재료의 LWR 및/또는 LER은 후속 에칭 프로세스에서 아래에 놓인 층들로 전이될 (transfer) 수도 있고 포토리소그래피 프로세스의 분해능을 감소시킨다.
LWR 및/또는 LER은 반도체 디바이스들의 성능에 영향을 줄 수도 있다. 예를 들어, 평면형 또는 3D CMOS 디바이스들 및 상호접속 구조체들을 사용하여, 보다 높은 LWR/LER 값들은 그 중에서도, 감소된 분해능, 불균일한 CD, 보다 느린 속도, 수율 손실, 상승된 저항률, 및 감소된 성능을 발생시킬 수도 있다. 프로세스 무결성과 관련하여, 보다 높은 LWR/LER 값들은 피처들로 하여금 CD 간격이 작은 것들과 병합하게 할 수도 있고, 이는 쇼트-회로 그리고 궁극적으로 디바이스 고장을 발생시킬 수도 있다.
FinFET (fin field effect transistor) 형성을 위해, 보다 큰 LWR/LER은 표면 거칠기가 전하 캐리어들에 대한 산란 중심들로서 역할하기 때문에 디바이스 성능을 보다 저하시키고, 트랜지스터 속도를 감소시킬 수도 있고 전력 소비를 상승시킬 수도 있다. 패터닝 프로세스들을 위해, 큰 LWR/LER은 라인 절단 (line breaking) 또는 라인 브리징 (line bridging) 을 발생시킬 수도 있고 국부적인 패턴 불신 (infidelity) 을 유발할 수도 있다. 패터닝이 후속 상호접속 금속 충진을 위해 사용될 때, 이러한 절단/브리징 결함은 반도체 디바이스 실행 불능 (inoperable) 을 렌더링하는 개방/쇼트 회로들을 발생시킬 것이다.
LWR 및/또는 LER에 대한 개선들은 통상적으로, 보다 작은 고유 (intrinsic) 거칠기를 갖는 새로운 레지스트들의 현상, 도즈 최적화 및 레지스트 최적화를 포함하는 리소그래피 프로세스의 최적화, 및 현상 후 평활화 프로세스들 (post-development smoothing processes) 의 적용과 같은, 몇몇 전략들 중 하나를 사용하여 달성된다. 도즈 최적화는 레지스트 현상의 랜덤성을 감소시키기 위해 보다 높은 노출 도즈들에 레지스트 재료를 노출하는 것을 수반할 수도 있지만, 이는 종종 쓰루풋 및 비용과 트레이드오프 (tradeoff) 를 갖는다. 레지스트 최적화는 현상액의 농도 및 현상 시간과 같은 레지스트 프로세스 파라미터들을 변화시키는 것, 또는 레지스트의 화학식을 변화시키는 것을 수반할 수도 있지만, 이는 종종 느리고, 비싸고, 그리고 긴 사이클 시간을 수반하는 프로세스를 발생시킨다.
종래의 현상 후 평활화 프로세스들은 도 2에 도시된 바와 같은 레지스트 패턴들을 평활화하기 위한 플라즈마 처리 또는 도 3에 도시된 바와 같은 레지스트 패턴들을 평활화하기 위한 플라즈마 증착/에칭 처리를 포함할 수도 있다. 전술한 현상 후 평활화 프로세스들이 LWR 및/또는 LER을 감소시킬 수도 있지만, 이러한 현상 후 평활화 프로세스들의 가능한 우려들은 선택도 이슈들로 인한 제한된 튜닝 윈도우, CD 또는 CD 로딩 요건들, 감소된 선택도, 감소된 마스크 높이, 및 동일 (iso-) 치밀 CD 로딩으로 인한 제한된 튜닝 윈도우를 수반한다.
도 2는 마스크의 거칠기를 감소시키기 위해 종래의 플라즈마 처리를 겪는 마스크의 개략적인 예시이다. 플라즈마 처리 이전에 단계 210에서, 마스크 (204) 는 LWR 및 LER을 포함하는, 거칠기를 나타내는 프로파일을 갖는, 기판 (202) 상의 패터닝된 포토레지스트 마스크일 수도 있다. 일부 구현예들에서, 마스크 (204) 는 마스크 (204) 로부터 측방향으로 돌출하는 하나 이상의 피트 (feet) (206) 를 포함한다. 플라즈마 처리에 이어 단계 220에서, 마스크 (204) 는 이의 거칠기를 평활화하기 위해 라운딩된 프로파일을 가질 수도 있다. 플라즈마 처리는 하나 이상의 피트 (206) 로 하여금 보다 커지게 할 수도 있거나 하지 않을 수도 있다. 플라즈마 처리는 플라즈마가 마스크 (204) 를 에칭하기 충분히 공격적이지 않도록 약한 플라즈마 조건들을 사용할 수도 있다. 어떠한 이론으로도 제한되지 않고, 플라즈마는 거칠기를 감소시켜, 라운딩된 프로파일을 발생시키기 위해, 마스크 (204) 의 분자들을 리플로우 (reflow) 하도록 마스크 (204) 를 "경화 (cure)"한다. 비에칭 플라즈마는 비지향성일 수도 있다. 마스크 (204) 의 거칠기를 감소시키기 위한 비에칭 플라즈마의 예들은 수소 (H2) 플라즈마, 아르곤 (Ar) 플라즈마, 또는 이들의 조합들을 포함한다. 이방성 에칭에 이어 단계 230에서 하나 이상의 피트 (206) 는 마스크 (204) 로부터 제거될 수도 있다. 이방성 에칭은 하나 이상의 피트 (206) 를 에칭 제거 또는 "초핑 (chop)" 제거하기 위해 지향성 이온들 (208) 을 사용할 수도 있다. 그렇지 않으면, 하나 이상의 피트 (206) 의 존재가 마스크 (204) 의 LWR에 부가될 수도 있다.
도 2에 도시된 플라즈마 처리는 마스크의 LWR 및/또는 LER을 감소시킬 수도 있지만, 플라즈마 처리는 마스크 높이를 감소시킬 수도 있고, 레지스트 형상을 변화시킬 수도 있고, 그리고 에칭 선택도를 감소시킬 수도 있다. 이는 에칭 동작에 대한 내성에서 마스크의 성능을 열화시킬 수도 있다. 이에 더하여, 플라즈마 처리는 선택도 이슈들로 인해 제한된 튜닝 윈도우를 가질 수도 있다. 레지스트는 통상적으로 약화되고 높이는 플라즈마 처리로부터 상당히 감소된다. 보다 약하고 보다 짧은 레지스트는 패턴이 아래로 전사될 때 후속 에칭 단계들을 통해 지속되지 않을 수도 있다. 이는 패턴 불신 또는 마스크 부식으로 인한 LWR/LER에 대한 상승을 야기할 것이다.
도 3은 마스크의 거칠기를 감소시키기 위해 종래의 플라즈마 증착 및 플라즈마 에칭 시퀀스를 겪는 마스크의 개략적인 예시이다. 이방성 에칭 이전 그리고 플라즈마 증착 이전 단계 310에서, 마스크 (304) 는 LWR 및 LER을 포함하는, 거칠기를 나타내는 프로파일을 갖는, 기판 (302) 상의 패터닝된 포토레지스트 마스크일 수도 있다. 일부 구현예들에서, 마스크 (304) 는 마스크 (304) 로부터 측방향으로 돌출하는 하나 이상의 피트 (306) 를 포함한다. 이방성 에칭에 이어 단계 320에서 하나 이상의 피트 (306) 는 마스크 (304) 로부터 제거될 수도 있다. 이방성 에칭은 그렇지 않으면, 마스크 (304) 의 LWR에 기여할 수도 있는 하나 이상의 피트 (306) 를 에칭 제거 또는 "초핑 (chop)" 제거하기 위해 지향성 이온들 (308) 을 사용할 수도 있다. 플라즈마 증착에 이어 단계 330에서, 패시베이션 층 (312) 은 마스크 (304) 의 측벽들 및 상단 표면 상에 증착될 수도 있다. 패시베이션 층 (312) 은 거칠기를 감소시키기 위해 마스크 (304) 의 측벽들 및 표면들을 평활화한다. 패시베이션 층 (312) 은 CVD (chemical vapor deposition) 또는 PECVD (plasma-enhanced chemical vapor deposition) 프로세스를 사용하여 증착될 수도 있다. 그러나, 이러한 증착 프로세스들은 통상적으로 컨포멀하지 않은 층들을 증착한다. CVD 프로세스 또는 PECVD 프로세스는 종횡비 종속이고 보다 적은 개방 공간들 또는 보다 좁은 피치들보다 보다 많은 개방 공간들 또는 보다 넓은 피치들에 보다 많은 재료를 증착한다. 더욱이, CVD 프로세스 또는 PECVD 프로세스를 사용할 때 1-D 피처들 (예를 들어, 라인들) 에서 CD 바이어스의 양은 2-D 피처들 (예를 들어, 홀들) 에서와 상이할 수도 있다. 플라즈마 증착에 이어서, 플라즈마 에칭 동작 (미도시) 이 증착된 패시베이션 층 (312) 을 트리밍하도록 (trim) 수행된다. 패시베이션 층 (312) 을 트리밍하기 위한 플라즈마 에칭 동작은 마스크 (304) 의 CD를 제어할 수도 있다.
도 3에 도시된 플라즈마 증착 및 플라즈마 에칭 시퀀스는 동일한 챔버 또는 툴에서 수행될 수도 있다. 도 3의 플라즈마 증착 및 플라즈마 에칭 시퀀스는 거칠기를 감소시킬 수도 있지만 치밀 피처들에서보다 격리 피처들에 보다 많은 재료가 증착되고, 1-D 피처들 상보다 2-D 피처들 상에 보다 많은 재료가 증착되는, CD 로딩을 발생시킨다. 격리 피처들과 치밀 피처들 사이의 CD 로딩은 도 4a 내지 도 4c에 도시된다.
도 4a 내지 도 4c는 플라즈마 챔버에서 종래의 증착 프로세스를 사용하여 증착 및 에칭을 겪는 격리 기판 피처들 및 치밀 기판 피처들의 개략적인 예시들이다. 증착 및 에칭 동작들은 거칠기를 감소시키기 위해 마스크에 대해 도 3에 논의된 증착 및 에칭 동작들에 대응할 수도 있다.
도 4a는 기판 (402) 및 피처들 (404a, 404b) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (410) 를 도시한다. 피처들 (404a, 404b) 의 마스크 패턴은 플라즈마 챔버에서 에칭에 따라 패터닝될 수도 있고 규정될 수도 있다. 피처들 (404a, 404b) 의 마스크 패턴은, 치밀 피처들 (404a) 이 격리 피처들 (404b) 보다 높은 피처 밀도를 갖는, 기판 (402) 의 치밀 피처 영역의 치밀 피처들 (404a) 과 기판 (402) 의 격리 피처 영역의 격리 피처들 (404b) 사이에서 구별될 수도 있다. 치밀 피처 영역의 치밀 피처들 (404a) 은 격리 피처 영역의 격리 피처들 (404b) 보다 높은 종횡비를 갖는 갭들을 규정할 수도 있다. 피처들 (404a, 404b) 의 마스크 패턴은 도 4a에 도시된 바와 같이 동일하거나 실질적으로 유사한 CD를 가질 수도 있다.
도 4b는 기판 (402), 피처들 (404a, 404b) 의 마스크 패턴, 및 피처들 (404a, 404b) 의 마스크 패턴 상에 증착된 제 1 패시베이션 층 (406) 을 포함하는 부분적으로 제조된 디바이스 구조체 (420) 를 도시한다. 제 1 패시베이션 층 (406) 은 플라즈마 챔버에서, CVD 또는 PECVD와 같은 종래의 증착 프로세스를 사용하여 증착될 수도 있다. 대안적으로, 제 1 패시베이션 층 (406) 은 피처들 (404a, 404b) 의 마스크 패턴의 일부가 산화 또는 질활르 통해 소비될 수도 있는, 플라즈마 기반 "플래시 (flash)" 패시베이션 기법을 사용하여 증착될 수도 있다. 도 4b에 도시된 바와 같이, 제 1 패시베이션 층 (406) 의 두께는 치밀 피처 영역의 치밀 피처들 (404a) 상보다 격리 피처 영역 격리 피처들 (404b) 상에서 보다 크다. 격리 피처들 (404b) 은 치밀 피처들 (404a) 보다 많은 증착을 받는다. 따라서, CD 이득은 치밀 피처 영역에서보다 격리 피처 영역에서 보다 크다. 부분적으로 제조된 디바이스 구조체 (420) 는 플라즈마 챔버에서 종래의 증착 프로세스를 사용하여 증착 후 디바이스 구조체 (410) 를 나타낸다.
도 4c는 기판 (402), 피처들 (404a, 404b) 의 마스크 패턴, 피처들 (404a, 404b) 의 마스크 패턴 상에 증착된 제 1 패시베이션 층 (406), 및 기판 (402) 내 복수의 피처들 (408) 을 포함하는 부분적으로 제조된 디바이스 구조체 (430) 를 도시한다. 복수의 피처들 (408) 은 플라즈마 챔버에서 에칭 프로세스에 따라 형성될 수도 있다. 에칭 프로세스는 목표된 깊이로 기판 (402) 에 재료의 층을 이방성으로 에칭할 수도 있다. 복수의 피처들 (408) 은 피처들 (404a, 404b) 의 마스크 패턴 아래에 놓인 복수의 구조체들 (409) 에 의해 규정될 수도 있다. 피처들 (408) 의 종횡비는 기판 (402) 의 격리 피처 영역에서보다 치밀 피처 영역에서 보다 높을 수도 있다. 도 4c에 도시된 바와 같이, 격리 피처 영역의 CD 바이어스 또는 CD 로딩은 치밀 피처 영역의 CD 바이어스 또는 CD 로딩보다 크다. 부분적으로 제조된 디바이스 구조체 (430) 는 플라즈마 챔버에서 에칭 후 디바이스 구조체 (420) 를 나타낸다.
거칠기를 감소시키기 위한 인시츄 ALD 및 에칭
본 개시의 구현예들은 인시츄 ALD 및 에칭을 사용하여 거칠기를 감소시키는 방법에 관한 것이다. 일부 구현예들에서, 인시츄 ALD 및 에칭 동작들은 감소된 LWR 및/또는 LER을 갖는 피처들을 형성하도록 마스크 상에 컨포멀 층을 증착하고 마스크 아래에 놓인 층을 에칭함으로써 수행될 수도 있다. 일부 구현예들에서, 인시츄 ALD 및 에칭 동작들은 개선된 측벽 거칠기를 갖는 고 종횡비 피처들을 형성하도록 하나 이상의 구조체들 상에 패시베이션 층을 증착하고 하나 이상의 구조체들 아래에 놓인 층을 에칭함으로써 수행될 수도 있다. 일부 구현예들에서, ALD 및 에칭 단계들의 사이클들은 도 1에 기술된 바와 같이 플라즈마 프로세싱 장치에서 수행된다. 에칭과 동일한 플라즈마 프로세싱 장치에서 수행된 ALD의 사이클들은 반도체 디바이스들의 피처들의 거칠기를 감소시키기 위해 사용되는 컨포멀한 증착을 제공한다.
ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. 통상적으로, ALD 사이클은 기판 표면으로 적어도 하나의 반응물질을 전달 및 흡착하고, 이어서 막의 부분적인 층을 형성하도록 흡착된 반응물질과 하나 이상의 반응물질들을 반응시키기 위한 동작들을 포함한다. CVD 기법과 달리, ALD 프로세스들은 층-단위 (layer-by-layer) 기준으로 막들을 증착하기 위한 표면-자기-제한된 증착 반응들을 사용한다. 통상적인 ALD 사이클은: (i) 기판 표면 상으로 전구체 재료를 전달 및 흡착시키는 도징하는 (dosing) 단계, (ii) 챔버로부터 과잉 전구체 재료를 퍼지하고 기판 표면 상에 자기-제한된 모노레이어를 남기는 단계, (iii) 흡착된 전구체 재료와 반응하도록 반응물질 재료를 전달하는 단계, 및 (iv) 챔버로부터 반응되지 않은 재료 또는 반응 부산물들의 퍼징하는 단계를 포함할 수도 있다. 도즈 단계는 일단 활성 사이트들 (active site) 이 전구체 재료에 의해 점유되면, 부가적인 전구체 재료가 기판 표면 상에 거의 또는 전혀 흡착되지 않도록, 자기-제한 방식으로 전구체 재료를 흡착할 수도 있다. 반응물질 재료는 자기-제한 또는 흡착-제한 방식으로 전구체 재료와 유사하게 반응할 수도 있다. 퍼지 단계들은 챔버로부터 과잉 전구체 재료, 반응 부산물들, 및/또는 반응되지 않은 반응물질 재료를 제거하도록 선택가능하게 수행될 수도 있고, 이에 따라 ALD 사이클을 완료한다. ALD는 고 종횡비 피처들에서조차 고 단차 커버리지를 갖는 매우 컨포멀한 막들을 제공하도록 사용될 수도 있다. 이에 따라, 균일한 양의 재료가 격리 피처들과 치밀 피처들 사이의 CD 로딩을 최소화하기 위해 격리 피처들과 치밀 피처들 사이에 증착될 수도 있다.
도 5a 내지 도 5c는 일부 구현예들에 따른, ALD 프로세스 및 에칭 프로세스를 사용하여 증착 및 에칭을 겪는 격리 기판 피처들 및 치밀 기판 피처들의 개략적인 예시들이다. 도 4a 내지 도 4c에 도시된 종래의 에칭-증착-에칭 프로세스와 도 5a 내지 도 5c에 도시된 ALD 에칭-증착-에칭 프로세스에서 격리 피처들과 치밀 피처들 사이의 비교는 동일 치밀 피처들에서 CD 바이어스/로딩의 효과들을 드러낸다.
도 5a는 기판 (502) 및 피처들 (504a, 504b) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (510) 를 도시한다. 피처들 (504a, 504b) 의 마스크 패턴은 플라즈마 챔버에서 에칭에 따라 패터닝될 수도 있고 규정될 수도 있다. 피처들 (504a, 504b) 의 마스크 패턴은, 치밀 피처들 (504a) 이 격리 피처들 (504b) 보다 높은 피처 밀도를 갖는, 기판 (502) 의 치밀 피처 영역의 치밀 피처들 (504a) 과 기판 (502) 의 격리 피처 영역의 격리 피처들 (504b) 사이에서 구별될 수도 있다. 치밀 피처 영역의 치밀 피처들 (504a) 은 격리 피처 영역의 격리 피처들 (504b) 보다 높은 종횡비를 갖는 갭들을 규정할 수도 있다. 피처들 (504a, 504b) 의 마스크 패턴은 도 5a에 도시된 바와 같이 동일하거나 실질적으로 유사한 CD를 가질 수도 있다.
도 5b는 기판 (502), 피처들 (504a, 504b) 의 마스크 패턴, 및 피처들 (504a, 504b) 의 마스크 패턴 상에 컨포멀하게 증착된 제 1 패시베이션 층 (506) 을 포함하는 부분적으로 제조된 디바이스 구조체 (520) 를 도시한다. 제 1 패시베이션 층 (506) 은 ALD 프로세스를 사용하여 증착될 수도 있다. 도 5b에 도시된 바와 같이, 제 1 패시베이션 층 (506) 의 두께는 치밀 피처 영역의 치밀 피처들 (504a) 상과 격리 피처 영역 격리 피처들 (504b) 상에서 비교적 균일하다. 도 5b에 도시된 바와 같이, 치밀 피처 영역의 치밀 피처들 (504a) 과 격리 피처 영역의 격리 피처들 (504b) 사이 CD 바이어스/로딩은 동일하거나 실질적으로 유사하다. ALD를 사용한 치밀 피처들 (504a) 와 격리 피처들 (504b) 사이의 CD 바이어스/로딩에 대해, 본 개시 전반에서 "실질적으로 유사"는 언급된 값의 0.5 ㎚ 이내의 값들을 참조한다. 부분적으로 제조된 디바이스 구조체 (520) 는 ALD 프로세스를 사용한 증착 후 디바이스 구조체 (510) 를 나타낸다. 일부 구현예들에서, ALD 프로세스는 후속 에칭 프로세스와 동일한 챔버에서 수행된 인시츄 ALD 프로세스일 수도 있다.
도 5c는 기판 (502), 피처들 (504a, 504b) 의 마스크 패턴, 피처들 (504a, 504b) 의 마스크 패턴 상에 컨포멀하게 증착된 제 1 패시베이션 층 (506), 및 기판 (502) 내 복수의 피처들 (508) 을 포함하는 부분적으로 제조된 디바이스 구조체 (530) 를 도시한다. 복수의 피처들 (508) 은 플라즈마 챔버에서 에칭 프로세스에 따라 형성될 수도 있다. 에칭 프로세스는 목표된 깊이로 기판 (502) 에 재료의 층을 이방성으로 에칭할 수도 있다. 복수의 피처들 (508) 은 피처들 (504a, 504b) 의 마스크 패턴 아래에 놓인 복수의 구조체들 (509) 에 의해 규정될 수도 있다. 피처들 (508) 의 종횡비는 기판 (502) 의 격리 피처 영역에서보다 치밀 피처 영역에서 보다 높을 수도 있다. 도 5c에 도시된 바와 같이, 치밀 피처 영역과 격리 피처 영역 사이의 CD 바이어스/CD 로딩은 동일하거나 실질적으로 유사하다. 부분적으로 제조된 디바이스 구조체 (530) 는 플라즈마 챔버에서 에칭 후 디바이스 구조체 (520) 를 나타낸다.
거칠기를 감소시키기 위한 본 개시의 구현예들은 엑스시츄 또는 인시츄 ALD를 사용하여 수행될 수도 있다는 것이 이해될 것이다. 엑스시츄 ALD 및 에칭을 사용한 구현예들이 LWR 및 LER을 포함하여 거칠기를 감소시킬 수도 있지만, 엑스시츄 ALD 및 에칭은 발생되는 반도체 디바이스에 대한 바람직하지 않은 결과들 및 영향들을 가질 수도 있다.
도 6a는 에칭 프로세스 및 엑스시츄 (ex-situ) ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다. 도 6a의 이러한 프로세스 흐름이 상기 논의된 바와 같은 다중 패터닝 스킴들 (multiple patterning schemes) 로 제한되지 않고, 에칭 및 ALD 프로세스들을 사용하는 다른 스킴들에 적용할 수도 있다는 것이 이해될 것이다. 도 6a에서, 블록 (601) 에서 기판이 에칭 챔버에 제공되고 에칭 단계를 겪고, 블록 (603) 에서 세정 단계를 겪도록 세정 챔버로 이송되고, 블록 (605) 에서 ALD 단계를 겪도록 ALD 챔버로 이송되고, 블록 (607) 에서 세정 단계를 겪도록 동일하거나 상이한 세정 챔버로 다시 이송되고, 그리고 블록 (609) 에서 동일하거나 상이한 에칭 챔버로 다시 이송된다. 에칭-증착-에칭 시퀀스 수행시, 기판은 3 내지 5 개의 상이한 챔버들을 통해 4 번의 기판 이송들을 겪을 수도 있다. 일부 구현예들에서, 블록 (601) 의 에칭 단계는 마스크를 규정할 수도 있고, 블록 (605) 에서 ALD 단계는 마스크의 거칠기를 감소시킬 수도 있고, 그리고 블록 (609) 에서 에칭 단계는 감소된 거칠기를 갖는 구조체를 규정할 수도 있다.
증착 및 에칭을 위해 분리된 챔버들의 사용은 프로세싱 시간, 프로세싱 단계들, 및 비용들을 상승시키고, 이에 따라 쓰루풋에 악영향을 갖는다. 더욱이, 분리된 챔버들의 사용은 일 챔버로부터 또 다른 챔버로 기판들을 이송할 것을 필요로 하고, 이는 진공 파괴들을 수반하고 원치 않은 재료들 또는 입자들이 기판들과 콘택트하게 될 가능성을 증가시킨다. 이는 기판 상에서 재료 기능성 및/또는 무결성 손실을 발생시킬 수도 있다. 게다가, 도 6a에 도시된 바와 같이, 세정 프로세스가 에칭 프로세스와 증착 프로세스 사이에 일반적으로 요구되고, 세정 프로세스는 기판 상의 재료 속성들 및 구조체에 영향을 줄 수 있다. 예를 들어, 희석된 플루오르화 수소 (HF) 산 세정 프로세스가 마스크 구조체들 상에 영향을 갖고 성능에 악영향을 줄 수 있다.
상이한 툴들에서 에칭 단계들 및 증착 단계들을 수행하는 것과 연관된 문제들을 방지하는 동안 거칠기를 감소시키기 위해 플라즈마 에칭 챔버는 증착을 수행하도록 활용되고 구성될 수도 있다. 통상적인 증착 프로세스들은 CVD 프로세스 및 PECVD 프로세스를 포함할 수도 있다. 그러나, 상기 논의된 바와 같이, 이러한 증착 프로세스들은 통상적으로 컨포멀하지 않은 막들을 증착한다. 보다 구체적으로, 증착 프로세스들은 종횡비에 종속되고 보다 개방된 공간들 또는 보다 넓은 피치들에 보다 많은 재료를 증착하여, 상이한 종횡비들의 구조체들 또는 피처들에 걸쳐 불균일한 증착을 발생시킨다. 이에 따라, 보다 많은 증착은 치밀한 피처들에서보다 격리된 피처들에서 발생하고, 격리된 피처들에 대한 CD 바이어스는 치밀한 피처들에 대한 CD 바이어스보다 크다.
본 개시의 일부 구현예들은 플라즈마 챔버에서 ALD 단계들 및 에칭 단계들의 통합과 관련된다. 분리된 챔버에서 수행된 ALD 대신 그리고 동일한 챔버에서 CVD/PECVD를 사용하는 대신 인시츄 ALD를 사용함으로써, 독립형 ALD 툴들 및 부가적인 세정 툴들이 제거된다. 더욱이, 프로세싱 시간 및 비용들은 부가적인 기판 이송들 및 세정 시간을 제거함으로써 감소된다. 이에 더하여, 인시츄 ALD를 사용하는 것은 기판 이송들 사이 (예를 들어, 엑스시츄 (ex-situ) 증착과 세정 사이) 원치 않은 재료들, 대기, 및/또는 수분에 기판을 노출할 수도 있는, 진공 파괴들을 방지한다. 인시츄 ALD를 사용하는 것은 또한 상이한 종횡비들의 구조체들 또는 피처들에 걸쳐 불균일한 증착의 영향을 감소시킨다. 인시츄 ALD는 상기 기술된 도 1의 프로세싱 장치 (100) 에서 플라즈마 챔버와 같은, 플라즈마 에칭 챔버에서 수행된 ALD를 지칭할 수도 있다.
도 6b는 통합된 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다. 도 6b의 이러한 프로세스 흐름은 상기 논의된 바와 같은 다중 패터닝 스킴들로 제한되지 않고, ALD 프로세스 및 에칭 프로세스를 사용한 다른 스킴들에 적용될 수도 있다는 것이 이해될 것이다. 도 6b에서, 블록 (651) 에서 기판이 에칭 챔버에 제공되고 에칭 단계를 겪고, 블록 (653) 에서 ALD 단계를 겪도록 동일한 에칭 챔버에서 유지되고, 블록 (655) 에서 에칭 단계를 겪도록 동일한 에칭 챔버에서 유지되고, 블록 (657) 에서 세정 단계를 겪도록 세정 챔버로 이송된다. 에칭-증착-에칭 시퀀스 수행시, 기판이 2 개의 상이한 챔버들을 통해 한번의 기판 이송을 겪을 수도 있다. 일부 구현예들에서, 블록 (651) 에서 에칭 단계가 마스크를 규정할 수도 있고, 블록 (653) 에서 ALD 단계는 마스크의 거칠기를 감소시킬 수도 있고, 그리고 블록 (655) 에서 에칭 단계는 감소된 거칠기를 갖는 구조체를 규정할 수도 있다.
도 7은 일부 구현예들에 따라 에칭 프로세스 및 ALD 프로세스를 사용하여 패터닝된 피처들의 거칠기를 감소시키기 위한 예시적인 방법의 흐름도이다. 프로세스 (700) 의 동작들은 상이한 순서들 및/또는 상이한, 보다 적은, 또는 부가적인 동작들과 함께 수행될 수도 있다. 도 7은 도 8a 내지 도 8d를 참조하여 기술된다.
프로세스 (700) 의 블록 710에서, 리소그래피 동작 및/또는 에칭 동작은 기판 상에 패터닝된 마스크 층을 형성하기 위해 마스크 층 상에서 선택가능하게 수행된다. 리소그래피 동작들은 마스크 층의 레지스트 재료 상에서 수행된 노출 및 현상 동작들을 포함할 수도 있다. 에칭 동작들은 마스크 층에서 측방향으로 돌출하는 하나 이상의 피트와 같은 마스크 층의 부분들을 제거할 수도 있다. 일부 구현예들에서, 마스크 층은 포토레지스트 재료를 포함할 수 있다. 패터닝된 마스크 층은 리소그래피 및/또는 에칭 동작들에 따라 특정한 양의 거칠기를 가질 수도 있다. 프로세스 (700) 에서, 본 개시의 인시츄 ALD 및 에칭 동작들은 리소그래피 및/또는 에칭 동작들이 패터닝된 마스크 층을 형성한 후 수행된다.
일부 구현예들에서, 패터닝된 마스크 층은 포토레지스트 재료를 포함한다. 일부 구현예들에서, 패터닝된 마스크 층은 하드 마스크 재료를 포함한다. 하드 마스크 재료의 예들은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드를 포함하지만 이로 제한되는 것은 아니다. 패터닝된 마스크 층이 레지스트 재료를 포함할 수도 있지만, 패터닝된 마스크 층이 레지스트 재료를 반드시 포함할 필요는 없다는 것이 이해될 것이다. 일부 구현예들에서, 패터닝된 마스크 층은 단일 패터닝 또는 멀티-패터닝 프로세스에 따라 규정될 수도 있다. 레지스트 또는 포토레지스트 층은 패터닝 프로세스에서 하나 이상의 하부 구조체들을 규정하기 위한 마스크로서 역할할 수도 있고, 하나 이상의 하부 구조체들은 후속 인시츄 ALD 및 에칭 동작들을 위한 패터닝된 마스크 층으로서 역할할 수도 있다. 또는, 하나 이상의 하부 구조체들은 블록 710에 기술된 패터닝된 마스크 층으로서 역할할 수도 있는 부가적인 하부 구조체들을 규정하도록 마스크로서 역할할 수도 있다. 이는 인시츄 ALD 및 에칭과 함께 사용된 패터닝된 마스크 층이 단일 패터닝 또는 멀티-패터닝 프로세스 동안 임의의 지점에서 형성될 수도 있다는 것을 의미한다. 이는 프로세스 (700) 에서 이하에 기술된 인시츄 ALD 및 에칭 동작들이 특정한 레지스트 재료 또는 기판의 다른 재료들과 호환가능하지 않을 수도 있기 때문에 발생할 수도 있다.
일부 구현예들에서, 기판 상의 패터닝된 마스크 층은 하부 재료 층에 하나 이상의 일차원 (1-D) 피처들 및 하부 재료 층에 하나 이상의 이차원 (2-D) 피처들을 규정하도록 구성될 수도 있다. 이에 따라, 패터닝된 마스크 층은 하부 재료 층에 1-D 피처들 및 2-D 피처들을 규정하기 위해 1-D 구조체들 및 2-D 구조체들로 패터닝될 수도 있다. 1-D 피처들은 단일 방향에 대해 규정될 수도 있고 1-D 피처들은 상호 접속 라인들 및 트렌치들을 포함할 수도 있다. 2-D 피처들은 2 개의 직교 방향들에 대해 규정될 수도 있고 2-D 피처들의 예들은 콘택트 홀들, 비아들, 사각형들, 및 블록들을 포함할 수도 있다.
일부 구현예들에서, 패터닝된 마스크 층은 격리 피처 영역에 하나 이상의 격리 피처들 및 치밀 피처 영역에 하나 이상의 치밀 피처들을 가질 수도 있고, 치밀 피처 영역은 격리 피처 영역보다 높은 피처 밀도를 갖는다. 하나 이상의 치밀 피처들은 하나 이상의 격리 피처들보다 높은 종횡비들을 갖는 피처들 (예를 들어, 트렌치들, 리세스들, 홀들, 등) 을 제공할 수도 있다.
패터닝된 마스크 층은 이와 연관된 거칠기를 가질 수도 있고, 패터닝된 마스크 층의 패턴들의 에지들이 선형성으로부터 편차들을 갖는다. 이는 LER 값들 및/또는 LWR 값들로 표현될 수도 있다. 일부 구현예들에서, 미리 결정된 검사 영역에 대해 패터닝된 마스크 층의 LER 값들은 약 3.0 ㎚ 초과 또는 약 1.0 ㎚ 초과일 수도 있고, 미리 결정된 검사 영역에 대해 패터닝된 마스크 층의 LWR 값들은 약 4.0 ㎚ 초과, 약 3.0 ㎚ 초과, 또는 약 1.5 ㎚ 초과일 수도 있다. 그러나, 패터닝된 마스크 층의 LER 값들 및 LWR 값들은 패터닝된 마스크 층에 형성된 패턴들에 종속될 수도 있다는 것이 이해될 것이다.
도 8a는 패터닝된 마스크 층 및 하부 재료 층들을 갖는 예시적인 부분적으로 제조된 반도체 디바이스의 측면도 및 상면도를 도시하는 개략적인 예시이다. 부분적으로 제조된 반도체 디바이스 (810) 는 패터닝된 마스크 층 (806) 을 포함하고, 패터닝된 마스크 층 (806) 은 1-D 구조체들 (802) 및 2-D 구조체 (804) 를 포함한다. 1-D 구조체들 (802) 은 하부 층에 라인들을 규정할 수도 있고 2-D 구조체 (804) 는 하부 층에 블록을 규정할 수도 있다. 패터닝된 마스크 층 (806) 이 패터닝된 마스크 층 (806) 바로 밑에 구조체들을 형성하도록 사용되지만, 패터닝된 마스크 층 (806) 의 패턴은 도 8a 내지 도 8d의 라인들 및 블록들 대신 트렌치들 및/또는 홀들을 획득하도록 반전될 수도 있다. 부분적으로 제조된 반도체 디바이스 (810) 는 패터닝된 마스크 층 (806) 아래에 놓인 제 1 재료 층 (812), 제 1 재료 층 (812) 아래에 놓인 제 2 재료 층 (814), 및 제 2 재료 층 (814) 아래에 놓인 제 3 재료 층 (816) 을 포함한다. 재료 층들 (812, 814, 및 816) 각각은 반도체 재료, 유전체 재료, 또는 도전성 재료를 포함할 수도 있다. 제 1 재료 층 (812) 의 조성은 제 2 재료 층 (814) 의 조성과 상이하고, 그리고 제 2 재료 층 (814) 의 조성은 제 3 재료 층 (816) 의 조성과 상이하다. 도 8a에 도시된 바와 같이, 1-D 구조체들 (802) 의 프로파일 및 2-D 구조체 (804) 의 프로파일은 패터닝된 마스크 층 (806) 의 거칠기를 나타내는 재깅된 (jagged) 에지들 및 다른 비선형성들을 도시한다. 일부 구현예들에서, 패터닝된 마스크 층 (806) 의 거칠기는 미리 결정된 검사 길이 및 면적을 규정한 후 LWR 값들 및/또는 LER 값들을 계산함으로써 계산될 수도 있다. 통상적인 검사 길이는 약 50 ㎚보다 크거나 약 100 ㎚보다 크다. 패터닝된 마스크 층 (806) 의 거칠기를 평활화하지 않고, 거칠기는 부분적으로 제조된 반도체 디바이스 (810) 의 후속하는 층들로 전이되고 성능을 열화시킨다.
도 7을 다시 참조하면, 프로세스 (700) 의 블록 720에서, 플라즈마 챔버에서 ALD에 의해 기판의 패터닝된 마스크 층 상에 제 1 컨포멀 층이 증착된다. 기판은 제 1 재료 층 및 제 1 재료 층 위에 패터닝된 마스크 층을 포함한다. 패터닝된 마스크 층은 제 1 컨포멀 층을 증착하기 이전에 제 1 거칠기를 갖는다. 플라즈마 챔버는 또한 후속하는 에칭 프로세스들을 수행하도록 구성될 수도 있다. 플라즈마 챔버의 양태들은 도 1의 프로세싱 장치 (100) 에 대해 기술될 수도 있다.
프로세스 (700) 의 일부 구현예들에서, 기판이 플라즈마 챔버에 제공된다. 기판은 플라즈마 챔버의 기판 지지부 상에 위치될 수도 있다. 일부 구현예들에서, 기판은 실리콘 기판들을 포함하는 200-㎜, 300-㎜, 또는 450-㎜ 기판과 같은 반도체 기판일 수 있다. 일부 구현예들에서, 기판은 패터닝된 마스크 층을 갖고 플라즈마 챔버에 제공된다.
제 1 컨포멀 층은 패터닝된 마스크 층 및 패터닝된 마스크 층 아래에 놓인 제 1 재료 층의 노출된 표면들 상에 ALD에 의해 증착될 수도 있다. 패터닝된 마스크 층의 노출된 표면들은 패터닝된 마스크 층의 피처들의 측벽들을 포함한다. 패터닝된 마스크 층 상의 제 1 컨포멀 층은 패터닝된 마스크 층의 거친 에지들 및 틈들 (crevices) 을 평활화하여, 패터닝된 마스크 층과 연관된 제 1 거칠기를 감소시킨다.
일부 구현예들에서, 제 1 컨포멀 층은 옥사이드 또는 나이트라이드와 같은 패시베이팅 재료를 포함한다. 예를 들어, 제 1 컨포멀 층은 실리콘 옥사이드 (SiOx) 를 포함한다. 제 1 컨포멀 층의 패시베이팅 재료는 블록 730에서 기술된 에칭 프로세스와 같은 후속하는 에칭 프로세스 동안, 패터닝된 마스크 층의 측벽들을 포함하여, 패터닝된 마스크 층을 보호하도록 역할할 수도 있다.
일부 구현예들에서, 제 1 컨포멀 층은 상대적으로 박형이고 패터닝된 마스크 층과 연관된 제 1 거칠기를 감소시키기 충분한 두께를 갖는다. 예를 들어, 제 1 컨포멀 층은 약 0.2 ㎚ 내지 약 10 ㎚ 또는 약 0.5 ㎚ 내지 약 5 ㎚의 두께를 갖는다.
상기 기술된 바와 같이, ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. ALD는 고 종횡비 피처들에서도 고 단차 커버리지를 갖는 매우 컨포멀한 막들을 제공하도록 사용될 수도 있다. 제 1 컨포멀 층은 ALD에 의해 컨포멀하게 증착되고 85 ％ 초과, 90 ％ 초과, 또는 95 ％ 초과의 단차 커버리지와 같은 고 단차 커버리지를 가질 수도 있다. 제 1 컨포멀 층을 증착하기 위한 ALD 프로세스는 하나 이상의 사이클들로 발생할 수도 있고, 사이클 각각은 패터닝된 마스크 층 상에 흡착이 제한되는 양의 재료를 생성한다. 사이클 각각은 제어된 양의 전구체 재료가 자기-제한 방식으로 기판 표면 상에 흡착되도록 기판 표면으로 전달되는, 도즈 단계를 포함할 수도 있다. 이는 또한 기판 표면을 포화로 "소킹 (soaking)"하는 것으로 공지된다. 사이클 각각은 반응물질 재료가 기판 표면 상의 전구체 재료와 반응하고 흡착이 제한되는 양의 재료 (예를 들어, 패시베이팅 재료) 를 형성하도록 제공되는, 도즈 단계에 이어 변환 단계를 더 포함할 수도 있다. 반응물질 재료는 반응물질 가스를 포함할 수도 있고, RF 전력 소스는 플라즈마 챔버에서 반응물질 가스의 플라즈마를 생성한다. 반응물질 가스는 예를 들어, 산소 함유 가스 (예를 들어, O2) 또는 질소-함유 가스 (예를 들어, N2 또는 NH3) 를 포함할 수도 있다. 반응물질 가스의 라디칼들 및 다른 대전된 종이 전구체 재료를 흡착이 제한되는 양의 재료 (예를 들어, 패시베이팅 재료) 로 변환하도록 전구체 재료와 반응한다. 일부 구현예들에서, 반응물질 가스는 전구체 재료롤 변환하도록 플라즈마를 형성하기 위해 약 0.5 초 내지 약 5 초와 같은 상대적으로 짧은 시간 양에서 RF 전력 전달에 노출된다. 이는 또한 상대적으로 짧은 시간 양에서 전달된 RF 전력으로부터의 플라즈마를 사용하여 기판 표면 상의 전구체 재료를 변환하기 위한 "플래시" 동작으로 공지된다. 일부 구현예들에서, 퍼지 단계가 사이클을 완료하기 위해 플라즈마 챔버로부터 과잉 전구체 재료, 반응 부산물들, 및/또는 반응되지 않은 반응물질 재료를 제거할 수도 있다. 일부 구현예들에서, 도즈 단계 및 변환 단계는 제 1 컨포멀 층의 목표된 두께가 증착될 때까지 반복될 수도 있다.
제 1 컨포멀 층의 증착은 종횡비 및 피치에 독립적이다. 패터닝된 마스크 층 상의 제 1 컨포멀 층의 두께는 대략 동일한 양의 재료가 상이한 CD들, 상이한 종횡비들, 상이한 피치들, 상이한 깊이들, 및 상이한 1-D/2-D 피처들에 걸쳐 증착되도록 상대적으로 균일하다. 이는 CD 로딩, 깊이 로딩, 및 1-D/2-D CD 바이어스 로딩을 최소화한다. 예를 들어, 하나 이상의 1-D 피처들과 하나 이상의 2-D 피처들 사이 CD 바이어스는 제 1 컨포멀 층 증착 후 실질적으로 유사하다. 하나 이상의 격리 피처들과 하나 이상의 치밀 피처들 사이 CD 바이어스는 제 1 컨포멀 층을 증착한 후 실질적으로 유사하다. 1-D/2-D 피처들과 동일 치밀 피처들 사이 CD 바이어스에 대해, 본 개시의 "실질적으로 유사"는 언급된 값들의 5 ％ 이내의 값들을 참조한다.
도 8b는 도 8a로부터 패터닝된 마스크 층의 제 1 컨포멀 층 상에 증착 후 예시적인 부분적으로 제조된 반도체 디바이스의 측면도 및 상면도를 도시하는 개략적인 예시이다. 부분적으로 제조된 반도체 디바이스 (820) 는 그 위에 제 1 컨포멀 층 (808) 이 증착된 패터닝된 마스크 층 (806) 을 포함한다. 제 1 컨포멀 층 (808) 은 패터닝된 마스크 층 (806) 및 제 1 재료 층 (812) 의 측벽들 및 상단 표면들을 포함하는, 패터닝된 마스크 층 (806) 및 제 1 재료 층 (812) 의 노출된 표면들 상에 증착된다. 제 1 컨포멀 층 (808) 은 1-D 구조체들 (802) 의 프로파일 및 2-D 구조체들 (804) 의 프로파일을 커버하기 위해 상대적으로 선형인 프로파일을 제공한다. 1-D 구조체들 (802) 및 2-D 구조체들 (804) 의 재깅된 에지들 및 다른 비선형성들은 제 1 컨포멀 층 (808) 에 의해 보정된다. 패터닝된 마스크 층 (806) 의 거칠기는 제 1 컨포멀 층 (808) 에 의해 감소된다. 일부 구현예들에서, 패터닝된 마스크 층 (806) 의 LWR 값들 및/또는 LER 값들은 제 1 컨포멀 층 (808) 을 증착하기 전에 패터닝된 마스크 층 (806) 에 대해 계산된 LWR 값들 및/또는 LER 값들과 동일한 검사 길이 또는 면적에 대해 제 1 컨포멀 층 (808) 에 의해 감소된다. 제 1 컨포멀 층 (808) 은 패터닝된 마스크 층 (806) 의 거칠기를 개선할 뿐만 아니라, 거칠기가 CD 바이어스/로딩 및 깊이 바이어스/로딩에 무시할만한 영향을 갖게 개선된다. 동일하거나 실질적으로 유사한 두께의 제 1 컨포멀 층 (808) 이 종횡비, 피치, 깊이, 및 1-D/2-D CD에 독립적으로 부분적으로 제조된 반도체 디바이스 (820) 의 노출된 표면들 상에 증착된다. 일부 구현예들에서, 제 1 컨포멀 층 (808) 은 약 0.5 ㎚ 내지 약 5 ㎚의 두께를 갖고 실리콘 옥사이드 (SiOx) 를 포함한다.
도 7을 다시 참조하면, 프로세스 (700) 의 블록 730에서, 제 1 재료 층이 패터닝된 마스크 층에 의해 규정된 제 1 재료 층의 복수의 제 1 패터닝된 피처들을 형성하도록 플라즈마 챔버에서 에칭된다. 제 1 재료 층의 에칭 후 복수의 제 1 패터닝된 피처들은 패터닝된 마스크 층의 제 1 거칠기보다 작은 제 2 거칠기를 갖는다. 블록 730에서 에칭 동작은 동작들 사이에 진공 파괴를 도입하지 않고 블록 720의 증착과 동일한 플라즈마 챔버에서 수행될 수도 있다.
에칭은 제 1 재료 층에 피처들을 형성하기 위해 제 1 재료 층의 이방성 에칭 쓰루 (etch through) 일 수도 있다. 에칭은 주변 층들의 재료 위의 제 1 재료 층의 재료를 에칭하도록 선택적일 수도 있다. 이와 같이 블록 730에서 수행된 에칭이 제 1 컨포멀 층 및/또는 패터닝된 마스크 층을 에칭하지 않고 제 1 재료 층을 선택적으로 에칭한다. 일부 구현예들에서, 에칭은 제 1 깊이까지 제 1 재료 층을 제거할 수도 있고, 제 1 깊이는 최종 깊이보다 작다. 예를 들어, 제 1 깊이는 최종 깊이의 임의의 적합한 백분율, 예컨대 최종 깊이의 20 ％, 30 ％, 40 ％, 50 ％, 60 ％, 등일 수도 있다. 따라서, 복수의 에칭들은 최종 깊이에 도달하도록 수행될 수도 있다.
패터닝된 마스크 층의 제 1 거칠기를 평활화하기 위해 제 1 컨포멀 층의 증착은 거칠기 (즉, 제 1 거칠기) 가 하부 재료 층들로 전이되는 것을 제거하거나 최소화한다. 거칠기는 제 2 거칠기에 대응하는 LWR 값들 및/또는 LER 값들이 제 1 거칠기에 대응하는 LWR 값들 및/또는 LER 값들보다 작도록 개선될 수도 있다. 일부 구현예들에서, 제 1 거칠기로부터 제 2 거칠기로 LWR 값들 및/또는 LER 값들은 적어도 30 ％, 적어도 40 ％, 적어도 50 ％, 적어도 60 ％, 또는 적어도 75 ％만큼 개선될 수도 있다. 예를 들어, 거칠기의 40 ％ 개선은 ALD 및 에칭에 이어 미리 결정된 검사 길이/면적에 대해 LWR 값이 패터닝된 마스크 층 상에서 2.5 ㎚이고 LWR 값이 복수의 제 1 패터닝된 피처들 상에서 1.5 ㎚인 경우 입증된다. 일부 구현예들에서, 제 2 거칠기와 연관된 LWR 값은 미리 결정된 검사 길이/면적에 대해 약 2.0 ㎚ 이하 또는 1.5 ㎚ 이하이고, 그리고 제 2 거칠기와 연관된 LER 값은 미리 결정된 검사 길이/면적에 대해 약 2.0 ㎚ 이하 또는 1.5 ㎚ 이하이다. 이는 제 1 거칠기와 연관된 LWR 값이 동일한 검사 길이/면적에 대해 2.5 ㎚ 이상 또는 2.0 ㎚ 이상과 같고, 제 1 거칠기와 연관된 LER 값이 동일한 검사 길이/면적에 대해 2.5 ㎚ 이상 또는 2.0 ㎚ 이상과 같은 것과 대조된다. 일부 구현예들에서, 복수의 제 1 패터닝된 피처들의 CD는 약 20 ㎚ 이하이다.
복수의 제 1 패터닝된 피처들은 이로 제한되는 것은 아니지만 상호 접속 라인들, 콘택트들, 비아들, 트렌치들, 리세스들, 공간들, 홀들, 블록들, 사각형들, 등을 포함하는 다양한 기하학적 피처들을 포함할 수도 있다. 복수의 제 1 패터닝된 피처들은 1-D 피처들 및/또는 2-D 피처들을 포함할 수도 있다. 복수의 제 1 패터닝된 피처들의 CD가 구조체들 (예를 들어, 라인들, 블록들) 을 지칭할 수도 있지만, 관련 CD는 공간들 (예를 들어, 리세스들, 홀들) 에 대한 공간 CD일 수도 있다는 것이 이해될 것이다.
하부 재료 층들의 거칠기의 개선은 쓰루 피치 로딩에 최소 영향으로 달성된다. 제 1 컨포멀 층의 증착이 CD 로딩, 깊이 로딩, 및 1-D/2-D CD 바이어스 로딩에 대한 영향을 최소화하기 위해 단순히 종횡비 및 피치에 독립되기 때문에, 복수의 제 1 패터닝된 피처들을 형성하기 위한 제 1 재료 층의 에칭은 CD 로딩, 깊이 로딩, 및 1-D/2-D CD 바이어스 로딩에 대한 최소 영향을 갖는다. 이에 따라, 하나 이상의 격리 피처들과 하나 이상의 치밀 피처들 사이의 CD 바이어스는 제 1 재료 층을 에칭한 후 실질적으로 유사하고, 하나 이상의 1-D 피처들과 하나 이상의 2-D 피처들 사이 CD 바이어스는 제 1 컨포멀 층을 증착한 후 실질적으로 유사하다. 이에 따라, 패터닝된 마스크 층은 보다 작은 거칠기로 그리고 CD 바이어스 로딩 없이 제 1 재료 층에 복수의 제 1 패터닝된 피처들을 규정하기 위해 패턴을 전사한다.
하부 재료 층들의 거칠기의 개선은 선택도 및 쓰루풋에 최소 영향으로 달성된다. 거칠기를 감소시키기 위해 마스크에 플라즈마 처리 방법을 사용하는 적용예들과 대조적으로, ALD에 의한 제 1 컨포멀 층의 증착 및 후속 에칭은 선택도에 영향을 주는 패터닝된 마스크 층의 화학물질에 영향을 주지 않는다. ALD에 의한 제 1 컨포멀 층의 증착은 또한 거칠기를 감소시키기 위한 플라즈마 처리 방법에서 발생할 수도 있는, 패터닝된 마스크 층의 형상에 영향을 주지 않는다. 게다가, 도즈 최적화 및/또는 레지스트 최적화와 같은 리소그래피 최적화를 사용하는 적용예들과 대조적으로, ALD에 의한 제 1 컨포멀 층의 증착 및 후속 에칭은 쓰루풋에 부정적으로 영향을 주는 긴 사이클 시간들을 필요로 하지 않는다. 대신, ALD 및 후속 에칭에 의해 거칠기를 감소시키는 것은 리소그래피 프로세스의 조건들 또는 파라미터들을 변화시키지 않고 수행될 수도 있다.
일부 구현예들에서, 블록 730에서 수행된 에칭 동작은 제 1 컨포멀 층이 에칭 동안 보존되도록 제 1 컨포멀 층에 선택적이지 않다. 제 1 컨포멀 층은 제 1 재료 층보다 실질적으로 느린 에칭 레이트로 에칭될 수도 있다. 일부 구현예들에서, 블록 730에서 수행된 에칭 동작은 에칭 동안 제 1 컨포멀 층에 선택적이다. 제 1 컨포멀 층이 블록 730의 에칭 동작을 견디기 위해 패시베이팅 재료를 포함할 필요는 없을 수도 있다. 특정한 두께의 제 1 컨포멀 층이 블록 730의 에칭에 의해 소비될 수도 있다. 제 1 컨포멀 층의 증착으로부터 CD 이득은 에칭에 의해 제거되거나 제어될 수도 있다.
일부 구현예들에서, 블록 730의 에칭 동작에 이어 증착-에칭 시퀀스가 목표된 깊이 또는 최종 깊이에 도달할 때까지 반복된다. 증착-에칭 시퀀스는 제 1 재료 층, 제 2 재료 층, 또는 제 3 재료 층, 등등을 통해 반복될 수도 있다. 프로세스 (700) 는 복수의 제 1 패터닝된 피처들, 패터닝된 마스크 층, 및 제 2 재료 층의 노출된 표면들 상에 ALD에 의해 제 2 컨포멀 층을 증착하는 단계, 및 복수의 제 1 패터닝된 피처들에 의해 규정된 복수의 제 2 패터닝된 피처들을 형성하도록 기판의 제 2 재료 층을 에칭하는 단계를 더 포함할 수 있다. 복수의 제 2 패터닝된 피처들은 제 1 거칠기 및 제 2 거칠기 각각보다 작은 제 3 거칠기를 가질 수 있다. 제 3 거칠기는 특정한 LWR/LER 값들에 대응할 수도 있다. 일부 구현예들에서, 제 3 거칠기와 연관된 LWR 값은 제 1 거칠기 및 제 2 거칠기의 검사 길이/면적에 대해 약 2.0 ㎚ 이하, 1.5 ㎚ 이하, 또는 1.0 ㎚ 이하이고, 그리고 제 3 거칠기와 연관된 LER 값은 제 1 거칠기 및 제 2 거칠기의 검사 길이/면적에 대해 약 2.0 ㎚ 이하, 1.5 ㎚ 이하, 또는 1.0 ㎚ 이하이다. 일부 구현예들에서, ALD에 의한 제 2 컨포멀 층의 증착 및 제 2 재료 층의 에칭은 동작들 사이에 진공 파괴를 도입하지 않고 블록 720에서 증착 및 블록 730에서 에칭과 동일한 플라즈마 챔버에서 수행될 수도 있다. 인시츄 ALD 및 에칭 동작들을 반복하는 것은 CD 바이어스 로딩 없이 연속적인 LWR/LER 개선으로 유도할 수도 있다.
도 8c는 복수의 제 1 패터닝된 피처들을 형성하기 위해 제 1 재료 층을 에칭한 후 도 8b로부터 예시적인 부분적으로 제조된 반도체 디바이스의 측면도 및 상면도의 개략적인 예시이다. 부분적으로 제조된 반도체 디바이스 (830) 는 패터닝된 마스크 층 (806) 및 패터닝된 마스크 층 (806) 에 의해 규정되고 아래에 놓인 된 복수의 제 1 패터닝된 피처들 (822, 824) 을 포함한다. 복수의 제 1 패터닝된 피처들 (822, 824) 은 제 1 재료 층 (812) 에 선택적인 에칭에 의해 도 8a 및 도 8b의 제 1 재료 층 (812) 으로부터 형성된다. 에칭은 제 2 재료 층 (814) 또는 패터닝된 마스크 층 (806) 의 제거에 선택적이지 않다. 에칭은 도 8b의 제 1 컨포멀 층 (808) 의 증착과 동일한 플라즈마 챔버에서 수행될 수도 있다. 복수의 제 1 패터닝된 피처들 (822, 824) 은 1-D 구조체들 (802) 에 의해 규정된 1-D 피처들 (822) 및 2-D 구조체 (804) 에 규정된 2-D 피처 (824) 를 포함할 수도 있다. 일부 구현예들에서, 1-D 피처들 (822) 은 상호 접속 라인들을 포함하고 2-D 피처 (824) 는 블록 또는 콘택트 비아를 포함한다. 복수의 제 1 패터닝된 피처들 (822, 824) 은 제 1 컨포멀 층 (808) 의 증착 전에 패터닝된 마스크 층보다 작은 거칠기를 갖는다. 일부 구현예들에서, 패터닝된 마스크 층과 동일한 미리 결정된 검사 길이 또는 면적에 대해 LWR 값들 및/또는 LER 값들은 복수의 제 1 패터닝된 피처들 (822, 824) 에서 개선된다. 복수의 제 1 패터닝된 피처들 (822, 824) 이 도 8c에서 어느 정도 거칠기를 나타낼 수도 있지만, 복수의 제 1 패터닝된 피처들 (822, 824) 로 전사된 패턴은 이의 마스크보다 작은 거칠기를 갖는다. 일부 구현예들에서, 제 1 컨포멀 층 (808) 은 제 1 재료 층 (812) 을 에칭한 후 제거된다. 거칠기는 CD 바이어스/로딩 및 깊이 바이어스/로딩에 무시할만한 영향을 갖게 복수의 제 1 패터닝된 피처들 (822, 824) 에서 개선된다.
도 8d는 복수의 제 2 패터닝된 피처들을 형성하기 위해 제 2 재료 층의 에칭 후 도 8c로부터 예시적인 부분적으로 제조된 반도체 디바이스의 측면도 및 상면도를 도시하는 개략적인 예시이다. 부분적으로 제조된 반도체 디바이스 (840) 는 복수의 제 1 패터닝된 피처들 (822, 824) 및 복수의 제 1 패터닝된 피처들 (822, 824) 에 의해 규정되고 아래에 놓인 복수의 제 2 패터닝된 피처들 (832, 834) 을 포함한다. 복수의 제 2 패터닝된 피처들 (832, 834) 은 제 2 재료 층 (814) 에 선택적인 에칭에 의해 도 8a 내지 도 8c의 제 2 재료 층 (814) 으로부터 형성된다. 에칭은 제 3 재료 층 (816) 에 선택적이지 않다. 일부 구현예들에서, 증착-에칭 시퀀스는 복수의 제 2 패터닝된 피처들 (832, 834) 형성시 수행될 수도 있다. 증착 동작은 복수의 제 1 패터닝된 피처들 (822, 824) 및 제 2 재료 층 (814) 의 노출된 표면들 상에 ALD에 의해 제 2 컨포멀 층 (미도시) 을 증착할 수도 있다. 증착 동작은 도 8c의 에칭 동작 및 도 8d의 후속 에칭 동작과 동일한 플라즈마 챔버에서 수행될 수도 있다. 제 2 컨포멀 층은 복수의 제 1 패터닝된 피처들 (822, 824) 의 거칠기를 더 감소시킬 수도 있다. 이렇게, 복수의 제 1 패터닝된 피처들 (822, 824) 의 거칠기가 복수의 제 2 패터닝된 피처들 (832, 834) 로 전이되는 것이 방지된다. 그러나, 제 2 재료 층 (814) 의 에칭 이전의 증착 동작은 생략될 수도 있다는 것이 이해될 것이다. 복수의 제 2 패터닝된 피처들 (832, 834) 은 1-D 피처들 (832) 및 2-D 피처 (834) 를 포함할 수도 있다. 일부 구현예들에서, 복수의 제 1 패터닝된 피처들 (822, 824) 과 동일한 미리 결정된 검사 길이 또는 면적에 대해 LWR 값들 및/또는 LER 값들은 복수의 제 2 패터닝된 피처들 (832, 834) 에서 개선된다. 일부 구현예들에서, 패터닝된 마스크 층 (806) 은 제 2 재료 층 (814) 을 에칭한 후 제거된다. 거칠기는 CD 바이어스/로딩 및 깊이 바이어스/로딩에 무시할만한 영향을 갖게 복수의 제 2 패터닝된 피처들 (832, 834) 에서 개선된다. 일부 구현예들에서, 인시츄 ALD 및 에칭 동작들은 LWR/LER을 개선하면서 목표된 깊이 또는 층에 도달할 때까지 부분적으로 제조된 반도체 디바이스 (840) 에서 반복될 수도 있다. 보다 많은 사이클들의 인시츄 ALD 및 에칭 동작들은 감소된 LWR/LER 값들을 발생시킬 수도 있다. 대안적으로, 인시츄 ALD 및 에칭 동작들은 에칭 프로세스에서 LWR/LER을 감소시킬 것이 목표되는, 예컨대 인시츄 ALD 및 에칭 동작들이 상이한 하부 재료 층 (예를 들어, 제 3 재료 층 (816)) 에 호환가능한, 임의의 지점에서 수행될 수도 있다. 인시츄 ALD 및 에칭 동작들은 하부 재료 층 각각에 대해 반드시 수행되어야 하는 것은 아니다.
거칠기를 개선하기 위한 전술한 ALD 및 에칭 동작들은 소프트 마스크들 뿐만 아니라 하드 마스크들에 대한 거칠기를 개선할 수도 있다. 도 9a 내지 도 9c는 일부 구현예들에 따른, 통합된 에칭 프로세스 및 ALD 프로세스를 사용하여 하드 마스크로 피처들을 패터닝하기 위한 예시적인 방법의 개략적인 예시들이다. 도 9d는 ALD 프로세스 이전에 도 9a 내지 도 9c에서 사용된 하드 마스크의 상면도를 도시하는 개략적인 예시이다. 도 9e는 ALD 프로세스 후에 도 9d의 하드 마스크의 상면도를 도시하는 개략적인 예시이다.
도 9a의 부분적으로 제조된 반도체 디바이스 (910) 는 하드 마스크 (902), 하드 마스크 (902) 아래에 놓인 제 1 재료 층 (912), 및 제 1 재료 층 (912) 아래에 놓인 제 2 재료 층 (914) 을 포함한다. 하드 마스크 (902) 는 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드와 같은 하드 마스크 재료를 포함할 수도 있다. 일부 구현예들에서, 하드 마스크 (902) 는 격리 피처 영역에 하나 이상의 격리 피처들 및 치밀 피처 영역에 하나 이상의 치밀 피처들을 가질 수도 있다. 도 9d에서, 하드 마스크 (902) 는 몇몇 틈들을 갖는 재깅된, 비선형 에지들을 나타낸다.
도 9b의 부분적으로 제조된 반도체 디바이스 (920) 는 컨포멀 층 (904) 으로 커버된 하드 마스크 (902), 하드 마스크 (902) 아래에 놓인 제 1 재료 층 (912), 및 제 1 재료 층 (912) 아래에 놓인 제 2 재료 층 (914) 을 포함한다. 컨포멀 층 (904) 은 상기 기술된 바와 같이 ALD를 사용하여 증착된다. 컨포멀 층 (904) 은 하드 마스크 (902) 의 측벽들 및 제 1 재료 층 (912) 및 하드 마스크 (902) 의 상단 표면들 상에 ALD에 의해 증착된다. 컨포멀 층 (904) 은 하드 마스크 (902) 의 하나 이상의 격리 피처들 및 하나 이상의 치밀 피처들에 걸쳐 균일하게 증착될 수도 있다. 컨포멀 층 (904) 은 쓰루풋, 선택도, 및 쓰루 피치 로딩에 최소 영향으로 하드 마스크 (902) 의 거칠기를 감소시킨다. 도 9e에서, 컨포멀 층 (904) 은 틈들을 충진하고 하드 마스크 (902) 의 재깅된, 비선형 에지들을 평활화한다.
도 9c의 부분적으로 제조된 반도체 디바이스 (930) 는 하드 마스크 (902), 하드 마스크 (902) 아래에 놓인 패터닝된 피처들 (922), 및 패터닝된 피처들 (922) 아래에 놓인 제 2 재료 층 (914) 을 포함한다. 패터닝된 피처들 (922) 은 제 1 재료 층 (912) 을 통해 이방성 에칭하는 것에 의해 형성되고 하드 마스크 (902) 에 의해 규정될 수도 있다. 이방성 에칭은 도 9b의 컨포멀 층 (904) 을 증착하는 것과 동일한 챔버 또는 툴에서 수행될 수도 있다. 일부 구현예들에서, 컨포멀 층 (904) 은 이방성 에칭에 이어 하드 마스크 (902) 의 측벽들 상에 남아 있을 수도 있다. 일부 구현예들에서, 패터닝된 피처들 (922) 은 텅스텐과 같은 도전성 재료를 포함할 수도 있다. 컨포멀 층 (904) 은 이방성 에칭 후 보다 적은 거칠기가 패터닝된 피처들 (922) 로 전이되도록 하드 마스크 (902) 의 거칠기를 감소시킨다. 일부 구현예들에서, 패터닝된 피처들 (922) 의 LWR/LER 값들은 하드 마스크 (902) 의 LWR/LER 값들보다 작다.
본 개시의 구현예들은 고 종횡비 피처들에서 측벽 거칠기를 감소시키기 위해 통합된 ALD 및 에칭 동작들을 사용할 수도 있다. 일부 구현예들에서, 측벽 거칠기를 감소시키기 위한 ALD 및 에칭 단계들의 사이클들은 도 1에 기술된 바와 같은 플라즈마 프로세싱 장치에서 수행된다.
측벽 보호는 고 종횡비 피처들을 달성하기 어렵다. 측벽 보호는 피처의 측벽들에 반대되는 피처의 하단부에서 우선 에칭을 촉진한다. 측벽 보호 없이, 피처는 측벽 보호가 불충분한 불균일 프로파일을 가정하기 시작된다.
측벽 보호를 제공하기 위한 종래의 기법은 플라즈마 기반 "플래시" 패시베이션을 수반한다. 플라즈마 기반 "플래시" 패시베이션은 표면과 반응하고 표면 상에 재료 (예를 들어, 옥사이드 또는 나이트라이드) 의 패시베이팅 층을 형성하도록 분해된 라디칼들의 플라즈마를 형성하기 위해 산소 (O-2), 질소 (N2), 또는 설퍼 다이옥사이드 (SO2) 와 같은 가스를 스트라이킹하는 것을 지칭할 수 있다. 플라즈마 기반 "플래시" 패시베이션 기법은 일반적으로 패시팅 (faceting), 마스크의 부식, 및 측방향 에칭으로 인한 언더커팅 (undercutting) 의 효과를 최소화한다. 플라즈마 기반 "플래시" 패시베이션 프로세스는 재료의 패시베이팅 층을 형성하도록 고 종횡비 피처들의 노출된 표면들 상의 재료를 소비할 수도 있다. 일부 구현예들에서, 가스는 플라즈마 기반 "플래시" 패시베이션을 위한 플라즈마를 형성하기 위해, 약 0.5 초 내지 약 5 초와 같은 상대적으로 짧은 시간 양으로 RF 전력 전달에 노출된다. 분해된 라디칼들은 노출된 표면들과 반응하고 에칭 동안 고 종횡비 피처들의 측벽들을 보호하는 재료의 패시베이팅 층을 형성한다. 일부 구현예들에서, 플라즈마 기반 "플래시" 패시베이션 기법에서 플라즈마는 아래에 놓인 재료 측벽 보호를 위해 재료의 패시베이팅 층을 형성하도록 고 종횡비 피처들의 측벽들과 반응하는 또한 동안 하부 재료를 에칭하기 위해 사용된다.
그러나, 플라즈마 기반 "플래시" 패시베이션 기법을 사용한 종횡비에 종속될 수도 있고 재료에 종속될 수도 있다. 보다 많은 패시베이팅 재료가 고 종횡비 피처의 하단부 근방보다 고 종횡비 피처의 개구부 근방에 증착될 수도 있고, 치밀 피처들 상보다 격리 피처들 상에 보다 많은 패시베이팅 재료가 증착될 수도 있다. 균일하지 않은 양의 패시베이팅 재료가 상이한 재료들로 이루어진 구조체들 상에 증착될 수도 있다. 더욱이, 거칠기는 고 종횡비 피처들의 측벽들을 따라 형성하는 패시베이팅 재료의 고르지 않은 분포로 인해 고 종횡비 피처들의 측벽들을 발생시킬 수도 있다. 고 종횡비 피처들의 측벽들의 거칠기는 반도체 디바이스 성능 (예를 들어, 트랜지스터 성능) 에 유해할 수도 있다.
반도체 디바이스의 기판의 피처들이 고 종횡비 피처들을 포함할 수도 있다. 고 종횡비 피처는 적어도 약 5:1, 적어도 약 10:1, 적어도 약 15:1, 적어도 약 20:1, 적어도 약 30:1, 적어도 약 40:1, 적어도 약 50:1, 또는 적어도 약 100:1의 종횡비를 갖는 피처이다. 예를 들어, 고 종횡비를 갖는 피처들은 적어도 10:1일 수도 있다. 일부 구현예들에서, 종횡비들은 피처의 CD에 대한 피처의 깊이의 비교 (종종 폭/직경) 로 측정된다. 본 명세서에서 사용된 바와 같이, 종횡비들은 피처의 개구부에 근접한 CD에 기초하여 측정된다. 일부 구현예들에서, 피처들의 CD는 약 20 ㎚ 이하일 수도 있다.
측벽 거칠기를 감소시키는 맥락에서 논의된 바와 같이 피처는 기판의 표면의 리세스이다. 피처들은 이로 제한되는 것은 아니지만, 원통형들, 직사각형들, 사각형들, 다른 다각형 리세스들, 트렌치들, 등을 포함하는 많은 상이한 형상들을 가질 수 있다.
기판의 고 종횡비 피처 형성은 복수의 에칭 단계들에서 발생할 수도 있다. 즉, 고 종횡비 피처는 목표된 깊이로 에칭, 이어서 최종 깊이에 도달하도록 하나 이상의 부가적인 에칭 단계들에 의해 형성될 수도 있다. 일부 구현예들에서, 에칭 단계 각각은 적어도 50 ㎚ 또는 적어도 100 ㎚의 깊이까지 에칭할 수도 있다.
도 10a 및 도 10b는 플라즈마 챔버에서 종래의 패시베이션 프로세스를 사용하여 패시베이션 및 에칭을 겪는 상이한 재료들의 고 종횡비 피처들의 개략적인 예시들이다. 상기 논의된 바와 같이, 플라즈마 챔버에서 종래의 패시베이션 프로세스는 상기 논의된 바와 같은 플라즈마 기반 "플래시" 패시베이션 프로세스를 포함할 수도 있다.
도 10a는 기판 (1002) 을 포함하는 부분적으로 제조된 반도체 디바이스 (1010) 의 개략적인 예시이고, 기판 (1002) 은 하나 이상의 피처들 (1008) 을 규정하는 복수의 구조체들 (1004, 1006) 을 포함한다. 부분적으로 제조된 반도체 디바이스 (1010) 는 하나 이상의 피처들 (1008) 을 규정하기 위해 구조체들 (1004, 1006) 상에 마스크 (1012) 를 더 포함할 수도 있다. 하나 이상의 피처들 (1008) 은 기판 (1002) 을 에칭 쓰루하거나 기판 (1002) 의 층 (미도시) 을 에칭 쓰루함에 따라 형성되거나 규정된다. 기판 (1002) 의 에칭 쓰루는 50 ㎚ 이상, 또는 100 ㎚ 이상의 깊이까지 하나 이상의 피처들 (1008) 을 에칭할 수도 있다. 일부 구현예들에서, 부분적으로 제조된 반도체 디바이스 (1010) 는 FinFET 디바이스와 같은 트랜지스터 디바이스일 수도 있다. 구조체들 (1004, 1006) 은 FinFET 디바이스의 핀들로서 역할할 수도 있다. 일부 구현예들에서, 구조체들 (1004, 1006) 은 실리콘, 게르마늄, 또는 이들의 조합들과 같은 반도전 재료를 포함할 수도 있다. 예를 들어, 복수의 구조체들 (1004, 1006) 은 제 1 재료를 갖는 제 1 구조체 (1004) 및 제 2 재료를 갖는 제 2 구조체 (1006) 를 포함할 수도 있고, 제 1 재료는 실리콘을 포함하고 제 2 재료는 실리콘-게르마늄을 포함한다. 일부 구현예들에서, 하나 이상의 피처들 (1008) 은 부분적으로 제조된 반도체 디바이스 (1010) 의 STI (shallow trench isolation) 피처들이다.
도 10a에서, 제 1 패시베이션 층 (1014) 은 제 1 구조체 (1004) 의 측벽들 상에 형성되고 제 2 패시베이션 층 (1016) 은 제 2 구조체 (1006) 의 측벽들 상에 형성된다. 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 은 상기 기술된 바와 같은 플라즈마 기반 "플래시" 패시베이션 기법과 같은 종래의 패시베이션 프로세스를 사용하여 형성될 수도 있다. 예를 들어, 산소 "플래시" 패시베이션 기법은 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 을 위한 옥사이드 패시베이팅 재료를 생성하도록 제 1 구조체 (1004) 의 측벽들 및 제 2 구조체 (1006) 의 측벽들 상의 재료와 반응시키기 위해 산소 플라즈마를 사용할 수도 있다. 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 각각은 옥사이드 (SiOx) 또는 나이트라이드 (예를 들어, SixNy) 를 포함할 수도 있다.
하나 이상의 피처들 (1008) 의 측벽들 상에 증착된 패시베이팅 재료의 양은 종횡비 및 재료에 종속될 수도 있다. 하나 이상의 피처들 (1008) 의 하단부보다 하나 이상의 피처 (1008) 의 개구부 근방에 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 의 보다 많은 패시베이팅 재료가 증착될 수도 있다. 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 의 상이한 양의 패시베이팅 재료가 제 1 구조체 (1004) 및 제 2 구조체 (1006) 상에 각각 형성될 수도 있다. 제 1 구조체 (1004) 및 제 2 구조체 (1006) 의 측벽들이 종래의 패시베이션 프로세스에서 소비되는 양은 제 1 구조체 (1004) 의 재료 및 제 2 구조체 (1006) 의 재료에 따라 상이할 수도 있다. 더욱이, 고르지 않은 분포의 패시베이팅 재료가 도 10a에 도시된 바와 같은 종래의 패시베이션 프로세스를 사용하여 하나 이상의 피처들 (1008) 의 측벽들을 따라 증착된다. 이는 부분적으로 제조된 반도체 디바이스 (1010) 에서 측벽 거칠기를 발생시킨다.
도 10b는 도 10a의 부분적으로 제조된 반도체 디바이스 (1010) 의 기판 (1002) 을 에칭 쓰루한 후 부분적으로 제조된 반도체 디바이스 (1020) 의 개략적인 예시이다. 도 10a의 에칭은 하나 이상의 피처들 (1008) 을 형성하기 위해 제 1 깊이까지 기판 (1002) 을 에칭 쓰루할 수도 있고, 도 10b의 에칭은 제 2 깊이까지 기판 (1002) 을 에칭 쓰루할 수도 있고, 제 2 깊이는 제 1 깊이보다 크다. 일부 구현예들에서, 제 1 깊이 및 제 2 깊이 각각은 50 ㎚ 이상, 또는 100 ㎚ 이상일 수도 있다. 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 은 도 10b의 에칭 동안 하나 이상의 피처들 (1008) 의 측벽들을 측벽 에칭으로부터 보호한다. 도 10b의 에칭은 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 에 대해 기판 (1002) 의 재료를 제거하기 위해 이방성이고 선택적일 수도 있다. 기판 (1002) 의 재료의 에칭 레이트는 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 의 에칭 레이트보다 실질적으로 크다. 그럼에도 불구하고, 도 10b에 도시된 바와 같이, 제 1 패시베이션 층 (1014) 및 제 2 패시베이션 층 (1016) 은 결국 제거되고 하나 이상의 피처들 (1008) 의 측벽들은 측방향 에칭에 노출된다. 하나 이상의 피처들 (1008) 의 측벽들을 따라 패시베이팅 재료의 고르지 않은 분포로, 재료의 가변하는 양들이 측벽들을 따라 측방향으로 에칭된다. 도 10b에 도시된 바와 같이, 측벽 거칠기는 하나 이상의 피처들 (1008) 의 측벽들에 나타난다. 에칭 후 보다 큰 거칠기가 하나 이상의 피처들 (1008) 의 하단 부분보다 하나 이상의 피처들 (1008) 의 상단 부분에서 나타난다. 일부 구현예들에서, 측벽 거칠기는 LWR 값 및 LER 값 중 하나 또는 모두에 대응할 수도 있고, LWR 값 및 LER 값 중 하나 또는 모두는 미리 결정된 검사 길이 또는 면적에 대해 약 2.0 ㎚ 이상이다.
도 11은 일부 구현예들에 따른, 통합된 ALD 프로세스 및 에칭 프로세스를 사용하여 고 종횡비 피처들의 측벽 거칠기를 감소시키는 예시적인 방법의 흐름도이다. 프로세스 (1100) 의 동작들은 상이한 순서들로 그리고/또는 상이한, 보다 적거나 부가적인 동작들과 함께 수행될 수도 있다. 도 11은 도 12a 내지 도 12c를 참조하여 기술된다.
프로세스 (1100) 의 블록 1110에서, 기판이 플라즈마 챔버에서 제 1 깊이에 복수의 피처들을 형성하기 위해 제 1 깊이까지 에칭된다. 기판은 트랜지스터 디바이스 (예를 들어, FinFET 디바이스) 와 같은 반도체 디바이스를 위한 기판일 수도 있다. 일부 구현예들에서, 기판은 플라즈마 챔버에 제공된다. 기판은 플라즈마 챔버의 기판 지지부 상에 위치될 수도 있다. 일부 구현예들에서, 기판은 실리콘 기판들을 포함하는 200-㎜, 300-㎜, 또는 450-㎜ 기판과 같은 반도체 기판일 수 있다. 플라즈마 챔버는 후속 증착 및 에칭 프로세스들을 수행하도록 구성될 수도 있다. 플라즈마 챔버의 양태들은 도 1의 프로세싱 장치 (100) 에 대해 기술될 수도 있다.
기판에 형성된 복수의 피처들은 고 종횡비 피처들일 수도 있다. 일부 구현예들에서, 고 종횡비 피처는 적어도 약 5:1, 적어도 약 10:1, 적어도 약 15:1, 적어도 약 20:1, 적어도 약 30:1, 적어도 약 40:1, 적어도 약 50:1, 또는 적어도 약 100:1의 깊이-대-폭 종횡비를 갖는다. 예를 들어, 고 종횡비 피처는 10:1 이상의 깊이-대-폭 종횡비를 갖는다. 일부 구현예들에서, 피처들의 CD는 약 20 ㎚ 이하일 수도 있다.
제 1 깊이까지 에칭은 타깃 깊이 또는 최종 깊이까지 부분적으로 에칭하기 위해 기판을 에칭 쓰루할 수도 있다. 이에 따라, 타깃 깊이 또는 최종 깊이까지 에칭은 복수의 에칭 단계들에 걸쳐 발생할 수도 있다. 일부 구현예들에서, 복수의 피처들의 제 1 깊이는 적어도 약 50 ㎚ 또는 적어도 약 100 ㎚이다.
복수의 피처들은 제 1 깊이까지 에칭 후 기판의 복수의 구조체들에 의해 규정될 수도 있다. 복수의 구조체들은 반도체 디바이스의 핀들, 상호 접속 라인들, 전극들, 콘택트들, 비아들, 등에 대응할 수도 있다. 예를 들어, 복수의 구조체들은 FinFET 디바이스의 핀들에 대응할 수도 있다. 일부 구현예들에서, 복수의 구조체들은 제 1 재료를 갖는 하나 이상의 제 1 구조체들 및 제 2 재료를 갖는 하나 이상의 제 2 구조체들을 포함할 수도 있다. 제 1 재료 및 제 2 재료 각각은 실리콘, 게르마늄, 및 이들의 조합들을 포함할 수도 있다. 예를 들어, 제 1 재료는 실리콘을 포함할 수도 있고 제 2 재료는 실리콘-게르마늄을 포함할 수도 있다.
일부 구현예들에서, 복수의 피처들은 상이한 종횡비들을 가질 수도 있다. 일부 구현예들에서, 복수의 피처들은 격리 피처 영역에 하나 이상의 격리 피처들 및 격리 피처 영역보다 높은 피처 밀도를 갖는 치밀 피처 영역에 하나 이상의 치밀 피처들을 포함한다.
도 12a는 기판 (1202) 을 포함하는 부분적으로 제조된 반도체 디바이스 (1210) 의 개략적인 예시이고, 기판 (1202) 은 하나 이상의 피처들 (1208) 을 규정하는 복수의 구조체들 (1204, 1206) 을 포함한다. 부분적으로 제조된 반도체 디바이스 (1210) 는 하나 이상의 피처들 (1208) 을 규정하기 위해 구조체들 (1204, 1206) 상에 마스크 (1212) 를 더 포함할 수도 있다. 하나 이상의 피처들 (1208) 은 기판 (1202) 을 에칭 쓰루하거나 기판 (1202) 의 층 (미도시) 을 에칭 쓰루함에 따라 규정된다. 일부 구현예들에서, 기판 (1202) 의 층은 FinFET 디바이스의 게이트 층일 수도 있다. 기판 (1202) 의 에칭 쓰루는 적어도 약 50 ㎚ 또는 적어도 약 100 ㎚의 제 1 깊이까지 하나 이상의 피처들 (1208) 을 에칭할 수도 있다. 일부 구현예들에서, 구조체들 (1204, 1206) 은 FinFET 디바이스의 핀들로서 역할할 수도 있다. 일부 구현예들에서, 구조체들 (1204, 1206) 은 실리콘, 게르마늄, 또는 이들의 조합들과 같은 반도전 재료를 포함할 수도 있다. 예를 들어, 복수의 구조체들 (1204, 1206) 은 제 1 재료를 갖는 제 1 구조체 (1204) 및 제 2 재료를 갖는 제 2 구조체 (1206) 를 포함할 수도 있고, 제 1 재료는 실리콘을 포함하고 제 2 재료는 실리콘-게르마늄을 포함한다. 일부 구현예들에서, 하나 이상의 피처들 (1208) 은 부분적으로 제조된 반도체 디바이스 (1210) 의 STI 피처들이다.
도 11을 다시 참조하면, 프로세스 (1100) 의 블록 1120에서, 제 1 패시베이션 층이 ALD에 의해 복수의 피처들의 측벽들 상에 증착된다. 제 1 패시베이션 층은 복수의 구조체들의 노출된 표면들을 포함하는, 기판의 노출된 표면들 상에 ALD에 의해 증착될 수도 있다. 복수의 구조체들의 노출된 표면들은 복수의 피처들의 측벽들을 포함한다. 제 1 패시베이션 층은 고 종횡비 피처들에서도 고 단차 커버리지를 제공하도록 컨포멀하게 증착될 수도 있다. 복수의 피처들의 단차 커버리지는 85 ％ 초과, 90 ％ 초과, 또는 95 ％ 초과일 수도 있다. 블록 1120에서 증착 동작은 동작들 사이에 진공 파괴를 도입하지 않고 블록 1110에서 에칭 동작과 동일한 플라즈마 챔버에서 수행될 수도 있다. 동일한 플라즈마 챔버에서 ALD 및 에칭 동작들을 수행하는 것은 그렇지 않으면 보다 고 비용 및 원치 않은 CD/마스크 손실을 발생시킬 수 있는, 부가적인 세정 단계들 및 전이들을 감소시킨다.
제 1 패시베이션 층은 블록 1130에 기술된 에칭 프로세스와 같은 후속 에칭 프로세스들 동안 복수의 피처들의 측벽들을 보호하도록 역할할 수도 있다. 일부 구현예들에서, 제 1 패시베이션 층은 옥사이드 또는 나이트라이드와 같은 패시베이팅 재료를 포함한다. 예를 들어, 제 1 패시베이션 층은 실리콘 옥사이드 (SiOx) 를 포함한다.
일부 구현예들에서, 제 1 패시베이션 층은 상대적으로 박형이다.예를 들어, 제 1 패시베이션 층은 약 0.2 ㎚ 내지 약 10 ㎚ 또는 약 0.5 ㎚ 내지 약 5 ㎚의 두께를 갖는다.
상기 기술된 바와 같이, ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. 제 1 패시베이션 층을 컨포멀하게 증착하기 위한 ALD 프로세스는 하나 이상의 사이클들로 발생할 수도 있고, 사이클 각각은 복수의 피처들의 측벽들 상에 흡착이 제한되는 양의 재료를 생성한다. 사이클 각각은 제어된 양의 전구체 재료가 자기-제한 방식으로 기판 표면 상에 흡착되도록 기판 표면으로 전달되는, 도즈 단계를 포함할 수도 있다. 이는 또한 기판 표면을 포화로 "소킹 (soaking)"하는 것으로 공지된다. 사이클 각각은 반응물질 재료가 기판 표면 상의 전구체 재료와 반응하고 흡착이 제한되는 양의 패시베이팅 재료를 형성하도록 제공되는, 도즈 단계에 이어 변환 단계를 더 포함할 수도 있다. 반응물질 재료는 반응물질 가스를 포함할 수도 있고, RF 전력 소스는 플라즈마 챔버에서 반응물질 가스의 플라즈마를 생성한다. 반응물질 가스는 예를 들어, 산소 함유 가스 (예를 들어, O2) 또는 질소-함유 가스 (예를 들어, N2 또는 NH3) 를 포함할 수도 있다. 반응물질 가스의 라디칼들 및 다른 대전된 종이 전구체 재료를 흡착이 제한되는 양의 패시베이팅 재료로 변환하도록 전구체 재료와 반응한다. 일부 구현예들에서, 반응물질 가스는 전구체 재료로 변환하도록 플라즈마를 형성하기 위해 약 0.5 초 내지 약 5 초와 같은 상대적으로 짧은 시간 양으로 RF 전력 전달에 노출된다. 이는 또한 상대적으로 짧은 시간 양으로 전달된 RF 전력으로부터의 플라즈마를 사용하여 기판 표면 상의 전구체 재료를 변환하기 위한 "플래시" 동작으로 공지된다. 일부 구현예들에서, 퍼지 단계가 사이클을 완료하기 위해 플라즈마 챔버로부터 과잉 전구체 재료, 반응 부산물들, 및/또는 반응되지 않은 반응물질 재료를 제거할 수도 있다. 일부 구현예들에서, 도즈 단계 및 변환 단계는 제 1 패시베이션 층의 목표된 두께가 증착될 때까지 반복될 수도 있다.
제 1 패시베이션 층의 증착은 종횡비, 피치, 및 재료에 독립적이다. 복수의 피처들의 측벽들을 따라 제 1 패시베이션 층의 두께는 대략 동일한 양의 재료가 상이한 CD들, 상이한 종횡비들, 상이한 피치들, 상이한 깊이들, 및 상이한 재료들에 걸쳐 증착되도록 비교적 균일하다. 상이한 종횡비들에 대해, 격리 피처 영역의 하나 이상의 격리 피처들과 치밀 피처 영역의 하나 이상의 치밀 피처들 사이 CD 바이어스는 제 1 패시베이션 층 증착 후 실질적으로 유사하다. 그 결과, 복수의 피처들의 측벽들을 따라 제 1 패시베이션 층의 두께는 격리 피처 영역 및 치밀 피처 영역에서 실질적으로 유사하다. 격리 피처들과 치밀 피처들 사이 CD 바이어스에 대해 본 개시의 "실질적으로 유사"는 언급된 값들의 5 ％ 이내의 값들을 참조한다. 상이한 재료들에 대해, 제 1 재료를 갖는 하나 이상의 제 1 구조체들과 제 2 재료를 갖는 하나 이상의 제 2 구조체들 사이 CD 바이어스는 제 1 패시베이션 층 증착 후 실질적으로 유사하다. 그 결과, 복수의 피처들의 측벽들을 따라 제 1 패시베이션 층의 두께는 하나 이상의 제 1 구조체들 및 하나 이상의 제 2 구조체들에 대해 실질적으로 유사하다. 상이한 재료들의 구조체들 사이의 CD 바이어스에 대해, 본 개시의 "실질적으로 유사"는 언급된 값들의 5 ％ 이내의 값들을 참조한다.
도 12b는 도 12a의 부분적으로 제조된 반도체 디바이스 (1210) 의 노출된 표면들 상에 제 1 패시베이션 층 (1214) 증착 후 부분적으로 제조된 반도체 디바이스 (1220) 의 개략적인 예시이다. 제 1 패시베이션 층 (1214) 은 제 1 구조체 (1204) 및 제 2 구조체 (1206) 의 측벽들 상을 포함하여, 하나 이상의 피처들 (1208) 의 측벽들 상에 증착된다. 제 1 패시베이션 층 (1214) 은 또한 마스크 (1212) 의 측벽들 및 상단 표면 및 기판 (1202) 의 상단 표면 상에 증착될 수도 있다. 제 1 패시베이션 층 (1214) 은 상기 기술된 바와 같이 ALD 프로세스를 사용하여 하나 이상의 피처들 (1208) 의 측벽들 상에 컨포멀하게 증착될 수도 있다. 일부 구현예들에서, 제 1 패시베이션 층 (1214) 은 옥사이드 (예를 들어, SiOx) 또는 나이트라이드 (예를 들어, SixNy) 를 포함할 수도 있다. 일부 구현예들에서, 제 1 패시베이션 층 (1214) 의 두께는 약 0.5 ㎚ 내지 약 5 ㎚일 수도 있다.
하나 이상의 피처들 (1208) 의 측벽들 상에 증착된 패시베이팅 재료의 양은 종횡비 및 재료에 독립적이다. 이에 따라, 제 1 패시베이션 층 (1214) 의 두께는 하나 이상의 피처들 (1208) 하단부에서보다 하나 이상의 피처들 (1208) 의 개구부 근방에서 실질적으로 유사하고, 제 1 패시베이션 층 (1214) 의 두께는 제 1 구조체 (1204) 및 제 2 구조체 (1206) 상에서 실질적으로 유사하다. 게다가, 도 12b에 도시된 바와 같이, 상기 기술된 바와 같이 ALD 프로세스를 사용하여 상대적으로 균일한 분포의 패시베이팅 재료가 하나 이상의 피처들 (1208) 의 측벽들 상에 증착된다. 이는 부분적으로 제조된 반도체 디바이스 (1220) 에 상대적으로 평활한 측벽들을 발생시킨다.
도 11을 다시 참조하면, 프로세스 (1100) 의 블록 1130에서, 복수의 피처들은 제 1 깊이보다 큰 제 2 깊이까지 에칭되고, 제 1 패시베이션 층은 제 2 깊이까지 에칭 후 측벽 거칠기를 실질적으로 감소시키도록 구성된다. 블록 1130에서 에칭 동작은 동작들 사이에 진공 파괴를 도입하지 않고 블록 1120에서 증착 동작과 동일한 플라즈마 챔버에서 수행될 수도 있다. 동일한 플라즈마 챔버에서 ALD 및 에칭 동작들을 수행하는 것은 그렇지 않으면 보다 고 비용 및 원치 않은 CD/마스크 손실을 발생시킬 수 있는 부가적인 세정 단계들 및 전이들을 감소시킨다.
에칭은 제 2 깊이까지 복수의 피처들을 이방성 에칭 쓰루일 수도 있다. 에칭은 기판 또는 기판의 층의 재료를 제거할 수도 있다. 에칭은 제 1 패시베이션 층의 재료에 대해 기판의 재료를 제거하도록 선택적일 수도 있다. 그렇게 블록 1130에서 수행된 에칭은 제 1 패시베이션 층의 재료보다 실질적으로 신속하게 기판의 재료를 에칭한다. 일부 구현예들에서, 제 2 깊이는 타깃 깊이 또는 최종 깊이와 동일할 수도 있다. 일부 구현예들에서, 제 2 깊이는 타깃 깊이 또는 최종 깊이보다 작을 수도 있다. 예를 들어, 제 2 깊이는 최종 깊이의 임의의 적합한 백분율, 예컨대 최종 깊이의 30 ％, 40 ％, 50 ％, 60 ％, 70 ％, 80 ％, 등일 수도 있다. 제 1 깊이는 최종 깊이의 훨씬 보다 작은 백분율일 수도 있다. 따라서, 복수의 에칭들이 최종 깊이에 도달하기 위해 수행될 수도 있다. 복수의 피처들의 종횡비는 최종 깊이에서 측정될 수도 있고, 복수의 피처들의 종횡비는 적어도 10:1일 수도 있다.
제 1 패시베이션 층은 제 2 깊이까지 에칭한 후 복수의 피처들의 측벽들의 측방향 에칭을 실질적으로 방지하고 측벽들의 측벽 거칠기를 실질적으로 감소시키도록 구성된다. 통상적으로, 종래의 패시베이션 기법들, 예컨대 플라즈마 기반 "플래시" 패시베이션 기법들은 도 10a 및 도 10b에 도시된 바와 같은 측벽 거칠기를 발생시킨다. 일부 구현예들에서, 측벽 거칠기는 미리 결정된 검사 영역에 대해 LWR 및 LER 값 중 하나 또는 모두에 대응할 수도 있다. 일부 구현예들에서, 종래의 패시베이션 기법들, 예컨대 플라즈마 기반 "플래시" 패시베이션 기법들은 약 2.0 ㎚ 이상의 LWR 값들 및/또는 LER 값들을 발생시킨다. LWR 값들 및/또는 LER 값들은 미리 결정된 검사 길이 또는 면적에 대해 계산될 수도 있다. 그러나, 제 1 패시베이션 층이 인시츄 ALD 및 에칭을 사용하여 복수의 피처들의 측벽들을 따라 균일하게 증착되기 때문에, 상대적으로 평활한 측벽 표면이 블록 1130에서 에칭 후 달성된다. 일부 구현예들에서, 블록 1120 및 블록 1130에서 기술된 바와 같은 인시츄 ALD 및 에칭 기법들은 약 1.5 ㎚ 이하의 LWR 값들 및/또는 LER 값들을 발생시킨다. 본 명세서에서 사용된 바와 같이, 실질적으로 감소된 측벽 거칠기는 약 1.5 ㎚ 이하의 LWR 값들 및/또는 LER 값들에 대응할 수도 있다. LWR 값들 및/또는 LER 값들은 종래의 패시베이션 기법들과 본 개시의 인시츄 ALD 및 에칭 기법들 간 비교시 동일할 수도 있는, 미리 결정된 검사 길이 또는 면적에 대해 계산될 수도 있다. 예를 들어, 고 종횡비 피처의 측벽 거칠기는 50 ㎚ 이상 또는 100 ㎚ 이상의 검사 길이에 대해 약 1.5 ㎚ 이하의 LWR 값들에 대응할 수도 있다. 일반적으로, 측벽 거칠기는 미리 결정된 검사 길이 또는 면적에 대해 종래의 패시베이션 기법과 본 발명의 인시츄 ALD 및 에칭 기법 사이에서 적어도 25 ％만큼 개선될 수도 있다.
일부 구현예들에서, 블록 1130에서 수행된 에칭 동작은 제 1 패시베이션 층이 에칭 동안 보존되도록 제 1 패시베이션 층에 선택적이지 않다. 달리 말하면, 제 1 패시베이션 층은 주변 재료들보다 실질적으로 느린 레이트로 제거된다. 그럼에도 불구하고, 특정한 두께의 제 1 패시베이션 층 또는 제 1 패시베이션 층 전체가 블록 1130에서 소비될 수도 있다. 제 1 패시베이션 층이 복수의 피처들의 측벽들을 따라 컨포멀하기 때문에, 블록 1130에서 에칭에 의해 제거된 제 1 패시베이션 층의 양은 복수의 피처들의 측벽들을 따라 실질적으로 유사하다. 이는 피처들의 개구부 근방의 제 1 패시베이션 층의 두께가 피처들의 하단부 근방의 제 1 패시베이션 층의 두께와 실질적으로 유사하다는 것을 의미한다. 블록 1130에서 에칭에 의해 제거된 제 1 패시베이션 층의 양은 종횡비 및 재료에 독립적이다.
일부 구현예들에서, 블록 1130에서 에칭에 이어 증착-에칭 시퀀스는 목표된 깊이 또는 최종 깊이에 도달할 때까지 반복된다. 증착-에칭 시퀀스는 최종 깊이에 도달하기 위해 적어도 2번, 적어도 3번, 또는 적어도 5번 반복될 수도 있다. 증착-에칭 시퀀스는 동작들 사이에 진공 파괴를 도입하지 않고 동일한 플라즈마 챔버에서 반복될 수도 있다. 따라서, 프로세스 (1100) 는 플라즈마 챔버에서 ALD에 의해 복수의 피처들의 측벽들 상에 제 2 패시베이션 층을 에칭하는 단계 및 플라즈마 챔버에서 제 2 깊이보다 큰 제 3 깊이까지 복수의 피처들을 에칭하는 단계를 더 포함할 수 있다. 제 2 패시베이션 층은 제 3 깊이까지 에칭 후 복수의 피처들의 측벽들의 측방향 에칭을 실질적으로 방지하고 측벽 거칠기를 실질적을 감소시키도록 구성될 수도 있다. 일부 구현예들에서, 고 종횡비 피처에서 실질적으로 감소된 측벽 거칠기는 50 ㎚ 이상 또는 100 ㎚ 이상의 검사 길이에 대해 약 1.5 ㎚ 이하의 LWR 값들에 대응할 수도 있다.
도 12c는 도 12b의 부분적으로 제조된 반도체 디바이스 (1220) 에 도시된 제 1 깊이보다 큰 제 2 깊이까지 에칭 후 부분적으로 제조된 반도체 디바이스 (1230) 의 개략적인 예시이다. 일부 구현예들에서, 제 1 깊이 및 제 2 깊이 각각은 적어도 약 50 ㎚ 또는 적어도 약 100 ㎚일 수도 있다. 일부 구현예들에서, 제 2 깊이는 목표된 깊이 또는 최종 깊이에 대응할 수도 있고, 또는 목표된 깊이 또는 최종 깊이의 백분율에 대응할 수도 있다. 제 1 패시베이션 층 (1214) 은 에칭 동안 하나 이상의 피처들 (1208) 의 측벽들을 보호할뿐만 아니라 하나 이상의 피처들 (1208) 의 측벽들을 형성하는 것으로부터 측벽 거칠기를 최소화한다. 도 12c의 에칭은 제 1 패시베이션 층 (1214) 에 대해 기판 (1202) 에 대해 이방성이고 선택적일 수도 있다. 기판 (1202) 의 에칭 레이트는 제 1 패시베이션 층 (1214) 의 에칭 레이트보다 실질적으로 높다. 그럼에도 불구하고, 도 12c에 도시된 바와 같이, 제 1 패시베이션 층 (1214) 은 결국 제거되고 하나 이상의 피처들 (1208) 의 측벽들은 측방향 에칭에 노출된다. 그러나, 제 1 패시베이션 층 (1214) 의 컨포멀한 증착으로, 하나 이상의 피처들 (1208) 의 측벽들은 평활한 프로파일을 나타낸다. 제 1 패시베이션 층 (1214) 은 측방향 에칭에 대한 보호 층으로서 역할할 뿐만 아니라 하나 이상의 피처들 (1208) 의 측벽들을 형성하는 것으로부터 거칠기를 실질적으로 제한한다. 일부 구현예들에서, 측벽 거칠기는 LWR 값 및 LER 값 중 하나 또는 모두에 대응할 수도 있고, LWR 값 및 LER 값 중 하나 또는 모두는 약 1.5 ㎚ 이하이다.
결론
전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 이는 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시예들은 제한이 아닌 예시로서 간주되어야 하고, 실시예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (26)

  1. 플라즈마 챔버에서, 원자 층 증착 (ALD : atomic layer deposition) 에 의해 기판의 패터닝된 마스크 층 상에 제 1 컨포멀 층을 증착하는 단계로서, 상기 기판은 제 1 재료 층 및 상기 제 1 재료 층 위에 놓인 상기 패터닝된 마스크 층을 포함하고, 상기 패터닝된 마스크 층은 상기 제 1 컨포멀 층을 증착하기 이전에 제 1 거칠기 (roughness) 를 갖는, 상기 증착하는 단계; 및
    상기 플라즈마 챔버에서, 상기 패터닝된 마스크 층에 의해 규정된 상기 제 1 재료 층의 복수의 제 1 패터닝된 피처들을 형성하기 위해 상기 제 1 재료 층을 에칭하는 단계로서, 상기 복수의 제 1 패터닝된 피처들은 상기 제 1 재료 층을 에칭한 후 상기 패터닝된 마스크 층의 상기 제 1 거칠기보다 작은 제 2 거칠기를 갖는, 상기 에칭하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 1 거칠기는 제 1 라인 에지 거칠기 (LER: line edge roughness) 및 제 1 라인 폭 거칠기 (LWR: line width roughness) 에 대응하고 상기 제 2 거칠기는 제 2 LER 및 제 2 LWR에 대응하고, 상기 제 2 LER은 약 2.0 ㎚ 이하이고 상기 제 2 LWR은 약 2.0 ㎚ 이하인, 방법.
  3. 제 1 항에 있어서,
    상기 제 1 컨포멀 층의 두께는 약 0.5 ㎚ 내지 약 5 ㎚인, 방법.
  4. 제 1 항에 있어서,
    상기 패터닝된 마스크 층을 형성하기 위해 마스크 층 상에서 리소그래피 및 에칭 동작들을 수행하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 패터닝된 마스크 층은 포토레지스트 재료를 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 패터닝된 마스크 층은 하드 마스크 재료를 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 패터닝된 마스크 층은 상기 제 1 재료 층으로부터 하나 이상의 일차원 (1-D) 피처들 및 상기 제 1 재료 층으로부터 하나 이상의 이차원 (2-D) 피처들을 규정하도록 구성되고, 상기 하나 이상의 1-D 피처들과 상기 하나 이상의 2-D 피처들 사이의 임계 치수 (CD: critical dimension) 바이어스는 상기 제 1 재료 층을 에칭한 후 실질적으로 유사한, 방법.
  8. 제 1 항에 있어서,
    상기 패터닝된 마스크 층은 격리 피처 영역에 하나 이상의 격리 피처들 및 상기 격리 피처 영역보다 높은 피처 밀도를 갖는 치밀 피처 영역에 하나 이상의 치밀 (dense) 피처들을 포함하고, 상기 하나 이상의 격리 피처들과 상기 하나 이상의 치밀 피처들 사이 CD 바이어스는 상기 제 1 재료 층을 에칭한 후 실질적으로 유사한, 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 기판은 상기 제 1 재료 층 아래에 놓인 제 2 재료 층을 더 포함하고, 상기 방법은,
    상기 플라즈마 챔버에서, ALD에 의해 상기 복수의 제 1 패터닝된 피처들, 상기 패터닝된 마스크 층, 및 상기 제 2 재료 층의 노출된 표면들 상에 제 2 컨포멀 층을 증착하는 단계; 및
    상기 플라즈마 챔버에서, 상기 복수의 제 1 패터닝된 피처들에 의해 규정된 복수의 제 2 패터닝된 피처들을 형성하기 위해 상기 기판의 상기 제 2 재료 층을 에칭하는 단계를 더 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 복수의 제 2 패터닝된 피처들은 상기 제 1 거칠기 및 상기 제 2 거칠기 각각보다 작은 제 3 거칠기를 갖는, 방법.
  11. 제 10 항에 있어서,
    상기 제 3 거칠기는 제 3 LER 및 제 3 LWR에 대응하고, 상기 제 3 LER은 약 1.5 ㎚ 이하이고 상기 제 3 LWR은 약 1.5 ㎚ 이하인, 방법.
  12. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 복수의 제 1 패터닝된 피처들의 CD는 약 20 ㎚ 이하인, 방법.
  13. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 컨포멀 층은 실리콘 옥사이드 (SiOx) 를 포함하는, 방법.
  14. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    ALD에 의해 상기 제 1 컨포멀 층을 증착하는 단계는,
    (a) 상기 패터닝된 마스크 층 상에 흡착하도록 전구체를 상기 플라즈마 챔버 내로 도입하는 단계,
    (b) 흡착이 제한되는 양 (adsorption-limited amount) 의 상기 제 1 컨포멀 층을 형성하기 위해 플라즈마를 사용하여 상기 전구체를 변환하는 단계, 및
    (c) 상기 제 1 컨포멀 층의 목표된 두께가 상기 패터닝된 마스크 층 상에 증착될 때까지 상기 전구체를 도입하는 단계 및 상기 전구체를 변환하는 단계를 반복하는 단계를 포함하는, 방법.
  15. 플라즈마 챔버에서, 제 1 깊이에 복수의 피처들을 형성하기 위해 기판의 상기 제 1 깊이까지 에칭하는 단계;
    상기 플라즈마 챔버에서, ALD에 의해 상기 복수의 피처들의 측벽들 상에 제 1 패시베이션 층을 증착하는 단계; 및
    상기 플라즈마 챔버에서, 상기 제 1 깊이보다 깊은 제 2 깊이까지 상기 복수의 피처들을 에칭하는 단계로서, 상기 제 1 패시베이션 층은 상기 제 2 깊이까지 에칭한 후 측벽 거칠기를 실질적으로 감소시키도록 구성되는, 상기 제 2 깊이까지 에칭하는 단계를 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 측벽들의 LWR 값 및 LER 값 중 하나 또는 모두는 상기 제 2 깊이까지 상기 복수의 피처들을 에칭한 후 약 1.5 ㎚ 이하인, 방법.
  17. 제 15 항에 있어서,
    상기 복수의 피처들은 STI (shallow trench isolation) 피처들을 포함하는, 방법.
  18. 제 15 항에 있어서,
    상기 복수의 피처들 각각의 깊이-대-폭 종횡비는 10:1 이상인, 방법.
  19. 제 15 항에 있어서,
    상기 복수의 피처들의 CD는 약 20 ㎚ 이하인, 방법.
  20. 제 15 항에 있어서,
    상기 제 1 깊이 및 상기 제 2 깊이 각각은 약 100 ㎚ 이상인, 방법.
  21. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 복수의 피처들은 격리 피처 영역에 하나 이상의 격리 피처들 및 상기 격리 피처 영역보다 높은 피처 밀도를 갖는 치밀 피처 영역에 하나 이상의 치밀 피처들을 포함하고, 상기 복수의 피처들의 상기 측벽들을 따라 상기 제 1 패시베이션 층의 두께는 상기 격리 피처 영역 및 상기 치밀 피처 영역에서 실질적으로 유사한, 방법.
  22. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 복수의 피처들은 복수의 구조체들에 의해 규정되고, 하나 이상의 제 1 구조체들은 제 1 재료를 포함하고 하나 이상의 제 2 구조체들은 상기 제 1 재료와 상이한 제 2 재료를 포함하고, 상기 복수의 피처들의 상기 측벽들을 따라 상기 제 1 패시베이션 층의 두께는 상기 하나 이상의 제 1 구조체들 및 상기 하나 이상의 제 2 구조체들에 대해 실질적으로 유사한, 방법.
  23. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 복수의 피처들은 복수의 구조체들에 의해 규정되고, 상기 구조체들 각각은 실리콘, 게르마늄, 또는 이들의 조합들을 포함하는, 방법.
  24. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 플라즈마 챔버에서, ALD에 의해 상기 복수의 피처들의 상기 측벽들 상에 제 2 패시베이션 층을 증착하는 단계; 및
    상기 플라즈마 챔버에서, 상기 기판에서 상기 복수의 피처들을 상기 제 2 깊이보다 깊은 제 3 깊이까지 에칭하는 단계로서, 상기 제 2 패시베이션 층은 상기 복수의 피처들을 상기 제 3 깊이까지 에칭한 후 측벽 거칠기를 실질적으로 감소시키도록 구성되는, 상기 제 3 깊이까지 에칭하는 단계를 더 포함하는, 방법.
  25. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 플라즈마 챔버에서 ALD에 의해 증착하는 단계 및 상기 복수의 피처들을 에칭하는 단계는 단계들 사이에 진공 파괴 (vacuum break) 를 도입하지 않고 수행되는, 방법.
  26. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 제 1 패시베이션 층은 실리콘 옥사이드 (SiOx) 를 포함하는, 방법.
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