CN102007570B - 用高蚀刻速率抗蚀剂掩膜进行蚀刻 - Google Patents

用高蚀刻速率抗蚀剂掩膜进行蚀刻 Download PDF

Info

Publication number
CN102007570B
CN102007570B CN200880123037.6A CN200880123037A CN102007570B CN 102007570 B CN102007570 B CN 102007570B CN 200880123037 A CN200880123037 A CN 200880123037A CN 102007570 B CN102007570 B CN 102007570B
Authority
CN
China
Prior art keywords
protective layer
layer
etch
mask
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200880123037.6A
Other languages
English (en)
Other versions
CN102007570A (zh
Inventor
安德鲁·R·罗马诺
列扎·S·M·萨德贾迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN102007570A publication Critical patent/CN102007570A/zh
Application granted granted Critical
Publication of CN102007570B publication Critical patent/CN102007570B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

本发明提供一种将特征蚀刻入蚀刻层的方法。在该蚀刻层上方形成图案化掩膜，其中该图案化掩膜是高蚀刻速率光阻材料的，其中该图案化掩膜具有图案化掩膜特征。通过执行循环沉积，在该高蚀刻速率光阻材料的图案化掩膜上沉积保护层，其中每个循环包含在该暴露表面上方沉积沉积层的沉积阶段，该暴露表面包括该高蚀刻速率光阻材料的图案化掩膜的侧壁以及用于提供竖直侧壁的轮廓整形阶段。使用该保护层作为掩膜将特征蚀刻入该蚀刻层。除去该保护层。

Description

用高蚀刻速率抗蚀剂掩膜进行蚀刻
背景技术
本发明涉及半导体器件的形成。
在半导体晶圆处理过程中，该半导体器件的特征是使用熟知的图案化和蚀刻工艺在该晶圆中限定的。在这些工艺中，光阻(PR)材料被沉积在该晶圆上，然后暴露于由中间掩膜(reticle)过滤的光。该中间掩膜一般来说是玻璃板，该玻璃板被图案化了示例性的特征几何形状，该几何形状阻挡光线通过该中间掩膜传播。
穿过该中间掩膜以后，光与光阻材料的表面接触。光改变该光阻材料的化学成分，使得显影剂(developer)可以除去该光阻材料的一部分。在正光阻材料的情况下，曝光区域被除去，而在负光阻材料的情况下，未曝光区域被除去。然后，蚀刻该晶圆，以从不再被光阻材料保护的区域中除去下层材料，并由此在该晶圆中限定想要的特征。光阻材料需要一个耐蚀刻元件以阻止蚀刻过程中该光阻掩膜被太快地除去，即，起蚀刻掩膜的作用。抗蚀刻添加剂在Willson等人的美国专利6,103,445(在2000年8月15日授权)和Choi的美国专利6,143466(在2000年11月7日授权)中讨论过，为了所有目的，通过引用将这两个专利并入。抗蚀刻添加剂的一个实施例是用于193抗蚀剂noroborenes、adamantanes和它们的衍生物和用于248抗蚀剂的benzenes和苯基和它们的衍生物。
这些专利还公开了，化学放大的光阻材料还可以具有化学放大组分以提供化学放大光阻成分。
发明内容
为了实现前述并相应于本发明的目的，提供一种将特征蚀刻入蚀刻层的方法。在该蚀刻层上方形成图案化掩膜，其中该图案化掩膜是没有或有很少耐蚀刻性的高蚀刻速率光阻材料的，其中该图案化掩膜具有图案化掩膜特征。通过执行循环沉积，在该高蚀刻速率光阻材料的图案化掩膜上沉积保护层，其中每个循环包含在该暴露表面上方沉积沉积层的沉积阶段，该暴露表面包括该高蚀刻速率光阻材料的图案化掩膜的侧壁以及用于提供竖直侧壁的轮廓整形阶段。使用该保护层作为掩膜将特征蚀刻入该蚀刻层。除去该保护层。
在本发明的另一种表现形式中，提供一种用于在蚀刻层中形成特征的装置，其中该层是由衬底支撑的，且其中该蚀刻层是由具有掩膜特征的图案化高蚀刻速率光阻掩膜覆盖的，其中该高蚀刻速率光阻是没有抗蚀刻添加剂或有蚀刻增强添加剂的。提供等离子体处理室，其包括形成等离子体处理室外壳的室壁，用于在该等离子体处理室外壳内支撑衬底的衬底支座，用于调节该等离子体处理室外壳中的压强的压强调节器，用于向该等离子体处理室外壳提供能量以维持等离子体的至少一个电极，用于向该等离子体处理室外壳内提供气体的进气口，以及用于从该等离子体处理室外壳中排出气体的出气口。气体源与该进气口流体连通的，并包含沉积气体源，轮廓整形气体源，以及蚀刻气体源。控制器可控地连接于该气体源和该至少一个电极，并包含至少一个处理器，以及计算机可读介质。该计算机可读介质包含用于提供两到三个循环的保护层沉积的计算机可读代码，该保护层沉积形成具有厚度在0.5nm到30nm之间的侧壁的保护层，其中每个沉积循环包含用于提供从该沉积气体源到该等离子体处理室外壳的沉积气体的气流的计算机可读代码，用于使该沉积气体形成等离子体的计算机可读代码，用于停止到该等离子体处理室外壳的该沉积气体的气流的计算机可读代码，用于在第一沉积气体的气流被停止后提供从该轮廓整形气体源到该等离子体处理室外壳的轮廓整形气体的气流的计算机可读代码，用于使该轮廓整形气体形成等离子体的计算机可读代码，以及用于停止到该等离子体处理室外壳的该轮廓整形气体的气流的计算机可读代码，用于提供从该蚀刻气体源到该等离子体处理室的蚀刻气体的气流的计算机可读代码，用于使用该蚀刻气体在该蚀刻层中蚀刻特征的计算机可读代码，以及用于剥离保护层和该高蚀刻速率光阻掩膜的计算机可读代码。
在本发明的另一种表现形式中，提供一种将特征蚀刻入蚀刻层的方法。在该蚀刻层上方形成图案化掩膜，其中该图案化掩膜是由高蚀刻速率光阻材料制成的，其中该图案化掩膜具有图案化掩膜特征。通过执行循环沉积，在该高蚀刻速率光阻材料的图案化掩膜上沉积保护层，其中每个循环包含在该暴露表面上方沉积沉积层的沉积阶段，该暴露表面包括该高蚀刻速率光阻材料的图案化掩膜的侧壁以及用于提供竖直侧壁的轮廓整形阶段。除去该高蚀刻速率光阻材料，并留下该保护层的侧壁。使用该保护层的该侧壁作为掩膜将特征蚀刻入该蚀刻层。除去该保护层。
本发明的另一种表现形式提供一种用于在蚀刻层中形成特征的装置，其中该层是由衬底支撑的，且其中该蚀刻层是由具有掩膜特征的图案化高蚀刻速率光阻掩膜覆盖的，其中该高蚀刻速率光阻是没有抗蚀刻添加剂的。提供等离子体处理室，包含形成等离子体处理室外壳的室壁，用于在该等离子体处理室外壳内支撑衬底的衬底支座，用于调节该等离子体处理室外壳中的压强的压强调节器，用于向该等离子体处理室外壳提供能量以维持等离子体的至少一个电极，用于向该等离子体处理室外壳内提供气体的进气口，以及用于从该等离子体处理室外壳中排出气体的出气口。气体源与该进气口流体连通并包含沉积气体源，轮廓整形气体源，以及蚀刻气体源。控制器可控地连接于该气体源和该至少一个电极并包含至少一个处理器以及计算机可读介质。该计算机可读介质包含用于提供多个循环以形成具有侧壁的计算机可读代码，其中该保护层不在该高蚀刻速率光阻的顶部表面上形成，其中每个循环包含用于提供从该沉积气体源到该等离子体处理室外壳的沉积气体的气流的计算机可读代码，用于使该沉积气体形成等离子体的计算机可读代码，用于停止到该等离子体处理室外壳的该沉积气体的气流的计算机可读代码，用于在第一沉积气体的气流被停止后提供从该轮廓整形气体源到该等离子体处理室外壳的轮廓整形气体的气流的计算机可读代码，用于使该轮廓整形气体形成等离子体的计算机可读代码，以及用于停止到该等离子体处理室外壳的该轮廓整形气体的气流的计算机可读代码，用于除去该高蚀刻速率光阻而不除去该保护层的该侧壁的计算机可读代码，用于提供从该蚀刻剂气体源到该等离子体处理室的蚀刻剂气体的气流的计算机可读代码，用于使用该蚀刻气体并使用该保护层侧壁作为掩膜在该蚀刻层中蚀刻特征的计算机可读代码，以及用于剥离保护层和该高蚀刻速率光阻掩膜的计算机可读代码。
在本发明的另一种表现形式中，提供一种将特征蚀刻入蚀刻层的方法。在该蚀刻层上方形成图案化掩膜，其中该图案化掩膜是由高蚀刻速率光阻材料制成的，其中该图案化掩膜具有图案化掩膜特征。通过执行循环沉积，在该高蚀刻速率光阻材料的图案化掩膜上沉积保护层，其中每个循环包含在该暴露表面上方沉积沉积层的沉积阶段，该暴露表面包括该高蚀刻速率光阻材料的图案化掩膜的侧壁以及用于提供竖直侧壁的轮廓整形阶段，其中该保护层被沉积在该高蚀刻速率光阻掩膜的顶部和侧壁上方。使用该保护层作为掩膜将特征蚀刻入该蚀刻层。除去该保护层。
下面参考本发明的具体实施例部分，并结合附图，更详细地描述本申请的这些和其它特征。
附图说明
本发明是以附图中各图中的实施例的方式进行描绘的，而不是通过限制的方式，其中类似的参考标号指示类似的元件，其中：
图1是本发明的一个实施方式中使用一种工艺的高水平流程图。
图2A-D是根据本发明的一个实施方式处理过的堆栈的横截面示意图。
图3是本发明的一个实施方式中使用另一种工艺的高水平流程图。
图4A-E是根据本发明的一个实施例处理过的另一个堆栈的横截面示意图。
图5是可用于实现本发明的一种等离子体处理室的示意图。
图6A-B描绘了一种计算机系统，其适于实现本发明的实施方式中使用的控制器。
具体实施方式
现在会参考附图中所示的一些优选实施方式详细地描述本发明。在下面的描述中，阐明了许多具体细节以提供对本发明的彻底理解。然而，显然，对于本领域的技术人员来说，本发明没有这些具体细节中的一些或全部仍可以实现。在其它情况下，没有对熟知的工艺步骤和/或结构进行详细描述，以免不必要地模糊本发明。
使用抗蚀刻添加剂可能带来各种问题。抗蚀刻添加剂增加了光阻的成本。抗蚀刻添加剂减少了光阻对各种频率的光的透明度。抗蚀刻添加剂可能增大线路边缘的粗糙度。因为不同的抗蚀刻添加剂可能只对一些不同的曝光频率有效，抗蚀刻添加剂使得光刻工艺以及光阻系统的制造和开发的更加复杂。
当该晶圆在曝光后被加热时，发生催化作用，这放大了吸收光量子的地方的单一光量子的反应，以至于单一光量子可能被放大到带来100或更多的反应。这种放大可能导致15nm量级的分辨率的模糊。对于EUV光刻和高NA 193nm的浸没，30nm分辨率是理想的。来自化学放大的模糊可能会阻止这样的分辨率。
因为抗蚀刻添加剂使得光阻更耐蚀刻，在存在抗蚀刻添加剂的情况下，更需要化学放大。对于没有抗蚀刻添加剂的高蚀刻速率光阻，在一些实施方式中，这样的光阻还可以没有化学放大添加剂(非化学放大的)。
光阻(光致抗蚀剂)的本性就是“抗蚀刻”的，但是抗蚀刻添加剂增加了开发成本和那些聚合物的原料费。抗蚀刻添加剂还因为大量单体的交联阻塞了聚合物链而使得负抗蚀剂的制造更加复杂，并且将更难以形成交联并因此减少了这样的系统的对比度。通常人们认为，在线路边缘粗糙度和单体尺寸之间有关联。当大的蚀刻群必须被附着于侧链或并入聚合物主链时，单体单元更多。另外，抗蚀刻添加剂使得高灵敏度非化学放大抗蚀剂(例如EUV或高NA浸没中使用的)(其中扩散是一个问题)的制造更加复杂。通过将抗蚀刻添加剂留在外面并使用本发明的一个实施方式，高灵敏度的低LER非化学放大的制造可以被大大简化。
本发明在蚀刻一蚀刻层时使用一种具有低抗蚀刻性的高蚀刻速率光阻。更优选地，本发明使用没有抗蚀刻添加剂的高蚀刻速率光阻作为图案化掩膜来蚀刻一蚀刻层。
本发明的一个实施方式可以在两个具有更高选择性的沉积聚合物之间使用前面提到的高蚀刻速率抗蚀剂以形成所谓的自对准双图案化工艺。当曝光的波长不能实现更小的节距时，这些SaDPT工艺可用于加倍所需的图案化密度以减少成像工具的节距(pitch)尺寸。
为了便于理解，图1是本发明的一个实施方式中使用的一种工艺的高水平流程图。在蚀刻层上方形成高蚀刻速率光阻图案化的蚀刻掩膜(步骤104)。高蚀刻速率光阻具有低抗蚀刻性。更优选地，高蚀刻速率光阻是没有抗蚀刻添加剂的。图2A是衬底204上方的蚀刻层208的横截面示意图。具有掩膜特征214的高蚀刻速率光阻材料212的图案化蚀刻掩膜在防反射层(ARL)210的上方，防反射层210在蚀刻层208上方，蚀刻层208在衬底204上方，形成了堆栈200。
执行保护层的循环形成(cyclical formation)以在该高蚀刻速率光阻上形成保护层(步骤108)。该循环保护层形成工艺包含至少两个步骤，在蚀刻掩膜特征214的侧壁上方沉积一层(步骤109)，然后整形(shaping)该沉积层的轮廓(步骤110)。图2B是通过该循环保护层形成在该特征214的侧壁上方沉积的具有保护层220的图案化蚀刻掩膜212的横截面示意图。在此实施方式中，该保护层的形成不在掩膜特征214的底部的水平ARL 210表面上方形成层，如图所示。在此实施例中，该保护层是在该光阻掩膜顶部的水平表面上形成的。
然后将特征蚀刻入蚀刻层208(步骤112)。图2C显示了被蚀刻入蚀刻层208的特征232。然后该保护层被除去(步骤116)。这一步骤同时可以除去高蚀刻速率光阻的图案化掩膜和该ARL。在另一个实施方式中，这些层可以在单独几个步骤中除去。图2D显示了该沉积层和蚀刻掩膜被除去后的堆栈200。可以执行另外的形成步骤(步骤120)。例如，然后可以在该特征中形成触点(contact)。为了提供双嵌入结构，在形成该触点前可以蚀刻沟槽。在替代实施方式中，可以使用额外的步骤来形成存储器器件。
电介质蚀刻的实施例
在本发明的一个实施例中，一个要被蚀刻的层是介电层208，其被置于衬底204上方，如图2A所示。防反射层(ARL)210被置于介电层208上方。248nm光阻的图案化高蚀刻速率光阻掩膜212被置于ARL 210上方(步骤104)。光阻掩膜特征214形成于图案化的高蚀刻速率光阻掩膜212中。当前，使用传统工艺，对于248nm光阻的蚀刻掩膜，该光阻的典型CD可以是100-250nm。该衬底被放入等离子体处理室中。
图5是等离子体处理室500的示意图，其可以用于执行该保护层形成、蚀刻和剥离。该等离子体处理室500包含约束环502、上电极504、下电极508、气体源510和排气泵520。在等离子体处理室500中，衬底204位于下电极508上。下电极508包括合适的衬底卡固机构(例如，静电、机械卡固等)以保持衬底204。反应器顶部528包括与下电极508直接相对的上电极504。上电极504、下电极508和约束环502限定该约束等离子体体积。气体是由气体源510提供给该约束等离子体体积的，并且通过约束环502和排气口由排气泵520从该约束等离子体体积排出。第一射频电源544电性连接于上电极504。第二射频电源548电性连接于下电极508。室壁552围绕约束环502、上电极504和下电极508。第一射频电源544和第二射频电源548两者都可包含27MHz电源和2MHz电源。不不同的连接RF电力到该电极的组合都是可能的。在Exelan HPTTM的情况下(其基本上与有连接于该室的涡轮泵的Exelan HP相同，由加利福尼亚弗雷蒙的LAMResearch CorporationTM制造，可以用于本发明的一个优选实施方式)，该27MHz和2MHz电源两者构成连接到该下电极的第二射频电源，而该上电极接地。控制器535可控地连接于射频电源544、548、排气泵520和气体源510。当该待蚀刻层208是介电层(比如氧化硅或有机硅酸盐玻璃)时，可以使用Exelan HPT。
图6A和6B描绘了计算机系统1300，其适于实现本发明的实施方式中使用的控制器535。图6A显示了该计算机系统的一种可能的物理形式。当然，该计算机系统可具有多种物理形式，范围从集成电路、印刷电路板和小型手持装置直到大型超级计算机。计算机系统1300包括监视器1302、显示器1304、外壳1306、磁盘驱动1308、键盘1310和鼠标1312。磁盘1314是计算机可读介质，用于向计算机系统1300传送数据或从计算机系统1300传输数据。
图6B是计算机系统1300的方框图的一个实施例。各种子系统连接于系统总线1320。一个或多个处理器1322(也称为中央处理单元，或CPU)耦合于存储器件，包括存储器1324。存储器1324包括随机存取存储器(RAM)和只读存贮器(ROM)。正如本领域中熟知的那样，ROM能够向该CPU单向传送数据和指令，而RAM通常可以用于以双向方式传送数据和指令。这两种类型的存储器可以包括下面所述的任何合适的计算机可读介质。固定磁盘1326也双向耦合于CPU 1322；它提供额外的数据存储容量而且还包括任何下述的任何的计算机可读介质。固定磁盘1326可被用来存储程序、数据等等而且通常是比主存储器更慢的第二级存储介质(比如硬盘)。应当理解，固定磁盘1326中保存的信息，在适当的情况下，可以作为虚拟存储器(virtual memory)以标准方式合并在存储器1324中。可移除磁盘1314可以采取下述的任何计算机可读介质的形式
CPU 1322也耦合于各种输入/输出设备，比如显示器1304、键盘1310、鼠标1312和扬声器1330。通常，输入输出设备可能是下述任何一种：视频显示器、轨迹球、鼠标、键盘、麦克风、触摸屏、传感器读卡器、磁带或纸带阅读器、书写板、触摸笔、语音或笔迹识别器、生物特征阅读器，或其它的电脑。可选地，CPU 1322使用网络接口1340耦合于另一台计算机或电信网络。使用这种网络接口，可以想象，在执行上述方法步骤的过程中，该CPU可以从网络接收信息，或者可以输出信息到网络。而且，本发明的方法实施方式可以在CPU 1322上单独执行或者通过网络(比如因特网)与共享部分处理的远程CPU一起执行。
另外，本发明的实施方式进一步涉及具有计算机可读介质的计算机存储器产品，该计算机可读介质具有用以执行各种由计算机完成的操作的计算机代码。该介质和计算机代码可以是为本发明的目的专门设计和制造的，也可以是对具有计算机软件领域的技术的人员来说熟知并可以获得的。计算机可读介质的实施例包括但不限于：磁介质比如硬盘、软盘和磁带；光介质比如CD-ROM和全息器件；磁光(magneto-optical)介质，比如光软盘(floptical disks)；和被专门配置为存储和执行程序代码的硬件装置，比如专用集成电路(ASIC)、可编程逻辑器件(PLD)和ROM和RAM器件。计算机代码的实施例包括比如由编译器产生的机器码和包含由计算机使用解释器执行的更高级别代码的文件。计算机可读介质还可以是由嵌入载波中的计算机数据信号传输并表示由处理器执行的指令序列的计算机代码。
可以使用其它装置的其它实施例来执行本发明。
接下来，执行该保护层的循环形成以提供该保护层(步骤108)。在此实施例中，该沉积阶段(步骤109)包含提供积气体以及从该沉积气体生成等离子体以形成沉积层。在此实施例中，该沉积气体包含聚合物形成配方。聚合物形成配方的一个实施例是碳氢化合物气体，比如C2H2、CH4和C2H4，以及碳氟化合物气体，比如CH3F、CH2F2、CHF3、C4F6、和C4F8。聚合物形成配方的另一个实施例会是碳氟化合物和含氢气体，比如CF4和H2的配方。然后停止该沉积气体。
该轮廓整形(步骤110)包含轮廓整形气体并从该轮廓整形气体生成轮廓整形等离子体以整形该沉积层420的轮廓。该轮廓整形气体不同于该沉积气体。如图所示，该沉积阶段(步骤109)和该轮廓整形阶段(步骤110)在不同时间发生。在此实施例中，该轮廓整形气体包含碳氟化合物，比如CF4、CHF3和CH2F2。可以使用其它气体比如COS、O2、N2和H2。在此实施例中，供应的电力是2MHz的0瓦和27MHz的800瓦。然后停止该轮廓整形气体。
在此实施例中，该沉积阶段(步骤109)被重复第二次。此处使用与上面描述的相同的沉积配方。在替代实施方式中，该沉积配方还可以是从该第一沉积阶段的配方修改得到的。
该轮廓整形阶段(步骤110)被重复第二次。此处使用与上面描述的相同的轮廓整形配方。该轮廓整形配方还可以是从该第一沉积阶段的配方修改得到的。
该保护层形成工艺(步骤108)可以重复许多个循环直到形成期望的保护层。优选地，在此实施例中，循环的数量可以是从1到10次。更优选地，循环的数量是2到3次。优选地，该保护层的侧壁的厚度是0.5nm到30nm。更优选地，该保护层的侧壁是0.5到10nm。
完成该保护层的形成(步骤108)以后，然后使用该保护层蚀刻该介电层(步骤112)。该蚀刻包含提供蚀刻气体并从该蚀刻气体形成蚀刻等离子体。在此实施例中，对该介电层蚀刻(步骤112)使用与该轮廓整形阶段中使用的轮廓整形配方(步骤110)或该沉积阶段的配方(步骤109)不同的蚀刻配方。这是因为在该保护层形成过程(步骤108)中需要介电层208不被蚀刻。用于蚀刻该介电层的蚀刻化学物质的一个实施例可以是具有O2或N2的C4F6。
然后除去该保护层(步骤116)。在此实施例中，使用标准的光阻剥离来除去该保护层掩膜。还可以执行额外的形成步骤(步骤120)。
优选地，每个沉积阶段的每个沉积层的厚度在0.5nm到30nm之间。更优选地，每个沉积阶段的每个沉积层的厚度在0.5nm到5nm之间。最优选地，每个沉积阶段的每个沉积层的厚度在1到5nm之间。
在本发明的不同实施方式中，该蚀刻层可以是介电层，比如低k介电层或含金属层。该蚀刻层还可以是硬掩膜层，比如用作特征的后续蚀刻的硬掩膜的无定形碳或SiN层。
减少节距长度的工艺
在本发明的另一个实施例中，特征节距可以被增加。图3是本发明的一个实施方式可以使用的工艺的高水平流程图。在蚀刻层上方形成高蚀刻速率光阻图案化蚀刻掩膜(步骤304)。高蚀刻速率光阻具有低抗蚀刻性。更优选地，高蚀刻速率光阻是没有抗蚀刻添加剂的。图4A是本发明的一个实施方式中的图案化掩膜的横截面视图。在衬底404(比如一个晶圆)上方，可以放置阻障层406。在阻障层406上方，形成蚀刻层408(比如导电金属层或多晶硅层或介电层)。在蚀刻层408上方，形成防反射层(ARL)410，比如DARC层。在ARL 410上方形成高蚀刻速率光阻412的图案化的第一掩膜。在此实施例中，该线路掩膜的蚀刻掩膜特征414具有一个宽度，该宽度被限定为线宽“LP”，如图所示。高蚀刻速率光阻掩膜的间隔422具有宽度“SP”，如图所示。高蚀刻速率光阻掩膜的节距长度“PP”被限定为该线宽和该间隔宽度的和PP＝LP+SP，如图所示。这些宽度是由用于形成该高蚀刻速率光阻掩膜的光刻技术的分辨率决定的。理想的是减少该节距长度。
执行保护层的循环形成(cyclical formation)以在该高蚀刻速率光阻上形成保护层(步骤308)。该循环保护层形成工艺包含至少两个步骤，在蚀刻掩膜特征414的侧壁上方沉积一层(步骤309)，然后整形(shaping)该沉积层的轮廓(步骤310)。图4B是图案化高蚀刻速率光阻掩膜412的横截面示意图，其中该高蚀刻速率光阻掩膜掩膜的侧壁上方沉积有保护层420。保护层420在该掩膜间隔内形成侧壁层特征424，其中该侧壁层特征424具有比该高蚀刻速率光阻掩膜的间隔CD间隔更小的CD。优选地，该沉积的高蚀刻速率光阻掩膜的更小的间隔CD比该高蚀刻速率光阻掩膜特征的间隔CD小50％。更理想的是，该侧壁层具有基本上竖直的侧壁428，它是高度保形的，如图所示。基本上竖直的侧壁的一个实施例是从下到上与该特征的底部形成88°到90°之间的一个角度的侧壁。保形的侧壁具有从该特征的顶部到底部基本上相同的厚度。非保形的侧壁可能形成切割面(faceting)或面包块的构造，这提供了不是基本上竖直的侧壁。锥形(Tapered)侧壁(来自该切割面构造)或面包块侧壁会增大该沉积层CD并提供不良的蚀刻掩膜。优选地，该侧壁上的沉积比该第一掩膜特征的底部上的沉积更厚。更优选地，没有层被沉积在该第一掩膜特征的底部上。在此实施例中，该保护层不被沉积在该高蚀刻速率光阻掩膜的顶部水平面上。
除去该高蚀刻速率光阻掩膜(步骤311)。因为该高蚀刻速率光阻掩膜优选地是没有抗蚀刻添加剂的，该高蚀刻速率光阻可以被除去而不会显著地除去该保护层。图4C是在该高蚀刻速率光阻掩膜被除去后该堆栈的横截面视图。
然后将特征蚀刻入该蚀刻层408(步骤312)。图4D显示了被蚀刻入待蚀刻层408的特征432。然后除去该保护层(步骤316)。在此实施例中，该保护层和ARL可以在单一剥离步骤中被除去。图4E显示了该沉积层和蚀刻掩膜被除去后的堆栈。该蚀刻层的线宽被显示为Lf。该蚀刻层中的该特征的间隔宽度被显示为Sf。该特征的节距长度被显示为Pf，其中Pf＝Lf+Sf。为了比较，来自图4A的光阻掩膜节距PP、光阻线宽LP和光阻间距SP被显示在图4E中以与特征节距Pf、特征线宽Lf和特征间隔宽度Sf进行比较。在此实施方式中，特征Pf的节距的长度是光阻掩膜PP的节距的长度的一半，因为特征间的线宽Lf是光阻掩膜LP的线宽的一半且该特征间隔宽度Sf是该光阻掩膜中的间隔SP的一般。因此，本创新性工艺通过将节距长度、线宽和特征宽度减小一半，能够使蚀刻特征分辨率加倍，尽管使用的是相同的光阻光刻工艺。可以执行额外的形成步骤(步骤320)。例如，该额外的步骤可以用来形成存储器器件。
优选地，该侧壁的宽度是该连线的宽度LP的30％到70％。更优选地，该侧壁的宽度是该连线的宽度LP的40％到60％。
在其它实施方式中，其中要蚀刻的是金属层或硅层，该保护层可以是更抗蚀刻的层，比如氮化硅材料的。
在本发明的其它实施方式中，该晶圆的温度被保持在地狱该光阻材料的玻璃态转化温度以避免该光阻掩膜特征的变形。优选地，该晶圆温度被保持在100℃到-100℃的范围内。更优选地，该温度被保持在80℃到-80℃的范围内。最优选地，该温度被保持在40℃到-40℃的范围内。
本创新性工艺的一个有点是通过后续的轮廓整形步骤可以使非竖直沉积轮廓更加竖直。本创新性工艺的另一个优点是该沉积层可以是增加和回刻(etch back)，使得每个循环过程中形成很薄的沉积层。这样很薄的层有助于阻止分层(delamination)，分层可能由形成单一的后层而引起。单一的厚膜还可能带来其它问题。另外，该循环工艺提供了更多控制参数，这带来了更多的微调参数，可以提供更好的保形沉积层。因为该循环工艺会使整个CD减小工艺中的面包块保持在最小限度，所以该沉积轮廓的底部部分的该CD增益可以保持增长。
在本发明的一个实施方式中，该保护层是碳和氢材料形成的。
此实施方式允许该蚀刻特征相对于该光刻系统的分辨率带来的节距长度限制的节距长度的减小。
因为抗蚀刻添加剂可以是对一个曝光频率透明而对另一个不透明，所以抗蚀刻添加剂可能在使用一个频率的光刻工艺中有用而在使用另一个频率的另一光刻工艺没有用。因为本发明使用没有抗蚀刻添加剂的光阻，所以本发明的一个有点在于，对各种光刻曝光频率可以使用单一聚合物。
尽管此发明是依据几个优选实施方式进行描述的，然而存在落入本发明的范围的变更、置换和各种等同替换。还应当注意，有许多实现本发明的方法和装置的替代方式。因此，所附权利要求意在被解读为包括所有这些变更、置换和各种等同替换，均落入本发明的真实精神和范围。

Claims (34)

1.一种将特征蚀刻入蚀刻层的方法，包含：
在该蚀刻层上方形成图案化掩膜，其中该图案化掩膜是高蚀刻速率光阻材料的，其中该高蚀刻速率光阻材料是没有抗蚀刻添加剂的，其中该图案化掩膜具有图案化掩膜特征；
通过执行循环沉积，在该高蚀刻速率光阻材料的图案化掩膜上沉积保护层，其中每个循环包含：
在该暴露表面上方沉积沉积层的沉积阶段，该暴露表面包括该高蚀刻速率光阻材料的图案化掩膜的侧壁；以及
用于提供竖直侧壁的轮廓整形阶段；
使用该保护层作为掩膜将特征蚀刻入该蚀刻层；以及
除去该保护层。
2.如权利要求1所述的方法，其中该保护层的该循环沉积执行两个到三个循环。
3.如权利要求1所述的方法，其中该保护层和图案化掩膜被用作将该特征蚀刻入该蚀刻层的掩膜。
4.如权利要求1所述的方法，其中该除去该保护层还剥离该高蚀刻速率光阻材料的图案化掩膜。
5.如权利要求1所述的方法，其中该保护层具有厚度在0.5nm到10nm之间的侧壁。
6.如权利要求1所述的方法，其中该高蚀刻速率光阻材料是没有化学放大添加剂的。
7.如权利要求1所述的方法，其中该沉积该保护层不在该图案化掩膜特征的底部形成保护层。
8.如权利要求1所述的方法，进一步包含：
在将该特征蚀刻入该蚀刻层以前，除去该高蚀刻速率光阻材料的图案化掩膜而不除去由该保护层形成的侧壁，其中该将特征蚀刻入该蚀刻层使用该保护层的该侧壁作为掩膜。
9.如权利要求1所述的方法，其中该图案化掩膜具有图案化掩膜节距长度，且其中该蚀刻特征具有小于该图案化掩膜节距长度的节距长度。
10.如权利要求1所述的方法，其中该沉积该保护层不在水平表面上形成保护层。
11.如权利要求1所述的方法，其中该沉积阶段包含：
流入沉积气体；
使该沉积气体形成等离子体；以及
停止该沉积气体的流入。
12.如权利要求1所述的方法，其中该轮廓整形阶段包含：
流入轮廓整形气体；
使该轮廓整形气体形成等离子体；以及
停止该轮廓整形气体的流入。
13.一种用于在蚀刻层中形成特征的装置，其中该层是由衬底支撑的，且其中该蚀刻层是由具有掩膜特征的图案化高蚀刻速率光阻掩膜覆盖的，其中该高蚀刻速率光阻是没有抗蚀刻添加剂的，该装置包含：
等离子体处理室，包含：
形成等离子体处理室外壳的室壁；
用于在该等离子体处理室外壳内支撑衬底的衬底支座；
用于调节该等离子体处理室外壳中的压强的压强调节器；
用于向该等离子体处理室外壳提供能量以维持等离子体的至少一个电极；
用于向该等离子体处理室外壳内提供气体的进气口；以及
用于从该等离子体处理室外壳中排出气体的出气口；
与该进气口流体连通的气体源，包含：
沉积气体源；
轮廓整形气体源；以及
蚀刻气体源；
可控地连接于该气体源和该至少一个电极的控制器，包含：
至少一个处理器，该处理器用于执行如下步骤：
提供两到三个循环的保护层沉积，该保护层沉积形成具有厚度在0.5nm到30nm之间的侧壁的保护层，其中每个沉积循环包含：
提供从该沉积气体源到该等离子体处理室外壳的沉积气体的气流；
使该沉积气体形成等离子体；
停止到该等离子体处理室外壳的该沉积气体的气流；
在第一沉积气体的气流被停止后提供从该轮廓整形气体源到该等离子体处理室外壳的轮廓整形气体的气流；
使该轮廓整形气体形成等离子体；以及
停止到该等离子体处理室外壳的该轮廓整形气体的气流；
提供从该蚀刻气体源到该等离子体处理室的蚀刻气体的气流；
使用该蚀刻气体在该蚀刻层中蚀刻特征；以及
剥离保护层和该高蚀刻速率光阻掩膜。
14.一种将特征蚀刻入蚀刻层的方法，包含：
在该蚀刻层上方形成图案化掩膜，其中该图案化掩膜是由高蚀刻速率光阻材料制成的，其中该高蚀刻速率光阻材料是没有抗蚀刻添加剂的，其中该图案化掩膜具有图案化掩膜特征；
通过执行循环沉积，在该高蚀刻速率光阻材料的图案化掩膜上沉积保护层，其中每个循环包含：
在该暴露表面上方沉积沉积层的沉积阶段，该暴露表面包括该高蚀刻速率光阻材料的图案化掩膜的侧壁；以及
用于提供竖直侧壁的轮廓整形阶段；
除去该高蚀刻速率光阻材料，并留下该保护层的侧壁；
使用该保护层的该侧壁作为掩膜将特征蚀刻入该蚀刻层；以及
除去该保护层。
15.如权利要求14所述的方法，其中该沉积该保护层不在该高蚀刻速率光阻掩膜的顶部形成保护层。
16.如权利要求14所述的方法，其中该保护层的该循环沉积执行两到三个循环。
17.如权利要求14所述的方法，其中该保护层和图案化掩膜被用作将该特征蚀刻入该蚀刻层的掩膜。
18.如权利要求14所述的方法，其中该除去该保护层还剥离该高蚀刻速率光阻材料的图案化掩膜。
19.如权利要求14所述的方法，其中该保护层具有厚度在0.5nm到10nm之间的侧壁。
20.如权利要求14所述的方法，其中该高蚀刻速率光阻材料是没有化学放大添加剂的。
21.一种用于在蚀刻层中形成特征的装置，其中该层是由衬底支撑的，且其中该蚀刻层是由具有掩膜特征的图案化高蚀刻速率光阻掩膜覆盖的，其中该高蚀刻速率光阻是没有抗蚀刻添加剂的，该装置包含：
等离子体处理室，包含：
形成等离子体处理室外壳的室壁；
用于在该等离子体处理室外壳内支撑衬底的衬底支座；
用于调节该等离子体处理室外壳中的压强的压强调节器；
用于向该等离子体处理室外壳提供能量以维持等离子体的至少一个电极；
用于向该等离子体处理室外壳内提供气体的进气口；以及
用于从该等离子体处理室外壳中排出气体的出气口；
与该进气口流体连通的气体源，包含：
沉积气体源；
轮廓整形气体源；以及
蚀刻气体源；
可控地连接于该气体源和该至少一个电极的控制器，包含：
至少一个处理器，该处理器用于执行如下步骤：
提供多个循环以形成具有侧壁，其中该保护层不在该高蚀刻速率光阻的顶部表面上形成，其中每个循环包含：
提供从该沉积气体源到该等离子体处理室外壳的沉积气体的气流；
使该沉积气体形成等离子体；
停止到该等离子体处理室外壳的该沉积气体的气流；用于在第一沉积气体的气流被停止后提供从该轮廓整形气体源到该等离子体处理室外壳的轮廓整形气体的气流；
使该轮廓整形气体形成等离子体；以及
停止到该等离子体处理室外壳的该轮廓整形气体的气流；
除去该高蚀刻速率光阻而不除去该保护层的该侧壁；
提供从该蚀刻剂气体源到该等离子体处理室的蚀刻剂气体的气流；
使用该蚀刻气体并使用该保护层侧壁作为掩膜在该蚀刻层中蚀刻特征；以及
剥离保护层和该高蚀刻速率光阻掩膜。
22.一种将特征蚀刻入蚀刻层的方法，包含：
在该蚀刻层上方形成图案化掩膜，其中该图案化掩膜是由高蚀刻速率光阻材料制成的，其中该高蚀刻速率光阻材料是没有抗蚀刻添加剂的，其中该图案化掩膜具有图案化掩膜特征；
通过执行循环沉积，在该高蚀刻速率光阻材料的图案化掩膜上沉积保护层，其中每个循环包含：
在该暴露表面上方沉积沉积层的沉积阶段，该暴露表面包括该高蚀刻速率光阻材料的图案化掩膜的侧壁；以及
用于提供竖直侧壁的轮廓整形阶段，其中该保护层被沉积在该高蚀刻速率光阻掩膜的顶部和侧壁上方；
使用该保护层作为掩膜将特征蚀刻入该蚀刻层；以及
除去该保护层。
23.如权利要求22所述的方法，其中该沉积该保护层不在该掩膜特征的底部的水平表面上形成保护层。
24.如权利要求23所述的方法，其中该保护层的该循环沉积执行两到三个循环。
25.如权利要求24所述的方法，其中该保护层和图案化掩膜被用作将该特征蚀刻入该蚀刻层的掩膜。
26.如权利要求25所述的方法，其中该除去该保护层还剥离该高蚀刻速率光阻材料的图案化掩膜。
27.如权利要求26所述的方法，其中该保护层具有厚度在0.5nm到10nm之间的侧壁。
28.如权利要求27所述的方法，其中该高蚀刻速率光阻材料是没有化学放大添加剂的。
29.如权利要求22所述的方法，其中该沉积该保护层不在该图案化掩膜特征的底部形成保护层。
30.如权利要求22所述的方法，进一步包含：
在将该特征蚀刻入该蚀刻层以前，除去该高蚀刻速率光阻材料的图案化掩膜而不除去由该保护层形成的侧壁，其中该将特征蚀刻入该蚀刻层使用该保护层的该侧壁作为掩膜。
31.如权利要求22所述的方法，其中该图案化掩膜具有图案化掩膜节距长度，且其中该蚀刻特征具有小于该图案化掩膜节距长度的节距长度。
32.如权利要求22所述的方法，其中该沉积该保护层不在水平表面上形成保护层。
33.如权利要求22所述的方法，其中该沉积阶段包含：：
流入沉积气体；
使该沉积气体形成等离子体；以及
停止该沉积气体的流入。
34.如权利要求22所述的方法，其中该轮廓整形阶段包含：
流入轮廓整形气体；
使该轮廓整形气体形成等离子体；以及
停止该轮廓整形气体的流入。
CN200880123037.6A 2007-12-21 2008-12-05 用高蚀刻速率抗蚀剂掩膜进行蚀刻 Active CN102007570B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US1636607P 2007-12-21 2007-12-21
US61/016,366 2007-12-21
PCT/US2008/085751 WO2009085564A2 (en) 2007-12-21 2008-12-05 Etch with high etch rate resist mask

Publications (2)

Publication Number Publication Date
CN102007570A CN102007570A (zh) 2011-04-06
CN102007570B true CN102007570B (zh) 2013-04-03

Family

ID=40789177

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880123037.6A Active CN102007570B (zh) 2007-12-21 2008-12-05 用高蚀刻速率抗蚀剂掩膜进行蚀刻

Country Status (5)

Country Link
US (1) US20120282780A9 (zh)
KR (1) KR20100106501A (zh)
CN (1) CN102007570B (zh)
TW (1) TWI476834B (zh)
WO (1) WO2009085564A2 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101903977A (zh) * 2007-12-21 2010-12-01 朗姆研究公司 光刻胶两次图案化
WO2011008436A2 (en) * 2009-07-13 2011-01-20 Applied Materials, Inc. Method for removing implanted photo resist from hard disk drive substrates
US8329585B2 (en) * 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist
US20120094494A1 (en) * 2010-10-14 2012-04-19 Macronix International Co., Ltd. Methods for etching multi-layer hardmasks
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
EP2608247A1 (en) * 2011-12-21 2013-06-26 Imec EUV photoresist encapsulation
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543158B2 (en) 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9378971B1 (en) 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
CN106662816B (zh) * 2014-07-08 2020-10-23 东京毅力科创株式会社 负性显影剂相容性的光致抗蚀剂组合物及使用方法
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9997373B2 (en) 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10495970B2 (en) 2017-11-15 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Critical dimension uniformity
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10361092B1 (en) 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation
EP3776644A1 (en) 2018-03-28 2021-02-17 INTEL Corporation Carbon-based dielectric materials for semiconductor structure fabrication and the resulting structures
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
TWI812762B (zh) * 2018-07-30 2023-08-21 日商東京威力科創股份有限公司 處理被處理體之方法、處理裝置及處理系統
US11776811B2 (en) * 2020-05-12 2023-10-03 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications
CN116235283A (zh) * 2020-08-18 2023-06-06 应用材料公司 沉积预蚀刻保护层的方法
CN111952169A (zh) * 2020-08-21 2020-11-17 北京北方华创微电子装备有限公司 聚酰亚胺刻蚀方法
EP4310900A1 (en) * 2022-07-22 2024-01-24 Imec VZW A method for controlling the width of nano-sized fin-shaped features on a semiconductor substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216922B2 (ja) * 1998-05-08 2009-01-28 東京エレクトロン株式会社 酸化膜のエッチング方法
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US4806201A (en) * 1986-12-04 1989-02-21 Texas Instruments Incorporated Use of sidewall oxide to reduce filaments
US6103445A (en) * 1997-03-07 2000-08-15 Board Of Regents, The University Of Texas System Photoresist compositions comprising norbornene derivative polymers with acid labile groups
US6291356B1 (en) * 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings
KR100301053B1 (ko) * 1998-09-21 2001-09-22 윤종용 화학증폭형 포토레지스트용 감광성 중합체 및 이를 포함하는 화학 증폭형 포토레지스트 조성물
US6962879B2 (en) * 2001-03-30 2005-11-08 Lam Research Corporation Method of plasma etching silicon nitride
US6348384B1 (en) * 2001-07-06 2002-02-19 Macronix International Co., Ltd. Method of using organic polymer as covering layer for device lightly doped drain structure
US7134941B2 (en) * 2002-07-29 2006-11-14 Nanoclean Technologies, Inc. Methods for residue removal and corrosion prevention in a post-metal etch process
US20060276043A1 (en) * 2003-03-21 2006-12-07 Johnson Mark A L Method and systems for single- or multi-period edge definition lithography
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
JP4580284B2 (ja) * 2005-06-20 2010-11-10 Ｏｋｉセミコンダクタ株式会社 強誘電体素子の製造方法
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
KR100628249B1 (ko) * 2005-09-13 2006-09-27 동부일렉트로닉스 주식회사 반도체 소자의 형성 방법
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7655571B2 (en) * 2006-10-26 2010-02-02 Applied Materials, Inc. Integrated method and apparatus for efficient removal of halogen residues from etched substrates
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process

Also Published As

Publication number Publication date
CN102007570A (zh) 2011-04-06
TW200929361A (en) 2009-07-01
US20120282780A9 (en) 2012-11-08
WO2009085564A3 (en) 2009-10-01
TWI476834B (zh) 2015-03-11
KR20100106501A (ko) 2010-10-01
US20090163035A1 (en) 2009-06-25
WO2009085564A2 (en) 2009-07-09
WO2009085564A4 (en) 2009-11-26

Similar Documents

Publication Publication Date Title
CN102007570B (zh) 用高蚀刻速率抗蚀剂掩膜进行蚀刻
CN101595551B (zh) 临界尺寸减小及粗糙度控制
CN101523567B (zh) 去氟化工艺
US7772122B2 (en) Sidewall forming processes
TWI357094B (en) Reduction of feature critical dimensions
CN100543946C (zh) 蚀刻掩模特征临界尺寸的减小
US8282847B2 (en) Photoresist double patterning
CN101779276B (zh) 掩模修整
KR20070100420A (ko) 다중 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법
KR20090009312A (ko) 피치 감소
KR20080109762A (ko) 무한 선택적 포토레지스트 마스크 식각
TWI405265B (zh) 均勻控制的蝕刻
US8361564B2 (en) Protective layer for implant photoresist
JP2007503728A (ja) 改良されたバイレイヤフォトレジストパターンを提供する方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant