KR20090009312A - 피치 감소 - Google Patents

피치 감소 Download PDF

Info

Publication number
KR20090009312A
KR20090009312A KR1020087030006A KR20087030006A KR20090009312A KR 20090009312 A KR20090009312 A KR 20090009312A KR 1020087030006 A KR1020087030006 A KR 1020087030006A KR 20087030006 A KR20087030006 A KR 20087030006A KR 20090009312 A KR20090009312 A KR 20090009312A
Authority
KR
South Korea
Prior art keywords
layer
sacrificial
forming
features
etch
Prior art date
Application number
KR1020087030006A
Other languages
English (en)
Other versions
KR101353239B1 (ko
Inventor
지쑹 후앙
제프리 마크스
에스 엠 레자 사드자디
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20090009312A publication Critical patent/KR20090009312A/ko
Application granted granted Critical
Publication of KR101353239B1 publication Critical patent/KR101353239B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

식각 층에 피쳐들을 제공하는 방법이 제공된다. 식각층 상부에 희생 피쳐들을 갖는 희생 패턴층이 형성된다. 적어도 2 사이클의 측벽 형성 공정을 포함하여, 희생 피쳐들에 등각 (conformal) 측벽들이 형성되며, 각각의 사이클은 측벽 증착 단계 및 측벽 프로파일 정형화 단계를 포함한다. 등각 측벽들 사이의 희생 패턴층의 부분들이 제거되어, 희생 패턴층의 부분들이 선택적으로 제거된 등각 측벽들 사이에 갭들을 갖는 등각 측벽들을 남긴다. 식각 마스크로서 등각 측벽들을 사용하여 식각층에 피쳐들이 식각되는데, 여기서 식각층의 피쳐들은 희생 패턴층의 부분들이 선택적으로 제거되는 등각 측벽들 사이의 갭들을 통하여 식각된다.
등각 측벽, 측벽 증착 단계, 측벽 프로파일 정형화 단계, 희생 패턴층

Description

피치 감소{PITCH REDUCTION}
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 처리 동안, 반도체 디바이스의 피쳐들은 주지된 패터닝 공정 및 식각 공정을 사용하여 웨이퍼에 정의된다. 이러한 공정들에 있어서, 포토레지스트 (PR) 재료는 웨이퍼 상에 증착된 후 레티클에 의해 필터링된 광에 노광된다. 레티클은 그 레티클을 통한 광 전파를 차단하는 전형적인 피쳐 형상들로 패터닝된 유리판이다.
레티클을 통과한 후, 광은 포토레지스트 재료의 표면과 접촉한다. 광은 현상제가 포토레지스트 재료의 일부를 제거할 수 있도록 포토레지스트 재료의 화학적 조성을 변화시킨다. 포지티브 포토레지스트 재료의 경우, 노광된 영역이 제거되고, 네가티브 포토레지스트 재료의 경우 노광되지 않은 영역이 제거된다. 그 후, 웨이퍼는 포토레지스트 재료에 의해 보호되지 않은 영역들로부터 하부의 재료를 제거하도록 식각됨으로써, 웨이퍼에 원하는 피쳐들이 정의된다.
포토레지스트의 다양한 종류가 알려져 있다. 포토레지스트 패턴은 가장 작은 피쳐의 폭일 수 있는 임계 치수 (CD) 를 갖는다. 파장에 의존하는 광학적 특성으로 인해, 장파장 광에 의해 노광된 포토레지스트는 이론적으로 더 큰 최소 임계 치수를 갖는다. 피쳐들은 포토레지스트 패턴을 통해 식각된다. 이상적으로, 피쳐들의 CD (피쳐들의 폭) 는 포토레지스트의 피쳐의 CD 와 동등하다. 실제, 피쳐의 CD 는 패시팅, 포토레지스트의 침식 또는 언더컷으로 인해 포토레지스트의 CD 보다 더 클 수도 있다. 또한, 피쳐는 테이퍼되는데, 여기서 피쳐의 CD는 적어도 포토레지스트의 CD 만큼 크지만, 피쳐 테이퍼들은 피쳐 저부 근처에서 더 작은 폭을 갖는다. 이러한 테이퍼링은 신뢰할 수 없는 피쳐들을 제공할 수도 있다.
피쳐들에 더 작은 CD를 제공하기 위하여, 단파장 광을 사용하여 형성된 피쳐들이 추구되고 있다. 193㎚ 포토레지스트는 193㎚ 광에 의해 노광된다. 위상 시프트 레티클 및 다른 기술을 이용하여, 193㎚ 포토레지스트에 의해 90-100㎚ CD 포토레지스트 패턴이 형성될 수도 있다. 이것은 피쳐에 90-100㎚ 의 CD를 제공할 수 있게 된다. 157㎚ 포토레지스트는 157㎚ 광에 의해 노광된다. 위상 시프트 레티클 및 다른 기술을 이용하여, 서브 90㎚ CD 포토레지스트 패턴이 형성될 수 있다. 이것은 피쳐에 서브 90㎚ CD 를 제공할 수 있게 된다.
단파장 포토레지스트의 사용은 장파장을 사용하는 포토레지스트에 비하여 부가적인 문제점들을 제공할 수도 있다. 이론적 한계에 근접한 CD를 획득하기 위해서는, 리소그라피 장치가 더 정밀해야 하는데, 이는 보다 고가의 리소그라피 장비를 요구하게 된다. 현재 193㎚ 포토레지스트 및 157㎚ 포토레지스트는 장파장 포토레지스트만큼 높은 선택도를 갖지 않을 수도 있고 플라즈마 식각 조건 하에서 더 쉽게 변형될 수도 있다.
메모리 디바이스의 형성과 같은 도전층의 식각에 있어서, 디바이스 밀도를 증가시키는 것이 바람직하다. 그러한 메모리 디바이스는 메모리 어레이가 위치되는 어레이 영역 또는 셀 영역과, 메모리 어레이들을 제어하기 위해 로직 디바이스들이 배치되는 주변 영역 또는 로직 영역을 가질 수도 있다. 일반적으로, 주변 영역 또는 로직 영역의 디바이스들의 밀도가 어레이 영역 또는 셀 영역의 디바이스 밀도보다 더 낮은 것이 바람직하다.
상기한 바를 달성하기 위해 그리고 본 발명의 목적에 따라, 식각층에 피쳐들을 제공하는 방법이 제공된다. 희생 피쳐들을 갖는 희생 패턴층은 식각층 상부에 제공된다. 적어도 2 사이클의 측벽 형성 공정을 포함하여, 희생 피쳐들에 등각 측벽들이 형성되며, 각각의 사이클은 측벽 증착 단계와 측벽 프로파일 정형화 단계를 포함한다. 등각 측벽들 사이에 희생 패턴층의 부분들이 제거되어, 희생 패턴층의 부분들이 선택적으로 제거된 등각 측벽들 사이에 갭들을 갖는 등각 측벽들을 남긴다. 식각 마스크로서 등각 측벽들을 사용하여 식각층에 피쳐들이 식각되는데, 여기서 식각층의 피쳐들은 희생 패턴층의 부분들이 선택적으로 제거된 등각 측벽들 사이의 갭들을 통하여 식각된다.
본 발명의 다른 양태에 있어서, 식각층에 피쳐들을 제공하는 방법이 제공된다. 희생 피쳐들을 갖는 희생 패턴층이 식각층 상부에 제공되는데, 여기서 희생 패턴층은 어레이 영역과 로직 영역을 정의한다. 희생 패턴층의 로직 영역은 커버되며, 어레이 영역을 정의하는 희생 패턴층의 부분들은 노출된다. 적어도 2 사이클의 측벽 형성 공정을 포함하여, 등각 측벽들이 희생 피쳐들에 형성되며, 각 사이클은, 증착 가스를 제공하는 단계, 증착 가스로부터 플라즈마를 형성하는 단계, 및 증착 가스의 흐름을 정지시키는 단계를 포함하는 측벽 증착 단계와, 증착 가스와 상이한 프로파일 정형화 가스를 제공하는 단계, 프로파일 정형화 가스로부터 플라즈마를 형성하는 단계, 및 프로파일 정형화 가스의 흐름을 정지시키는 단계를 포함하는 측벽 프로파일 정형화 단계를 포함한다. 등각 측벽들 사이의 희생 패턴층의 노출된 부분들이 선택적으로 제거되어, 희생 패턴층의 부분들이 선택적으로 제거된 등각 측벽들 사이에 갭들을 갖는 등각 측벽들을 남긴다. 희생 패턴층의 로직 영역은 노출된다. 식각 마스크로서 등각 측벽들을 사용하여 식각층에 피쳐들이 식각되는데, 여기서 식각층의 피쳐들은 희생 패턴층의 부분들이 선택적으로 제거된 등각 측벽들 사이의 갭들을 통하여 식각된다.
본 발명의 다른 양태에 있어서, 식각층에 피쳐들을 형성하는 장치가 제공된다. 플라즈마 처리 챔버가 제공된다. 플라즈마 처리 챔버는 플라즈마 처리 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 처리 챔버 인클로저 내부에서 기판을 지지하기 위한 기판 지지체, 플라즈마 처리 챔버 인클로저 내의 압력을 조정하기 위한 압력 조정기, 플라즈마를 유지하기 위해 플라즈마 처리 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극, 플라즈마 처리 챔버 인클로저에 가스를 제공하기 위한 가스 유입구, 및 플라즈마 처리 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함한다. 가스 소스는 가스 유입구와 유체 연결된다. 가스 소스는 측벽 증착 가스 소스, 측벽 프로파일 정형화 가스 소스, 희생층 제거 가스 소스, 및 식각층 식각 가스 소스를 포함한다. 제어기는 가스 소스와 적어도 하나의 전극에 제어가능하게 연결된다. 제어기는 적어도 하나의 프로세서와 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독 가능 매체는, 식각층 상부에 희생 피쳐들을 가지며, 어레이 영역과 로직 영역을 정의하는 희생 패턴층을 형성하기 위한 컴퓨터 판독가능 코드와, 적어도 2 사이클의 측벽 형성 공정을 포함하는, 희생 피쳐들에 등각 측벽들을 형성하기 위한 컴퓨터 판독 가능코드를 포함하며, 각각의 사이클은, 증착 가스를 제공하기 위한 컴퓨터 판독가능 코드, 증착 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 증착 가스의 흐름을 정지시키기 위한 컴퓨터 판독 가능 코드를 포함하는 측벽 증착 단계를 수행하기 위한 컴퓨터 판독가능 코드와, 증착 가스와 상이한 프로파일 정형화 가스를 제공하기 위한 컴퓨터 판독가능 코드, 프로파일 정형화 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 프로파일 정형화 가스의 흐름을 정지시키기 위한 컴퓨터 판독가능 코드를 포함하는 측벽 프로파일 정형화 단계를 제공하기 위한 컴퓨터 판독가능 코드를 포함하며, 또한 컴퓨터 판독 가능 매체는, 등각 측벽들 사이에 희생 패턴층의 부분들을 선택적으로 제거하여, 희생 패턴층의 부분들이 선택적으로 제거된 등각 측벽들 사이에 갭들을 갖는 등각 측벽들을 남기기 위한 컴퓨터 판독가능 코드와, 식각 마스크로서 등각 측벽들을 사용하여 식각층에 피쳐들을 식각하기 위한 컴퓨터 판독가능 코드를 포함하는데, 여기서 식각층의 피쳐들은 희생 패턴층의 부분들이 선택적으로 제거되는 등각 측벽들 사이의 갭들을 통하여 식각된다.
본 발명의 이러한 특징 및 다른 특징들은 이하 발명의 상세한 설명에서 다음의 도면들과 결합하여 더 상세하게 설명될 것이다.
본 발명은 한정이 아닌 예시로서 설명되는 것이며, 첨부 도면의 도에 있어서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 도면에서,
도 1은 본 발명의 일 실시형태에 사용될 수 있는 공정의 플로우 챠트이다.
도 2a 내지 도 2i는 본 발명의 일 실시형태에 따라 공정처리된 스택의 개략적인 단면도 및 상면도이다.
도 3은 측벽 형성 단계의 보다 상세한 플로우이다.
도 4는 본 발명의 실행 시 사용될 수 있는 플라즈마 처리 챔버의 개략도이다.
도 5a 및 도 5b는 본 발명의 실시형태에 사용되는 제어기를 구현하기에 적합한 컴퓨터 시스템을 도시한다.
도 6은 CD를 더욱 감소시키기 위해 공정을 반복하는 본 발명의 다른 실시형태의 플로우 챠트이다.
도 7a 내지 도 7l은 도 6의 실시형태에 따라 공정처리된 스택의 개략적인 단면도 및 상면도이다.
이하, 첨부 도면에 도시된 바와 같은 본 발명의 몇몇 바람직한 실시형태들을 참조하여 본 발명이 상세하게 설명될 것이다. 다음의 설명에서, 다수의 특정 상세가 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이러한 특 정 상세의 일부 또는 전부 없이도 본 발명이 실시될 수 있음은 당업자에게 자명할 것이다. 다른 예시에서, 본 발명을 불필요하게 모호하게 하지 않도록 하기 위하여, 주지된 공정 단계들 및/또는 구조물에 대해서는 상세하게 설명되지 않는다.
이해를 돕기 위해, 도 1은 본 발명의 일 실시형태에 사용될 수 있는 공정의 플로우 챠트이다. 희생층은 식각층 상부에 형성된다 (단계 104). 도 2a는 식각층 (208) 상부에 형성된 희생층 (212) 의 단면도로서, 식각층 (208) 은 기판 (204) 상부에 형성되어 스택 (200) 을 형성한다. 이 실시예에 있어서, 기판 (204) 은 실리콘 웨이퍼이고, 희생층 (212) 은 비정질 탄소와 같은 하드 마스크 재료이며, 식각층 (208) 은 Si 과 같은 도전체 재료의 식각을 위해 하드 마스크를 형성할 수 있는 SiO2 또는 SiN 과 같은 유전체 재료이다.
도 2a에 도시된 바와 같이, 마스크 (214) 는 희생층 상부에 형성된다 (단계 108). 바람직하게, 마스크 (214) 는 포토레지스트 재료로 이루어진다. 이 실시예에 있어서, 마스크는 193㎚ 포토레지스트 재료이다. 기판 (204) 은 처리 챔버 내에 배치된다.
도 4는 이 실시형태에 사용될 수 있는 처리 챔버 (400) 의 개략도이다. 플라즈마 처리 챔버 (400) 는 한정링들 (402), 상부 전극 (404), 하부 전극 (408), 가스 소스 (410), 및 배출 펌프 (420) 를 포함한다. 가스 소스 (410) 는 축소 증착 가스 소스 (412) 와 축소 프로파일 가스 소스 (416) 를 포함한다. 가스 소스는 식각 가스 소스 (418) 및 스트립 가스 소스 (422) 와 같은 추가 가스 소스 를 포함하여, 식각, 스트립 및 다른 공정들이 동일 챔버 내에서 수행되도록 할 수 있다. 플라즈마 처리 챔버 (400) 내에서, 기판 (204) 은 하부 전극 (408) 상에 위치된다. 하부 전극 (408) 은 기판 (204) 을 유지하기 위해 적당한 기판 척킹 메카니즘 (예를 들어, 정전기, 기계적 클램핑 등) 과 통합된다. 반응기 상부 (428) 는 하부 전극 (408) 바로 반대쪽에 배치된 상부 전극 (404) 과 통합된다. 상부 전극 (404), 하부 전극 (408) 및 한정 링들 (402) 은 한정된 플라즈마 체적 (440) 을 정의한다. 가스는 가스 소스 (410) 에 의해 한정된 플라즈마 체적에 공급되고, 배출 펌프 (420) 에 의해 한정 링들 (402) 및 배출구를 통해 한정된 플라즈마 체적으로부터 배출된다. 제1 RF 소스 (444) 는 상부 전극 (404) 에 전기적으로 연결된다. 제2 RF 소스 (448) 는 하부 전극 (408) 에 전기적으로 연결된다. 챔버 벽 (452) 은 한정 링들 (402), 상부 전극 (404), 및 하부 전극 (408) 을 둘러싼다. 제1 RF 소스 (444) 및 제2 RF 소스 (448) 양자는 27MHz 전원 및 2MHz 전원을 포함할 수도 있다. RF 전력을 전극에 연결하는 다른 조합이 가능하다. 미국 캘리포니아 프리몬트 소재 LAM Research CorporationTM 에 의해 제작되었으며, 본 발명의 바람직한 실시형태에서 사용될 수도 있는, Lam Research Corporation 의 이중 주파수 용량 (Dual Frequency Capacitive; DFC) 시스템의 경우, 27MHz 전원 및 2MHz 전원 양자가 하부 전극에 연결된 제2 RF 전원 (448) 을 구성하고, 상부 전극은 접지된다. 다른 실시형태에 있어서, RF 전원은 300MHz 까지의 주파수를 가질 수도 있다. 제어기 (435) 는 RF 소스 (444, 448), 배출 펌 프 (420) 및 가스 소스 (410) 에 제어가능하게 연결된다. DFC 시스템은 식각되는 층 (208) 이 실리콘 산화물 또는 유기 실리케이트 글래스와 같은 유전체층인 경우 사용될 수 있게 된다.
도 5a 및 도 5b 는 본 발명의 실시형태들에 사용된 제어기 (435) 를 구현하기에 적합한 컴퓨터 시스템 (1300) 을 도시한다. 도 5a는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 휴대 장치부터 대형 슈퍼 컴퓨터까지 미치는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310), 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 컴퓨터 시스템 (1300) 으로 및 컴퓨터 시스템 (1300) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 5b 는 컴퓨터 시스템 (1300) 의 블록도의 일 예이다. 다양한 서브 시스템이 시스템 버스 (1320) 에 부착된다. 프로세서 (들) (1322) (또한 중앙 처리 장치 또는 CPU로도 칭함) 은, 메모리 (1324) 를 포함하는 저장 디바이스에 연결된다. 메모리 (1324) 는 RAM (random access memory) 및 ROM (read only memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 단일 방향으로 CPU 에 전달하도록 하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 양 메모리들은 이하 설명되는 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (1326) 는 CPU (1322) 에 양방향으로 연결되는데; 그것은 부가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 1차 저장소보다 더 느린 (하드 디스크와 같은) 2차 저장 매체이다. 적절한 경우에, 고정 디스크 (1326) 내에 보존된 정보가 메모리 (1324) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것을 알 수 있다. 탈착가능 디스크 (1314) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
또한, CPU (1322) 는 디스플레이 (1304), 키보드 (1310), 마우스 (1312) 및 스피커 (1330) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 보이스 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 선택적으로, CPU (1322) 는 네트워크 인터페이스 (1340) 를 사용하여 또 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 그러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신했을 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력했을 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (1322) 상에서만 실행할 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가적으로, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행 하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수 있으며, 또는 컴퓨터 소프트웨어 기술의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 더 높은 레벨의 코드를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수 있다.
도 2b에 도시된 바와 같이, 마스크의 구조물이 박형으로 제작된다는 점에서 마스크는 트리밍된다 (단계 112). 트리밍 시간은 후속으로 형성되는 스페이서들이 원하는 위치에 배치되도록 조정된다. 마스크 트리밍에 대한 일 예의 레시피는 O2계 포토레지스트 트리밍 공정으로 압력이 400mTorr인 레시피를 사용한다. 2MHz의 주파수에서 200W가 제공된다. 02 1000sccm이 제공된다.
도 2c에 도시된 바와 같이, 희생층 피쳐들 (216) 이 희생층 (212) 에 식각된 다 (단계 116). 비정질 탄소 희생층을 식각하기 위한 일 예의 레시피는 40mTorr의 압력을 제공한다. 27MHz의 주파수에서 300W가 제공된다. 100 sccm O2 및 10 sccm SO2 가 제공된다. 희생 피쳐들의 프로파일 각도는 바람직하게, 후속 스페이서/핀 (fin) 피쳐들의 틸팅을 방지하도록 수직 내지 약간의 요각 프로파일을 갖는다. 측벽 스페이서들의 노출된 측면의 프로파일 각도는 프로파일 정형화 단계에 의해 결정되며, 이에 따라 일반적으로 약간 테이퍼되기 때문에, 테이퍼된 희생 피쳐는 희생층의 제거 후에 형성된 스페이서 피쳐들이 틸트된 것 처럼 보이게 한다.
그 후, 도 2d에 도시된 바와 같이, 마스크가 제거된다 (단계 120). 마스크는 희생층 피쳐들 (216) 의 식각 동안 제거될 수도 있고, 또는 바람직하게, 형성된 희생 재료들을 언더컷하지 않는 산소 애싱을 이용하여 후속 애싱 단계에 의해 제거될 수도 있다. 또한, 마스크는 희생 재료들에 대하여 비반응성인 습식 용액에 의해 제거될 수도 있다.
이 실시예에 있어서, 마스크 패턴은 메모리 어레이 칩을 형성하기 위한 것이다. 이 실시예에 있어서, 도트 라인 (218) 은 주변 로직 디바이스 패턴 (222) 과 같은 로직 디바이스용 영역과, 어레이 또는 셀 영역 (224) 용 나머지 칩 영역을 분리한다. 이 실시예에 있어서, 어레이 또는 셀 영역의 밀도를 증가시키는 것이 바람직한데, 이는 로직 또는 주변 영역의 밀도를 반드시 증가시키지 않고, 반복가능한 피쳐들을 제공한다. 이에 따라, 이 실시예에 있어서, 로직 영역은 커버 된다 (단계 124). I-라인 포토레지스트가 그 커버 (226) 를 형성하기 위해 사용된다. 이러한 유형의 커버는 낮은 해상도 커버일 수 있다. 바람직하게, 커버 (226) 는 원치 않는 스페이서가 이 커버의 에지를 따라 후속 공정들에서 형성되지 않도록 그 에지에서 수직면 대신에 경사면 (228) 을 갖는다.
도 2e에 도시된 바와 같이, 측벽 (230) 은 희생 피쳐들에 형성된다 (단계 128). 도 3은 희생 피쳐들에 측벽들을 형성하는 단계 (단계 128) 의 보다 상세한 플로우 챠트이다. 도 3에 도시된 바와 같이, 희생 피쳐들에 측벽들을 형성하는 단계는, 측벽 증착 단계 (단계 304) 및 측벽 프로파일 정형화 단계 (단계 308) 를 포함하는 복수 사이클의 순환 공정을 포함한다.
바람직하게, 측벽 증착 단계 (단계 304) 는 SiH4와, SiH2(CH3)2, SiCl4 와 같은 다른 Si 함유 가스 중 적어도 하나를 포함하는 증착 가스와 He, Ar, Ne, Kr, Xe 등과 같은 캐리어 가스들을 사용한다. 더 바람직하게, 증착 가스는 아르곤 또는 제논과 같은 캐리어 가스를 더 포함한다. 더 바람직하게, 증착 가스는 O2, N2, H2 또는 NH3와 같은 환원 첨가제 및 산화 첨가제 중 적어도 하나를 더 포함한다.
측벽 증착 단계 (단계 304) 의 일 예는 10sccm SiH4 및 1000sccm Ar의 흐름을 제공한다. 압력은 400mTorr로 설정된다. 기판은 20℃의 온도로 유지된다. 제2 RF 소스 (448) 는 27MHz 의 주파수에서 400W를 제공하고 2MHz 의 주파수에서 0W를 제공한다. 증착 단계 동안 증착 가스가 제공되고, 증착 가스가 플 라즈마로 변형된 후, 증착 가스가 정지된다.
바람직하게, 측벽 프로파일 정형화 단계는 증착 가스와 상이하며 CxFy, NF3, HBr 및 Cl2 중 적어도 하나를 포함하는 프로파일 정형화 가스를 사용한다. 더 바람직하게, 프로파일 정형화 가스는 아르곤 또는 제논과 같은 캐리어 가스를 더 포함한다. 더 바람직하게, 프로파일 정형화 가스는 O2, H2, N2 또는 NH3와 같은 산화 첨가제 및 환원 첨가제 중 적어도 하나를 더 포함한다.
측벽 프로파일 정형화 단계 (단계 308) 의 일 실시예는 100sccm CF4와 같은 할로겐 (즉, 불소, 브롬, 염소) 함유 가스를 제공한다. 이 실시예에 있어서, CF4는 프로파일 정형화 동안 제공되는 유일한 가스이다. 20mTorr 의 압력이 챔버에 제공된다. 제2 RF 소스 (448) 는 27MHz 의 주파수에서 600W를 제공하고 2MHz 주파수에서 0W를 제공한다. 프로파일 정형화 단계 동안 프로파일 정형화 가스가 제공되고, 프로파일 정형화 가스가 플라즈마로 변형된 후, 프로파일 정형화 가스가 정지된다.
바람직하게, 공정은 2 내지 20 사이클 사이에서 수행된다. 더 바람직하게, 공정은 3 내지 10 사이클 사이에서 수행된다. 복수 사이클에 걸친 증착 및 프로파일 정형화의 조합은 수직 측벽들을 형성하게 한다. 바람직하게, 수직 측벽들은 저부에서 상부까지 희생층 피쳐들의 저부와 88° 내지 90°사이의 각도를 이루는 측벽들이다.
바람직하게, 측벽들은 희생층 피쳐들 사이의 공간을 5 내지 90% 사이로 감소시킨다. 더 바람직하게, 축소 측벽들은 희생층 피쳐들 사이의 공간을 20 내지 70% 사이로 감소시킨다. 순환 사이클은 부가적인 증착 및/또는 정형화 단계들을 가질 수도 있고, 또는 다른 추가 단계들을 가질 수도 있다.
바람직하게, 측벽 증착 공정은 수평면을 따라 증착층을 형성하지 않는다. 이것은 측벽 증착 단계 동안 일부 재료를 증착시킴으로써 달성될 수도 있지만, 증착 후 프로파일 정형화 단계 동안 그러한 증착 재료가 수평면으로부터 제거되도록 함으로써 달성될 수도 있다. 수평면 상의 증착층 형성을 방지함으로써 희생층이 후속하여 제거되도록 한다. 커버 (226) 의 경사면 (228) 은 수직으로부터 충분히 기울어져 경사면 (228) 상의 측벽 형성을 방지한다. 바람직하게, 경사면 (228) 은 수평으로부터 80°미만으로 기울어지거나 수직으로부터 20°보다 크게 기울어진다.
도 2f에 도시된 바와 같이, 희생층의 노출된 부분이 제거되어, 희생층의 부분들이 제거된 측벽들 사이에 갭들 (240) 이 형성된다. (단계 132). 희생층의 제거는 측벽들 (230) 및 커버 (226) 에 대하여 희생층 재료를 선택적으로 제거할 수 있는 식각을 요구한다. 또한, 커버 (226) 는 여전히 잔류하는 부분을 충분히 커버하여 주변 영역들을 보호하도록 희생층보다 훨씬 두꺼워야 한다. 이 실시예에 있어서 이를 행할 수 있는 일 예의 레시피는 400mTorr의 압력을 제공한다. 27MHz의 주파수에서 200W가 제공된다. 2000sccm O2 가 제공된다.
도 2g에 도시된 바와 같이, 로직 영역 커버가 제거된다 (단계 136). 로직 영역 커버를 제거하기 위한 레시피는 20mTorr의 압력을 제공한다. 27MHz에서 200W가 제공된다. 200sccm O2가 제공된다. 또한, 그 커버는 습식 공정에서 선택적으로 제거될 수 있다.
도 2h에 도시된 바와 같이, 식각 마스크로서, 로직 디바이스 패턴들 (222) 을 형성하였던 이전에 커버되었던 희생층의 부분들과 측벽들 (230) 을 사용하여, 식각 피쳐들 (250) 이 식각층에 식각된다 (단계 140). 유전체층 (208) 식각용 종래의 식각 레시피가 사용된다.
도 2i에 도시된 바와 같이, 측벽들 및 이전에 커버되었된 희생층이 제거된다 (단계 144). 이것은 측벽들 및 희생층을 일 단계에서 제거하는 단일 단계로 달성될 수도 있고, 또는 일 단계에서 측벽들을 제거하고 다른 단계에서 희생층을 제거하는 복수의 단계로 달성될 수도 있다. 이 공정의 일 실시예는 할로겐 함유 플라즈마 (HBr, Cl2, NF3 등) 로 Si계 측벽들을 제거하고, O2, H2, N2 또는 NH3의 산화 또는 환원 플라즈마로 희생층 (비정질 탄소층 등) 을 제거한다.
반도체 디바이스의 형성을 완성하기 위해 추가 단계들이 제공될 수도 있다.
이 공정은 식각된 피쳐들에 종래의 식각 공정을 이용한 동일한 포토레지스트 마스크에 의한 피쳐들의 절반의 피치 및 절반의 CD를 제공한다. 이 공정은 단일 포토레지스트 마스크 및 단일 식각층 식각을 사용하여 피치를 절반으로 하도록 하며, 원래의 피쳐들에 대한 추가 피쳐들의 자기 정렬을 제공한다.
또한, 이 공정은 피쳐들이 동일한 CD를 갖지만 균일하게 이격될 수도 있고 또는 균일하게 이격되지 않을 수도 있으며, CD 감소 및 피치 배가가 요구되는 메모리 디바이스의 셀 또는 어레이부에서의 피치 및 CD를 감소시키면서, 피쳐들이 불규칙하고 CD 및 피치 감소가 중요하지 않고 방해가 되며 구형 (older generation) 리소그라피 방법의 사용에 의해 저비용 방식으로 패터닝될 수 있는, 메모리 디바이스의 주변 영역에서의 CD 및 피치를 유지한다.
측벽들은, (증착 단계 및 프로파일 정형화 단계를 제공하는) 가스 조절을 사용하여 등각으로 증착될 수 있으며, 측벽들을 제거하지 않고 희생층을 선택적으로 제거하도록 하고, 또한 측벽들에 대하여 식각층의 선택적 식각을 허용하며 식각층을 손상시키지 않고 측벽들을 선택적으로 제거하도록 하는 재료로 이루어진다. 바람직하게, 그러한 측벽들은 실리콘계 재료로서, 바람직하게는 실리콘이다. 가스 조절을 이용하여 측벽들을 형성하면, 측벽들이 100℃ 미만의 온도에서 형성되며, 이는 디바이스 손상을 감소시키고 포토레지스트 재료와 함께 작업하는 것을 가능하게 하여 커버 마스크, 희생층 또는 패터닝되는 층까지도 형성하게 한다.
상기 바람직한 실시형태의 일부 단계들은 생략될 수도 있고, 또는 CD 를 증가시키지 않고/않거나 피치를 증가시키지 않고 변경될 수도 있다. 바람직한 실시형태의 다른 단계들은 생략되거나 변경되어, 종래 공정들에 비해 CD를 더 감소시키고/시키거나 피치를 더 감소시키는 일 실시형태를 제공한다. 예를 들어, 본 발명의 다른 실시형태에 있어서, 포토레지스트 마스크는 희생층으로서 형성될 수도 있다. 이러한 실시형태에 있어서, 마스크는 포토레지스트 마스크 상부에 배치 되지 않는다. 대신, 포토레지스트 마스크가 트리밍된 후 측벽들이 포토레지스트 피쳐들에 형성된다. 셀 또는 어레이부의 포토레지스트 마스크가 제거된다. 그 후, 식각층은 잔류 측벽들을 통하여 식각된다. 포토레지스트 마스크가 배치되어 있는 별도의 희생층을 사용하면 우수한 결과를 제공하여 바람직함을 알 수 있다.
신형 (newer generation) 포토레지스트보다 더 견고할 수도 있는 구형 포토레지스트 마스크를 사용하도록 함으로써, 그리고 단일 마스크를 사용함으로써, 본 발명은 위글링 (wiggling) 을 감소시킨다. 또한, 구형 포토레지스트들은 희생층을 더 깊에 식각하게 하는 더 두꺼운 포토레지스트 마스크를 허용한다.
일 실시형태에 있어서, 상기 기술된 순서는 반복되어 마스크 피쳐들의 CD 및 피치를 훨씬 더 감소시킬 수 있다. 예를 들어, 원래의 피쳐들의 피치를 절반으로 감소시킨 후에, 획득된 절반 피치의 마스크가 희생 재료들의 층을 패터닝하기 위해 후속으로 사용될 수 있으며, 측벽 형성 및 희생층 제거 순서가 제거되어 원래의 피치의 ¼인 피쳐들을 생성할 수 있다. 그 순서는 원한다면 더욱 더 반복될 수도 있다.
도 6은 상기 공정을 반복하여 CD를 더 감소시키는 본 발명의 일 실시형태의 플로우 챠트이다. 제1 및 제2 희생층들이 형성된다. 도 7a는 상부에 식각층 (708) 이 배치되어 있는 웨이퍼와 같은 기판 (704) 의 단면도이다. 식각층 상부에 제1 희생층 (712) 및 제2 희생층 (716) 이 형성되며, 제1 희생층 (712) 과 제2 희생층 (716) 사이에 식각 정지층 (714) 이 배치된다 (단계 604). 제1 및 제2 희생층 (712, 716) 은 비정질 탄소과 같은 하드 마스크 재료로 이루어진다. 식각 정지층 (714) 은 SiO2, SiN, SiC와 같은 식각 정지 재료로 이루어진다.
제1 희생층에 희생 패턴층이 형성된다 (단계 608). 이 실시예에 있어서, 희생 패턴층을 형성하기 위해 이전의 실시형태에 기재된 공정과 유사한 공정이 사용될 수 있다. 포토레지스트 마스크와 같은 마스크 (720) 가 제1 희생층 (712) 상부에 형성된다. 도 7b에 도시된 바와 같이, 마스크 (720) 는 트리밍된다. 도 7c에 도시된 바와 같이, 제1 희생층 (712) 이 식각되어 제1 희생층 (712) 에 희생 패턴층이 형성된다. 도 7d에 도시된 바와 같이, 포토레지스트 마스크 (720) 가 제거된다. 로직 영역 상부에 커버 (726) 가 형성된다.
도 7e에 도시된 바와 같이, 희생 패턴층 (712) 의 희생 피쳐들에 등각 측벽들 (730) 이 형성된다 (단계 612). 등각 측벽들은 복수 사이클의 측벽 증착 단계 및 측벽 프로파일 정형화 단계를 포함하는 증착 공정에 의해 형성된다.
도 7f에 도시된 바와 같이, 노출되며 패턴층을 형성하는 제1 희생층의 부분들이 선택적으로 제거되어, 이전에 제1 희생층이 있었던 등각 측벽들 (730) 사이에 갭들 (740) 을 남긴다 (단계 616). 도 7g에 도시된 바와 같이, 상기 커버가 제거된다.
도 7h에 도시된 바와 같이, 피쳐들 (750) 은 식각 정지층 (714) 을 통해 제2 희생층 (716) 에 식각된다 (단계 620). 등각 측벽들 (730) 은 제2 희생층 (716) 과 상이한 재료로 이루어지기 때문에, 제2 희생층 (716) 은 등각 측벽들 (730) 에 대하여 선택적으로 제거될 수 있다.
도 7i에 도시된 바와 같이, 등각 측벽들이 제거된다 (단계 624). 커버는 로직 영역 상부에 형성된다. 제2 세트의 등각 측벽들 (754) 은 제2 희생층의 피쳐들에 형성된다 (단계 628). 이 실시예에 있어서, 제2 세트의 등각 측벽들 (754) 은 복수 사이클의 측벽 증착 단계 및 측벽 프로파일 정형화 단계를 포함하는 증착 공정에 의해 형성된다.
도 7j에 도시된 바와 같이, 노출된 제2 희생층의 부분들이 선택적으로 제거되어, 이전에 제2 희생층이 있었던 등각 측벽들 (754) 사이에 갭들 (758) 을 남긴다 (단계 632). 도 7k에 도시된 바와 같이, 로직 영역 상부의 커버가 제거된다. 도 7l에 도시된 바와 같이, 식각 피쳐들 (762) 이 식각층 (708) 에 식각된다 (단계 636). 측벽들 (754) 의 제거와 같은 다른 추가 공정이 수행될 수 있다 (단계 640).
다중 세트의 등각 측벽들을 사용하는 다른 실시형태들이 사용될 수도 있다. 예를 들어, 단일 희생층이 사용될 수도 있다. 제2 세트의 측벽들은 제1 세트의 측벽들의 측벽들 상에 형성될 수도 있는데, 여기서 제2 세트의 측벽들은 제1 세트의 측벽들과 상이한 재료로 이루어져, 제2 세트의 측벽들에 대하여 제1 세트의 측벽들이 선택적으로 제거되도록 한다.
상기 실시 형태 및 다른 가능한 실시형태는 다수 반복되어 단일 리소그라피 단계를 이용하여 CD를 더욱 감소시키도록 한다. 후속의 반복 각각은 이전의 반복과 자기 정렬되어, 각각의 반복이 리소그라피 단계를 요구하지 않으며, 이는 리 소그라피 공정의 필요한 정밀도를 감소시킨다.
본 발명은 몇몇 바람직한 실시형태들에 의해 설명되었지만, 본 발명의 범위 내에 포함되는 변경, 변형 및 다양한 치환의 등가물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 변경 방식이 존재할 수 있음을 주지하여야 한다. 이에 따라, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 포함하는 그러한 변경, 변형 및 다양한 치환의 등가물 모두를 포함하는 것으로서 의도된다.

Claims (17)

  1. 식각 층에 피쳐들을 제공하는 방법으로서,
    식각층 상부에 희생 피쳐들을 갖는 희생 패턴층을 형성하는 단계;
    상기 희생 피쳐들에 등각 (conformal) 측벽들을 형성하는 단계로서, 적어도 2 사이클의 측벽 형성 공정을 포함하고, 상기 사이클 각각은 측벽 증착 단계 및 측벽 프로파일 정형화 단계를 포함하는, 상기 등각 측벽들을 형성하는 단계;
    상기 등각 측벽들 사이의 상기 희생 패턴층의 부분들을 선택적으로 제거하여, 상기 희생 패턴층의 부분들이 선택적으로 제거된 상기 등각 측벽들 사이에 갭들을 갖는 상기 등각 측벽들을 남기는 단계; 및
    식각 마스크로서 상기 등각 측벽들을 사용하여 상기 식각층에 피쳐들을 식각하는 단계를 포함하고, 상기 식각층의 피쳐들은 상기 희생 패턴층의 부분들이 선택적으로 제거된 상기 등각 측벽들 사이의 상기 갭들을 통하여 식각되는, 식각층에 피쳐들을 제공하는 방법.
  2. 제 1 항에 있어서,
    상기 측벽 증착 단계는,
    증착 가스를 제공하는 단계;
    상기 증착 가스로부터 플라즈마를 형성하는 단계; 및
    상기 증착 가스의 흐름을 정지시키는 단계를 포함하는, 식각층에 피쳐들을 제공하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 측벽 프로파일 정형화 단계는,
    상기 증착 가스와 상이한 프로파일 정형화 가스를 제공하는 단계;
    상기 프로파일 정형화 가스로부터 플라즈마를 형성하는 단계; 및
    상기 프로파일 정형화 가스의 흐름을 정지시키는 단계를 포함하는, 식각층에 피쳐들을 제공하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 희생 패턴층을 형성하는 단계는,
    상기 식각층 상부에 희생층을 형성하는 단계;
    상기 희생층 상부에 패터닝된 마스크를 형성하는 단계; 및
    상기 희생층에 희생 피쳐들을 식각하는 단계를 포함하는, 식각층에 피쳐들을 제공하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 패터닝된 마스크는 포토레지스트 마스크이고,
    상기 희생 패턴층을 형성하는 단계는, 상기 포토레지스트 마스크를 트리밍하는 단계를 더 포함하는, 식각층에 피쳐들을 제공하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 희생 패턴층을 형성하는 단계는, 상기 희생층에 희생 피쳐들을 식각하는 단계 이후에 상기 포토레지스트 마스크를 제거하는 단계를 더 포함하는, 식각층에 피쳐들을 제공하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 희생 패턴층은 어레이 영역 및 로직 영역을 정의하고,
    상기 희생 패턴층을 형성하는 단계 이후에 상기 희생 패턴층의 상기 로직 영역을 커버하는 단계를 더 포함하며,
    상기 희생 패턴층의 부분들의 선택적 제거는, 상기 희생 패턴층의 노출된 부분들을 제거하는, 식각층에 피쳐들을 제공하는 방법.
  8. 제 7 항에 있어서,
    상기 희생 패턴층의 부분들을 선택적으로 제거한 후, 상기 희생 패턴층의 상기 로직 영역을 노출시키는 단계를 더 포함하는, 식각층에 피쳐들을 제공하는 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 희생 패턴층의 잔류 부분들 및 상기 등각 측벽들을 제거하는 단계를 더 포함하는, 식각층에 피쳐들을 제공하는 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 등각 측벽들은 증착 실리콘으로 이루어진, 식각층에 피쳐들을 제공하는 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 등각 측벽들은 수직 측벽들인, 식각층에 피쳐들을 제공하는 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 희생층은 비정질 탄소인, 식각층에 피쳐들을 제공하는 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 희생 패턴층을 형성하는 단계는,
    제1 희생층, 제2 희생층 및 식각 정지층의 스택을 형성하는 단계;
    상기 제1 희생층 상부에 패터닝된 마스크를 형성하는 단계;
    상기 제1 희생층에 희생 피쳐들을 식각하는 단계;
    상기 제1 희생층의 상기 희생 피쳐들에 등각 측벽들을 형성하는 단계;
    상기 등각 측벽들 사이의 상기 제1 희생층의 부분들을 선택적으로 제거하여, 상기 제1 희생층의 부분들이 제거된 상기 등각 측벽들 사이에 갭들을 갖는 상기 등 각 측벽들을 남기는 단계;
    상기 제2 희생층에 피쳐들을 식각하여 상기 희생 패턴층을 형성하는 단계; 및
    상기 등각 측벽들을 제거하는 단계를 포함하고,
    상기 스택을 형성하는 단계는,
    상기 식각층 상부에 상기 제2 희생층을 형성하는 단계;
    상기 제2 희생층 상부에 상기 식각 정지층을 형성하는 단계; 및
    상기 식각 정지층 상부에 상기 제1 희생층을 형성하는 단계를 포함하는, 식각층에 피쳐들을 제공하는 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 등각 측벽을 형성하는 단계는, 수평면을 따라 증착을 형성하지 않는, 식각층에 피쳐들을 제공하는 방법.
  15. 식각층에 피쳐들을 제공하는 방법으로서,
    식각층 상부에, 희생 피쳐들을 가지며 어레이 영역과 로직 영역을 정의하는 희생 패턴층을 형성하는 단계;
    상기 희생 패턴층의 상기 로직 영역을 커버하는 단계로서, 상기 어레이 영역을 정의하는 상기 희생 패턴층의 부분들은 노출되는, 상기 커버 단계;
    적어도 2 사이클의 측벽 형성 공정을 포함하여, 상기 희생 피쳐들에 등각 (conformal) 측벽들을 형성하는 단계;
    상기 등각 측벽들 사이에 상기 희생 패턴층의 노출된 부분들을 선택적으로 제거하여, 상기 희생 패턴층의 부분들이 선택적으로 제거된 상기 등각 측벽들 사이에 갭들을 갖는 상기 등각 측벽들을 남기는 단계;
    상기 희생 패턴층의 상기 로직 영역을 노출시키는 단계; 및
    식각 마스크로서 상기 등각 측벽들을 사용하여 상기 식각층에 피쳐들을 식각하는 단계로서, 상기 식각층의 피쳐들은 상기 희생 패턴층의 부분들이 선택적으로 제거된 상기 등각 측벽들 사이의 상기 갭들을 통하여 식각되는, 상기 식각 단계를 포함하고,
    상기 사이클 각각은,
    증착 가스를 제공하는 단계; 상기 증착 가스로부터 플라즈마를 형성하는 단계; 및 상기 증착 가스의 흐름을 정지시키는 단계를 포함하는, 측벽 증착 단계; 및
    상기 증착 가스와 상이한 프로파일 정형화 가스를 제공하는 단계; 상기 프로파일 정형화 가스로부터 플라즈마를 형성하는 단계; 및 상기 프로파일 정형화 가스의 흐름을 정지시키는 단계를 포함하는, 측벽 프로파일 정형화 단계를 포함하는, 식각층에 피쳐들을 제공하는 방법.
  16. 제 15 항에 있어서,
    상기 희생 패턴층을 형성하는 단계는,
    상기 식각층 상부에 희생층을 형성하는 단계;
    상기 희생층 상부에 포토레지스트 마스크를 형성하는 단계;
    상기 포토레지스트 마스크를 트리밍하는 단계;
    상기 희생층에 희생 피쳐들을 식각하는 단계; 및
    상기 포토레지스트 마스크를 제거하는 단계를 포함하는, 식각층에 피쳐들을 제공하는 방법.
  17. 식각층에 피쳐들을 형성하는 장치로서,
    플라즈마 처리 챔버 인클로저를 형성하는 챔버 벽; 상기 플라즈마 처리 챔버 인클로저 내부에서 기판을 지지하기 위한 기판 지지체; 상기 플라즈마 처리 챔버 인클로저 내의 압력을 조정하기 위한 압력 조정기; 플라즈마를 유지하기 위해 상기 플라즈마 처리 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극; 상기 플라즈마 처리 챔버 인클로저에 가스를 제공하기 위한 가스 유입구; 및 상기 플라즈마 처리 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는, 플라즈마 처리 챔버;
    상기 가스 유입구와 유체 연결되고; 측벽 증착 가스 소스; 측벽 프로파일 정형화 가스 소스; 희생층 제거 가스 소스; 및 식각층 식각 가스 소스를 포함하는, 가스 소스; 및
    상기 가스 소스 및 상기 적어도 하나의 적극에 제어가능하게 연결되고; 적어도 하나의 프로세서; 및 컴퓨터 판독가능 매체를 포함하는, 제어기를 포함하며,
    상기 컴퓨터 판독가능 매체는,
    식각층 상부에, 희생 피쳐들을 가지며 어레이 영역과 로직 영역을 정의하는 희생 패턴층을 형성하기 위한 컴퓨터 판독가능 코드;
    적어도 2 사이클의 측벽 형성 공정을 포함하여, 상기 희생 피쳐들에 등각 (conformal) 측벽들을 형성하기 위한 컴퓨터 판독 가능 코드;
    상기 등각 측벽들 사이의 상기 희생 패턴층의 부분들을 선택적으로 제거하여, 상기 희생 패턴층의 부분들이 선택적으로 제거된 상기 등각 측벽들 사이에 갭들을 갖는 상기 등각 측벽들을 남기기 위한 컴퓨터 판독가능 코드; 및
    식각 마스크로서 상기 등각 측벽들을 사용하여 상기 식각층에 피쳐들을 식각하기 위한 컴퓨터 판독가능 코드로서, 상기 식각층의 피쳐들은 상기 희생 패턴층의 부분들이 선택적으로 제거된 상기 등각 측벽들 사이의 상기 갭들을 통해 식각되는, 상기 식각층에 피쳐들을 식각하기 위한 컴퓨터 판독가능 코드를 포함하고,
    상기 사이클 각각은,
    증착 가스를 제공하기 위한 컴퓨터 판독가능 코드; 상기 증착 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드; 및 상기 증착 가스의 흐름을 정지시키기 위한 컴퓨터 판독가능 코드를 포함하는 측벽 증착 단계를 수행하기 위한 컴퓨터 판독가능 코드; 및
    상기 증착 가스와 상이한 프로파일 정형화 가스를 제공하기 위한 컴퓨터 판독가능 코드; 상기 프로파일 정형화 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드; 및 상기 프로파일 정형화 가스의 흐름을 정지시키기 위한 컴퓨터 판독 가능 코드를 포함하는, 측벽 프로파일 정형화 단계를 제공하기 위한 컴퓨터 판독가능 코드를 포함하는, 식각층에 피쳐들을 형성하는 장치.
KR1020087030006A 2006-05-10 2007-04-30 피치 감소 KR101353239B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/432,194 US7429533B2 (en) 2006-05-10 2006-05-10 Pitch reduction
US11/432,194 2006-05-10
PCT/US2007/010508 WO2007133442A1 (en) 2006-05-10 2007-04-30 Pitch reduction

Publications (2)

Publication Number Publication Date
KR20090009312A true KR20090009312A (ko) 2009-01-22
KR101353239B1 KR101353239B1 (ko) 2014-01-17

Family

ID=38596323

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087030006A KR101353239B1 (ko) 2006-05-10 2007-04-30 피치 감소

Country Status (7)

Country Link
US (1) US7429533B2 (ko)
EP (1) EP2018661A1 (ko)
JP (1) JP5048055B2 (ko)
KR (1) KR101353239B1 (ko)
CN (1) CN101496141B (ko)
TW (1) TWI419224B (ko)
WO (1) WO2007133442A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101508368B1 (ko) * 2013-03-01 2015-04-07 윈본드 일렉트로닉스 코포레이션 패터닝 방법 및 메모리 장치를 형성하는 방법

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271106B2 (en) * 2004-08-31 2007-09-18 Micron Technology, Inc. Critical dimension control for integrated circuits
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR20080012055A (ko) * 2006-08-02 2008-02-11 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US7914974B2 (en) * 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
US20080152823A1 (en) * 2006-12-20 2008-06-26 Lam Research Corporation Self-limiting plating method
US7794530B2 (en) * 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
US8980756B2 (en) * 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
KR20100106501A (ko) * 2007-12-21 2010-10-01 램 리써치 코포레이션 고 식각율 레지스트 마스크를 이용한 식각
CN101903977A (zh) * 2007-12-21 2010-12-01 朗姆研究公司 光刻胶两次图案化
KR101606377B1 (ko) 2007-12-21 2016-03-25 램 리써치 코포레이션 주입 포토레지스트를 위한 보호층
EP2245512B1 (en) 2008-01-29 2019-09-11 Brewer Science, Inc. On-track process for patterning hardmask by multiple dark field exposures
US7989307B2 (en) * 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP5224919B2 (ja) * 2008-06-10 2013-07-03 株式会社東芝 半導体装置の製造方法
US20110104901A1 (en) * 2008-06-13 2011-05-05 Tokyo Electron Limited Semiconductor device manufacturing method
US8409457B2 (en) * 2008-08-29 2013-04-02 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
JP2010087298A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
KR101045090B1 (ko) * 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US9640396B2 (en) * 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
US8138092B2 (en) * 2009-01-09 2012-03-20 Lam Research Corporation Spacer formation for array double patterning
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
KR20110064661A (ko) * 2009-12-08 2011-06-15 삼성전자주식회사 반도체소자의 제조방법
US8222140B2 (en) * 2009-12-23 2012-07-17 Intel Corporation Pitch division patterning techniques
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
JP5330440B2 (ja) * 2011-03-23 2013-10-30 株式会社東芝 半導体装置の製造方法
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8802571B2 (en) * 2011-07-28 2014-08-12 Lam Research Corporation Method of hard mask CD control by Ar sputtering
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9349595B2 (en) * 2012-07-11 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
CN103839781B (zh) * 2012-11-21 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
US9437479B2 (en) * 2013-11-19 2016-09-06 Applied Materials, Inc. Methods for forming an interconnect pattern on a substrate
JP6151215B2 (ja) * 2014-05-15 2017-06-21 東京エレクトロン株式会社 プラズマエッチング方法
KR102365159B1 (ko) * 2014-07-15 2022-02-18 삼성전자주식회사 커브된 터치 패널 및 이를 포함하는 표시 장치
US9184060B1 (en) * 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
KR102420150B1 (ko) 2015-08-19 2022-07-13 삼성전자주식회사 반도체 소자의 제조 방법
JP6748354B2 (ja) * 2015-09-18 2020-09-02 セントラル硝子株式会社 ドライエッチング方法及びドライエッチング剤
DE102017127124B4 (de) * 2017-09-29 2023-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Metallbearbeitung mit flexiblen Zwischenräumen, gebildet unter Verwendung einer Strukturierung mit selbstjustierenden Spacern
US10529617B2 (en) 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning
CN109860041B (zh) * 2018-12-28 2020-12-29 芯创智（北京）微电子有限公司 一种集成电路精密图形制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748237A (en) * 1980-09-05 1982-03-19 Nec Corp Manufacture of 2n doubling pattern
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
AU2002245124A1 (en) 2000-11-13 2002-07-24 Vram Technologies, Llc Sidewalls as semiconductor etch stop and diffusion barrier
US6835665B2 (en) * 2002-03-06 2004-12-28 Hitachi High-Technologies Corporation Etching method of hardly-etched material and semiconductor fabricating method and apparatus using the method
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
US20040161946A1 (en) * 2002-06-24 2004-08-19 Hsin-Yi Tsai Method for fluorocarbon film depositing
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US6902991B2 (en) * 2002-10-24 2005-06-07 Advanced Micro Devices, Inc. Semiconductor device having a thick strained silicon layer and method of its formation
JP2004193400A (ja) * 2002-12-12 2004-07-08 Toshiba Corp 半導体装置の製造方法及びフォトマスク
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7087532B2 (en) * 2004-09-30 2006-08-08 International Business Machines Corporation Formation of controlled sublithographic structures
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US20070026682A1 (en) * 2005-02-10 2007-02-01 Hochberg Michael J Method for advanced time-multiplexed etching
US20060249784A1 (en) * 2005-05-06 2006-11-09 International Business Machines Corporation Field effect transistor device including an array of channel elements and methods for forming
US7422775B2 (en) * 2005-05-17 2008-09-09 Applied Materials, Inc. Process for low temperature plasma deposition of an optical absorption layer and high speed optical annealing
US7696101B2 (en) * 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7390749B2 (en) 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101508368B1 (ko) * 2013-03-01 2015-04-07 윈본드 일렉트로닉스 코포레이션 패터닝 방법 및 메모리 장치를 형성하는 방법

Also Published As

Publication number Publication date
WO2007133442A1 (en) 2007-11-22
US20070264830A1 (en) 2007-11-15
US7429533B2 (en) 2008-09-30
TWI419224B (zh) 2013-12-11
EP2018661A1 (en) 2009-01-28
KR101353239B1 (ko) 2014-01-17
JP2009536787A (ja) 2009-10-15
TW200746296A (en) 2007-12-16
JP5048055B2 (ja) 2012-10-17
CN101496141B (zh) 2011-04-06
CN101496141A (zh) 2009-07-29

Similar Documents

Publication Publication Date Title
KR101353239B1 (ko) 피치 감소
KR101534883B1 (ko) 마스크 트리밍
KR101318976B1 (ko) 자기 정렬된 피치 감소
KR101184956B1 (ko) 다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법
TWI357094B (en) Reduction of feature critical dimensions
KR101442269B1 (ko) 무한 선택적 포토레지스트 마스크 식각
KR101274308B1 (ko) 임계 치수 감소 및 거칠기 제어
JP5165306B2 (ja) 多孔質低ｋ誘電体層内に特徴を形成するための装置
KR101711669B1 (ko) 측벽 형성 공정
US7977242B2 (en) Double mask self-aligned double patterning technology (SADPT) process
JP2008524851A (ja) エッチマスクの特徴部の限界寸法の低減
TWI433235B (zh) 利用抗反射層蝕刻的遮罩修整
KR20100106347A (ko) 산화물 스페이서를 이용한 피치 감소
KR20070116076A (ko) 에칭 프로세스를 위한 안정화된 포토레지스트 구조
KR20100106501A (ko) 고 식각율 레지스트 마스크를 이용한 식각
TWI405265B (zh) 均勻控制的蝕刻
US20070181530A1 (en) Reducing line edge roughness
KR20070046095A (ko) 유전층 에칭 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170103

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171229

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 6