CN101496141B - 在蚀刻层中提供特征的方法 - Google Patents

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Abstract

提供一种用于在蚀刻层提供特征的方法。在蚀刻层上提供具有牺牲特征的图案化牺牲层。在该牺牲特征内形成共形侧壁,其包括至少两个侧壁形成工艺循环,其中每个循环包括侧壁沉积阶段和侧壁轮廓成形阶段。将共形侧壁之间的图案化牺牲层部分去除,留下其间具有间隙的共形侧壁,在该间隙的图案化牺牲层部分被选择性去除。使用该共形侧壁作为蚀刻掩膜在该蚀刻层蚀刻特征,其中穿过共形侧壁之间的间隙在蚀刻层中蚀刻特征,在该间隙的该图案化牺牲层部分被选择性去除。

Description

在蚀刻层中提供特征的方法 
技术领域
本发明涉及半导体设备的形成。 
背景技术
半导体晶片处理过程中,采用已知的图案加工和蚀刻工艺在晶片上形成半导体设备的特征。在这些工艺中,光刻胶(PR)材料被沉积在晶片上,然后曝光于经中间掩膜(reticle)过滤的光线。该中间掩膜通常为玻璃面板,其形成有模板特征几何形状图案,该几何形状图案阻止光线穿过中间掩膜。 
当穿过中间掩膜后,光线接触光刻胶材料的表面。该光线改变曝光的光刻胶材料的化学组成,从而使显影剂能够去除部分光刻胶材料。在正型光刻胶材料的情况下,曝光区域被去除,而在负型光刻胶材料的情况下,未曝光区域被去除。其后,蚀刻该晶片以将不再受光刻胶材料保护区域下面的材料去除,并由此在晶片上设定所需特征。 
已知各种不同的光刻胶世代(generation)。光刻胶图案具有临界尺寸(CD),其为最小特征的宽度。由于基于波长的光特性,曝光于波长较长的光的光刻胶具有较大的理论最小临界尺寸。通过该光刻胶图案蚀刻出特征。理想地,特征的CD(特征的宽度)等于光刻胶的特征的CD。实践中,由于刻面(faceting)、光刻胶腐蚀、或底切,特征的CD可大于光刻胶的CD。该特征也可逐渐 变细(tapered),此时特征的CD至少与光刻胶的CD相当,但是该特征逐渐变细而接近特征底部时具有较小的宽度。如此的逐渐变细会提供不可靠的特征。 
为了提供具有较小CD的特征,正致力于用较短波长的光形成特征。193nm光刻胶由193nm的光曝光。使用相移中间掩膜及其它技术,采用193nm光刻胶可形成90-100nm的CD光刻胶图案。这可提供具有90-100nm的CD的特征。157nm光刻胶曝光于157nm的光线。使用相移中间掩膜及其它技术,可形成亚90nm的CD光刻胶图案。这将会提供具有亚90nm CD的特征。 
使用较短波长的光刻胶相比于使用较长波长的光刻胶会产生更多的问题。为了获得接近理论极限的CD,光刻仪器应该更精密,这将要求更昂贵的光刻装备。目前的193nm光刻胶与157nm光刻胶不具有与较长波长的光刻胶同样高的选择性,且在等离子蚀刻条件下更容易变形。 
在导电层蚀刻中,例如存储设备形成中,需要提高装置密度。该存储设备可具有存储器阵列所在的阵列或单元区域以及设置逻辑设备用以控制该存储器阵列的外围或逻辑区域。通常,希望外围或逻辑区域的设备密度低于阵列或单元区域的设备密度。 
发明内容
为了达到前述的且根据本发明的目的,提供在蚀刻层提供特征的方法。在蚀刻层上提供具有牺牲特征的图案化牺牲层(sacrificial patterned layer)。在牺牲特征中形成共形侧壁,包括至少两个侧壁形成工艺循环,其中每个循环包括侧壁沉积阶段和侧壁轮廓成形阶段。介于共形侧壁间的图案化牺牲层部分被去除,在该共形侧壁间图案化牺牲层部分被选择性去除之处给该共形侧壁留 下间隙。用共形侧壁作为蚀刻掩膜在蚀刻层中蚀刻特征,其中穿过共形侧壁之间的间隙在该蚀刻层蚀刻特征,该间隙处的图案化牺牲层部分被选择性去除。 
本发明的另一实施例提供用于在蚀刻层提供特征的方法。在蚀刻层上提供具有牺牲特征的图案化牺牲层,其中该图案化牺牲层限定阵列区域和逻辑区域。该图案化牺牲层的逻辑区域被覆盖,其中限定该阵列区域的图案化牺牲层部分未被覆盖。在该牺牲特征内形成共形侧壁,至少包括两个侧壁形成工艺循环,其中每个循环包括侧壁沉积阶段和侧壁轮廓成形阶段,该侧壁沉积阶段包括提供沉积气体,从该沉积气体形成等离子,以及停止该沉积气体流;该侧壁轮廓成形阶段包括提供不同于该沉积气体的轮廓成形气体,从该轮廓成形气体形成等离子,以及停止该轮廓成形气体流。在共形侧壁之间的未覆盖的图案化牺牲层部分被选择性去除,在该共形侧壁间图案化牺牲层部分被选择性去除之处给该共形侧壁留下间隙。露出该图案化牺牲层的逻辑区域。用该共形侧壁作为蚀刻掩膜,在该蚀刻层蚀刻特征,其中穿过该共形侧壁之间的间隙蚀刻该蚀刻层的特征,在该间隙处的该图案化牺牲层部分被选择性去除。 
本发明的另一实施例提供用于在蚀刻层中形成特征的装置。提供等离子处理室。该等离子处理室包括形成等离子处理室外壳的室壁,用于在该等离子处理室外壳内支撑基板的基板支撑件,用于调节该等离子处理室外壳内的压力的压力调节器,用于提供能量至该等离子处理室外壳内以维持等离子的至少一个电极,用于提供气体至该等离子处理室外壳的气体入口,以及用于从该等离子处理室外壳排出气体的气体出口。气体源与该气体入口流体相通。该气体源包括侧壁沉积气体源、侧壁轮廓成形气体源、牺牲层去除气体源以及蚀刻层蚀刻气体源。控制器以可控地方式连接至该气体源以及该至少一个电极。该控制器包括至少一个处理器以及计 算机可读介质。该计算机可读介质包括用于在蚀刻层上形成具有牺牲特征的图案化牺牲层的计算机可读代码,其中该图案化牺牲层限定阵列区域及逻辑区域,用于在该牺牲特征内形成共形侧壁的计算机可读代码,其包括至少两个侧壁形成工艺循环,其中每个循环包括用于执行侧壁沉积阶段的计算机可读代码以及用于提供侧壁轮廓成形阶段的计算机可读代码,该用于执行侧壁沉积阶段的计算机可读代码包括用于提供沉积气体的计算机可读代码,用于从该沉积气体形成等离子的计算机可读代码,以及用于停止该沉积气体流的计算机可读代码,用于提供侧壁轮廓成形阶段的计算机可读代码包括用于提供不同于该沉积气体的轮廓成形气体的计算机可读代码,用于从该轮廓成形气体形成等离子的计算机可读代码,以及用于停止该轮廓成形气体流的计算机可读代码,用于选择性去除介于共形侧壁之间的图案化牺牲层部分的计算机可读代码,在该共形侧壁间图案化牺牲层部分被选择性去除之处给该共形侧壁留下间隙,以及用于使用该共形侧壁作为蚀刻掩膜在该蚀刻层内蚀刻特征的计算机可读代码,其中穿过介于该共形侧壁之间的间隙蚀刻该蚀刻层内的特征,该间隙处的图案化牺牲层部分被选择性去除。 
下面将在本发明的具体描述部分结合相关附图,对本发明的这些及其它特征进行更加详细的描述。 
附图说明
在附图中本发明作为示例而不是作为限制进行描述,其中相似的标号指的是相似的元件,其中: 
图1为可用于本发明实施例的工艺的流程图。 
图2A-I是根据本发明实施例处理的堆栈(stack)的剖面示意图与俯视图。 
图3是形成侧壁的步骤的更加详细的流程。 
图4是可用于实施本发明的等离子处理室的示意图。 
图5A-B说明适于实现用于本发明实施例的控制器的计算机系统。 
图6是本发明另一实施例的流程图,其重复该工艺以进一步降低CD。 
图7A-L为根据图6的实施例处理的堆栈的剖面示意图与俯视图。 
具体实施方式
根据附图中描述的几个优选实施例,将对本发明进行详细描述。在随后的描述中,为了提供对本发明的彻底理解,提出了许多具体细节。然而,本领域技术人员应当明白,在没有某些或所有这些具体细节的情况下,本发明也可实施。在有的情况下,为了不对本发明造成不必要的混淆,没有对公知的工艺步骤和/或结构进行详细描述。 
为便于理解,图1为可用于本发明实施例的工艺的流程图。在蚀刻层上形成牺牲层(步骤104)。图2A为形成在蚀刻层208上的牺牲层212的剖面图,其在基板204上,形成堆栈200。在本示例中,该基板204为硅晶片,该牺牲层212为硬质掩膜材料,例如无定形碳,以及蚀刻层208为介电材料如SiO2或SiN,其可形成用于蚀刻导体材料如Si的硬质掩膜。 
如图2A所示,掩膜214形成在该牺牲层上(步骤108)。优选地,该掩膜214为光刻胶材料。在本示例中,该掩膜为193nm光刻胶材料。该基板204设在处理室内。 
图4是处理室400的示意图,其可用于本实施例。该等离子处理室400包括限制环402、上部电极404、下部电极408、气体源410及排气泵420。该气体源410包括收缩(shrink)沉积气体源412和收缩轮廓气体源416。该气体源可包括额外的气体源,例如蚀刻气体源418及剥离气体源422,以允许在同一室内进行蚀刻、剥离及其它工艺。在等离子处理室400内,该基板204位于该下部电极408上。该下部电极408结合用于夹持该基板204的合适的基板夹紧机制(如,静电、机械夹具等)。该反应器顶部428包含正对该下部电极408设置的上部电极404。该上部电极404、下部电极408以及限制环402形成了受限等离子容积440。气体由该气体源410供应至该受限等离子容积,并由排气泵420经过该限制环402和排气口从受限等离子容积排出。第一RF源444电连接至该上部电极404。第二RF源448电连接至该下部电极408。室壁452环绕该限制环402、该上部电极404和该下部电极408。该第一RF源444和该第二RF源448两者都可包含27MHz的电源和2MHz的电源。连接RF能量至该电极的不同组合都是可能的。就Fremont,California的LAM Research CorporationTM制造的,Lam Research Corporation的双频电容(DFC)系统而言,其可用于本发明的优选实施例,27MHz和2MHz的电源两者构成连接至该下部电极的第二RF电源448,且该上部电极接地。在其它实施例中,该RF电源可具有高达300MHz的频率。控制器435以可控方式连接至该RF源444、448、排气泵420和该气体源410。当待蚀刻的层208为介电层时,例如二氧化硅或有机硅酸盐玻璃,将使用该DFC系统。 
图5A和5B描述了计算机系统1300,其适于执行用于本发明实施例的控制器435。图5A显示该计算机系统的一个可能的物理形式。当然,该计算机系统可具有多个物理形式,从集成电路、印刷电路板以及小型手持式设备,到巨型超级计算机。计算机系统1300包括监视器1302、显示器1304、外壳1306、磁盘驱动器1308、键盘1310和鼠标1312。磁盘1314为用于与计算机系统1300互传数据的计算机刻度介质。 
图5B是计算机系统1300的框图的示例。连接至系统总线1320的是各种各样的子系统。处理器1322(也称为中央处理器或CPU)耦接至存储设备,包括存储器1324。存储器1324包括随机存取存储器(RAM)和只读存储器(ROM)。本领域公知,ROM用于单向传输数据和指令至CPU,而RAM通常用于以双向方式传输数据和指令。这类存储器均可包括下述任何合适的计算机可读介质。固定磁盘1326也双向耦接至CPU1322;其提供额外的数据存储容量,且也可包括下述任何计算机可读介质。固定磁盘1326可用于存储程序、数据等,且通常为比主存储器慢的辅助存储介质(例如硬盘)。可以认识到:在适当的情况下,保留在固定磁盘1326内的信息可以标准方式作为虚拟内存结合在内存1324中。可移动磁盘1314可采取下述任何计算机可读介质的形式。 
CPU 1322也耦接至各种输入/输出设备,例如显示器1304、键盘1310、鼠标1312和扬声器1330。通常,输入/输出设备可为下述任何一个:视频显示器、跟踪球、鼠标、键盘、麦克风、触控式显示器、转换读卡器、磁带或纸带阅读器、书写板、触针、语音或手写识别器、生物识别阅读器、或其它计算机。CPU 1322可选地可使用网络接口1340耦接至另一计算机或通信网络。利用这样的网络接口,可以预计,在执行上述方法步骤过程中,CPU可接收来自网络的信息,或者可输出信息至网络。而且,本发明的方法实施 例可在CPU 1322单独执行或者可在如Internet的网络上与共享该处理一部分的远程CPU一起执行。 
另外,本发明的实施例进一步涉及具有计算机可读介质的计算机存储产品,其上具有用于执行各种计算机执行操作的计算机代码。该介质和计算机代码可为针对本发明的目的特别设计并构建的,或者它们可为计算机软件领域的技术人员已知或可获得的。计算机可读介质的示例包括,但并不限于:磁性介质,例如硬盘、软盘及磁带;光介质,如CD-ROM及全息设备;磁光介质如可移动光盘;以及硬件设备,其特别配置为存储和执行程序代码,如专用集成电路(ASIC)、可编程的逻辑设备(PLD)以及ROM和RAM设备。计算机代码的示例包括机器代码,如由编译器生成的,以及包含高级代码的文件,其使用解释程序(interpreter)通过计算机执行。计算机可读介质也可为在载波中由计算机数据信号携带的计算机代码并且表示能够被处理器执行的指令序列。 
该掩膜被修整(trimmed)(步骤112),如图2B所示,在该步骤掩膜的结构变薄。调整修整时间,从而使随后要形成的隔板(spacer)设在所需的位置。用于修整该掩膜的示例制法为使用400mTorr压力的基于O2光刻胶修整工艺。在2MHz的频率下提供200瓦特。提供1000sccm的O2。 
将牺牲层特征216蚀刻入该牺牲层212(步骤116),如图2C所示。用于蚀刻无定形碳牺牲层制法示例为提供40mTorr的压力。在27MHz频率下提供300瓦特。提供100sccm O2和10sccm SO2。牺牲特征的齿形角优选具有垂直到略凹入的轮廓,以防止随后的隔板/鳍(fin)特征倾斜。由于该侧壁隔板的暴露侧的齿形角由轮廓成形阶段确定,因此通常稍微有点锥形(tapered),换句话说锥形的牺牲特征使得所得到的间隔基特征在去除牺牲层后看上去倾斜。 
然后去除该掩膜(步骤120),如图2D所示。该掩膜可在蚀刻该牺牲层特征216过程中去除,或者被随后的灰化步骤去除,该灰化步骤使用优选不会底切所形成的牺牲材料氧气灰化。同样可被去除的是对该牺牲材料不反应的湿溶液。 
在本示例中,该掩膜图案用于形成存储器阵列芯片。在本示例中,虚线218划分了用于逻辑设备例如外围逻辑设备图案222的区域,以及其余芯片用于阵列或单元区域224。在本示例中,在不必增加逻辑或外围区域的密度情况下,增加该阵列或单元区域的密度,其提供重复的特征。因此,在本示例中该逻辑区域被覆盖(步骤124)。采用I-line光刻胶建立该覆盖层(cover)226。这类覆盖层可为低分辨率覆盖层。优选地,该覆盖层226具有倾斜表面228,而不是在边缘的垂直表面,从而在随后的工艺中,不会沿该覆盖层的边缘形成不希望的隔板。 
在牺牲特征中形成侧壁230(步骤128),如图2E所示。图3是在牺牲特征中形成侧壁(步骤128)的更详细的流程图。如图3所示,在牺牲特征中形成侧壁包含多个循环工艺的循环,该工艺包括侧壁沉积阶段(步骤304)和侧壁轮廓成形阶段(步骤308)的。 
优选地,该侧壁沉积阶段(步骤304)使用沉积气体,该沉积气体至少包含SiH4及其它含Si气体(如SiH2(CH3)2、SiCl4等)的至少一个,以及如He、Ar、Ne、Kr、Xe等载气。更优选地,该沉积气体进一步包含载气,如氩气或氙气。更优选地,该沉积气体进一步至少包含氧化添加剂及还原添加剂的至少一个,例如O2、N2、H2或NH3。 
示例性的侧壁沉积阶段(步骤304)提供10sccm SiH4以及1000sccm Ar的气流。压力设定为400mTorr。该基板维持在20℃的温度。该第二RF源448在频率27MHz提供400瓦特以及在频率 2MHz提供0瓦特。在沉积阶段,提供沉积气体,该沉积气体被转换为等离子,然后停止该沉积气体。 
优选地,该侧壁轮廓成形阶段使用不同于该沉积气体的轮廓成形气体,其至少包含CxFy、NF3、HBr及Cl2的至少一个。更优选地,该轮廓成形气体进一步包含载气,如氩气和氙气。更优选地,该轮廓成形气体进一步至少包含氧化添加剂和还原添加剂的至少一个,例如O2、H2、N2或NH3。 
侧壁轮廓成形阶段(步骤308)的示例提供含卤素(即氟、溴、氯)气体,例如100sccm CF4。在本示例中,CF4是轮廓成形过程中提供的唯一气体。对该室提供20mTorr的压力。该第二RF源448在频率27MHz提供600瓦特,在2MHz提供0瓦特。在轮廓成形阶段,提供轮廓成形气体,该轮廓成形气体被转换为等离子,然后停止该轮廓成形气体。 
优选地,该工艺被执行2至20个循环。更优选地,该工艺被执行3至10个循环。在多个循环中的沉积和轮廓成形的组合使得垂直侧壁形成。优选地,该垂直侧壁从下到上形成与该牺牲层特征的底部成88°至90°角。 
优选地,该侧壁导致该牺牲层特征之间的间隔减少5-90%。更优选地,该收缩的侧壁导致该牺牲层特征之间的间隔减少20-70%。该周期性循环(cyclical cycle)可具有额外的沉积和/或成形阶段或可具有其它额外的阶段。 
优选地,该侧壁沉积工艺不会沿水平表面形成沉积层。这可通过在该侧壁沉积阶段允许某些材料沉积,接着在轮廓成形阶段将这些沉积的材料从水平表面去除而实现。通过防止沉积层形成在水平表面而允许随后去除牺牲层。该覆盖层226的倾斜表面228相 对于该垂直面足够倾斜,以防止侧壁形成在该倾斜表面228。优选地,该倾斜表面228相对于水平面小于80°或相对于垂直面大于20°。 
去除该牺牲层的未覆盖部分(步骤132),从而在侧壁之间形成间隙240,在该间隙的牺牲层部分被去除,如图2F所示。去除该牺牲层需要可相对于该侧壁230和该覆盖层226选择性去除该牺牲层材料的蚀刻。另外,该覆盖层226应该比该牺牲层厚得多,以便仍然留下足够的覆盖层以保护外围区域。在本例中能够做到这点的示例制法提供400mTorr的压力。在频率27MHz提供200瓦特。提供2000sccm的O2。 
去除该逻辑区域覆盖层(步骤136),如图2G所示。用于去除该逻辑区域覆盖层的制法提供20mTorr的压力。在27MHz提供200瓦特。提供200sccm的O2。此外,该覆盖层也可用湿法工艺去除。 
利用该侧壁230及先前覆盖的该牺牲层部分(其形成逻辑设备图案222)作为蚀刻掩膜,将蚀刻特征250蚀刻入该蚀刻层(步骤140),如图2H所示。使用用于蚀刻介电层208的传统蚀刻方法。 
去除该侧壁和先前覆盖的牺牲层(步骤144),如图2I所示。这点可用单步法完成,其在一个步骤将该侧壁与该牺牲层两者都去除,或者用多步法去除,其在一个步骤去除该侧壁,在另一步骤去除该牺牲层。该工艺的示例为在含卤素等离子(HBr、Cl2、NF3)中去除该Si基侧壁,以及在O2、H2、N2或NH3的氧化或还原等离子中去除该牺牲层(例如无定形碳层)。 
可提供额外的步骤以完成半导体设备的形成。 
本工艺提供具有采用传统蚀刻工艺使用同一光刻胶掩膜形成特征的一半CD以及一半节距的蚀刻特征。本工艺允许使用单个光刻胶掩膜和单个蚀刻层蚀刻以将该节距减半,同时提供额外的特征与原有特征的自对准。 
本工艺也允许减小在存储器设备的单元或阵列部分的CD和节距,在该部分这些特征具有相同的CD但可为或可不为均等间隔以及在该部分希望CD减小而节距加倍,同时保持该存储器设备的外围逻辑区域的CD和节距,在该区域这些特征不规则,以及在该区域CD和节距的减小并不重要而且更难处理,可通过使用老一代微影制程方法以低成本方式形成图案。 
该侧壁由这样的材料构成,该种材料可使用气体调制(提供沉积阶段和轮廓成形阶段)来共形沉积,以及允许选择性去除该牺牲层而不去除该侧壁,以及还允许相对于该侧壁选择性蚀刻该蚀刻层,以及允许选择性去除该侧壁而不损坏该蚀刻层。优选地,该侧壁为硅基材料,优选为硅。使用气体调制形成该侧壁允许在小于100℃的温度下形成该侧壁,这减少了设备损坏,并使得可能对光刻胶材料起作用以形成覆盖掩膜、牺牲层或者甚至作为待形成图案的层。 
上述优选实施例的某些步骤可省略或者改变,而不会增大CD/或增大该节距。该优选实施例的其它步骤可省略或改变,提供仍会相对于传统工艺减小该CD和/或减小节距的实施例。例如,在本发明的另一实施例中,光刻胶掩膜可用作牺牲层。在该实施例中,在该光刻胶掩膜上未设置掩膜。而是,该光刻胶掩膜被修整,然后在光刻胶特征内形成侧壁。去除该单元或阵列部分中的光刻胶掩膜。然后穿过该剩余的侧壁蚀刻该蚀刻层。已经发现,使用其上放有光刻胶掩膜的分开的牺牲层提供更好的效果,因此是优选的。 
通过允许使用比新一代光刻胶更硬的老一代光刻胶,以及通过使用单个掩膜,本发明允许减少弯曲(wiggling)。老一代的光刻胶也允许较厚的光刻胶掩膜,其允许更深地蚀刻该牺牲层。 
在一个实施例中,可重复上述程序以更进一步减小该掩膜特征的CD和节距。例如,将该原有特征的节距减小至一半后,得到的节距减半的掩膜可随后用于图案化该牺牲材料层,以及可去掉形成侧壁和去除牺牲层的程序以得到原有节距的1/4的特征。万一需要,该程序可再次重复。 
图6是重复该工艺以进一步减小该CD的本发明实施例的流程图。形成第一和第二牺牲层。图7A为其上设置有蚀刻层708的基板704(例如晶片)的剖面图。在该蚀刻层上形成第一牺牲层712和第二牺牲层716(步骤604),在该第一牺牲层712和该第二牺牲层716之间具有蚀刻停止层714。该第一和第二牺牲层712、716由硬质掩膜材料(例如无定形碳)构成。该蚀刻停止层714由蚀刻停止材料(如SiO2、SiN、SiC)构成。 
在该第一牺牲层上形成图案化牺牲层(步骤608)。在本示例中,可用与前面实施例所述的工艺类似的工艺形成该图案化牺牲层。在该第一牺牲层712上形成掩膜720,例如光刻胶掩膜。修整掩膜720,如图7B所示。蚀刻第一牺牲层712以在该第一牺牲层712形成图案化牺牲层,如图7C所示。去除光刻胶掩膜720,如图7D所示。在逻辑区域上形成覆盖层726。 
在该图案化牺牲层712的牺牲特征内形成共形侧壁730(步骤612),如图7E所示。该共形侧壁通过沉积工艺形成,该沉积工艺包括侧壁沉积阶段和侧壁轮廓成形阶段的多个循环。 
经曝光并形成该图案层的第一牺牲层部分被选择性去除,在该共形侧壁730之间牺牲层曾经所在处留下间隙740(步骤616),如图7F所示。如图7G所示,去除该覆盖层。 
通过该蚀刻停止层714将特征750蚀刻入该第二牺牲层708(步骤620),如图7H所示。由于该共形侧壁730是由不同于该第二牺牲层708的材料构成,该第二牺牲层708可相对于该共形侧壁730被选择性蚀刻。 
去除该共形侧壁(步骤624),如图7I所示。在该逻辑区域上形成覆盖层。在该第二牺牲层的特征内形成第二组共形侧壁754(步骤628)。在本示例中,该第二组共形侧壁754由沉积工艺形成,该沉积工艺包括侧壁沉积阶段和侧壁轮廓成形阶段的多个循环。 
选择性去除暴露的第二牺牲层部分,在该共形侧壁754之间牺牲层曾经所在处留下间隙758(步骤632),如图7J所示。将逻辑区域上的覆盖层去除,如图7K所示。将蚀刻特征762蚀刻入该蚀刻层708内(步骤636),如图7L所示。可执行进一步的处理如去除侧壁754(步骤640)。 
可使用利用多组共形侧壁的其他实施例。例如,可使用单个牺牲层。可在该第一组侧壁的侧壁上形成第二组侧壁,其中该第二组侧壁由不同于第一组侧壁的材料构成,其允许该第一组侧壁相对于该第二组侧壁选择性去除。 
上述实施例以及其它可能的实施例允许使用单个光刻步骤多次迭代以进一步减小CD。每个后续的迭代本身与先前的迭代一致,从而使每个迭代不需要光刻步骤,这降低了光刻工艺所需的精度。 
尽管已经就几个优选实施例对本发明进行了描述,但是存在多种落入本发明范围内的改变、修饰、置换及各种替换等同方式。还应当注意:存在多种实现本发明的方法和装置的替代方式。因此,随附的权利要求意欲被解释为包括所有落入本发明范围内的这些改变、修饰、排列及各种等效替换。 

Claims (17)

1.一种在蚀刻层中提供特征的方法,包括:
在蚀刻层上形成具有牺牲特征的图案化牺牲层;
在牺牲特征中形成共形侧壁,包括至少两个侧壁形成工艺循环,其中每个循环包括:
侧壁沉积阶段;和
侧壁轮廓成形阶段;
选择性去除介于共形侧壁间的部分图案化牺牲层,在该共形侧壁间图案化牺牲层部分被选择性去除之处给该共形侧壁留下间隙;以及
用共形侧壁作为蚀刻掩膜在蚀刻层中蚀刻特征,其中穿过共形侧壁之间的间隙在该蚀刻层中蚀刻特征,该间隙处的图案化牺牲层部分被选择性去除。
2.如权利要求1所述的方法,其中该侧壁沉积阶段包括:
提供沉积气体;
从该沉积气体形成等离子;以及
停止该沉积气体流。
3.如权利要求2所述的方法,其中该侧壁轮廓成形阶段包括:
提供不同于该沉积气体的轮廓成形气体;
从该轮廓成形气体形成等离子;以及
停止该轮廓成形气体流。 
4.如权利要求1-2中任一项所述的方法,其中该形成图案化牺牲层,包括:
在该蚀刻层上形成牺牲层;
在该牺牲层上形成图案化掩膜;以及
将牺牲特征蚀刻入该牺牲层。
5.如权利要求1-2中任一项所述的方法,其中该图案化掩膜为光刻胶掩膜,以及其中形成该图案化牺牲层进一步包括修整该光刻胶掩膜。
6.如权利要求1-2中任一项所述的方法,其中形成该图案化牺牲层进一步包括在将牺牲特征蚀刻入该牺牲层后去除该光刻胶掩膜。
7.如权利要求1-2中任一项所述的方法,其中该图案化牺牲层限定阵列区域和逻辑区域,进一步包括在形成该图案化牺牲层后,覆盖该图案化牺牲层的逻辑区域,其中该选择性去除部分图案化牺牲层去除未覆盖的图案化牺牲层部分。
8.如权利要求7所述的方法,进一步包括在选择性去除部分图案化牺牲层后,露出该图案化牺牲层的逻辑区域。
9.如权利要求1-2中任一项所述的方法,进一步包括去除该侧壁以及留下部分图案化牺牲层。
10.如权利要求1-2中任一项所述的方法,其中该侧壁由沉积的硅构成。
11.如权利要求1-2中任一项所述的方法,其中该侧壁为垂直侧壁。 
12.如权利要求1-2中任一项所述的方法,其中该牺牲层为无定形碳。
13.如权利要求1-2中任一项所述的方法,其中形成该图案化牺牲层包括:
形成第一牺牲层、第二牺牲层、以及蚀刻停止堆栈,包括:
在该蚀刻层上形成该第二牺牲层;
在该第二牺牲层上形成蚀刻停止层;以及
在该蚀刻停止层上形成该第一牺牲层;
在该第一牺牲层上形成图案化掩膜;
将牺牲特征蚀刻入该第一牺牲层;
在该第一牺牲层的牺牲特征中形成共形侧壁;
选择性去除介于该共形侧壁之间的部分第一牺牲层,在该共形侧壁间部分第一牺牲层被选择性去除之处给该共形侧壁留下间隙;
将特征蚀刻入该第二牺牲层以形成该图案化牺牲层;以及
去除该共形侧壁。
14.如权利要求1-2中任一项所述的方法,其中该形成共形侧壁不沿着水平表面形成沉积。
15.一种用于在蚀刻层中提供特征的方法,包括:
在蚀刻层上形成具有牺牲特征的图案化牺牲层,其中该图案化牺牲层限定阵列区域和逻辑区域; 
覆盖该图案化牺牲层的逻辑区域,其中限定该阵列区域的图案化牺牲层部分未被覆盖;
在该牺牲特征内形成共形侧壁,包括至少两个侧壁形成工艺循环,其中每个循环包括:
侧壁沉积阶段,包括:
提供沉积气体;
从该沉积气体形成等离子;以及
停止该沉积气体流;以及
侧壁轮廓成形阶段,包括:
提供不同于该沉积气体的轮廓成形气体;
从该轮廓成形气体形成等离子;以及
停止该轮廓成形气体流;
选择性去除在共形侧壁之间的未覆盖图案化牺牲层部分,在该共形侧壁间部分图案化牺牲层被选择性去除之处给该共形侧壁留下间隙;
露出该图案化牺牲层的逻辑区域;以及
用该共形侧壁作为蚀刻掩膜,在该蚀刻层中蚀刻特征,其中穿过该共形侧壁之间的间隙在该蚀刻层中蚀刻特征,在该间隙处的该图案化牺牲层部分被选择性去除。
16.如权利要求15所述的方法,其中形成该图案化牺牲层包括:
在该蚀刻层上形成牺牲层;
在该牺牲层上形成光刻胶掩膜;
修整该光刻胶掩膜;
将牺牲特征蚀刻入该牺牲层;以及 
去除该光刻胶掩膜。
17.一种用于在蚀刻层中形成特征的装置,包括:
等离子处理室,包括:
形成等离子处理室外壳的室壁;
用于在该等离子处理室外壳内支撑基板的基板支撑件;
用于调节该等离子处理室外壳内的压力的压力调节器;
用于提供能量至该等离子处理室外壳内以维持等离子的至少一个电极;
用于提供气体至该等离子处理室外壳的气体入口;以及
用于从该等离子处理室外壳排出气体的气体出口;与该气体入口流体相通的气体源,包括:
侧壁沉积气体源;
侧壁轮廓成形气体源;
牺牲层去除气体源;和
蚀刻层蚀刻气体源;以及
以可控方式连接至该气体源以及该至少一个电极的控制器,包括:
至少一个处理器;以及
计算机可读介质,包括: 
用于在蚀刻层上形成具有牺牲特征的图案化牺牲层的计算机可读代码,其中该图案化牺牲层限定阵列区域及逻辑区域;
用于在该牺牲特征内形成共形侧壁的计算机可读代码,包括至少两个侧壁形成工艺循环,其中每个循环包括:
用于执行侧壁沉积阶段的计算机可读代码,包括:
用于提供沉积气体的计算机可读代码;
用于从该沉积气体形成等离子的计算机可读代码;以及
用于停止该沉积气体流的计算机可读代码;以及
用于提供侧壁轮廓成形阶段的计算机可读代码,包括:
用于提供不同于该沉积气体的轮廓成形气体的计算机可读代码;
用于从该轮廓成形气体形成等离子的计算机可读代码;以及
用于停止该轮廓成形气体流的计算机可读代码;
用于选择性去除介于共形侧壁之间的部分图案化牺牲层,在该共形侧壁间部分图案化牺牲层被选择性去除之处给该共形侧壁留下间隙的计算机可读代码,该间隙处的图案化牺牲层部分被选择性去除;以及 
用于用该共形侧壁作为蚀刻掩膜在该蚀刻层内蚀刻特征的计算机可读代码,其中穿过介于该共形侧壁之间的间隙在该蚀刻层中蚀刻特征,该间隙处的图案化牺牲层部分被选择性去除。 
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271106B2 (en) * 2004-08-31 2007-09-18 Micron Technology, Inc. Critical dimension control for integrated circuits
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR20080012055A (ko) * 2006-08-02 2008-02-11 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US7914974B2 (en) * 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
US20080152823A1 (en) * 2006-12-20 2008-06-26 Lam Research Corporation Self-limiting plating method
US7794530B2 (en) * 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
US8980756B2 (en) 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
WO2009085598A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Photoresist double patterning
WO2009085564A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Etch with high etch rate resist mask
WO2009085694A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Protective layer for implant photoresist
EP2245512B1 (en) 2008-01-29 2019-09-11 Brewer Science, Inc. On-track process for patterning hardmask by multiple dark field exposures
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP5224919B2 (ja) * 2008-06-10 2013-07-03 株式会社東芝 半導体装置の製造方法
KR101203201B1 (ko) * 2008-06-13 2012-11-21 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
US8409457B2 (en) * 2008-08-29 2013-04-02 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
JP2010087298A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
KR101045090B1 (ko) 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
US8138092B2 (en) 2009-01-09 2012-03-20 Lam Research Corporation Spacer formation for array double patterning
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
KR20110064661A (ko) * 2009-12-08 2011-06-15 삼성전자주식회사 반도체소자의 제조방법
US8222140B2 (en) * 2009-12-23 2012-07-17 Intel Corporation Pitch division patterning techniques
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
JP5330440B2 (ja) * 2011-03-23 2013-10-30 株式会社東芝 半導体装置の製造方法
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8802571B2 (en) * 2011-07-28 2014-08-12 Lam Research Corporation Method of hard mask CD control by Ar sputtering
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9349595B2 (en) * 2012-07-11 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
CN103839781B (zh) * 2012-11-21 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
TWI487004B (zh) * 2013-03-01 2015-06-01 Winbond Electronics Corp 圖案化的方法及記憶體元件的形成方法
US9437479B2 (en) * 2013-11-19 2016-09-06 Applied Materials, Inc. Methods for forming an interconnect pattern on a substrate
JP6151215B2 (ja) * 2014-05-15 2017-06-21 東京エレクトロン株式会社 プラズマエッチング方法
KR102365159B1 (ko) * 2014-07-15 2022-02-18 삼성전자주식회사 커브된 터치 패널 및 이를 포함하는 표시 장치
US9184060B1 (en) * 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
KR102420150B1 (ko) 2015-08-19 2022-07-13 삼성전자주식회사 반도체 소자의 제조 방법
JP6748354B2 (ja) * 2015-09-18 2020-09-02 セントラル硝子株式会社 ドライエッチング方法及びドライエッチング剤
DE102017127124B4 (de) * 2017-09-29 2023-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Metallbearbeitung mit flexiblen Zwischenräumen, gebildet unter Verwendung einer Strukturierung mit selbstjustierenden Spacern
US10529617B2 (en) 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning
CN109860041B (zh) * 2018-12-28 2020-12-29 芯创智(北京)微电子有限公司 一种集成电路精密图形制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748237A (en) * 1980-09-05 1982-03-19 Nec Corp Manufacture of 2n doubling pattern
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
AU2002245124A1 (en) 2000-11-13 2002-07-24 Vram Technologies, Llc Sidewalls as semiconductor etch stop and diffusion barrier
US6835665B2 (en) * 2002-03-06 2004-12-28 Hitachi High-Technologies Corporation Etching method of hardly-etched material and semiconductor fabricating method and apparatus using the method
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
US20040161946A1 (en) * 2002-06-24 2004-08-19 Hsin-Yi Tsai Method for fluorocarbon film depositing
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US6902991B2 (en) * 2002-10-24 2005-06-07 Advanced Micro Devices, Inc. Semiconductor device having a thick strained silicon layer and method of its formation
JP2004193400A (ja) * 2002-12-12 2004-07-08 Toshiba Corp 半導体装置の製造方法及びフォトマスク
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7087532B2 (en) * 2004-09-30 2006-08-08 International Business Machines Corporation Formation of controlled sublithographic structures
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US20070026682A1 (en) * 2005-02-10 2007-02-01 Hochberg Michael J Method for advanced time-multiplexed etching
US20060249784A1 (en) * 2005-05-06 2006-11-09 International Business Machines Corporation Field effect transistor device including an array of channel elements and methods for forming
US7422775B2 (en) * 2005-05-17 2008-09-09 Applied Materials, Inc. Process for low temperature plasma deposition of an optical absorption layer and high speed optical annealing
US7696101B2 (en) * 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7390749B2 (en) 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction

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