JP2013191854A - エッチング中のラインエンドショートニングの低減 - Google Patents

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Abstract

【課題】エッチング層において特徴部をエッチングするための方法を提供する。
【解決手段】パターン形成済みフォトレジストマスクを、エッチング層上に提供し、線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するフォトレジストマスクを提供する。少なくとも一本のフォトレジスト線の上にポリマ層を配置し、フォトレジスト線の線端部４２０におけるポリマ層の厚さは、フォトレジスト線の側壁４２４におけるポリマ層の厚さより大きくする。フォトレジストマスクを介してエッチング層に特徴部をエッチングし、ラインエンドショートニング（ＬＥＳ）比を１以下とする。
【選択図】図４Ｄ

Description

［関連出願の説明］
本願は、出典を明記することで本願明細書の一部とする２００６年９月１４日提出のコータらによる米国特許出願第１１／５２１，８１０号「エッチング中のラインエンドショートニングの低減」の一部継続出願である。
本発明は、半導体デバイスの形成に関する。特に、本発明は、半導体デバイスの形成中にラインエンドショートニングを低減することに関する。
半導体ウェーハ処理中、半導体デバイスの特徴部は、周知のパターニング及びエッチングプロセスを使用してウェーハ内に定められる。こうしたプロセスでは、フォトレジスト（ＰＲ）材料をウェーハ上に堆積させ、その後、レチクルによりフィルタリングした光に露出する。レチクルは、一般には、光がレチクルを介して伝搬するのを遮断する理想的な特徴形状によりパターン形成されたガラス板である。
レチクル通過後、光は、フォトレジスト材料の表面に接する。光は、現像剤によりフォトレジスト材料の一部を除去できるように、フォトレジスト材料の化学組成を変化させる。ポジティブフォトレジスト材料の場合、露光領域が除去され、ネガティブフォトレジスト材料の場合、未露光領域が除去される。その後、ウェーハをエッチングして、フォトレジスト材料により保護されなくなった領域から下層材料を除去することにより、ウェーハ内に所望の特徴部を定める。
集積回路（ＩＣ）の最小特徴部サイズは、半導体ウェーハ処理の進歩の世代毎に縮小を続けている。トランジスタ及び金属線が小さくなり、互いの近くへ移動するに従って、以前は重要ではなかった三次変数が、ＩＣの設計及び製造を左右するようになっている。発生した問題の一つは「ラインエンドショートニング（ＬＥＳ）」である。図１Ａ及び１Ｂは、ラインエンドショートニング問題の一つを示している。ＬＥＳは、線の終端の実際のプリント位置と、意図（設計）された位置との間の差とされる。図１Ａは、上部拡散領域を下部拡散領域に電気的に結合するために使用されるゲート領域を形成し得る、左から右へ延びるポリシリコン線１２を備えたトランジスタ１０の設計を示す。
図１Ｂは、設計により生じた実際のプリント画像を、所望の設計を示す点線１６と共に示す。エッチングの影響及びフォトレジストのプルバックのため、相当な量のラインエンドショートニング１４が存在する。ＬＥＳ比は、図１Ｂを参照すると、（Ｙ−Ｙ1）／（Ｘ−Ｘ1）として定義し得ることになり、これは幅の減少に対する長さの減少の比であり、現在では、２より大きい。
図２Ａ及び２Ｂは、別のＬＥＳ問題を示している。図２Ａに示した設計は、アクティブソース２６及びドレーン２８間に幅Ｗ1 と、側壁２４と、線端部２２とを有するフォトレジスト線２０を有し得る。結果的に生じたプリント画像を図２Ｂに示す。結果的に生じた画像は、幅Ｗ2 と、側壁３２と、線端部３４とを有するフォトレジスト線３０を有する。設計線端部２２とプリント画像線端部３４との間の幅Ｗ3 は、漏電及びデバイスの故障を引き起こす隙間をソース２６とドレーン２８との間に発生させる。上述及び図２Ｂに図示したように、Ｗ3 におけるＬＥＳは、Ｗ1 とＷ2 との間の差に比べ遙かに大きい。そのため、ＬＥＳは、側壁２４と比較して、線端部２２において大きくなる。線に延長部を追加して、より長いフォトレジスト線をプリントしてもよいが、通常は、ＬＥＳを補う上で十分な余地がマスク設計に存在しないため不可能である。ＬＥＳ比は、（Ｗ1−Ｗ2）／（２Ｗ3 ）として定義し得る。
「ハンマーヘッド」を線端部に追加してＬＥＳを補う場合もあった。しかしながら、ハンマーヘッドは、ハンマーヘッドとポリシリコン線との間の橋絡を引き起こす可能性のある設計規則違反を発生させる恐れがある。この橋絡問題は、ハンマーヘッドとポリシリコン線との分離により軽減し得るが、分離により回路素子のサイズは増加し、これは半導体デバイスに集積可能な回路素子が少なくなることを意味する。更に、ハンマーヘッドの使用により、線幅の粗度が大きくなる恐れがある。
ＬＥＳは、デバイス性能の悪化、信頼性の低下、歩留まりの損失、デバイスにおける漏電、限界寸法（ＣＤ）の制限、他の関連する問題を発生させる場合がある。
上述したことを達成するため、及び本発明の目的により、エッチング層において特徴部をエッチングするための方法を提供する。パターン形成済みフォトレジストマスクを、エッチング層上に提供し、線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するフォトレジストマスクを提供する。少なくとも一本のフォトレジスト線の上にポリマ層を配置し、フォトレジスト線の線端部におけるポリマ層の厚さは、フォトレジスト線の側壁におけるポリマ層の厚さより大きくする。フォトレジストマスクを介してエッチング層に特徴部をエッチングし、ラインエンドショートニング（ＬＥＳ）比を１以下とする。
本発明の別の実施形態は、エッチング層において特徴をエッチングするための方法を提供する。パターン形成済みフォトレジストマスクを、エッチング層上に提供し、フォトレジストマスクは、線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有する。少なくとも一本のフォトレジスト線の上にポリマ層を配置し、これには堆積ガスを流動させるステップと、堆積ガスをプラズマに転換するステップと、堆積ガスを停止するステップとが含まれる。ポリマ層をトリミングして、フォトレジスト線の線端部におけるトリミング済みポリマ層の厚さを、フォトレジスト線の側壁におけるトリミング済みポリマ層の厚さより大きくし、これにはトリミングガスを流動させるステップと、トリミングガスをプラズマに転換するステップと、トリミングガスを停止するステップとが含まれる。フォトレジストマスクを介してエッチング層に特徴部をエッチングし、ラインエンドショートニング（ＬＥＳ）比を１以下とする。
本発明の別の実施形態では、線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するフォトレジストマスク下のエッチング層において特徴部をエッチングするための装置を提供する。プラズマ処理チャンバは、プラズマ処理チャンバ容器を形成するチャンバ壁と、プラズマ処理チャンバ容器内において基板を支持するための基板支持部と、プラズマ処理チャンバ容器内の圧力を調整するための圧力調整器と、プラズマを維持するためにプラズマ処理チャンバ容器に電力を提供するための少なくとも一個の電極と、プラズマ処理チャンバ容器内へガスを供給するためのガス入口と、プラズマ処理チャンバ容器からガスを排気するためのガス出口とを有する。ガス入口と流体連絡するガスソースは、ポリマ堆積ガスソースと、エッチング層エッチングガスソースとを含む。コントローラは、ガスソースと少なくとも一個の電極とに制御可能に接続され得る。コントローラは、少なくとも一個のプロセッサと、少なくとも一サイクルを有する、フォトレジスト線の側壁及び線端部の縮小を低減するためのコンピュータ読み取り可能なコードを含むコンピュータ読み取り可能な媒体とを備え、各サイクルは、線上にポリマを形成するために堆積ガスを供給して、線端部のポリマ量を側壁のポリマ量より大きくするコンピュータ読み取り可能なコードと、エッチング層をエッチングして、ラインエンドショートニング（ＬＥＳ）を１以下とするコンピュータ読み取り可能なコードと、フォトレジストマスクを除去するためのコンピュータ読み取り可能なコードと、を含む。
本発明の上記その他の特徴は、次の各図と併せて本発明の詳細な説明において以下更に詳しく説明する。
本発明は、同様の参照符号が同様の要素を表す以下の添付図面の各図において、限定ではなく一例として図示される。
ラインエンドショートニング問題の一つを示す説明図である。 ラインエンドショートニング問題の一つを示す説明図である。 別のラインエンドショートニング問題を示す説明図である。 別のラインエンドショートニング問題を示す説明図である。 本発明の実施形態において使用し得るプロセスの高レベルフローチャートである。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 ラインエンドショートニングを低減するステップの更に詳細なフローチャートである。 本発明を実現する際に使用し得るプラズマ処理チャンバの概略構成図である。 本発明の実施形態において使用されるコントローラを実現するのに適したコンピュータシステムを示す説明図である。 本発明の実施形態において使用されるコントローラを実現するのに適したコンピュータシステムを示す説明図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 本発明の実施形態により処理されたスタックの概略断面及び上面図である。 ラインエンドショートニングを低減するステップの別の更に詳細なフローチャートである。
以下、添付図面に示した幾つかの好適な実施形態を参照して本発明を説明する。以下の説明では、本発明の実施形態の完全な理解を提供するために、多数の具体的な詳細について述べる。しかしながら、こうした具体的な詳細の一部または全部が無くとも、本発明を実現可能であることは、当業者には理解されよう。また、周知の処理ステップ及び／または構造は、本発明を不必要に曖昧にしないため、詳細な説明を省略する。
理解を容易にするため、図３は、本発明の実施形態において使用し得るプロセスの高レベルフローチャートである。パターン形成済みフォトレジストマスクが提供される（ステップ３０４）。図４Ａは、基板４０４上のエッチング対象層４０８の概略断面図であり、エッチング対象層４０８上の下層４１０上にあるフォトレジスト特徴部４１４を備えたパターン形成済みフォトレジストマスク４１２によりスタック４００が形成される。パターン形成済みフォトレジストマスク４１２は、線端部４２０において終了する一対の側壁４２４を有した少なくとも一本のフォトレジスト線を有する。パターン形成済みフォトレジストマスクを提供するためには、まず、エッチング対象層上にフォトレジスト層を形成し得る。その後、フォトレジスト層のパターン形成を行うことで、フォトレジスト側壁と線端部とを備えたフォトレジスト線が形成される。フォトレジスト特徴部は、図示したように幅Ｗe を有し得る。
図４Ｂは、フォトレジストマスク４１２の上面図である。上述したように、リソグラフィ等の製造プロセスでは、プリント画像のＬＥＳが生じる。点線４１６は、フォトレジストマスク４１２に提供されたプリントパターンを示す。実際のエッチング画像は、図示したように、短縮された側壁４３及び線端部４３６を有し得る。
下層４１０は、任意の公知の有機層、無機層、または、金属層にしてよい。限定ではなく例示を目的として、下層は、反射防止層（ＡＲＬ）、裏面反射防止膜（ＢＡＲＣ）、誘電反射防止膜（ＤＡＲＣ）、アモルファスカーボン、ＳｉxＯy、ＳｉxＮy、ＳｉxＯyＮz 等のハードマスク、または他の任意の公知の下層にしてよい。
フォトレジストマスク上に被覆を配置し得る（ステップ３０８）。図５は、このステップの更に詳細なフローチャートである。図５に示したように、ＬＥＳの低減には、ポリマ層を堆積させるステップ５０４とポリマ層を硬化させるステップ５０８とを含む循環プロセスが少なくとも一サイクル含まれる。フォトレジスト線がポリマ層により被覆された後のスタックの断面図である図４Ｃに示した通り、フォトレジスト特徴部４１２間の間隔がポリマ層の被覆前のフォトレジスト特徴部の幅「Ｓe 」より小さい幅「Ｓp 」を有するように、フォトレジスト線をポリマ層により被覆または堆積させ得る。
図４Ｄは、フォトレジスト線がポリマ層２２６により被覆された状態にある図４Ｃのフォトレジストマスク４１２の上面図である。ポリマ層２２６は、フォトレジスト線を被覆して、エッチング中に線端部４２０及び側壁４２４を保護し、ＬＥＳ比が１以下になるようにする。被覆は、ＬＥＳを減少させて、フォトレジスト線の長さ及び幅を増加させる。収縮は側壁４２４よりも線端部４２０において大きな度合いで発生するため、図示したように、線端部４２０に堆積させるポリマの量ｙは、側壁４２４に堆積させるポリマの量ｘより大きくする。一実施形態において、線端部に堆積させる被覆の量は、側壁に堆積させる量の三倍程度にすることが好ましい。堆積させる被覆の量は、側壁の低減に対するＬＥＳ比が１未満になるように使用し得る。
ポリマは、炭素、水素、フッ素、またはその組み合わせを含有し得る。使用されるガスは、メタン（ＣＨ4 ）等の炭化水素、フルオロカーボン、ハイドロフルオロカーボン、ヘリウム、アルゴン、またはその組み合わせにしてよい。フルオロカーボンは、化学式Ｃ4Ｆ8を有してよい。好ましくは、フルオロカーボンは、化学式ＣxＨyＦz を有する。フォトレジストマスク上にポリマを堆積させるプロセスには、約１ないし２０秒が必要となり得る。
ポリマは、フルオロカーボンと臭化水素ガスとの混合物により硬化させ得る。好ましくは、フルオロカーボンは、ＣＦ4 にしてよい。循環プロセスは、所望の層が達成されるまで反復し得る。サイクルは、１０回以下、好ましくは１回以上反復することが好適である。
次に、図４Ｅに示したように、フォトレジストマスク４１２を介して、エッチング層４０８に特徴部４２８をエッチングし得る（ステップ３１６）。ポリマ被覆２２６の一部または全部も、このステップ中に除去されてよく、これにより、線端部及び側壁を保護して、ＬＥＳ比が１以下となるようにＬＥＳの量を減少させる。その後、図４Ｆに示したように、フォトレジストマスク４１２を除去する（ステップ３２０）。
実施例
このプロセスの例では、パターン形成済みフォトレジスト層が形成される（ステップ３０４）。エッチング層４０８、下層４１０、及びパターン形成済みフォトレジストマスク４１２を備える基板４０４を、エッチングチャンバ内に配置する。
図６は、フォトレジストマスク上にポリマ層を配置し、ポリマ層を硬化させ、エッチング、及び剥離を行うために使用し得るプラズマ処理システム６００の概略図である。プラズマ処理システム６００は、プラズマ処理ツール６０１を含み得る。プラズマ処理ツール６０１は、誘導結合プラズマエッチングツールであり、内部にプラズマ処置チャンバ６０４を有するプラズマリアクタ６０２を含む。変圧器結合電力（ＴＣＰ）コントローラ６５０及びバイアス電力コントローラ６５５は、プラズマチャンバ６０４内に形成されたプラズマ６２４に影響を与えるＴＣＰ電源６５１及びバイアス電源６５６をそれぞれ制御する。
ＴＣＰ電力コントローラ６５０は、ＴＣＰ整合回路６５２により調整された１３．５６ＭＨｚの高周波信号を、プラズマチャンバ６０４近くに位置するＴＣＰコイル６７５へ供給するように構成されたＴＣＰ電源６５１の設定点を設定する。ＲＦ透過窓６５４を設けることにより、ＴＣＰコイル６７５からプラズマチャンバ６０４へのエネルギの伝達を可能にしつつ、ＴＣＰコイル６７５をプラズマチャンバ６０４から分離する。ＲＦ透過窓６５４の開口部に配置した約２．５ｃｍ（１インチ）の直径を有する円形のサファイア片により、光透過窓６６５を設けてもよい。
バイアス電力コントローラ６５５は、処理中の半導体ウェーハワーク等の基板６０６を受領することに適した、プラズマチャンバ６０４内部に位置し且つ電極６０８上方に直流（ＤＣ）を形成するチャック電極６０８に対して、バイアス整合回路６５７により調整されたＲＦ信号を供給するように構成されたバイアス電源６５６の設定点を設定する。
ガス供給機構またはガスソース６１０は、ガスマニホルド６１７を介して取り付けられたガスまたはガス群のソースまたはソース群６１６を含み、プロセスに必要となる適切な化学物質をプラズマチャンバ６０４の内部へ供給する。ガス排出機構６１８は、圧力制御バルブ６１９と排気ポンプ６２０とを含み、プラズマチャンバ６０４内部から粒子を除去し、プラズマチャンバ６０４内において特定の圧力を維持する。
温度コントローラ６８０は、ヒータ電源６８４制御することにより、チャック電極６０８内部に設けたヒータ６８２の温度を制御する。プラズマ処理システム６００は、更に、電子制御回路６７０を含む。
図７Ａ及び７Ｂは、本発明の実施形態において使用されるコントローラ６７０を実現するのに適したコンピュータシステム７００を示す。図７Ａは、コンピュータシステムの可能な一物理形態を示す。当然ながら、コンピュータシステムは、集積回路、プリント回路基板、及び小型携帯機器から、巨大なスーパーコンピュータに至るまで、多数の物理形態を有し得る。コンピュータシステム７００は、モニタ７０２、ディスプレイ７０４、筐体７０６、ディスクドライブ７０８、キーボード７１０、及びマウス７１２を含む。ディスク７１４は、データをコンピュータシステム７００との間で転送するために使用されるコンピュータ読み取り可能媒体である。
図７Ｂは、コンピュータシステム７００のブロック図の例である。システムバス７２０に、様々なサブシステムが取り付けられている。プロセッサ（群）７２２（中央演算処理装置またはＣＰＵとも呼ばれる）は、メモリ７２４を含む記憶装置に結合される。メモリ７２４は、ランダムアクセスメモリ（ＲＡＭ）と読み出し専用メモリ（ＲＯＭ）とを含む。この技術において周知であるように、ＲＯＭは、データ及び命令を一方向でＣＰＵへ転送する機能を果たし、ＲＡＭは、通常、データ及び命令を双方向の形で転送するために使用される。こうした種類のメモリは、両方とも、以下に説明する任意の適切なコンピュータ読み取り可能な媒体を含み得る。固定ディスク７２６は、ＣＰＵ７２２に双方向で結合され、追加的なデータ記憶容量を提供すると共に、同様に、以下に説明する任意のコンピュータ読み取り可能な媒体を含み得る。固定ディスク７２６は、プログラム、データ、及びその他を格納するのに使用し得ると共に、通常は、一次記憶装置よりも低速な（ハードディスク等の）二次記憶媒体となる。固定ディスク７２６内部に保持される情報は、適切である場合、標準的な形で仮想メモリとしてメモリ７２４に組み込み得ることは理解されよう。リムーバブルディスク７１４は、以下に説明する任意のコンピュータ読み取り可能な媒体の形態を取ってよい。
ＣＰＵ７２２は、更に、ディスプレイ７０４、キーボード７１０、マウス７１２、及びスピーカ７３０等の様々な入出力デバイスに結合される。一般に、入出力デバイスは、ビデオディスプレイ、トラックボール、マウス、キーボード、マイクロフォン、タッチ式ディスプレイ、トランスデューサカードリーダ、磁気または紙テープリーダ、タブレット、スタイラス、音声または手書き認識装置、バイオメトリクスリーダ、または他のコンピュータの何れかにしてよい。ＣＰＵ７２２は、随意的に、ネットワークインタフェース７４０を使用して別のコンピュータまたは遠隔通信ネットワークに結合し得る。こうしたネットワークインタフェースにより、ＣＰＵは、上述した方法ステップを実行する過程において、ネットワークからの情報の受信またはネットワークへの情報の出力を実行し得ると考えられる。更に、本発明の方法の実施形態は、ＣＰＵ７２２単独で実行し得るものであり、あるいは、処理の一部を共有するリモートＣＰＵと連動して、インターネット等のネットワークを介して実行し得る。
加えて、本発明の実施形態は、更に、コンピュータにより実現される様々な動作を実行するためのコンピュータコードを有するコンピュータ読み取り可能な媒体を備えたコンピュータストレージ製品に関する。媒体及びコンピュータコードは、本発明の目的のために特別に設計及び構築されたものにしてよく、あるいは、コンピュータソフトウェア技術における当業者に周知且つ利用可能な種類のものにしてもよい。コンピュータ読み取り可能な媒体の例には、ハードディスク、フレキシブルディスク、及び磁気テープ等の磁気媒体と、ＣＤ−ＲＯＭ及びホログラフィックデバイス等の光学媒体、フロプティカルディスク等の光磁気媒体、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、及びＲＯＭ及びＲＡＭデバイス等、プログラムコードを格納及び実行するために特別に構成されたハードウェアデバイス等が含まれる。コンピュータコードの例には、コンパイラにより作成されるような機械コードと、インタプリタを使用してコンピュータにより実行される高レベルコードを含むファイルとが含まれる。コンピュータ読み取り可能な媒体は、搬送波内において実現され、プロセッサにより実行可能な一連の命令を表すコンピュータデータ信号により送信されるコンピュータコードにしてもよい。
ポリマ層をフォトレジストマスク上に配置する（ステップ３０８）。図５に示したサイクルを複数回使用することでポリマ層を堆積させる（ステップ５０４）レシピの一例では、例えば、ＣＨ4 、Ｃ4Ｈ8、及びＣxＨyＦz の少なくとも一つのガスを使用する。エッチングチャンバまたはプラズマ処理チャンバは、１ないし１００ｍＴの圧力を有し得る。更に好ましくは、マスクを横方向にエッチングする圧力は、２ないし８ｍＴである。５００ないし１０００ワットの電力を、プラズマ処理チャンバに対して１３．５６ＭＨｚで供給する。温度は、約４０℃ないし６０℃にしてよい。レシピの一実施形態においては、２０ｓｃｃｍのＣＨ4 及び１００ｓｃｃｍのＨｅを、温度４０℃で１５秒間、圧力５ｍＴ、電力５００ワット、及びバイアス電力ゼロで使用する。
プラズマ層を硬化させる（ステップ５０８）。ポリマ層の硬化のためのレシピの一例は、１００ｓｃｃｍのＣＦ4 及び２５ｓｃｃｍのＨＢｒといったフルオロカーボン及び臭化水素ガスを供給する。チャンバは５ｍＴｏｒｒの圧力とする。ＲＦ電源は、周波数１３．５６ＭＨｚ及び温度４０℃において５００ワットを提供する。
次に、エッチング層に特徴部をエッチングする（ステップ３１６）。この例において、エッチング層は、ゲートを形成するためのポリシリコンである。別の実施形態において、エッチング対象層は、ＳｉＮ、ＳｉＣ、酸化物、金属層、または低ｋ誘電体等、従来のエッチング層にしてよい。従来のエッチングレシピを使用して、エッチング対象層をエッチングし得る。
マスクを除去するために（ステップ３２０）、酸素アッシングを使用し得る。
本発明の好適な実施形態において、ポリマ層の配置、ポリマ層の硬化、及びエッチング層への特徴部のエッチングは、図示したような同一のエッチングチャンバ内において原位置で実行される。好ましくは、ポリマ層の配置及び硬化は、１０サイクル未満に渡って実行される。更に好ましくは、ポリマ層の配置及び硬化は、少なくとも一サイクルに渡って実行される。
堆積のためのレシピの一例では、チャンバ圧を２５ｍＴｏｒｒとする。堆積ガスとして１００ｓｃｃｍのＣ4Ｆ8を供給する。堆積ガスは、バイアス電圧が０ボルトの状態において、５００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することによりプラズマに転換する。堆積レシピの別の例では、ＣＨ4 レシピを使用する。この例では、チャンバ圧を５ｍＴｏｒｒとする。堆積ガスとして２０ｓｃｃｍのＣＨ4 及び１００ｓｃｃｍのＨｅを供給する。堆積ガスは、バイアス電圧が０ボルトの状態において、６００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することによりプラズマに転換する。堆積ステップに続いて、ＨＢｒ及びＣＦ4 硬化ステップが行われる。
更に一般的には、堆積には、ＣＨＦ3 、ＣＨ4 、ＣＨ2Ｆ2、ＣＨ4 、またはＳｉＣｌ4 の少なくとも一つを含む気体化学物質が含まれ得る。
別の実施形態では、硬化ステップは使用されない。例えば、フォトレジスト及び堆積ポリマは、十分なエッチング耐性を有し、硬化ステップを必要としない。上述した、堆積ガスとして１００ｓｃｃｍのＣ4Ｆ8を供給する例と、堆積ガスとして２０ｓｃｃｍのＣＨ4 及び１００ｓｃｃｍのＨｅを供給する例とにおいて、独立した硬化ステップは省略してよい。こうしたプロセスでは、硬化ステップを排除して、こうしたプロセスの簡略化を行い、スループットを高めることが可能である。独立した硬化ステップを必要としない堆積レシピの別の例において、チャンバ圧は、５ないし１０ｍＴｏｒｒに設定される。堆積ガスとして１００ｓｃｃｍのＣＦ4 及び２０ｓｃｃｍのＨＢｒをチャンバ内に流入させる。１００ないし２００ボルトのバイアス電圧と共に、３００ないし５００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することにより、堆積ガスをプラズマにする。独立した硬化ステップを必要としない堆積レシピの別の例において、チャンバ圧は、５ないし１０ｍＴｏｒｒに設定される。堆積ガスとして２００ｓｃｃｍのＮ2 及び２０ないし５０ｓｃｃｍのＣＦ4 をチャンバ内に流入させる。１００ないし３００ボルトのバイアス電圧と共に、３００ないし９００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することにより、堆積ガスをプラズマにする。こうしたプロセスではトリミングは行われない。端から端まで堆積を行い、フォトレジストを硬化させる。
別の例は、硬化ステップを使用せず、堆積段階とトリミング段階とを有するポリマ形成プロセスを提供するプロセスである。図３のプロセスによれば、パターン形成済みフォトレジストマスクを提供する（ステップ３０４）。図８Ａは、基板８０４上のエッチング対象層８０８の概略断面図であり、エッチング対象層８０８上の下層８１０上にあるフォトレジスト特徴部８１４を備えたパターン形成済みフォトレジストマスク８１２によりスタック８００が形成される。パターン形成済みフォトレジストマスク８１２は、線端部において終了する一対の側壁８２４を有した少なくとも一本のフォトレジスト線を有する。パターン形成済みフォトレジストマスクを提供するためには、まず、エッチング対象層上にフォトレジスト層を形成し得る。その後、フォトレジスト層のパターン形成を行うことで、フォトレジスト側壁と線端部とを備えたフォトレジスト線が形成される。フォトレジスト特徴部は、図示したように幅Ｓe を有し得る。
図４Ｂは、フォトレジストマスク８１２の上面図である。パターン形成済みフォトレジストマスク８１２は、線端部８２０において終了する一対の側壁８２４を有した少なくとも一本のフォトレジスト線を有する。
フォトレジストマスク上に被覆を配置する（ステップ３０８）。図９は、このステップの更に詳細なフローチャートである。図９に示したように、ＬＥＳ比の低減には、ポリマ層を堆積させるステップ（ステップ９０４）と側壁をトリミングするステップ（ステップ９０８）とを含む循環プロセスが少なくとも一サイクル含まれる。図８Ｃは、フォトレジストマスク８１２上にポリマ層８２８を堆積させた（ステップ９０４）後のフォトレジストマスク８１２の上面図である。ポリマ層８２８は、フォトレジスト線を被覆して、線端部８２０及び側壁８２４を保護する。この例において、側壁８２４に堆積させるポリマ層の厚さは、線端部８２０に堆積させるポリマの厚さとほぼ同じである。別の例において、厚さは、異なる関係を有し得る。こうしたプロセスのレシピの一例において、堆積の際に、チャンバ圧を５ｍＴｏｒｒとする。堆積ガスとして２０ｓｃｃｍのＨＢｒ、８０ｓｃｃｍのＣＨ4 、及び５ｓｃｃｍのＯ2 をチャンバに流入させる。堆積ガスは、バイアス電圧が０ボルトの状態において、３００ないし５００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することによりプラズマにする。図８Ｄは、側壁をトリミングした（ステップ９０８）後のフォトレジストマスク８１２の上面図である。
トリミングレシピの一例では、チャンバ圧を８ｍＴｏｒｒとする。トリミングガスとして２０ｓｃｃｍのＣｌ2 、２０ｓｃｃｍのＯ2 、及び６０ｓｃｃｍのＨｅをチャンバに流入させる。トリミングガスは、バイアス電圧が０ボルトの状態において、３００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することによりプラズマにする。トリミングでは、側壁のポリマ、可能であれば更にフォトレジストを、線端部よりも速く選択的にエッチングし、図８Ｄに示したように、線端部のポリマが側壁より厚くなるようにする。図８Ｄの例は、ポリマのみがトリミングされた状態を示しているが、別の例においては、フォトレジストマスクの側壁の一部がトリミングされるように、側壁のポリマを完全にトリミングしてよい。その後、エッチング層に特徴部をエッチングする（ステップ３１６）。マスク及びポリマ層は除去される（ステップ３２０）。以前の実施形態と同様に、結果的に生じたポリマ層は、端部で厚くなり、側壁において薄くなるため、ＬＥＳは低減される。トリミングの追加により、更に、ＣＤの低減が可能となる。硬化ステップを有していないことから、トリミングは容易に実行される。
堆積及びトリミングプロセスの別の例では、少なくとも四サイクルの堆積及びその後のトリミングが実行され、各堆積において、薄層を堆積させた後、トリミングを実行して、次の堆積前に少量をトリミングする。こうした多重サイクルプロセスにより制御が向上することが分かっている。
別の例では、堆積及びトリミングを単一ステップで実行し得るように、堆積及びトリミングを同時に実行してよい。トリミング及び堆積を単一ステップで実行するレシピの例は、次の通りである。チャンバ圧は、５ｍＴｏｒｒに設定する。堆積及びトリミングガスとして、８０ないし１５０ｓｃｃｍのＣＦ4 、２０ｓｃｃｍのＨＢｒ、及び０ないし５ｓｃｃｍのＯ2 を供給する。堆積及びトリミングガスは、バイアス電圧が０ボルトの状態において、３００ないし６２５ワットを周波数１３．５６ＭＨｚで提供することによりプラズマにする。これは、フォトレジストを硬化させる単一の堆積及びトリミングプロセスであり、独立した硬化ステップは必要なくなる。
単一ステップの堆積及びトリミングプロセスの別の例では、圧力を５ｍＴｏｒｒとする。堆積及びトリミングガスとして、８０ないし１５０ｓｃｃｍのＣＦ4 及び２０ｓｃｃｍのＣＨＦ3 またはＣＨ2Ｆ2を供給する。堆積及びトリミングガスは、バイアス電圧が０ボルトの状態において、３００ワットＴＣＰ電力を１３．５６ＭＨｚで提供することによりプラズマに転換する。このレシピは、線をトリミングするが、端から端まで堆積を行い、硬化ステップを要することなくＬＥＳ比を改善する。ガスの注入及びＴＥＳＣの温度は、この場合には固定されず、均一性を調整するために使用される。
別の実施形態において、フォトレジストマスク上に被覆を配置すること（ステップ３０８）と同時に、フォトレジストマスク上にポリマを堆積させると共に、下層、例えば、ＢＡＲＣを単一ステップにおいてエッチングする。エッチングマスクの一部としてＢＡＲＣを使用することにより、硬化ステップは回避可能となる。堆積及びＢＡＲＣエッチングレシピの例において、チャンバ圧は、５ないし８ｍＴｏｒｒに設定される。堆積及びＢＡＲＣエッチングガスとして、２００ｓｃｃｍのＮ2 及び２０ないし５０ｓｃｃｍのＣＦ4 をチャンバへ流入させる。堆積及びＢＡＲＣガスは、３００ないし９００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することによりプラズマにする。
別の例において、ＢＡＲＣエッチングを提供するためのレシピでは、チャンバ圧を８ｍＴｏｒｒとする。ＢＡＲＣエッチングガスとして、２０ｓｃｃｍのＣｌ2 、２０ｓｃｃｍのＯ3 、４ｓｃｃｍのＳｉＣｌ4 、及び６０ｓｃｃｍのＨｅを供給する。ＢＡＲＣエッチングガスは、１５０ボルトまでのバイアス電圧と共に、３００ないし４００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することによりプラズマにする。別のレシピの例では、チャンバ圧を８ｍＴｏｒｒとする。ＢＡＲＣエッチングガスとして、８０ないし１００ｓｃｃｍのＣＦ4 及び２０ｓｃｃｍのＣＨＦ3 またはＣＨ2Ｆ2をチャンバに流入させる。ＢＡＲＣエッチングガスは、１００ないし２００ボルトのバイアス電圧と共に、３００ないし４００ワットのＴＣＰ電力を１３．５６ＭＨｚで提供することによりプラズマにする。
以上、幾つかの好適な実施形態により本発明を説明してきたが、本発明の範囲に含まれる変更、置換、及び様々な代用等価物が存在する。更に、本発明の方法及び装置を実現する別の多数の形が存在することに留意されたい。したがって、以下の特許請求の範囲には、本発明の趣旨及び範囲に含まれる全ての変更、置換、及び様々な代用等価物が含まれると解釈されるべきである。
以上、幾つかの好適な実施形態により本発明を説明してきたが、本発明の範囲に含まれる変更、置換、及び様々な代用等価物が存在する。更に、本発明の方法及び装置を実現する別の多数の形が存在することに留意されたい。したがって、以下の特許請求の範囲及び適用例には、本発明の趣旨及び範囲に含まれる全ての変更、置換、及び様々な代用等価物が含まれると解釈されるべきである。
［適用例１］
エッチング層に特徴部をエッチングするための方法であって、
線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するパターン形成済みフォトレジストマスクを、前記エッチング層上に提供するステップと、
前記少なくとも一本のフォトレジスト線の上にポリマ層を配置して、前記フォトレジスト線の前記線端部における前記ポリマ層の厚さが前記フォトレジスト線の前記側壁における前記ポリマ層の厚さより大きくするステップと、
前記フォトレジストマスクを介して前記エッチング層に特徴部をエッチングして、ラインエンドショートニング（ＬＥＳ）比を１以下とするステップと
を備える方法。
［適用例２］
前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、前記ポリマを堆積させる間に下層を同時にエッチングし、その後の前記エッチング層のエッチングのために、前記下層と共にエッチングマスクを形成する適用例１記載の方法。
［適用例３］
前記ポリマ層を堆積させる前記ステップは、
堆積ガスを流動させるステップと、
前記堆積ガスをプラズマにするステップと、
少なくとも１００ボルトの大きさのバイアス電圧を提供するステップと
を含む適用例２記載の方法。
［適用例４］
前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、少なくとも一サイクルを含み、各サイクルは
ポリマを前記少なくとも一本のフォトレジスト線上に堆積させる堆積段階と、
前記少なくとも一本のフォトレジスト線の前記側壁上に堆積したポリマが、前記少なくとも一本のフォトレジスト線の前記線端部上に堆積したポリマより多くトリミングされるように、前記堆積ポリマを選択的にトリミングするトリミング段階と
を有する適用例１記載の方法。
［適用例５］
前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、少なくとも四サイクルを含む
適用例４記載の方法。
［適用例６］
前記堆積段階は、
堆積ガスを流動させるステップと、
前記堆積ガスをプラズマにするステップと、
前記堆積ガスを停止するステップと、を含み、前記トリミング段階は、
トリミングガスを流動させるステップと、
前記トリミングガスをプラズマにするステップと、
前記トリミングガスを停止するステップと
を含む適用例４または適用例５に記載の方法。
［適用例７］
前記トリミングガスは、酸素含有ガスを含む適用例６記載の方法。
［適用例８］
前記トリミングガスは、更に、Ｃｌ 2 を含む適用例７記載の方法。
［適用例９］
前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、
ポリマ形成ガス及びＨＢｒを含む堆積ガスを供給するステップと、
前記堆積ガスからプラズマを形成するステップと
を含む適用例１記載の方法。
［適用例１０］
前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、
堆積ガス及びトリミングガスを同時に流動させるステップと、
前記堆積ガス及びトリミングガスをプラズマにするステップと
を含む適用例１記載の方法。
［適用例１１］
更に、酸素アッシングを提供するステップを備える適用例１ないし１０の何れかに記載の方法。
［適用例１２］
前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、
ＣＨＦ 3 、ＣＨ 4 、ＣＨ 2 Ｆ 2 、ＣＨ 4 、またはＳｉＣｌ 4 の少なくとも一つを含む堆積ガスを供給するステップと、
前記堆積ガスをプラズマにするステップと
を含む適用例１記載の方法。
［適用例１３］
適用例１ないし適用例１２の何れかに記載の方法により形成された半導体デバイス。
［適用例１４］
エッチング層において特徴をエッチングするための方法であって、
線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するパターン形成済みフォトレジストマスクを、前記エッチング層上に提供するステップと、
堆積ガスを流動させるステップ、
前記堆積ガスをプラズマに転換するステップ、及び
前記堆積ガスを停止するステップを含む
前記少なくとも一本のフォトレジスト線の上にポリマ層を配置するステップと、
トリミングガスを流動させるステップ、
前記トリミングガスをプラズマに転換するステップ、及び
前記トリミングガスを停止するステップを含む
前記ポリマ層をトリミングして、前記フォトレジスト線の前記線端部における前記トリミング済みポリマ層の厚さが前記フォトレジスト線の前記側壁における前記トリミング済みポリマ層の厚さより大きくなるようにするステップと、
前記フォトレジストマスクを介して前記エッチング層に特徴部をエッチングして、ラインエンドショートニング（ＬＥＳ）比を１以下とするステップと
を備える方法。
［適用例１５］
前記トリミングガスは、酸素含有ガスを含む適用例１４記載の方法。
［適用例１６］
前記トリミングガスは、更に、Ｃｌ 2 を含む適用例１５記載の方法。
［適用例１７］
線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するフォトレジストマスク下のエッチング層において特徴部をエッチングするための装置であって、
プラズマ処理チャンバ容器を形成するチャンバ壁、
前記プラズマ処理チャンバ容器内において基板を支持するための基板支持部、
前記プラズマ処理チャンバ容器内の圧力を調整するための圧力調整器、
プラズマを維持するために前記プラズマ処理チャンバ容器に電力を提供するための少なくとも一個の電極、
前記プラズマ処理チャンバ容器内へガスを供給するためのガス入口、
前記プラズマ処理チャンバ容器からガスを排気するためのガス出口を含む、
プラズマ処理チャンバと、
ポリマ堆積ガスソース、及び
エッチング層エッチングガスソースを含む
前記ガス入口と流体連絡するガスソースと、
少なくとも一個のプロセッサ、及び
コンピュータ読み取り可能な媒体を含む
前記ガスソースと前記少なくとも一個の電極とに制御可能に接続されたコントローラと
を備え、
前記コンピュータ読み取り可能な媒体は、前記フォトレジスト線の前記側壁及び前記線端部の縮小を低減する少なくとも一つのサイクルを実現するコンピュータ読み取り可能なコードを含み、各サイクルは、
前記線上にポリマを形成するために堆積ガスを供給して、前記線端部のポリマ量を前記側壁のポリマ量より大きくするコンピュータ読み取り可能なコードと、
前記エッチング層をエッチングして、ラインエンドショートニング（ＬＥＳ）を１以下とするコンピュータ読み取り可能なコードと、
前記フォトレジストマスクを除去するためのコンピュータ読み取り可能なコードと
を有する装置。

Claims (17)

  1. エッチング層に特徴部をエッチングするための方法であって、
    線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するパターン形成済みフォトレジストマスクを、前記エッチング層上に提供するステップと、
    前記少なくとも一本のフォトレジスト線の上にポリマ層を配置して、前記フォトレジスト線の前記線端部における前記ポリマ層の厚さが前記フォトレジスト線の前記側壁における前記ポリマ層の厚さより大きくするステップと、
    前記フォトレジストマスクを介して前記エッチング層に特徴部をエッチングして、ラインエンドショートニング（ＬＥＳ）比を１以下とするステップと
    を備える方法。
  2. 前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、前記ポリマを堆積させる間に下層を同時にエッチングし、その後の前記エッチング層のエッチングのために、前記下層と共にエッチングマスクを形成する請求項１記載の方法。
  3. 前記ポリマ層を堆積させる前記ステップは、
    堆積ガスを流動させるステップと、
    前記堆積ガスをプラズマにするステップと、
    少なくとも１００ボルトの大きさのバイアス電圧を提供するステップと
    を含む請求項２記載の方法。
  4. 前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、少なくとも一サイクルを含み、各サイクルは
    ポリマを前記少なくとも一本のフォトレジスト線上に堆積させる堆積段階と、
    前記少なくとも一本のフォトレジスト線の前記側壁上に堆積したポリマが、前記少なくとも一本のフォトレジスト線の前記線端部上に堆積したポリマより多くトリミングされるように、前記堆積ポリマを選択的にトリミングするトリミング段階と
    を有する請求項１記載の方法。
  5. 前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、少なくとも四サイクルを含む
    請求項４記載の方法。
  6. 前記堆積段階は、
    堆積ガスを流動させるステップと、
    前記堆積ガスをプラズマにするステップと、
    前記堆積ガスを停止するステップと、を含み、前記トリミング段階は、
    トリミングガスを流動させるステップと、
    前記トリミングガスをプラズマにするステップと、
    前記トリミングガスを停止するステップと
    を含む請求項４または請求項５に記載の方法。
  7. 前記トリミングガスは、酸素含有ガスを含む請求項６記載の方法。
  8. 前記トリミングガスは、更に、Ｃｌ2 を含む請求項７記載の方法。
  9. 前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、
    ポリマ形成ガス及びＨＢｒを含む堆積ガスを供給するステップと、
    前記堆積ガスからプラズマを形成するステップと
    を含む請求項１記載の方法。
  10. 前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、
    堆積ガス及びトリミングガスを同時に流動させるステップと、
    前記堆積ガス及びトリミングガスをプラズマにするステップと
    を含む請求項１記載の方法。
  11. 更に、酸素アッシングを提供するステップを備える請求項１ないし１０の何れかに記載の方法。
  12. 前記少なくとも一本のフォトレジスト線の上に前記ポリマ層を配置する前記ステップは、
    ＣＨＦ3 、ＣＨ4 、ＣＨ2Ｆ2、ＣＨ4 、またはＳｉＣｌ4 の少なくとも一つを含む堆積ガスを供給するステップと、
    前記堆積ガスをプラズマにするステップと
    を含む請求項１記載の方法。
  13. 請求項１ないし請求項１２の何れかに記載の方法により形成された半導体デバイス。
  14. エッチング層において特徴をエッチングするための方法であって、
    線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するパターン形成済みフォトレジストマスクを、前記エッチング層上に提供するステップと、
    堆積ガスを流動させるステップ、
    前記堆積ガスをプラズマに転換するステップ、及び
    前記堆積ガスを停止するステップを含む
    前記少なくとも一本のフォトレジスト線の上にポリマ層を配置するステップと、
    トリミングガスを流動させるステップ、
    前記トリミングガスをプラズマに転換するステップ、及び
    前記トリミングガスを停止するステップを含む
    前記ポリマ層をトリミングして、前記フォトレジスト線の前記線端部における前記トリミング済みポリマ層の厚さが前記フォトレジスト線の前記側壁における前記トリミング済みポリマ層の厚さより大きくなるようにするステップと、
    前記フォトレジストマスクを介して前記エッチング層に特徴部をエッチングして、ラインエンドショートニング（ＬＥＳ）比を１以下とするステップと
    を備える方法。
  15. 前記トリミングガスは、酸素含有ガスを含む請求項１４記載の方法。
  16. 前記トリミングガスは、更に、Ｃｌ2 を含む請求項１５記載の方法。
  17. 線端部において終了する一対の側壁を有した少なくとも一本のフォトレジスト線を有するフォトレジストマスク下のエッチング層において特徴部をエッチングするための装置であって、
    プラズマ処理チャンバ容器を形成するチャンバ壁、
    前記プラズマ処理チャンバ容器内において基板を支持するための基板支持部、
    前記プラズマ処理チャンバ容器内の圧力を調整するための圧力調整器、
    プラズマを維持するために前記プラズマ処理チャンバ容器に電力を提供するための少なくとも一個の電極、
    前記プラズマ処理チャンバ容器内へガスを供給するためのガス入口、
    前記プラズマ処理チャンバ容器からガスを排気するためのガス出口を含む、
    プラズマ処理チャンバと、
    ポリマ堆積ガスソース、及び
    エッチング層エッチングガスソースを含む
    前記ガス入口と流体連絡するガスソースと、
    少なくとも一個のプロセッサ、及び
    コンピュータ読み取り可能な媒体を含む
    前記ガスソースと前記少なくとも一個の電極とに制御可能に接続されたコントローラと
    を備え、
    前記コンピュータ読み取り可能な媒体は、前記フォトレジスト線の前記側壁及び前記線端部の縮小を低減する少なくとも一つのサイクルを実現するコンピュータ読み取り可能なコードを含み、各サイクルは、
    前記線上にポリマを形成するために堆積ガスを供給して、前記線端部のポリマ量を前記側壁のポリマ量より大きくするコンピュータ読み取り可能なコードと、
    前記エッチング層をエッチングして、ラインエンドショートニング（ＬＥＳ）を１以下とするコンピュータ読み取り可能なコードと、
    前記フォトレジストマスクを除去するためのコンピュータ読み取り可能なコードと
    を有する装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015220277A (ja) * 2014-05-15 2015-12-07 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100840652B1 (ko) * 2006-12-29 2008-06-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
JP2010161162A (ja) 2009-01-07 2010-07-22 Tokyo Electron Ltd 微細パターンの形成方法
US8298959B2 (en) * 2009-06-03 2012-10-30 Applied Materials, Inc. Method and apparatus for etching
US8394723B2 (en) * 2010-01-07 2013-03-12 Lam Research Corporation Aspect ratio adjustment of mask pattern using trimming to alter geometry of photoresist features
US8815747B2 (en) * 2010-06-03 2014-08-26 Micron Technology, Inc. Methods of forming patterns on substrates
CN102468168B (zh) * 2010-11-01 2014-06-04 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US10049892B2 (en) * 2015-05-07 2018-08-14 Tokyo Electron Limited Method for processing photoresist materials and structures
CN108885977B (zh) * 2016-03-04 2023-08-08 东京毅力科创株式会社 在集成方案的各个阶段期间进行图案化的修整方法
KR102329531B1 (ko) * 2016-03-28 2021-11-23 주식회사 히타치하이테크 플라스마 처리 방법 및 플라스마 처리 장치
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JP7195113B2 (ja) 2018-11-07 2022-12-23 東京エレクトロン株式会社 処理方法及び基板処理装置
JP2022117597A (ja) 2021-02-01 2022-08-12 東京エレクトロン株式会社 温度制御方法及び基板処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040087092A1 (en) * 2002-10-31 2004-05-06 Taiwan Semiconductor Manufacturing Company Novel approach to improve line end shortening
WO2006096528A2 (en) * 2005-03-08 2006-09-14 Lam Research Corporation Stabilized photoresist structure for etching process

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959325A (en) 1997-08-21 1999-09-28 International Business Machines Corporation Method for forming cornered images on a substrate and photomask formed thereby
JP4153606B2 (ja) 1998-10-22 2008-09-24 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
KR100447263B1 (ko) 1999-12-30 2004-09-07 주식회사 하이닉스반도체 식각 폴리머를 이용한 반도체 소자의 제조방법
JP2001308076A (ja) 2000-04-27 2001-11-02 Nec Corp 半導体装置の製造方法
US6451705B1 (en) 2000-08-31 2002-09-17 Micron Technology, Inc. Self-aligned PECVD etch mask
US6653231B2 (en) 2001-03-28 2003-11-25 Advanced Micro Devices, Inc. Process for reducing the critical dimensions of integrated circuit device features
US6553560B2 (en) 2001-04-03 2003-04-22 Numerical Technologies, Inc. Alleviating line end shortening in transistor endcaps by extending phase shifters
US7125496B2 (en) 2001-06-28 2006-10-24 Hynix Semiconductor Inc. Etching method using photoresist etch barrier
CN1316564C (zh) * 2002-04-11 2007-05-16 联华电子股份有限公司 复合光致抗蚀剂层结构
JP3866155B2 (ja) * 2002-05-17 2007-01-10 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100475080B1 (ko) 2002-07-09 2005-03-10 삼성전자주식회사 Ｓｉ-콘테이닝 수용성 폴리머를 이용한 레지스트 패턴형성방법 및 반도체 소자의 제조방법
TW575907B (en) 2002-12-24 2004-02-11 Macronix Int Co Ltd Patterning method for fabricating integrated circuit
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
CN100423192C (zh) * 2003-03-31 2008-10-01 东京毅力科创株式会社 用于多层光致抗蚀剂干式显影的方法和装置
JP4455936B2 (ja) * 2003-07-09 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法とエッチングシステム
JP4727171B2 (ja) * 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
CN100395874C (zh) * 2004-07-14 2008-06-18 中芯国际集成电路制造(上海)有限公司 改善蚀刻后光刻胶残余的半导体器件制造方法
KR100792409B1 (ko) * 2004-10-12 2008-01-09 주식회사 하이닉스반도체 텅스텐막을 희생 하드마스크로 이용하는 반도체소자 제조방법
US7419771B2 (en) * 2005-01-11 2008-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a finely patterned resist
US7566525B2 (en) 2005-06-14 2009-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming an anti-etching shielding layer of resist patterns in semiconductor fabrication
JP4652140B2 (ja) * 2005-06-21 2011-03-16 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
US7425507B2 (en) 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
US7531296B2 (en) 2005-08-24 2009-05-12 Taiwan Semiconductor Manufacturing, Co., Ltd. Method of forming high etch resistant resist patterns

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040087092A1 (en) * 2002-10-31 2004-05-06 Taiwan Semiconductor Manufacturing Company Novel approach to improve line end shortening
WO2006096528A2 (en) * 2005-03-08 2006-09-14 Lam Research Corporation Stabilized photoresist structure for etching process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015220277A (ja) * 2014-05-15 2015-12-07 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置

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