TWI545648B - 擬硬遮罩用之擺動控制 - Google Patents

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TWI545648B
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Description

擬硬遮罩用之擺動控制
本發明有關於在半導體裝置之生產期間經由遮罩對蝕刻層蝕刻。更具體而言,本發明有關於在半導體裝置之生產期間經由如非晶碳或多晶矽的擬硬遮罩來蝕刻介電層。非晶碳為一使用如利用若干氫之化學氣相沉積(chemical vapor deposition,CVD)的沉積處理所沉積之高溫碳層。可將此非晶碳層在大於400℃之溫度下沉積。
在半導體晶圓處理期間,半導體裝置之特徵部係使用熟知的圖型化及蝕刻處理定義於晶圓中。在這些處理中,可將光阻(photoresist,PR)材料沉積於晶圓上,且然後曝露於由網線所濾出的光線。網線可為利用防止光線傳播通過網線的示範性特徵部幾何加以圖案化的透明板。
在通過網線之後,光線接觸光阻材料之表面。光線改變光阻材料之化學組成,使得顯影劑可移除一部分之光阻材料。在正型光阻材料之情況中,所曝露之區域受到移除,且在負型光阻材料之情況中,未曝露之區域受到移除,產生圖案化光阻遮罩。可將圖案自圖案化光阻遮罩轉移至擬硬遮罩層,此可使用中間硬遮罩層。之後,晶圓受蝕刻以由不再受擬硬遮罩所保護的區域移除下方材料,並藉此於晶圓中產生期望特徵部。使用擬硬遮罩允許在高解析度下的較深蝕刻。
為達成前述內容並依據本發明之目的,因此提供一種用以於蝕刻層中蝕刻特徵部的方法。本發明針對設置在蝕刻層上方的非晶碳或多晶矽之圖案化擬硬遮罩提供調節,其中該調節包含:提供包含烴氣的無氟沉積氣體;由無氟沉積氣體形成電漿;提供小於500伏特的偏壓;及在圖案化擬硬遮罩之頂部上形成沉積物。該蝕刻層係經由圖案化擬硬遮罩而受到蝕刻。
在本發明之另一表現形式中,提供一種用以在蝕刻層中蝕刻特徵部的方法。非晶碳層係形成在蝕刻層上方。抗反射層係形成在非晶碳層上方。圖案化光阻層係形成在抗反射層上方。將圖案化光阻層之圖案轉移至非晶碳層以形成圖案化非晶碳遮罩。針對圖案化非晶碳遮罩提供調節,其中該調節包含:提供包含氮及含C2H4或CH4烴氣的無氟沉積氣體;由無氟沉積氣體形成電漿;在圖案化非晶碳遮罩之頂部上形成沉積物,其中該沉積物具有:其為圖案化非晶碳遮罩之頂部上的沉積物厚度之頂部厚度、及其為圖案化非晶碳遮罩之側壁上的最大厚度之側壁厚度,其中頂部厚度至少為側壁厚度之兩倍;經由圖案化非晶碳遮罩蝕刻該蝕刻層,其中使調節及蝕刻循環性地重複複數次。圖案化非晶碳遮罩被移除。
在本發明之另一表現形式中,提供一種用以在蝕刻層中蝕刻特徵部的設備。該設備設有電漿處理腔室,包含:形成電漿處理腔室外殼之腔室壁;用以在電漿處理腔室外殼內支撐及夾持基板之夾盤;用以調節電漿處理腔室外殼中的壓力之壓力調節器;用以對電漿處理腔室外殼提供功率以供維持電漿的至少一電極或線圈;用以將氣體供入電漿處理腔室外殼中的氣體入口;及用以自電漿處理腔室外殼排出氣體的氣體出口。氣體源與氣體入口流體連接並包含無氟沉積氣體源及蝕刻氣體源。控制器係可控制地連接至氣體源、夾盤、及至少一電極或線圈並包含至少一處理器及非暫態電腦可讀媒體。非暫態電腦可讀媒體包含:用以針對設置在蝕刻層上方之非晶碳或多晶矽之圖案化擬硬遮罩提供調節的電腦可讀編碼,其中該調節包含:提供包含烴氣之無氟沉積氣體的電腦可讀編碼;用以由無氟沉積氣體形成電漿的電腦可讀編碼;用以提供小於500伏特之偏壓的電腦可讀編碼;及用以在圖案化擬硬遮罩之頂部上形成沉積物的電腦可讀編碼,其中該沉積物具有:其為圖案化擬硬遮罩之頂部上的沉積物厚度之頂部厚度、及其為圖案化擬硬遮罩之側壁上的最大厚度之側壁厚度,其中頂部厚度至少為側壁厚度之兩倍;用以經由圖案化擬硬遮罩蝕刻該蝕刻層的電腦可讀編碼;及用以循環性地重複調節及蝕刻至少兩次的電腦可讀編碼。
以下將在本發明之實施方式中並結合下列圖式更加詳述本發明之該等及其他特徵。
現將參考如於隨附圖式中所示之其若干較佳實施例來詳述本發明。在以下描述內容中,為了提供本發明之徹底理解,而提出眾多具體細節。然而,對熟悉本技術領域者將顯而易見,可在無該等具體細節之部分或全體的情況下實施本發明。在其他實例中,為了不非必要地混淆本發明,熟知之處理步驟及/或結構已不加以詳述。
為促進理解,圖1為用於本發明之實施例中的處理之高階流程圖。用以於蝕刻層中蝕刻特徵部的方法係提供於二步驟處理中。第一步驟針對包含非晶碳或多晶矽之圖案化擬硬遮罩提供調節。第二步驟藉由擬硬遮罩提供蝕刻層之蝕刻。該調節提供包含烴氣的無氟沉積氣體(步驟104)。無氟沉積氣體係形成為電漿(步驟108)。提供小於500伏特的偏壓(步驟112)。電漿及低偏壓在擬硬遮罩之頂部上形成沉積物(步驟116),此結束調節步驟。然後蝕刻層受到蝕刻(步驟120)。在本實施例中,蝕刻步驟蝕刻少於蝕刻層之厚度的一半。因此,將調節步驟及蝕刻步驟至少再重複兩次(步驟124)。
實例
圖2為本發明之實例的流程圖。非晶碳層係形成於蝕刻層上方(步驟204)。硬遮罩層係形成於非晶碳層上方(步驟208)。抗反射層係形成於硬遮罩層上方(步驟212)。光阻遮罩係形成於抗反射層上方(步驟216)。圖3A為具有光阻遮罩特徵部320形成於上方的光阻遮罩316、及形成於硬遮罩312上方的抗反射層314的示意剖面圖,該硬遮罩312係形成於擬硬遮罩310上方,該擬硬遮罩310係形成於蝕刻層308上方,該蝕刻層308係形成於基板304上方。抗反射層可為無機及有機抗反射層。用於無機抗反射層的一般無機材料為SiON。在各種實施例中,該等疊層可具有設置於各種疊層之間的一或更多額外疊層。舉例而言,一或更多疊層可在蝕刻層308及基板304之間。蝕刻層308可為層間介電層,其中一或更多裝置層可在蝕刻層及基板之間。在另一實例中,可將氮化矽層置於其為蝕刻層之矽氧化物層下方。較佳而言,蝕刻層為矽氧化物基材料。更佳而言,蝕刻層更包含氮或氫成分。
基板304係置於其中可執行一或更多步驟的電漿處理腔室中。圖4為可用於下列步驟之一或更多者的電漿處理腔室400之示意圖。電漿處理腔室400包含侷限環402(然而其他實施例可使用其他侷限裝置)、上電極404、下電極408、氣體源410、及排出泵420。在電漿處理腔室400內,基板304被定位於下電極408上。下電極408納入用以夾持基板304的適當基板夾持機構(如靜電性、機械性夾鉗、或類似者)。反應器頂部428納入設置成幾乎與下電極408相對的上電極404。上電極404、下電極408、及侷限環402定義出受限電漿容積。氣體係藉由氣體源410經由氣體入口443供應至受限電漿容積440,且係藉由排出泵420自受限電漿容積經由侷限環402及排出埠而排出。除協助排出氣體外,排出泵420亦協助調節壓力。在本實施例中,氣體源410包含烴氣源412、蝕刻氣體源416、及氮氣源418。氣體源410可更包含其他氣體源。RF源448係電性連接至下電極408。腔室壁452圍繞侷限環402、上電極404、及下電極408。將RF電源連接至電極可能有不同組合。在較佳實施例中,27 MHz、60 MHz及2 MHz電源組成連接至下電極的RF源448,且上電極接地。控制器435係可控制地連接至RF源448、排出泵420、及氣體源410。處理腔室可為:電容耦合電漿(capacitive coupled plasma,CCP)反應器或感應耦合電漿(inductive coupled plasma,ICP)反應器。
圖5A及5B顯示電腦系統500,其係適用於實施用於本發明之實施例中的控制器435。圖5A顯示一電腦系統之可能物理形式。理之所然,電腦系統可具有自積體電路、印刷電路板、及小型手持裝置而上至巨型超級電腦的範圍內之許多物理形式。電腦系統500包含監視器502、顯示器504、外殼506、磁碟機508、鍵盤510、及滑鼠512。碟片514為用以將資料轉移至電腦系統500及自電腦系統500轉移資料的電腦可讀媒體。
圖5B為電腦系統500之方塊圖的實例。各式各樣的次系統係附接至系統匯流排520。處理器522(亦稱作中央處理單元,central processing units,或CPU)係耦合至包含記憶體524的儲存裝置。記憶體524包含隨機存取記憶體(random access memory,RAM)及唯讀記憶體(read-only memory,ROM)。如本技術領域中所熟知,ROM單方向地將資料及指令轉移至CPU,且RAM典型地被用來以雙向形式轉移資料及指令。此二類型之記憶體皆可包含以下敘述之電腦可讀媒體的任一適合者。固定磁碟526亦雙向地耦合至CPU522;其提供額外的資料儲存能力,且亦可包含以下敘述之任何電腦可讀媒體。固定磁碟526可用以儲存程式、資料、及類似者,且典型地為比主要儲存器慢的次要儲存媒體(如硬碟)。吾人將察知,保留於固定磁碟526內的資訊可在適當情形中以如記憶體524中之虛擬記憶體的標準方式被納入。可移除碟片514可採用以下敘述之電腦可讀媒體的形式。
CPU 522係亦耦合至各種輸入/輸出裝置,諸如顯示器504、鍵盤510、滑鼠512、及揚聲器530。一般而言,輸入/輸出裝置可為下列任何一者:視訊顯示器、軌跡球、滑鼠、鍵盤、麥克風、觸控顯示器、轉換器讀卡機、磁或紙帶讀取器、數位板、記錄針、語音或手寫辨識器、生物測定讀取器、或其他電腦。可將CPU 522選擇性地耦合至另一電腦或使用網路介面540的電信網路。在具備此網路介面之情況下,預期CPU在上述方法步驟之執行過程中可自網路接收資訊、或可將資訊輸出至網路。再者,本發明之方法實施例可在CPU 522單獨執行,或可在如結合共享一部分處理的遠端CPU之網際網路的網路範圍內執行。
此外,本發明之實施例進一步關於附有其上具有用以執行各種電腦實施操作的電腦編碼之電腦可讀媒體的電腦儲存產品。媒體及電腦編碼可為針對本發明之目的所特別設計及建構者,或其可屬於對電腦軟體技術領域中具有技術者所熟知且可用的種類。實體非暫態電腦可讀取媒體之實例包含但未侷限於:如硬碟、軟碟、及磁帶的磁性媒體;如CD-ROMs及全像裝置的光學媒體;如軟磁光碟的磁光媒體;及其為特別配置成儲存及執行程式碼的硬體裝置,如特定用途積體電路(application-specific integrated circuits,ASICs)、可程式邏輯裝置(programmable logic devices,PLDs)、及ROM與RAM裝置。電腦編碼之實例包含如編譯器所產生之機械碼、及含有由使用解譯器之電腦所執行的較高階編碼的檔案。電腦可讀媒體亦可為由內含於載波中之電腦資料訊號所傳輸、且代表由處理器所執行之一連串指令的電腦碼。
電漿處理腔室400可用以將圖案自光阻遮罩316轉移至硬遮罩312(步驟220)。然後,將圖案從硬遮罩312轉移至擬硬遮罩310以形成圖案化擬硬遮罩層(步驟224)。硬遮罩312被移除(步驟228)。圖3B為移除硬遮罩後的基板304之示意剖面圖。不具中間硬遮罩的其他實施例可在不先將圖案轉移至硬遮罩的情況下直接將圖案自光阻轉移至擬硬遮罩。
然後執行蝕刻層循環(步驟232)。在本實施例中,蝕刻層循環為圖1中所示之流程圖的過程。在此實例中,蝕刻層循環係於兩步驟處理中提供。第一步驟針對包含非晶碳或多晶矽的圖案化擬硬遮罩提供調節,且之後第二步驟提供蝕刻層之蝕刻。調節提供包含烴氣的無氟沉積氣體(步驟104)。較佳而言,烴氣為C2H4或CH4。更佳而言,烴氣為C2H4。沉積氣體之實例將在5-100mTorr之壓力下提供1-200sccm(standard cubic centimeters per minute,每分鐘標準立方公分)的C2H4、10-2000sccm的N2、及1-200sccm的O2。在其他實施例中,無氟沉積氣體可包含含矽成分。在其他實施例中,含矽成分可由矽或二氧化矽腔室部件所提供。維持-80℃至120℃之間的晶圓溫度。無氟沉積氣體形成為電漿(步驟108)。提供0-200瓦特的2 MHz RF功率及0-600瓦特的60 MHz RF功率。提供小於500伏特之偏壓(步驟112)。使調節維持1-120秒之間。電漿及低偏壓在擬硬遮罩之頂部上形成沉積物(步驟116),此結束調節步驟。圖3C為調節步驟已在擬硬遮罩310之頂部上形成沉積物324後的基板304之剖面圖。沉積物324具有頂部厚度328及側壁之最厚部分的厚度332。在本實施例中,頂部厚度328至少為側壁沉積之最厚部分的厚度332之兩倍。更佳而言,頂部厚度328至少為側壁沉積物之最厚部分的厚度332之五倍。在一實驗中,側壁沉積物之最厚部分的厚度332大約為1 nm且頂部厚度328大於5 nm。在另一實驗中,側壁沉積之最厚部分的厚度332小於1 nm且頂部厚度328大於2 nm。因此,在此第二實驗中,頂部厚度328之最厚部分大於側壁沉積之最厚部分的厚度332的兩倍。
然後蝕刻層被蝕刻(步驟120)。在本實施例中,蝕刻步驟蝕刻小於蝕刻層之厚度的一半。圖3D為蝕刻層被蝕刻第一循環後的基板之剖面圖。雖然圖3D中顯示無沉積物,但數埃(angstroms)之沉積物仍可能在蝕刻步驟後殘留於頂部上。由於蝕刻步驟蝕刻小於蝕刻層之厚度的一半,故使調節步驟及蝕刻步驟至少再循環重複兩次(步驟124)。
圖3E為第二循環中的沉積形成頂部沉積物340後的基板之剖面圖。圖3F為第二循環中的蝕刻後的基板之剖面圖。圖3G為第三循環中的沉積形成頂部沉積物344後的基板之剖面圖。圖3H為完成蝕刻後的基板304之剖面圖,其自所蝕刻疊層形成線348。在每一循環中於蝕刻步驟後,可能有高達10埃的沉積物留在擬硬遮罩上。在完成蝕刻後,可在單獨的移除步驟中將擬硬遮罩310移除。
剖面圖顯示具有減少的擺動且無CD(臨界尺寸)增量的結果性特徵部。圖6為所形成之線348的俯視圖。可由圖6中見得線348為筆直而不具擺動或具有最少擺動。在具有複數循環的實驗中,產生具有最少擺動的線。
在具有非晶碳擬硬遮罩的本實施例中,已發現在不化學性地改變非晶碳材料之情況下,氮使非晶碳擬硬遮罩硬化以減少擺動。此外,氮係用作稀釋劑來調節沉積成分之濃度以提供期望之沉積物。使用無氟沉積氣體不僅在擬硬遮罩之頂部上提供保護性沉積物,且亦已被發現提供無氟沉積。已無預期發現無氟沉積以保護非晶碳圖案化遮罩免於氟侵蝕並減少或預防非晶碳遮罩之擺動的方式而如除氟器(fluorine sink)般清除氟。
已發現在沉積期間,提供比具有低於60 MHz之來源頻率的RF功率多的具有至少60 MHz之來源頻率的RF功率使沉積處理改善。較佳而言,在低於60 MHz之頻率下提供低RF功率或不提供RF功率。利用此高頻RF功率,可將壓力維持在5及150 mTorr之間。已發現可使用較低RF頻率,但將需要較高壓力以減少離子損害。舉例而言,僅有2 MHz RF功率時將使用大於150 mTorr之壓力,如500 mTorr。然而,已發現等於或大於60 MHz之高頻及低壓提供減少的離子損害。較佳而言,偏壓小於500伏特。更佳而言,偏壓小於300伏特。低偏壓進一步減少誘發線擺動的離子損害。
在另一實施例中,擬硬遮罩為多晶矽。在此實施例中,因為O2可用以強化擬硬遮罩及作為稀釋劑,所以稀釋劑可為代替氮的O2
雖然較佳而言,將沉積及蝕刻循環至少執行三次,但仍可使用單沉積完成蝕刻。圖7為在擬硬遮罩712上使用單沉積之蝕刻後的基板704上的線708之剖面圖。線708具有輕微錐度,使得線之底部的CD增加。在未受理論所束縛的情況下,據信在對蝕刻層之完整厚度加以蝕刻的後續單步驟蝕刻前執行單沉積,擬硬遮罩之形狀將在蝕刻期間變成錐形,導致錐形側壁,因此如圖7中所示之蝕刻層中的錐形側壁及較大底部CD。圖8為基板704上的線708之俯視圖。在使用單沉積處理的實驗中,儘管線中仍有些許擺動,仍達成擺動方面的減少。
圖9為未於擬硬遮罩912上方提供沉積物的蝕刻處理後之基板904上的線908之剖面圖。圖10為基板904上的線908之俯視圖。本圖式顯示在沒有調節步驟之情況下產生明顯擺動。
選擇性蝕刻處理可在蝕刻期間提供鈍氣。已被發現在蝕刻期間提供鈍氣的蝕刻處理增加線的CD。
藉由減少或消除擺動,可增加裝置間及裝置內產量。減少擬硬遮罩擺動提供具有小於20 nm之CD及可高達250 nm的大於100 nm之厚度(或高度)的線特徵部。
雖然本發明已以數個較佳實施例的形式加以描述,但仍有落於本發明之範圍內的變化、交換、修改、及各種替代均等物。亦應注意有許多實施本發明之方法及設備的選擇性方式。因此,欲將下列隨附之申請專利範圍解釋為包含落於本發明之真正精神及範圍內之所有此變化、交換、及各種替代均等物。
104...步驟
108...步驟
112...步驟
116...步驟
120...步驟
124...步驟
204...步驟
208...步驟
212...步驟
216...步驟
220...步驟
224...步驟
228...步驟
232...步驟
304...基板
308...蝕刻層
310...擬硬遮罩
312...硬遮罩
314...抗反射層
316...光阻遮罩
320...光阻遮罩特徵部
324...沉積物
328...頂部厚度
332...厚度
340...頂部沉積物
344...頂部沉積物
348...線
400...電漿處理腔室
402...侷限環
404...上電極
408...下電極
410...氣體源
412...烴氣源
416...蝕刻氣體源
418...氮氣源
420...排出泵
428...反應器頂部
435...控制器
440...受限電漿容積
443...氣體入口
448...RF源
452...腔室壁
500...電腦系統
502...監視器
504...顯示器
506...外殼
508...磁碟機
510...鍵盤
512...滑鼠
514...碟片
520...系統匯流排
522...處理器(CPU)
524...記憶體
526...固定磁碟
530...揚聲器
540...網路介面
704...基板
708...線
712...擬硬遮罩
904...基板
908...線
912...擬硬遮罩
本發明係於隨附圖式之圖形中藉由實例而非藉由限制來說明,且其中類似參考編號代表相似元件,且其中:
圖1為本發明之實施例的流程圖。
圖2為納入圖1中所示之處理的較高階流程圖。
圖3A-H為本發明之實施例中所蝕刻之堆疊的示意圖。
圖4為可用於蝕刻之電漿處理腔室的示意圖。
圖5A-B顯示電腦系統,其係適用於實施用於本發明之實施例中的控制器。
圖6為圖3H中所示結構的局部俯視圖。
圖7為使用單一沉積物所蝕刻出的結構之示意剖面圖。
圖8為圖7中所示結構的俯視圖。
圖9為在無調節步驟的情況下所蝕刻的結構之示意剖面圖。
圖10為圖9中所示結構的俯視圖。
104...步驟
108...步驟
112...步驟
116...步驟
120...步驟
124...步驟

Claims (19)

  1. 一種用以於蝕刻層中蝕刻特徵部的方法,包含:a)執行調節步驟,針對設置在該蝕刻層上方的非晶碳或多晶矽之圖案化擬硬遮罩提供調節,其中該調節包含:執行無氟沉積氣體提供步驟,提供包含烴氣的無氟沉積氣體;然後執行電漿形成步驟,由該無氟沉積氣體形成電漿;執行偏壓提供步驟,提供小於500伏特的偏壓;及然後執行沉積物形成步驟,在該圖案化擬硬遮罩之頂部上形成沉積物;及b)然後執行蝕刻步驟,經由該圖案化擬硬遮罩蝕刻該蝕刻層;然後在蝕刻該蝕刻層之後移除該擬硬遮罩層。
  2. 如申請專利範圍第1項之用以於蝕刻層中蝕刻特徵部的方法,更包含至少重複兩次步驟a及b,且其中該沉積物具有:頂部厚度,其為該圖案化擬硬遮罩之頂部上的該沉積物之厚度;及側壁厚度,其為該圖案化擬硬遮罩之側壁上的最大沉積物厚度,其中該頂部厚度至少為該側壁厚度之兩倍。
  3. 如申請專利範圍第2項之用以於蝕刻層中蝕刻特徵部的方法,其中該圖案化擬硬遮罩為非晶碳,且其中該無氟沉積氣體更包含氮。
  4. 如申請專利範圍第3項之用以於蝕刻層中蝕刻特徵部的方法,其中該頂部厚度至少為該側壁厚度之五倍。
  5. 如申請專利範圍第4項之用以於蝕刻層中蝕刻特徵部的方法,其中該烴氟包含C2H4或CH4
  6. 如申請專利範圍第5項之用以於蝕刻層中蝕刻特徵部的方法, 其中該蝕刻層為矽氧化物基材料。
  7. 如申請專利範圍第6項之用以於蝕刻層中蝕刻特徵部的方法,其中該蝕刻層更包含氮及氫。
  8. 如申請專利範圍第5項之用以於蝕刻層中蝕刻特徵部的方法,更包含:執行擬硬遮罩層形成步驟,在該蝕刻層上方形成擬硬遮罩層;執行抗反射層形成步驟,在該擬硬遮罩層上方形成抗反射層;執行圖案化光阻層形成步驟,在該抗反射層上方形成圖案化光阻層;及執行圖案轉移步驟,將該圖案化光阻層之圖案轉移至該擬硬遮罩層。
  9. 如申請專利範圍第5項之用以於蝕刻層中蝕刻特徵部的方法,其中該無氟沉積氣體更包含含矽成分。
  10. 如申請專利範圍第5項之用以於蝕刻層中蝕刻特徵部的方法,其中該電漿形成步驟包含提供至少60MHz的RF訊號及5-150mTorr之間的壓力。
  11. 如申請專利範圍第5項之用以於蝕刻層中蝕刻特徵部的方法,其中前述由該無氟沉積氣體形成電漿之步驟包含提供小於2MHz的RF訊號及大於150mTorr的壓力。
  12. 如申請專利範圍第5項之用以於蝕刻層中蝕刻特徵部的方法,其中該偏壓小於300伏特。
  13. 如申請專利範圍第2項之用以於蝕刻層中蝕刻特徵部的方法,其中該圖案化擬硬遮罩為多晶矽且其中該無氟沉積氣體更包含氧。
  14. 如申請專利範圍第2項之用以於蝕刻層中蝕刻特徵部的方法,其中該蝕刻步驟於該蝕刻層中形成複數線,其中該等線具有不大於20nm之寬度及至少100nm之厚度。
  15. 如申請專利範圍第2項之用以於蝕刻層中蝕刻特徵部的方法,更包含:執行擬硬遮罩層形成步驟,在該蝕刻層上方形成擬硬遮罩層;執行抗反射層形成步驟,在該擬硬遮罩層上方形成抗反射層;執行圖案化光阻層形成步驟,在該抗反射層上方形成圖案化光阻層;及執行圖案轉移步驟,將該圖案化光阻層之圖案轉移至該擬硬遮罩層。
  16. 一種用以於蝕刻層中蝕刻特徵部的方法,包含:a)執行非晶碳層形成步驟,在該蝕刻層上方形成非晶碳層;b)然後執行抗反射層形成步驟,在該非晶碳層上方形成抗反射層;c)然後執行圖案化光阻層形成步驟,在該抗反射層上方形成圖案化光阻層;d)然後執行圖案轉移步驟,將該圖案化光阻層之圖案轉移至該非晶碳層以形成圖案化非晶碳遮罩;e)然後執行調節步驟,針對該圖案化非晶碳遮罩提供調節,其中該調節包含:無氟沉積氣體提供步驟,提供包含氮及包含C2H4或CH4 之烴氣的無氟沉積氣體;電漿形成步驟,由該無氟沉積氣體形成電漿;及沉積物形成步驟,在該圖案化非晶碳遮罩之頂部上形成沉積物,其中該沉積物具有:頂部厚度,其為該圖案化非晶碳遮罩之頂部上的該沉積物之厚度;及側壁厚度,其為該圖案化非晶碳遮罩之側壁上的最大沉積物厚度,其中該頂部厚度至少為該側壁厚度之兩倍;f)然後執行蝕刻步驟,經由該圖案化非晶碳遮罩蝕刻該蝕刻層,其中將步驟e及f循環性地重複多次;及g)然後執行移除步驟,移除該圖案化非晶碳遮罩。
  17. 如申請專利範圍第16項之用以於蝕刻層中蝕刻特徵部的方法,其中該調節步驟更包含提供小於500伏特的偏壓。
  18. 一種用以於蝕刻層中蝕刻特徵部的設備,前述設備包含:電漿處理腔室,包含:腔室壁,形成電漿處理腔室外殼;夾盤,用以於該電漿處理腔室外殼內支持及夾持基板;壓力調節器,用以調節該電漿處理腔室外殼中的壓力;至少一電極或線圈,用以對該電漿處理腔室外殼提供功率以支持電漿;氣體入口,用以將氣體供入該電漿處理腔室外殼中;及氣體出口,用以自該電漿處理腔室外殼排出氣體;複數氣體源,與該氣體入口流體連接,該等氣體源包含:無氟沉積氣體源;及蝕刻氣體源;及控制器,可控制地連接至該等氣體源、該夾盤、及該至少一電極或線圈,該控制器包含:至少一處理器;及 非暫態電腦可讀媒體,包含:提供調節用電腦可讀編碼,用以針對設置在該蝕刻層上方之非晶碳或多晶矽之圖案化擬硬遮罩提供調節,其中該提供調節用電腦可讀編碼包含:用以提供包含烴氣的無氟沉積氣體之電腦可讀編碼;接著用以由該無氟沉積氣體形成電漿之電腦可讀編碼;接著用以提供小於500伏特之偏壓至該至少一電極或線圈的電腦可讀編碼;及接著用以在該圖案化擬硬遮罩之頂部上形成沉積物的電腦可讀編碼;及接著進行蝕刻用電腦可讀編碼,用以經由該圖案化擬硬遮罩蝕刻該蝕刻層。
  19. 如申請專利範圍第18項之用以於蝕刻層中蝕刻特徵部的設備,更包含:重複執行電腦可讀編碼用電腦可讀編碼,用以重複該提供調節用電腦可讀編碼及該進行蝕刻用電腦可讀編碼至少兩次,且其中該沉積物具有:頂部厚度,其為該圖案化擬硬遮罩之頂部上的該沉積物之厚度;及側壁厚度,其為該圖案化擬硬遮罩之側壁上的最大沉積物厚度,其中該頂部厚度至少為該側壁厚度之兩倍。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US8828744B2 (en) * 2012-09-24 2014-09-09 Lam Research Corporation Method for etching with controlled wiggling
CN103854995B (zh) * 2012-12-06 2016-10-19 中微半导体设备(上海)有限公司 一种改善侧壁条痕的刻蚀工艺及其装置
CN103903972A (zh) * 2014-04-22 2014-07-02 上海华力微电子有限公司 一种小尺寸图形的制作方法
JP6587580B2 (ja) * 2016-06-10 2019-10-09 東京エレクトロン株式会社 エッチング処理方法
US10515818B2 (en) * 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
JP6363266B2 (ja) * 2017-06-22 2018-07-25 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
CN107968094A (zh) * 2017-11-21 2018-04-27 长江存储科技有限责任公司 一种用于3d nand闪存的台阶结构成形工艺
US20220005688A1 (en) * 2020-07-02 2022-01-06 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications
WO2023239617A1 (en) * 2022-06-09 2023-12-14 Lam Research Corporation In situ declogging in plasma etching
WO2024044217A1 (en) * 2022-08-25 2024-02-29 Lam Research Corporation High aspect ratio etch with a re-deposited helmet mask

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2947542A1 (de) * 1979-11-26 1981-06-04 Leybold-Heraeus GmbH, 5000 Köln Einrichtung zur ueberwachung und/oder steuerung von plasmaprozessen
US4855017A (en) 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4888199A (en) * 1987-07-15 1989-12-19 The Boc Group, Inc. Plasma thin film deposition process
US4877757A (en) * 1987-07-16 1989-10-31 Texas Instruments Incorporated Method of sequential cleaning and passivating a GaAs substrate using remote oxygen plasma
US4857140A (en) * 1987-07-16 1989-08-15 Texas Instruments Incorporated Method for etching silicon nitride
US5283087A (en) * 1988-02-05 1994-02-01 Semiconductor Energy Laboratory Co., Ltd. Plasma processing method and apparatus
US5273609A (en) * 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
US5902494A (en) * 1996-02-09 1999-05-11 Applied Materials, Inc. Method and apparatus for reducing particle generation by limiting DC bias spike
US6083852A (en) * 1997-05-07 2000-07-04 Applied Materials, Inc. Method for applying films using reduced deposition rates
US6127262A (en) * 1996-06-28 2000-10-03 Applied Materials, Inc. Method and apparatus for depositing an etch stop layer
GB9616225D0 (en) * 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US5879574A (en) * 1996-11-13 1999-03-09 Applied Materials, Inc. Systems and methods for detecting end of chamber clean in a thermal (non-plasma) process
US6125859A (en) * 1997-03-05 2000-10-03 Applied Materials, Inc. Method for improved cleaning of substrate processing systems
US6077764A (en) * 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
US6110322A (en) * 1998-03-06 2000-08-29 Applied Materials, Inc. Prevention of ground fault interrupts in a semiconductor processing system
JP2000306884A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp プラズマ処理装置およびプラズマ処理方法
US6461529B1 (en) * 1999-04-26 2002-10-08 International Business Machines Corporation Anisotropic nitride etch process with high selectivity to oxide and photoresist layers in a damascene etch scheme
US6291357B1 (en) * 1999-10-06 2001-09-18 Applied Materials, Inc. Method and apparatus for etching a substrate with reduced microloading
US6346490B1 (en) * 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6716302B2 (en) * 2000-11-01 2004-04-06 Applied Materials Inc. Dielectric etch chamber with expanded process window
US6596653B2 (en) * 2001-05-11 2003-07-22 Applied Materials, Inc. Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD
US6846516B2 (en) * 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
US6784096B2 (en) * 2002-09-11 2004-08-31 Applied Materials, Inc. Methods and apparatus for forming barrier layers in high aspect ratio vias
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US6833325B2 (en) * 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
SG152920A1 (en) * 2002-10-11 2009-06-29 Lam Res Corp A method for plasma etching performance enhancement
US6942816B2 (en) * 2003-02-12 2005-09-13 Lam Research Corporation Methods of reducing photoresist distortion while etching in a plasma processing system
US6921727B2 (en) * 2003-03-11 2005-07-26 Applied Materials, Inc. Method for modifying dielectric characteristics of dielectric layers
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US20050100682A1 (en) * 2003-11-06 2005-05-12 Tokyo Electron Limited Method for depositing materials on a substrate
US7611758B2 (en) * 2003-11-06 2009-11-03 Tokyo Electron Limited Method of improving post-develop photoresist profile on a deposited dielectric film
KR100585148B1 (ko) * 2004-06-22 2006-05-30 삼성전자주식회사 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법
US20060021971A1 (en) 2004-07-30 2006-02-02 Kevin Pears Method for plasma treatment of a carbon layer
US7597816B2 (en) * 2004-09-03 2009-10-06 Lam Research Corporation Wafer bevel polymer removal
US20060051965A1 (en) * 2004-09-07 2006-03-09 Lam Research Corporation Methods of etching photoresist on substrates
US7053003B2 (en) 2004-10-27 2006-05-30 Lam Research Corporation Photoresist conditioning with hydrogen ramping
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7291553B2 (en) * 2005-03-08 2007-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming dual damascene with improved etch profiles
US7241683B2 (en) 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US20070181530A1 (en) 2006-02-08 2007-08-09 Lam Research Corporation Reducing line edge roughness
US7510976B2 (en) * 2006-04-21 2009-03-31 Applied Materials, Inc. Dielectric plasma etch process with in-situ amorphous carbon mask with improved critical dimension and etch selectivity
US7790047B2 (en) * 2006-04-25 2010-09-07 Applied Materials, Inc. Method for removing masking materials with reduced low-k dielectric material damage
US7718542B2 (en) * 2006-08-25 2010-05-18 Lam Research Corporation Low-k damage avoidance during bevel etch processing
US7407597B2 (en) 2006-09-14 2008-08-05 Lam Research Corporation Line end shortening reduction during etch
US7491343B2 (en) * 2006-09-14 2009-02-17 Lam Research Corporation Line end shortening reduction during etch
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US20080176401A1 (en) * 2007-01-23 2008-07-24 United Microelectronics Corp. Method for forming contact hole
US20100327413A1 (en) * 2007-05-03 2010-12-30 Lam Research Corporation Hardmask open and etch profile control with hardmask open
US7629255B2 (en) * 2007-06-04 2009-12-08 Lam Research Corporation Method for reducing microloading in etching high aspect ratio structures
US7838426B2 (en) * 2007-08-20 2010-11-23 Lam Research Corporation Mask trimming
US7846645B2 (en) 2007-12-14 2010-12-07 Tokyo Electron Limited Method and system for reducing line edge roughness during pattern etching
WO2009085564A2 (en) 2007-12-21 2009-07-09 Lam Research Corporation Etch with high etch rate resist mask
JP5064319B2 (ja) * 2008-07-04 2012-10-31 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes
US8313664B2 (en) * 2008-11-21 2012-11-20 Applied Materials, Inc. Efficient and accurate method for real-time prediction of the self-bias voltage of a wafer and feedback control of ESC voltage in plasma processing chamber
US20110097904A1 (en) * 2009-10-22 2011-04-28 Lam Research Corporation Method for repairing low-k dielectric damage
US20110223770A1 (en) * 2010-03-15 2011-09-15 Lam Research Corporation Nitride plasma etch with highly tunable selectivity to oxide
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US20130026136A1 (en) * 2011-07-29 2013-01-31 Qualcomm Mems Technologies, Inc. Sputter-etch tool and liners

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US8470126B2 (en) 2013-06-25
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