JP2012175105A - 疑似ハードマスクのためのウィグリング制御 - Google Patents

疑似ハードマスクのためのウィグリング制御 Download PDF

Info

Publication number
JP2012175105A
JP2012175105A JP2012030028A JP2012030028A JP2012175105A JP 2012175105 A JP2012175105 A JP 2012175105A JP 2012030028 A JP2012030028 A JP 2012030028A JP 2012030028 A JP2012030028 A JP 2012030028A JP 2012175105 A JP2012175105 A JP 2012175105A
Authority
JP
Japan
Prior art keywords
layer
etching
patterned
pseudo
amorphous carbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012030028A
Other languages
English (en)
Inventor
Lee Shu Ben
ベン−リー・シュウ
Dhindsa Rajinder
ラジンダー・ディンドサ
Paulay Binay
ビナイ・ポーレイ
A Hudson Eric
エリック・エー.・ハドソン
D Bailey Andrew Iii
サード アンドリュー・ディ.・ベイリー・ザ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2012175105A publication Critical patent/JP2012175105A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】エッチング層内に特徴をエッチングするための方法であって、エッチング層の上に配されたアモルファスカーボン又はポリシリコンのパターン化疑似ハードマスクに対するコンディショニングを提供する。
【解決手段】コンディショニングは、炭化水素ガスを含む無フッ素蒸着ガスを供給することと、無フッ素蒸着ガスからプラズマを形成することと、500ボルト未満のバイアスを提供することと、パターン化疑似ハードマスクの上端上に蒸着を形成することとを含む。エッチング層は、パターン化疑似ハードマスクを通してエッチングされる。
【選択図】図1

Description

本発明は、半導体デバイスの生産時にマスクを通してエッチング層をエッチングすることに関する。特に、本発明は、半導体デバイスの生産時にアモルファスカーボン又はポリシリコンなどの疑似ハードマスクを通して誘電体層をエッチングすることに関する。アモルファスカーボンは、幾らかの水素を伴った化学気相蒸着(CVD)などの蒸着プロセスを使用して蒸着された高温カーボン層である。このようなアモルファスカーボン層は、400℃を超える温度で蒸着されてよい。
半導体ウエハの処理時には、周知のパターン化プロセス及びエッチングプロセスを使用してウエハ内に半導体デバイスの特徴が画定される。これらのプロセスでは、フォトレジスト(PR)材料が、ウエハ上に蒸着されてよく、次いで、レチクルによるフィルタリングを経た光に曝される。レチクルは、光がレチクルを通って伝搬しないように阻止する典型的な特徴形状をパターン化された透明な板であってよい。
レチクルを通り抜けた後、光は、フォトレジスト材料の表面に接触する。光は、ディベロッパがフォトレジスト材料の一部分を除去することができるように、フォトレジスト材料の化学組成を変化させる。ポジ型フォトレジスト材料の場合は、露光領域が除去され、ネガ型フォトレジスト材料の場合は、非露光領域が除去され、その結果、パターン化フォトレジストマスクが得られる。パターンは、パターン化フォトレジストマスクから疑似ハードマスク層に転写されてよく、該疑似ハードマスク層には、中間ハードマスク層が使用されてよい。その後、ウエハは、疑似ハードマスクによって保護されなくなったエリアから、その下にある材料を除去するためにエッチングされ、そうして、ウエハ内に所望の特徴が形成される。疑似ハードマスクの使用は、高分解能での、より深いエッチングを可能にする。
以上を達成するために及び本発明の目的にしたがって、エッチング層内に特徴をエッチングするための方法が提供される。エッチング層の上に配されたアモルファスカーボン又はポリシリコンのパターン化疑似ハードマスクに対するコンディショニングが提供され、該コンディショニングは、炭化水素ガスを含む無フッ素蒸着ガスを供給することと、無フッ素蒸着ガスからプラズマを形成することと、500ボルト未満のバイアスを提供することと、パターン化疑似ハードマスクの上端上に蒸着を形成することとを含む。エッチング層は、パターン化疑似ハードマスクを通してエッチングされる。
発明の別の顕現では、エッチング層内に特徴をエッチングするための方法が提供される。エッチング層の上に、アモルファスカーボン層が形成される。アモルファスカーボン層の上に、反射防止膜層が形成される。反射防止膜層の上に、パターン化フォトレジスト層が形成される。パターン化アモルファスカーボンマスクを形成するために、パターン化フォトレジスト層のパターンがアモルファスカーボン層に転写される。パターン化アモルファスカーボンマスクに対するコンディショニングが提供され、該コンディショニングは、窒素と、C24又はCH4を含む炭化水素ガスとを含む無フッ素蒸着ガスを供給することと、無フッ素蒸着ガスからプラズマを形成することと、パターン化アモルファスカーボンマスクの上端上に蒸着を形成することと、パターン化アモルファスカーボンマスクを通してエッチング層をエッチングすることとを含み、蒸着は、パターン化アモルファスカーボンマスクの上端上における蒸着の厚さである上端厚さと、パターン化アモルファスカーボンマスクの側壁上における最大厚さである側壁厚さとを有し、上端厚さは、側壁厚さの少なくとも2倍であり、コンディショニング及びエッチングは、複数回にわたって周期的に繰り返される。パターン化アモルファスカーボンマスクは、除去される。
発明の別の顕現では、エッチング層内に特徴をエッチングするための装置が提供される。プラズマ処理チャンバエンクロージャを形成するチャンバ壁と、プラズマ処理チャンバエンクロージャ内において基板を支持及び把持するためのチャックと、プラズマ処理チャンバエンクロージャ内の圧力を調整するための圧力調整器と、プラズマを維持するためにプラズマ処理チャンバエンクロージャに電力を供給するための少なくとも1つの電極又はコイルと、プラズマ処理チャンバエンクロージャ内へガスを供給するためのガス入口と、プラズマ処理チャンバエンクロージャからガスを排出するためのガス出口とを含む、プラズマ処理チャンバが提供される。ガス入口には、ガス源が流体接続しており、該ガス源は、無フッ素蒸着ガス源と、エッチングガス源とを含む。ガス源、チャック、及び少なくとも1つの電極又はコイルには、コントローラが可制御式に接続され、該コントローラは、少なくとも1つのプロセッサと、非一過性コンピュータ可読媒体とを含む。非一過性コンピュータ可読媒体は、エッチング層の上に配されたアモルファスカーボン又はポリシリコンのパターン化疑似ハードマスクに対するコンディショニングを提供するためのコンピュータ可読コードと、パターン化疑似ハードマスクを通してエッチング層をエッチングするためのコンピュータ可読コードと、コンディショニング及びエッチングを少なくとも2回にわたって周期的に繰り返すためのコンピュータ可読コードとを含み、コンディショニングは、炭化水素ガスを含む無フッ素蒸着ガスを供給するためのコンピュータ可読コードと、無フッ素蒸着ガスからプラズマを形成するためのコンピュータ可読コードと、500ボルト未満のバイアスを提供するためのコンピュータ可読コードと、パターン化疑似ハードマスクの上端上に蒸着を形成するためのコンピュータ可読コードとを含み、蒸着は、パターン化疑似ハードマスクの上端上における蒸着の厚さである上端厚さと、パターン化疑似ハードマスクの側壁上における最大厚さである側壁厚さとを有し、上端厚さは、側壁厚さの少なくとも2倍である。
本発明のこれらの及びその他の特徴は、発明の詳細な説明において尚且つ添付の図面との関連のもとで、以下で、より詳細に説明される。
添付の図面において、本発明は、限定的なものではなく例示的なものとして示され、図中、類似の参照符号は、同様の要素を指すものとする。
発明の一実施形態のフローチャートである。
図1に示されたプロセスを取り入れた、よりハイレベルなフローチャートである。
発明の一実施形態においてエッチングされたスタックの概略図である。 発明の一実施形態においてエッチングされたスタックの概略図である。 発明の一実施形態においてエッチングされたスタックの概略図である。 発明の一実施形態においてエッチングされたスタックの概略図である。 発明の一実施形態においてエッチングされたスタックの概略図である。 発明の一実施形態においてエッチングされたスタックの概略図である。 発明の一実施形態においてエッチングされたスタックの概略図である。 発明の一実施形態においてエッチングされたスタックの概略図である。
エッチングに使用されえるプラズマ処理チャンバの概略図である。
本発明の実施形態において使用されるコントローラを実装するのに適したコンピュータシステムの図である。 本発明の実施形態において使用されるコントローラを実装するのに適したコンピュータシステムの図である。
図3Hに示された構造の部分上面図である。
シングル蒸着を使用してエッチングされた構造の概略断面図である。
図7に示された構造の上面図である。
コンディショニング工程を伴わずにエッチングされた構造の概略断面図である。
図9に示された構造の上面図である。
次に、添付の図面に示されるような幾つかの好ましい実施形態を参照にして、本発明が詳細に説明される。以下の説明では、本発明の完全な理解を可能にするために、多くの詳細が特定されている。しかしながら、当業者ならば、本発明が、これらの一部又は全部の詳細を特定しなくても実施されえることが明らかである。また、本発明を不必要に不明瞭にしないために、周知のプロセス工程及び/又は構造は、詳細に説明されていない。
理解を促すために、図1は、発明の一実施形態において使用されるプロセスのハイレベルなフローチャートである。エッチング層内に特徴をエッチングするための方法が、2工程プロセスとして提供される。第1の工程は、アモルファスカーボン又はポリシリコンを含むパターン化疑似ハードマスクに対するコンディショニングを提供する。第2の工程は、疑似ハードマスクを通したエッチング層のエッチングを提供する。コンディショニングは、炭化水素ガスを含む無フッ素蒸着ガスを供給する(工程104)。無フッ素蒸着ガスは、プラズマ状態にされる(工程108)。500ボルト未満のバイアスが供給される(工程112)。プラズマ及び低バイアスは、疑似ハードマスクの上端上に蒸着を形成し(工程116)、これは、コンディショニング工程を完成させる。エッチング層は、次いで、エッチングされる(工程120)。この実施形態では、エッチングは、エッチング層の厚さの半分未満をエッチングする。したがって、コンディショニング工程及びエッチング工程は、少なくとも2回又は3回以上にわたって繰り返される(工程124)。
[実施例]
図2は、発明の一実施例のフローチャートである。エッチング層の上に、アモルファスカーボン層が形成される(工程204)。アモルファスカーボン層の上に、ハードマスク層が形成される(工程208)。ハードマスク層の上に、反射防止膜層が形成される(工程212)。反射防止膜層の上に、フォトレジストマスクが形成される(工程216)。図3Aは、基板304の上に形成されたエッチング層308の上に形成された疑似ハードマスク層310の上に形成されたハードマスク層312の上に形成された反射防止膜層314の上に形成された、フォトレジストマスク特徴320を伴ったフォトレジストマスク316を示した概略図である。反射防止膜層は、無機反射防止膜層及び有機反射防止膜層であってよい。無機反射防止膜層としてよく使用される無機材料は、SiONである。各種の実施形態において、層は、各種の層の間に提供される1枚又は2枚以上の追加の層を有してよい。例えば、1枚又は2枚以上の層は、エッチング層308と基板304との間であってよい。エッチング層308は、層間絶縁膜層であってよく、エッチング層と基板との間には、1枚又は2枚以上のデバイス層があってよい。別の例では、エッチング層である酸化シリコン層の下に、窒化シリコン層が配されてよい。好ましくは、エッチング層は、酸化シリコンをベースとした材料である。より好ましくは、エッチング層は、更に、窒素成分又は水素成分を含む。
基板304は、1つ又は2つ以上の工程が中で実施されえるプラズマ処理チャンバ内に配されてよい。図4は、以下の工程のうちの1つ又は2つ以上において使用されえるプラズマ処理チャンバ400の概略図である。プラズマ処理チャンバ400は、閉じ込めリング402(ただし、その他の実施形態は、その他の閉じ込めデバイスを使用してよい)と、上部電極404と、下部電極408と、ガス源410と、排出ポンプ420とを含む。プラズマ処理チャンバ400内において、基板304は、下部電極408上に位置決めされる。下部電極408は、基板304を保持するための適切な基板チャックメカニズム(例えば、静電的クランプ、機械的クランプなど)を組み入れている。リアクタトップ328は、下部電極408の真向かいに配置された上部電極404を搭載している。上部電極404、下部電極408、及び閉じ込めリング402は、閉じ込めプラズマ体積を画定する。ガスは、ガス源310によってガス入口443を通じて閉じ込めプラズマ体積440に供給され、排出ポンプ420によって閉じ込めリング402及び排出口を通じて閉じ込めプラズマ体積から排出される。ガスの排出を助ける以外に、排出ポンプ420は、圧力の調整も助ける。この実施形態では、ガス源410は、炭化水素ガス源412と、エッチングガス源416と、窒素ガス源418とを含む。ガス源410は、更に、その他のガス源を含んでよい。下部電極408には、RF源448が電気的に接続される。チャンバ壁452は、閉じ込めリング402、上部電極404、及び下部電極408を取り巻く。電極へのRF電力の接続は、異なる組み合わせも可能である。好ましい一実施形態では、27MHz、60MHz、及び2MHzの電源が、下部電極に接続されるRF電源448を構成し、上部電極は、接地される。コントローラ435が、RF源448、排出ポンプ420、及びガス源410に可制御式に接続される。プロセスチャンバは、CCP(容量結合プラズマ)リアクタ又はICP(誘導結合プラズマ)リアクタであってよい。
図5A及び図5Bは、本発明の実施形態において使用されるコントローラ435を実装するのに適したコンピュータシステム500を例示している。図5Aは、コンピュータシステムとして考えられる1つの物理的形態を示している。もちろん、コンピュータシステムは、集積回路、プリント回路基板、及び小型の携帯用端末から巨大なスーパーコンピュータに至る数多くの物理的形態を有してよい。コンピュータシステム500は、モニタ502と、ディスプレイ504と、筐体506と、ディスクドライブ505と、キーボード510と、マウス512とを含む。ディスク514は、コンピュータシステム500との間でデータをやりとりするために使用されるコンピュータ可読媒体である。
図5Bは、コンピュータシステム500のブロック図の一例である。システムバス520には、種々様々なサブシステムが取り付けられる。(1つ又は2つ以上の)プロセッサ522(中央演算処理装置、すなわちCPUとも称される)が、メモリ524を含むストレージデバイスに接続される。メモリ524は、ランダムアクセスメモリ(RAM)及び読み出し専用メモリ(ROM)を含む。当該分野において周知であるように、ROMは、CPUに対してデータ及び命令を単方向的に伝送する働きをし、RAMは、一般に、データ及び命令を双方向的に伝送するために使用される。これらのメモリは、いずれのタイプも、後述される任意の適切なコンピュータ可読媒体を含んでよい。CPU522には、固定ディスク526も双方向的に接続され、これは、追加のデータストレージ容量を提供し、やはり、後述される任意のコンピュータ可読媒体を含んでよい。固定ディスク526は、プログラムやデータなどを格納するために使用されてよく、一般に、一次ストレージよりも低速な二次ストレージ媒体(ハードディスクなど)である。なお、固定ディスク526内に保持される情報は、もし適切であれば、メモリ524内の仮想メモリとして標準的な形で組み入れられてよいことがわかる。取り外し可能ディスク514は、後述されるコンピュータ可読媒体の形態をとってよい。
CPU522は、ディスプレイ504、キーボード510、マウス512、及びスピーカ530などの様々な入出力デバイスにも接続することができる。一般に、入出力デバイスは、ビデオディスプレイ、トラックボール、マウス、キーボード、マイクロフォン、タッチセンサ式ディスプレイ、トランスデューサカード読み取り機器、磁気テープ若しくは紙テープ読み取り機器、タブレット、スタイラス、音声若しくは手書き文字認識機器、バイオメトリック読み取り機器、又はその他のコンピュータのうちの任意であってよい。CPU522は、ネットワークインターフェース540を使用して、別のコンピュータ又は通信ネットワークに随意に接続されてよい。このようなネットワークインターフェースがあれば、CPUは、上述された方法の工程を実施する過程において、ネットワークから情報を受信する、又はネットワークに情報を出力することができると考えられる。更に、本発明の方法の実施形態は、CPU522上のみで実行されてよい、又は処理の一部を共有するリモートCPUと連携してインターネットなどのネットワークを通じて実行されてよい。
また、本発明の実施形態は、更に、コンピュータによって実行される各種の動作を実施するためのコンピュータコードを記録されたコンピュータ可読媒体を伴うコンピュータストレージ製品に関する。媒体及びコンピュータコードは、本発明の目的のために特別に設計及び構築されたものであってよい、又はコンピュータソフトウェアの分野の当業者にとって周知で尚且つ利用可能なタイプであってよい。非一過性コンピュータ可読媒体の具体例には、ハードディスク、フロッピィディスク、及び磁気テープなどの磁気媒体、CD−ROM及びホログラフィックデバイスなどの光媒体、フロプティカルディスクなどの光磁気媒体、並びに特定用途向け集積回路(ASIC)、プログラム可能論理デバイス(PLD)、ROMデバイス、及びRAMデバイスなどプログラムコードの格納及び実行のために特別に構成されたハードウェアデバイスがあるが、これらに限定されない。コンピュータコードの例には、コンパイラによって作成されるようなマシンコード、及びインタープリタを使用してコンピュータによって実行される高水準のコードを含むファイルがある。コンピュータ可読媒体は、搬送波に盛り込まれてプロセッサによって実行可能な一連の命令を表すコンピュータデータ信号によって伝送されるコンピュータコードであってもよい。
プラズマ処理チャンバ400は、フォトレジストマスク316からハードマスク層312にパターンを転写するために使用されてよい(工程220)。パターンは、次いで、パターン化疑似ハードマスク層を形成するために、ハードマスク312から疑似ハードマスク層310に転写される(工程224)。ハードマスク312は、除去される(工程228)。図3Bは、ハードマスクが除去された後における基板304の概略断面図である。中間ハードマスクを伴わないその他の実施形態では、先ずパターンをハードマスクに転写することなくフォトレジストから疑似ハードマスクに直接パターンが転写されてよい。
次いで、エッチング層サイクルが実施される(工程232)。この実施形態では、エッチング層サイクルは、図1に示されたフローチャートのプロセスである。この例では、エッチング層サイクルは、2工程プロセスとして提供される。第1の工程は、アモルファスカーボン又はポリシリコンを含むパターン化疑似ハードマスクに対するコンディショニングと、それに続く、エッチング層のエッチングとを提供する。コンディショニングは、炭化水素ガスを含む無フッ素蒸着ガスを供給する(工程104)。好ましくは、炭化水素ガスは、C24又はCH4である。より好ましくは、炭化水素ガスは、C24である。蒸着ガスの一例は、1〜200sccm(標準状態における立方センチメートル毎分)のC24と、10〜2000sccmのN2と、1〜200sccmのO2とを、5〜100ミリトールの圧力で供給するであろう。その他の実施形態では、無フッ素蒸着ガスは、シリコン含有成分を含んでよい。その他の実施形態では、シリコン含有成分は、シリコン又は二酸化シリコンのチャンバパーツによって提供されてよい。−80℃から120℃の間のウエハ温度が維持される。無フッ素蒸着ガスは、プラズマ状態にされる(工程108)。この例では、0〜200ワットの2MHz RF電力及び0〜600ワットの60MHz RF電力が提供される。500ボルト未満のバイアスが提供される(工程112)。コンディショニングは、1〜120秒間にわたって維持される。プラズマ及び低バイアスは、疑似ハードマスクの上端上に蒸着を形成し(工程116)、これは、コンディショニング工程を完成させる。図3Cは、コンディショニング工程が疑似ハードマスク310の上端上に蒸着324を形成した後における基板304の断面図である。蒸着324は、上端厚さ328と、側壁の最も厚い部分の厚さ332とを有する。この実施形態では、上端厚さ328は、側壁蒸着の最も厚い部分の厚さ332の少なくとも2倍である。より好ましくは、上端厚さ328は、側壁蒸着の最も厚い部分の厚さ332の少なくとも5倍である。1つの実験では、側壁蒸着の最も厚い部分332は、約1nmであり、上端厚さ328は、5nmを上回った。別の実験では、側壁蒸着の最も厚い部分332は、1nm未満であり、上端厚さ328は、2nmを上回った。したがって、この第2の実験では、上端厚さ328の最も厚い部分は、側壁蒸着の最も厚い部分332の2倍を上回った。
エッチング層は、次いで、エッチングされる(工程120)。この実施形態では、エッチングは、エッチング層の厚さの半分未満をエッチングする。図3Dは、エッチング層が第1のサイクルにおいてエッチングされた後における基板の断面図である。図3Dには、蒸着が示されていないが、エッチング工程後は、上端上に数オングストロームの蒸着が残ることがある。エッチングは、エッチング層の厚さの半分未満をエッチングするので、コンディショニング工程及びエッチング工程は、少なくとも2回又は3回以上にわたって周期的に繰り返される(工程124)。
図3Eは、第2のサイクルにおける蒸着が上端蒸着340を形成した後における基板の断面図である。図3Fは、第2のサイクルにおけるエッチングの後における基板の断面図である。図3Gは、第3のサイクルにおける蒸着が上端蒸着344を形成した後における基板の断面図である。図3Hは、エッチングが完了した後における基板304の断面図であり、エッチングされた層から線348が形成されている。どのサイクルにおいても、エッチング工程の後に、疑似ハードマスク上に最大10オングストロームの蒸着が残されることがある。エッチングが完了した後、疑似ハードマスク310は、別途の除去工程において除去されてよい。
断面図は、結果得られた、ウィグリングを低減され尚且つCDを増幅されなかった特徴を示している。図6は、形成された線348の上面図である。図6からわかるように、線348は、真直ぐで、ウィグリングが無い又は僅かである。複数のサイクルを伴った実験では、ウィグリングが僅かな線が作成された。
アモルファスカーボン疑似ハードマスクを伴ったこの実施形態では、窒素が、アモルファスカーボン材料を化学的に変質させることなくアモルファスカーボン疑似マスクを硬化させてウィグリングを低減させることを見いだされた。また、窒素は、蒸着成分の濃度を調整して所望の蒸着を提供するための希釈剤として使用される。無フッ素蒸着ガスの使用は、疑似ハードマスクの上端上に保護蒸着を提供するのみならず、無フッ素蒸着を提供することも見いだされた。無フッ素蒸着は、フッ素吸収源として機能してフッ素を捕捉し、フッ素攻撃からアモルファスカーボンパターン化マスクを保護する及びアモルファスカーボンマスクのウィグリングを低減させる又は阻止することを、予期せず見いだされた。
蒸着時は、電源周波数が60MHz未満のRF電力よりも、電源周波数が少なくとも60MHzのRF電力をより多く提供する方が、蒸着プロセスを向上させられることを見いだされた。より好ましくは、60MHz未満の周波数で提供されるRF電力は、少ない又は無い。このような高周波数RF電力では、圧力は、5〜150ミリトールに維持されるであろう。より低いRF周波数が使用されてもよいが、その場合は、イオン損傷を抑えるために、更に高い圧力が必要とされるであろうことを見いだされた。例えば、2MHz RF電力のみである場合は、500ミリトールなどの、150ミリトールを超える圧力が使用されるであろう。しかしながら、低い圧力及び60MHz以上の高周波数は、イオン損傷を低減させられることを見いだされた。好ましくは、バイアスは、500ボルト未満である。より好ましくは、バイアスは、300ボルト未満である。低いバイアスは、更に、イオン損傷によって誘発される線のウィグリングを低減させる。
別の実施形態では、疑似ハードマスクは、ポリシリコンである。このような一実施形態では、希釈剤は、窒素ではなくO2であってよい。なぜならば、O2は、疑似ハードマスクを硬化させるために及び希釈剤としての両方に使用されえるからである。
蒸着及びエッチングのサイクルは、少なくとも3回にわたって実施されることが好ましいが、シングル蒸着を使用してエッチングを完了させることも可能である。図7は、疑似ハードマスク712に対してシングル蒸着を使用したエッチング後における基板704上の線708の断面図である。線708は、僅かに先細っており、したがって、線の底部におけるCDが、増加されている。理論に縛られることはないが、シングル蒸着、及びそれに続く、エッチング層(708)の全厚さをエッチングする後続のシングル工程エッチングの実施は、エッチング時に疑似ハードマスクの形状を先細らせて、側壁の先細りを招き、ゆえに、図7に示されるように、エッチング層における側壁の先細り及び底部CDの増加をもたらす。図8は、基板704上の線708の上面図である。シングル蒸着プロセスを使用した実験では、線に幾らかのウィグリングはあったが、ウィグリングの低減が達成された。
図9は、疑似ハードマスク912の上に蒸着を提供しないエッチングプロセス後における基板904上の線908の断面図である。図10は、基板904上の線908の上面図である。この図は、コンディショニング工程がないと、深刻なウィグリングが生じることを示している。
代替のエッチングプロセスは、エッチング時にパッシベーションガスを供給してよい。エッチング時にパッシベーションガスを提供するエッチングプロセスは、線のCDを増加させることを見いだされた。
ウィグリングを低減させる又は排除することによって、デバイス内及びデバイス間の歩留まりが向上されるであろう。疑似ハードマスクのウィグリングの低減は、CDが20nm未満で尚且つ厚さ(すなわち高さ)が100nmを超えて最大250nmでありえるような線特徴を提供する。
本発明は、幾つかの好ましい実施形態の観点から説明されているが、本発明の範囲に含まれるものとして、代替形態、置換形態、及び代わりとなる各種の等価形態がある。また、本発明の方法及び装置を実現する多くの代替的手法があることも留意されるべきである。したがって、添付の特許請求の範囲は、本発明の真の趣旨及び範囲に含まれるものとして、このようなあらゆる代替形態、置換形態、及び代わりとなる等価形態を含むものと解釈されることを意図される。

Claims (19)

  1. エッチング層内に特徴をエッチングするための方法であって、
    a)前記エッチング層の上に配されたアモルファスカーボン又はポリシリコンのパターン化疑似ハードマスクに対するコンディショニングであって、
    炭化水素ガスを含む無フッ素蒸着ガスを供給することと、
    前記無フッ素蒸着ガスからプラズマを形成することと、
    500ボルト未満のバイアスを提供することと、
    前記パターン化疑似ハードマスクの上端上に蒸着を形成することと、
    を含むコンディショニングを提供することと、
    b)前記パターン化疑似ハードマスクを通して前記エッチング層をエッチングすることと、
    を備える方法。
  2. 請求項1に記載の方法であって、更に、
    工程a)及び工程b)を少なくとも2回にわたって繰り返すことを備え、
    前記蒸着は、前記パターン化アモルファスカーボンマスクの上端上における前記蒸着の厚さである上端厚さと、前記パターン化アモルファスカーボンマスクの側壁上における最大厚さである側壁厚さとを有し、
    前記上端厚さは、前記側壁厚さの少なくとも2倍である、方法。
  3. 請求項2に記載の方法であって、
    前記疑似ハードマスクは、アモルファスカーボンであり、
    前記無フッ素蒸着ガスは、更に、窒素を含む、方法。
  4. 請求項3に記載の方法であって、
    前記上端厚さは、前記側壁上における前記最大厚さの少なくとも5倍である、方法。
  5. 請求項4に記載の方法であって、
    前記炭化水素ガスは、C24又はCH4を含む、方法。
  6. 請求項5に記載の方法であって、
    前記エッチング層は、酸化シリコンをベースとした材料である、方法。
  7. 請求項6に記載の方法であって、
    前記エッチング層は、更に、窒素及び水素を含む、方法。
  8. 請求項5に記載の方法であって、更に、
    前記エッチング層の上にアモルファスカーボン層を形成することと、
    前記疑似ハードマスク層の上に反射防止膜層を形成することと、
    前記反射防止膜層の上にパターン化フォトレジスト層を形成することと、
    前記パターン化フォトレジスト層のパターンを前記疑似ハードマスク層に転写することと、
    を備える方法。
  9. 請求項5に記載の方法であって、
    前記無フッ素蒸着ガスは、更に、シリコン含有成分を含む、方法。
  10. 請求項5に記載の方法であって、
    前記無フッ素蒸着ガスからプラズマを形成することは、少なくとも60MHzのRF信号と、5ミリトール未満の圧力とを提供することを含む、方法。
  11. 請求項5に記載の方法であって、
    前記無フッ素蒸着ガスからプラズマを形成することは、20MHz未満のRF信号と、100ミリトールを超える圧力とを提供することを含む、方法。
  12. 請求項5に記載の方法であって、
    前記バイアスは、300ボルト未満である、方法。
  13. 請求項2に記載の方法であって、
    前記疑似ハードマスクは、ポリシリコンであり、前記無フッ素蒸着ガスは、更に、酸素を含む、方法。
  14. 請求項2に記載の方法であって、
    前記エッチング層をエッチングすることは、前記エッチング層内に複数の線を形成し、
    前記線は、20nm以下の幅と、少なくとも100nmの厚さとを有する、方法。
  15. 請求項2に記載の方法であって、更に、
    前記エッチング層の上にアモルファスカーボン層を形成することと、
    前記疑似ハードマスク層の上に反射防止膜層を形成することと、
    前記反射防止膜層の上にパターン化フォトレジスト層を形成することと、
    前記パターン化フォトレジスト層のパターンを前記疑似ハードマスク層に転写することと、
    を備える方法。
  16. 請求項15に記載の方法であって、更に、
    前記エッチング層をエッチングした後に前記疑似ハードマスク層を除去することを備える方法。
  17. エッチング層内に特徴をエッチングするための方法であって、
    a)前記エッチング層の上にアモルファスカーボン層を形成することと、
    b)前記アモルファスカーボン層の上に反射防止膜層を形成することと、
    c)前記反射防止膜層の上にパターン化フォトレジスト層を形成することと、
    d)パターン化アモルファスカーボンマスクを形成するために、前記パターン化フォトレジスト層のパターンを前記アモルファスカーボン層に転写することと、
    e)前記パターン化アモルファスカーボンマスクに対するコンディショニングであって、
    窒素と、C24又はCH4を含む炭化水素ガスとを含む無フッ素蒸着ガスを供給することと、
    前記無フッ素蒸着ガスからプラズマを形成することと、
    前記パターン化アモルファスカーボンマスクの上端上に蒸着を形成することであって、前記蒸着は、前記パターン化アモルファスカーボンマスクの上端上における前記蒸着の厚さである上端厚さと、前記パターン化アモルファスカーボンマスクの側壁上における最大厚さである側壁厚さとを有し、前記上端厚さは、前記側壁厚さの少なくとも2倍である、ことと、
    を含むコンディショニングを提供することと、
    f)前記パターン化アモルファスカーボンマスクを通して前記エッチング層をエッチングすることであって、工程e)及び工程f)は、複数回にわたって周期的に繰り返される、ことと、
    g)前記パターン化アモルファスカーボンマスクを除去することと、
    を備える方法。
  18. 請求項17に記載の方法であって、
    前記コンディショニングを提供することは、更に、500ボルト未満のバイアスを提供することを含む、方法。
  19. エッチング層内に特徴をエッチングするための装置であって、
    プラズマ処理チャンバであって、
    プラズマ処理チャンバエンクロージャを形成するチャンバ壁と、
    前記プラズマ処理チャンバエンクロージャ内において基板を支持及び把持するためのチャックと、
    前記プラズマ処理チャンバエンクロージャ内の圧力を調整するための圧力調整器と、
    プラズマを維持するために前記プラズマ処理チャンバエンクロージャに電力を供給するための少なくとも1つの電極又はコイルと、
    前記プラズマ処理チャンバエンクロージャ内へガスを供給するためのガス入口と、
    前記プラズマ処理チャンバエンクロージャからガスを排出するためのガス出口と、
    を含むプラズマ処理チャンバと、
    前記ガス入口に流体接続しているガス源であって、
    無フッ素蒸着ガス源と、
    エッチングガス源と、
    を含むガス源と、
    前記ガス源、前記チャック、及び前記少なくとも1つの電極又はコイルに可制御式に接続されたコントローラであって、
    少なくとも1つのプロセッサと、
    非一過性コンピュータ可読媒体と、
    を含むコントローラと、
    を備え、
    前記非一過性コンピュータ可読媒体は、
    前記エッチング層の上に配されたアモルファスカーボン又はポリシリコンのパターン化疑似ハードマスクに対するコンディショニングを提供するためのコンピュータ可読コードであって、前記コンディショニングは、
    炭化水素ガスを含む無フッ素蒸着ガスを供給するためのコンピュータ可読コードと、
    前記無フッ素蒸着ガスからプラズマを形成するためのコンピュータ可読コードと、
    500ボルト未満のバイアスを提供するためのコンピュータ可読コードと、
    前記パターン化疑似ハードマスクの上端上に蒸着を形成するためのコンピュータ可読コードであって、前記蒸着は、前記パターン化疑似ハードマスクの上端上における前記蒸着の厚さである上端厚さと、前記パターン化疑似ハードマスクの側壁上における最大厚さである側壁厚さとを有し、前記上端厚さは、前記側壁厚さの少なくとも2倍である、コンピュータ可読コードと、
    を含む、コンピュータ可読コードと、
    前記パターン化疑似ハードマスクを通して前記エッチング層をエッチングするためのコンピュータ可読コードと、
    前記コンディショニング及び前記エッチングを少なくとも2回にわたって周期的に繰り返すためのコンピュータ可読コードと、
    を含む、装置。
JP2012030028A 2011-02-17 2012-02-15 疑似ハードマスクのためのウィグリング制御 Pending JP2012175105A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/029,824 US8304262B2 (en) 2011-02-17 2011-02-17 Wiggling control for pseudo-hardmask
US13/029,824 2011-02-17

Publications (1)

Publication Number Publication Date
JP2012175105A true JP2012175105A (ja) 2012-09-10

Family

ID=46653085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012030028A Pending JP2012175105A (ja) 2011-02-17 2012-02-15 疑似ハードマスクのためのウィグリング制御

Country Status (6)

Country Link
US (2) US8304262B2 (ja)
JP (1) JP2012175105A (ja)
KR (1) KR101882519B1 (ja)
CN (1) CN102646585B (ja)
SG (1) SG183602A1 (ja)
TW (1) TWI545648B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168870A (ja) * 2017-06-22 2017-09-21 株式会社日立ハイテクノロジーズ 半導体装置の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US8828744B2 (en) * 2012-09-24 2014-09-09 Lam Research Corporation Method for etching with controlled wiggling
CN103854995B (zh) * 2012-12-06 2016-10-19 中微半导体设备(上海)有限公司 一种改善侧壁条痕的刻蚀工艺及其装置
CN103903972A (zh) * 2014-04-22 2014-07-02 上海华力微电子有限公司 一种小尺寸图形的制作方法
JP6587580B2 (ja) * 2016-06-10 2019-10-09 東京エレクトロン株式会社 エッチング処理方法
US10515818B2 (en) * 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
CN107968094A (zh) * 2017-11-21 2018-04-27 长江存储科技有限责任公司 一种用于3d nand闪存的台阶结构成形工艺
WO2022005716A1 (en) * 2020-07-02 2022-01-06 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications
WO2023239617A1 (en) * 2022-06-09 2023-12-14 Lam Research Corporation In situ declogging in plasma etching
WO2024044217A1 (en) * 2022-08-25 2024-02-29 Lam Research Corporation High aspect ratio etch with a re-deposited helmet mask
CN117976685B (zh) * 2024-03-29 2024-06-14 合肥晶合集成电路股份有限公司 一种图像传感器及其制备方法

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2947542A1 (de) * 1979-11-26 1981-06-04 Leybold-Heraeus GmbH, 5000 Köln Einrichtung zur ueberwachung und/oder steuerung von plasmaprozessen
US4855017A (en) 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4888199A (en) * 1987-07-15 1989-12-19 The Boc Group, Inc. Plasma thin film deposition process
US4857140A (en) * 1987-07-16 1989-08-15 Texas Instruments Incorporated Method for etching silicon nitride
US4877757A (en) * 1987-07-16 1989-10-31 Texas Instruments Incorporated Method of sequential cleaning and passivating a GaAs substrate using remote oxygen plasma
US5283087A (en) * 1988-02-05 1994-02-01 Semiconductor Energy Laboratory Co., Ltd. Plasma processing method and apparatus
US5273609A (en) * 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
US5902494A (en) * 1996-02-09 1999-05-11 Applied Materials, Inc. Method and apparatus for reducing particle generation by limiting DC bias spike
US6083852A (en) * 1997-05-07 2000-07-04 Applied Materials, Inc. Method for applying films using reduced deposition rates
US6127262A (en) * 1996-06-28 2000-10-03 Applied Materials, Inc. Method and apparatus for depositing an etch stop layer
GB9616225D0 (en) * 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US5879574A (en) * 1996-11-13 1999-03-09 Applied Materials, Inc. Systems and methods for detecting end of chamber clean in a thermal (non-plasma) process
US6125859A (en) * 1997-03-05 2000-10-03 Applied Materials, Inc. Method for improved cleaning of substrate processing systems
US6077764A (en) * 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
US6110322A (en) * 1998-03-06 2000-08-29 Applied Materials, Inc. Prevention of ground fault interrupts in a semiconductor processing system
JP2000306884A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp プラズマ処理装置およびプラズマ処理方法
US6461529B1 (en) * 1999-04-26 2002-10-08 International Business Machines Corporation Anisotropic nitride etch process with high selectivity to oxide and photoresist layers in a damascene etch scheme
US6291357B1 (en) * 1999-10-06 2001-09-18 Applied Materials, Inc. Method and apparatus for etching a substrate with reduced microloading
US6346490B1 (en) * 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6716302B2 (en) * 2000-11-01 2004-04-06 Applied Materials Inc. Dielectric etch chamber with expanded process window
US6596653B2 (en) * 2001-05-11 2003-07-22 Applied Materials, Inc. Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD
US6846516B2 (en) * 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
US6784096B2 (en) * 2002-09-11 2004-08-31 Applied Materials, Inc. Methods and apparatus for forming barrier layers in high aspect ratio vias
US6833325B2 (en) * 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
SG152920A1 (en) * 2002-10-11 2009-06-29 Lam Res Corp A method for plasma etching performance enhancement
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US6942816B2 (en) * 2003-02-12 2005-09-13 Lam Research Corporation Methods of reducing photoresist distortion while etching in a plasma processing system
US6921727B2 (en) * 2003-03-11 2005-07-26 Applied Materials, Inc. Method for modifying dielectric characteristics of dielectric layers
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US20050100682A1 (en) * 2003-11-06 2005-05-12 Tokyo Electron Limited Method for depositing materials on a substrate
US7611758B2 (en) * 2003-11-06 2009-11-03 Tokyo Electron Limited Method of improving post-develop photoresist profile on a deposited dielectric film
KR100585148B1 (ko) * 2004-06-22 2006-05-30 삼성전자주식회사 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법
US20060021971A1 (en) 2004-07-30 2006-02-02 Kevin Pears Method for plasma treatment of a carbon layer
US7597816B2 (en) * 2004-09-03 2009-10-06 Lam Research Corporation Wafer bevel polymer removal
US20060051965A1 (en) * 2004-09-07 2006-03-09 Lam Research Corporation Methods of etching photoresist on substrates
US7053003B2 (en) 2004-10-27 2006-05-30 Lam Research Corporation Photoresist conditioning with hydrogen ramping
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7291553B2 (en) * 2005-03-08 2007-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming dual damascene with improved etch profiles
US7241683B2 (en) 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US20070181530A1 (en) * 2006-02-08 2007-08-09 Lam Research Corporation Reducing line edge roughness
US7510976B2 (en) * 2006-04-21 2009-03-31 Applied Materials, Inc. Dielectric plasma etch process with in-situ amorphous carbon mask with improved critical dimension and etch selectivity
US7790047B2 (en) * 2006-04-25 2010-09-07 Applied Materials, Inc. Method for removing masking materials with reduced low-k dielectric material damage
US7718542B2 (en) * 2006-08-25 2010-05-18 Lam Research Corporation Low-k damage avoidance during bevel etch processing
US7491343B2 (en) * 2006-09-14 2009-02-17 Lam Research Corporation Line end shortening reduction during etch
US7407597B2 (en) 2006-09-14 2008-08-05 Lam Research Corporation Line end shortening reduction during etch
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US20080176401A1 (en) * 2007-01-23 2008-07-24 United Microelectronics Corp. Method for forming contact hole
KR20100028544A (ko) * 2007-05-03 2010-03-12 램 리써치 코포레이션 하드마스크 개구 및 하드마스크 개구에 의한 에칭 프로파일 제어
US7629255B2 (en) * 2007-06-04 2009-12-08 Lam Research Corporation Method for reducing microloading in etching high aspect ratio structures
US7838426B2 (en) * 2007-08-20 2010-11-23 Lam Research Corporation Mask trimming
US7846645B2 (en) 2007-12-14 2010-12-07 Tokyo Electron Limited Method and system for reducing line edge roughness during pattern etching
CN102007570B (zh) 2007-12-21 2013-04-03 朗姆研究公司 用高蚀刻速率抗蚀剂掩膜进行蚀刻
JP5064319B2 (ja) * 2008-07-04 2012-10-31 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes
US8313664B2 (en) * 2008-11-21 2012-11-20 Applied Materials, Inc. Efficient and accurate method for real-time prediction of the self-bias voltage of a wafer and feedback control of ESC voltage in plasma processing chamber
US20110097904A1 (en) * 2009-10-22 2011-04-28 Lam Research Corporation Method for repairing low-k dielectric damage
US20110223770A1 (en) * 2010-03-15 2011-09-15 Lam Research Corporation Nitride plasma etch with highly tunable selectivity to oxide
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US20130026136A1 (en) * 2011-07-29 2013-01-31 Qualcomm Mems Technologies, Inc. Sputter-etch tool and liners

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168870A (ja) * 2017-06-22 2017-09-21 株式会社日立ハイテクノロジーズ 半導体装置の製造方法

Also Published As

Publication number Publication date
US8470126B2 (en) 2013-06-25
TW201246360A (en) 2012-11-16
KR20120094856A (ko) 2012-08-27
TWI545648B (zh) 2016-08-11
US8304262B2 (en) 2012-11-06
US20120214310A1 (en) 2012-08-23
CN102646585A (zh) 2012-08-22
SG183602A1 (en) 2012-09-27
US20130020026A1 (en) 2013-01-24
CN102646585B (zh) 2015-03-18
KR101882519B1 (ko) 2018-07-26

Similar Documents

Publication Publication Date Title
JP2012175105A (ja) 疑似ハードマスクのためのウィグリング制御
US8329585B2 (en) Method for reducing line width roughness with plasma pre-etch treatment on photoresist
JP5437237B2 (ja) ディープシリコンエッチングにおけるマスクアンダカットの最小化
US7429533B2 (en) Pitch reduction
JP5254351B2 (ja) 酸化物スペーサを使用したピッチ低減
US7772122B2 (en) Sidewall forming processes
US8283255B2 (en) In-situ photoresist strip during plasma etching of active hard mask
JP5489724B2 (ja) エッチング中のラインエンドショートニングの低減
US8986492B2 (en) Spacer formation for array double patterning
JP2008524851A (ja) エッチマスクの特徴部の限界寸法の低減
JP2009505421A (ja) ラインエッジ粗さを低減させた特徴のエッチング
KR101528947B1 (ko) 유전체 에칭에서의 프로파일 제어
TWI405265B (zh) 均勻控制的蝕刻
JP2007528610A (ja) ラインエッジラフネス制御
US20090291562A1 (en) Helium descumming
US8668805B2 (en) Line end shortening reduction during etch
CN101060080B (zh) 在介电层中蚀刻特征的方法
WO2009152036A1 (en) Organic arc etch selective for immersion photoresist