JP2010506428A - フッ素除去プロセス - Google Patents
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- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Abstract
【解決手段】層内に構成が提供される。層の上にフォトレジスト層が形成される。フォトレジスト層は、フォトレジスト側壁をともなうフォトレジスト構成を形成するためにパターン形成され、フォトレジスト構成は、第1の微小寸法を有する。フォトレジスト構成の微小寸法を小さくするために、フォトレジスト構成の側壁の上にフッ素含有共形層が堆積される。フッ素が共形層から除去される一方で、残りの共形層は所定位置に残される。層内へと構成がエッチングされ、これらの層構成は、第1の微小寸法より小さい第2の微小寸法を有する。
【選択図】図2
Description
図5は、層の堆積、フッ素除去、エッチング、および剥離に使用され得るプラズマ処理チャンバ500の概略図である。プラズマ処理チャンバ500は、閉じ込めリング502と、上部電極504と、下部電極508と、ガス源510と、排出ポンプ520とを含む。ガス源510は、第1の堆積ガス源512と、第2の堆積ガス源516とを含む。本発明の一実施形態では、ガス源510は、フッ素除去ガス源514およびエッチングガス源518などのさらなるガス源を含んでよい。本発明の別の一実施形態では、層の堆積、フッ素除去、エッチング、および剥離のために、別々のプラズマ処理チャンバが使用される。
金属コネクタまたはフラッシュメモリなどメモリデバイスなどにおける導電線の形成では、導電線の厚さを大きくするおよび/または導電線間のスペースのCDを小さくすることが望まれている。図9Aは、先行技術にしたがった、導電線を作成するためのフォトレジストマスクの断面図であり、線間の間隔が狭すぎる場合を示している。ウエハなどの基板1504の上には、バリア層1506が置かれてよい。バリア層1506の上には、金属層またはポリシリコン層などの導電層1508が形成される。導電層1508の上には、DARC層などの反射防止層(ARL)1510が形成される。ARL1510の上には、フォトレジストマスク1512が形成される。この例では、フォトレジストマスク1512は、間のスペース内にフォトレジスト残留物1518を形成された線マスク1514を形成する。小さいスペースから残留物を除去することは難しいので、フォトレジスト残留物1518の存在は、線マスク1514間のスペースが小さすぎることによって引き起こされる。これは、提供され得る導電線の密度を制限する恐れがある。
レシピ(具体的構成)の一例では、堆積層および導電層の堆積とエッチングとの両方に使用され得るデバイスは、カリフォルニア州フリーモントのLAM Research Corporation(商標)によって生産される2300 Versys(商標)である。図13は、堆積層の堆積およびエッチングの両方のために使用されるこのようなデバイス1900の概略図である。プラズマ処理チャンバ1900は、誘導アンテナ(またはコイル)1902と、ガス分布板(GDP)1904と、基板サポート1908と、ガス源1910と、排出ポンプ1920とを含む。ガス源1910は、ガス分布板1904と流体接続しており、堆積ガス源1912と、フッ素除去ガス源1914と、エッチングガス源1916とを含む。ガス源1910は、第2のエッチングまたは堆積ガス源などのさらなるガス源を含んでもよい。プラズマ処理チャンバ1900内において、基板1604は、基板サポート1908上に配置される。基板サポート1908は、基板1604を保持するための適切な基板チャックメカニズム(例えば静電的クランプ、機械的クランプなど)を組み入れている。リアクタトップ1928は、アンテナ1902からチャンバ内へのエネルギの伝送を可能にする石英誘電体窓1976を組み入れている。誘電体窓1976と、基板サポート1908と、陽極酸化されたアルミニウムチャンバ壁1952とは、閉じ込めプラズマ体積を画定する。ガスが、ガス源1910によって閉じ込めプラズマ体積に供給され、排出ポンプ1920によって排出口を通って閉じ込めプラズマ体積から排出される。アンテナには、第1のRF源1944が電気的に接続される。基板サポート1908には、第2のRF源1948が電気的に接続される。この例では、第1のRF源1944は、周波数13.56MHzで信号を提供し、第2のRF源1948は、周波数13.56MHzで信号を提供する。
Claims (33)
- 層内に構成を形成するための方法であって、
前記層の上へのフォトレジスト層の形成と、
フォトレジスト側壁を有するフォトレジスト構成を形成するための、前記フォトレジスト層のパターン形成であって、前記フォトレジスト構成は第1の微小寸法を有する、パターン形成と、
前記フォトレジスト構成の前記微小寸法を小さくするための、前記フォトレジスト構成の前記側壁の上へのフッ素含有共形層の堆積と、
前記フッ素含有共形層のフッ素除去と、
前記層内への構成のエッチングであって、前記層構成は、前記第1の微小寸法より小さい第2の微小寸法を有する、エッチングと、
を備える方法。 - 請求項1に記載の方法であって、
前記フォトレジスト構成の前記側壁の上への前記共形層の堆積は、
第1の堆積プラズマを発生させるための第1のガス化学特性による第1の堆積と、
第2の堆積プラズマを発生させるための第2のガス化学特性による第2の堆積と、を含み、
前記第1のガス化学特性は、前記第2のガス化学特性と異なる、方法。 - 請求項1ないし2のいずれかに記載の方法であって、
前記フッ素含有共形層は、フッ素含有ポリマを使用して形成される、方法。 - 請求項3に記載の方法であって、
フッ素除去は、前記フッ素を除去して前記ポリマを残す、方法。 - 請求項1ないし4のいずれかに記載の方法であって、
前記フォトレジスト構成の上への前記共形層の堆積は、さらに、
第3の堆積プラズマを発生させるための前記第1のガス化学特性による第3の堆積と、
第4の堆積プラズマを発生させるための前記第2のガス化学特性による第4の堆積と、
を含む、方法。 - 請求項1ないし5のいずれかに記載の方法であって、
前記第2の微小寸法は、前記第1の微小寸法の70%以下である、方法。 - 請求項1ないし6のいずれかに記載の方法であって、
前記側壁の上への前記共形層の堆積は、実質的に垂直な側壁を形成する、方法。 - 請求項1ないし7のいずれかに記載の方法であって、
前記フォトレジスト層は、248nmフォトレジストまたは193nmフォトレジストからなる群より選択される少なくとも1つで形成され、
前記構成は、140nm以下の微小寸法を有する、方法。 - 請求項1ないし8のいずれかに記載の方法であって、さらに、
前記フォトレジスト層と前記堆積された共形層との単一の剥離ステップによる剥離を備える方法。 - 請求項9に記載の方法であって、
前記フォトレジストと前記堆積された共形層の剥離は、前記フォトレジスト層と前記堆積層とのアッシングを含む、方法。 - 請求項1ないし10のいずれかに記載の方法であって、
前記共形層は、側壁厚さを有し、前記共形層は、前記構成の上部から底部にかけて実質同じ側壁厚さを有する、方法。 - 請求項1ないし10のいずれかに記載の方法であって、
前記共形層は、側壁厚さとフォトレジスト構成底部厚さとを有し、前記側壁厚さは、前記フォトレジスト構成底部厚さより大きい、方法。 - 請求項1ないし12のいずれかに記載の方法であって、
前記フッ素は、前記共形層に第3のガス化学特性を適用することによって前記共形層から除去される、方法。 - 請求項13に記載の方法であって、
前記第3のガス化学特性は、窒素(N2)と酸素(O2)とを含む、方法。 - 請求項14に記載の方法であって、
窒素対酸素の比は、窒素2対酸素1から窒素1対酸素10までの範囲である、方法。 - 請求項1ないし15のいずれかに記載の方法によって形成される半導体デバイス。
- 層内に構成を形成するための方法であって、
前記層の上へのフォトレジスト層の形成と、
フォトレジスト側壁を有するフォトレジスト構成を形成するための、前記フォトレジスト層のパターン形成であって、前記フォトレジスト構成は第1の微小寸法を有する、パターン形成と、
前記フォトレジスト構成の前記微小寸法を小さくするための、前記フォトレジスト構成の前記側壁の上へのフッ素含有層の堆積であって、前記フォトレジスト構成の前記側壁の上への前記層の堆積は、
第1の堆積プラズマを発生させるための第1のガス化学特性による第1の堆積と、
第2の堆積プラズマを発生させるための第2のガス化学特性による第2の堆積であって、前記第1のガス化学特性は、前記第2のガス化学特性と異なる、第2の堆積と、
を含む、ことと、
前記フッ素含有層のフッ素除去と、
前記層内への構成のエッチングであって、前記層構成は、前記第1の微小寸法の70%以下である第2の微小寸法を有する、エッチングと、
を備える方法。 - 請求項17に記載の方法であって、
前記第2の微小寸法は、前記第1の微小寸法の60%以下である、方法。 - 請求項17ないし18のいずれかに記載の方法であって、
前記フッ素含有層は、フッ素含有ポリマを使用して形成される、方法。 - 請求項19に記載の方法であって、
フッ素除去は、前記フッ素を除去して前記ポリマを残す、方法。 - 請求項17ないし20のいずれかに記載の方法であって、
前記フォトレジスト構成の上への前記層の堆積は、さらに、
第3の堆積プラズマを発生させるための前記第1のガス化学特性による第3の堆積と、
第4の堆積プラズマを発生させるための前記第2のガス化学特性による第4の堆積と、
を含む、方法。 - 請求項17ないし21のいずれかに記載の方法であって、
前記側壁の上への前記層の堆積は、実質的に垂直な側壁を形成する、方法。 - 請求項17ないし22のいずれかに記載の方法であって、
前記フッ素は、前記共形層に第3のガス化学特性を作用させることによって前記層から除去される、方法。 - 請求項23に記載の方法であって、
前記第3のガス化学特性は、窒素(N2)と酸素(O2)とを含む、方法。 - 請求項24に記載の方法であって、
窒素対酸素の比は、窒素2対酸素1から窒素1対酸素10までの範囲である、方法。 - 層内に構成を形成するための装置であって、前記層は、基板によって支えられており、前記層は、第1の微小寸法を有するフォトレジスト構成をともなうフォトレジストマスクによって覆われ、前記装置は、
プラズマ処理チャンバであって、
プラズマ処理チャンバの外周壁を形成するチャンバ壁と、
前記プラズマ処理チャンバの外周壁内で基板を支えるための基板サポートと、
前記プラズマ処理チャンバの外周壁内の圧力を調整するための圧力制御部と、
プラズマを維持するために前記プラズマ処理チャンバの外周壁に電力を供給するための少なくとも1つの電極と、
前記プラズマ処理チャンバの外周壁内にガスを供給するためのガス入口と、
前記プラズマ処理チャンバの外周壁内からガスを排出するためのガス出口と、を含む、プラズマ処理チャンバと、
前記ガス入口と流体接続しているガス源であって、
第1の堆積ガス源と、
第2の堆積ガス源と、
フッ素除去ガス源と、
エッチャントガス源と、を含むガス源と、
前記ガス源および前記少なくとも1つの電極に可制御式に接続されるコントローラであって、
少なくとも1つのプロセッサと、
コンピュータ可読媒体と、を備え、
前記コンピュータ可読媒体は、少なくとも3つの堆積サイクルを提供するためのコンピュータ可読コードであって、前記堆積サイクルにより、第2の微小寸法を有する構成をフォトレジスト構成内に形成するためのフォトレジストマスク上に側壁堆積が形成される、コンピュータ可読コードを備え、
前記コンピュータ可読コードは、
前記第1の堆積ガス源から前記プラズマ処理チャンバの外周壁への第1の堆積ガスの流れを提供するためのコンピュータ可読コードと、
前記第1の堆積ガス源から前記プラズマ処理チャンバの外周壁への前記第1の堆積ガスの流れを停止するためのコンピュータ可読コードと、
前記第1の堆積ガスの流れが停止された後に、前記第2の堆積ガス源から前記プラズマ処理チャンバの外周壁への第2の堆積ガスの流れを提供するためのコンピュータ可読コードと、
前記第2の堆積ガス源から前記プラズマ処理チャンバの外周壁への前記第2の堆積ガスの流れを停止するためのコンピュータ可読コードと、
前記第2の堆積ガスの流れが停止された後に、前記フッ素除去ガス源から前記プラズマ処理チャンバの外周壁へのフッ素除去ガスの流れを提供するためのコンピュータ可読コードと、
前記フッ素除去ガス源から前記プラズマ処理チャンバの外周壁への前記フッ素除去ガスの流れを停止するためのコンピュータ可読コードと、
前記少なくとも3つの堆積サイクルが完了され、前記フッ素除去ガスの流れが停止された後に、前記エッチャントガス源から前記プラズマ処理チャンバへのエッチャントガスの流れを提供するためのコンピュータ可読コードと、
前記エッチャントガスを使用して、第3の微小寸法を有する構成を前記層内にエッチングするためのコンピュータ可読コードと、を含む、コントローラと、を備える装置。 - 請求項26に記載の装置であって、
前記フォトレジストマスク上の前記側壁堆積は、フッ素を含み、前記フッ素は、前記プラズマ処理チャンバの外周壁に前記フッ素除去ガスの流れが提供されるときに除去される、装置。 - 請求項26ないし27のいずれかに記載の装置であって、
前記ガス源は、さらに、第3の堆積ガス源を含み、
前記コンピュータ可読媒体は、さらに、
前記第2の堆積ガスの流れが停止された後に、前記第3の堆積ガス源から前記プラズマ処理チャンバの外周壁への第3の堆積ガスの流れを提供するためのコンピュータ可読コードと、
前記第3の堆積ガス源から前記プラズマ処理チャンバの外周壁への前記第3の堆積ガスの流れを停止するためのコンピュータ可読コードと、を含む、装置。 - 層内に構成を形成するための装置であって、前記層は、基板によって支えられており、前記層は、側壁と第1の微小寸法とを有するフォトレジスト構成をともなうフォトレジストマスクによって覆われ、前記装置は、
プラズマ処理チャンバであって、
プラズマ処理チャンバの外周壁を形成するチャンバ壁と、
前記プラズマ処理チャンバの外周壁内で基板を支えるための基板サポートと、
前記プラズマ処理チャンバの外周壁内の圧力を調整するための圧力制御部と、
プラズマを維持するために前記プラズマ処理チャンバの外周壁に電力を供給するための少なくとも1つの電極と、
前記プラズマ処理チャンバの外周壁内にガスを供給するためのガス入口と、
前記プラズマ処理チャンバの外周壁内からガスを排出するためのガス出口と、を含む、プラズマ処理チャンバと、
前記ガス入口と流体接続しているガス源であって、
第1の堆積ガス源と、
フッ素除去ガス源と、
エッチャントガス源と、を含むガス源と、
前記ガス源および前記少なくとも1つの電極に可制御式に接続されるコントローラであって、
少なくとも1つのプロセッサと、
コンピュータ可読媒体と、を備え、
前記コンピュータ可読媒体は
少なくとも1つの堆積サイクルを提供するためのコンピュータ可読コードであって、前記堆積サイクルにより、前記フォトレジスト構成の前記第1の微小寸法を小さくするために前記フォトレジスト構成の前記側壁の上にフッ素含有共形層が形成される、コンピュータ可読コードと、
前記フッ素含有共形層からフッ素を除去するために、前記少なくとも1つの堆積サイクルが完了された後に、少なくとも1つのフッ素除去サイクルを提供するためのコンピュータ可読コードと、
前記層内に構成をエッチングするために、前記少なくとも1つのフッ素除去サイクルが完了された後に、少なくとも1つのエッチングサイクルを提供するためのコンピュータ可読コードであって、前記層構成は、前記フォトレジスト構成の前記第1の微小寸法より小さい第2の微小寸法を有する、コンピュータ可読コードと、を含む、コントローラと、を備える装置。 - 請求項29に記載の装置であって、
前記フォトレジスト構成の前記側壁の上にフッ素含有共形層を形成するために、少なくとも1つの堆積サイクルを提供するための前記コンピュータ可読コードは、
前記第1の堆積ガス源から前記プラズマ処理チャンバの外周壁への第1の堆積ガスの流れを提供するためのコンピュータ可読コードと、
前記第1の堆積ガス源から前記プラズマ処理チャンバの外周壁への前記第1の堆積ガスの流れを停止するためのコンピュータ可読コードと、を含む、装置。 - 請求項30に記載の装置であって、
前記ガス源は、さらに、第2の堆積ガス源を含み、
前記フォトレジスト構成の前記側壁の上にフッ素含有共形層を形成するために、少なくとも1つの堆積サイクルを提供するための前記コンピュータ可読コードは、さらに、
前記第1の堆積ガスの流れが停止された後に、前記第2の堆積ガス源から前記プラズマ処理チャンバの外周壁への第2の堆積ガスの流れを提供するためのコンピュータ可読コードであって、前記第2の堆積ガスは、前記第1の堆積ガスと異なる、コンピュータ可読コードと、
前記第2の堆積ガス源から前記プラズマ処理チャンバの外周壁への前記第2の堆積ガスの流れを停止するためのコンピュータ可読コードと、を含む、装置。 - 請求項31に記載の装置であって、
前記ガス源は、さらに、第3の堆積ガス源を含み、
前記フォトレジスト構成の前記側壁の上にフッ素含有共形層を形成するために、少なくとも1つの堆積サイクルを提供するための前記コンピュータ可読コードは、さらに、
前記第2の堆積ガスの流れが停止された後に、前記第3の堆積ガス源から前記プラズマ処理チャンバの外周壁への第3の堆積ガスの流れを提供するためのコンピュータ可読コードであって、前記第3の堆積ガスは、前記第1の堆積ガスおよび前記第2の堆積ガスと異なる、コンピュータ可読コードと、
前記第3の堆積ガス源から前記プラズマ処理チャンバの外周壁への前記第3の堆積ガスの流れを停止するためのコンピュータ可読コードと、を含む、装置。 - 請求項29ないし32のいずれかに記載の装置であって、
前記フッ素含有共形層からフッ素を除去するために、少なくとも1つのフッ素除去サイクルを提供するための前記コンピュータ可読コードは、
前記フッ素除去ガス源から前記プラズマ処理チャンバの外周壁へのフッ素除去ガスの流れを提供するためのコンピュータ可読コードと、
前記フッ素除去ガス源から前記プラズマ処理チャンバの外周壁への前記フッ素除去ガスの流れを停止するためのコンピュータ可読コードと、を含む、装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/545,903 US7309646B1 (en) | 2006-10-10 | 2006-10-10 | De-fluoridation process |
US11/545,903 | 2006-10-10 | ||
PCT/US2007/080455 WO2008045764A1 (en) | 2006-10-10 | 2007-10-04 | De-fluoridation process |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010506428A true JP2010506428A (ja) | 2010-02-25 |
JP5081917B2 JP5081917B2 (ja) | 2012-11-28 |
Family
ID=38825919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009532507A Expired - Fee Related JP5081917B2 (ja) | 2006-10-10 | 2007-10-04 | フッ素除去プロセス |
Country Status (8)
Country | Link |
---|---|
US (2) | US7309646B1 (ja) |
EP (1) | EP2074648B1 (ja) |
JP (1) | JP5081917B2 (ja) |
KR (1) | KR101411797B1 (ja) |
CN (1) | CN101523567B (ja) |
AT (1) | ATE540425T1 (ja) |
TW (1) | TWI420594B (ja) |
WO (1) | WO2008045764A1 (ja) |
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-
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- 2007-10-04 WO PCT/US2007/080455 patent/WO2008045764A1/en active Application Filing
- 2007-10-04 AT AT07843846T patent/ATE540425T1/de active
- 2007-10-04 CN CN2007800379726A patent/CN101523567B/zh active Active
- 2007-10-04 KR KR1020097009454A patent/KR101411797B1/ko active IP Right Grant
- 2007-10-04 JP JP2009532507A patent/JP5081917B2/ja not_active Expired - Fee Related
- 2007-10-04 EP EP07843846A patent/EP2074648B1/en not_active Not-in-force
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- 2007-11-01 US US11/934,023 patent/US8172948B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
CN101523567A (zh) | 2009-09-02 |
EP2074648A1 (en) | 2009-07-01 |
EP2074648B1 (en) | 2012-01-04 |
WO2008045764A1 (en) | 2008-04-17 |
KR101411797B1 (ko) | 2014-06-24 |
US20080083502A1 (en) | 2008-04-10 |
JP5081917B2 (ja) | 2012-11-28 |
TWI420594B (zh) | 2013-12-21 |
ATE540425T1 (de) | 2012-01-15 |
KR20090091292A (ko) | 2009-08-27 |
EP2074648A4 (en) | 2011-05-18 |
CN101523567B (zh) | 2013-07-10 |
TW200836260A (en) | 2008-09-01 |
US8172948B2 (en) | 2012-05-08 |
US7309646B1 (en) | 2007-12-18 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A602 | Written permission of extension of time |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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