WO2006030581A1 - 半導体装置の製造方法 - Google Patents

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Masaru Kurihara
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • Patent Document 1 Japanese Patent Laid-Open No. 2002-289592
  • Patent Document 1 has a configuration in which an antireflection film at an opening of a resist is removed by etching with an etching gas containing a hydrocarbon halogen substitute as a component. Therefore, the carbon component of the halogen-substituted hydrocarbon hydrocarbon is added to the side wall of the resist opening where the ion irradiation is low and the side wall of the opening where the antireflection film is etched, during etching of the antireflection film.
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3;
  • FIG. 6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5;
  • FIG. 38 is a fragmentary cross-sectional view of the sixth embodiment of the present invention during the gate electrode formation step.
  • FIG. 57 is an essential part cross sectional view of the wiring formation step following FIG. 56.
  • FIG. 63 is an essential part cross sectional view of the opening forming step following FIG. 62.
  • an insulating film 4 a for forming a gate insulating film is formed on the surface of the p-type well 3.
  • the insulating film 4a also has a force such as a thin oxide silicon film, and is formed by a thermal oxidation method or the like, for example. be able to.
  • a silicon oxynitride film can also be used as the insulating film 4a for forming the gate insulating film.
  • As the insulating film 4a for forming the gate insulating film for example, hafnium oxide (HfO), hafnium aluminium (HHfAlO), hafnium silicate (HHfSiO)), zirconium
  • a gate electrode 5 a is formed on the insulating film 4 a of the p-type well 3.
  • the gate electrode 5a can be formed as follows.
  • a polycrystal which is a conductor film for forming a gate electrode for example, by a C VD (Chemical Vapor Deposition) method or the like.
  • a silicon film (silicon film, doped polysilicon film) 5 is formed.
  • the polycrystalline silicon film 5 is preferably a polycrystalline silicon film doped (introduced) with an n-type impurity such as phosphorus (P).
  • the n-type impurity can be introduced into the polycrystalline silicon film 5 by ion implantation or the like after the formation of the polycrystalline silicon film 5, for example, but the deposition gas of the polycrystalline silicon film 5 is adjusted.
  • a contact hole (opening) 12 is formed in the upper part of the type semiconductor region (source, drain) 8 or the like.
  • a part of the main surface of the semiconductor substrate 1 for example, a part of the n + type semiconductor region 8 (silicide film 9 on the surface thereof) or the gate electrode 5a (silicide film 9 on the surface thereof). ) Is partly exposed.
  • a mixed gas of Ar gas, HBr gas, and O gas is used. These gases are plastic
  • the protective film 23 is etched by etching (plasma etching, dry etching).
  • the protective film 23 is etched by plasma using a gas containing oxygen gas.
  • the etching process of the protective film 23 in step S5 can be performed under the following condition B, for example.
  • etching in which the deposition process (step S4) and the removal process (step S5) of the protective film 23 are performed separately is taken as an example.
  • condition B in step S5 is that the protective film 23 and the resist pattern 22 are etched.
  • the etching selectivity between the protective film 23 and the polycrystalline silicon film 5 is sufficiently high, the etching of the polycrystalline silicon film 5 does not proceed.
  • Patent Document 4 discloses a deposition process using CF and an etching process using SF.
  • the antireflection film 21 is etched under the same conditions as in step S5 without forming the protective film 23.
  • the etching process dry etching using plasma containing oxygen as a process gas is performed. Therefore, the organic antireflection film 21 is etched, and the resist pattern 22 made of an organic material is also etched. As the thickness is reduced, the resist pattern 22 is thinned (that is, the width L of the resist pattern 22 is reduced).
  • step S5 Towards thicker by the protective film 23, but the edge roughness can be reduced by the first and second actions. Further, by etching the protective film 23 in step S5, a thin line is formed from the dimension L immediately after deposition of the protective film 23 to the dimension L, and only in step S4.
  • the difference between the maximum temperature and the minimum temperature is controlled to, for example, 5 ° C. or less, and the protective film 23 is deposited on the antireflection film 21 so as to cover the resist pattern 22 using, for example, the condition A or the like.
  • the main surface reaction is a reaction in which a carbon-based reactant uniformly generated in plasma adheres to resist pattern 22; therefore, semiconductor substrate 1
  • the in-plane temperature distribution is desirably uniform.
  • step S4 the temperature distribution of semiconductor substrate 1 is made more uniform than in step S6, and the temperature difference ⁇ ⁇ in the main surface of semiconductor substrate 1 is increased. To be smaller.
  • step S6 as compared with step S4, a temperature distribution is generated in the semiconductor substrate 1, and the in-plane temperature difference ⁇ is further increased.
  • the temperature differential force in the surface of the semiconductor substrate 1 in step S4 is set so that the temperature distribution of the semiconductor substrate 1 in each process is smaller than the temperature difference in the surface of the semiconductor substrate 1 in steps S5 and S6. Control.
  • the gate length at the outer periphery of the wafer may still be thick.
  • a gate with a fast etching rate is thin. Therefore, in this embodiment, As shown in FIG. 25C, the in-plane distribution of the etching rate in step S5 is relatively high at the wafer outer periphery and relatively low at the wafer center. That is, in the present embodiment, in-plane distribution of the etching rate of protective film 23 in step S5 is in-plane of semiconductor substrate 1 in accordance with the in-plane distribution of deposited film thickness of protective film 23 in step S4. Control the distribution.
  • the protective film 23 is etched (removed) (step S5a).
  • the protective film is formed according to the same etching conditions as in step S5 (etching process of the protective film 23 and the antireflection film 21) of the first embodiment, for example, the condition B. 23 can be etched.
  • the process gas contains oxygen (O 2)
  • the underlying inorganic antireflection film 21a is mostly etched (O 2)
  • the resist film is deposited by performing the deposition process of the protective film 23 in step S4 and the etching process of the protective film 23 in step S5a.
  • the edge roughness of the turn 22 is reduced, and the gate electrode 5a is formed by dry-etching the polycrystalline silicon film 5 using the resist pattern 22 having the reduced edge roughness as an etching mask!
  • the edge roughness of the electrode 5a can be reduced.
  • edge roughness of the resist pattern can be reduced, a gate electrode with reduced edge roughness can be formed.
  • the resist pattern dimensions and edge roughness reduction amount can be controlled independently, and the resist residual film amount can be secured sufficiently, so the gate electrode processing dimensions with reduced edge roughness can be controlled with high accuracy. Become. Accordingly, the performance of the semiconductor device can be improved. In addition, improve the productivity of semiconductor devices. In addition, the manufacturing yield of the semiconductor device can be improved.
  • the element isolation trench (Si trench) 2a for the element isolation region 2 can be formed as follows.
  • the silicon nitride film 26 is etched (removed, dry etched) and patterned (step 26).
  • the semiconductor substrate 1 is etched (removed and dry-etched) using the resist pattern 22 as an etching mask to form element isolation grooves 2a in the semiconductor substrate 1 (step 27).
  • an element isolation region 2 made of an insulating film embedded in the element isolation trench 2a is formed by embedding an oxide silicon film or the like in the element isolation trench 2a and performing CMP processing on the oxide silicon film. Can do.
  • the edge roughness of the resist pattern 22 is obtained by performing the deposition process of the protective film 23 in step S34 and the etching process of the protective film 23 in step S35. Since the conductive film 27 is dry-etched using the resist pattern 22 with reduced edge roughness as an etching mask and the wiring 14 is formed, the edge roughness of the wiring 14 can be reduced. . By forming the wiring 14 in this way, it is possible to form a wiring with reduced edge roughness.
  • the gate electrode 5a is formed by patterning a conductor film such as the polycrystalline silicon film 5, but in the present embodiment, the conductive film such as the polycrystalline silicon film 5 is formed.
  • the dummy gate electrode 5c is formed by patterning the body film, and then the conductive film is embedded in the opening (groove) formed by removing the dummy gate electrode 5c to form the buried gate electrode 5d. .
  • the same process as in the first embodiment is performed to obtain the structure of FIG. 65 corresponding to FIG.
  • the gate electrode 5a in the first embodiment corresponds to the dummy gate electrode 5c in the present embodiment.
  • This dummy gate electrode 5c is the same as in the above embodiment. It is formed by patterning the polycrystalline silicon film 5 in the same manner as the gate electrode 5a of the first mode. That is, the dummy gate electrode 5c corresponding to the gate electrode 5a is formed by steps S1 to S6 of the first embodiment. Since the process of forming the dummy gate electrode 5c is the same as the process of forming the gate electrode 5a, the description thereof is omitted here.
  • the resist pattern is used as an etching mask! It is effective when applied to a method of manufacturing a semiconductor device having a step of etching a layer.

Abstract

　半導体基板上にゲート絶縁膜用の絶縁膜を介して多結晶シリコン膜（５）を形成（ステップＳ１）した後、多結晶シリコン膜（５）上に有機系の反射防止膜（２１）を形成し（ステップＳ２）、反射防止膜（２１）上にレジストパターン（２２）を形成する（ステップＳ３）。それから、半導体基板にバイアス電圧を印加しながらフロロカーボン系のガスを用いたプラズマにより保護膜（２３）をレジストパターン（２２）を覆うように反射防止膜（２１）上に堆積させる（ステップＳ４）。そして、酸素ガスを含むガスを用いたプラズマにより保護膜（２３）および反射防止膜（２１）をエッチングする（ステップＳ５）。その後、エッジラフネスが低減されたレジストパターン（２２）をエッチングマスクとして用いて多結晶シリコン膜（５）をエッチングし、ゲート電極を形成する（ステップＳ６）。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置の製造方法に関し、特に、レジストパターンをエッチングマ スクとして用いて被加工層をエッチングする工程を有する半導体装置の製造方法に 適用して有効な技術に関する。
背景技術
[0002] 半導体装置における MISFETのゲート電極を形成する方法として、レジストパター ンをエッチングマスクとして用いたドライエッチング方法がある。このドライエッチング 方法は、真空容器内に導入したプロセスガスを、外部から印加した高周波電力により プラズマ化し、プラズマ中で生成された反応性ラジカルやイオンをウェハ上で高精度 に反応させることで、レジストに代表されるマスク材料やゲート絶縁膜に対し、被加工 膜であるシリコン膜を選択的に加工する技術である。
[0003] 特開 2002— 289592号公報 (特許文献 1)には、レジストの開口部の反射防止膜 を、炭化水素のハロゲン置換体を成分として含むエッチングガスによりエッチングして 除去する構成とし、これにより、炭化水素のハロゲン置換体の炭素成分が、反射防止 膜のエッチングの際に、イオンの照射の少ないレジストの開口部の側壁、および反射 防止膜がエッチングされた開口部の側壁に、炭素質の堆積物として形成され、側壁 保護膜として働くので、エッチングによるレジストの開口部および反射防止膜の開口 部の横方向への広がりを抑制して、反射防止膜を異方性エッチングすることができる 技術が記載されている。
[0004] また、特開 2000— 164571号公報 (特許文献 2)には、導電体層（半導体基板)上 に絶縁膜 (層間絶縁膜)を形成する工程と、絶縁膜上にレジストを成膜する工程と、レ ジストの露光'現像を行いレジストに開口を設ける工程と、レジストをマスクとして第 1 のエッチングを行 、、レジスト表面にエッチングガスの反応物を堆積させながら絶縁 膜の少なくとも一部を除去する工程と、エッチング条件の異なる第 2のエッチングを行 い、導電体層に達するコンタクトホールを開口する工程とを有するコンタクトホール形 成方法に関する技術が記載されている。
[0005] また、特開平 10— 4084号公報 (特許文献 3)には、第 1工程で、基板上の金属系 膜上にレジスト膜を形成した後、リソグラフィ技術によって該レジスト膜をパターユング してレジストパターンを形成し、第 2工程で、フルォロカーボン系のガスを用いたプラ ズマ処理によって、レジストパターンの表面に保護膜を形成した後、第 3工程で、保 護膜を形成したレジストパターンをエッチングマスクに用いて、金属系膜をエッチング することにより、異方性に優れたエッチングを達成する技術が記載されている。
[0006] また、特開平 11— 195641号公報（特許文献 4)には、 SFガスを用いたエッチング
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工程と C Fを用いたデポジション工程を交互に複数回行い、酸ィ匕シリコンをマスクと
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して、シリコンの深 、溝を高速にエッチングする技術が記載されて 、る。
特許文献 1：特開 2002— 289592号公報
特許文献 2：特開 2000 - 164571号公報
特許文献 3 :特開平 10— 4084号公報
特許文献 4：特開平 11— 195641号公報
発明の開示
発明が解決しょうとする課題
[0007] 本発明者の検討によれば、次のような問題があることを見出した。
[0008] 近年、半導体装置の小型化や高集積化の要求に伴!、、半導体素子の微細化、例 えばゲート電極などの微細化が要求されている。例えば 90nmノード以降の高集積 · 高速ロジックデバイス製造工程にお 、て、配線幅が 50nm以下の微細なゲート電極 を形成するために、光源波長 193nmの ArFエキシマレーザを用いたリソグラフィ (Ar Fリソグラフィ）が用いられている。この ArFリソグラフィ用レジストは、従来の KrFェキ シマレーザを用いたリソグラフィ (KrFリソグラフィ）用レジストに比べ、その材質の強度 低下による薄膜化、エッチング耐性の低下によるレジスト形状異常やレジスト選択比 の低下、およびレジスト材質である有機ポリマー起因のエッジラフネスが問題となりや すい。
[0009] 図 71〜図 75は、本発明の課題を説明するための説明図である。エッジラフネスと は、図 71の平面図に示されるように、下地層 101上に形成されたレジストパターン 10 2を上部から観測した際の、レジストパターン 102のパターンエッジの凹凸を指し、そ のバラツキ（3 σ )を指標とする。しかし、エッジラフネスは、レジスト材料のポリマーサ ィズのバラツキが原因とされるため、図 72の断面図に示されるように、断面からレジス トパターン 102を見た場合にも、原理的にレジストパターン 102の側壁に凹凸が見ら れる。また、図 73に示されるように、フーリエ変換によりエッジラフネスを波長分析する と、さまざまな波長成分が含まれていることが分かる。レジストパターン 102はゲート電 極力卩ェの際のエッチングマスクとして用いられるため、原理的にレジストパターン 102 のエッジラフネスはゲート電極に転写される。
[0010] レジストパターン 102のエッジラフネスを反映して生じたゲート電極のエッジラフネス は、デバイス性能の低下、およびデバイス性能のばらつきによる生産性低下 (製造歩 留り低下）の原因となる。その影響は、エッジラフネスの波長の長さにより異なる。例え ば、図 74に示されるように、ゲート電極 103に生じたエッジラフネスの波長（λ )が、半 導体基板のソース Ζドレインを形成するアクティブ領域 104の大きさ (W )よりも小さ い場合 (すなわち λ <Wの場合)、ゲート長が短い箇所でリーク電流が増大してしま う。そのため待機電力が増大し、トランジスタ性能低下の原因のひとつとなる。また、 図 75に示されるように、ゲート電極 103に生じたエッジラフネスの波長（λ )が、半導 体基板のソース Ζドレインを形成するアクティブ領域 104の大きさ (W )よりも大きい 場合 (すなわちえ〉 Wの場合）、トランジスタ毎のゲート長がばらつき、それによつて トランジスタ性能のばらつきが発生し、生産性低下 (製造歩留り低下）の原因のひとつ となる。
[0011] このため、ゲート電極などのエッジラフネスを低減することが望まれる。例えば、 90η mノードにおける配線幅 37nmのゲート電極では、エッジラフネスは 3nm以下である ことが望まれる。また、 ArFリソグラフィを用いて形成したレジストパターンを用いたゲ ート電極形成では、このエッジラフネスの低減技術が特に重要である。
[0012] また、特開 2002— 289592号公報ゃ特開 2000— 164571号公報には、堆積性 の保護膜を用いレジストパターンの寸法を制御する方法が記載されているが、これら の方法は、いずれもパターンの加工寸法を制御するものであって、エッジラフネスの 低減は考慮されていない。 [0013] また、特開平 10— 4084号公報では、金属配線カ卩ェ工程において、レジストパター ンの表面に保護膜を形成し、その保護膜を形成したレジストパターンをエッチングマ スクに用いて金属系膜をエッチングすることにより金属配線を形成している力 この保 護膜はエッチングマスクとして用いられるものであり、エッジラフネスの低減は考慮さ れていない。
[0014] また、特開平 11— 195641号公報では、酸ィ匕シリコンをマスクとして、アスペクト比 の高いシリコンの溝の加工において、デポジション工程による保護膜の形成と、エツ チング工程によるシリコンの加工を交互に複数回行うことにより、高速にシリコンをエツ チングする方法が記載されているが、この保護膜はマスクとなる酸ィ匕シリコンの保護、 およびシリコンのアンダーカットという異常形状を抑制するための保護膜であり、エツ ジラフネスの低減は考慮されて ヽな 、。
[0015] 本発明の目的は、半導体装置の性能を向上させることができる技術を提供すること にある。
[0016] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0017] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0018] 本発明は、被加工層を有する半導体基板の前記被加工層上にレジストパターンを 形成する工程と、前記被加工層上に前記レジストパターンを覆うように第 1材料膜を 形成する工程と、前記第 1材料膜の少なくとも一部を除去する工程と、その後、前記 レジストパターンおよび前記第 1材料膜の残存部分をエッチングマスクとして前記被 加工層をエッチングする工程とを有するものである。
発明の効果
[0019] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0020] 半導体装置の性能を向上させることができる。
図面の簡単な説明 [図 1]本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
[図 2]図 1に続く半導体装置の製造工程中における要部断面図である。
[図 3]図 2に続く半導体装置の製造工程中における要部断面図である。
[図 4]図 3に続く半導体装置の製造工程中における要部断面図である。
[図 5]図 4に続く半導体装置の製造工程中における要部断面図である。
[図 6]図 5に続く半導体装置の製造工程中における要部断面図である。
[図 7]本発明の実施の形態 1のゲート電極形成工程の工程フロー図である。
[図 8]本発明の実施の形態 1のゲート電極形成工程中の要部断面図および要部平面 図である。
[図 9]図 8に続くゲート電極形成工程中の要部断面図および要部平面図である。
[図 10]図 9に続くゲート電極形成工程中の要部断面図および要部平面図である。
[図 11]図 10に続くゲート電極形成工程中の要部断面図および要部平面図である。
[図 12]保護膜の堆積工程で半導体基板 (ウェハ）にバイアス電圧を印加しな力つた場 合の説明図である。
[図 13]保護膜の堆積工程で半導体基板 (ウェハ）にバイアス電圧を印加した場合の 説明図である。
[図 14]保護膜の堆積工程で半導体基板 (ウェハ）にバイアス電圧を印加した場合の 説明図である。
[図 15]第 1の比較例のゲート電極形成工程中の要部断面図である。
[図 16]図 15に続くゲート電極形成工程中の要部断面図である。
[図 17]図 16に続くゲート電極形成工程中の要部断面図である。
[図 18]第 1の比較例において、反射防止膜がエッチングされるとともにレジストパター ンもエッチングされて細線ィ匕される様子を模式的に示す説明図である。
[図 19]第 1の比較例におけるレジストパターンの初期寸法力 の変化量とレジストパタ ーンのエッジラフネスとの関係を示すグラフである。
[図 20]本実施の形態において、レジストパターンを形成した後、保護膜の堆積を行つ てから、保護膜と反射防止膜をエッチングしてレジストパターンが細線化される様子 を模式的に示す説明図である。 [図 21]本実施の形態におけるレジストパターンの初期寸法力 の変化量とレジストパ ターンのエッジラフネスとの関係を示すグラフである。
圆 22]半導体装置の製造工程中の半導体基板の温度分布の一例を示すグラフであ る。
圆 23]半導体装置の製造工程中の半導体基板の温度分布の一例を示すグラフであ る。
圆 24]半導体装置の製造工程中の半導体基板の温度分布の一例を示すグラフであ る。
圆 25]レジストパターン形成工程、保護膜堆積工程、保護膜および反射防止膜のェ ツチング工程、および多結晶シリコン膜のエッチング工程における、ゲート長と処理レ ートの半導体基板の面内分布を示すグラフである。
[図 26]本発明の実施の形態 4のゲート電極形成工程の工程フロー図である。
圆 27]本発明の実施の形態 4のゲート電極形成工程中の要部断面図である。
[図 28]図 27に続くゲート電極形成工程中の要部断面図である。
[図 29]図 28に続くゲート電極形成工程中の要部断面図である。
[図 30]図 29に続くゲート電極形成工程中の要部断面図である。
[図 31]図 30に続くゲート電極形成工程中の要部断面図である。
[図 32]本発明の実施の形態 5のゲート電極形成工程の工程フロー図である。
圆 33]本発明の実施の形態 5のゲート電極形成工程中の要部断面図である。
[図 34]図 33に続くゲート電極形成工程中の要部断面図である。
[図 35]図 34に続くゲート電極形成工程中の要部断面図である。
[図 36]図 35に続くゲート電極形成工程中の要部断面図である。
[図 37]本発明の実施の形態 6のゲート電極形成工程の工程フロー図である。
圆 38]本発明の実施の形態 6のゲート電極形成工程中の要部断面図である。
[図 39]図 38に続くゲート電極形成工程中の要部断面図である。
[図 40]図 39に続くゲート電極形成工程中の要部断面図である。
[図 41]図 40に続くゲート電極形成工程中の要部断面図である。
[図 42]図 41に続くゲート電極形成工程中の要部断面図である。 [図 43]図 42に続くゲート電極形成工程中の要部断面図である。
[図 44]本発明の実施の形態 7のゲート電極形成工程の工程フロー図である。
圆 45]本発明の実施の形態 7のゲート電極形成工程中の要部断面図である。
[図 46]図 45に続くゲート電極形成工程中の要部断面図である。
[図 47]図 46に続くゲート電極形成工程中の要部断面図である。
[図 48]図 47に続くゲート電極形成工程中の要部断面図である。
圆 49]本発明の実施の形態 8の素子分離溝形成工程の工程フロー図である。 圆 50]本発明の実施の形態 8の素子分離溝形成工程中の要部断面図である。 圆 51]図 50に続く素子分離溝形成工程中の要部断面図である。
圆 52]図 51に続く素子分離溝形成工程中の要部断面図である。
圆 53]図 52に続く素子分離溝形成工程中の要部断面図である。
圆 54]図 53に続く素子分離溝形成工程中の要部断面図である。
[図 55]本発明の実施の形態 9の配線形成工程の工程フロー図である。
圆 56]本発明の実施の形態 9の配線形成工程中の要部断面図である。
[図 57]図 56に続く配線形成工程中の要部断面図である。
[図 58]図 57に続く配線形成工程中の要部断面図である。
[図 59]図 58に続く配線形成工程中の要部断面図である。
[図 60]本発明の実施の形態 10の開口部形成工程の工程フロー図である。
[図 61]本発明の実施の形態 10の開口部形成工程中の要部断面図である。
[図 62]図 61に続く開口部形成工程中の要部断面図である。
[図 63]図 62に続く開口部形成工程中の要部断面図である。
[図 64]図 63に続く開口部形成工程中の要部断面図である。
圆 65]本発明の実施の形態 11の半導体装置の製造工程中の要部断面図である。 圆 66]図 65に続く半導体装置の製造工程中における要部断面図である。
圆 67]図 66に続く半導体装置の製造工程中における要部断面図である。
圆 68]図 67に続く半導体装置の製造工程中における要部断面図である。
圆 69]図 68に続く半導体装置の製造工程中における要部断面図である。
圆 70]図 69に続く半導体装置の製造工程中における要部断面図である。 [図 71]本発明の課題の説明図である。
[図 72]本発明の課題の説明図である。
[図 73]本発明の課題の説明図である。
[図 74]本発明の課題の説明図である。
[図 75]本発明の課題の説明図である。
発明を実施するための最良の形態
[0022] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の機能を有する部材には同一の符号を付し、 その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外 は同一または同様な部分の説明を原則として繰り返さない。
[0023] また、実施の形態で用いる図面においては、断面図であっても図面を見易くするた めにハッチングを省略する場合もある。また、平面図であっても図面を見易くするため にハッチングを付す場合もある。
[0024] (実施の形態 1)
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図 1〜図 6は 、本発明の一実施の形態である半導体装置、例えば MISFET (Metal Insulator Semi conductor Field Effect Transistor)、の製造工程中の要部断面図である。
[0025] 図 1に示されるように、例えば 1〜10 Ω cm程度の比抵抗を有する p型の単結晶シリ コンなど力もなる半導体基板 (半導体ウェハ） 1を準備し、半導体基板 1の主面に素子 分離領域 2を形成する。素子分離領域 2は、例えば半導体基板 1に形成された素子 分離溝 2aに埋め込まれた酸ィ匕シリコン膜などの絶縁膜からなり、例えば STI (Shallow Trench Isolation)法などにより形成することができる。また、素子分離領域 2を LOC OS (Local Oxidization of Silicon )法などにより形成することもできる。
[0026] 次に、半導体基板 1の nチャネル型 MISFETを形成する領域に p型ゥエル 3を形成 する。 p型ゥエル 3は、例えばホウ素（B)などの p型の不純物をイオン注入することなど によって形成される。
[0027] 次に、 p型ゥエル 3の表面にゲート絶縁膜形成用の絶縁膜 4aを形成する。絶縁膜 4 aは、例えば薄い酸ィ匕シリコン膜など力もなり、例えば熱酸化法などによって形成する ことができる。また、ゲート絶縁膜形成用の絶縁膜 4aとして、酸窒化シリコン膜を用い ることもできる。また、ゲート絶縁膜形成用の絶縁膜 4aとして、例えば、酸化ハフ-ゥ ム（HfO )、ハフニウムアルミネ— HHfAlO )、ハフニウムシリケ一 HHfSiO )、ジル
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コ-ァ（酸化ジルコニウム）、ジルコニウムアルミネ—ト（ZrAlO )、ジルコニウムシリケ 一 HZrSiO )、酸化ランタン（La O )、ランタンシリケート（LaSiO )などのいわゆる
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High— k膜 (高誘電率膜)などを用いることもできる。
[0028] 次に、 p型ゥエル 3の絶縁膜 4a上にゲート電極 5aを形成する。例えば次のようにし てゲート電極 5aを形成することができる。
[0029] まず、図 2に示されるように、半導体基板 1上に、すなわち絶縁膜 4a上に、例えば C VD (Chemical Vapor Deposition)法などにより、ゲート電極形成用の導電体膜である 多結晶シリコン膜 (シリコン膜、ドーブトポリシリコン膜) 5を形成する。多結晶シリコン 膜 5はリン (P)などの n型の不純物をドープ (導入)した多結晶シリコン膜であることが 好ましい。 n型の不純物は、例えば、多結晶シリコン膜 5の成膜後にイオン注入などに よって多結晶シリコン膜 5中に導入することができるが、多結晶シリコン膜 5の成膜ガ スを調整することにより多結晶シリコン膜 5の成膜工程中に導入してもよい。多結晶シ リコン膜 5の代わりにアモルファスシリコン膜を用いることも可能であり、その場合、形 成したアモルファスシリコン膜は、その後の種々の高温工程 (例えばイオン注入した 不純物の活性化ァニール工程など）により、多結晶シリコン膜になり得る。
[0030] それから、図 3に示されるように、フォトリソグラフィ技術およびドライエッチング技術 を用いてこの多結晶シリコン膜 5をパターユングすることにより、パターユングされた多 結晶シリコン膜 5からなるゲート電極 5aが、 p型ゥエル 3の表面に絶縁膜 4aを介して 形成される。ゲート電極 5aの下の絶縁膜 4aが、 MISFETのゲート絶縁膜 4となる。こ のゲート電極 5aの形成工程については、後でより詳細に説明する。
[0031] 次に、図 4に示されるように、 p型ゥエル 3のゲート電極 5aの両側の領域にリン（P)ま たはヒ素 (As)などの n型の不純物をイオン注入することにより、（一対の) n_型半導体 領域 6を形成する。
[0032] 次に、ゲート電極 5aの側壁上に、例えば酸ィ匕シリコンまたは窒化シリコンあるいはそ れらの積層膜などカゝらなる側壁スぺーサまたはサイドウォール 7を形成する。サイドウ オール 7は、例えば、半導体基板 1上に酸ィ匕シリコン膜 (または窒化シリコン膜あるい はそれらの積層膜)を堆積し、この酸ィ匕シリコン膜 (または窒化シリコン膜あるいはそ れらの積層膜)を異方性エッチングすることによって形成することができる。
[0033] サイドウォール 7の形成後、（一対の) n+型半導体領域 8 (ソース、ドレイン)を、例え ば、 p型ゥエル 3のゲート電極 5aおよびサイドウォール 7の両側の領域にリン（P)また はヒ素 (As)などの n型の不純物をイオン注入することにより形成する。イオン注入後、 導入した不純物の活性ィ匕のためのァニール処理 (熱処理)を行うこともできる。 n+型 半導体領域 8は、 ι 型半導体領域 6よりも不純物濃度が高い。これにより、 ηチャネル 型 MISFETのソースまたはドレインとして機能する η型の半導体領域 (不純物拡散層 )が、 η+型半導体領域 8および ι 型半導体領域 6により形成される。
[0034] 次に、図 5に示されるように、ゲート電極 5aおよび η+型半導体領域 8の表面を露出 させ、例えばコバルト (Co)膜を堆積して熱処理することによって、ゲート電極 5aと n+ 型半導体領域 8との表面に、それぞれ金属シリサイド膜 (例えばコバルトシリサイド (C 〇Si2)膜) 9を形成する。これにより、 n+型半導体領域 8などの拡散抵抗と、コンタクト 抵抗とを低抵抗ィ匕することができる。その後、未反応のコバルト膜は除去する。図 5に は、未反応のコバルト膜を除去した状態が示されて!/、る。
[0035] このようにして、 p型ゥエル 3に nチャネル型の MISFET (Metal Insulator Semicondu ctor Field Effect Transistor) 10が形成される。なお、 n型と p型の導電型を逆にして、 pチャネル型の MISFETを形成することもできる。
[0036] 次に、図 6に示されるように、半導体基板 1上に、ゲート電極 5aを覆うように、絶縁膜
(層間絶縁膜） 11を例えば CVD法などを用いて形成する。絶縁膜 11の形成後、必 要に応じて CMP (Chemical Mechanical Polishing)処理などを行って絶縁膜 11の表 面を平坦化する。絶縁膜 11は、例えば相対的に薄い窒化シリコン膜 11aとその上の 相対的に厚い酸ィ匕シリコン膜 l ibとからなり、下層側の窒化シリコン膜 11aは、後述 するコンタクトホール 12形成時のエッチングストッパ膜として機能することができる。ま た、絶縁膜 11として、酸ィ匕シリコン膜などの単体膜を用いることもできる。
[0037] 次に、フォトリソグラフィ法を用いて絶縁膜 11上に形成したフォトレジストパターン（ 図示せず)をエッチングマスクとして、絶縁膜 11をドライエッチングすることにより、 n+ 型半導体領域 (ソース、ドレイン) 8の上部などにコンタクトホール（開口部） 12を形成 する。コンタクトホール 12の底部では、半導体基板 1の主面の一部、例えば n+型半 導体領域 8 (の表面上のシリサイド膜 9)の一部、やゲート電極 5a (の表面上のシリサ イド膜 9)の一部などが露出される。
[0038] 次に、コンタクトホール 12内に、タングステン (W)などからなるプラグ 13を形成する 。プラグ 13は、例えば、コンタクトホール 12の内部を含む絶縁膜 11上にノ リア膜 (例 えば窒化チタン膜） 13aを形成した後、タングステン膜を CVD法などによってノ リア 膜 13a上にコンタクトホール 12を埋めるように形成し、絶縁膜 11上の不要なタンダス テン膜およびバリア膜 13aを CMP法またはエッチバック法などによって除去すること により形成することができる。
[0039] 次に、プラグ 13が埋め込まれた絶縁膜 11上に、配線 (第 1配線層） 14を形成する。
例えば、チタン膜 14a、窒化チタン膜 14b、アルミニウム膜 14c、チタン膜 14dおよび 窒化チタン膜 14eをスパッタリング法などによって順に形成し、フォトリソグラフィ法お よびドライエッチング法などを用いてパター-ングすることで、配線 44を形成すること ができる。アルミニウム膜 14cは、アルミニウム (A1)単体またはアルミニウム合金など のアルミニウムを主成分とする導電体膜である。配線 14はプラグ 13を介して、 nチヤ ネル型の MISFET10のソースまたはドレイン用の n+型半導体領域 8やゲート電極 5 aなどと電気的に接続される。配線 14は、上記のようなアルミニウム配線に限定され ず種々変更可能であり、例えばタングステン配線や銅配線 (例えばダマシン法で形 成した埋込銅配線)とすることもできる。その後、更に層間絶縁膜や上層の配線層な どが形成されるが、ここではその説明は省略する。第 2層配線以降はダマシン法によ り形成した埋込銅配線とすることもできる。
[0040] 次に、本実施の形態の半導体装置の製造工程におけるゲート電極 5aの形成工程 についてより詳細に説明する。図 7は、ゲート電極 5aの形成工程の工程フロー図（説 明図）である。図 8〜図 11は、本実施の形態の半導体装置の製造工程中の要部断 面図および要部平面図（要部上面図）であり、ゲート電極 5a形成 (加工）工程中のゲ ート電極近傍領域の要部断面図および要部平面図（上面図）が示されている。図 8〜 図 11のうち、（a)が断面図に対応し、（b)が平面図（上面図）に対応する。図 8 (b)の A— A線の断面が図 8 (a)に対応し、図 9 (b)の A— A線の断面が図 9 (a)に対応し、 図 10 (b)の A— A線の断面が図 10 (a)に対応し、図 11 (b)の A— A線の断面が図 11 (a)に対応する。
[0041] ゲート電極 5aを形成するには、まず、上記のように半導体基板 1 (p型ゥエル 3)上に ゲート絶縁膜用の絶縁膜 4aを介して多結晶シリコン膜 5を形成 (ステップ S1)した後、 図 8に示されるように、多結晶シリコン膜 5上に有機系の反射防止膜 21を形成する（ ステップ S2)。反射防止膜 21は、露光用のレーザの反射干渉による異常パターン形 成を抑制するために形成され、炭素を含有する有機材料 (有機系の絶縁膜)からなる 。それから、反射防止膜 21上にフォトレジスト層を形成し、このフォトレジスト層を露光 し (ここでは光源波長 193nmの ArFエキシマレーザを用いた露光を行う）、現像する ことにより、すなわちリソグラフィ (フォトリソグラフィ）技術を用いることにより、レジストパ ターン（フォトレジストパターン） 22を形成する（ステップ S3)。レジストパターン 22は、 ArFリソグラフィ (ArFエキシマレーザを用いて露光を行うリソグラフィ技術)対応のレ ジストパターンである。
[0042] このような膜構造を、保護膜 23を堆積 (形成)する工程 (ステップ S4)、保護膜 23 ( および反射防止膜 21)をエッチングする工程 (ステップ S5)、および多結晶シリコン膜 5をエッチングする工程 (ステップ S6)を行うことにより加工し、ゲート電極 5aを形成す る。ステップ S4〜S6を行うための半導体製造としては、例えば UHF— ECRエツチン グ装置（ゲートエッチング装置）を使用することができる。ステップ S4〜S6について、 以下で詳細に説明する。
[0043] ステップ S3でレジストパターン 22を形成した後、図 9に示されるように、ステップ S4 で、反射防止膜 21上に、レジストパターン 22を覆うように、保護膜 23を堆積 (形成） する。保護膜 23は炭素を含有し、ステップ S4においてフロロカーボン (フルォロカー ボン）系のガス（例えば CHFガス）を含むガスを用いたプラズマにより形成される。例
3
えば、上記 UHF— ECRエッチング装置を用い、例えば次のような条件 Aでステップ S4の保護膜 23の堆積工程を行うことができる。
[0044] 条件 A： UHFパワー = 800W、ウェハバイアス（半導体基板（半導体ウェハ） 1に 印加するバイアス電力またはバイアス電圧） = 10W、 CHFガス流量 = 50sccm。 [0045] このステップ S4により、図 9に示されるように、レジストパターン 22を覆うように均一 な保護膜 23を形成することができる。本実施の形態では、半導体基板 1 (ウェハ）に ノィァス電圧を印加しながらステップ S4の保護膜 23の堆積工程を行う。
[0046] 図 12は、ステップ S4の保護膜 23の堆積工程で半導体基板 1 (ウェハ）にバイアス 電圧を印加しな力つた場合の説明図であり、図 13および図 14は、ステップ S4の保護 膜 23の堆積工程で本実施の形態のように半導体基板 1 (ウェハ）にバイアス電圧を 印力!]した場合の説明図である。なお、図 12の上段側の (a)には概念的な要部断面 図が示され、図 12の下段側の (b)には概念的な要部平面図が示されている。また、 図 13には概念的な要部断面図が示されている。また、図 14の上段側の（a)には概 念的な要部断面図が示され、図 12の下段側の (b)には概念的な要部平面図が示さ れている。
[0047] ステップ S4において半導体基板 1にバイアス電圧を印加しな力つた場合には、図 1 2に示されるように、レジストパターン 22の形状を反映した形で保護膜 23が堆積する ため、レジストパターン 22のエッジラフネスを反映した形状が保護膜 23の表面に現 れてしまい、エッジラフネスはほとんど減少しない。し力しながら、本実施の形態のよう に、ステップ S4において半導体基板 1にバイアス電圧を印加した場合、高工ネルギ 一イオンが半導体基板 1に入射するため、次の 2つの作用（第 1の作用および第 2の 作用）によりエッジラフネスを低減することが可能となる。
[0048] 第 1の作用（効果）は、入射イオンによるエッジラフネスの凸部の選択的なエツチン グである。これは、図 13に示されるように、パターン側壁の凸部力 プラズマ力も入射 するイオン 20に直接さらされるために、選択的にエッチングされるメカニズムである。 これ〖こより、半導体基板に垂直な方向のレジストパターンのラフネス（レジストパターン 22を覆う保護膜 23の表面のラフネス）は低減される。
[0049] 第 2の作用（効果）は、図 14に示されるように、レジストパターン 22の上部に堆積し た保護膜 23が、イオン 20により加熱されて流動性が増し、エッジラフネスの凹部を埋 めるメカニズムである。特にこの第 2の作用のメカニズムにより、保護膜 23を堆積した レジストパターン 22のエッジラフネス（すなわちレジストパターン 22を覆う保護膜 23の 表面のラフネス）が低減する。 [0050] このように、本実施の形態では、半導体基板 1にバイアス電圧を印加しながらステツ プ S4の保護膜 23の堆積工程を行うことにより、レジストパターン 22のエッジラフネス を反映した形状が保護膜 23の表面に現れにくくなり、レジストパターン 22形成時に おけるレジストパターン 22自身のエッジラフネスに比較して、保護膜 23堆積時にお けるレジストパターン 22を覆う保護膜 23の表面のエッジラフネスを低減することがで き、レジストパターン 22とその表面の保護膜 23とを合わせたパターンのエッジラフネ スを低減することができる。
[0051] また、ステップ S4の保護膜 23の堆積工程で用いるガス（プロセスガス）には、フロロ カーボン系のガス（すなわち C H Fガス）を用い、 C H F (x= l〜10、 y=0〜10、 x y z x y z
z= l〜10)であれば好ましぐ CH Fガスまたは CHFガスであればより好ましぐ C
2 2 3
HFガスが最も好ましい。 C H Fガスにおける炭素（C)元素や水素 (H)元素の比率
3 X y z
が高すぎると、堆積性が高くなり過ぎて保護膜 23が不均一に堆積しやすくなるが、よ り好ましくは CH Fガスまたは CHFガス、最も好ましくは CHFガスを用いて保護膜
2 2 3 3
23を堆積させることで、保護膜 23をより均一に堆積させることが可能になる。
[0052] また、ステップ S4にお 、て、半導体基板 1 (ウェハ）を配置した処理室 (チャンバ）の 圧力は、 3Pa以下であることが好ましぐ 0. 5Pa以下であることがより好ましい。圧力 力 S3Paよりも大きい場合、保護膜 23が不均一に堆積しやすくなるが、好ましくは 3Pa 以下、より好ましくは 0. 5Pa以下の圧力でステップ S4の保護膜 23の堆積工程を行う ことで、保護膜 23をより均一に堆積させることが可能になる。本実施の形態では、例 えば 0. 2Paの圧力でステップ S4の保護膜 23の堆積を行う。
[0053] ステップ S4で保護膜 23を堆積させた後、ステップ S5で保護膜 23をエッチング (除 去)する。ステップ S5の保護膜 23のエッチング工程では、 O (酸素)ガスを含むガス
2
を用い、例えば Arガスと HBrガスと Oガスとの混合ガスを用いる。これらのガスをプラ
2
ズマ化して保護膜 23をエッチング (プラズマエッチング、ドライエッチング)する。すな わち、酸素ガスを含むガスを用いたプラズマにより、保護膜 23をエッチングする。例 えば、上記 UHF— ECRエッチング装置を用い、例えば次のような条件 Bでステップ S5の保護膜 23のエッチング工程を行うことができる。
[0054] 条件 B： UHFパワー = 900W、ウェハバイアス（半導体基板 1に印加するバイアス 電力またはバイアス電圧） = 10W、 Arガスの流量 = 200sccm、 HBrガスの流量 =6 Osccm、 Oガスの流量 = 30sccm。
2
[0055] 本実施形態では、反射防止膜 21として有機系の反射防止膜を用いているので、酸 素ガスを含むガスを用いたプラズマによるステップ S 5の保護膜 23のエッチング工程 で、反射防止膜 21もエッチング（除去）され得る。従って、ステップ S5により、図 10に 示されるように、炭素を含む保護膜 23と有機系の反射防止膜 21をエッチングするこ とができる。なお、ステップ S5では、レジストパターン 22は反射防止膜 21のエツチン グマスクとして機能し得るので、レジストパターン 22の下部の反射防止膜 21は残存し 、レジストパターン 22に覆われていない領域の反射防止膜 21が選択的にエッチング されて除去される。
[0056] また、本実施の形態では、半導体基板 1 (ウェハ）にバイアス電圧（ウェハバイアス） を印加しながらステップ S5の保護膜 23 (および反射防止膜 21)のエッチング工程を 行う。このため、ステップ S5では、上記第 1の作用のように、レジストパターン 22を覆う 保護膜 23表面のエッジラフネスの凸部が入射イオンにより選択的にエッチングされる ので、保護膜 23のエッチングの進行とともにエッジラフネス（レジストパターン 22を覆 う保護膜 23の表面のラフネス）は低減していく。従って、ステップ S4の保護膜 23の堆 積直後のエッジラフネス（レジストパターン 22を覆う保護膜 23の表面のラフネス)より も、ステップ S5の保護膜 23のエッチング工程後のエッジラフネスを低減することがで きる。
[0057] また、ステップ S 5ではプロセスガスに酸素（O )ガスを含むため、保護膜 23が除去
2
されてレジストパターン 22が露出した場合、このレジストパターン 22もエッチングされ 得る。これにより、レジストパターン 22は細線ィ匕される。この際、上記第 1の作用により 、エッジラフネスの凸部が入射イオンにより選択的にエッチングされるので、更にレジ ストパターン 22のエッジラフネスを低減することができる。
[0058] 本実施の形態にぉ ヽては、保護膜 23の堆積工程 (ステップ S4)と除去工程 (ステツ プ S5)を別々に行うエッチングを例として取り上げたが、保護膜 23の堆積工程と除去 工程を交互に複数回行った場合にも同様にエッジラフネスを低減する効果が得られ る。この場合、ステップ S5の条件 Bは、保護膜 23とレジストパターン 22をエッチング するのであり、また保護膜 23と多結晶シリコン膜 5とのエッチング選択比が充分に高 いため、多結晶シリコン膜 5のエッチングが進行することは無い。また、特開平 11— 1 95641号公報（上記特許文献 4)には、 C Fを用いた堆積工程と SFを用いたエツ
4 8 6
チング工程を交互に行うことにより、マスクとなる酸ィ匕シリコンを保護しつつ、シリコン を高速にエッチングする技術が記載されて 、る。このように特開平 11— 195641号 公報の技術は、酸ィ匕シリコンマスクの下層にあるシリコンをエッチングする際に、 C F
4 8 を用いた堆積工程と SFを用いたエッチング工程を交互に行うものであり、本実施の
6
形態のように、レジストパターン 22および反射防止膜 21より下層の多結晶シリコン膜 5をエッチングすることなぐ保護膜 23の堆積工程と除去工程を交互に複数回行い、 レジストパターン 22のエッジラフネスを低減する技術とは本質的に異なり、特開平 11 — 195641号公報の技術には、エッジラフネスの低減効果は得られない。本実施の 形態では、レジストパターン 22に保護膜 23を堆積する工程とそれを除去する工程に より、エッジラフネスを低減する効果を得られるが、保護膜 23の堆積工程とそれを除 去する工程を交互に複数回行うことにより、さらにエッジラフネスを低減する効果が得 られる。
[0059] また、ステップ S5において、半導体基板 1を配置した処理室 (チャンバ）の圧力は、 2Pa以上であることが好ましぐ lOPa以上であることがより好ましい。圧力が 2Paよりも 小さい場合、疎パターンと密パターンとでエッチングレートに差が生じやすくなるが、 好ましくは 2Pa以上、より好ましくは lOPa以上の圧力でステップ S5の保護膜 23と反 射防止膜 21のエッチング工程を行うことで、疎パターンと密パターンとでエッチングレ ートに差が生じるのを防止でき、半導体基板 1の面内でより均一なエッチングレートで 保護膜 23と反射防止膜 21のエッチングを行うことが可能になる。本実施の形態では 、例えば lOPaの圧力でステップ S5の保護膜 23と反射防止膜 21のエッチングを行う
[0060] ステップ S5で保護膜 23と反射防止膜 21をエッチングした後、図 11に示されるよう に、ステップ S6において、エッジラフネスが低減されたレジストパターン 22をエツチン グマスクとして用いて多結晶シリコン膜 5をエッチング（除去)する。
[0061] ステップ S6の多結晶シリコン膜 5のエッチング工程では、例えば C1 (塩素）ガスと H Brガスと O (酸素）ガスとの混合ガスを用いる。これらのガスをプラズマ化して多結晶
2
シリコン膜 5をエッチングする。すなわち、多結晶シリコン膜 5をプラズマエッチング (ド ライエッチング)する。例えば、上記 UHF— ECRエッチング装置を用い、例えば次の ような条件 Cでステップ S6の多結晶シリコン膜 5のエッチング工程を行うことができる
[0062] 条件 C ： UHFパワー = 500W、ウェハバイアス（半導体基板 1に印加するバイアス 電力またはバイアス電圧） = 15W、 C1ガスの流量 = 20sccm、 HBrガスの流量 =80
2
sccmゝ Oガスの流 = 5sccm。
2
[0063] ステップ S4およびステップ S5によりエッジラフネスが低減されたレジストパターン 22 をエッチングマスクとして用いて、ステップ S6の多結晶シリコン膜 5のエッチング工程 を行 、、このステップ S6のエッチング工程でパターユングされた多結晶シリコン膜 5が ゲート電極 5aとなるので、ゲート電極 5aのエッジラフネスを低減することができる。本 実施の形態では、例えば、エッジラフネスが 2nm程度、寸法変化量が— 10nm程度 のゲート電極 5aを形成することができる。
[0064] 本実施の形態では、ステップ S4のレジストパターン 22に保護膜 23を堆積する工程 で用いるガス（プロセスガス）として、フロロカーボン系のガス（すなわち C H Fガス） を用いる方法を例に取り上げた力 例えばクロ口カーボン系のガス（すなわち C H C1 ガス)や、例えば CHや NHや NFのような堆積性を有するガスを用いた場合にも
4 3 3
同様の効果が得られる。
[0065] また、本実施の形態では、ステップ S4のレジストパターン 22に保護膜 23を堆積す る工程と、ステップ S5の保護膜 23を除去する工程と、ステップ S6の多結晶シリコン膜 5のエッチング工程を同一のエッチングチャンバで一貫カ卩ェする方法を例に取り上げ た力 全ての工程または一部の工程を異なるエッチングチャンバで処理した場合にも 、本実施の形態の効果を得ることは可能であり、このような場合も本実施の形態に含 むものとする。
[0066] また、本実施の形態では、エッチングチャンバを用いて、ステップ S4のレジストパタ ーン 22に保護膜 23を堆積する工程を行う方法を例に取り上げたが、例えば CVD装 置、 PVD装置または P— CVD装置のような成膜装置を用いて堆積膜 23を堆積し、 その後エッチングチャンバを用いて、半導体基板 1にバイアス電圧を印加し、高エネ ルギーイオンを半導体基板 1に入射させることにより、上記第 1の作用および第 2の作 用を促進することによりエッジラフネスを低減することも可能である。
[0067] また、本実施の形態では、ステップ S6において多結晶シリコン膜 5を単一の条件 C を用いてエッチングする工程を例に取り上げたが、エッジラフネスを低減する効果は 、ステップ S4のレジストパターン 22に保護膜 23を堆積する工程と、ステップ S5の保 護膜 23を除去する工程が主であり、ステップ S6の多結晶シリコン膜 5をエッチングす る工程を複数のステップに分割してエッチングした場合にも、本実施の形態の効果を 得ることは可能であり、このような場合も本実施の形態に含むものとする。
[0068] 本実施の形態とは異なり、ステップ S4の保護膜 23の堆積工程を省略し、ステップ S 5と同様の条件でレジストパターン 22の細線ィ匕（幅の減少）を行うことも考えられる（第 1の比較例)。図 15〜図 17は、本実施の形態とは異なり、ステップ S4の保護膜 23の 堆積工程を省略した第 1の比較例のゲート電極形成工程中の要部断面図である。第 1の比較例では、図 15に示されるようにレジストパターン 22を形成した後、保護膜 23 を形成することなぐ図 16に示されるように反射防止膜 21をエッチングする。その後、 フォトレジストパターン 22をエッチングマスクとして用いて多結晶シリコン膜 5をドライ エッチングしてゲート電極 5aを形成する。
[0069] 第 1の比較例では、レジストパターン 22を形成した後、保護膜 23を形成することなく 、ステップ S5とほぼ同様の条件で反射防止膜 21をエッチングするが、この反射防止 膜 21のエッチング工程ではプロセスガスとして酸素を含むプラズマを用いたドライエ ツチングが行われるので、有機系の反射防止膜 21がエッチングされるとともに、有機 系材料からなるレジストパターン 22もエッチングされ、レジストパターン 22の膜厚が減 少するとともにレジストパターン 22が細線化される（すなわちレジストパターン 22の幅 Lが細くなる）。
[0070] 図 18は、第 1の比較例において、レジストパターン 22を形成した後、反射防止膜 2 1がエッチングされるとともにレジストパターン 22もエッチングされて細線ィ匕される様子 を模式的に示す説明図である。図 18の左側がレジストパターン 22を形成した状態に 対応し、図 18の右側が反射防止膜 21がエッチングされるとともにレジストパターン 22 もエッチングされて細線化された状態に対応する。なお、図 18の上段側の（a)には 概念的な要部断面図が示され、図 18の下段側の (b)には概念的な要部平面図が示 されている。また、図 19は、第 1の比較例におけるレジストパターン 22の初期寸法 L
0 からの変化量 A L (ここで A L=L -L )とレジストパターン 22のエッジラフネスとの関
1 0
係を示すグラフである。
[0071] 第 1の比較例では、反射防止膜 21のエッチング工程において、酸素ラジカルによる 等方性エッチングにより、図 18および図 19に示されるように、レジストパターン 22の エッジラフネス凸部のエッチングが進むため、レジストパターン 22の細線化（幅 Lの 減少）とともにレジストパターン 22のエッジラフネスを減少させることができる。例えば 、図 19に示されるように、レジストパターン 22を 50nm程度以上細線ィ匕する（すなわ ち、レジストパターン 22の幅 Lを初期寸法 L力も 50nm以上減少させる）ことにより、
1 0
レジストパターン 22のエッジラフネスを 3nm以下にすることができる。しかしながら、レ ジストパターン 22の細線ィ匕と共にレジストパターン 22の膜厚も減少するため、レジスト パターン 22を細線化し過ぎると、レジストパターン 22の膜厚が薄くなつてしまい、その 後のステップ S6で多結晶シリコン膜 5をエッチングするには、レジストパターン 22の残 膜厚が不足する可能性が生じる。これは、形成されるゲート電極 5aの加工精度の低 下を招き、半導体装置の製造歩留りを低下させる可能性がある。また、多結晶シリコ ン膜 5のエッチングを的確に行うためにレジストパターン 22の残膜厚をある程度確保 しょうとすると、レジストパターン 22の細線化（幅 Lの減少）を抑制しなければならず、 レジストパターン 22のエッジラフネスを減少させることはできない。このため、レジスト パターンの細線ィ匕を用いてエッジラフネスを低減する第 1の比較例では、エッジラフ ネスの低減量とレジストパターン寸法を独立に制御することは難しぐエッジラフネス の小さ 、ゲート電極、例えばエッジラフネスが 3nm程度以下のゲート電極を加工 (形 成)するのは非常に困難である。
[0072] 図 20は、ステップ S3でレジストパターン 22を形成した後、本実施の形態のようにス テツプ S4の保護膜 23の堆積工程を行ってから、ステップ S5で保護膜 23と反射防止 膜 21をエッチングしてレジストパターンが細線ィ匕される様子を模式的に示す説明図 である。図 20の左側がステップ S3でレジストパターン 22を形成した状態に対応し、 図 20の中央力 Sステップ S4で保護膜 23の堆積を行った状態に対応し、図 20の右側 力 Sステップ S5で保護膜 23と反射防止膜 21のエッチングを行った状態に対応する。 なお、図 20の上段側の（a)には概念的な要部断面図が示され、図 20の下段側の (b )には概念的な要部平面図が示されている。図 21は、本実施の形態におけるレジスト パターン 22の初期寸法 L力もの変化量 A L ( A L=L— L :i= 2, 3)とレジストパタ
0 i 0
ーン 22のエッジラフネスとの関係を示すグラフである。
[0073] なお、本実施の形態において、レジストパターンの寸法（幅） Lは、レジストパターン 22の表面に保護膜 23が形成されて ヽな 、ときは、レジストパターン 22自身の寸法（ 幅）に対応し、レジストパターン 22の表面に保護膜 23が形成されているときは、この 保護膜 23もレジストパターン 22と同様にエッチングマスクとして機能し得るので、レジ ストパターン 22と保護膜 23とを合わせたパターンの寸法 (幅）に対応する。
[0074] 本実施の形態のように、ステップ S4およびステップ S5を併用した場合には、図 20 および図 21に示されるように、ステップ S4で保護膜 23を堆積した時点で、レジストパ ターンの寸法 L (レジストパターン 22および保護膜 23を合わせたパターンの寸法 L
2 2
)は保護膜 23の分だけ太くなるものの、上記第 1および第 2の作用により、エッジラフ ネスを低減することができる。更にステップ S5で保護膜 23をエッチングすることにより 、保護膜 23堆積直後の寸法 Lから寸法 Lへ細線ィ匕すると共に、ステップ S4のみの
2 3
場合 (すなわちステップ S 5を行わない場合）に比べ、更にエッジラフネスを低減する ことが可能である。
[0075] 本実施の形態の特徴は、保護膜 23を堆積するステップ S4 (の条件 A )、および保 護膜 23と反射防止膜 21をエッチングするステップ S5 (の条件 B )により、このレジスト パターンの寸法変化量 Δ Lとエッジラフネス低減量を独立に制御できることである。例 えば、ステップ S4 (の条件 A )およびステップ S5 (の条件 B )を最適化することにより 、初期レジストパターンからの寸法を変えることなぐエッジラフネスのみを低減するこ とも可能となる。すなわち、ステップ S5の保護膜 23のエッチング工程後のレジストパ ターン寸法 Lを初期寸法 Lと等しくする場合 (L =Lの場合、すなわち A L = 0の場
3 0 3 0
合）においても、ステップ S3でレジストパターン 22を形成した直後のエッジラフネスに 比較して、エッジラフネスを低減することができる。また、ステップ S 5の保護膜 23のェ ツチング工程後のレジストパターン寸法 Lを初期寸法 Lよりも細くする場合 (L <L
3 0 3 0 の場合、すなわち A L< 0の場合）においても、第 1の比較例に比較してエッジラフネ スをより低減することができる。
[0076] また、特開平 10— 4084号公報 (上記特許文献 3)には、第 1工程で基板上の金属 系膜上にレジストパターンを形成し、第 2工程でフルォロカーボン系のガスを用いた プラズマ処理によってレジストパターンの表面に保護膜を形成した後、第 3工程で保 護膜を形成したフォトレジストパターンをエッチングマスクに用いて金属系膜をエッチ ングする技術が記載されて 、るが、レジストパターンの表面に形成した保護膜のエツ チング工程を行わずに保護膜を完全に残したまま、第 3工程にぉ ヽて保護膜を形成 したフォトレジストパターンをエッチングマスクに用いて金属系膜をエッチングして 、る 。このように、特開平 10— 4084号公報の技術では、レジストパターンに保護膜を堆 積させたまま、この保護膜のエッチング工程を行わずに被加工膜である金属系膜を エッチングするので、保護膜が形成されたレジストパターンのエッジラフネスが比較的 大きい状態で被加工膜である金属系膜のエッチングを行うことになり、加工された金 属系膜のエッジラフネスは比較的大きいものとなってしまう。
[0077] それに対して、本実施の形態では、ステップ S4で反射防止膜 21上にレジストパタ ーン 22を覆うように保護膜 23を堆積し、この保護膜 23をステップ S5で積極的にエツ チングした後で、ステップ S6でフォトレジストパターン 22をエッチングマスクとして用 V、て被加工層である多結晶シリコン膜 5をエッチングして 、る。ステップ S5の保護膜 2 3のエッチング工程を行うことにより、図 20および図 21にも示されるように、ステップ S 4の保護膜 23堆積直後の保護膜 23表面のエッジラフネスよりも、ステップ S5の保護 膜 23のエッチング工程後のフォトレジストパターン 22のエッジラフネスを更に低減す ることができ、このエッジラフネスをより低減したフォトレジストパターン 22をエッチング マスクとして用いてステップ S6で下地の被カ卩工層である多結晶シリコン膜 5をエッチ ングすることができる。このため、加工された多結晶シリコン膜 5、すなわちゲート電極 5aのエッジラフネスをより低減することが可能になる。
[0078] このように、本実施の形態では、レジストパターン 22を覆うように保護膜 23をー且堆 積して加工寸法を太くし、その後保護膜 23を除去しながらレジストパターン 22の寸法 を細くする。このため、本実施の形態では、ゲート電極カ卩ェのようにエッチングで除去 されない部分の寸法を細く制御することが可能である。さらに本実施の形態では、レ ジストパターンの寸法変動量をステップ S4の保護膜 23の堆積工程と、ステップ S5の 保護膜 23の除去工程で、それぞれ独立に制御することができる。また、ステップ S4 の保護膜の堆積工程と、ステップ S5の保護膜 23のエッチング工程で、それぞれエツ ジラフネスの低減効果があるため、よりエッジラフネスが低減したレジストパターンを実 現でき、それによつてこのレジストパターンをエッチングマスクとしたドライエッチング によってカ卩ェされた被カ卩工層のエッジラフネスを、より低減することができる。このよう に、本実施の形態では、レジストパターンカ卩ェ寸法とエッジラフネス低減量の独立制 御が可能になる。
[0079] 本実施の形態では、ステップ S3で形成したレジストパターン 22にエッジラフネスが 生じていても、ステップ S4においてプロセスガスとしてフロロカーボンガスを使用して レジストパターン 22を覆うように炭素を含む保護膜 23を堆積することでエッジラフネス を低減し、ステップ S5において保護膜 23の少なくとも一部をエッチングにより除去す ることでエッジラフネスを更に低減でき、また、ステップ S4での保護膜 23の堆積量と ステップ S5でのレジストパターンの細線量を制御することにより、レジスト残膜量を充 分に確保し、エッジラフネスの低減量と、パターン寸法の独立制御が可能になる。
[0080] 本実施の形態では、レジストパターンのエッジラフネスを低減できるので、エッジラフ ネスを低減したゲート電極を形成することができる。例えばエッジラフネスが 3nm程度 以下のゲート電極を形成することが可能になる。また、レジストパターンの寸法とエツ ジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため 、エッジラフネスを低減したゲート電極 (例えばエッジラフネスが 3nm以下のゲート電 極)の加工寸法を高精度に制御することが可能になる。従って、半導体装置の性能 を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造 歩留りを向上させることができる。
[0081] また、 ArFエキシマレーザを用いたリソグラフィ (ArFリソグラフィ）技術で使用される レジスト膜（レジストパターン）は、 KrFエキシマレーザを用いたリソグラフィ（KrFリソグ ラフィ)用のレジスト膜 (レジストパターン）に比べて、エッジラフネスが生じやすいが、 本実施の形態のように ArFリソグラフィ対応のレジストパターン 22 (ArFリソグラフィを 用いて形成したレジストパターン)を使用する場合に本発明を適用すれば、 ArFリソ グラフィ対応のレジストパターン 22であってもエッジラフネスを低減できるので、特に 効果が大きい。
[0082] また、ステップ S5の保護膜 23のエッチング工程では、エッジラフネスの低減効果の 観点からは、保護膜 23の全部をエッチングにより除去することがより好ましい。保護 膜 23の全部が除去されるようにステップ S5の保護膜 23のエッチング工程を行うこと で、ステップ S5の保護膜 23のエッチング工程後に残存するフォトレジストパターン 22 のエッジラフネスをより低減することができ、このエッジラフネスがより低減されたフォト レジストパターン 22をエッチングマスクとして機能させてステップ S6の多結晶シリコン 膜 5のエッチング工程を行うことができるので、パターユングされた多結晶シリコン膜 5 力 なるゲート電極 5aのエッジラフネスをより低減することが可能になる。また、レジス トパターン 22の細線化も可能になるので、ゲート電極 5aの微細化に有利である。しか しながら、ステップ S5において保護膜 23の一部をエッチングにより除去し、保護膜 2 3の他の一部をレジストパターン 22の表面に残存させた状態でステップ S6の多結晶 シリコン膜 5のエッチング工程を行う場合も、本実施の形態の効果を得ることは可能で あり、このような場合も本実施の形態に含むものとする。
[0083] すなわち、ステップ S5において保護膜 23の一部をエッチングにより除去して保護 膜 23の他の一部を残存させた場合でも、レジストパターン 22と保護膜 23とを合わせ たパターンのエッジラフネスをステップ S4の保護膜 23堆積時よりも低減することがで き、レジストパターン 22表面の保護膜 23の残存部分とレジストパターン 22とがステツ プ S6の多結晶シリコン膜 5のエッチング工程でエッチングマスクとして機能することが できる。従って、ステップ S5において保護膜 23の一部をエッチングにより除去し保護 膜 23の他の一部を残存させた場合でも、エッジラフネスが低減されたエッチングマス クパターン (すなわち保護膜 23の残存部分とフォトレジストパターン 22とからなるエツ チングマスクパターン）をエッチングマスクとして機能させてステップ S6の多結晶シリ コン膜 5のエッチング工程を行うことができるので、パターユングされた多結晶シリコン 膜 5からなるゲート電極 5aのエッジラフネスを低減することが可能になる。 [0084] このように、本実施の形態では、ステップ S3でレジストパターン 22を形成した後に、 ステップ S4でレジストパターン 22を覆うように保護膜 23を堆積することでレジストパタ ーン 22と保護膜 23を合わせたパターンのエッジラフネスを (ステップ S3のレジストパ ターン 22形成時のレジストパターン 22のエッジラフネスよりも）低減し、ステップ S5で 保護膜 23の少なくとも一部をエッチングにより除去することでレジストパターン 22と保 護膜 23とを合わせたパターンのエッジラフネスを更に低減し、その後ステップ S6でレ ジストパターン 22および保護膜 23の残存部分をエッチングマスクとして被力卩工層（こ こでは多結晶シリコン膜 5)をエッチングすることにより、加工された被加工層（ここで はゲート電極 5a)のエッジラフネスを低減することができる。そして、ステップ S5の保 護膜 23のエッチング工程で保護膜 23の全部をエッチングにより除去し、ステップ S6 でレジストパターン 22をエッチングマスクとして被力卩工層（ここでは多結晶シリコン膜 5 )をエッチングするようにすれば、加工された被加工層（ここではゲート電極 5a)のエツ ジラフネスをより低減できるのでより好ま U、。
[0085] また、ゲート電極のエッジラフネスが大き ヽと、デバイス性能の低下やデバイス性能 のばらつきによる生産性低下 (製造歩留り低下）が生じるので、本実施の形態のよう にゲート電極の形成工程に本発明を適用してエッジラフネスを低減したゲート電極を 形成することが特に有効であるが、本発明は、レジストパターンを覆うように保護膜を 堆積 (形成)し、その保護膜を除去 (エッチング)する工程を有することを特徴とするた め、原理的にレジストパターンをエッチングマスクとして用いて被力卩ェ膜をエッチング する工程を有するすべてのドライエッチング方法に適用することが可能であり、その 例については、以下の実施の形態で説明する。
[0086] (実施の形態 2)
本実施の形態では、上記実施の形態 1と同様にしてゲート電極 5aを形成することが できるが、上記ステップ S4, S5, S6の各工程において半導体基板 1の温度および温 度分布を制御する。なお、ステップ S4〜S6の各工程は、半導体基板 1の温度および 温度分布以外は上記実施の形態 1と同様であるので、ここではその説明は省略する
[0087] 図 22〜図 24は、本実施の形態の半導体装置の製造工程中の半導体基板 1の温 度分布の一例を示すグラフである。図 22が、ステップ S4の保護膜 23の堆積工程中 の半導体基板 1の温度分布に対応し、図 23が、ステップ S5の保護膜 23 (および反射 防止膜 21)のエッチング工程中の半導体基板 1の温度分布に対応し、図 24が、ステ ップ S6の多結晶シリコン膜 5のエッチング工程中の半導体基板 1の温度分布に対応 する。
[0088] 本実施の形態では、ステップ S4の保護膜 23の堆積工程においては、図 22のダラ フに示されるように、半導体基板 1の面内の温度差 ΔΤ (半導体基板 1の主面の最高 温度と最低温度の差)を例えば 5°C以下に制御し、例えば前記条件 Aなどを用いて 、保護膜 23をレジストパターン 22を覆うように反射防止膜 21上に堆積する。
[0089] 次に、ステップ S5の保護膜 23 (および反射防止膜 21)のエッチング工程では、図 2 3のグラフに示されるように、半導体基板 1の面内の温度差 ΔΤを 10°C程度に制御し 、例えば前記条件 Bなどにより、保護膜 23および有機系の反射防止膜 21をエッチ ングする。
[0090] 次に、ステップ S6の多結晶シリコン膜 5のエッチング工程では、図 24のグラフに示 されるように、半導体基板 1の面内の温度差 ΔΤを例えば 20°C以上に制御し、例え ば前記条件 Cなどにより、多結晶シリコン膜 5をエッチングし、ゲート電極 5aを加工す る。
[0091] このように、半導体基板 1の温度分布も考慮することにより、例えば、エッジラフネス 2nm程度、寸法変化量 lOnm程度、半導体基板 1の面内均一性が lnm以下程度 のゲート電極 5aを形成することができる。
[0092] 半導体基板 1の温度および温度分布を制御する目的は、ステップ S4〜S6の各ェ 程における反応メカニズムが異なるためである。一般的にエッチングは、プラズマ中 で生成されたイオン、およびラジカルが半導体基板に入射し、被加工物であるシリコ ン（Si)や有機材料との表面反応により加工される。またエッチングした際に生じる反 応生成物も、半導体基板に再入射しエッチング反応を阻害する。この表面反応およ びラジカルや反応生成物の表面への付着は、半導体基板温度に大きく依存する。そ のため加工寸法および加工形状は、半導体基板に入射するイオン、ラジカル、反応 生成物のフラックスだけでなぐ半導体基板温度により異なる。通常、プラズマの分布 を制御することにより、半導体基板に入射するイオンやラジカルのフラックスの面内分 布は制御可能であるが、反応生成物は基本的に拡散分布であり、その分布を制御 することは困難である。そのため、半導体基板の温度分布を制御することにより、カロ ェ寸法および加工形状を制御する方法は、加工精度の半導体基板面内均一性を向 上する上で、非常に有効な方法である。
[0093] 保護膜 23を堆積するステップ S4においては、主な表面反応としては、プラズマ中 で均一に生成された炭素系反応物がレジストパターン 22に付着する反応が重要で あるため、半導体基板 1の面内の温度分布は均一な方が望ましい。
[0094] 一方、ステップ S6においては、多結晶シリコン膜 5に入射するイオン、ラジカルおよ び Si反応生成物と多結晶シリコン膜 5との複雑な反応が支配的となるため、各入射粒 子の半導体基板面内分布を考慮した温度分布制御をする必要がある。例えば、反 応生成物の再付着は半導体基板 1の主面の端部近傍よりも半導体基板 1の主面の 中心付近で大きくなる傾向にあるので、半導体基板 1の温度を半導体基板 1の主面 の端部近傍よりも半導体基板 1の主面の中心付近で高くすることで、反応生成物の 再付着が半導体基板 1の主面の面内で均一になるようにすることができる。これにより 、半導体基板 1の主面の面内での多結晶シリコン膜 5のエッチングレートをより均一化 することができる。
[0095] 従って、本実施の形態においては、ステップ S4では、ステップ S6と比較して、半導 体基板 1の温度分布をより均一化して、半導体基板 1の主面の面内の温度差 ΔΤを より小さくする。そして、ステップ S6では、ステップ S4に比較して、半導体基板 1に温 度分布を生じさせ、半導体基板 1の主面の面内の温度差 ΔΤをより高くする。すなわ ち、ステップ S4における半導体基板 1の面内の温度差力 ステップ S5およびステップ S6における半導体基板 1の面内の温度差よりも小さくなるように、各工程における半 導体基板 1の温度分布を制御する。
[0096] なお、図 22〜図 24で示した半導体基板面内の温度分布（面内温度差）は一例で あり、これに限定されるものではなぐステップ S4〜S6のそれぞれの工程ごとに、半 導体基板 1の温度および温度分布を制御することが重要である。また半導体基板 1 の温度および温度分布を制御する方法としては、半導体基板 1を配置するウェハス テージの複数冷媒の使用、裏面 He圧力の制御、ヒータの利用等がある。
[0097] このように本実施の形態では、ステップ S4〜S6の各工程の半導体基板の温度分 布を制御することにより、エッチング表面反応のバランスをウェハ面内で変更すること が可能となり、その結果としてゲート電極の形状およびゲート長の面内（ウェハ面内、 半導体基板面内)均一性が向上する効果が得られる。従って、半導体装置の性能が ばらつくのを防止でき、半導体装置の性能や製造歩留りを向上することができる。
[0098] (実施の形態 3)
本実施の形態では、上記実施の形態 1と同様にしてゲート電極 5aを形成することが できるが、上記ステップ S4の保護膜 23の堆積レート、ステップ S5の保護膜 23 (およ び反射防止膜 21)のエッチングレート、およびステップ S6の多結晶シリコン膜 5のェ ツチングレートの半導体基板面内分布を制御することにより、ゲート電極 5aのゲート 長の半導体基板面内分布を制御する。なお、ステップ S4〜S6の各工程は、保護膜 23の堆積レート、保護膜 23 (および反射防止膜 21)のエッチングレート、および多結 晶シリコン膜 5のエッチングレートの半導体基板面内分布以外は上記実施の形態 1と 同様であるので、ここではその説明は省略する。
[0099] 図 25は、（A)ステップ S3のレジストパターン 22形成工程（B)ステップ S4の保護膜 23堆積工程 (C)ステップ S5の保護膜 23および有機系の反射防止膜 21のエツチン グ工程、および (D)ステップ S6の多結晶シリコン膜 5のエッチング工程における、ゲ ート長と処理レート (堆積レートまたはエッチングレート）の半導体基板の面内分布を 示すグラフである。
[0100] まずステップ S4として、保護膜 23を反射防止膜 21上にレジストパターン 22を覆うよ うに堆積する。この際、保護膜 23の堆積レートに面内分布（半導体基板の主面の面 内分布)がある場合、堆積レートが速いウェハ外周部 (ウェハ端、半導体基板外周部 )では、堆積膜厚が厚くなるため、ゲート長が太くなる。次に、ステップ S5において保 護膜 23および有機系の反射防止膜 21をエッチングするが、この際のエッチングレー トが面内（半導体基板 1の主面の面内）で均一だった場合、ステップ S4でのゲート長 を反映し、やはりウェハ外周部でのゲート長が太くなる可能性がある。一般的に、エツ チングレートが速い方力 ゲート長は細くなる。そのため、本実施の形態では、ステツ プ S5におけるエッチングレートの面内分布を、図 25の（C)のように、ウェハ外周部で 相対的に高くし、ウェハ中心部で相対的に低くする。すなわち、本実施の形態にお いては、ステップ S4における保護膜 23の堆積膜厚の半導体基板 1の面内分布に応 じて、ステップ S5における保護膜 23のエッチングレートの半導体基板 1の面内分布 を制御する。これにより、ステップ S3でのゲート長の分布に対し、ステップ S4のエッチ ングレートの面内分布を最適化することにより、ゲート長の面内分布を再び均一にす ることが可能となる。このように、堆積レートやエッチングレートの面内分布を制御する 方法としては、不活性ガスの添加、外部コイルによる磁場印加によりプラズマ分布を 制御する方法や、複数方向からのガス導入により反応生成物の面内分布を制御する 方法や、電極に力かるバイアスの面内分布を制御方法などが考えられる。また、上記 実施の形態 2で述べた電極の温度分布を制御する方法も有効である。
[0101] 以上のように、ステップ S4〜S6の各工程ごとの堆積レート、エッチングレートの面内 分布を制御することにより、例えば、エッジラフネス 2nm程度、寸法変化量 lOnm 程度、面内均一性 lnm程度以下のゲート電極を形成することができる。
[0102] このように本実施の形態では、上記ステップ S4の保護膜 23の堆積レート、ステップ S5の保護膜 23 (および反射防止膜 21)のエッチングレート、およびステップ S6の多 結晶シリコン膜 5のエッチングレートの半導体基板面内分布を制御することにより、ゲ ート電極の形状およびゲート長の面内（ウェハ面内、半導体基板面内）均一性を向 上させることができる。従って、半導体装置の性能がばらつくのを防止でき、半導体 装置の性能や製造歩留りを向上することができる。
[0103] (実施の形態 4)
上記実施の形態 1では、有機系の反射防止膜 21を用いているが、本実施の形態で は、有機系の反射防止膜 21の代わりに無機系の反射防止膜 21aを用いている。従 つて、上記実施の形態 1では、反射防止膜 21は炭素を含有する有機材料からなるが 、本実施の形態では、反射防止膜 21aは炭素を含有しない無機材料 (無機系の絶縁 材料、例えば酸窒化シリコン膜など)力 なる。
[0104] 図 26は、本実施の形態のゲート電極 5aの形成工程の工程フロー図（説明図）であ る。図 27〜図 31は、本実施の形態の半導体装置の製造工程中の要部断面図であり 、ゲート電極 5a形成 (加工)工程中のゲート電極近傍領域の要部断面図が示されて いる。
[0105] 本実施の形態では、上記実施の形態 1と同様にして半導体基板 1 (p型ゥエル 3)上 にゲート絶縁膜用の絶縁膜 4aを介して多結晶シリコン膜 5を形成 (ステップ S1)した 後、図 27に示されるように、多結晶シリコン膜 5上に無機系の反射防止膜 21aを形成 する (ステップ S2a)。反射防止膜 21aは、レーザの反射干渉による異常パターン形 成を抑制するために形成され、炭素 (C)を含有しない無機材料カゝらなる。それから、 反射防止膜 21a上に、上記実施の形態 1と同様にしてレジストパターン 22を形成する (ステップ S3)。レジストパターン 22は、 ArFリソグラフィ対応のレジストパターンである
[0106] 次に、図 28に示されるように、上記実施の形態 1と同様にして、反射防止膜 21a上 に、レジストパターン 22を覆うように、保護膜 23を堆積する (ステップ S4)。例えば前 記条件 Aなどにより保護膜 23を堆積することができる。
[0107] 次に、図 29に示されるように、保護膜 23をエッチング（除去)する (ステップ S5a)。こ のステップ S5aの保護膜 23のエッチング工程では、上記実施の形態 1のステップ S 5 (保護膜 23および反射防止膜 21のエッチング工程)と同様のエッチング条件、例え ば前記条件 Bにより、保護膜 23をエッチングすることができる。この際、プロセスガス として酸素（O )含むため、下地の無機系の反射防止膜 21aはほとんどエッチング（
2
除去）されない。このためステップ S4aで保護膜 23をエッチングした後、図 30に示さ れるように、無機系の反射防止膜 21aをエッチング（除去)する (ステップ S5b)。この 際、レジストパターン 22はエッチングマスクとして機能するので、レジストパターン 22 の下部の反射防止膜 21aは残存し、レジストパターン 22に覆われていない領域の反 射防止膜 2 laが選択的にエッチングされて除去される。
[0108] その後、図 31に示されるように、ステップ S6として、上記実施の形態 1と同様にして 、例えば前記条件 Cにより、レジストパターン 22をエッチングマスクとして多結晶シリ コン膜 5をエッチング（除去）し、ゲート電極 5aをカ卩ェする。
[0109] 本実施の形態においても、上記実施の形態 1と同様に、ステップ S4の保護膜 23の 堆積工程とステップ S5aの保護膜 23のエッチング工程とを行うことにより、レジストパ ターン 22のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパタ ーン 22をエッチングマスクに用いて多結晶シリコン膜 5をドライエッチングしてゲート 電極 5aを形成して!/、るので、ゲート電極 5aのエッジラフネスを低減することができる。
[0110] このようにしてゲート電極 5aを形成することで、エッジラフネスが低減されたゲート電 極、例えば、エッジラフネス 2nm程度、寸法変化量 Onm程度のゲート電極を形成す ることがでさる。
[0111] 本実施の形態においても、上記実施の形態 1とほぼ同様の効果を得ることができる 。例えば、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減 したゲート電極を形成することができる。また、レジストパターンの寸法とエッジラフネ スの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジ ラフネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従 つて、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向 上し、半導体装置の製造歩留りを向上させることができる。
[0112] (実施の形態 5)
上記実施の形態 1では、レジストパターン 22として、 ArFリソグラフィ対応のレジスト パターンを用いている力 本実施の形態では、 ArFリソグラフィ対応のレジストパター ン 22の代わりに、電子線リソグラフィを用いたレジストパターン 22aを用いている。また 、本実施の形態では、電子線リソグラフィを用いてレジストパターン 22aを形成するの で、反射防止膜 21の形成は省略することができる。
[0113] 図 32は、本実施の形態のゲート電極 5aの形成工程の工程フロー図（説明図）であ る。図 33〜図 36は、本実施の形態の半導体装置の製造工程中の要部断面図であり 、ゲート電極 5a形成 (加工)工程中のゲート電極近傍領域の要部断面図が示されて いる。
[0114] 本実施の形態では、上記実施の形態 1と同様にして半導体基板 1 (p型ゥエル 3)上 にゲート絶縁膜用の絶縁膜 4aを介して多結晶シリコン膜 5を形成 (ステップ S1)した 後、反射防止膜の形成は省略し、図 33に示されるように、多結晶シリコン膜 5上にレ ジストパターン 22aを形成する（ステップ S3a)。レジストパターン 22aは、電子線リソグ ラフィを用いて形成したレジストパターンである。例えば、多結晶シリコン膜 5上にフォ トレジスト層を形成し、このフォトレジスト層を電子線で露光し、現像することにより、レ ジストパターン 22aを形成することができる。
[0115] 次に、図 34に示されるように、上記実施の形態 1と同様にして、多結晶シリコン膜 5 上に、レジストパターン 22aを覆うように、保護膜 23を堆積する (ステップ S4)。例えば 前記条件 Aなどにより保護膜 23を堆積することができる。
[0116] 次に、図 35に示されるように、保護膜 23をエッチング（除去)する (ステップ S5c)。こ のステップ S5cの保護膜 23のエッチング工程では、上記実施の形態 1のステップ S 5 (保護膜 23および反射防止膜 21のエッチング工程)と同様のエッチング条件、例え ば前記条件 Bにより、保護膜 23をエッチングすることができる。この際、プロセスガス として酸素（O )含むため、下地の多結晶シリコン膜 5はほとんどエッチング（除去）さ
2
れない。
[0117] その後、図 36に示されるように、ステップ S6として、上記実施の形態 1と同様にして 、例えば前記条件 Cにより、レジストパターン 22aをエッチングマスクとして多結晶シリ コン膜 5をエッチング（除去）し、ゲート電極 5aをカ卩ェする。
[0118] 本実施の形態においても、上記実施の形態 1と同様に、ステップ S4の保護膜 23の 堆積工程とステップ S5cの保護膜 23のエッチング工程とを行うことによりレジストバタ ーン 22aのエッジラフネスは低減され、このエッジラフネスが低減されたレジストパタ ーン 22aをエッチングマスクに用いて多結晶シリコン膜 5をドライエッチングしてゲート 電極 5aを形成して!/、るので、ゲート電極 5aのエッジラフネスを低減することができる。
[0119] このようにしてゲート電極 5aを形成することで、エッジラフネスが低減されたゲート電 極、例えば、エッジラフネス 2nm程度、寸法変化量 Onm程度のゲート電極を形成す ることがでさる。
[0120] 本実施の形態においても、上記実施の形態 1とほぼ同様の効果を得ることができる 。例えば、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減 したゲート電極を形成することができる。また、レジストパターンの寸法とエッジラフネ スの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジ ラフネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従 つて、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向 上し、半導体装置の製造歩留りを向上させることができる。
[0121] (実施の形態 6)
上記実施の形態 1では、多結晶シリコン膜 5上に反射防止膜 21およびレジストバタ ーン 22を形成しているが、本実施の形態では、多結晶シリコン膜 5上にハードマスク 用の絶縁膜 24を形成し、絶縁膜 24上に反射防止膜 21およびレジストパターン 22を 形成している。
[0122] 図 37は、本実施の形態のゲート電極 5aの形成工程の工程フロー図（説明図）であ る。図 38〜図 43は、本実施の形態の半導体装置の製造工程中の要部断面図であり 、ゲート電極 5a形成 (加工)工程中のゲート電極近傍領域の要部断面図が示されて いる。
[0123] 本実施の形態では、図 38に示されるように、上記実施の形態 1と同様にして半導体 基板 1 (p型ゥエル 3)上にゲート絶縁膜用の絶縁膜 4aを介して多結晶シリコン膜 5を 形成 (ステップ S1)した後、多結晶シリコン膜 5上にハードマスク形成用の絶縁膜 24 を形成する (ステップ Sl l)。絶縁膜 24は、例えば酸ィ匕シリコン膜などカゝらなる。それ から、絶縁膜 24上に反射防止膜 21を形成する (ステップ S 2)。反射防止膜 21は、レ 一ザの反射干渉による異常パターン形成を抑制するために形成され、例えば炭素（ C)を含有する有機材料カゝらなる。それから、反射防止膜 21上に、上記実施の形態 1 と同様にしてレジストパターン 22を形成する（ステップ S3)。
[0124] 次に、図 39に示されるように、上記実施の形態 1と同様にして、反射防止膜 21上に 、レジストパターン 22を覆うように、保護膜 23を堆積する (ステップ S4)。例えば前記 条件 Aなどにより保護膜 23を堆積することができる。
[0125] 次に、保護膜 23をエッチング（除去)する (ステップ S5)。このステップ S5の保護膜 2 3のエッチング工程では、上記実施の形態 1のステップ S5 (保護膜 23および反射防 止膜 21のエッチング工程)と同様のエッチング条件、例えば前記条件 Bにより、保護 膜 23をエッチングすることができる。この際、プロセスガスとして酸素（O )含むため、
2
下地の有機系の反射防止膜 21もエッチング (除去)され得る。従って、ステップ S5に より、図 40に示されるように、炭素を含む保護膜 23と有機系の反射防止膜 21をエツ チングすることができる。なお、ステップ S5では、レジストパターン 22は反射防止膜 2 1のエッチングマスクとして機能し得るので、レジストパターン 22の下部の反射防止膜 21は残存し、レジストパターン 22に覆われて 、な 、領域の反射防止膜 21が選択的 にエッチングされて除去される。
[0126] 次に、図 41に示されるように、レジストパターン 22をエッチングマスクとして絶縁膜 2 4をエッチング（除去、ドライエッチング)し、パターユングされた絶縁膜 24からなるハ ードマスク 24aを加工 (形成)する (ステップ S 12)。上記実施の形態 1と同様に、ステツ プ S4の保護膜 23の堆積工程とステップ S5の保護膜 23のエッチング工程とを行うこと によりレジストパターン 22のエッジラフネスは低減され、このエッジラフネスが低減され たレジストパターン 22をエッチングマスクに用いて絶縁膜 24をドライエッチングしてハ ードマスク 24aを形成して!/、るので、ハードマスク 24aのエッジラフネスを低減すること ができる。
[0127] 次に、図 42に示されるように、レジストパターン 22および反射防止膜 21をアツシン グなどにより除去する (ステップ S 13)。
[0128] その後、図 43に示されるように、ハードマスク 24a (すなわち絶縁膜 24)をエツチン グマスクとして多結晶シリコン膜 5をエッチング（除去）し、ゲート電極 5aを加工 (形成） する（ステップ S 14)。上記のように、ハードマスク 24aのエッジラフネスは低減されて おり、このエッジラフネスが小さ!/、ノヽードマスク 24aをエッチングマスクに用 、て多結 晶シリコン膜 5をドライエッチングしてゲート電極 5aを形成して ヽるので、ゲート電極 5 aのエッジラフネスを低減することができる。
[0129] このように本実施の形態では、ハードマスク 24aの加工時に本発明を適用すること により、ハードマスク 24aのエッジラフネスが低減し、その結果、ハードマスク 24aをェ ツチングマスクに用いてカ卩ェしたゲート電極 5aのエッジラフネスを低減することができ る。また、本実施の形態では、ハードマスク 24aの加工後にレジストパターン 22をアツ シングにより除去する工程を例に説明したが、レジストパターン 22を除去せずに多結 晶シリコン膜 5までを一貫加工した場合にも、同様の効果が得られる。
[0130] 本実施の形態においても、上記実施の形態 1とほぼ同様の効果を得ることができる 。例えば、エッジラフネスを低減したレジストパターンを用いてハードマスクを形成し、 このハードマスクを用いてゲート電極を形成して ヽるので、エッジラフネスを低減した ゲート電極を形成することができる。また、レジストパターンの寸法とエッジラフネスの 低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフ ネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従って 、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し 、半導体装置の製造歩留りを向上させることができる。
[0131] (実施の形態 7)
上記実施の形態 1では、多結晶シリコン膜 5をパターユングしてゲート電極 5aを形 成しているが、本実施の形態では、多結晶シリコン膜 5の代わりに金属膜 25を用い、 この金属膜 25をパターユングして金属ゲート電極としてのゲート電極 5bを形成してい る。
[0132] 図 44は、本実施の形態のゲート電極 5bの形成工程の工程フロー図（説明図）であ る。図 45〜図 48は、本実施の形態の半導体装置の製造工程中の要部断面図であり 、ゲート電極 5b形成 (加工)工程中のゲート電極近傍領域の要部断面図が示されて いる。
[0133] 本実施の形態では、図 45に示されるように、半導体基板 1 (p型ゥエル 3)上にゲート 絶縁膜用の絶縁膜 4aを介して、上記実施の形態 1の多結晶シリコン膜 5の代わり〖こ 金属膜 25を形成する (ステップ Sla)。金属膜 25は、例えばチタンシリサイド膜などか らなる。また、本実施の形態では、絶縁膜 4aは、例えば酸ィ匕ハフニウム (HfO )など
2 の 、わゆる High— k膜 (高誘電率膜)を用いることが好ま 、。
[0134] 次に、金属膜 25上に反射防止膜 21を形成する (ステップ S2)。反射防止膜 21は、 レーザの反射干渉による異常パターン形成を抑制するために形成され、例えば炭素
(C)を含有する有機材料カゝらなる。それから、反射防止膜 21上に、上記実施の形態
1と同様にしてレジストパターン 22を形成する（ステップ S3)。レジストパターン 22は、
ArFリソグラフィ対応のレジストパターンである。
[0135] 次に、図 46に示されるように、上記実施の形態 1と同様にして、反射防止膜 21上に
、レジストパターン 22を覆うように、保護膜 23を堆積する (ステップ S4)。例えば前記 条件 Aなどにより保護膜 23を堆積することができる。
[0136] 次に、保護膜 23をエッチング（除去)する (ステップ S5)。このステップ S5の保護膜 2 3のエッチング工程では、上記実施の形態 1のステップ S5 (保護膜 23および反射防 止膜 21のエッチング工程)と同様のエッチング条件、例えば前記条件 Bにより、保護 膜 23をエッチングすることができる。この際、プロセスガスとして酸素（O )含むため、
2
下地の有機系の反射防止膜 21もエッチング (除去)され得る。従って、ステップ S5に より、図 47に示されるように、炭素を含む保護膜 23と有機系の反射防止膜 21をエツ チングすることができる。なお、ステップ S5では、レジストパターン 22は反射防止膜 2 1のエッチングマスクとして機能し得るので、レジストパターン 22の下部の反射防止膜 21は残存し、レジストパターン 22に覆われて 、な 、領域の反射防止膜 21が選択的 にエッチングされて除去される。
[0137] 次に、図 48に示されるように、レジストパターン 22をエッチングマスクとして金属膜 2 5をエッチング（除去）し、パターユングされた金属膜 25からなるゲート電極 5bをカロェ (形成)する (ステップ S6a)。上記実施の形態 1では、パターユングされた多結晶シリ コン膜 5からなるゲート電極 5aが形成された力 本実施の形態では、パター-ングさ れた金属膜 25からなるゲート電極 5b、すなわち金属ゲート電極としてのゲート電極 5 b力 ゲート電極 5aの代わりに形成される。
[0138] 本実施の形態においても、上記実施の形態 1と同様に、ステップ S4の保護膜 23の 堆積工程とステップ S5の保護膜 23のエッチング工程とを行うことによりレジストパター ン 22のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパターン 2 2をエッチングマスクに用いて金属膜 25をドライエッチングしてゲート電極 5bを形成し ているので、ゲート電極 5bのエッジラフネスを低減することができる。このようにしてゲ ート電極 5bを形成することで、エッジラフネスが低減されたゲート電極 (金属ゲート電 極)を形成することができる。
[0139] 本実施の形態においても、上記実施の形態 1とほぼ同様の効果を得ることができる 。例えば、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減 したゲート電極を形成することができる。また、レジストパターンの寸法とエッジラフネ スの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジ ラフネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従 つて、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向 上し、半導体装置の製造歩留りを向上させることができる。
[0140] また、本実施の形態では、金属ゲート電極 5b (金属膜 25)としてチタンシリサイド膜 を用い、ゲート絶縁膜 (絶縁膜 4a)として酸化ハフニウム膜を用いた構造を例に説明 したが、これに限定されるものではなぐ例えば、金属ゲート電極 5b (金属膜 25)とし てニッケルシリサイドのような他の材料を用いた場合、または金属ゲート電極 5b (金属 膜 25)としてタングステンシリサイド膜と多結晶シリコン膜の積層膜のように異なる材 質の積層構造を用いた場合にも、同様の効果が得られる。
[0141] (実施の形態 8)
上記実施の形態 1では、ゲート電極の形成工程に本発明を適用しているが、本実 施の形態では、素子分離領域 2用の素子分離溝 2aを形成する工程に、本発明を適 用している。
[0142] 図 49は、本実施の形態の素子分離溝 (Siトレンチ） 2aの形成工程の工程フロー図（ 説明図）である。図 50〜図 54は、本実施の形態の半導体装置の製造工程中の要部 断面図であり、素子分離溝 (Siトレンチ) 2a形成工程中の素子分離溝 (Siトレンチ) 2a 近傍領域の要部断面図が示されている。
[0143] 本実施の形態では、素子分離領域 2用の素子分離溝 (Siトレンチ） 2aを以下のよう にして形成することができる。
[0144] まず、図 50に示されるように、半導体基板 1上に窒化シリコン膜 26を形成する (ステ ップ S21)。次に、窒化シリコン膜 26上に有機系の反射防止膜 21を形成する (ステツ プ S22)。反射防止膜 21は、レーザの反射干渉による異常パターン形成を抑制する ために形成され、例えば炭素 (C)を含有する有機材料カゝらなる。それから、反射防止 膜 21上に、上記実施の形態 1と同様にしてレジストパターン 22を形成する (ステップ S23)。レジストパターン 22は、 ArFリソグラフィ対応のレジストパターンである。
[0145] 次に、図 51に示されるように、上記実施の形態 1のステップ S4と同様にして、反射 防止膜 21上に、レジストパターン 22を覆うように、保護膜 23を堆積する (ステップ S2 4)。例えば前記条件 Aなどにより保護膜 23を堆積することができる。
[0146] 次に、上記実施の形態 1のステップ S5と同様にして、保護膜 23をエッチング（除去 )する (ステップ S25)。このステップ S25の保護膜 23のエッチング工程では、上記実 施の形態 1のステップ S5 (保護膜 23および反射防止膜 21のエッチング工程)と同様 のエッチング条件、例えば前記条件 Bにより、保護膜 23をエッチングすることができ る。この際、プロセスガスとして酸素 (O )含むため、下地の有機系の反射防止膜 21
2
もエッチング（除去）され得る。従って、ステップ S25により、図 52に示されるように、炭 素を含む保護膜 23と有機系の反射防止膜 21をエッチングすることができる。なお、 ステップ S25では、レジストパターン 22は反射防止膜 21のエッチングマスクとして機 能し得るので、レジストパターン 22の下部の反射防止膜 21は残存し、レジストパター ン 22に覆われていない領域の反射防止膜 21が選択的にエッチングされて除去され る。
[0147] 次に、図 53に示されるように、レジストパターン 22をエッチングマスクとして窒化シリ コン膜 26をエッチング（除去、ドライエッチング）してパター-ングする（ステップ 26)。 それから、図 54に示されるように、レジストパターン 22をエッチングマスクとして半導 体基板 1をエッチング（除去、ドライエッチング)して半導体基板 1に素子分離溝 2aを 形成する (ステップ 27)。その後、素子分離溝 2aに酸ィ匕シリコン膜などを埋め込んで その酸ィ匕シリコン膜を CMP処理することなどにより、素子分離溝 2aに埋め込まれた 絶縁膜からなる素子分離領域 2を形成することができる。
[0148] 本実施の形態においても、上記実施の形態 1と同様に、ステップ S24の保護膜 23 の堆積工程とステップ S25の保護膜 23のエッチング工程とを行うことによりレジストパ ターン 22のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパタ ーン 22をエッチングマスクに用いて窒化シリコン膜 26および半導体基板 1をドライエ ツチングして素子分離溝 2aを形成して 、るので、素子分離溝 2aのエッジラフネスを 低減することができる。
[0149] このように本実施の形態では、本発明の適用によりエッジラフネスの低減した Siトレ ンチ (素子分離溝 2a)の加工が可能になり、 Siトレンチ (素子分離溝 2a)を利用した素 子分離層（素子分離領域 2)の加工精度が向上し、その結果としてデバイス性能の向 上が期待できる。また、本実施の形態では、レジストパターン 22をマスクとし、窒化シ リコン膜 26および半導体基板 1を一貫加工して Siトレンチ (素子分離溝 2a)を形成す る方法を例に説明した力 他の形態として、ステップ S26の窒化シリコン 26の加工（ エッチング)後に、レジストパターン 22および有機系の反射防止膜 21を除去し、その 後、パター-ングされた窒化シリコン膜 26をエッチングマスク (ノヽードマスク）として半 導体基板 1をエッチングして素子分離溝 2aを形成することもでき、この場合も同様の 効果を得ることができる。また、上記実施の形態 2〜6を本実施の形態と組み合わせ ることちでさる。
[0150] (実施の形態 9)
上記実施の形態 1では、ゲート電極の形成工程に本発明を適用しているが、本実 施の形態では、配線 14を形成する工程に、本発明を適用している。
[0151] 図 55は、本実施の形態の配線 14の形成工程の工程フロー図（説明図）である。図 56〜図 59は、本実施の形態の半導体装置の製造工程中の要部断面図であり、配 線 14形成工程中の配線 14近傍領域の要部断面図が示されている。
[0152] 本実施の形態では、配線 14を以下のようにして形成することができる。
[0153] まず、図 56に示されるように、絶縁膜 (層間絶縁膜) 11上に導電体膜 (金属膜) 27 を形成する (ステップ 31)。導電体膜 27は、例えばアルミニウムを主体とした金属材 料膜からなり、例えば、チタン膜 (上記チタン膜 14aに対応）、窒化チタン膜 (上記窒 化チタン膜 14bに対応）、アルミニウム膜 (上記アルミニウム膜 14cに対応）、チタン膜 (上記チタン膜 14dに対応)および窒化チタン膜 (上記窒化チタン膜 14eに対応)を 下カゝら順に形成した積層膜からなる。導電体膜 27として、タングステン膜などを用い ることちでさる。
[0154] 次に、導電体膜 27上に有機系の反射防止膜 21を形成する (ステップ S32)。反射 防止膜 21は、レーザの反射干渉による異常パターン形成を抑制するために形成され 、例えば炭素 (C)を含有する有機材料カゝらなる。それから、反射防止膜 21上に、上 記実施の形態 1と同様にしてレジストパターン 22を形成する (ステップ S33)。レジスト パターン 22は、 ArFリソグラフィ対応のレジストパターンである。
[0155] 次に、図 57に示されるように、上記実施の形態 1のステップ S4と同様にして、反射 防止膜 21上に、レジストパターン 22を覆うように、保護膜 23を堆積する (ステップ S3 4)。例えば前記条件 Aなどにより保護膜 23を堆積することができる。
[0156] 次に、上記実施の形態 1のステップ S5と同様にして、保護膜 23をエッチング（除去 )する (ステップ S35)。このステップ S35の保護膜 23のエッチング工程では、上記実 施の形態 1のステップ S5 (保護膜 23および反射防止膜 21のエッチング工程)と同様 のエッチング条件、例えば前記条件 Bにより、保護膜 23をエッチングすることができ る。この際、プロセスガスとして酸素 (O )含むため、下地の有機系の反射防止膜 21
2
もエッチング（除去）され得る。従って、ステップ S35により、図 58に示されるように、炭 素を含む保護膜 23と有機系の反射防止膜 21をエッチングすることができる。なお、 ステップ S35では、レジストパターン 22は反射防止膜 21のエッチングマスクとして機 能し得るので、レジストパターン 22の下部の反射防止膜 21は残存し、レジストパター ン 22に覆われていない領域の反射防止膜 21が選択的にエッチングされて除去され る。
[0157] 次に、図 59に示されるように、レジストパターン 22をエッチングマスクとして導電体 膜 27をエッチング（除去、ドライエッチング)してパターユングする (ステップ S46)。こ れにより、ノターユングされた導電体膜 27からなる配線 14が形成される。
[0158] 本実施の形態においても、上記実施の形態 1と同様に、ステップ S34の保護膜 23 の堆積工程とステップ S35の保護膜 23のエッチング工程とを行うことによりレジストパ ターン 22のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパタ ーン 22をエッチングマスクに用いて導電体膜 27をドライエッチングして配線 14を形 成しているので、配線 14のエッジラフネスを低減することができる。このようにして配 線 14を形成することで、エッジラフネスが低減された配線を形成することができる。
[0159] 本実施の形態においても、上記実施の形態 1とほぼ同様の効果を得ることができる 。例えば、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減 した配線を形成することができる。また、レジストパターンの寸法とエッジラフネスの低 減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフネス を低減した配線の加工寸法を高精度に制御することが可能になる。従って、半導体 装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体 装置の製造歩留りを向上させることができる。
[0160] (実施の形態 10)
上記実施の形態 1では、ゲート電極の形成工程に本発明を適用しているが、本実 施の形態では、絶縁膜への開口部（孔または溝)の形成工程に、本発明を適用して いる。
[0161] 図 60は、本実施の形態における絶縁膜への開口部（孔または溝)の形成工程のェ 程フロー図 (説明図）である。図 61〜図 64は、本実施の形態の半導体装置の製造ェ 程中の要部断面図であり、絶縁膜への開口部形成工程中の開口部近傍領域の要部 断面図が示されている。
[0162] まず、図 61に示されるように、半導体基板 1上に絶縁膜 28を形成する (ステップ 41 )。絶縁膜 28は、例えば上記実施の形態 1の絶縁膜 (層間絶縁膜) 11などに対応す る。
[0163] 次に、絶縁膜 28上に有機系の反射防止膜 21を形成する (ステップ S42)。反射防 止膜 21は、レーザの反射干渉による異常パターン形成を抑制するために形成され、 例えば炭素 (C)を含有する有機材料力 なる。それから、反射防止膜 21上に、上記 実施の形態 1と同様にしてレジストパターン 22を形成する（ステップ S43)。レジストパ ターン 22は、 ArFリソグラフィ対応のレジストパターンである。
[0164] 次に、図 62に示されるように、上記実施の形態 1のステップ S4と同様にして、反射 防止膜 21上に、レジストパターン 22を覆うように、保護膜 23を堆積する (ステップ S4 4)。例えば前記条件 Aなどにより保護膜 23を堆積することができる。
[0165] 次に、上記実施の形態 1のステップ S5と同様にして、保護膜 23をエッチング（除去 )する (ステップ S45)。このステップ S45の保護膜 23のエッチング工程では、上記実 施の形態 1のステップ S5 (保護膜 23および反射防止膜 21のエッチング工程)と同様 のエッチング条件、例えば前記条件 Bにより、保護膜 23をエッチングすることができ る。この際、プロセスガスとして酸素 (O )含むため、下地の有機系の反射防止膜 21
2
もエッチング（除去）され得る。従って、ステップ S45により、図 63に示されるように、炭 素を含む保護膜 23と有機系の反射防止膜 21をエッチングすることができる。なお、 ステップ S35では、レジストパターン 22は反射防止膜 21のエッチングマスクとして機 能し得るので、レジストパターン 22の下部の反射防止膜 21は残存し、レジストパター ン 22に覆われていない領域の反射防止膜 21が選択的にエッチングされて除去され る。 [0166] 次に、図 64に示されるように、レジストパターン 22をエッチングマスクとして絶縁膜 2 8をエッチング（除去、ドライエッチング)して絶縁膜 28に開口部（孔または溝) 29を形 成する (ステップ 36)。絶縁膜 28に形成された開口部 29は、例えば上記コンタクトホ ール 12などに対応する。また、埋込み銅配線用の孔または溝を絶縁膜に形成する 際に、この開口部 29の形成工程を適用することもできる。その後、開口部 29に導電 体膜 (金属膜)を埋め込んでその導電体膜を CMP処理することにより、プラグゃ埋込 銅配線などを形成することができる。
[0167] 本実施の形態においても、上記実施の形態 1と同様に、ステップ S44の保護膜 23 の堆積工程とステップ S45の保護膜 23のエッチング工程とを行うことによりレジストパ ターン 22のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパタ ーン 22をエッチングマスクに用いて絶縁膜 28をドライエッチングして開口部 29を形 成しているので、開口部 29のエッジラフネスを低減することができる。
[0168] 本実施の形態においても、レジストパターンのエッジラフネスを低減できるので、ェ ッジラフネスを低減した開口部でき、その開口部に導体を埋め込んで形成れたプラグ や埋込銅配線のエッジラフネスを低減することができる。また、レジストパターンの寸 法とエッジラフネスの低減量を独立に制御可能である。従って、半導体装置の性能を 向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩 留りを向上させることができる。
[0169] (実施の形態 11)
上記実施の形態 1では、多結晶シリコン膜 5のような導電体膜をパターユングするこ とでゲート電極 5aを形成しているが、本実施の形態では、多結晶シリコン膜 5のような 導電体膜をパターユングすることでダミーゲート電極 5cを形成し、その後ダミーゲート 電極 5cを除去することで形成された開口部 (溝）に導電体膜を埋め込んで埋込み型 のゲート電極 5dを形成する。
[0170] 図 65〜図 70は、本実施の形態の半導体装置の製造工程中の要部断面図である。
[0171] 本実施の形態では、上記実施の形態 1と同様の工程を行って、図 4に相当する図 6 5の構造が得られる。なお、上記実施の形態 1におけるゲート電極 5aは、本実施の形 態では、ダミーゲート電極 5cに対応する。このダミーゲート電極 5cは、上記実施の形 態 1のゲート電極 5aと同様にして多結晶シリコン膜 5をパターユングすることにより形 成される。すなわち上記実施の形態 1のステップ S 1〜S6により、ゲート電極 5aに相 当するダミーゲート電極 5cが形成される。ダミーゲート電極 5cの形成工程は、ゲート 電極 5aの形成工程と同様であるので、ここではその説明は省略する。上記実施の形 態 1のようにステップ S4の保護膜 23の堆積工程とステップ S 5cの保護膜 23のエッチ ング工程とを行うことによりレジストパターン 22のエッジラフネスを低減し、このエッジ ラフネスが低減されたレジストパターン 22をエッチングマスクに用いて多結晶シリコン 膜 5をドライエッチングしてダミーゲート電極 5cを形成して 、るので、ダミーゲート電極 5cのエッジラフネスは低減されて!、る。
[0172] 次に、図 66に示されるように、半導体基板 1上にダミーゲート電極 5cを覆うように絶 縁膜 31を形成し、この絶縁膜 31を CMP処理するなどして、絶縁膜 31の上面でダミ 一ゲート電極 5cの上面を露出させる。絶縁膜 31は、例えば酸ィ匕シリコン膜などから なる。
[0173] 次に、図 67に示されるように、エッチングにより、絶縁膜 31から露出するダミーゲー ト電極 5cを除去する。これにより、絶縁膜 31に開口部 32が形成される。このダミーゲ ート電極 5cの除去工程またはその後の工程で、開口部 32の底部の絶縁膜 4aを除去 する。上記のようにダミーゲート電極 5cのエッジラフネスは低減されているので、開口 部 32のエッジラフネスも小さ!/、。
[0174] 次に、図 68に示されるように、開口部 32の底部の半導体基板 1 (p型ゥエル)上に、 ゲート絶縁膜形成用の絶縁膜 4bを形成する。絶縁膜 4bは、例えば酸ィ匕シリコン膜か らなる。ゲート絶縁膜形成用の絶縁膜 4bとして、上記 High— k膜 (高誘電率膜)など を用いることちでさる。
[0175] 次に、絶縁膜 31上に、開口部 32内を埋めるように導電体膜 33を形成する。導電体 膜 33は、例えば金属材料力もなる。
[0176] 次に、図 69に示されるように、導電体膜 33を CMP処理し、開口部 32内に導電体 膜 33を残し、それ以外の導電体膜 33を除去する。開口部 32内に埋め込まれた導電 体膜 33により、ゲート電極 5dが形成される。ゲート電極 5dは、例えば金属ゲート電極 である。ゲート電極 5dの下部の絶縁膜 4bがゲート絶縁膜となる。 [0177] 上記のように開口部 32のエッジラフネスは小さいので、この開口部 32に埋め込ま れた導電体膜 33からなるゲート電極 5dのエッジラフネスも小さくなる。
[0178] その後、図 70に示されるように、ゲート電極 5dが埋め込まれた絶縁膜 31上に、例 えば酸ィ匕シリコン膜など力もなる絶縁膜 34を形成する。以降の工程は、上記実施の 形態 1と同様であり、コンタクトホール 12、プラグ 13および配線 14などが形成される。
[0179] 本実施の形態では、上記実施の形態 1のようにステップ S4の保護膜 23の堆積工程 とステップ S5cの保護膜 23のエッチング工程とを行うことによりレジストパターン 22の エッジラフネスを低減し、このエッジラフネスが低減されたレジストパターン 22をエッチ ングマスクに用いて多結晶シリコン膜 5をドライエッチングしてダミーゲート電極 5cを 形成しているので、ダミーゲート電極 5aのエッジラフネスを低減することができる。こ のエッジラフネスが低減されたダミーゲート電極 5cを除去することで形成された開口 部 32内に導電体膜 33を埋め込んでゲート電極 5dを形成しているので、エッジラフネ スが低減されたゲート電極 5dを形成することができる。また、レジストパターンの寸法 とエッジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保でき るため、エッジラフネスを低減したゲート電極の加工寸法を高精度に制御することが 可能になる。従って、半導体装置の性能を向上させることができる。また、半導体装 置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。
[0180] 本発明は実施の形態として、主にレジストパターンをエッチングマスクとして用いて ゲート電極を加工する場合を例として取り上げた力 これに限定されるものではなぐ レジストパターンをエッチングマスクとして被力卩ェ層をエッチングする種々の半導体装 置の製造方法に適用できる。例えば、ハードマスク形成、金属配線形成、 Siトレンチ 形成、絶縁膜の開口部（孔または溝、例えばコンタクトホール、スルーホールまたは 配線溝など)形成などのレジストパターンをエッチングマスクとして用いるドライエッチ ング方法全般に適用可能である。
[0181] 例えば、上記実施の形態 6のハードマスク形成では、本発明の適用により、ハード マスクの加工寸法とエッジラフネス低減量を制御できるため、結果として、ハードマス クを用いたゲート電極形成にぉ 、ても、加工寸法とエッジラフネス低減量を独立に制 御可能となる。同様に、上記実施の形態 8の Siトレンチ形成では、エッジラフネスを低 減できるため、 Siトレンチによる素子分離層の加工精度も向上し、リーク電流の低下 などのデバイス性能の向上が期待できる。また、上記実施の形態 9の金属配線形成 においては、加工寸法とエッジラフネス低減量を独立制御できるため、エッジラフネス 低減による局所電界集中の緩和および断線の抑制などによるデバイス性能の向上が 期待できる。また、上記実施の形態 10の絶縁膜の開口部形成では、本発明を適用 することにより、開口部の加工寸法およびエッジラフネス低減量を制御できる。その結 果として、その後の工程において、開口部内に埋込銅配線を形成した場合は、電気 特性の向上が期待できる。また、上記実施の形態 10の開口部の形成をコンタクトホ ールに適用した場合は、コンタクトホール径およびコンタクトホール形状のエッジラフ ネス低減量を制御できるため、エッジラフネスによる局所電界集中の緩和などの電気 特性の向上が期待できる。
[0182] このように、本発明の主眼であるレジストパターンを覆うように保護膜を形成するェ 程と、保護膜の少なくとも一部を除去 (エッチング)する工程と、前記レジストパターン および保護膜の残存部分 (残膜)をエッチングマスクとして、被加工層をエッチングす る工程を有することにより、ゲート電極形成はもちろん、ハードマスク形成、金属配線 形成、 Siトレンチ形成、絶縁膜の開口部（孔または溝、例えばコンタクトホールや配線 溝)形成などの工程においても、加工寸法とラフネス低減量を独立に制御することが 可能となる。
[0183] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは言うまでもな 、。
[0184] 前記実施の形態では、 MISFETを有する半導体装置にっ 、て説明した力 本発 明は、これに限定されるものではなぐ被力卩工層をレジストパターンを用いてエツチン グする工程を有する種々の半導体装置の製造方法に適用することができる。
産業上の利用可能性
[0185] 本発明は、レジストパターンをエッチングマスクとして用いて被力！]ェ層をエッチング する工程を有する半導体装置の製造方法に適用して有効である。

Claims

請求の範囲
[1] 以下の工程を有することを特徴とする半導体装置の製造方法；
(a)被加工層を有する半導体基板を準備する工程、
(b)前記被加工層上にレジストパターンを形成する工程、
(c)前記被加工層上に前記レジストパターンを覆うように第 1材料膜を形成する工程
(d)前記第 1材料膜の少なくとも一部を除去する工程、
(e)前記 (d)工程後、前記レジストパターンおよび前記第 1材料膜の残存部分をエツ チングマスクとして、前記被力卩工層をエッチングする工程。
[2] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (d)工程では、前記第 1材料膜の全部を除去し、
前記 ）工程では、前記レジストパターンをエッチングマスクとして、前記被加工層 をエッチングすることを特徴とする半導体装置の製造方法。
[3] 請求項 1記載の半導体装置の製造方法にお!、て、
前記（c)工程では、フロロカーボン系のガスを含むガスを用いたプラズマにより前記 第 1材料膜を形成することを特徴とする半導体装置の製造方法。
[4] 請求項 1記載の半導体装置の製造方法において、
前記 (c)工程では、前記半導体基板にバイアス電圧を印加することを特徴とする半 導体装置の製造方法。
[5] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (d)工程では、前記半導体基板にバイアス電圧を印加することを特徴とする半 導体装置の製造方法。
[6] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (c)工程における前記半導体基板面内の温度差が、前記 (e)工程における前 記半導体基板面内の温度差よりも小さいことを特徴とする半導体装置の製造方法。
[7] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (c)工程における前記第 1材料膜の堆積膜厚の前記半導体基板の面内分布 に応じて、前記 (d)工程において前記第 1材料膜のエッチングレートの前記半導体 基板の面内分布を制御することを特徴とする半導体装置の製造方法。
[8] 請求項 1記載の半導体装置の製造方法にお!、て、
前記被加工層は、シリコン層、金属材料層または絶縁層からなることを特徴とする 半導体装置の製造方法。
[9] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (b)〜 (e)工程は、ゲート電極を形成するために行われることを特徴とする半導 体装置の製造方法。
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