TW202040699A - 半導體裝置結構的形成方法 - Google Patents

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Abstract

一種半導體裝置結構的形成方法，包括：形成虛置閘極堆疊於半導體基板之上；形成間隔物元件於虛置閘極堆疊的側壁之上；移除虛置閘極堆疊以形成凹槽露出條狀半導體；形成抑制層於間隔物元件的內表面上；形成閘極介電層於凹槽之中以選擇性地覆蓋條狀半導體，抑制層大抵避免閘極介電層形成於抑制層之上；以及形成金屬閘極電極於閘極介電層之上。

Description

半導體裝置結構的形成方法
本發明實施例係有關於一種半導體裝置的製造方法，且特別有關於一種環繞閘極電晶體的製造方法。
半導體積體電路(integrated circuit，IC)工業經歷了快速成長。積體電路材料及設計的技術進步產生了積體電路世代。每一世代相較於前一世代具有較小及較複雜的電路。
在積體電路發展的過程中，當幾何尺寸(亦即可使用製造製程所創造的最小零件(或線) )減小時，功能密度(亦即每一晶片面積的內連元件數目)逐漸增加。這種按比例縮小的製程通常透過提高生產效率及降低相關成本來提供好處。
然而，這些好處增加了處理及製造積體電路的複雜性。由於部件尺寸持續減小，製造製程持續變得更難以進行。因此，以越來越小的尺寸形成可靠的半導體裝置是個挑戰。
本發明實施例包括一種半導體裝置結構的形成方法，包括：形成虛置閘極堆疊於半導體基板之上；形成間隔物元件於虛置閘極堆疊的側壁之上；移除虛置閘極堆疊以形成凹槽露出條狀半導體；形成抑制層於間隔物元件的內表面上；形成閘極介電層於凹槽之中以選擇性地覆蓋條狀半導體，其中抑制層大抵避免閘極介電層形成於抑制層之上；以及形成金屬閘極電極於閘極介電層之上。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
此外，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本領域通常知識者將了解此處用詞「大抵上」，例如在「大抵上平坦」中或「大抵上一致」中等等。在一些實施例中，可移除大抵上這個形容詞。當適用時，用詞「大抵上」亦可包括「完全」、「全然」、「全部」等等的實施例。當適用時，用詞「大抵上」亦可涉及90%或更高，例如95%或更高，特別是99%或更高，包括100%。此外，例如「大抵上平行」或「大抵上垂直」的用詞解釋為不排除與特定布置微小的偏差，且可包括例如高達10°的偏差。用詞「大抵上」不排除「全然」，例如「大抵上無」Y的組成可全然無Y。
用詞例如「約」與特定距離或尺寸的結合可解釋為不排除與特定距離或尺寸的微小偏差，且可包括例如高達10%的偏差。關於數值x的用詞「約」可表示x±5或10%。
本發明實施例可與具有鰭片的鰭狀場效電晶體結構相關。可以任何適合的方法圖案化鰭片。例如，使用一或多種微影製程，包括雙重圖案化製程或多重圖案化製程圖案化鰭片。一般而言，雙重圖案化或多重圖案化製程結合了微影及自對準製程，允許創造具有例如相較於使用單一直接微影製程可得的更小節距的圖案。例如，在一實施例中，形成犧牲層於基板之上並使用微影製程圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。接著移除犧牲層，且餘留的間隔物可用以圖案化鰭片。然而，可使用一或多道其他適用的製程形成鰭片。
本發明實施例可與環繞閘極(gate all around，GAA)電晶體結構相關。可以任何適合的方法圖案化環繞閘極電晶體結構。例如，使用一或多種微影製程，包括雙重圖案化製程或多重圖案化製程圖案化結構。在一些實施例中，雙重圖案化或多重圖案化製程結合了微影及自對準製程，允許創造具有例如相較於使用單一直接微影製程可得的更小節距的圖案。例如，在一實施例中，形成犧牲層於基板之上並使用微影製程圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。接著移除犧牲層，且餘留的間隔物可用以圖案化環繞閘極結構。
描述了一些本發明實施例。可在這些實施例所述的階段之前、之中、及/或之後提供額外的操作。不同的實施例可取代或消除所述的一些階段。半導體元件結構可加入額外的部件。不同的實施例可取代或消除下述的一些部件。雖然一些實施例以特定順序進行操作討論，這些操作可以另外合邏輯的順序進行。
第1A-1O圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段透視圖。第1G-1至1N-1圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。在一些實施例中，第1G-1至1N-1圖分別為第1G至1N圖中所繪示的結構的部分之剖面圖。第1G-1至1N-1圖可沿穿透閘極堆疊及一鰭狀結構的假想線截取。
如第1A圖所繪示，獲得了或提供了半導體基板100。在一些實施例中，半導體基板100為塊材半導體基板，例如半導體晶圓。例如，半導體基板100包括矽或其他元素半導體材料例如鍺。半導體基板100可為未摻雜的或摻雜的(例如p型、n型、或上述之組合)。在一些實施例中，半導體基板100包括在介電層上磊晶成長半導體層。磊晶成長半導體層可以矽鍺、矽、鍺、一或多種其他合適的材料、或上述之組合製成。
在一些其他實施例中，半導體基板100包括化合物半導體。例如，化合物半導體包括一或多種具有以式子AlX1 GaX2 InX3 AsY1 PY2 NY3 SbY4 所定義的組成的III-V族化合物半導體，其中X1、X2、X3、Y1、Y2、Y3、及Y4代表相對比例，它們每個都大或等於零，且相加等於1。化合物半導體可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、一或多種其他合適的化合物半導體、或上述之組合。亦可使用其他包括II-VI化合物半導體的合適基板。
在一些實施例中，半導體基板100為絕緣層上覆半導體(semiconductor-on-insulator，SOI)基板的主動層。可使用注氧隔離(implantation of oxygen，SIMOX)製程、晶圓接合製程、另一適用的方法、或上述之組合製造絕緣層上覆半導體基板。在一些其他實施例中，半導體基板100包括多層結構。例如，半導體基板100包括形成於塊材矽層之上的矽鍺層。
根據一些實施例，如第1A圖所繪示，形成摻雜區域102於半導體基板100的上部之中。在一些實施例中，摻雜區域102為防穿透(anti-punch-through，APT)區域。防穿透區域可用以提供更多防止穿透保護。於是可減少或避免穿透所造成的漏電流。
在一些實施例中，如第1A圖所繪示，進行離子佈植製程104以合適的摻質摻雜半導體基板100的上部以形成摻雜區域102。在一些實施例中，由於在形成鰭狀結構或鰭狀通道結構之前進行防穿透區域的離子佈植製程，因此可防止鰭狀結構或鰭狀通道結構受到離子佈植製程的損傷或負面影響。因此改善了元件品質及可靠度。
在一些實施例中，摻雜區域102中摻質的濃度介於約1E18原子/cm3 至約1E19原子/cm3 的範圍。在一些其他實施例中，摻雜區域102中摻質的濃度介於約5E18原子/cm3 至約1E20原子/cm3 的範圍。由於在形成鰭狀結構或鰭狀通道結構之前形成了摻雜區域102，摻雜區域102中摻質的濃度可根據需求增加。即使摻質的濃度增加，由於在形成鰭狀結構或鰭狀通道結構之前進行離子佈植製程，仍可防止鰭狀結構或鰭狀通道結構受到離子佈植製程的損傷或負面影響。
在一些實施例中，摻雜區域102為p型摻雜區域。摻雜區域102可為以一或多種p型摻質摻雜的半導體基板100的一部分。p型摻質包括例如硼。在某些情況下，一或多種N型金屬氧化物半導體鰭狀場效電晶體裝置將形成於摻雜區域102之上。
在一些其他實施例中，摻雜區域102為n型摻雜區域。摻雜區域102可為以一或多種n型摻質摻雜的半導體基板100的一部分。N型摻質包括例如磷或砷。在某些情況下，一或多種P型金屬氧化物半導體鰭狀場效電晶體裝置將形成於摻雜區域102之上。
根據一些實施例，參見第1B圖，沉積阻擋層106於摻雜區域102之上。配置阻擋層以阻擋或避免摻雜區域102中的摻質進入將在阻擋層106上方形成的材料層或元素。在一些實施例中，阻擋層106以碳化矽(silicon carbide)、碳化矽鍺(silicon germanium carbide)、矽、一或多種其他合適的材料、或上述之組合製成，或包括碳化矽、碳化矽鍺、矽、一或多種其他合適的材料、或上述之組合。在一些實施例中，阻擋層106大抵不含氮。在一些實施例中，阻擋層106大抵不含氧。
可使用許多沉積方法以形成阻擋層106。沉積方法可包括化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、旋轉塗佈製程、磊晶成長製程、一或多種其他合適的製程、或上述之組合。
根據一些實施例，如第1B圖所繪示，沉積第一半導體層108、第二半導體層110、及硬罩幕層112於阻擋層106之上。在一些實施例中，以不同材料製成半導體層108及110。在一些實施例中，半導體層108由在相同的氧化大氣下比半導體層110更容易被氧化的半導體材料製成。在一些實施例中，半導體層108以矽鍺製成，或包括矽鍺，且半導體層110以矽製成，或包括矽。
在一些實施例中，使用磊晶成長作業形成半導體層108及110。每一半導體層108及110可使用選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積製程(例如氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程、及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)製程)、分子束磊晶製程、一或多種其他合適的製程、或上述之組合形成。在一些實施例中，在相同的製程腔室中原位成長半導體層108及110。
可使用硬罩幕層112以輔助後續圖案化半導體層108及110。在一些實施例中，硬罩幕層112包括多層子層。硬罩幕層112可包括介電材料、金屬材料、一或多種其他合適的材料、或上述之組合。在一些實施例中，硬罩幕層112以氮化矽、氧化矽、碳化矽、氮氧化矽、氮化鈦、鈦、一或多種其他合適的材料、或上述之組合製成。
在一些實施例中，使用化學氣相沉積製程、物理氣相沉積製程、旋轉塗佈製程、電鍍製程、一或多種其他合適的製程、或上述之組合沉積硬罩幕層112。可對本發明實施例做出許多變化或修改。在一些其他實施例中，未形成硬罩幕層112。
根據一些實施例，參見第1C圖，形成多個凹槽116a及116b以圖案化半導體層110及108以及半導體基板100為多個鰭狀結構113。在一些實施例中，進行多道微影製程及蝕刻製程以形成凹槽116a及116b。例如，形成圖案化的光阻層於硬罩幕層112之上。之後，使用圖案化的光阻層作為蝕刻罩幕，部分移除了硬罩幕層112以具有想要的圖案。之後，使用具有想要的圖案的硬罩幕層112作為蝕刻罩幕來圖案化半導體層110及108以及半導體基板100。
在一些實施例中，凹槽116b比凹槽116a深。可使用凹槽116b以分隔兩相鄰鰭狀場效電晶體元件。可在不同的蝕刻製程中形成凹槽116a及116b。
可對本發明實施例做出許多變化及/或修改。在一些其他實施例中，未形成凹槽116b。
根據一些實施例，如第1C圖所繪示，沉積襯層114於凹槽116a及116b的側壁及底部上。在一些實施例中，順應性地沉積襯層114。可使用襯層114以減少鰭狀結構113及後續將於凹槽116a及116b之中形成的隔離部件之間界面處的結晶缺陷。
在一些實施例中，襯層114以氧化矽、氮化矽、氮氧化矽、一或多種其他合適的材料、或上述之組合製成，或包括氧化矽、氮化矽、氮氧化矽、一或多種其他合適的材料、或上述之組合。可使用化學氣相沉積製程、原子層沉積製程、旋轉塗佈製程、一或多種其他合適的製程、或上述之組合沉積襯層114。
在一些實施例中，摻雜襯層114。在一些實施例中，以p型摻質例如硼摻雜襯層114。在一些實施例中，以p型摻質摻雜的襯層114用於包圍N型金屬氧化物半導體裝置的鰭狀結構。在一些實施例中，以n型摻質例如磷摻雜襯層114。在一些實施例中，以n型摻質摻雜的襯層114用於包圍P型金屬氧化物半導體裝置的鰭狀結構。在一些實施例中，使用一或多道離子佈植製程以摻雜襯層114。
可對本發明實施例做出許多變化及/或修改。在一些其他實施例中，未形成襯層114。
根據一些實施例，參見第1D圖，形成隔離部件118於凹槽116a及116b之中。隔離部件118用以定義及電性隔離半導體基板100之中及/或之上的各裝置零件。在一些實施例中，隔離部件118包括淺溝槽隔離(shallow trench isolation，STI)部件、矽局部氧化(local oxidation of silicon，LOCOS)部件、其他合適的隔離部件、或上述之組合。
在一些實施例中，隔離部件118以介電材料製成。介電材料可包括氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介電材料、其他合適的材料、或上述之組合。
在一些實施例中，沉積介電材料層於半導體基板100之上。介電材料層覆蓋鰭狀結構113並填充凹槽116a及116b。在一些實施例中，使用化學沉積製程、原子層沉積製程、旋轉塗佈製程、一或多種其他合適的製程、或上述之組合沉積介電材料層。在一些實施例中，使用可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)製程沉積介電材料層。
在一些實施例中，接著進行平坦化製程以薄化介電材料層直至露出鰭狀結構113或鰭狀結構113上的硬罩幕層。結果，形成了隔離部件118。在一些實施例中，硬罩幕層112及襯層114的部分亦被平坦化製程移除。平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程、蝕刻製程、乾研磨製程、一或多種其他合適的製程、或上述之組合。如第1D圖所繪示，在此階段鰭狀結構113被隔離部件118圍繞。
根據一些實施例，如第1E圖所繪示，移除了原本圍繞鰭狀結構113的隔離部件118及襯層114的上部。結果，如第1E圖所繪示，鰭狀結構113突出於隔離部件118的頂表面。
在一些實施例中，使用一或多道蝕刻作業以凹蝕隔離部件118及襯層114。在一些實施例中，如第1E圖所繪示，在凹蝕隔離部件118之後，半導體層110未被隔離部件118圍繞或覆蓋。在一些實施例中，如第1E圖所繪示，在凹蝕隔離部件118之後，半導體層108的下部仍被隔離部件118圍繞或覆蓋，而半導體層108的上部沒有。
根據一些實施例，如第1F圖所繪示，沉積虛置層120於鰭狀結構113的頂部及側壁上。虛置層120可作為後續蝕刻製程中的蝕刻停止層。虛置層120亦可用以作為之後將形成的虛置閘極堆疊的虛置閘極介電層。在一些實施例中，虛置層120以介電材料製成。例如，虛置層120以氧化矽製成。在一些實施例中，虛置層120順應性地沉積於鰭狀結構113之上。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、旋轉塗佈製程、一或多種其他合適的製程、或上述之組合沉積虛置層120。
根據一些實施例，如第1G圖所繪示，形成虛置閘極堆疊125於隔離部件118及一部分的鰭狀結構113之上。半導體層110被虛置閘極堆疊125包圍的部分可作為鰭狀通道結構。在一些實施例中，虛置閘極堆疊125包括虛置層120、虛置閘極電極122、及硬罩幕124a及124b。
在一些實施例中，虛置閘極電極122以多晶矽製成，或包括多晶矽。硬罩幕124a及124b可用於輔助形成虛置閘極堆疊125的圖案化製程。在一些實施例中，硬罩幕124a及124b以不同的材料製成。硬罩幕124a及124b可以氧化矽、氮化矽、氮氧化矽、碳化矽、一或多種其他合適的材料、或上述之組合製成。
可對本發明實施例做出許多變化及/或修改。在一些其他實施例中，未形成硬罩幕124a及124b。
在一些實施例中，沉積虛置閘極電極層及一或多層硬罩幕層於虛置層120之上。在一些實施例中，使用合適的沉積方法依序沉積虛置閘極電極層及硬罩幕層。合適的沉積方法可包括化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、一或多種其他適用的製程、或上述之組合。之後，進行微影製程及蝕刻製程以圖案化硬罩幕以形成硬罩幕124a及124b。
借助硬罩幕124a及124b，圖案化了虛置閘極電極層。於是，形成了虛置閘極電極122。在形成虛置閘極電極122的蝕刻製程時，虛置層120可作為蝕刻停止層以保護虛置層120以下的鰭狀結構113。之後，以例如另一道蝕刻製程移除虛置層120未被虛置閘極電極122覆蓋的部分。結果，如第1G及1G-1圖所繪示，圖案化了虛置層120，且形成了虛置閘極堆疊125。如上所述，在一些實施例中，第1G-1圖繪示出第1G圖所繪示的結構部分的截面圖。
根據一些實施例，如第1H及1H-1圖所繪示，移除了半導體層108未在虛置閘極堆疊125之下的部分。在一些實施例中，使用一或多道蝕刻製程以部分移除半導體層108。結果，如第1H及1H-1圖所繪示，部分露出了阻擋層106。
在一些實施例中，半導體層110及半導體層108之間的蝕刻選擇性高。因此，大抵保留了半導體層110。如第1H及1H-1圖所繪示，形成由半導體層110構成的鰭狀結構111。每一鰭狀結構111與阻擋層106分離(或懸吊於上)。
根據一些實施例，參見第1I及1I-1圖，沉積間隔物層126於如第1H及1H-1圖中所繪示的結構之上。在一些實施例中，順應性地沉積間隔物層126。在一些實施例中，間隔物層126以介電材料製成。介電材料可包括碳氮化矽(silicon carbon nitride)、氮化矽、氮氧化矽、一或多種其他合適的材料、或上述之組合。間隔物層126可具有介於約2nm至約10nm範圍的厚度。在一些實施例中，使用化學氣相沉積製程、原子層沉積製程、旋轉塗佈製程、一或多種其他合適的製程、或上述之組合沉積間隔物層126。
根據一些實施例，如第1J及1J-1圖所繪示，部分移除了原本於第1I及1I-1圖所繪示的間隔物層126、鰭狀結構111、及阻擋層106。結果，露出了摻雜區域102。可使用多重蝕刻製程以部分移除間隔物層126、鰭狀結構111、及阻擋層106。如第1J及1J-1圖所繪示，間隔物層126的餘留部份形成了虛置閘極堆疊125側壁上的間隔物元件127。在第1J圖中以虛線繪示一些被間隔物元件127覆蓋的元件。
在一些實施例中，如第1J及1J-1圖所繪示，亦部分移除了半導體基板100中的摻雜區域102。在蝕刻製程之後，為了後續源極/汲極結構的形成製程創造出空間。
如第1J及1J-1圖所繪示，鰭狀結構111被虛置閘極堆疊125包圍的餘留部份形成了多個條狀半導體111’。條狀半導體111’可作為鰭狀通道結構。根據一些實施例，在後續形成製程之後，條狀半導體111’可作為鰭狀場效電晶體元件的通道區域。
根據一些實施例，參見第1K及1K-1圖，分別形成源極/汲極結構128於摻雜區域102之上。為了說明，源極/汲極結構128以虛線繪示，因此第1K圖中仍繪示出源極/汲極結構128所覆蓋的元件。鄰近條狀半導體111’的源極/汲極結構128可提供虛置閘極堆疊125之下的條狀半導體111’應力或應變。於是，改善了裝置的載子遷移率及裝置效能。
在一些實施例中，如第1K及1K-1圖所繪示，源極/汲極結構128直接接觸一或多個鰭狀通道結構。在一些實施例中，源極/汲極結構128亦與間隔物元件127及阻擋層106直接接觸。在一些實施例中，源極/汲極結構128與半導體基板100中的摻雜區域102直接接觸。摻雜區域102可作為防穿透區域以避免相鄰源極/汲極結構128之間的電流洩漏。
在一些其他實施例中，源極/汲極結構128為p型區域。例如，源極/汲極結構128可包括磊晶成長矽鍺或硼摻雜矽鍺。在一些這種情況下，摻雜區域102為n型區域。然而，應理解的是，源極/汲極結構128並不限於為p型區域。在一些實施例中，源極/汲極結構128為n型區域。源極/汲極結構128可包括磊晶成長矽、磊晶成長碳化矽(silicon carbide，SiC)、磊晶成長磷化矽(silicon phosphide，SiP)、或其他適合的磊晶成長半導體材料。在一些這種情況下，摻雜區域102為p型區域。
在一些實施例中，使用選擇性磊晶成長製程、化學氣相沉積製程(例如氣相磊晶製程、低壓化學氣相沉積製程、及/或超高真空化學氣相沉積製程)、分子束磊晶製程、一或多種其他合適的製程、或上述之組合形成源極/汲極結構128。
在一些實施例中，以一或多種合適的摻質摻雜源極/汲極結構128。例如，源極/汲極結構128為以硼(boron，B)、銦(indium，In)、或其他合適的摻質所摻雜的SiGe源極/汲極部件。或者，在一些其他實施例中，源極/汲極結構128為以磷(phosphor，P)、銻(antimony，Sb)、或其他合適的摻質所摻雜的Si源極/汲極部件。
在一些實施例中，在其磊晶成長時原位摻雜源極/汲極結構128。在一些其他實施例中，在成長源極/汲極結構128時未摻雜源極/汲極結構128。反之，在形成源極/汲極結構128之後，在後續製程中摻雜源極/汲極結構128。在一些實施例中，以使用離子佈植製程、電漿浸入離子佈植製程、氣體及/或固體源擴散製程、一或多種其他可用的製程、或上述之組合來達成摻雜。在一些實施例中，更於一或多道退火製程露出源極/汲極結構128以活化摻質。例如，使用快速熱退火製程。
之後，根據一些實施例，如第1L及1L-1圖所繪示，沉積介電層130於虛置閘極堆疊125及源極/汲極結構128之上。接著進行平坦化製程以移除介電層130的上部以及硬罩幕124a及124b直至露出虛置閘極電極122。之後，根據一些實施例，如第1L及1L-1圖所繪示，使用多重蝕刻製程以移除虛置閘極電極122及虛置層120以形成凹槽132。凹槽132露出條狀半導體111’及半導體層108未被間隔物元件127及襯層114覆蓋的部分。
根據一些實施例，如第1M及1M-1圖所繪示，移除半導體層108露出的部分以露出半導體層110(條狀半導體111’)的下表面(或底表面)。在一些實施例中，進行蝕刻製程以從其由凹槽132露出的側表面蝕刻半導體層108。
在蝕刻製程之後，如第1M及1M-1圖所繪示，形成半導體部件108a。半導體部件108a為蝕刻製程之後半導體層108的餘留部分。如第1M及1M-1圖所繪示，條狀半導體111’以凹槽132與半導體部件108a相隔。凹槽132更延伸至條狀半導體111’之下以允許下表面110b露出。
根據一些實施例，如第1N及1N-1圖所繪示，氧化半導體部件108a以形成隔離元件133。在一些實施例中，以矽鍺氧化物或其他半導體氧化物製成隔離元件133。在一些實施例中，每一隔離元件133具有介於約2nm至約10nm範圍的厚度。
在一些實施例中，在含氧大氣中對如第1M及1M-1圖中所繪示的結構進行熱處理，直至半導體部件108a氧化以形成隔離元件133。在一些實施例中，含氧大氣為含水大氣、含過氧化氫(hydrogen peroxide)大氣、含臭氧大氣、一或多種其他合適的大氣、或上述之組合。可在溫度介於約300度C至約500度C的範圍中進行熱氧化。
如上所述，在一些實施例中，半導體層108(其形成半導體部件108a)以在相同氧化大氣之下相較於半導體層110(其形成條狀半導體111’)更容易氧化的半導體材料製成。因此，藉由微調氧化大氣，即使半導體部件108a氧化了，條狀半導體111’大抵未氧化，或僅輕微氧化。
在一些情況下，條狀半導體111’的表面部份亦被氧化。可進行清潔製程以移除條狀半導體111’的氧化部分。例如，在條狀半導體111’上施加清潔溶液以移除氧化部分。根據一些實施例，如第1N及1N-1圖所繪示，在移除氧化部分之後，條狀半導體111’具有彎曲表面或相對圓滑的輪廓。可改善條狀半導體111’的品質及可靠度。
根據一些實施例，如第1O圖所繪示，形成閘極堆疊136於凹槽132之中。在一些實施例中，閘極堆疊136包圍條狀半導體111’，其允許閘極堆疊136從條狀半導體111’的多邊(四或更多邊)控制條狀半導體111’。 在一些實施例中，閘極堆疊136為金屬閘極堆疊。閘極堆疊136可包括以高介電常數介電材料製成的閘極介電層。閘極堆疊136亦可包括一或多層功函數層及一或多層金屬填充層。可使用多道沉積製程及平坦化製程以形成閘極堆疊136。閘極堆疊136的材料及形成方法將於後詳述。
根據一些實施例，第2A-2H圖為形成半導體裝置結構製程的各階段剖面圖。在一些實施例中，使用如第2A-2H圖中所述的製程形成如第1O圖中所繪示的閘極堆疊。
根據一些實施例，如第2A圖所繪示，使用清潔作業以移除成長於條狀半導體111’表面上的原生氧化物。例如，使用稀釋的氫氟酸(dilute hydrofluoric acid，DHF)以移除原生氧化物。在一些其他實施例中，在第1N及1N-1圖中所繪示的清潔作業亦移除了成長於條狀半導體111’表面上的原生氧化物。在這些情形之下，可不進行第2A圖中所繪示的清潔製程。然而，在一些其他實施例中，進行第2A圖中所繪示的清潔作業以確保清潔移除條狀半導體111’上成長的原生氧化物。
根據一些實施例，如第2A圖所繪示，之後，形成起始層202於間隔物元件127的內表面上。在一些實施例中，起始層202以可選擇性地接合至介電材料例如低介電常數材料的材料製成。因此，起始層202選擇性地形成於間隔物元件127的內表面之上。起始層202選擇性地接合至間隔物元件127的內表面。在一些實施例中，起始層202未直接形成於條狀半導體111’之上。起始層202未接合至半導體材料例如條狀半導體111’。在一些實施例中，起始層202未直接接觸條狀半導體111’。
在一些實施例中，起始層202包括一或多個官能基。官能基可包括矽烷基(silane groups)、羥基(hydroxyl groups)、胺基(amine groups)、一個或多個其他相似的基團、一個或多個其他合適的基團、或上述之組合。起始層202的官能基允許起始層202選擇性地形成於介電材料(例如間隔物元件127及/或各離元件133)而不黏合至條狀半導體111’。可使用化學氣相沉積製程、原子層沉積製程、浸漬製程、一或多種其他合適的製程、或上述之組合形成起始層202。
根據一些實施例，如第2B圖所繪示，抑制材料204選擇性地形成於起始層202之上。因此，類似於起始層202，抑制材料204亦選擇性地形成於間隔物元件127的內表面上。在一些實施例中，如第2B圖所繪示，抑制材料204大抵未形成於條狀半導體111’之上。在一些實施例中，條狀半導體111’的大部分表面沒有抑制材料204。
在一些實施例中，抑制材料204亦形成於起始層202的端點上以填充起始層202及條狀半導體111’之間的間隙。在這些情況下，抑制材料204可直接接觸條狀半導體111’的邊緣部分。然而，條狀半導體111’的大部分表面仍沒有抑制材料204。
在一些實施例中，引入單體(monomer)於起始層202上以透過聚合製程成長抑制材料204於起始層202上。反應溫度可介於約100度C至約200度C的範圍。在一些實施例中，抑制材料204包括碳和矽。在一些實施例中，抑制材料204以高分子材料或大分子製成，或包括高分子材料或大分子。高分子材料重複的單元數目可介於二至十的範圍。抑制材料204的厚度可介於約5Å至約10Å的範圍。
根據一些實施例，如第2C圖所繪示，形成界面層206(或界面區域)於條狀半導體111’之上。界面層206可用以作為條狀半導體111’及之後將形成的高介電常數閘極介電層之間的緩衝層或附著層。
在一些實施例中，界面層206以半導體氧化物例如氧化矽製成，或包括半導體氧化物例如氧化矽。在一些實施例中，引入含氧媒介於條狀半導體111’之上。含氧媒介可與條狀半導體111’反應。於是，條狀半導體111’的表面部份氧化為界面層206(或界面區域)。含氧媒介可包括臭氧、水、過氧化氫、一或多種其他合適的媒介、或上述之組合。
如第2C圖所繪示，界面層206靠近界面層206中央具有第一厚度T1 。界面層206靠近界面層206邊緣部分亦具有第二厚度T2 。在一些實施例中，第一厚度T1 比第二厚度T2 厚。由於起始層202及抑制材料204的阻擋，含氧媒介難以抵達條狀半導體111’的邊緣部分。因此，界面層206的邊緣部分較界面層206的中央部分薄。然而，可對本發明實施例做出許多變化及/或修改。在一些其他實施例中，第一厚度T1 與第二厚度T2 大抵上相同。界面層206的邊緣部分大抵與界面層206的中央部分等厚。
在一些實施例中，在形成界面層206時，同時仍引入成長抑制材料204的單體。一併提供了含氧媒介及單體。在一些實施例中，在界面層206形成之後，可成長更多抑制材料。結果，形成了比原先成長抑制材料204更厚的抑制材料204’。
根據一些實施例，如第2D圖所繪示，抑制材料204的成長終止，且所成長的抑制材料204形成了抑制層208。在一些實施例中，成長抑制材料204以合適的端基終止。端基可包括疏水性端基，例如甲基(methyl groups)及/或乙基(ethyl groups)。
如第2B-2D圖所繪示，在起始層202上引入單體之後以及抑制材料204(或204’)成長終止之前形成界面層206。在形成界面層206時，保持成長抑制材料204(或204’)以確保所得的抑制層208的品質。好品質的抑制層208有利於後續製程。
根據一些實施例，如第2E圖所繪示，沉積閘極介電層210於界面層206之上。閘極介電層210包圍且環繞部分條狀半導體111’。閘極介電層210選擇性地覆蓋條狀半導體111’。如第2E圖所繪示，閘極介電層210未大抵覆蓋抑制層208。抑制層208大抵避免了閘極介電層210形成於抑制層208之上。由於閘極介電層210未大抵沿凹槽132的側壁表面延伸，凹槽132中可有更多可用空間。
在一些實施例中，閘極介電層210為高介電常數閘極介電層，其具有比二氧化矽更高的介電常數。閘極介電層210可以氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、矽氧化鉿(hafnium silicon oxide)、矽氮氧化鉿(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、一或多種其他合適的高介電常數介電材料、或上述之組合製成，或包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、矽氧化鉿、矽氮氧化鉿、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、一或多種其他合適的高介電常數介電材料、或上述之組合。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、一或多種其他可用的製程、或上述之組合沉積閘極介電層210。
根據一些實施例，如第2F圖所繪示，移除了抑制層208及起始層202。結果，凹槽132中可得到更多可用空間，其有利於後續製程。可使用一或多種合適的有機溶劑及/或一或多種合適的電漿處理移除抑制層208及起始層202。
如第2F圖所繪示，閘極介電層210的邊緣相距凹槽132的側壁距離W。距離W對應於抑制層208及起始層202組合的厚度。距離W可介於約5Å至約1nm的範圍之內。
根據一些實施例，如第2G圖所繪示，沉積功函數層212於如第2F圖所繪示的結構之上。功函數層212沿凹槽132側壁延伸入凹槽132。功函數層212更延伸於閘極介電層210之上以包圍且環繞條狀半導體111’。在一些實施例中，功函數層212直接接觸界面層206。
功函數層212可用以提供電晶體想要的功函數以增強裝置效能，包括改善的臨界電壓。在一些實施例中，功函數層212用以形成N型金屬氧化物半導體裝置。功函數層212為n型功函數層。n型功函數層可提供裝置合適的功函數值，例如等於或小於約4.5eV。
n型功函數層可包括金屬、金屬碳化物、金屬氮化物、或上述之組合。例如，n型功函數層包括氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、一或多種其他合適的材料、或上述之組合。在一些實施例中，n型功函數層為含鋁層。含鋁層可以TiAlC、TiAlO、TiAlN、一或多種其他合適的材料、或上述之組合製成，或包括TiAlC、TiAlO、TiAlN、一或多種其他合適的材料、或上述之組合。
在一些實施例中，功函數層212用以形成P型金屬氧化物半導體裝置。功函數層212為p型功函數層。p型功函數層可提供裝置合適的功函數值，例如等於或大於約4.8eV。
p型功函數層可包括金屬、金屬碳化物、金屬氮化物、其他合適的材料、或上述之組合。例如，p型功函數層包括氮化鉭(tantalum nitride)、氮化鎢(tungsten nitride)、鈦(titanium)、氮化鈦(titanium nitride)、其他合適的材料、或上述之組合。
功函數層212可以鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、釕(ruthenium)、鈀(palladium)、鉑(platinum)、鈷(cobalt)、鎳(nickel)、導電金屬氧化物、或上述之組合製成，或包括鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物、或上述之組合。可微調功函數層212的厚度及/或組成以調整功函數水準。例如，氮化鈦層可用以作為p型功函數層或n型功函數層，取決於氮化鈦層的厚度及/或組成。
可使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電鍍製程、一或多種其他可用的製程、或上述之組合沉積功函數層212。
在一些實施例中，在功函數層212之前形成阻障層以相接閘極介電層210與後續所形成的功函數層212。阻障層可用以避免閘極介電層210及後續所形成的功函數層212之間的擴散。阻障層可以含金屬材料製成，或包括含金屬材料。含金屬材料可包括氮化鈦、氮化鉭、一或多種其他合適的材料、或上述之組合。阻障層可使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電鍍製程、一或多種其他可用的製程、或上述之組合沉積。
根據一些實施例，如第2G圖所繪示，之後，沉積金屬填充層214於功函數層212之上以填充凹槽132。金屬填充層214包圍條狀半導體111’。金屬填充層214可以鎢、鋁、銅、鈷、一或多種其他合適的材料、或上述之組合製成，或包括鎢、鋁、銅、鈷、一或多種其他合適的材料、或上述之組合。可使用原子層沉積製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程、一或多種其他可用的製程、或上述之組合沉積金屬填充層214。
在一些實施例中，在形成金屬填充層214之前在功函數層212之上形成阻擋層。阻擋層用以避免後續形成的金屬填充層214擴散或穿透入功函數層212。阻擋層可以氮化鉭、氮化鈦、一或多種其他合適的材料、或上述之組合製成，或包括氮化鉭、氮化鈦、一或多種其他合適的材料、或上述之組合。可使用原子層沉積製程、物理氣相沉積製程、電鍍製程、無電鍍製程、一或多種其他可用的製程、或上述之組合沉積阻擋層。
根據一些實施例，如第2H圖所繪示，移除了凹槽132以外的功函數層212及金屬填充層214。結果，凹槽132中功函數層212的餘留部分、金屬填充層214的餘留部份一併形成了金屬閘極電極。如第2H圖所繪示，金屬閘極電極及閘極介電層210一併形成了金屬閘極堆疊136。金屬閘極堆疊136包圍且圍繞條狀半導體111’。 在一些實施例中，例如沿第2H圖中線L，功函數層212的一部分位於閘極介電層210及間隔物元件127之間。在一些實施例中，如第2H圖所繪示，功函數層212的最頂表面高於閘極介電層210的最頂表面。
可使用平坦化製程移除凹槽132之外的功函數層212及金屬填充層214。平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程、蝕刻製程、乾研磨製程、一或多種其他可用的製程、或上述之組合。
如上所述，金屬閘極堆疊136包括多重材料層例如閘極介電層210、功函數層212、金屬填充層214、阻障層、及阻擋層。使用抑制層208，閘極介電層210大抵免於形成於凹槽132的側壁之上。因此，由於凹槽132中可用的空間更大，填充其他材料層變得更容易。改善了半導體裝置結構的品質和效能。
可對本發明實施例做出許多變化及/或修改。根據一些實施例，第3圖繪示出半導體裝置結構的剖面圖。在一些實施例中，在形成功函數層212之前未從凹槽132移除起始層202及抑制層208。由於起始層202及抑制層208非常薄，因為凹槽132中可用的空間更大，填充其他材料層仍變得容易。在一些實施例中，如第3圖所繪示，抑制層208直接接觸閘極介電層210及界面層206。在一些實施例中，抑制層208從閘極介電層的底表面朝功函數層212的頂表面向上延伸。在一些實施例中，抑制層208位於功函數層212及間隔物元件127之間。
在上述的一些實施例中，每一源極/汲極結構128直接接觸多個條狀半導體111’。如第1O圖所繪示，半導體裝置結構因此具有「合併的態樣」。然而，可對本發明實施例做出許多變化及/或修改。在一些其他實施例中，每一源極/汲極結構128可直接接觸僅一個條狀半導體(鰭狀通道結構)。
根據一些實施例，第4圖繪示出半導體裝置結構的透視圖。根據一些實施例，如第4圖所繪示，形成了多個源極/汲極結構128’。為更好地理解結構，第4圖中以虛線繪示出源極/汲極結構128’。在這些情況中，每一條狀半導體111’直接接觸一個相對應的源極/汲極結構128’ 。
可對本發明實施例做出許多變化及/或修改。根據一些實施例，第5A-5F圖為形成半導體裝置結構各階段製程的剖面圖。
如第5A圖所繪示，形成了類似於第2A圖中所繪示的結構。在一些實施例中，形成了兩個或更多條狀半導體(例如條狀半導體111’及111’’)於源極/汲極結構128之間。在一些實施例中，形成兩個或更多半導體層108及110的堆疊於半導體基板100之上。之後，進行如第1C-1N圖及第1N-1圖所繪示的相似製程。
根據一些實施例，使用清潔作業以移除成長於條狀半導體111’及111’’表面上的原生氧化物。例如，使用稀釋的氫氟酸以移除原生氧化物。在一些其他實施例中，在第1N及1N-1圖中所繪示的清潔作業亦移除了成長於條狀半導體111’及111’’表面上的原生氧化物。在這些情形之下，可不進行第5A圖中所繪示的清潔製程。然而，在一些其他實施例中，進行第5A圖中所繪示的清潔作業以確保清潔移除條狀半導體111’及111’’上成長的原生氧化物。
之後，形成起始層502於間隔物元件127的內表面之上及隔離元件133之上。因此形成了如第5A圖中所繪示的結構。起始層502的材料及形成方法可與第2A圖中所繪示的起始層202的材料及形成方法相同或相似。
根據一些實施例，如第5B圖所繪示，選擇性地形成抑制層504於起始層502之上。在一些實施例中，如第5B圖所繪示，抑制層504大抵上未形成於條狀半導體111’及111’’之上。在一些實施例中，條狀半導體111’及111’’的大部分表面沒有抑制層504。
在一些實施例中，抑制層504亦形成於起始層502的端點上以填充起始層502及條狀半導體111’或111’’之間的間隙。在這些情況下，抑制層504可直接接觸條狀半導體111’及111’’的邊緣部分。然而，條狀半導體111’ 及111’’的大部分表面仍沒有抑制層504。抑制層504大抵上未形成於條狀半導體111’及111’’之上。
在一些實施例中，引入單體於起始層502上以透過聚合製程成長抑制層504於起始層502上。反應溫度可介於約100度C至約200度C的範圍。在一些實施例中，抑制層504以高分子材料或大分子製成，或包括高分子材料或大分子。高分子材料重複的單元數目可介於二至十的範圍。抑制層504的厚度可介於約5 Å至約10 Å的範圍。
根據一些實施例，之後，終止了成長抑制層504的聚合製程以完成抑制層504的形成。在一些實施例中，抑制層504的成長以合適的端基終止。端基可包括疏水性端基，例如甲基及/或乙基。
根據一些實施例，如第5C圖所繪示，界面層506 (或界面區域)形成於條狀半導體111’及111’’之上。界面層506可用以作為條狀半導體111’(或111’’)及之後將形成的高介電常數閘極介電層之間的緩衝層或附著層。
在一些實施例中，界面層506以半導體氧化物例如氧化矽製成，或包括半導體氧化物例如氧化矽。在一些實施例中，引入含氧媒介於條狀半導體111’及111’’之上。含氧媒介可與條狀半導體111’及111’’反應。於是，條狀半導體111’及111’’的表面部份氧化為界面層506 (或界面區域)。含氧媒介可包括水、過氧化氫、臭氧、一或多種其他合適的媒介、或上述之組合。
如第5C圖所繪示，界面層506靠近界面層506中央具有第一寬度W1 。界面層506靠近界面層506邊緣部分亦具有第二寬度W2 。在一些實施例中，第一寬度W1 比第二寬度W2 厚。由於起始層502及抑制層504的阻擋，含氧媒介難以抵達條狀半導體111’及111’’的邊緣部分。因此，界面層506的邊緣部分較界面層506的中央部分薄。然而，可對本發明實施例做出許多變化及/或修改。在一些其他實施例中，第一寬度W1 與第二寬度W2 大抵上相同。界面層506的邊緣部分大抵與界面層506的中央部分等厚。
在一些實施例中，如第5C圖所繪示，界面層506的邊緣與鄰近的源極/汲極結構128相隔一距離。然而，在一些其他實施例中，界面層506的邊緣與鄰近的源極/汲極結構128直接接觸。
根據一些實施例，如第5D圖所繪示，沉積閘極介電層210於界面層506之上。閘極介電層210包圍且環繞條狀半導體111’及111’的部分。閘極介電層210選擇性地覆蓋條狀半導體111’及111’。如第5D圖所繪示，閘極介電層210未大抵覆蓋抑制層504。抑制層504大抵避免了閘極介電層210形成於抑制層504之上。由於閘極介電層210未大抵沿凹槽132的側壁表面延伸，凹槽132中可有更多可用空間。閘極介電層210的材料及形成方法可與第2E圖中所繪示的閘極介電層210的材料及形成方法相同或相似。
根據一些實施例，如第5E圖所繪示，移除了抑制層504及起始層502。結果，凹槽132中可得到更多可用空間，其有利於後續製程。可使用一或多種合適的有機溶劑及/或一或多種合適的電漿處理移除抑制層504及起始層502。
根據一些實施例，如第5F圖所繪示，類似於第2G及2H圖中所繪示的實施例，形成功函數層212及金屬填充層214以填充凹槽132。功函數層212及金屬填充層214可共同作為金屬閘極電極。金屬閘極電極及閘極介電層210一併形成了金屬閘極堆疊136。閘極堆疊136的材料及形成方法可與第2G及2H圖中所繪示的閘極堆疊136的材料及形成方法相同或相似。
可對本發明實施例做出許多變化及/或修改。根據一些實施例，第6圖為半導體裝置結構的剖面圖。在一些實施例中，在形成包含功函數層212及金屬填充層214的金屬閘極電極之前未從凹槽132移除起始層502及抑制層504。因為起始層502及抑制層504非常薄，由於凹槽132中可用的空間更多，填充其他材料層仍變得容易。在一些實施例中，如第6圖所繪示，抑制層504直接接觸閘極介電層210及界面層506。
可對本發明實施例做出許多變化及/或修改。根據一些實施例，第7A-7D圖為形成半導體裝置結構製程各階段的剖面圖。如第7A圖所繪示，提供或形成了類似第5A圖中所繪示的結構。與第5A圖中所繪示的實施例不同的是，未形成起始層。
根據一些實施例，如第7A圖所繪示，使用修改製程700以修改內表面以形成修改的間隔物元件127’。在一些實施例中，修改製程700牽涉引入一或多種甲矽烷基化(silylation)試劑於間隔物元件127的內表面上。結果，形成了修改的間隔物元件127’。在一些實施例中，一或多種甲矽烷基化試劑選擇性地與間隔物元件的內表面反應，且大抵不與條狀半導體111’及111’’反應。一或多種甲矽烷基化試劑可包括六甲基二矽氮烷(hexamethyldisilazane)、 N, N-二甲基三甲基甲矽烷基胺(N, N-dimethyltrimethylsilylamine)、氯三甲矽烷(chlorotrimethylsilane) 、一或多種其他合適的甲矽烷基化試劑、或上述之組合。
根據一些實施例，在一些實施例中，在修改製程700之前使用清潔作業以移除成長於條狀半導體111’及111’’表面上的原生氧化物。例如，使用稀釋的氫氟酸以移除原生氧化物。在一些其他實施例中，在第1N及1N-1圖中所繪示的清潔作業亦移除了成長於條狀半導體111’ 及111’’表面上的原生氧化物。在這些情形之下，可不進行第7A圖中所繪示的清潔製程。然而，在一些其他實施例中，進行第7A圖中所繪示的清潔作業以確保清潔移除條狀半導體111’及111’’上成長的原生氧化物。
根據一些實施例，如第7B圖所繪示，界面層706 (或界面區域)形成於條狀半導體111’及111’’之上。界面層706可用以作為條狀半導體111’(或111’’)及之後將形成的高介電常數閘極介電層之間的緩衝層或附著層。
在一些實施例中，界面層706以半導體氧化物例如氧化矽製成，或包括半導體氧化物例如氧化矽。在一些實施例中，引入含氧媒介於條狀半導體111’ 及111’’之上。含氧媒介可與條狀半導體111’ 及111’’反應。於是，條狀半導體111’ 及111’’的表面部份氧化為界面層706 (或界面區域)。含氧媒介可包括水、過氧化氫、一或多種其他合適的媒介、或上述之組合。
由於修改的間隔物元件127’的阻擋，含氧媒介難以抵達條狀半導體111’ 及111’’的邊緣部分。因此，如第7B圖所繪示，界面層706的邊緣部分較界面層706的中央部分薄。然而，可對本發明實施例做出許多變化及/或修改。在一些其他實施例中，界面層706的邊緣部分大抵上與界面層706的中央部分等厚。在一些實施例中，如第7B圖所繪示，界面層706的邊緣與鄰近的源極/汲極結構128相隔一距離。然而，在一些其他實施例中，界面層706的邊緣與鄰近的源極/汲極結構128直接接觸。
根據一些實施例，如第7C圖所繪示，沉積閘極介電層210於界面層706之上。閘極介電層210包圍且環繞條狀半導體111’及111’的部分。閘極介電層210選擇性地覆蓋條狀半導體111’及111’。如第7C圖所繪示，閘極介電層210未大抵覆蓋修改的間隔物元件127’。 修改的間隔物元件127’的修改的內表面大抵避免了閘極介電層210形成於修改的內表面之上。由於閘極介電層210未大抵沿凹槽132的側壁表面延伸，凹槽132中可有更多可用空間。閘極介電層210的材料及形成方法可與第2E圖中所繪示的閘極介電層210的材料及形成方法相同或相似。
根據一些實施例，如第7D圖所繪示，類似於第2G及2H圖中所繪示的實施例，形成功函數層212及金屬填充層214以填充凹槽132。功函數層212及金屬填充層214可共同作為金屬閘極電極。金屬閘極電極及閘極介電層210共同形成了金屬閘極堆疊136。閘極堆疊136的材料及形成方法可與第2G及2H圖中所繪示的閘極堆疊136的材料及形成方法相同或相似。
可對本發明實施例做出許多變化及/或修改。根據一些實施例，第8A-8F圖為形成半導體裝置結構製程各階段的剖面圖。
根據一些實施例，如第8A圖所繪示，形成抑制材料802於間隔物元件127的內表面上。抑制材料802選擇性地接合至間隔物元件127的內表面。
在一些實施例中，抑制材料802包括多重自對準單層，其以十八烷基三氯矽烷(octadecyltrichlorosilane)、三氯(1H, 1H, 2H, 2H-全氟辛基)矽烷(trichloro(1H, 1H, 2H, 2H-perfluorooctyl)silane)、一或多種其他合適的材料、或上述之組合製成，或包括十八烷基三氯矽烷、三氯(1H, 1H, 2H, 2H-全氟辛基)矽烷、一或多種其他合適的材料、或上述之組合。在一些實施例中，抑制材料802包括聚合物刷，其以羥基聚苯乙烯(hydroxyl polystyrene)、羥基聚(甲基丙烯酸甲酯)(hydroxyl poly(methyl-methacrylate))、一或多種其他合適的材料、或上述之組合製成，或包括羥基聚苯乙烯、羥基聚(甲基丙烯酸甲酯)、一或多種其他合適的材料、或上述之組合。在一些實施例中，抑制材料802以自對準單層、聚合物刷、一或多種其他合適的材料、或上述之組合製成，或包括自對準單層、聚合物刷、一或多種其他合適的材料、或上述之組合。抑制材料802可使用化學氣相沉積製程、原子層沉積製程、一或多種其他可用的製程、或上述之組合形成。
根據一些實施例，如第8B圖所繪示，施加作業800於抑制材料802上以誘導抑制材料802中分子的交聯。結果，抑制材料802轉換為包含交聯分子的抑制層802’。
作業800可包括紫外線(ultraviolet，UV)固化作業、電漿處理作業、熱作業、一或多種其他可用的作業、或上述之組合。紫外線固化作業中使用的紫外線可具有波長介於約200nm至約400nm的範圍。電漿處理作業可包括使用遠程電漿。電漿處理作業中使用的反應氣體可包括氫、氬、一或多種其他合適的氣體、或上述之組合。
根據一些實施例，如第8C圖所繪示，界面層806 (或界面區域)形成於條狀半導體111’及111’’之上。界面層806可用以作為條狀半導體111’(或111’’)及之後將形成的高介電常數閘極介電層之間的緩衝層或附著層。
在一些實施例中，界面層806以半導體氧化物例如氧化矽製成，或包括半導體氧化物例如氧化矽。在一些實施例中，引入含氧媒介於條狀半導體111’ 及111’’之上。含氧媒介可與條狀半導體111’ 及111’’反應。於是，條狀半導體111’ 及111’’的表面部份氧化為界面層806 (或界面區域)。含氧媒介可包括水、過氧化氫、臭氧、一或多種其他合適的媒介、或上述之組合。
由於抑制層802’的阻擋，含氧媒介難以抵達條狀半導體111’ 及111’’的邊緣部分。因此，界面層806的邊緣部分較界面層806的中央部分薄。然而，在一些其他實施例中，界面層806的邊緣部分大抵與界面層806的中央部分等厚。
在一些實施例中，如第8C圖所繪示，界面層806的邊緣與鄰近的源極/汲極結構128以一距離相隔。然而，在一些其他實施例中，界面層806的邊緣與鄰近的源極/汲極結構128直接接觸。
根據一些實施例，如第8D圖所繪示，沉積閘極介電層210於界面層806之上。閘極介電層210包圍且環繞條狀半導體111’及111’的部分。閘極介電層210選擇性地覆蓋條狀半導體111’及111’。如第8D圖所繪示，閘極介電層210未大抵覆蓋抑制層802’。 抑制層802’大抵避免了閘極介電層210形成於抑制層802’之上。由於閘極介電層210未大抵沿凹槽132的側壁表面延伸，凹槽132中可有更多可用空間。閘極介電層210的材料及形成方法可與第2E圖中所繪示的閘極介電層210的材料及形成方法相同或相似。
根據一些實施例，如第2F圖所繪示，移除了抑制層802’。結果，凹槽132中可得到更多可用空間，其有利於後續製程。可使用一或多種合適的有機溶劑及/或一或多種合適的電漿處理移除抑制層802’。
根據一些實施例，如第8F圖所繪示，類似於第2G及2H圖中所繪示的實施例，形成功函數層212及金屬填充層214以填充凹槽132。功函數層212及金屬填充層214可共同作為金屬閘極電極。金屬閘極電極及閘極介電層210共同形成了金屬閘極堆疊136。閘極堆疊136的材料及形成方法可與第2G及2H圖中所繪示的閘極堆疊136的材料及形成方法相同或相似。在一些實施例中，如第8F圖所繪示，功函數層212具有突出部分延伸入閘極介電層210。
可對本發明實施例做出許多變化及/或修改。根據一些實施例，第9圖為半導體裝置結構的剖面圖。在一些實施例中，在形成包含功函數層212及金屬填充層214的金屬閘極電極之前未從凹槽132移除抑制層802’。由於抑制層802’非常薄，因為凹槽132中可用的空間更多，填充其他材料層仍變得容易。在一些實施例中，如第9圖所繪示，抑制層802’直接接觸閘極介電層210。在一些實施例中，如第9圖所繪示，抑制層802’與界面層806以閘極介電層210相隔。
可對本發明實施例做出許多變化及/或修改。在一些其他實施例中，在非鰭狀場效電晶體應中使用抑制層。
本發明實施例使用閘極替換製程形成半導體裝置結構。本發明實施例在間隔物元件的內表面上形成抑制層或修改間隔物元件的內表面。抑制層或修改的內表面有助於避免後續形成的閘極介電層沿間隔物元件之間的凹槽的側壁延伸。於是，凹槽中有更多可用的空間。由於凹槽中更大的空間，後續形成金屬閘極堆疊的填入製程變得容易。因此，顯著地改善了半導體裝置結構的可靠度及品質。
根據一些實施例，提供了一種半導體裝置結構的形成方法。此方法包括形成虛置閘極堆疊於半導體基板之上以及形成間隔物元件於虛置閘極堆疊的側壁之上。此方法亦包括移除虛置閘極堆疊以形成凹槽露出條狀半導體以及形成抑制層於間隔物元件的內表面上。此方法亦包括形成閘極介電層於凹槽之中以選擇性地覆蓋條狀半導體。抑制層大抵避免了閘極介電層形成於抑制層之上。此外，此方法包括形成金屬閘極電極於閘極介電層之上。在一實施例中，此方法更包括在形成閘極介電層之前以氧化條狀半導體的表面部分形成界面層於條狀半導體之上。在一實施例中，此方法更包括在形成閘極介電層之後及形成金屬閘極電極之前移除抑制層。在一實施例中，形成抑制層包括：形成起始層於間隔物元件的內表面上，起始層選擇性地接合至間隔物元件的內表面；引入單體於起始層上以透過聚合製程成長抑制材料於起始層上，以及終止抑制材料的成長，所成長的抑制材料形成抑制層。在一實施例中，此方法更包括在形成抑制層後以及形成閘極介電層之前，形成界面層於條狀半導體上。在一實施例中，此方法更包括在形成閘極介電層之前，形成界面層於條狀半導體上，在引入單體之後以及抑制材料成長終止前形成界面層。在一實施例中，起始層包括至少一個官能基，至少一個官能基包括矽烷基(silane groups)、羥基(hydroxyl groups)、胺基(amine groups)、或上述之組合。在一實施例中，形成抑制層包括：形成抑制材料層於間隔物元件的內表面上，抑制材料層選擇性地接合至間隔物元件的內表面，以及引入分子交聯於抑制材料層之中以形成抑制層。在一實施例中，以紫外線固化作業、電漿處理作業、熱處理、或上述之組合引入分子交聯於抑制材料層之中。在一實施例中，此方法更包括在形成虛置閘極堆疊之前形成鰭狀結構於半導體基板之上，鰭狀結構包括第一半導體材料及第二半導體材料的堆疊，且在移除虛置閘極堆疊之後，凹槽露出部分第一半導體材料及部分第二半導體材料，以及移除由凹槽露出的部分第一半導體材料，餘留在凹槽中的第二半導體材料形成條狀半導體，且條狀半導體以凹槽的一部分與半導體基板相隔。
根據一些實施例，提供了一種半導體裝置結構的形成方法。此方法包括形成虛置閘極堆疊於半導體基板之上以及形成間隔物元件於虛置閘極堆疊的側壁之上。此方法亦包括移除虛置閘極堆疊以形成凹槽露出條狀半導體。此方法亦包括修改間隔物元件的內表面。此方法亦包括形成閘極介電層於凹槽之中以選擇性地覆蓋條狀半導體。修改的間隔物元件的內表面大抵避免了閘極介電層接合至抑制層。此外，此方法包括形成金屬閘極電極於閘極介電層之上。在一實施例中，修改間隔物元件的內表面包括引入至少一種甲矽烷基化(silylation)試劑於間隔物元件的內表面上。在一實施例中，此方法更包括在形成凹槽之後及修改間隔物元件的內表面之前移除條狀半導體上成長的原生氧化物。在一實施例中，至少一種甲矽烷基化試劑選擇性地與間隔物元件的內表面反應，且大抵上不與條狀半導體反應。在一實施例中，至少一種甲矽烷基化試劑包括六甲基二矽氮烷(hexamethyldisilazane)、 N, N-二甲基三甲基甲矽烷基胺(N, N-dimethyltrimethylsilylamine)、氯三甲矽烷(chlorotrimethylsilane) 、或上述之組合。
根據一些實施例，提供了一種半導體裝置結構。半導體裝置結構包括條狀半導體位於半導體基板之上。半導體裝置結構亦包括二磊晶結構位於半導體基板之上。條狀半導體位於磊晶結構之間。半導體裝置結構更包括金屬閘極堆疊部分覆蓋條狀半導體。金屬閘極堆疊包括閘極介電層及功函數層，以及閘極介電層位於功函數層及條狀半導體之間。此外，半導體裝置結構包括間隔物元件沿著金屬閘極堆疊的側壁延伸。部分功函數層位於閘極介電層及間隔物元件之間。在一實施例中，功函數層的最頂表面高於閘極介電層的最頂表面。在一實施例中，此結構更包括抑制層從閘極介電層的底表面朝功函數層的頂表面向上延伸，抑制層位於功函數層及間隔物元件之間。在一實施例中，抑制層包含矽和碳。在一實施例中，此結構更包括第二條狀半導體位於條狀半導體及半導體基板之間，第二條狀半導體被金屬閘極堆疊部分包圍。
前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。
100:半導體基板 102:摻雜區域 104:離子佈植製程 106:阻擋層 108:半導體層 108a:半導體部件 110:半導體層 111:鰭狀結構 111’,111’’:條狀半導體 112:硬罩幕層 113:鰭狀結構 114:襯層 116a,116b:凹槽 118:隔離部件 120:虛置層 122:虛置閘極電極 124a,124b:硬罩幕 125:虛置閘極堆疊 126:間隔物層 127,127’:間隔物元件 128,128’:源極/汲極結構 130:介電層 132:凹槽 133:隔離元件 136:閘極堆疊 202:起始層 204,204’:抑制材料 206:界面層 210:閘極介電層 212:功函數層 214:金屬填充層 502:起始層 504:抑制層 506:界面層 700:修改製程 706:界面層 802:抑制材料 802’:抑制層 806:界面層 T1:第一厚度 T2:第二厚度 L:線 W:距離 W1:第一寬度 W2:第二寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。 第1A-1O圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段透視圖。 第1G-1至1N-1圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。 第2A-2H圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。 第3圖係根據一些實施例繪示出半導體裝置結構的剖面圖。 第4圖係根據一些實施例繪示出半導體裝置結構的透視圖。 第5A-5F圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。 第6圖係根據一些實施例繪示出半導體裝置結構的剖面圖。 第7A-7D圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。 第8A-8F圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。 第9圖係根據一些實施例繪示出半導體裝置結構的剖面圖。
102:摻雜區域
106:阻擋層
110:半導體層
111’:條狀半導體
127:間隔物元件
128:源極/汲極結構
130:介電層
133:隔離元件
136:閘極堆疊
206:界面層
210:閘極介電層
212:功函數層
214:金屬填充層
L:線

Claims (1)

  1. 一種半導體裝置結構的形成方法，包括： 形成一虛置閘極堆疊於一半導體基板之上； 形成一間隔物元件於該虛置閘極堆疊的一側壁之上； 移除該虛置閘極堆疊以形成一凹槽露出一條狀半導體； 形成一抑制層於該間隔物元件的一內表面上； 形成一閘極介電層於該凹槽之中以選擇性地覆蓋該條狀半導體，其中該抑制層大抵避免該閘極介電層形成於該抑制層之上；以及 形成一金屬閘極電極於該閘極介電層之上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11245024B2 (en) 2020-04-09 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TW202230452A (zh) * 2020-08-02 2022-08-01 美商應用材料股份有限公司 用於環繞式閘極奈米片輸出入裝置之共形氧化
KR20220045591A (ko) * 2020-10-05 2022-04-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
CN103094325B (zh) * 2011-11-02 2016-08-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9536980B1 (en) * 2015-07-28 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

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