CN113889435A - 纳米结构场效应晶体管器件及其形成方法 - Google Patents

纳米结构场效应晶体管器件及其形成方法 Download PDF

Info

Publication number
CN113889435A
CN113889435A CN202110326123.4A CN202110326123A CN113889435A CN 113889435 A CN113889435 A CN 113889435A CN 202110326123 A CN202110326123 A CN 202110326123A CN 113889435 A CN113889435 A CN 113889435A
Authority
CN
China
Prior art keywords
nanostructure
layer
forming
around
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110326123.4A
Other languages
English (en)
Inventor
赖德洋
陈学儒
林宗达
徐志安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113889435A publication Critical patent/CN113889435A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material

Abstract

本公开涉及纳米结构场效应晶体管器件及其形成方法。一种形成半导体器件的方法，包括：在半导体器件的第一器件区域中，在突出高于衬底的第一鳍之上形成第一纳米结构；在半导体器件的第二器件区域中，在突出高于衬底的第二鳍之上形成第二纳米结构，其中，第一纳米结构和第二纳米结构包括半导体材料并且平行于衬底的上表面延伸；在第一纳米结构周围并且在第二纳米结构周围形成电介质材料；在第一器件区域中在第一纳米结构周围并且在第二器件区域中在第二纳米结构周围形成第一硬掩模层；在形成第一硬掩模层之后，从第二器件区域去除第一硬掩模层；在去除第一硬掩模层之后，通过执行氧化工艺来增加在第二纳米结构周围的电介质材料的第一厚度。

Description

纳米结构场效应晶体管器件及其形成方法
技术领域
本公开总体涉及纳米结构场效应晶体管器件及其形成方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：在所述半导体器件的第一器件区域中，在第一鳍之上形成第一纳米结构，所述第一鳍突出高于衬底；在所述半导体器件的第二器件区域中，在第二鳍之上形成第二纳米结构，所述第二鳍突出高于衬底，其中，所述第一纳米结构和所述第二纳米结构包括半导体材料并且平行于所述衬底的主上表面延伸；在所述第一纳米结构周围并且在所述第二纳米结构周围形成电介质材料；在所述第一器件区域中在所述第一纳米结构周围并且在所述第二器件区域中在所述第二纳米结构周围形成第一硬掩模层；在形成所述第一硬掩模层之后，从所述第二器件区域去除所述第一硬掩模层；以及在从所述第二器件区域去除所述第一硬掩模层之后，通过执行氧化工艺来增加在所述第二纳米结构周围的电介质材料的第一厚度。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：在第一鳍之上形成第一纳米结构，并且在第二鳍之上形成第二纳米结构，其中，所述第一鳍和所述第二鳍突出高于衬底，其中，所述第一纳米结构和所述第二纳米结构包括第一半导体材料并且平行于所述衬底的主上表面延伸；在所述第一纳米结构周围并且在所述第二纳米结构周围形成界面电介质材料；在所述第一鳍之上但不在所述第二鳍之上形成第一硬掩模层，其中，所述第一硬掩模层覆盖所述第一纳米结构周围的界面电介质材料，其中，在所述第二纳米结构周围的界面电介质材料被所述第一硬掩模层暴露；在形成所述第一硬掩模层之后，执行氧化工艺，其中，在所述氧化工艺之后，在所述第二纳米结构周围的界面电介质材料的厚度增加；以及在执行所述氧化工艺之后，去除所述第一硬掩模层。
根据本公开的又一实施例，提供了一种半导体器件，包括：第一鳍和第二鳍，突出高于衬底；第一纳米结构和第二纳米结构，分别在所述第一鳍和所述第二鳍之上，其中，所述第一纳米结构和所述第二纳米结构包括第一半导体材料并且平行于所述衬底的主上表面延伸；第一界面电介质层和第二界面电介质层，所述第一界面电介质层在所述第一纳米结构周围并且所述第二界面电介质层在所述第二纳米结构周围，其中，在所述第二纳米结构周围的所述第二界面电介质层比在所述第一纳米结构周围的所述第一界面电介质层更厚；栅极电介质层，在所述第一纳米结构周围的所述第一界面电介质层上并且在所述第二纳米结构周围的所述第二界面电介质层上；以及栅极电极，在所述第一纳米结构周围并且在所述第二纳米结构周围。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(NSFET)器件的示例。
图2、图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B是根据实施例的在各个制造阶段处的纳米结构场效应晶体管器件的横截面视图。
图19A和图19B是根据实施例的在制造阶段处的纳米结构场效应晶体管器件的横截面视图。
图20是根据一些实施例的形成半导体器件的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
根据一些实施例，一种形成半导体器件的方法，包括：在半导体器件的第一器件区域中，在第一鳍之上形成第一纳米结构(例如，纳米片或纳米线)，该第一鳍突出高于衬底；在半导体器件的第二器件区域中，在第二鳍之上形成第二纳米结构，第二鳍突出高于衬底，其中，第一纳米结构和第二纳米结构包括第一半导体材料并且平行于衬底的主上表面延伸。该方法还包括：在第一纳米结构周围并且在第二纳米结构周围形成界面层(例如，栅极氧化物层)；在第一器件区域中但不在第二器件区域中形成经图案化的硬掩模层；以及执行氧化工艺以增加第二器件区域中的界面层的第一厚度。因为经图案化的硬掩模层屏蔽第一器件区域以免受氧化工艺的影响，所以第一器件区域中的界面层的第二厚度通过氧化工艺保持不变，或者与第二器件区域中的界面层的第一厚度相比，增加较少的量。所公开的实施例允许在不同的器件区域(例如，逻辑器件区域和I/O器件区域)中形成具有不同厚度的栅极氧化层，以实现不同的性能目标，例如泄漏电流和功耗。
图1示出了根据一些实施例的在三维视图中的纳米结构场效应晶体管(NSFET)器件的示例。NSFET器件包括突出高于衬底50的半导体鳍结构(也称为鳍结构)，其中每个半导体鳍结构包括半导体鳍90(也称为鳍)和上覆于半导体鳍90的纳米结构54。栅极电极130(例如，金属栅极)设置在鳍结构之上，并且源极/漏极区域112形成在栅极电极130的相反侧上。纳米结构54设置在半导体鳍90之上并且在源极/漏极区域112之间。隔离区域96形成在鳍结构的相反侧上。栅极电介质层122形成在纳米结构54周围。栅极电极130在栅极电介质层122之上和周围。
图1还示出了在后续附图中使用的参考横截面。横截面A-A沿着栅极电极130的纵向轴线，并且在例如与NSFET器件的源极/漏极区域112之间的电流流动方向垂直的方向上。横截面B-B垂直于横截面A-A，并且沿着半导体鳍90的纵向轴线，并且在例如NSFET器件的源极/漏极区域112之间的电流流动方向上。横截面C-C平行于横截面B-B，并且在两个相邻鳍结构之间。横截面D-D平行于横截面A-A，并且延伸穿过NSFET器件的源极/漏极区域112。为了清楚起见，后续附图参考这些参考横截面。
图2、图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B是根据实施例的在各个制造阶段处的纳米结构场效应晶体管(NSFET)器件100的横截面视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，利用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或玻璃衬底的衬底上。还可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
多层堆叠64形成在衬底50上。多层堆叠64包括第一半导体材料52和第二半导体材料54的交替层。在图2中，由第一半导体材料52形成的层标记为52A、52B和52C，由第二半导体材料54形成的层标记为54A、54B和54C。图2所示的由第一半导体材料和第二半导体材料形成的层的数量仅是非限制性示例。其他数量的层也是可能的，并且完全旨在包括在本公开的范围内。
在一些实施例中，第一半导体材料52是适合于形成p型FET的沟道区的外延材料，例如硅锗(SixGe1-x，其中x在0到1的范围内)，并且第二半导体材料54是适合于形成n型FET的沟道区域的外延材料，例如硅。在后续处理中，多层堆叠64(其也可以称为外延材料堆叠)将被图案化以形成NSFET的沟道区域。具体地，将对多层堆叠64进行图案化和蚀刻以形成水平纳米结构(例如，纳米片或纳米线)，所得NSFET的沟道区域包括多个水平纳米结构。
可以通过外延生长工艺来形成多层堆叠64，该外延生长工艺可以在生长室中执行。在一些实施例中，在外延生长工艺期间，生长室周期性地暴露于第一组前体以用于选择性地生长第一半导体材料52，并且然后暴露于第二组前体以用于选择性地生长第二半导体材料54。第一组前体包括用于第一半导体材料(例如硅锗)的前体，并且第二组前体包括用于第二半导体材料(例如硅)的前体。在一些实施例中，第一组前体包括硅前体(例如硅烷)和锗前体(例如锗烷)，并且第二组前体包括硅前体但省略锗前体。因此，外延生长工艺可以包括连续地使硅前体流入到生长室，并且然后周期性地：(1)在生长第一半导体材料52时使锗前体流入到生长室；(2)在生长第二半导体材料54时禁止锗前体流入到生长室。可以重复进行周期性暴露，直到形成目标数量的层。
如图2所示，衬底50具有在NSFET器件100的第一器件区域200中的第一部分，并且具有在NSFET器件100的第二器件区域300中的第二部分。在一些实施例中，形成在第一器件区域200和第二器件区域300中的半导体器件(例如，晶体管)具有相同的类型(例如，p型器件或n型器件)，但是晶体管的栅极氧化物具有不同的厚度，以便实现不同的性能规范。例如，第一器件区域200可以是逻辑器件区域，并且第二器件区域300可以是输入/输出(I/O)器件区域，其中形成在I/O器件区域中的器件(例如，晶体管)具有较厚的栅极氧化物120(参见例如图17B)和较低的泄漏电流(与形成在逻辑器件区域中的器件相比)。作为另一示例，第一器件区域200和第二器件区域300两者都用于形成逻辑器件，但是形成在第二器件区域300中的逻辑器件具有较厚的栅极氧化物120，以实现较低的泄漏电流和较低的功耗。本公开公开了用于调制(例如，改变)NSFET器件100的不同器件区域(例如，200和300)中的栅极氧化物的厚度的各种方法。
图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B是根据实施例的在后续制造阶段处的NSFET器件100的横截面视图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A是沿着图1中的横截面B-B的横截面视图。图3B、图4B、图5C、图6C、图7C、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是沿着图1中的横截面A-A的横截面视图。图5B、图6B和图7B是沿着图1中的横截面D-D的横截面视图。图中示出的鳍的数量和栅极结构的数量是非限制性示例，应当理解，也可以形成其他数量的鳍和其他数量的栅极结构。在本文的整个讨论中，具有相同数字但不同字母的图(例如，图10A和图10B)示出了在相同处理阶段但沿着不同横截面的NSFET器件的横截面视图。
请注意，为了简单起见，在一些后续附图中，当针对第一器件区域200和第二器件区域300两者的处理相同时，横截面视图(例如，图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B)可以在不指定器件区域(例如，200或300)的情况下示出。另外，图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A是沿着第一器件区域200中的鳍的横截面B-B的横截面视图，沿着第二器件区域300中的鳍的横截面B-B的相应横截面视图是相同的或相似的，具有在本公开中描述的第一器件区域200和第二器件区域300之间的差异(如果有的话)。
现在参考图3A和图3B，鳍结构91形成为突出高于衬底50。每个鳍结构91包括鳍90和上覆于鳍90的层堆叠92。层堆叠92和鳍90可以通过分别在多层堆叠64和衬底50中蚀刻沟槽来形成。层堆叠92和鳍90可以通过相同的蚀刻工艺来形成。
可以通过任何合适的方法来对鳍结构91进行图案化。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来对鳍结构91进行图案化。通常，双图案化工艺或多图案化工艺将光刻和自对准工艺相结合，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对例如鳍结构91进行图案化。
在一些实施例中，剩余的间隔件用于对掩模94进行图案化，然后掩模94用于对鳍结构91进行图案化。掩模94可以是单层掩模，或可以是多层掩模，例如包括第一掩模层94A和第二掩模层94B的多层掩模。第一掩模层94A和第二掩模层94B可以各自由诸如氧化硅、氮化硅、其组合等之类的电介质材料形成，并且可以根据适当的技术来沉积或热生长。第一掩模层94A和第二掩模层94B是具有高蚀刻选择性的不同材料。例如，第一掩模层94A可以是氧化硅，并且第二掩模层94B可以是氮化硅。可以通过使用任何可接受的蚀刻工艺对第一掩模层94A和第二掩模层94B进行图案化来形成掩模94。然后，可以将掩模94用作蚀刻掩模来蚀刻衬底50和多层堆叠64。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。在一些实施例中，蚀刻是各向异性蚀刻工艺。在蚀刻工艺之后，经图案化的多层堆叠64形成层堆叠92，并且经图案化的衬底50形成鳍90，如图3A和图3B所示。因此，在所示出的实施例中，层堆叠92还包括第一半导体材料52和第二半导体材料54的交替层，并且半导体鳍90由与衬底50相同的材料(例如，硅)形成。
接下来，在图4A和图4B中，浅沟槽隔离(STI)区域96形成在衬底50之上以及在鳍结构91的相反侧上。作为形成STI区域96的示例，可以在衬底50之上形成绝缘材料。绝缘材料可以是氧化物(例如氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以将沉积的材料转换为另一材料，例如氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。可以在形成绝缘材料之后执行退火工艺。
在一些实施例中，形成绝缘材料，使得多余绝缘材料覆盖鳍结构91。在一些实施例中，首先沿着衬底50和鳍结构91的表面形成衬里，并且然后在衬里之上形成填充材料，例如上面讨论的材料。在一些实施例中，衬里被省略。
接下来，对绝缘材料施加去除工艺，以去除鳍结构91之上的多余绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露出层堆叠92，使得在平坦化工艺完成之后，层堆叠92和绝缘材料的顶表面是齐平的。接下来，使绝缘材料凹陷以形成STI区域96。使绝缘材料凹陷，使得层堆叠92从相邻的STI区域96之间突出。鳍90的顶部也可以从相邻的STI区域96之间突出。此外，STI区域96的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如碟状(dishing))、或其组合。STI区域96的顶表面可以通过适当的蚀刻形成为平坦的、凸出的、和/或凹入的。STI区域96可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍90和层堆叠92的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用利用诸如稀释氢氟酸(dHF)酸之类的适当蚀刻剂的化学氧化物去除。
仍然参考图4A和图4B，在层堆叠92之上和STI区域96之上形成虚设栅极电介质97。虚设栅极电介质97可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在实施例中，在层堆叠92之上和STI区域96的上表面之上共形地形成硅层，并且执行热氧化工艺以将所沉积的硅层转换为氧化物层作为虚设栅极电介质97。
接下来，在图5A-图5C中，在鳍结构91之上形成虚设栅极102。为了形成虚设栅极102，可以在虚设栅极电介质97之上形成虚设栅极层。可以在虚设栅极电介质97之上沉积虚设栅极层，并且然后例如通过CMP对虚设栅极层进行平坦化。虚设栅极层可以是导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)等的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域已知和使用的其他技术来沉积虚设栅极层。虚设栅极层可以由相对于隔离区域96具有高蚀刻选择性的其他材料制成。
然后在虚设栅极层之上形成掩模104。掩模104可以由氮化硅、氮氧化硅、其组合等形成，并且可以使用可接受的光刻和蚀刻技术来图案化。在所示的实施例中，掩模104包括第一掩模层104A(例如氧化硅层)和第二掩模层104B(例如氮化硅层)。掩模104的图案然后通过可接受的蚀刻技术被转移到虚设栅极层以形成虚设栅极102，并且然后通过可接受的蚀刻技术被转移到虚设电介质层以形成虚设栅极电介质97。虚设栅极102覆盖层堆叠92中的相应沟道区域。掩模104的图案可以用于将每个虚设栅极102与相邻虚设栅极实体分离。虚设栅极102还可以具有与鳍结构91的长度方向基本垂直的长度方向。在一些实施例中，虚设栅极102和虚设栅极电介质97统称为虚设栅极结构。
接下来，通过在层堆叠92、STI区域96和虚设栅极102之上共形地沉积绝缘材料来形成栅极间隔层108。绝缘材料可以是氮化硅、碳氮化硅、其组合等。在一些实施例中，栅极间隔层108包括多个子层。例如，可以通过热氧化或沉积来形成第一子层(有时称为栅极密封间隔层)，并且可以在第一子层上共形地沉积第二子层(有时称为主栅极间隔层)。
图5B和图5C分别示出了图5A中的NSFET器件100沿着图5A中的横截面E-E和F-F的横截面视图。横截面E-E和F-F分别对应于图1中的横截面D-D和A-A。
接下来，在图6A-图6C中，通过各向异性刻蚀工艺来刻蚀栅极间隔层108以形成栅极间隔件108。各向异性刻蚀工艺可以去除栅极间隔层108的水平部分(例如，在STI区域96和虚设栅极102之上的部分)，栅极间隔层108的剩余垂直部分(例如，沿着虚设栅极102和虚设栅极电介质97的侧壁)形成栅极间隔件108。
图6B和图6C分别示出了图6A中的NSFET器件100沿着横截面E-E和F-F的横截面视图。在图6B中，栅极间隔层108的部分被示出为在相邻鳍90之间在STI区域96的上表面上。因为上面讨论的各向异性蚀刻工艺可能由于相邻鳍90之间的较小距离而不能完全去除设置在相邻鳍90之间的栅极间隔层108，所以栅极间隔层108的那些部分可以保留。在其他实施例中，栅极间隔层108的设置在相邻鳍90之间在STI区域96的上表面上的部分通过各向异性蚀刻工艺被完全去除，以形成栅极间隔件108。
在形成栅极间隔件108之后，可以执行对轻掺杂源极/漏极(LDD)区域(未示出)的注入。可以将适当类型(例如，p型或n型)的杂质注入到暴露的层堆叠92和/或鳍90中。n型杂质可以是任何合适的n型杂质，例如磷、砷、锑等，并且p型杂质可以是任何合适的p型杂质，例如硼、BF2、铟等。轻掺杂源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。可以使用退火工艺来激活经注入的杂质。
接下来，在层堆叠92中形成开口110(其也可以称为凹槽)。开口110可以延伸穿过层堆叠92并且进入鳍90。开口110可以通过任何可接受的蚀刻技术使用例如虚设栅极102作为蚀刻掩模来形成。
在形成开口110之后，执行选择性蚀刻工艺以使第一半导体材料52的被开口110暴露的端部凹陷，而基本不侵蚀第二半导体材料54。在选择性蚀刻工艺之后，在第一半导体材料52中形成凹槽，使得第一半导体材料52的侧壁从第二半导体材料54的相应侧壁凹陷。因此，第一半导体材料52中的凹槽也称为侧壁凹槽。
接下来，在开口110中(例如，共形地)形成内部间隔层。内部间隔层还填充第一半导体材料52中通过先前选择性蚀刻工艺形成的侧壁凹槽。内部间隔层可以是通过诸如PVD、CVD、ALD等之类的适当沉积方法形成的诸如氮化硅碳(SiCN)、碳氮氧化硅(SiOCN)等之类的适当电介质材料。接下来，执行诸如各向异性蚀刻工艺之类的蚀刻工艺来去除内部间隔层的设置在第一半导体材料52中的侧壁凹槽之外的部分。内部间隔层的剩余部分(例如，设置在第一半导体材料52中的侧壁凹槽之内的部分)形成内部间隔件55。图6B和图6C分别示出了图6A中的NSFET器件100沿着图6A中的横截面E-E和F-F的横截面视图。
接下来，在图7A-图7C中，在开口110中形成源极/漏极区域112。在所示的实施例中，源极/漏极区域112由(一个或多个)外延材料形成，并且因此也可以称为外延源极/漏极区域112。在一些实施例中，在开口110中形成外延源极/漏极区域112，以在所形成的NSFET的各个沟道区域中施加应力，从而提高性能。形成外延源极/漏极区域112，使得每个虚设栅极102设置在外延源极/漏极区域112的各个相邻对之间。在一些实施例中，栅极间隔件108用于将外延源极/漏极区域112与虚设栅极102分开适当横向距离，使得外延源极/漏极区域112不会使所得NSFET的后续形成的栅极短路。
外延源极/漏极区域112是在开口110中外延生长的。外延源极/漏极区域112可以包括例如适合于n型或p型器件的任何可接受的材料。例如，在形成n型器件时，外延源极/漏极区域112可以包括在沟道区域中施加拉伸应变的材料，例如硅、SiC、SiCP、SiP等。同样，在形成p型器件时，外延源极/漏极区域112可以包括在沟道区域中施加压缩应变的材料，例如SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域112可以具有从鳍的相应表面凸起的表面并且可以具有小平面(facet)。
外延源极/漏极区域112和/或鳍可以被注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域，然后进行退火的工艺。源极/漏极区域的杂质浓度可以在约1019cm-3与约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域112。
作为用于形成外延源极/漏极区域112的外延工艺的结果，外延源极/漏极区域112的上表面具有小平面，这些小平面横向向外扩展超过鳍90的侧壁。在所示出的实施例中，在外延工艺完成之后，相邻外延源极/漏极区域112保持分开(参见图7B)。在其他实施例中，这些小平面使得同一NSFET的相邻外延源极/漏极区域112合并。
接下来，在源极/漏极区域112之上和虚设栅极102之上(例如，共形地)形成接触蚀刻停止层(CESL)116，并且然后在CESL 116之上沉积第一层间电介质(ILD)114。CESL 116由具有与第一ILD 114不同的蚀刻速率的材料形成，并且可以使用PECVD由氮化硅形成，尽管其他电介质材料(例如，氧化硅、氧氮化硅、其组合等)以及形成CESL 116的替代技术(例如，低压CVD(LPCVD)、PVD等)可以替代地被使用。
第一ILD 114可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)、或FCVD之类的任何合适的方法来沉积。用于第一ILD 114的电介质材料可以包括氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。图7B和图7C示出了图7A的NSFET器件100的横截面视图，但是分别沿着图7A中的横截面E-E和F-F。
接下来，在图8A和图8B中，去除虚设栅极102。为了去除虚设栅极102，执行诸如CMP之类的平坦化工艺，以使第一ILD 114和CESL 116的顶表面与虚设栅极102和栅极间隔件108的顶表面齐平。平坦化工艺还可以去除虚设栅极102上的掩模104(参见图7A)，并且去除沿着掩模104的侧壁的栅极间隔件108的部分和CESL 116的部分。在平坦化工艺之后，虚设栅极102、栅极间隔件108、CESL 116和第一ILD 114的顶表面是齐平的。因此，虚设栅极102的顶表面穿过第一ILD 114被暴露。
接下来，在(一个或多个)蚀刻步骤中去除虚设栅极102，使得形成凹槽103(也称为栅极沟槽)。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极102。例如，蚀刻工艺可以包括使用(一个或多个)反应气体的干法蚀刻工艺，该(一个或多个)反应气体选择性地蚀刻虚设栅极102，而不蚀刻第一ILD 114或栅极间隔件108。每个凹槽103暴露NSFET的沟道区域。每个沟道区域设置在外延源极/漏极区域112的相邻对之间。在去除虚设栅极102期间，当蚀刻虚设栅极102时，虚设栅极电介质97可以用作蚀刻停止层。然后可以在去除虚设栅极102之后去除虚设栅极电介质97。可以执行诸如各向同性蚀刻工艺之类的蚀刻工艺来去除虚设栅极电介质97。在实施例中，执行使用包括HF和NH3的蚀刻气体的各向同性蚀刻工艺来去除虚设栅极电介质97。图8B示出了图8A的NSFET器件100的沿着横截面F-F的横截面视图。
接下来，在图9A和图9B中，去除第一半导体材料52以释放第二半导体材料54。在去除第一半导体材料52之后，第二半导体材料54形成水平(例如，平行于衬底50的主上表面50U)延伸的多个纳米结构54。纳米结构54可以统称为所形成的NSFET器件100的沟道区域93或沟道层93。如图9A所示，通过去除第一半导体材料52，在纳米结构54之间形成间隙53(例如，空的空间)。在最下面的纳米结构54与鳍90的顶表面之间也形成间隙53。在一些实施例中，取决于例如纳米结构54的尺寸(例如，大小和/或纵横比)，纳米结构54是纳米片或纳米线。
在一些实施例中，使用对第一半导体材料52具有选择性(例如，具有较高的蚀刻速率)的蚀刻剂，通过选择性蚀刻工艺来去除第一半导体材料52，使得去除第一半导体材料52，而基本不侵蚀第二半导体材料54。在一些实施例中，执行各向同性蚀刻工艺以去除第一半导体材料52。使用蚀刻气体以及可选地使用载气来执行各向同性蚀刻工艺，其中，蚀刻气体包括F2和HF，并且载气可以是惰性气体，例如Ar、He、N2、其组合等。各向同性蚀刻工艺可以包括用于去除第一半导体材料52的第一步骤，以及在第一步骤之后用于重新成形纳米结构54的轮廓的第二步骤。
图9A示出了NSFET器件100沿着鳍90的纵向轴线(例如，沿着鳍中的电流流动方向)的横截面视图，并且图9B示出了NSFET器件100沿着横截面F-F的横截面视图，该横截面F-F是沿着垂直于鳍90的纵向轴线的方向并且横跨纳米结构54的中间部分的横截面。注意，图9B示出了第一器件区域200(例如，逻辑器件区域)和第二器件区域300(例如，I/O器件区域)。如图9B所示，每个器件区域(例如200、300)具有多个鳍90，并且每个鳍90具有上覆于鳍90(例如，在鳍90之上并且与鳍90垂直对准)的多个纳米结构54。第一器件区域200和第二器件区域300可以彼此紧邻，或者可以彼此分开，如图9B中的分隔件121所示。
如图9A所示，在形成纳米结构54之后，在沿着鳍90的纵向轴线的横截面中，每个纳米结构54具有哑铃形状，其中纳米结构54的端部(例如，与源极/漏极区域112实体接触的部分)的高度TE(该高度TE是沿着图9A的垂直方向测量的)大于纳米结构54的中间部分(例如，端部之间的中间部分)的高度T。纳米结构54的高度TE和高度T之间的差可以称为纳米结构54的片状高度间隙。
在一些实施例中，多层堆叠64(参见图2)中的第二半导体材料54的层被形成为具有基本相同的厚度，因此在图9A和图9B的处理阶段，第一器件区域200和第二器件区域300中的所有纳米结构54具有基本相同的形状和尺寸(例如，TE、T)。在图9A和图9B的示例中，每个纳米结构54的中间部分的上表面和下表面被示出为水平表面(例如，平坦表面)。当然，这仅是非限制性示例。在一些实施例中，每个纳米结构54的中间部分的上表面和下表面是弯曲的，例如朝向纳米结构54的水平中心轴弯曲。另外，在图9B的横截面中，每个纳米结构54具有体育场形状(也可以称为跑道形状、不规则四边形形状、椭圆形形状、或香肠体形状)。在图9B的横截面中，每个纳米结构54的角是圆形的(例如，弯曲的)。在一些实施例中，在图9A和图9B的处理阶段，高度T在约3nm至约20nm之间，高度TE在约3nm至约35nm之间，并且TE和T之间的差(例如，片状高度间隙)在约0nm至约15nm之间。
随着特征尺寸在高级处理节点中继续缩小，相邻纳米结构54之间的距离可能变得很小，以致于在后续处理中可能难以在纳米结构54周围形成层(例如，栅极电介质层)。通过形成哑铃形状的纳米结构54，增加了相邻纳米结构54之间的距离，从而使得更容易在纳米结构54周围形成例如栅极电介质层122(参见图11A和图11B)。此外，因为减少了形成NSFET器件100的沟道区域93的纳米结构54的高度T，所以通过在后续工艺中形成的金属栅极上施加栅极控制电压，更容易控制(例如，导通或关断)NSFET器件100。
接下来，在图10A和图10B中，界面层120形成在纳米结构54的被间隙53和凹槽103暴露的表面上。界面层120也可以形成在鳍90的被间隙53暴露的表面上。在一些实施例中，界面层120是电介质材料，并且具体地是通过氧化纳米结构54(或鳍90)的外部部分(例如，表面部分)而形成的氧化物层，因此也可以称为栅极氧化物层、界面电介质材料、或电介质层。换句话说，在一些实施例中，界面层120是第二半导体材料54的氧化物。注意，在所示出的实施例中，鳍90和第二半导体材料54包括相同的材料(例如，硅)，尽管在其他实施例中鳍90和第二半导体材料54可以包括不同的材料。界面层120(例如，氧化物层)可以是氧化硅(SiOx)、氮氧化硅(SiOxNy)、氮氧化硅锗(SizGe(1-z)OxNy)等。
在实施例中，为了形成界面层120，通过使用氧化剂(例如，SPM(H2SO4和H2O2的混合物)、SC1(NH4OH和H2O2的混合物)、或臭氧去离子水(O3和去离子水的混合物))来氧化纳米结构54和鳍90的外部部分，来执行通过湿法蚀刻工艺的化学氧化。在另一实施例中，为了形成界面层120，通过在含氧气体源中处理(例如，浸泡)的纳米结构54和鳍90来执行热氧化，其中含氧气体源包括例如N2O、O2、N2O和H2的混合物、或O2和H2的混合物。热氧化可以在约500℃至约1000℃之间的温度下执行。注意，在所示出的实施例中，界面层120是通过将纳米结构54和鳍90的外部部分转换(例如，氧化)为氧化物而形成的，并且因此，界面层120选择性地形成在纳米结构54和鳍90的暴露表面上，并且不形成在其他表面(例如，内部间隔件55和栅极间隔件108的侧壁)之上。
在一些实施例中，在图10A和图10B的处理阶段，在纳米结构54周围的界面层120是共形的，并且在第一器件区域200和第二器件区域300两者中具有基本相同的均匀厚度。例如，在图10B中，界面层120的顶部部分120T(例如，纳米结构54的顶表面上的部分)、界面层120的底部部分120L(例如，纳米结构54的底表面上的部分)、和界面层120的侧壁部分120S(例如，纳米结构54的侧壁上的部分)具有基本相同的厚度，其中厚度是沿着垂直于纳米结构54的外表面的方向在测量位置处测量的。
接下来，在图11A和图11B中，沿着栅极间隔件108的侧壁并且沿着第一ILD 114的上表面，在界面层120上(例如，在纳米结构54周围)(例如，共形地)形成栅极电介质层122。根据一些实施例，栅极电介质层122包括氧化硅、氮化硅或其多层。在示例实施例中，栅极电介质层122包括高k电介质材料，并且在这些实施例中，栅极电介质层122可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、或Pb、或其组合的金属氧化物或硅酸盐。例如，高k电介质材料可以是HfO2、ZrO2、HfZrO、HfTiO、HfLaO、HfAlO、由La掺杂的HfZrO(La:HfZrO)、由Al掺杂的HfZrO(Al:HfZrO)、或由Ti掺杂的HfZrO(Ti:HfZrO)。栅极电介质层122的厚度可以在约8埃和约50埃之间。栅极电介质层122的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在实施例中，栅极电介质层122是通过ALD在约200℃和约400℃之间的温度下形成的。
接下来，在图12A和图12B中，在栅极电介质层122上(例如，共形地)形成种子层124(其是可选的)。在一些实施例中，种子层124是电介质膜或金属膜(例如，含金属膜)。在一些实施例中，种子层124的电介质膜由下列项形成：SiO2、高k电介质材料，例如TiO2、Al2O3、La2O3、Ga2O3、In2O3、ZnO、Nb2O5、MgO、或Ta2O5等。在一些实施例中，种子层124的金属膜由下列项形成：TiN、TiSiN、AlN、TiAlN、TaN等。种子层124可以通过例如ALD或CVD形成。种子层124的厚度可以在约0埃和约30埃之间。在一些实施例中，种子层124被省略。在一些实施例中，种子层124有助于在后续氧化工艺期间例如在纳米结构54的上表面处调制氧化行为并且控制界面层120的厚度。此外，种子层124可以在后续氧化工艺期间提高界面层120在不同的垂直水平处的厚度均匀性。
接下来，在图13A和图13B中，第一硬掩模层126形成在种子层124上，或者在省略种子层124时形成在栅极电介质层122上。随后对第一硬掩模层126进行图案化以形成经图案化的硬掩模层，从而屏蔽第一器件区域200以免受后续氧化工艺的影响。第一硬掩模层126可以由电介质材料、金属材料、或硅形成。用于第一硬掩模层126的电介质材料的示例包括TiO2、Al2O3、La2O3、Ga2O3、In2O3、ZnO、Nb2O5、MgO和Ta2O5。用于第一硬掩模层126的金属材料的示例包括TiN、TiSiN、AlN和TiAlN。在一些实施例中，第一硬掩模层126由与种子层124相同的材料形成。在其他实施例中，第一硬掩模层126由与种子层124不同的材料形成。第一硬掩模层126可以通过例如ALD或CVD形成。在图13A和图13B的示例中，第一硬掩模层126填充(例如，完全填充)间隙53(参见图12A和图12B)，并且衬里于凹槽103的侧壁和底部。第一硬掩模层126的厚度可以是约5埃或更大。第一硬掩模层126的厚度的上限可以取决于例如凹槽103的宽度。
接下来，在图14A和图14B中，形成经图案化的掩模层127以覆盖第一器件区域200并且暴露第二器件区域300。在一些实施例中，通过在第一器件区域200和第二器件区域300之上形成光致抗蚀剂层，来形成经图案化的掩模层127。光致抗蚀剂层然后被图案化，从而去除光致抗蚀剂层设置在第二器件区域300之上的部分。如图14B所示，第二器件区域300中的第一硬掩模层126被经图案化的掩模层127暴露，并且第一器件区域200中的第一硬掩模层126被经图案化的掩模层127覆盖。注意，图14A示出了沿着第一器件区域200中的鳍90的纵向轴线的横截面，因此经图案化的掩模层127覆盖第一硬掩模层126。虽然未示出，但是本领域技术人员将容易理解，沿着第二器件区域300中的鳍90的纵向轴线的横截面类似于图14A，但没有经图案化的掩模层127。
接下来，在图15A和图15B中，去除第二器件区域300中的第一硬掩模层126。如图15B所示，可以执行适当的蚀刻工艺以去除第二器件区域300中的暴露的第一硬掩模层126，同时经图案化的掩模层127屏蔽(例如，保护)第一器件区域200以免受蚀刻工艺的影响。蚀刻工艺可以使用对第一硬掩模层126的材料具有选择性的蚀刻剂(例如，具有较高的蚀刻速率)。在去除第一硬掩模层126之后，可以通过诸如灰化之类的合适工艺来去除经图案化的掩模层127(例如，经图案化的光致抗蚀剂层)。注意，因为去除了第二器件区域300中的第一硬掩模层126，所以在例如相邻纳米结构54之间存在间隙53。
接下来，在图16A和图16B中，第二硬掩模层128(其是可选的)形成在第一器件区域200中的第一硬掩模层126上，并且形成在第二器件区域300中的种子层124上(或者在种子层124被省略时，形成在栅极电介质层122上)。第二硬掩模层128可以由电介质材料、金属材料、或硅形成。第二硬掩模层128可以由与第一硬掩模层126相同或相似的材料使用相同或相似的形成方法来形成，因此细节不再重复。第二硬掩模层128的厚度可以在约0埃和约50埃之间。在一些实施例中，第二硬掩模层128被省略。
在图16A和图16B的所示实施例中，在第一器件区域200中，第一硬掩模层126完全填充纳米结构54之间以及最下面的纳米结构54和鳍90之间的间隙。因此，第二硬掩模层128沿着纳米结构54周围的第一硬掩模层126的外表面延伸。在第二器件区域300中，第二硬掩模层128沿着种子层124的外表面延伸，或者在没有形成种子层124时，沿着栅极电介质层122的外表面延伸。注意，在图16B的横截面视图中，第二器件区域300中的第二硬掩模层128完全地(例如，以完整的圆形)包围每个纳米结构54，并且延伸到间隙53中。
接下来，执行氧化工艺129以增加纳米结构54周围的界面层120(例如，栅极氧化物层)的厚度。因为第一器件区域200和第二器件区域300具有不同数量的硬掩模层(硬掩模层减少氧化工艺对纳米结构54/界面层120的影响)，所以在第一器件区域200和第二器件区域300中，氧化工艺对界面层120的影响是不同的，这产生界面层120在第一器件区域200和第二器件区域300中的不同厚度。下面讨论细节。
在一些实施例中，氧化工艺是通过使用含氧气体源的等离子体来处理NSFET器件100(例如，纳米结构54)而执行的等离子体工艺(也称为等离子体氧化工艺)。含氧气体源可以是例如氧气(O2)、一氧化二氮气体(N2O)、一氧化二氮气体(N2O)和氮气(N2)的混合物、氧气(O2)和氮气(N2)的混合物、氧气(O2)和惰性气体的混合物、或一氧化二氮气体(N2O)和惰性气体的混合物，其中惰性气体可以是例如氩气(Ar)、或氦气(He)。可以通过例如电容耦合等离子体(CCP)系统或电感耦合等离子体(ICP)系统将含氧气体源点燃为等离子体，并且然后通过等离子体处理纳米结构54。在一些实施例中，等离子体工艺的压力在约1mTorr至约10Torr之间，并且等离子体工艺的温度在室温和约500℃之间。在一些实施例中，离子体工艺的持续时间是由界面层120的要求(例如，厚度)来确定(例如，调整)的。
在一些实施例中，氧化工艺是通过将NSFET器件100(例如，纳米结构54)浸泡在含氧气体源中而执行的热工艺(也称为热氧化工艺)。在示例实施例中，含氧气体源是臭氧(O3)气体，并且臭氧气体被供应为与NSFET器件100接触以进行热氧化工艺。在一些实施例中，热氧化工艺的温度在室温和约500℃之间。在一些实施例中，等离子体工艺的持续时间是由界面层120的要求(例如，厚度)来确定(例如，调整)的。
氧化工艺的氧化剂(例如，含氧气体源的等离子体、或含氧气体源)渗透或扩散穿过第二器件区域300中的纳米结构54周围的层(例如，128、124、122、120)，并且将纳米结构54的外部部分转换(例如，氧化)为纳米结构54的材料的氧化物，从而增加第二器件区域300中的界面层120的厚度。因为第二器件区域300中的纳米结构54的外部部分被转换为氧化物，所以第二器件区域300中的纳米结构54(例如，纳米结构54的半导体材料的剩余未氧化部分)的高度被减小，其细节在下面参考图17B进行讨论。
注意，与第二器件区域300中的纳米结构54相比，第一器件区域200中的纳米结构54被更多(例如，更厚)的硬掩模层(例如，126和128)屏蔽(覆盖)，并且因此，氧化工艺的氧化剂可能无法到达第一器件区域200中的纳米结构54，或者可能被硬掩模层部分地阻挡。作为结果，在氧化工艺之前和之后，第一器件区域200中的纳米结构54周围的界面层120的厚度可以保持不变，或者与第二器件区域300中的界面层120的厚度相比，可以增加较少的量。对于省略第二硬掩模层128的实施例，氧化工艺对第一器件区域200和第二器件区域300中的界面层120的不同影响与上述讨论相似，因此不再重复。在后续讨论中，第一器件区域200中的界面层120也可以被称为界面层120A，并且第二器件区域300中的界面层120也可以被称为界面层120B。
接下来，在图17A和图17B中，在完成氧化工艺之后，去除第二硬掩模层128、第一硬掩模层126和种子层124，并且暴露出栅极电介质层122。在一些实施例中，可以执行一个或多个蚀刻工艺以去除第二硬掩模层128、第一硬掩模层126和种子层124。一个或多个蚀刻工艺可以是选择性的，使得第二硬掩模层128、第一硬掩模层126和种子层124被去除，而不会侵蚀NSFET器件100的其他材料，例如纳米结构54。在一些实施例中，蚀刻工艺是使用合适的蚀刻剂来执行的，例如，SC1、SC2(HCl、H2O2和去离子水的混合物)、或稀氢氟酸(dHF)酸。
在图17B中，将鳍90之上的纳米结构54标记为54A、54B和54C，以区分处于不同垂直水平(例如，距衬底50的主上表面50U的距离不同)的纳米结构54。如上所述，在氧化工艺之后，第二器件区域300中的纳米结构54的高度减小。第一器件区域200中的纳米结构54的高度可以保持不变，或者与第二器件区域300中的纳米结构54的高度相比，可以减小较少的量。
在一些实施例中，氧化工艺在不同垂直水平处对界面层120(例如，120A、120B)的厚度具有不同的影响。在实施例中，第二器件区域300中的纳米结构54(例如，54A、54B和54C)周围的界面层120B的厚度(例如，平均厚度)沿着图17B中的垂直方向Z增加，其中垂直方向Z垂直于衬底50的主上表面50U并且指向远离衬底50。换句话说，更远离衬底50的纳米结构(例如，54C)具有比更靠近衬底50的纳米结构(例如，54A)更厚的界面层120B。这可能是由于氧化工艺的各向异性所导致的。例如，在等离子体氧化工艺中，更多的等离子体可以到达在更高的垂直水平处的纳米结构(例如，54C)。在一些实施例中，在第二器件区域300中，在不同的垂直水平处的纳米结构(54A、54B和54C)周围的界面层120B的厚度之间的差可以在约0埃和约15埃之间。
在一些实施例中，因为氧化工艺的各向异性，所以在纳米结构54(例如，54C、54B或54A)周围的界面层120(例如，120A、120B)的厚度可以在不同的位置处变化。例如，界面层120B的顶部部分120T(例如，沿着纳米结构54的上表面的部分)可以比界面层120B的侧壁部分120S(例如，沿着纳米结构54的侧壁的部分)更厚，并且侧壁部分120S可以比界面层120B的底部部分120L(例如，沿着纳米结构54的下表面的部分)更厚。在一些实施例中，第二器件区域300中的相同纳米结构54的顶部120T、侧壁部分120S和底部120L的厚度之间的差可以在约0埃和约15埃之间。为此，在本文的讨论中，当第一纳米结构(例如，54C)周围的界面层120的厚度被称为比第二纳米结构(例如，54A)周围的界面层120的厚度更厚时，意味着第一纳米结构周围的界面层120的平均厚度(例如，部分120T、120S和120L的厚度的平均值)比第二纳米结构周围的界面层120的平均厚度更厚。另外或替代地，这可以意味着第一纳米结构周围的界面层120的特定部分(例如，120T、120S或120L)比第二纳米结构周围的界面层120的相同部分(例如，120T、120S或120L)更厚。
在一些实施例中，第二器件区域300中的纳米结构54的高度(例如，T1、T2、T3)可以沿着图17B中的垂直方向Z减小(例如，T1<T2<T3)，其中高度是沿着垂直方向Z在纳米结构54的(未氧化部分的)上表面和下表面之间测量的。例如，纳米结构54C的高度T1小于纳米结构54A的高度T3，因为纳米结构54C的更多表面部分被转换(例如，被氧化)为界面层120B。在第二器件区域300中，在不同垂直水平处的纳米结构54的高度之间的差可以在约0nm和约6nm之间。
如上所述，因为在氧化工艺中第一器件区域200被较厚的硬掩模层(例如，128和126)屏蔽，所以氧化工艺对第一器件区域200中的界面层120具有减小的影响，或者在硬掩模层(例如，128和126)完全阻挡了氧化工艺的氧化剂时，对第一器件区域200中的界面层120没有影响。作为结果，第一器件区域200中的特定垂直水平处(例如，在纳米结构54C周围)的界面层120A比第二器件区域300中的相同垂直水平处(例如，在纳米结构54C周围)的界面层120B更薄。相反，第一器件区域200中的特定垂直水平处的纳米结构(例如，54C)的高度大于第二器件区域300中的相同垂直水平处的纳米结构(例如，54C)的高度。这里，短语“相同垂直水平”用于描述两个纳米结构(例如，54C)距衬底的垂直距离相同但在不同的器件区域(例如，200、300)中，其中垂直距离在纳米结构的水平中心轴与衬底的主上表面之间。在一些实施例中，第一器件区域200和第二器件区域300中(例如，在相同垂直水平处)的纳米结构54的高度之间的差在约0nm和约6nm之间。在一些实施例中，第一器件区域200和第二器件区域300中(例如，在相同垂直水平处)的界面层120A和120B的厚度之间的差在约0埃和约30埃之间。在氧化工艺对第一器件区域200中的界面层120没有影响的一些实施例中，第一器件区域200中的所有纳米结构54具有相同的高度T，该高度T大于第二器件区域300中的纳米结构54的高度(例如，T>T3>T2>T1)，并且第一器件区域200中的所有纳米结构54周围的界面层120A的厚度具有相同的值，该值小于第二器件区域300中的所有纳米结构54周围的界面层120B的最小厚度。在一些实施例中，第一器件区域200中的纳米结构54的片状高度间隙小于第二器件区域300中的纳米结构54的片状高度间隙。在一些实施例中，第一器件区域200中的纳米结构54的片状高度间隙与第二器件区域300中的纳米结构54的片状高度间隙之间的差在约0nm和约10nm之间。
在一些实施例中，第一器件区域200和第二器件区域300中的栅极电介质层122(例如，沿着栅极间隔件108的侧壁并且沿着纳米结构54)的厚度基本相同，厚度之间的差在约0埃和约5埃之间。在一些实施例中，第一器件区域200和第二器件区域300中的面对凹槽103的栅极间隔件108的侧壁的组成(例如，氮和氧的原子百分比)不同，这可能是由于在氧化工艺期间到达栅极间隔件108的氧化剂的量不同(例如，由于使用的硬掩模层的数量不同)而导致的。例如，氧化工艺可以将栅极间隔件108的组成从富含氮化物的组成改变为富含氧的组成。作为结果，在氧化工艺之后，第一器件区域200中的栅极间隔件108可以具有比第二器件区域300中的栅极间隔件108更高的氮原子百分比和更低的氧原子百分比，因为在氧化工艺中，第一器件区域200被较厚的硬掩模层(例如，128和126)屏蔽。另外，在去除硬掩模层的后续蚀刻工艺中，第二器件区域300中的栅极间隔件108(其具有较高的氧原子浓度)可以比第一器件区域200中的栅极间隔件108更容易被损坏(例如，被蚀刻)，并且因此，在NSFET器件100的最终产品中，第一器件区域200中的栅极间隔件108的厚度可以大于第二器件区域300中的栅极间隔件108的厚度。
除了针对第一器件区域200和第二器件区域300使用不同数量的硬掩模层(例如，126、128)以实现界面层120(例如，120A、120B)(例如，栅极氧化物层)的不同厚度之外，用于调制(例如，改变)界面层120的厚度的其他方法也是可能的。作为示例，可以在第一器件区域200和第二器件区域300中将种子层124形成为具有不同的厚度。种子层124可以用作另一个硬掩模层，以影响界面层120的厚度。例如，种子层124可以有助于控制界面层120的顶部部分120T的厚度。种子层124还可以增加界面层120在不同垂直水平处的厚度均匀性。为了实现不同厚度的种子层124，可以使用第一经图案化的掩模层(例如，经图案化的光致抗蚀剂层)来覆盖第一器件区域200，同时在第二器件区域300中将种子层124形成为第一厚度。接下来，去除第一经图案化的掩模层，并且可以形成第二经图案化的掩模层以覆盖第二器件区域300，同时在第一器件区域200中将种子层124形成为第二厚度。用于实现种子层124的不同厚度的其他方法是可能的，并且完全旨在包括在本公开的范围内。作为实现界面层120的不同厚度的另一示例，还可以调整氧化工艺的参数(例如，等离子体工艺的温度、流速、或RF功率)，来实现在不同器件区域(例如，200和300)中的界面层120A/120B的不同厚度。通过允许不同器件区域(例如，200、300)具有栅极氧化物120的不同厚度，可以调整不同器件区域的泄漏电流和功耗以实现不同的性能目标，因此允许NSFET器件100的设计中的改进的性能和多功能性。
接下来，在图18A和图18B中，栅极电极130沉积在栅极电介质层122之上和周围，并且填充间隙53和凹槽103的剩余部分。栅极电极130可以包括含金属材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、其组合、或其多层。例如，虽然示出了单层栅极电极130，但是栅极电极130可以包括任意数量的衬里层(例如，阻挡层)、任意数量的功函数调整层、和填充材料。在形成栅极电极130之后，可以执行诸如CMP之类的平坦化工艺来去除栅极电介质层122和栅极电极130的多余部分，这些多余部分在第一ILD 114的顶表面之上。栅极电极130的剩余部分、栅极电介质层122的剩余部分、和界面层120因此形成所得NSFET器件100的替换栅极。每个栅极电极130以及相应的界面层120和栅极电介质层122可以被统称为栅极堆叠、替换栅极结构、或金属栅极结构。每个栅极堆叠在相应的纳米结构54之上和周围延伸。
如本领域普通技术人员容易理解的，可以执行附加处理以完成NSFET器件100的制造，因此细节在这里不再重复。例如，可以在第一ILD 114之上沉积第二ILD。此外，栅极接触件和源极/漏极接触件可以形成为穿过第二ILD和/或第一ILD 114，以分别电耦合到栅极电极130和源极/漏极区域112。
图19A和图19B是根据实施例的在某些制造阶段处的纳米结构场效应晶体管(NSFET)器件100A的横截面视图。NSFET器件100A可以通过与NSFET器件100类似的处理步骤来形成，但栅极电介质层122是在氧化工艺之后并且在去除硬掩模层(例如，126、128)和种子层124之后形成的。图19A和图19B示出了在氧化工艺129期间的NSFET器件100A的横截面视图。氧化工艺与用于NSFET器件100的氧化工艺相同或相似，因此细节不再重复。注意，在图19A和图19B的处理期间尚未形成栅极电介质层122。
具体地，为了形成NSFET器件100A，执行图2、图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B中的处理步骤。跳过图11A和图11B中的处理(栅极电介质层122的形成)。接下来，执行图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B中的处理步骤，但没有形成栅极电介质层122。接下来，执行图19A和图19B的氧化工艺。接下来，去除硬掩模层(例如，128、126)和种子层124以暴露界面层120，并且在暴露的界面层120上沿着栅极间隔件108的侧壁并且沿着第一ILD 114的上表面形成栅极电介质层122，如图17A和图17B所示。接下来，如图18A和图18B所示，形成栅极电极130。
所公开的实施例的变体是可能的，并且完全旨在被包括在本公开的范围内。例如，对于NSFET器件100和100A，第二硬掩模层128是可选的，并且可以被省略。此外，种子层124是可选的，并且可以被省略。作为另一示例，取决于所形成的器件的类型(例如，n型或p型器件)，可以去除第二半导体材料54，并且可以保留第一半导体材料52以形成纳米结构，该纳米结构用作所形成的NSFET器件的沟道区域。在保留第一半导体材料52以形成纳米结构的实施例中，在去除第二半导体材料54之前，在第二半导体材料54的侧壁凹槽中形成内部间隔件，如本领域普通技术人员容易理解的那样。
图20示出了根据一些实施例的制造半导体器件的方法的流程图。应该理解，图20所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新布置、或重复如图20所示的各个步骤。
参考图20，在框1010处，在第一鳍之上形成第一纳米结构，并且在第二鳍之上形成第二纳米结构，其中第一鳍和第二鳍突出高于衬底，其中第一纳米结构和第二纳米结构包括第一半导体材料并且平行于衬底的主上表面延伸。在框1020处，在第一纳米结构周围并且在第二纳米结构周围形成界面电介质材料。在框1030处，在第一鳍之上但不在第二鳍之上形成第一硬掩模层，其中第一硬掩模层覆盖第一纳米结构周围的界面电介质材料，其中在第二纳米结构周围的界面电介质材料被第一硬掩模层暴露。在框1040处，在形成第一硬掩模层之后，执行氧化工艺，其中在氧化工艺之后，在第二纳米结构周围的界面电介质材料的厚度增加。在框1050处，在执行氧化工艺之后，去除第一硬掩模层。
实施例可以实现优点。所公开的实施例允许半导体器件的不同器件区域中的栅极氧化物具有不同的厚度。这允许具有不同性能目标(例如，泄漏电流和功耗)的器件形成在同一半导体器件的不同器件区域中。所公开的实施例提供各种方式来调制不同器件区域中的栅极氧化物厚度，例如通过改变硬掩模层的数量，形成或不形成种子层124，以及调整氧化工艺条件。形成种子层124的优点包括：调整纳米结构54的上表面处的栅极氧化物的厚度的能力，以及栅极氧化物在不同垂直水平处的改进的厚度均匀性。
在实施例中，一种形成半导体器件的方法，包括：在半导体器件的第一器件区域中，在第一鳍之上形成第一纳米结构，第一鳍突出高于衬底；在半导体器件的第二器件区域中，在第二鳍之上形成第二纳米结构，第二鳍突出高于衬底，其中，第一纳米结构和第二纳米结构包括半导体材料并且平行于衬底的主上表面延伸；在第一纳米结构周围并且在第二纳米结构周围形成电介质材料；在第一器件区域中在第一纳米结构周围并且在第二器件区域中在第二纳米结构周围形成第一硬掩模层；在形成第一硬掩模层之后，从第二器件区域去除第一硬掩模层；以及在从第二器件区域去除第一硬掩模层之后，通过执行氧化工艺来增加在第二纳米结构周围的电介质材料的第一厚度。在实施例中，在第一纳米结构周围的电介质材料的第二厚度在氧化工艺之前和之后保持不变，或者与在第二纳米结构周围的电介质材料的第一厚度相比被氧化工艺增加得较少。在实施例中，电介质材料是半导体材料的氧化物。在实施例中，氧化工艺将第二纳米结构的外部部分转换为电介质材料，其中，第一硬掩模层屏蔽第一纳米结构以免受氧化工艺的影响。在实施例中，执行氧化工艺包括：将第一纳米结构和第二纳米结构浸泡在包含臭氧的气体源中。在实施例中，氧化工艺是等离子体工艺。在实施例中，执行氧化工艺包括：将气体源点燃为等离子体，其中，该气体源包括氧气、一氧化二氮气体、一氧化二氮气体和氮气的混合物、氧气和氮气的混合物、氧气和惰性气体的混合物、或一氧化二氮气体和惰性气体的混合物；以及用等离子体处理第一纳米结构和第二纳米结构。在实施例中，该方法还包括：在形成第一硬掩模层之前，在电介质材料上形成高k栅极电介质材料。在实施例中，该方法还包括：在形成高k栅极电介质材料之后并且在形成第一硬掩模层之前，在高k栅极电介质材料上形成种子层。在实施例中，该方法还包括：在从第二器件区域去除第一硬掩模层之后并且在增加电介质材料的第一厚度之前，在第一器件区域中在第一硬掩模层上并且在第二器件区域中在第二纳米结构周围形成第二硬掩模层。在实施例中，该方法还包括：在增加电介质材料的第一厚度之后，从第一器件区域去除第一硬掩模层；以及在第一纳米结构周围并且在第二纳米结构周围形成栅极电极。在实施例中，该方法还包括：在从第一器件区域去除第一硬掩模层之后并且在形成栅极电极之前，在第一纳米结构周围并且在第二纳米结构周围形成高k栅极电介质材料。
在实施例中，一种形成半导体器件的方法，包括：在第一鳍之上形成第一纳米结构，并且在第二鳍之上形成第二纳米结构，其中，第一鳍和第二鳍突出高于衬底，其中，第一纳米结构和第二纳米结构包括第一半导体材料并且平行于衬底的主上表面延伸；在第一纳米结构周围并且在第二纳米结构周围形成界面电介质材料；在第一鳍之上但不在第二鳍之上形成第一硬掩模层，其中，第一硬掩模层覆盖第一纳米结构周围的界面电介质材料，其中，在第二纳米结构周围的界面电介质材料被第一硬掩模层暴露；在形成第一硬掩模层之后，执行氧化工艺，其中，在氧化工艺之后，在第二纳米结构周围的界面电介质材料的厚度增加；以及在执行氧化工艺之后，去除第一硬掩模层。在实施例中，该方法还包括：在去除第一硬掩模层之后，在第一纳米结构周围并且在第二纳米结构周围形成栅极电极。在实施例中，界面电介质材料是第一半导体材料的氧化物，其中，氧化工艺将第二纳米结构的外部部分转换为第一半导体材料的氧化物。在实施例中，执行氧化工艺包括：将第一纳米结构和第二纳米结构浸泡在含氧气体源中。在实施例中，执行氧化工艺包括：使用含氧气体源的等离子体来处理第一纳米结构和第二纳米结构。
在实施例中，一种半导体器件，包括：第一鳍和第二鳍，突出高于衬底；第一纳米结构和第二纳米结构，分别在第一鳍和第二鳍之上，其中，第一纳米结构和第二纳米结构包括第一半导体材料并且平行于衬底的主上表面延伸；第一界面电介质层和第二界面电介质层，该第一界面电介质层在第一纳米结构周围并且该第二界面电介质层在第二纳米结构周围，其中，在第二纳米结构周围的第二界面电介质层比在第一纳米结构周围的第一界面电介质层更厚；栅极电介质层，在第一纳米结构周围的第一界面电介质层上并且在第二纳米结构周围的第二界面电介质层上；栅极电极，在第一纳米结构周围并且在第二纳米结构周围。在实施例中，第一界面电介质层和第二界面电介质层包括第一半导体材料的氧化物。在实施例中，第一纳米结构中的个体第一纳米结构具有在个体第一纳米结构的远离衬底的上表面与个体第一纳米结构的面对衬底的下表面之间测量的第一高度，并且第二纳米结构中的个体第二纳米结构具有在个体第二纳米结构的远离衬底的上表面与个体第二纳米结构的面对衬底的下表面之间测量的第二高度，其中，第一高度大于第二高度，其中，个体第一纳米结构和个体第二纳米结构离衬底的垂直距离相同。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件的方法，所述方法包括：在所述半导体器件的第一器件区域中，在第一鳍之上形成第一纳米结构，所述第一鳍突出高于衬底；在所述半导体器件的第二器件区域中，在第二鳍之上形成第二纳米结构，所述第二鳍突出高于衬底，其中，所述第一纳米结构和所述第二纳米结构包括半导体材料并且平行于所述衬底的主上表面延伸；在所述第一纳米结构周围并且在所述第二纳米结构周围形成电介质材料；在所述第一器件区域中在所述第一纳米结构周围并且在所述第二器件区域中在所述第二纳米结构周围形成第一硬掩模层；在形成所述第一硬掩模层之后，从所述第二器件区域去除所述第一硬掩模层；以及在从所述第二器件区域去除所述第一硬掩模层之后，通过执行氧化工艺来增加在所述第二纳米结构周围的电介质材料的第一厚度。
示例2是示例1所述的方法，其中，在所述第一纳米结构周围的电介质材料的第二厚度在所述氧化工艺之前和之后保持不变，或者与在所述第二纳米结构周围的电介质材料的第一厚度相比被所述氧化工艺增加得较少。
示例3是示例1所述的方法，其中，所述电介质材料是所述半导体材料的氧化物。
示例4是示例3所述的方法，其中，所述氧化工艺将所述第二纳米结构的外部部分转换为所述电介质材料，其中，所述第一硬掩模层屏蔽所述第一纳米结构以免受所述氧化工艺的影响。
示例5是示例3所述的方法，其中，执行所述氧化工艺包括：将所述第一纳米结构和所述第二纳米结构浸泡在包括臭氧的气体源中。
示例6是示例3所述的方法，其中，所述氧化工艺是等离子体工艺。
示例7是示例6所述的方法，其中，执行所述氧化工艺包括：将气体源点燃为等离子体，其中，所述气体源包括氧气、一氧化二氮气体、一氧化二氮气体和氮气的混合物、氧气和氮气的混合物、氧气和惰性气体的混合物、或一氧化二氮气体和惰性气体的混合物；以及用所述等离子体处理所述第一纳米结构和所述第二纳米结构。
示例8是示例1所述的方法，还包括：在形成所述第一硬掩模层之前，在所述电介质材料上形成高k栅极电介质材料。
示例9是示例8所述的方法，还包括：在形成所述高k栅极电介质材料之后并且在形成所述第一硬掩模层之前，在所述高k栅极电介质材料上形成种子层。
示例10是示例1所述的方法，还包括：在从所述第二器件区域去除所述第一硬掩模层之后并且在增加所述电介质材料的第一厚度之前，在所述第一器件区域中在所述第一硬掩模层上并且在所述第二器件区域中在所述第二纳米结构周围形成第二硬掩模层。
示例11是示例1所述的方法，还包括：在增加所述电介质材料的第一厚度之后，从所述第一器件区域去除所述第一硬掩模层；以及在所述第一纳米结构周围并且在所述第二纳米结构周围形成栅极电极。
示例12是示例11所述的方法，还包括：在从所述第一器件区域去除所述第一硬掩模层之后并且在形成所述栅极电极之前，在所述第一纳米结构周围并且在所述第二纳米结构周围形成高k栅极电介质材料。
示例13是一种形成半导体器件的方法，所述方法包括：在第一鳍之上形成第一纳米结构，并且在第二鳍之上形成第二纳米结构，其中，所述第一鳍和所述第二鳍突出高于衬底，其中，所述第一纳米结构和所述第二纳米结构包括第一半导体材料并且平行于所述衬底的主上表面延伸；在所述第一纳米结构周围并且在所述第二纳米结构周围形成界面电介质材料；在所述第一鳍之上但不在所述第二鳍之上形成第一硬掩模层，其中，所述第一硬掩模层覆盖所述第一纳米结构周围的界面电介质材料，其中，在所述第二纳米结构周围的界面电介质材料被所述第一硬掩模层暴露；在形成所述第一硬掩模层之后，执行氧化工艺，其中，在所述氧化工艺之后，在所述第二纳米结构周围的界面电介质材料的厚度增加；以及在执行所述氧化工艺之后，去除所述第一硬掩模层。
示例14是示例13所述的方法，还包括：在去除所述第一硬掩模层之后，在所述第一纳米结构周围并且在所述第二纳米结构周围形成栅极电极。
示例15是示例13所述的方法，其中，所述界面电介质材料是所述第一半导体材料的氧化物，其中，所述氧化工艺将所述第二纳米结构的外部部分转换为所述第一半导体材料的氧化物。
示例16是示例15所述的方法，其中，执行所述氧化工艺包括：将所述第一纳米结构和所述第二纳米结构浸泡在含氧气体源中。
示例17是示例13所述的方法，其中，执行所述氧化工艺包括：使用含氧气体源的等离子体来处理所述第一纳米结构和所述第二纳米结构。
示例18是一种半导体器件，包括：第一鳍和第二鳍，突出高于衬底；第一纳米结构和第二纳米结构，分别在所述第一鳍和所述第二鳍之上，其中，所述第一纳米结构和所述第二纳米结构包括第一半导体材料并且平行于所述衬底的主上表面延伸；第一界面电介质层和第二界面电介质层，所述第一界面电介质层在所述第一纳米结构周围并且所述第二界面电介质层在所述第二纳米结构周围，其中，在所述第二纳米结构周围的所述第二界面电介质层比在所述第一纳米结构周围的所述第一界面电介质层更厚；栅极电介质层，在所述第一纳米结构周围的所述第一界面电介质层上并且在所述第二纳米结构周围的所述第二界面电介质层上；以及栅极电极，在所述第一纳米结构周围并且在所述第二纳米结构周围。
示例19是示例18所述的半导体器件，其中，所述第一界面电介质层和所述第二界面电介质层包括所述第一半导体材料的氧化物。
示例20是示例18所述的半导体器件，其中，所述第一纳米结构中的个体第一纳米结构具有在所述个体第一纳米结构的远离所述衬底的上表面与所述个体第一纳米结构的面对所述衬底的下表面之间测量的第一高度，并且所述第二纳米结构中的个体第二纳米结构具有在所述个体第二纳米结构的远离所述衬底的上表面与所述个体第二纳米结构的面对所述衬底的下表面之间测量的第二高度，其中，所述第一高度大于所述第二高度，其中，所述个体第一纳米结构和所述个体第二纳米结构离所述衬底的垂直距离相同。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在所述半导体器件的第一器件区域中，在第一鳍之上形成第一纳米结构，所述第一鳍突出高于衬底；
在所述半导体器件的第二器件区域中，在第二鳍之上形成第二纳米结构，所述第二鳍突出高于衬底，其中，所述第一纳米结构和所述第二纳米结构包括半导体材料并且平行于所述衬底的主上表面延伸；
在所述第一纳米结构周围并且在所述第二纳米结构周围形成电介质材料；
在所述第一器件区域中在所述第一纳米结构周围并且在所述第二器件区域中在所述第二纳米结构周围形成第一硬掩模层；
在形成所述第一硬掩模层之后，从所述第二器件区域去除所述第一硬掩模层；以及
在从所述第二器件区域去除所述第一硬掩模层之后，通过执行氧化工艺来增加在所述第二纳米结构周围的电介质材料的第一厚度。
2.根据权利要求1所述的方法，其中，在所述第一纳米结构周围的电介质材料的第二厚度在所述氧化工艺之前和之后保持不变，或者与在所述第二纳米结构周围的电介质材料的第一厚度相比被所述氧化工艺增加得较少。
3.根据权利要求1所述的方法，其中，所述电介质材料是所述半导体材料的氧化物。
4.根据权利要求3所述的方法，其中，所述氧化工艺将所述第二纳米结构的外部部分转换为所述电介质材料，其中，所述第一硬掩模层屏蔽所述第一纳米结构以免受所述氧化工艺的影响。
5.根据权利要求3所述的方法，其中，执行所述氧化工艺包括：将所述第一纳米结构和所述第二纳米结构浸泡在包括臭氧的气体源中。
6.根据权利要求3所述的方法，其中，所述氧化工艺是等离子体工艺。
7.根据权利要求6所述的方法，其中，执行所述氧化工艺包括：
将气体源点燃为等离子体，其中，所述气体源包括氧气、一氧化二氮气体、一氧化二氮气体和氮气的混合物、氧气和氮气的混合物、氧气和惰性气体的混合物、或一氧化二氮气体和惰性气体的混合物；以及
用所述等离子体处理所述第一纳米结构和所述第二纳米结构。
8.根据权利要求1所述的方法，还包括：在形成所述第一硬掩模层之前，在所述电介质材料上形成高k栅极电介质材料。
9.一种形成半导体器件的方法，所述方法包括：
在第一鳍之上形成第一纳米结构，并且在第二鳍之上形成第二纳米结构，其中，所述第一鳍和所述第二鳍突出高于衬底，其中，所述第一纳米结构和所述第二纳米结构包括第一半导体材料并且平行于所述衬底的主上表面延伸；
在所述第一纳米结构周围并且在所述第二纳米结构周围形成界面电介质材料；
在所述第一鳍之上但不在所述第二鳍之上形成第一硬掩模层，其中，所述第一硬掩模层覆盖所述第一纳米结构周围的界面电介质材料，其中，在所述第二纳米结构周围的界面电介质材料被所述第一硬掩模层暴露；
在形成所述第一硬掩模层之后，执行氧化工艺，其中，在所述氧化工艺之后，在所述第二纳米结构周围的界面电介质材料的厚度增加；以及
在执行所述氧化工艺之后，去除所述第一硬掩模层。
10.一种半导体器件，包括：
第一鳍和第二鳍，突出高于衬底；
第一纳米结构和第二纳米结构，分别在所述第一鳍和所述第二鳍之上，其中，所述第一纳米结构和所述第二纳米结构包括第一半导体材料并且平行于所述衬底的主上表面延伸；
第一界面电介质层和第二界面电介质层，所述第一界面电介质层在所述第一纳米结构周围并且所述第二界面电介质层在所述第二纳米结构周围，其中，在所述第二纳米结构周围的所述第二界面电介质层比在所述第一纳米结构周围的所述第一界面电介质层更厚；
栅极电介质层，在所述第一纳米结构周围的所述第一界面电介质层上并且在所述第二纳米结构周围的所述第二界面电介质层上；以及
栅极电极，在所述第一纳米结构周围并且在所述第二纳米结构周围。
CN202110326123.4A 2020-09-15 2021-03-26 纳米结构场效应晶体管器件及其形成方法 Pending CN113889435A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063078453P 2020-09-15 2020-09-15
US63/078,453 2020-09-15
US17/147,134 2021-01-12
US17/147,134 US11791216B2 (en) 2020-09-15 2021-01-12 Nanostructure field-effect transistor device and method of forming

Publications (1)

Publication Number Publication Date
CN113889435A true CN113889435A (zh) 2022-01-04

Family

ID=79013147

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110326123.4A Pending CN113889435A (zh) 2020-09-15 2021-03-26 纳米结构场效应晶体管器件及其形成方法

Country Status (5)

Country Link
US (2) US11791216B2 (zh)
KR (1) KR102527504B1 (zh)
CN (1) CN113889435A (zh)
DE (1) DE102021100838A1 (zh)
TW (1) TWI802866B (zh)

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080070367A1 (en) 2006-09-14 2008-03-20 Sangwoo Pae Methods to create dual-gate dielectrics in transistors using high-K dielectric
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9035277B2 (en) * 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9764950B2 (en) 2013-08-16 2017-09-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns
US9224833B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US9653563B2 (en) 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
KR102618607B1 (ko) 2016-09-06 2023-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10297508B2 (en) 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102341721B1 (ko) 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
KR102316293B1 (ko) 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US10847424B2 (en) * 2018-06-22 2020-11-24 Tokyo Electron Limited Method for forming a nanowire device
US10490559B1 (en) * 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
KR20200005419A (ko) 2018-07-06 2020-01-15 삼성전자주식회사 반도체 장치
US11063065B2 (en) 2018-07-06 2021-07-13 Samsung Electronics Co., Ltd. Semiconductor device having a negative capacitance using ferroelectrical material
KR102537527B1 (ko) 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
US11335604B2 (en) 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11101360B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10832960B2 (en) * 2019-02-07 2020-11-10 International Business Machines Corporation Quadruple gate dielectric for gate-all-around transistors
US10763177B1 (en) 2019-03-01 2020-09-01 International Business Machines Corporation I/O device for gate-all-around transistors
US20210184001A1 (en) * 2019-12-13 2021-06-17 Intel Corporation Nanoribbon thick gate devices with differential ribbon spacing and width for soc applications

Also Published As

Publication number Publication date
TW202230451A (zh) 2022-08-01
US20230369124A1 (en) 2023-11-16
KR102527504B1 (ko) 2023-04-28
TWI802866B (zh) 2023-05-21
DE102021100838A1 (de) 2022-03-17
US20220084889A1 (en) 2022-03-17
KR20220036316A (ko) 2022-03-22
US11791216B2 (en) 2023-10-17

Similar Documents

Publication Publication Date Title
US11043561B2 (en) Multi-gate device and method of fabrication thereof
CN113410236A (zh) 铁电随机访问存储器器件和方法
TWI794900B (zh) 形成半導體裝置的方法
TWI828962B (zh) 半導體裝置及其形成方法
US20230326990A1 (en) Multi-Channel Devices and Methods of Manufacture
TWI762265B (zh) 半導體裝置與其製造方法
KR20220103586A (ko) 반도체 디바이스 및 방법
TW202139272A (zh) 半導體裝置的形成方法
CN113192889A (zh) 半导体器件及方法
US11923414B2 (en) Semiconductor device and method
US11935937B2 (en) Nanosheet field-effect transistor device and method of forming
TWI792307B (zh) 半導體結構與其裝置及半導體裝置的形成方法
TWI793502B (zh) 半導體元件的形成方法
KR102527504B1 (ko) 나노구조물 전계 효과 트랜지스터 디바이스 및 형성 방법
CN112864095A (zh) 半导体器件和方法
CN113451209A (zh) 半导体器件和方法
US20220336584A1 (en) Nanosheet field-effect transistor device and method of forming
US20240014279A1 (en) Semiconductor device and formation method thereof
US20230040843A1 (en) Nanostructure field-effect transistor device and method of forming
US20230163191A1 (en) Semiconductor Device and Method of Forming the Same
KR102623749B1 (ko) 갭충전 구조물 및 그 제조 방법
US20230178601A1 (en) Semiconductor Device Having Doped Gate Dielectric Layer and Method for Forming the Same
US20230047598A1 (en) Semiconductor devices and methods of manufacture
KR20220127117A (ko) 반도체 디바이스 및 방법
KR20220044101A (ko) 증가된 코너 두께를 가진 나노구조 트랜지스터의 게이트 산화물

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination