KR102527504B1 - 나노구조물 전계 효과 트랜지스터 디바이스 및 형성 방법 - Google Patents

나노구조물 전계 효과 트랜지스터 디바이스 및 형성 방법 Download PDF

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Abstract

반도체 디바이스를 형성하는 방법은, 반도체 디바이스의 제1 디바이스 영역에서, 기판 위로 돌출하는 제1 핀 위에 제1 나노구조물을 형성하는 단계; 반도체 디바이스의 제2 디바이스 영역에서, 기판 위로 돌출하는 제2 핀 위에 제2 나노구조물을 형성하는 단계 - 제1 나노구조물 및 제2 나노구조물은 반도체 물질을 포함하고 기판의 상부 표면에 평행하게 연장됨 -; 제1 나노구조물 및 제2 나노구조물 주위에 유전체 물질을 형성하는 단계; 제1 나노구조물 주위의 제1 디바이스 영역에 그리고 제2 나노구조물 주위의 제2 디바이스 영역에 제1 하드 마스크층을 형성하는 단계; 제1 하드 마스크층을 형성한 후 제2 디바이스 영역으로부터 제1 하드 마스크층을 제거하는 단계; 및 제1 하드 마스크층을 제거하는 단계 후에, 산화 프로세스를 수행하여 제2 나노구조물 주위의 유전체 물질의 제1 두께를 증가시키는 단계를 포함한다.

Description

나노구조물 전계 효과 트랜지스터 디바이스 및 형성 방법{NANOSTRUCTURE FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING}
우선권 주장 및 교차 참조
본 출원은 2020년 9월 15일에 출원되고 발명의 명칭이 "나노시트 디바이스 상의 다중 게이트 산화물 제조 방법(Method of Multiple Gate Oxide Fabrication on Nanosheet Device)"인 미국 특허 가출원 제63/078,453호의 이익을 주장하며, 이 가출원은 참조에 의해 본 명세서에 통합된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성층, 및 반도체층을 순차적으로 퇴적(deposit)시키고, 이것들 상에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질층들을 패너닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다. 하지만, 최소 피처 크기가 줄어듦에 따라, 해결되어야 할 추가적인 문제가 발생한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 나노구조물 전계 효과 트랜지스터(nanostructure field-effect transistor; NSFET) 디바이스의 예를 도시한다.
도 2, 3a, 3b, 4a, 4b, 5a-5c, 6a-6c, 7a-7c, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a 및 18b는 실시예에 따른 다양한 제조 단계에서 나노구조물 전계 효과 트랜지스터 디바이스의 단면도이다.
도 19a 및 19b는 실시예에 따른, 제조 단계에서의 나노구조물 전계 효과 트랜지스터 디바이스의 단면도이다.
도 20은 일부 실시예에서 반도체 디바이스를 형성하는 방법의 흐름도이다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
일부 실시예들에 따라, 반도체 디바이스를 형성하는 방법은, 반도체 디바이스의 제1 디바이스 영역에서, 제1 핀 위에 제1 나노구조물(예를 들어, 나노시트 또는 나노와이어)을 형성하는 단계 - 제1 핀은 기판 위로 돌출됨 -; 반도체 디바이스의 제2 디바이스 영역에서, 제2 핀 위에 제2 나노구조물을 형성하는 단계를 포함하고, 제2 핀은 기판 위에 돌출되고, 제1 나노구조물 및 제2 나노구조물은 제1 반도체 물질을 포함하고 기판의 주 상부 표면(major upper surface)에 평행하게 연장된다. 방법은, 제1 나노구조물 주위에 그리고 제2 나노구조물 주위에 계면층(예를 들어, 게이트 산화물층)을 형성하는 단계; 패터닝된 하드 마스크층을 제1 디바이스 영역에 형성하지만 제2 디바이스 영역에는 형성하지 않는 단계; 및 제2 디바이스 영역에서 계면층의 제1 두께를 증가시키기 위해 산화 프로세스를 수행하는 단계를 더 포함한다. 산화 프로세스로부터 제1 디바이스 영역을 차폐하는 패터닝된 하드 마스크층으로 인해, 제1 디바이스 영역의 계면층의 제2 두께는 산화 프로세스에 의해 변하지 않고 유지되거나 제2 디바이스 영역 내의 계면층의 제1 두께보다 적은 양만큼 증가된다. 개시된 실시예는 누설 전류 및 전력 소비와 같은 상이한 성능 목표를 달성하기 위해 상이한 두께를 갖는 게이트 산화물층이 상이한 디바이스 영역(예를 들어, 논리 디바이스 영역 및 I/O 디바이스 영역)에 형성될 수 있게 한다.
도 1은 일부 실시예에 따른 나노구조물 전계 효과 트랜지스터(nanostructure field-effect transistor; NSFET) 디바이스의 예를 도시한다. NSFET 디바이스는 기판(50) 위에 돌출된 반도체 핀 구조물(핀 구조물이라고도 함)을 포함하며, 여기서 각각의 반도체 핀 구조물은 반도체 핀(90)(핀이라고도 함) 및 반도체 핀(90) 위에 놓인 나노구조물(54)을 포함한다. 핀 구조물 위에 게이트 전극(130)(예를 들어, 금속 게이트)이 배치되고, 소스/드레인 영역(112)이 게이트 전극(130)의 양측에 형성된다. 나노구조물(54)은 반도체 핀(90) 위에 그리고 소스/드레인 영역(112) 사이에 배치된다. 분리 영역(96)은 핀 구조물의 양측에 형성된다. 게이트 유전체층(122)은 나노구조물(54) 주위에 형성된다. 게이트 전극(130)은 게이트 유전체층(122) 위에와 그 주위에 있다.
또한, 도 1은 이후의 도면에 사용되는 참조 단면을 나타낸다. 단면 A-A는 게이트 전극(130)의 종축을 따라서 그리고 예를 들어, NSFET 디바이스의 소스/드레인 영역들(112) 사이의 전류 흐름 방향에 수직인 방향으로 있다. 단면 B-B는 단면 A-A에 수직이고 반도체 핀(90)의 종축을 따라서 그리고 예를 들면, NSFET 디바이스의 소스/드레인 영역들(112) 사이의 전류 흐름 방향으로 있다. 단면 C-C는 단면 B-B와 평행하며 두 개의 이웃하는 핀 구조물들 사이에 있다. 단면 D-D는 단면 A-A와 평행하며 NSFET 디바이스의 소스/드레인 영역(112)을 관통해 연장된다. 후속 도면은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2, 3a, 3b, 4a, 4b, 5a-5c, 6a-6c, 7a-7c, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a 및 18b는 실시예에 따른 다양한 제조 단계에서 나노구조물 전계 효과 트랜지스터 디바이스(NSFET)(100)의 단면도이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 즉, 일반적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함한다.
다층 스택(64)이 기판(50) 상에 형성된다. 다층 스택(64)은 제1 반도체 물질(52) 및 제2 반도체 물질(54)의 교번 층을 포함한다. 도 2에서, 제1 반도체 물질(52)에 의해 형성된 층은 52A, 52B 및 52C로 라벨 표기되고, 제2 반도체 물질(54)에 의해 형성된 층은 54A, 54B 및 54C로 라벨 표기된다. 도 2에 도시된 제1 및 제2 반도체 물질에 의해 형성된 층의 수는 단지 비제한적인 예일 뿐이다. 다른 개수의 층도 가능하며 본 개시 내용의 범위 내에 완전히 포함되도록 의도된다.
일부 실시예에서, 제1 반도체 물질(52)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위임)과 같은 p형 FET의 채널 영역을 형성하는데 적절한 에피택셜 물질이며, 제2 반도체 물질(54)은 실리콘과 같은 n형 FET의 채널 영역을 형성하는데 적절한 에피택셜 물질이다. 다층 스택(64)(에피택셜 물질 스택으로도 지칭될 수 있음)은 후속 프로세싱에서 NSFET의 채널 영역을 형성하도록 패터닝될 것이다. 특히, 다층 스택(64)은 수평 나노구조물(예를 들어, 나노시트 또는 나노와이어)를 형성하기 위해 패터닝되고 에칭될 것이며, 생성되는 NSFET의 채널 영역은 다수의 수평 나노구조물을 포함한다.
다층 스택(64)은 성장 챔버에서 수행될 수 있는 에피택셜 성장 프로세스에 의해 형성될 수 있다. 에피택셜 성장 프로세스 동안, 일부 실시예에서, 성장 챔버는 제1 반도체 물질(52)을 선택적으로 성장시키기 위한 제1 세트의 전구체에 노출되고, 이어서 제2 반도체 물질(54)을 선택적으로 성장시키기 위한 제2 세트의 전구체에 주기적으로 노출된다. 제1 전구체 세트는 제1 반도체 물질(예를 들어, 실리콘 게르마늄)에 대한 전구체를 포함하고, 제2 전구체 세트는 제2 반도체 물질(예를 들어, 실리콘)에 대한 전구체를 포함한다. 일부 실시예에서, 제1 세트의 전구체는 실리콘 전구체(예를 들어, 실란) 및 게르마늄 전구체(예를 들어, 저메인)를 포함하고, 제2 세트의 전구체는 실리콘 전구체를 포함하지만 게르마늄 전구체는 생략한다. 따라서 에피택셜 성장 프로세스는 성장 챔버로의 실리콘 전구체의 흐름을 연속적으로 가능하게 한 다음 주기적으로: (1) 제1 반도체 물질(52)을 성장시킬 때 성장 챔버로의 게르마늄 전구체의 흐름을 가능하게(enabling) 하는 것; 및 (2) 제2 반도체 물질(54)을 성장시킬 때 성장 챔버로의 게르마늄 전구체의 흐름을 불가능하게(disabling) 하는 것을 포함한다. 주기적 노광은 목표량의 층이 형성될 때까지 반복될 수 있다.
도 2에 도시된 바와 같이, 기판(50)은 NSFET 디바이스(100)의 제1 디바이스 영역(200)에 제1 부분을 갖고, NSFET 디바이스(100)의 제2 디바이스 영역(300)에 제2 부분을 갖는다. 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)에 형성된 반도체 디바이스(예를 들어, 트랜지스터)는 동일한 유형(예를 들어, p형 디바이스 또는 n형 디바이스)이지만, 일부 실시예에서, 상이한 성능 사양을 달성하기 위해 트랜지스터의 게이트 산화물에 대해 상이한 두께를 가진다. 예를 들어, 제1 디바이스 영역(200)은 논리 디바이스 영역이고, 제2 디바이스 영역(300)은 입출력(I/O) 디바이스 영역일 수 있으며, I/O 디바이스 영역에 형성된 디바이스(예를 들어, 트랜지스터)는 논리 디바이스 영역에 형성된 디바이스보다 더 두꺼운 게이트 산화물(120)(예를 들어, 도 17b 참조) 및 더 낮은 누설 전류를 갖는다. 또 다른 예로, 제1 디바이스 영역(200)과 제2 디바이스 영역(300)은 모두 논리 디바이스를 형성하는 데 사용되지만, 제2 디바이스 영역(300)에 형성된 논리 디바이스는 더 두꺼운 게이트 산화물(120)을 가져서 더 낮은 누설 전류와 더 낮은 전력 소비를 달성한다. 본 개시는 NSFET 디바이스(100)의 상이한 디바이스 영역(예를 들어, 200 및 300)에서 게이트 산화물의 두께를 변화(예를 들어, 변경)시키는 다양한 방법을 개시한다.
도 3a, 3b, 4a, 4b, 5a-5c, 6a-6c, 7a-7c, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a 및 18b는 실시예에 따른 후속 제조 단계에서 NSFET 디바이스(100)의 단면도이다. 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a 및 18a는 도 1의 단면 B-B를 따른 단면도이다. 도 3b, 4b, 5c, 6c, 7c, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b 및 18b는 도 1의 단면 A-A를 따른 단면도이다. 도 5b, 6b 및 7b는 도 1의 단면 D-D를 따른 단면도이다. 도면들에 예시된 핀의 수 및 게이트 구조물의 수는 비제한적인 예이며, 다른 수의 핀 및 다른 수의 게이트 구조물도 형성될 수 있음을 이해해야 한다. 본 명세서의 논의 전체에서, 동일한 숫자이지만 다른 알파벳을 갖는 도면(예를 들어, 도 10a 및 10b)은 동일한 프로세싱 단계에서, 그러나 상이한 단면을 따른 NSFET 디바이스의 단면도를 도시한다.
단순화를 위해, 일부 후속 도면에서, 프로세싱이 제1 디바이스 영역(200) 및 제2 디바이스 영역(300) 모두에 대해 동일할 때, 단면도(예를 들어, 도 3a, 3b, 4a, 4b, 5a 내지 5c, 6a 내지 6c, 7a 내지 7c, 8a, 8b)는 디바이스 영역(예를 들어, 200 또는 300)을 지정하지 않고 예시될 수 있다. 또한, 도 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a 및 18a는 제1 디바이스 영역(200)에서 핀의 단면 B-B를 따른 단면도이며, 제2 디바이스 영역(300)에서 핀의 단면 B-B를 따라 대응하는 단면도들은 동일하거나 유사하며, 본 개시에 설명된 제1 디바이스 영역(200)과 제2 디바이스 영역(300) 사이의 차이(있는 경우)가 있다.
이제 도 3a 및 3b를 참조하면, 핀 구조물(91)이 기판(50) 위에 돌출되게 형성된다. 각각의 핀 구조물(91)은 핀(90) 및 핀(90) 위에 놓인 층 스택(92)을 포함한다. 층 스택(92) 및 핀(90)은 다층 스택(64) 및 기판(50)에서 각각 트렌치를 에칭함으로써 형성될 수 있다. 층 스택(92) 및 핀(90)은 동일한 에칭 프로세스에 의해 형성될 수 있다.
핀 구조물(91)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀 구조물(91)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 그렇지 않은 경우 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, 예를 들면, 핀 구조물(91)을 패터닝하도록 잔여 스페이서가 사용될 수 있다.
일부 실시예에서, 잔여 스페이서는 마스크(94)를 패터닝하는 데 사용되며, 그런 다음 마스크(94)는 핀 구조물(91)을 패터닝하는 데 사용된다. 마스크(94)는 단일 층 마스크일 수 있거나, 제1 마스크층(94A) 및 제2 마스크층(94B)을 포함하는 다층 마스크와 같은 다층 마스크일 수 있다. 제1 마스크층(94A) 및 제2 마스크층(94B)은 각각 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 물질로 형성될 수 있고, 적절한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다. 제1 마스크층(94A)과 제2 마스크층(94B)은 높은 에칭 선택도를 갖는 상이한 물질들이다. 예를 들어, 제1 마스크층(94A)은 실리콘 산화물일 수 있고, 제2 마스크층(94B)은 실리콘 질화물일 수 있다. 마스크(94)는 임의의 허용 가능한 에칭 프로세스를 사용하여 제1 마스크층(94A) 및 제2 마스크층(94B)을 패터닝함으로써 형성될 수 있다. 그런 다음, 마스크(94)는 기판(50) 및 다층 스택(64)을 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭은 예를 들면, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 일부 실시예에서 이방성 에칭 프로세스이다. 에칭 프로세스 후, 패터닝된 다층 스택(64)은 층 스택(92)을 형성하고, 패터닝된 기판(50)은 도 3a 및 3b에 도시된 바와 같이 핀(90)을 형성한다. 따라서, 예시된 실시예에서, 층 스택(92)은 또한 제1 반도체 물질(52) 및 제2 반도체 물질(54)의 교번 층을 포함하고, 핀(90)은 기판(50)과 동일한 물질(예를 들어, 실리콘)로 형성된다.
다음으로, 도 4a 및 4b에서, STI(Shallow Trench Isolation) 영역(96)이 기판(50) 위에 그리고 핀 구조물(91)의 양측에 형성된다. STI 영역(96)을 형성하기 위한 예로서, 절연 물질이 기판(50) 위에 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 증기 퇴적(HDP-CVD), 유동성 CVD(FCVD)(예를 들면, 원격 플라즈마 시스템에서의 CVD 기반 물질 퇴적 및 산화물과 같은 또 다른 물질로의 변환을 위한 사후 경화) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 물질이 일단 형성된 후에 어닐링 프로세스가 수행될 수 있다.
일부 실시예에서, 절연 물질은 과잉 절연 물질이 핀 구조물(91)을 덮도록 형성된다. 일부 실시예에서, 라이너가 먼저 기판(50) 및 핀 구조물(91)의 표면을 따라 형성되고, 위에서 논의된 것과 같은 충전 물질이 라이너 위에 형성된다. 일부 실시예에서, 라이너는 생략된다.
다음으로, 핀 구조물(91) 위의 과잉 절연 물질을 제거하기 위해 제거 프로세스가 절연 물질에 대해 적용된다. 일부 실시예에서, 예를 들면, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 층 스택(92) 및 절연 물질의 상단 표면이 수평이 되도록 층 스택(92)을 노출시킨다. 그런 다음, 절연 물질은 STI 영역(96)을 형성하기 위해 리세싱된다. 절연 물질은 층 스택(92)이 이웃하는 STI 영역들(96) 사이에서 돌출되도록 리세싱된다. 핀(90)의 상단 부분은 또한 이웃하는 STI 영역들(96) 사이에서 돌출될 수 있다. 또한, STI 영역(96)의 상단 표면은, 도시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들면, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. STI 영역(96)의 상단 표면은 적절한 에칭에 의해 평평하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(96)은, 절연 물질의 물질에 대해 선택적인(예를 들어, 핀(90) 및 층 스택(92)의 물질보다 빠른 속도로 절연 물질의 물질을 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석 불화수소(dilute hydrofluoric; dHF) 산과 같은 적절한 에천트를 사용하는 화학 산화물 제거가 사용될 수 있다.
여전히 도 4a 및 4b를 참조하면, 더미 게이트 유전체(97)가 층 스택(92) 위에 그리고 STI 영역(96) 위에 형성된다. 더미 게이트 유전체(97)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로(thermally) 성장될 수 있다. 실시예에서, 실리콘층은 층 스택(92) 위에 그리고 STI 영역(96)의 상부 표면 위에 컨포멀하게 형성되고, 퇴적된 실리콘층을 더미 게이트 유전체(97)로서 산화물층으로 변환하기 위해 열 산화 프로세스가 수행된다.
다음으로, 도 5a 내지 5c에서, 더미 게이트(102)가 핀 구조물(91) 위에 형성된다. 더미 게이트(102)를 형성하기 위해, 더미 게이트 유전체(97) 위에 더미 게이트층이 형성될 수 있다. 더미 게이트층은 더미 게이트 유전체(97) 위에 퇴적된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 더미 게이트층은 전도성 물질일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe) 등을 포함하는 그룹 중에서 선택될 수 있다. 더미 게이트층은, 물리적 증기 퇴적(physical vapor deposition; PVD), CVD, 스퍼터 퇴적, 또는 당업계에서 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층은 분리 영역(96)으로부터 높은 에칭 선택도를 갖는 다른 물질로 제조될 수 있다.
그 다음, 마스크(104)가 더미 게이트층 위에 형성된다. 마스크(104)는 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등으로 형성될 수 있고, 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 예시된 실시예에서, 마스크(104)는 제1 마스크층(104a)(예를 들어, 실리콘 산화물층) 및 제2 마스크층(104B)(예를 들어, 실리콘 질화물층)을 포함한다. 그런 다음, 마스크(104)의 패턴은 허용 가능한 에칭 기술에 의해 더미 게이트층으로 전사되어 더미 게이트(102)를 형성한 다음, 허용 가능한 에칭 기술에 의해 더미 유전체층으로 전사되어 더미 게이트 유전체(97)를 형성한다. 더미 게이트(102)는 층 스택(92)의 각각의 채널 영역을 덮는다. 마스크(104)의 패턴은 더미 게이트(102) 각각을 인접한 더미 게이트로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(102)는 또한 핀 구조물(91)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 게이트(102) 및 더미 게이트 유전체(97)는 일부 실시예에서 집합적으로 더미 게이트 구조물로 지칭된다.
다음으로, 층 스택(92), STI 영역(96) 및 더미 게이트(102) 위에 절연 물질을 컨포멀하게 퇴적함으로써 게이트 스페이서층(108)이 형성된다. 절연 물질은 실리콘 질화물, 실리콘 탄질화물, 이들의 조합 등일 수 있다. 일부 실시예에서, 게이트 스페이서층(108)은 다수의 서브층(sublayers)을 포함한다. 예를 들어, 제1 서브층(때때로 게이트 밀봉 스페이서층이라고도 함)은 열 산화 또는 퇴적에 의해 형성될 수 있고, 제2 서브층(때때로 메인 게이트 스페이서층이라고도 함)은 제1 서브층 상에 컨포멀하게 퇴적될 수 있다.
도 5b 및 5c는 각각 도 5a의 단면 E-E 및 F-F를 따른 도 5a의 NSFET 디바이스(100)의 단면도를 도시한다. 단면 E-E 및 F-F는 각각 도 1의 단면 D-D 및 A-A에 해당한다.
다음으로, 도 6a 내지 6c에서, 게이트 스페이서층(108)은 게이트 스페이서(108)를 형성하기 위해 이방성 에칭 프로세스에 의해 에칭된다. 이방성 에칭 프로세스는 게이트 스페이서층(108)의 수평 부분(예를 들어, STI 영역(96) 및 더미 게이트(102)를 제거하며, (예를 들어, 더미 게이트(102) 및 더미 게이트 유전체(97)의 측벽을 따라) 게이트 스페이서층(108)의 잔여 수직 부분은 게이트 스페이서(108)를 형성한다.
도 6b 및 6c는 각각 단면 E-E 및 F-F를 따른 도 6a의 NSFET 디바이스(100)의 단면도를 도시한다. 도 6b에서, 게이트 스페이서층(108)의 일부는 STI 영역(96)의 상부 표면 상의 이웃하는 핀들(90) 사이에 도시되어 있다. 게이트 스페이서층(108)의 이러한 부분은, 상기 논의된 이방성 에칭 프로세스가 이웃하는 핀들(90) 사이의 더 작은 거리로 인해, 이웃하는 핀들 사이에 배치된 게이트 스페이서층(108)을 완전히 제거하지 못할 수 있기 때문에 남겨질 수 있다. 다른 실시예에서, 이웃하는 핀들(90) 사이의 STI 영역(96)의 상부 표면 상에 배치된 게이트 스페이서층(108)의 부분은 게이트 스페이서(108)를 형성하기 위해 이방성 에칭 프로세스에 의해 완전히 제거된다.
게이트 스페이서(108)의 형성 후에, 경도핑되는 소스/드레인(lightly doped source/drain; LDD) 영역(미도시됨)을 위한 주입이 수행될 수 있다. 적절한 유형(예를 들어, p형 또는 n형) 불순물이 노출된 층 스택(92) 및/또는 핀(90)에 주입될 수 있다. n형 불순물은 인, 비소, 안티몬 등과 같은 임의의 적절한 n형 불순물일 수 있고, p형 불순물은 붕소, BF2, 인듐 등과 같은 임의의 적절한 p형 불순물일 수 있다. 경도핑된 소스/드레인 영역은 약 1015 cm-3 내지 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링 프로세스가 사용될 수 있다.
다음으로, 개구(110)(리세스라고도 지칭될 수 있음)가 층 스택(92)에 형성된다. 개구(110)는 층 스택(92)을 관통해 핀(90) 내로 연장될 수 있다. 개구(110)는 예를 들어, 더미 게이트(102)를 에칭 마스크로서 사용하는 임의의 허용 가능한 에칭 기술에 의해 형성될 수 있다.
개구(110)가 형성된 후에, 실질적으로 제2 반도체 물질(54)을 공격(attack)하지 않고 개구(110)에 의해 노출된 제1 반도체 물질(52)의 단부 부분을 리세싱하기 위해 선택적 에칭 프로세스가 수행된다. 선택적 에칭 프로세스 후, 제1 반도체 물질(52)에 리세스가 형성되어, 제1 반도체 물질(52)의 측벽이 제2 반도체 물질(54)의 각각의 측벽으로부터 리세싱된다. 따라서, 제1 반도체 물질(52)의 리세스는 측벽 리세스라고도 한다.
다음으로, 내부 스페이서층이 개구(110) 내에(예를 들어, 컨포멀하게) 형성된다. 내부 스페이서층은 또한 이전의 선택적 에칭 프로세스에 의해 형성된 제1 반도체 물질(52)의 측벽 리세스를 채운다. 내부 스페이서층은 PVD, CVD, ALD 등과 같은 적절한 퇴적 방법에 의해 형성된 실리콘 탄소 질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 적절한 유전체 물질일 수 있다. 다음으로, 이방성 에칭 프로세스와 같은 에칭 프로세스가 제1 반도체 물질(52)의 측벽 리세스 외부에 배치된 내부 스페이서층의 일부를 제거하기 위해 수행된다. 내부 스페이서층의 잔여 부분(예를 들어, 제1 반도체 물질(52)의 측벽 리세스 내부에 배치된 부분)은 내부 스페이서(55)를 형성한다. 도 6b 및 6c는 각각 도 6a의 단면 E-E 및 F-F를 따른 도 6a의 NSFET 디바이스(100)의 단면도를 도시한다.
다음으로, 도 7a 내지 7c에서, 소스/드레인 영역(112)이 개구(110)에 형성된다. 예시된 실시예에서, 소스/드레인 영역(112)은 에피택셜 물질(들)로 형성되고, 따라서 에피택셜 소스/드레인 영역(112)으로도 지칭될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(112)은 형성된 NSFET 디바이스의 각각의 채널 영역에 응력을 가하여 성능을 향상시키기 위해 개구(110)에 형성된다. 에피택셜 소스/드레인 영역(112)은, 각각의 더미 게이트(102)가 에피택셜 소스/드레인 영역(112)의 각각의 이웃하는 쌍들 사이에 배치된다. 일부 실시예에서, 게이트 스페이서(108)는 에피택셜 소스/드레인 영역(112)이 생성되는 NSFET 디바이스의 후속적으로 형성된 게이트를 단락시키지 않도록, 적절한 측방향 거리만큼 더미 게이트(102)로부터 에피택셜 소스/드레인 영역(112)을 분리하는데 사용된다.
에피택셜 소스/드레인 영역(112)은 개구(110)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(112)은 예를 들면, n형 또는 p형 디바이스에 적절한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, n형 디바이스가 형성될 때, 에피택셜 소스/드레인 영역(112)은 실리콘, SiC, SiCP, SiP 등과 같은 채널 영역에서 인장 변형을 가하는 물질을 포함할 수 있다. 마찬가지로, p형 디바이스가 형성될 때, 에피택셜 소스/드레인 영역(112)은 SiGe, SiGeB, Ge, GeSn 등과 같은 채널 영역에서 압축 변형을 가하는 물질을 포함할 수 있다. 에피택셜 소스/드레인 영역(112)은 핀의 각각의 표면으로부터 상승된 표면을 가질 수 있으며, 패싯(facets)을 가질 수 있다.
에피택셜 소스/드레인 영역(112) 및/또는 핀은 경도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 프로세스와 유사하게 소스/드레인 영역을 형성하기 위해 도펀트를 사용해 주입될 수 있고, 이어서 어닐링이 수행될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 전술한 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(112)은 성장 중에 인시츄(in situ) 도핑될 수 있다.
에피택셜 소스/드레인 영역(112)을 형성하는데 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(112)의 상부 표면은 핀(90)의 측벽을 넘어 측방향으로 밖으로 확장되는 패싯을 갖는다. 예시된 실시예에서, 인접한 에피택셜 소스/드레인 영역(112)은 에피택시 프로세스가 완료된 후에 분리된 상태로 유지된다(도 7b 참조). 다른 실시예에서, 이들 패싯은 동일한 NSFET의 인접한 에피택셜 소스/드레인 영역들(112)이 병합되게 한다.
다음으로, 콘택 에칭 정지 층(CESL)(116)이 소스/드레인 영역(112) 위에 그리고 더미 게이트(102) 위에(예를 들어, 컨포멀하게) 형성되고, 그런 다음, 제1 층간 유전체(ILD)(114)가 CESL(116) 위에 퇴적된다. CESL(116)은 제1 ILD(114)와는 다른 에칭 속도를 갖는 물질로 형성되고, PECVD를 사용하여 실리콘 질화물로 형성될 수 있지만, 실리콘 산화물, 실리콘 산질화물, 이들의 조합 등과 같은 다른 유전체 물질, 및 저압 CVD(LPCVD), PVD 등과 같은 CESL(116)을 형성하는 대체 기술이 대안적으로 사용될 수 있다.
제1 ILD(114)는 유전체 물질로 형성될 수 있고, 예를 들면, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은, 임의의 적절한 방법에 의해 퇴적될 수 있다. ILD(114)를 위한 유전체 물질은 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도 7b 및 7c는 각각 도 7a의 단면 E-E 및 F-F를 따른 도 7a의 NSFET 디바이스(100)의 단면도를 도시한다.
다음으로, 도 8a 및 8b에서, 더미 게이트(102)가 제거된다. 더미 게이트(102)를 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행되어 제1 ILD(114) 및 CESL(116)의 상단 표면을 더미 게이트(102) 및 게이트 스페이서(108)의 상단 표면과 수평하게 한다. 평탄화 프로세스는 또한 더미 게이트(102) 상의 마스크(104)(도 7a 참조)를 제거하고, 마스크(104)의 측벽을 따라 게이트 스페이서(108)의 일부 및 CESL(116)의 일부를 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트(102), 게이트 스페이서(108), CESL(116), 및 제1 ILD 층(114)의 상단 표면들이 수평이다. 따라서, 더미 게이트(102)의 상단 표면은 제1 ILD(114)를 통해 노출된다.
다음으로, 더미 게이트(102)가 에칭 단계(들)에서 제거되어 리세스(103)(게이트 트렌치라고도 함)가 형성된다. 일부 실시예에서, 더미 게이트(102)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 제1 ILD(114) 또는 게이트 스페이서(108)를 에칭하지 않고 더미 게이트(102)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각 리세스(103)는 NSFET의 채널 영역을 노출한다. 각 채널 영역은 에피택셜 소스/드레인 영역(112)의 이웃 쌍들 사이에 배치된다. 더미 게이트(102)의 제거 동안, 더미 게이트 유전체(97)는, 더미 게이트(102)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 더미 게이트 유전체(97)는 더미 게이트(102)의 제거 후에 제거될 수 있다. 등방성 에칭 프로세스와 같은 에칭 프로세스는 더미 게이트 유전체(97)를 제거하기 위해 수행될 수 있다. 실시예에서, HF 및 NH3를 포함하는 에칭 가스를 사용하는 등방성 에칭 프로세스가 더미 게이트 유전체(97)를 제거하기 위해 수행된다. 도 8b는 단면 F-F를 따라 도 8a의 NSFET 디바이스(100)의 단면도를 도시한다.
다음으로, 도 9a 및 9b에서, 제1 반도체 물질(52)이 제거되어 제2 반도체 물질(54)을 릴리스(release)한다. 제1 반도체 물질(52)이 제거된 후, 제2 반도체 물질(54)은 수평으로(예를 들어, 기판(50)의 주 상부 표면(50U)에 평행하게) 연장되는 복수의 나노구조물(54)을 형성한다. 나노구조물(54)은 형성된 NSFET 디바이스(100)의 채널 영역(93) 또는 채널 층(93)으로 총괄적으로 지칭될 수 있다. 도 9a에 도시된 바와 같이, 간극(53)(예를 들어, 빈 공간)은 제1 반도체 물질(52)의 제거에 의해 나노구조물들(54) 사이에 형성된다. 또한, 최하부 나노구조물(54)과 핀(90)의 상단 표면 사이에 간극(53)이 형성된다. 일부 실시예에서, 나노구조물(54)은 예를 들어, 나노구조물(54)의 치수(예를 들어, 크기 및/또는 종횡비)에 따라 나노시트 또는 나노와이어이다.
일부 실시예에서, 제1 반도체 물질(52)은 제1 반도체 물질(52)에 대해 선택적인(예를 들어, 더 높은 에칭 속도를 갖는) 에천트를 사용하는 선택적 에칭 프로세스에 의해 제거되어, 제1 반도체 물질(52)이 제2 반도체 물질(54)을 실질적으로 공격하지 않고 제거된다. 일부 실시예에서, 등방성 에칭 프로세스가 제1 반도체 물질(52)을 제거하기 위해 수행된다. 등방성 에칭 프로세스는 에칭 가스 및 선택적으로 캐리어 가스를 사용하여 수행되며, 여기서 에칭 가스는 F2 및 HF를 포함하고, 캐리어 가스는 Ar, He, N2, 이들의 조합 등과 같은 불활성 가스일 수 있다. 등방성 에칭 프로세스는 제1 반도체 물질(52)을 제거하기 위한 제1 단계, 및 제1 단계 후에 나노구조물(54)의 프로파일을 재성형하기 위한 제2 단계를 포함할 수 있다.
도 9a는 핀(90)의 종축을 따른(예를 들어, 핀에서 전류 흐름 방향을 따른) NSFET 디바이스(100)의 단면도를 예시하고, 도 9b는 핀(90)의 종축에 수직인 방향을 따른 그리고 나노구조물(54)의 중간 부분을 가로지르는 단면인 단면 F-F를 따른 NSFET 디바이스(100)의 단면도를 도시한다. 도 9b는 제1 디바이스 영역(200)(예를 들어, 논리 디바이스 영역) 및 제2 디바이스 영역(300)(예를 들어, I/O 디바이스 영역)을 도시한다는 점에 유의한다. 도 9b에 도시된 바와 같이, 각각의 디바이스 영역(예를 들어, 200, 300)은 복수의 핀(90)을 갖고, 각각의 핀(90)은 핀(90) 위에 놓인(예를 들어, 위에 그리고 수직으로 정렬된) 복수의 나노구조물(54)을 갖는다. 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)은 도 9b에서 디바이더(121)에 의해 도시된 바와 같이 서로 바로 인접하거나 서로 분리될 수 있다.
도 9a에 도시된 바와 같이, 나노구조물(54)이 형성된 후, 핀(90)의 종축을 따른 단면에서, 각각의 나노구조물(54)은 덤벨 형상을 가지며, 나노구조물(54)의 단부(예를 들어, 소스/드레인 영역(112)과 물리적으로 접촉하는 부분)는 나노구조물(54)의 중간 부분(예를 들어, 단부들 사이의 중간 부분)의 높이(T)보다 큰 높이(TE)(도 9a의 수직 방향을 따라 측정됨)를 갖는다. 나노구조물(54)의 높이(TE)와 높이(T) 간의 차이는 나노구조물(54)의 시트 높이 간극이라고 지칭될 수 있다.
일부 실시예에서, 다층 스택(64)(도 2 참조)의 제2 반도체 물질(54)의 층은 실질적으로 동일한 두께를 갖도록 형성되며, 따라서 도 9a 및 9b의 프로세싱 단계에서, 제1 디바이스 영역(200) 및 제2 디바이스 영역(300) 내의 모든 나노구조물(54)은 실질적으로 동일한 형상 및 치수(예를 들어, TE, T)를 갖는다. 도 9a 및 9b의 예에서, 각각의 나노구조물(54)의 중간 부분의 상부 표면 및 하부 표면은 평탄한 표면(예를 들어, 평평한 표면)으로서 도시된다. 물론 이것은 비제한적인 예일 뿐이다. 일부 실시예에서, 각각의 나노구조물(54)의 중간 부분의 상부 표면 및 하부 표면은 나노구조물(54)의 수평 중심축을 향해 만곡되는 것과 같이 만곡된다. 또한, 도 9b의 단면에서, 각각의 나노구조물(54)은 경기장 형상(경주장 형상, 디스코렉탱글discorectangle) 형상, 타원형 형상 또는 소시지 몸체 형상이라고도 지칭될 수 있음)을 갖는다. 도 9b의 단면에서, 각 나노구조물(54)의 모서리는 둥글다(예를 들어, 만곡됨). 일부 실시예에서, 도 9a 및 9b의 프로세싱 단계에서, 높이(T)는 약 3 nm 내지 약 20 nm이고, 높이(TE)는 약 3 nm 내지 약 35 nm이며, TE와 T 사이의 차이(예를 들어, 시트 높이 간극)는 약 0 nm 내지 약 15 nm이다.
피처 크기가 고급 프로세싱 노드에서 계속 축소됨에 따라, 인접한 나노구조물들(54) 사이의 거리가 너무 작아져 후속 프로세싱에서 나노구조물(54) 주위에 층(예를 들어, 게이트 유전체층)을 형성하는 것이 어려울 수 있다. 덤벨 형상의 나노구조물(54)을 형성함으로써, 인접한 나노구조물들(54) 사이의 거리가 증가되어, 예를 들어, 나노구조물(54) 주위에 게이트 유전체층(122)(도 11a 및 11b 참조)을 형성하는 것이 더 쉬워진다. 또한, NSFET 디바이스(100)의 채널 영역(93)을 형성하는 나노구조물(54)의 높이(T)가 감소되므로, 후속 프로세싱에서 형성된 금속 게이트에 게이트 제어 전압을 인가하여 NSFET 디바이스(100)를 제어(예를 들어, 턴온 또는 턴오프)하는 것이 더 쉽다.
다음으로, 도 10a 및 10b에서, 간극(53) 및 리세스(103)에 의해 노출되는 나노구조물(54)의 표면 상에 계면층(120)이 형성된다. 계면층(120)은 간극(53)에 의해 노출된 핀(90)의 표면 상에도 형성될 수 있다. 일부 실시예에서, 계면층(120)은 유전체 물질과, 특히 나노구조물(54)(또는 핀(90))의 외부 부분(예를 들어, 표면 부분)을 산화시켜 형성된 산화물층이고, 따라서 게이트 산화물층, 계면 유전체 물질 또는 유전체층이라고도 지칭될 수 있다. 다시 말해서, 계면층(120)은 일부 실시예에서 제2 반도체 물질(54)의 산화물이다. 도시된 실시예에서, 핀(90) 및 제2 반도체 물질(54)은 동일한 물질(예를 들어, 실리콘)을 포함하지만, 핀(90) 및 제2 반도체 물질(54)은 다른 실시예에서 상이한 물질을 포함할 수 있다. 계면층(120)(예를 들어, 산화물층)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 실리콘 게르마늄 산질화물(SizGe(1-z)OxNy) 등일 수 있다.
실시예에서, 계면층(120)을 형성하기 위해, 예를 들어, SPM(H2SO4 및 H2O2의 혼합물), SC1(NH4OH 및 H2O2의 혼합물), 또는 오존-탈이온수(O3 및 탈이온수의 혼합물)와 같은 산화제를 사용하여 습식 에칭 프로세스를 통한 화학적 산화가 수행되어 나노구조물(54) 및 핀(90)의 외부 부분을 산화시킨다. 또 다른 실시예에서, 계면층(120)을 형성하기 위해, 산소 함유 가스 소스(oxygen-containing gas source)에서 나노구조물(54) 및 핀(90)을 처리(예를 들어, 침지)함으로써 열 산화가 수행되며, 여기서 산소 함유 가스 소스는 예를 들어, N2O, O2, N2O와 H2의 혼합물, 또는 O2와 H2의 혼합물을 포함한다. 열 산화는 약 500℃ 내지 약 1000℃의 온도에서 수행될 수 있다. 예시된 실시예에서, 계면층(120)은 나노구조물(54) 및 핀(90)의 외부 부분을 산화물로 변환(예를 들어, 산화)함으로써 형성되고, 따라서, 계면층(120)은 나노구조물(54) 및 핀(90)의 노출된 표면 상에 선택적으로 형성되고, 예를 들면, 내부 스페이서(55) 및 게이트 스페이서(108)의 측벽과 같은 다른 표면 위에 형성되지 않는다.
일부 실시예에서, 도 10a 및 10b의 프로세싱 단계에서, 나노구조물(54) 주위의 계면층(120)은 컨포멀하고 제1 디바이스 영역(200) 및 제2 디바이스 영역(300) 모두에서 실질적으로 동일한 균일한 두께를 갖는다. 예를 들어, 도 10b에서, 계면층(120)의 상단 부분(120T)(예를 들어, 나노구조물(54)의 상단 표면 상의 부분), 계면층(120)의 하단 부분(120L)(예를 들어, 나노구조물(54)의 하단 표면 상의 부분), 및 계면층(120)의 측벽 부분(120S)(예를 들어, 나노구조물(54)의 측벽 상의 부분)은 실질적으로 동일한 두께를 가지며, 여기서 두께는 측정 위치에서 나노구조물(54)의 외부 표면에 수직인 방향을 따라 측정된다.
다음으로, 도 11a 및 11b에서, 게이트 유전체층(122)은 계면층(120) 상에서(예를 들어, 나노구조물(54) 주위), 게이트 스페이서(108)의 측벽을 따라, 그리고 제1 ILD(114)의 상부 표면을 따라(예컨대, 컨포멀하게) 형성된다. 일부 실시예에 따르면, 게이트 유전체층(122)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 예시적인 실시예에서, 게이트 유전체층(122)은 하이-k 유전체 물질을 포함하고, 이들 실시예에서, 게이트 유전체층(122)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, 또는 Pb, 또는 이들의 조합의 실리케이트 또는 금속 산화물을 포함할 수 있다. 예를 들어, 하이-k 유전체 물질은 La (La:HfZrO)에 의해 도핑된 HfO2, ZrO2, HfZrO, HfTiO, HfLaO, HfAlO, HfZrO, Al (Al:HfZrO)에 의해 도핑된 HfZrO, 또는 Ti (Ti:HfZrO)에 의해 도핑된 HfZrO일 수 있다. 게이트 유전체층(122)의 두께는 약 8 옹스트롬 내지 약 50 옹스트롬일 수 있다. 게이트 유전체층(122)의 형성 방법은 분자 빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 실시예에서, 게이트 유전체층(122)은 약 200℃ 내지 약 400℃의 온도에서 ALD에 의해 형성된다.
다음으로, 도 12a 및 12b에서, 선택적인 시드층(124)이 게이트 유전체층(122) 상에 (예를 들어, 컨포멀하게) 형성된다. 일부 실시예에서, 시드층(124)은 유전체막 또는 금속막(예를 들어, 금속 함유막)이다. 일부 실시예에서, 시드층(124)의 유전막은 SiO2, 예를 들어, TiO2, Al2O3, La2O3, Ga2O3, In2O3, ZnO, Nb2O5, MgO, 또는 Ta2O5 등과 같은 하이-k 유전체 물질로 형성된다. 일부 실시예에서, 시드층(124)의 금속 막은 TiN, TiSiN, AlN, TiAlN, TaN 등으로 형성된다. 시드층(124)은 예를 들어, ALD 또는 CVD에 의해 형성될 수 있다. 시드층(124)의 두께는 약 0 옹스트롬 내지 약 30 옹스트롬일 수 있다. 일부 실시예에서, 시드층(124)은 생략된다. 일부 실시예에서, 시드층(124)은 산화 거동을 조절하고, 예를 들어, 후속 산화 프로세스 동안 나노구조물(54)의 상부 표면에서 계면층(120)의 두께를 제어하는 것을 돕는다. 또한, 시드층(124)은 후속 산화 프로세스 동안 상이한 수직 레벨에서 계면층(120)에 대한 두께 균일성을 향상시킬 수 있다.
다음으로, 도 13a 및 13b에서, 제1 하드 마스크층(126)이 시드층(124) 상에 형성되거나, 시드층(124)이 생략된 경우 게이트 유전체층(122) 상에 형성된다. 제1 하드 마스크층(126)은 후속 산화 프로세스로부터 제1 디바이스 영역(200)을 차폐하기 위해 패터닝된 하드 마스크층을 형성하도록 후속적으로 패터닝된다. 제1 하드 마스크층(126)은 유전체 물질, 금속 물질 또는 실리콘으로 형성될 수 있다. 제1 하드 마스크층(126)을 위한 유전체 물질의 예는 TiO2, Al2O3, La2O3, Ga2O3, In2O3, ZnO, Nb2O5, MgO 및 Ta2O5를 포함한다. 제1 하드 마스크층(126)을 위한 금속 물질의 예는 TiN, TiSiN, AlN 및 TiAlN을 포함한다. 일부 실시예에서, 제1 하드 마스크층(126)은 시드층(124)과 동일한 물질로 형성된다. 다른 실시예에서, 제1 하드 마스크층(126)은 시드층(124)과 다른 물질로 형성된다. 제1 하드 마스크층(126)은 예를 들어, ALD 또는 CVD에 의해 형성될 수 있다. 도 13a 및 13b의 예에서, 제1 하드 마스크층(126)은 간극(53)을 채우고(예를 들어, 완전히 채우고)(도 12a 및 12b 참조), 리세스(103)의 측벽 및 하단을 라이닝한다. 제1 하드 마스크층(126)의 두께는 약 5 옹스트롬 이상일 수 있다. 제1 하드 마스크층(126)의 두께의 상한은 예를 들어, 리세스(103)의 폭에 의존할 수 있다.
다음으로, 도 14a 및 14b에서, 패터닝된 마스크층(127)이 제1 디바이스 영역(200)을 덮고 제2 디바이스 영역(300)을 노출하도록 형성된다. 일부 실시예에서, 패터닝된 마스크층(127)은 제1 디바이스 영역(200) 및 제2 디바이스 영역(300) 위에 포토레지스트층을 형성함으로써 형성된다. 그 다음, 포토레지스트층이 패터닝되어, 제2 디바이스 영역(300) 위에 배치된 포토레지스트층의 일부가 제거된다. 도 14b에 도시된 바와 같이, 제2 디바이스 영역(300)의 제1 하드 마스크층(126)은 패터닝된 마스크층(127)에 의해 노출되고, 제1 디바이스 영역(200)의 제1 하드 마스크층(126)은 패터닝된 마스크층(127)에 의해 덮여 있다. 도 14a는 제1 디바이스 영역(200)에서 핀(90)의 종축을 따른 단면을 도시하고, 따라서 패터닝된 마스크층(127)이 제1 하드 마스크층(126)을 덮는다는 점에 유의한다. 도시되지는 않았지만, 당업자는 제2 디바이스 영역(300)에서 핀(90)의 종축을 따른 단면이 도 14a와 유사하지만 패터닝된 마스크층(127)이 없다는 것을 쉽게 이해할 것이다.
다음으로, 도 15a 및 15b에서, 제2 디바이스 영역(300)의 제1 하드 마스크층(126)이 제거된다. 도 15b에 도시된 바와 같이, 제2 디바이스 영역(300)에서 노출된 제1 하드 마스크층(126)을 제거하기 위해 적절한 에칭 프로세스가 수행될 수 있는 반면, 패터닝된 마스크층(127)은 에칭 프로세스로부터 제1 디바이스 영역(200)을 차폐(예를 들어, 보호)한다. 에칭 프로세스는 제1 하드 마스크층(126)의 물질에 대해 선택적인(예를 들어, 더 높은 에칭 속도를 갖는) 에천트를 사용할 수 있다. 제1 하드 마스크층(126)이 제거된 후, 패터닝된 마스크층(127)(예를 들어, 패터닝된 포토레지스트층)은 애싱과 같은 적절한 프로세스에 의해 제거될 수 있다. 제2 디바이스 영역(300)에서 제1 하드 마스크층(126)의 제거로 인해, 예를 들어, 인접한 나노구조물들(54) 사이에 간극(53)이 있다는 점에 유의한다.
다음으로, 도 16a 및 16b에서, 선택적인 제2 하드 마스크층(128)이 제1 디바이스 영역(200)의 제1 하드 마스크층(126) 상에 형성되고 제2 디바이스 영역(300)의 시드층(124) 상에(또는 시드층(124)이 생략된 경우 게이트 유전체층(122) 상에) 형성된다. 제2 하드 마스크층(128)은 유전체 물질, 금속 물질 또는 실리콘으로 형성될 수 있다. 제2 하드 마스크층(128)은 동일하거나 유사한 형성 방법을 사용하여 제1 하드 마스크층(126)과 동일하거나 유사한 물질로 형성될 수 있으므로 세부 사항은 반복되지 않는다. 제2 하드 마스크층(128)의 두께는 약 0 옹스트롬과 약 50 옹스트롬 사이일 수 있다. 일부 실시예에서, 제2 하드 마스크층(128)은 생략된다.
도 16a 및 16b의 예시된 실시예에서, 제1 디바이스 영역(200)에서, 제1 하드 마스크층(126)은 나노구조물들(54) 사이 및 최하부 나노구조물들(54)과 핀들(90) 사이의 간극을 완전히 채운다. 따라서, 제2 하드 마스크층(128)은 나노구조물(54) 주위의 제1 하드 마스크층(126)의 외부 표면을 따라 연장된다. 제2 디바이스 영역(300)에서, 제2 하드 마스크층(128)은 시드층(124)의 외부 표면을 따라, 또는 시드층(124)이 형성되지 않은 경우 게이트 유전체층(122)의 외부 표면을 따라 연장된다. 특히, 도 16b의 단면도에서, 제2 디바이스 영역(300)의 제2 하드 마스크층(128)은 각각의 나노구조물(54)을 완전히(예를 들어, 완전한 원으로) 둘러싸고 간극(53) 내로 연장된다.
다음으로, 나노구조물(54) 주위의 계면층(120)(예를 들어, 게이트 산화물층)의 두께를 증가시키기 위해 산화 프로세스(129)가 수행된다. 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)이 서로 다른 수의 하드 마스크층(하드 마스크층은 나노구조물(54)/계면층(120)에 대한 산화 프로세스의 효과를 감소시킴)을 갖기 때문에, 계면층(120)에 대한 산화 프로세스의 효과는 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)에서 상이하며, 이는 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)에서 계면층(120)의 상이한 두께를 초래한다. 자세한 내용은 아래에서 설명된다.
일부 실시예에서, 산화 프로세스는 산소 함유 가스 소스의 플라즈마를 사용하여 NSFET 디바이스(100)(예를 들어, 나노구조물(54))를 처리함으로써 수행되는 플라즈마 프로세스(플라즈마 산화 프로세스라고도 함)이다. 산소 함유 가스 소스는 예를 들어, 산소 가스(O2), 아산화질소 가스(N2O), 아산화질소 가스(N2O)와 질소 가스(N2)의 혼합물, 산소 가스(O2)와 질소 가스(N2)의 혼합물, 산소 가스(N2)와 불활성 가스의 혼합물, 또는 아산화질소 가스(N2O)와 불활성 가스의 혼합물일 수 있으며, 여기서 불활성 가스는 예를 들어, 아르곤(Ar) 또는 헬륨(He)일 수 있다. 산소 함유 가스 소스는 예를 들어, 용량 결합 플라즈마(capacitively coupled plasma; CCP) 시스템 또는 유도 결합 플라즈마(inductive coupled plasma; ICP) 시스템에 의해 플라즈마로 점화될 수 있으며, 나노구조물(54)은 플라즈마에 의해 처리된다. 일부 실시예에서, 플라즈마 프로세스의 압력은 약 1 mTorr 내지 약 10 Torr이고, 플라즈마 프로세스의 온도는 실온 내지 약 500℃이다. 일부 실시예에서, 플라즈마 프로세스의 지속 시간은 계면층(120)의 요건(예를 들어, 두께)에 의해 결정(예를 들어, 조정)된다.
일부 실시예에서, 산화 프로세스는 산소 함유 가스 소스에 NSFET 디바이스(100)(예를 들어, 나노구조물(54))를 담금으로써 수행되는 열 프로세스(열 산화 프로세스이라고도 함)이다. 예시적인 실시예에서, 산소 함유 가스 소스는 오존(O3) 가스이고, 오존 가스가 공급되어 열 산화 프로세스를 위해 NSFET 디바이스(100)와 접촉하게 된다. 일부 실시예에서, 열 산화 프로세스의 온도는 실온 내지 약 500℃이다. 일부 실시예에서, 플라즈마 프로세스의 지속 시간은 계면층(120)의 요건(예를 들어, 두께)에 의해 결정(예를 들어, 조정)된다.
산화 프로세스의 산화제(예를 들어, 산소 함유 가스 소스의 플라즈마 또는 산소 함유 가스 소스)는 제2 디바이스 영역(300) 내의 나노구조물(54) 주위의 층(예를 들어, 128, 124, 122, 120)을 통해 침투하거나 확산하고, 나노구조물(54)의 외부 부분을 나노구조물(54)의 물질의 산화물로 변환(예를 들어, 산화)시켜, 제2 디바이스 영역(300)에서 계면층(120)의 두께를 증가시킨다. 제2 디바이스 영역(300)에서 나노구조물(54)의 외부 부분이 산화물로 변환되기 때문에, 제2 디바이스 영역(300)에서 나노구조물(54)의 높이(예를 들어, 나노구조물(54)의 반도체 물질의 나머지 산화되지 않은 부분)가 감소되는데, 그 세부 사항은 도 17b를 참조하여 아래에서 논의된다.
제1 디바이스 영역(200)의 나노구조물(54)은 제2 디바이스 영역(300)의 나노구조물(54)보다 더 많은(예를 들어, 더 두꺼운) 하드 마스크층(예를 들어, 126 및 128)에 의해 차폐되고(덮이고), 따라서 산화 프로세스의 산화제는 제1 디바이스 영역(200)의 나노구조물(54)에 도달하지 못하거나 하드 마스크층에 의해 부분적으로 차단될 수 있다. 그 결과, 제1 디바이스 영역(200)의 나노구조물(54) 주위의 계면층(120)의 두께는 산화 프로세스 전후에 변하지 않고 유지되거나, 제2 디바이스 영역(300)의 계면층(120)의 두께보다 적은 양만큼 증가할 수 있다. 제2 하드 마스크층(128)이 생략된 실시예들의 경우, 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)의 계면층(120)에 대한 산화 프로세스의 상이한 효과는 위에서 논의된 것과 유사하므로 반복되지 않는다. 후속 논의에서, 제1 디바이스 영역(200)의 계면층(120)은 또한 계면층(120A)으로 지칭될 수 있고, 제2 디바이스 영역(300)의 계면층(120)은 또한 계면층(120B)으로 지칭될 수 있다.
다음으로, 도 17a 및 17b에서, 산화 프로세스가 완료된 후, 제2 하드 마스크층(128), 제1 하드 마스크층(126) 및 시드층(124)이 제거되고 게이트 유전체층(122)이 노출된다. 일부 실시예에서, 제2 하드 마스크층(128), 제1 하드 마스크층(126) 및 시드층(124)을 제거하기 위해 하나 이상의 에칭 프로세스가 수행될 수 있다. 하나 이상의 에칭 프로세스는 선택적일 수 있어서, 제2 하드 마스크층(128), 제1 하드 마스크층(126) 및 시드층(124)이 나노구조물(54)과 같은 NSFET 디바이스(100)의 다른 물질을 공격하지 않고 제거될 수 있다. 일부 실시예에서, 에칭 프로세스는 SC1, SC2(HCl, H2O2 및 탈이온수의 혼합물) 또는 희석 불화수소(dHF) 산과 같은 적절한 에천트를 사용하여 수행된다.
도 17b에서, 핀(90) 위의 나노구조물(54)은 상이한 수직 레벨(예를 들어, 기판(50)의 주 상부 표면(50U)으로부터의 상이한 거리)에서 나노구조물(54)을 구별하기 위해 54A, 54B 및 54C로 라벨 표기된다. 위에서 언급한 바와 같이, 산화 프로세스 후, 제2 디바이스 영역(300)에서 나노구조물(54)의 높이가 감소된다. 제1 디바이스 영역(200)에서 나노구조물(54)의 높이는 변경되지 않고 유지될 수 있거나, 제2 디바이스 영역(300)에서보다 적은 양만큼 감소될 수 있다.
일부 실시예에서, 산화 프로세스는 상이한 수직 레벨에서 계면층(120)(예를 들어, 120A, 120B)의 두께에 대해 상이한 효과를 갖는다. 실시예에서, 제2 디바이스 영역(300)에서 나노구조물(54)(예를 들어, 54A, 54B 및 54C) 주위의 계면층(120B)의 두께(예를 들어, 평균 두께)는 도 17b에서 수직 방향 Z를 따라 증가하며, 여기서 수직 방향 Z는 기판(50)의 주 상부 표면(50U)에 수직이고 기판(50)으로부터 멀리 가리킨다(point away). 다시 말해서, 기판(50)으로부터 더 멀리 떨어진 나노구조물(예를 들어, 54C)은 기판(50)에 더 가까운 나노구조물(예를 들어, 54A)보다 더 두꺼운 계면층(120B)을 갖는다. 이는 산화 프로세스의 이방성 때문일 수 있다. 예를 들어, 플라즈마 산화 프로세스 동안, 더 많은 플라즈마가 더 높은 수직 레벨에서 나노구조물(예를 들어, 54C)에 도달할 수 있다. 일부 실시예에서, 상이한 수직 레벨에서 나노구조물(54A, 54B 및 54C) 주위의 계면층(120B)의 두께들 사이의 차이는 제2 디바이스 영역(300)에서 약 0 옹스트롬과 약 15 옹스트롬 사이일 수 있다.
일부 실시예에서, 산화 프로세스의 이방성으로 인해, 나노구조물(54)(예를 들어, 54C, 54B, 또는 54A) 주위의 계면층(120)(예를 들어, 120A, 120B)의 두께는 상이한 위치에서 변할 수 있다. 예를 들어, 계면층(120B)의 상단 부분(120T)(예를 들어, 나노구조물(54)의 상부 표면을 따른 부분)은 계면층(120B)의 측벽 부분(120S)(예를 들어, 나노구조물(54)의 측벽을 따른 부분)보다 더 두꺼울 수 있고, 측벽 부분(120S)은 계면층(120B)의 하단 부분(120L)(예를 들어, 나노구조물(54)의 하부 표면을 따르는 부분)보다 더 두꺼울 수 있다. 일부 실시예에서, 제2 디바이스 영역(300)에서 동일한 나노구조물(54)의 상단 부분(120T), 측벽 부분(120S) 및 하단 부분(120L)의 두께들 간의 차이는 약 0 옹스트롬 내지 약 15 옹스트롬일 수 있다. 이러한 이유로, 본 명세서의 논의에서, 제1 나노구조물(예를 들어, 54C) 주위의 계면층(120)의 두께가 제2 나노구조물(예를 들어, 54A) 주위의 계면층(120)의 두께보다 두껍다고 말하면, 제1 나노구조물 주위의 계면층(120)의 평균 두께(예를 들어, 부분(120T, 120S 및 120L)의 두께의 평균)가 제2 나노구조물 주위의 계면층(120)의 평균 두께보다 두껍다는 것을 의미한다. 추가로 또는 대안적으로, 이는 제1 나노구조물 주위의 계면층(120)의 특정 부분(예를 들어, 120T, 120S 또는 120L)이 제2 나노구조물 주위의 계면층(120)의 동일한 부분(예를 들어, 120T, 120S 또는 120L)보다 두껍다는 것을 의미할 수 있다.
일부 실시예에서, 제2 디바이스 영역(300)에서 나노구조물(54)의 높이(예를 들어, T1, T2, T3)는 도 17b에서 수직 방향(Z)을 따라 감소할 수 있고(예를 들어, T1<T2<T3), 높이는 나노구조물(54)의 상부 표면과 하부 표면(산화되지 않은 부분) 사이의 수직 방향(Z)을 따라 측정된다. 예를 들어, 나노구조물(54C)의 더 많은 표면 부분이 계면층(120B)으로 변환(예를 들어, 산화)되기 때문에, 나노구조물(54C)의 높이(T1)는 나노구조물(54A)의 높이(T3)보다 작다. 제2 디바이스 영역(300)에서 상이한 수직 레벨들에서 나노구조물(54)의 높이들 사이의 차이는 약 0 nm 내지 약 6 nm일 수 있다.
위에서 논의된 바와 같이, 제1 디바이스 영역(200)이 산화 프로세스에서 더 두꺼운 하드 마스크층(예를 들어, 128 및 126)에 의해 차폐되기 때문에, 산화 프로세스는 제1 디바이스 영역(200)의 계면층(120)에 대해 감소된 효과를 가지거나, 하드 마스크층(예를 들어, 128 및 126)이 산화 프로세스의 산화제를 완전히 차단하는 경우 제1 디바이스 영역(200)의 계면층(120)에 영향을 미치지 않는다. 그 결과, 제1 디바이스 영역(200)의 특정 수직 레벨(예를 들어, 나노구조물(54C) 주위)의 계면층(120A)은 제2 디바이스 영역(300)의 동일한 수직 레벨(예를 들어, 나노구조물(54C) 주위)에서 계면층(120B)보다 얇다. 역으로, 제1 디바이스 영역(200)의 특정 수직 레벨에서 나노구조물(예를 들어, 54C)의 높이는 제2 디바이스 영역(300)의 동일한 수직 레벨에서 나노구조물(예를 들어, 54C)의 높이보다 크다. 여기서 "동일한 수직 레벨"이라는 문구는 기판으로부터 수직 거리가 동일하지만 다른 디바이스 영역(예를 들어, 200, 300)에 있는 두 개의 나노구조물(예를 들어, 54C)을 설명하는 데 사용되며, 수직 거리는 나노구조물의 수평 중심축과 기판의 주 상부 표면 사이이다. 일부 실시예에서, 제1 디바이스 영역(200)과 제2 디바이스 영역(300)에서(예를 들어, 동일한 수직 레벨에서) 나노구조물(54)의 높이들 사이의 차이는 약 0 nm 내지 약 6 nm이다. 일부 실시예에서, 제1 디바이스 영역(200)과 제2 디바이스 영역(300)에서 계면층(120A 및 120B)의 두께들(예를 들어, 동일한 수직 레벨에서) 사이의 차이는 약 0 옹스트롬과 약 30 옹스트롬 사이이다. 산화 프로세스가 제1 디바이스 영역(200)의 계면층(120)에 영향을 미치지 않는 일부 실시예에서, 제1 디바이스 영역(200)의 모든 나노구조물(54)은 동일한 높이(T)를 가지며, 이는 제2 디바이스 영역(300) 내의 나노구조물(54)의 높이보다 더 크고(예를 들어, T>T3>T2>T1), 제1 디바이스 영역(200)의 모든 나노구조물(54) 주위의 계면층(120A)의 두께는 동일한 값을 가지며, 이는 제2 디바이스 영역(300)의 모든 나노구조물(54) 주위의 계면층(120B)의 최소 두께보다 작다. 일부 실시예에서, 제1 디바이스 영역(200)에서 나노구조물(54)의 시트 높이 간극은 제2 디바이스 영역(300)에서 나노구조물(54)의 시트 높이 간극보다 작다. 일부 실시예에서, 제1 디바이스 영역(200)에서 나노구조물(54)의 시트 높이 간극과 제2 디바이스 영역(300)에서 나노구조물(54)의 시트 높이 간극 사이의 차이는 약 0 nm 내지 약 10 nm이다.
일부 실시예에서, 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)에서 게이트 유전체층(122)의 두께(예를 들어, 게이트 스페이서(108)의 측벽을 따라 그리고 나노구조물(54)을 따라)는 실질적으로 동일하지만, 그 두께들 간에 약 0 옹스트롬 내지 약 5 옹스트롬의 차이가 있다. 일부 실시예에서, 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)에서 리세스(103)를 향하는 게이트 스페이서(108)의 측벽의 조성(예를 들어, 질소 및 산소의 원자 백분율)은 상이하며, 이는 산화 프로세스 동안 게이트 스페이서(108)에 도달하는 상이한 양의 산화제에 의해(예를 들어, 사용된 하드 마스크층의 상이한 수로 인해) 야기될 수 있다. 예를 들어, 산화 프로세스는 게이트 스페이서(108)의 조성을 질화물-풍부 조성에서 산소-풍부 조성으로 변경할 수 있다. 결과적으로, 산화 프로세스 후, 제1 디바이스 영역(200)의 게이트 스페이서(108)는 제2 디바이스 영역(300)의 게이트 스페이서(108)보다 더 높은 질소 원자 백분율과 더 낮은 산소 원자 백분율을 가질 수 있는데, 이는 제1 디바이스 영역(200)이 산화 프로세스에서 더 두꺼운 하드 마스크층(들)(예를 들어, 128 및 126)에 의해 차폐되기 때문이다. 또한, 하드 마스크층을 제거하기 위한 후속 에칭 프로세스에서, 더 높은 산소 원자 농도를 갖는 제2 디바이스 영역(300)의 게이트 스페이서(108)는 제1 디바이스 영역(200)의 게이트 스페이서(108)보다 쉽게 손상(예를 들어, 에칭)될 수 있고, 따라서, NSFET 디바이스(100)의 최종 생성물에서, 제1 디바이스 영역(200)의 게이트 스페이서(108)의 두께는 제2 디바이스 영역(300)의 게이트 스페이서(108)의 두께보다 클 수 있다.
계면층(120)(예를 들어, 120A, 120B)(예를 들어, 게이트 산화물층)에 대해 상이한 두께를 달성하기 위해 제1 디바이스 영역(200) 및 제2 디바이스 영역(300)에 대해 상이한 수의 하드 마스크층(예를 들어, 126, 128)을 사용하는 것 외에, 계면층(120)의 두께를 변조(예를 들어, 변경)시키는 다른 방법도 가능하다. 예를 들어, 시드층(124)은 제1 디바이스 영역(200)과 제2 디바이스 영역(300)에서 상이한 두께를 갖도록 형성될 수 있다. 시드층(124)은 계면층(120)의 두께에 영향을 미치는 또 다른 하드 마스크층으로서 기능할 수 있다. 예를 들어, 시드층(124)은 계면층(120)의 상단 부분(120T)의 두께를 제어하는 것을 도울 수 있다. 시드층(124)은 또한 상이한 수직 레벨에서 계면층(120)의 두께 균일성을 증가시킬 수 있다. 상이한 두께의 시드층(124)을 달성하기 위해, 제1 패터닝된 마스크층(예를 들어, 패터닝된 포토레지스트층)을 사용하여 제1 디바이스 영역(200)을 덮을 수 있는 한편, 제2 디바이스 영역(300)에 제1 두께로 시드층(124)이 형성될 수 있다. 다음으로, 제1 패터닝된 마스크층이 제거되고, 제2 디바이스 영역(300)을 덮도록 제2 패터닝된 마스크층이 형성될 수 있는 한편, 제1 디바이스 영역(200)에 시드층(124)이 제2 두께로 형성될 수 있다. 시드층(124)에 대해 상이한 두께를 달성하기 위한 다른 방법이 가능하며 본 개시 내용의 범위 내에 포함되도록 완전히 의도된다. 계면층(120)에 대해 상이한 두께를 달성하기 위한 또 다른 예로서, 플라즈마 프로세스를 위한 온도, 유속 또는 RF 전력과 같은 산화 프로세스의 파라미터도 상이한 디바이스 영역들(예를 들어, 200 및 300)에서 계면층(120A/120B)에 대해 상이한 두께를 달성하도록 조정될 수 있다. 상이한 디바이스 영역(예를 들어, 200, 300)이 게이트 산화물(120)에 대해 상이한 두께를 갖도록 허용함으로써, 상이한 디바이스 영역의 누설 전류 및 전력 소비가 상이한 성능 목표를 달성하도록 조정될 수 있으며, 따라서 NSFET 디바이스(100)의 설계에서 개선된 성능 및 다목적성(versatility)을 허용한다.
다음으로, 도 18a 및 18b에서, 게이트 전극(130)은 게이트 유전체층(122) 위 및 주위에 퇴적되고, 간극(53) 및 리세스(103)의 잔여 부분을 채운다. 게이트 전극(130)은 예를 들면, TiN, TiO, TaN, TaC, Co, Ru, Al, W와 같은 금속 함유 물질, 또는 이들의 조합, 또는 이들의 다층을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(130)이 도시되어 있지만, 게이트 전극(130)은 임의의 수의 라이너 층(장벽층), 임의의 수의 일함수 조정층 및 충전 물질을 포함할 수 있다. 게이트 전극(130)이 형성된 후에, 게이트 유전체층(122) 및 게이트 전극(130)의 과잉 부분을 제거하기 위해 예를 들면, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 과잉 부분은 제1 ILD 층(114)의 상단 표면 위에 있다. 따라서 게이트 전극(130)의 잔여 부분, 게이트 유전체층(122)의 잔여 부분 및 계면층(120)은 생성되는 NSFET 디바이스(100)의 대체 게이트를 형성한다. 각각의 게이트 전극(130), 대응하는 계면층(120) 및 게이트 유전체층(122)은 총괄적으로 게이트 스택, 대체 게이트 구조물 또는 금속 게이트 구조물로 지칭될 수 있다. 각각의 게이트 스택은 각각의 나노구조물(54) 위와 그 주위로 연장된다.
당업자가 쉽게 이해하는 바와 같이 NSFET 디바이스(100)의 제조를 완료하기 위해 추가 프로세싱이 수행될 수 있으므로, 여기서 세부 사항은 반복되지 않을 수 있다. 예를 들어, 제2 ILD는 제1 ILD(114) 위에 퇴적될 수 있다. 또한, 게이트 콘택 및 소스/드레인 콘택은 게이트 전극(130) 및 소스/드레인 영역(112)에 각각 전기적으로 결합되도록 제2 ILD 및/또는 제1 ILD(114)를 관통해 형성될 수 있다.
도 19a 및 19b는 실시예에 따른, 특정 제조 단계에서의 나노구조물 전계 효과 트랜지스터(NSFET) 디바이스(100A)의 단면도이다. NSFET 디바이스(100A)는 NSFET 디바이스(100)에 대해 유사한 프로세싱 단계에 의해 형성될 수 있지만, 산화 프로세스 이후 그리고 하드 마스크층(예를 들어, 126, 128) 및 시드층(124)이 제거된 후에 형성된 게이트 유전체층(122)을 갖는다. 도 19a 및 19b는 산화 프로세스(129) 동안 NSFET 디바이스(100A)의 단면도를 도시한다. 산화 프로세스는 NSFET 디바이스(100)의 산화 프로세스와 동일하거나 유사하므로 세부 사항은 반복되지 않는다. 게이트 유전체층(122)은 도 19a 및 19b의 프로세싱 동안 아직 형성되지 않음을 주목한다.
특히, NSFET 디바이스(100A)를 형성하기 위해, 도 2, 3a, 3b, 4a, 4b, 5a-5c, 6a-6c, 7a-7c, 8a, 8b, 9a, 9b, 10a, 10b의 프로세싱 단계가 수행된다. 도 11a 및 11b의 프로세싱(게이트 유전체층(122)의 형성)이 생략된다. 다음으로, 도 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b의 프로세싱 단계가 수행되지만 게이트 유전체층(122)에 대해서는 수행되지 않는다. 다음으로, 도 19a 및 19b의 산화 프로세스가 수행된다. 다음으로, 하드 마스크층(예를 들어, 128, 126) 및 시드층(124)이 제거되어 계면층(120)을 노출하고, 게이트 유전체층(122)은 도 17a 및 17b에 도시된 바와 같이, 게이트 스페이서(108)의 측벽을 따라, 그리고 제1 ILD(114)의 상부 표면을 따라 노출된 계면층(120) 상에 형성된다. 다음으로, 게이트 전극(130)이 도 18a 및 18b에 도시된 바와 같이 형성된다.
개시된 실시예의 변형이 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, NSFET 디바이스(100 및 100A)에 대해, 제2 하드 마스크층(128)은 선택적이며 생략될 수 있다. 또한, 시드층(124)은 선택적이며 생략될 수 있다. 또 다른 예로서, 형성된 디바이스(예를 들어, n형 또는 p형 디바이스)의 유형에 따라, 제2 반도체 물질(54)이 제거될 수 있고, 제1 반도체 물질(52)은 나노구조물을 형성하기 위해 남아 있을 수 있으며, 나노구조물은 형성된 NSFET 디바이스의 채널 영역으로서 기능한다. 제1 반도체 물질(52)이 나노구조물을 형성하기 위해 남아 있는 실시예에서, 당업자가 쉽게 이해할 수 있는 바와 같이, 제2 반도체 물질(54)이 제거되기 전에 제2 반도체 물질(54)의 측벽 리세스에 내부 스페이서가 형성된다.
도 20은 일부 실시예에 따라, 메모리 디바이스를 제조하는 방법의 흐름도이다. 도 20에 도시된 실시예 방법은 많은 가능한 실시예 방법의 예일 뿐이라는 것을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 20에 도시된 다양한 단계가 추가, 제거, 대체, 재배열 또는 반복될 수 있다.
도 20을 참조하면, 블록(1010)에서, 제1 나노구조물이 제1 핀 위에 형성되고 제2 나노구조물이 제2 핀 위에 형성되며, 제1 핀 및 제2 핀은 기판 위에 돌출하며, 제1 나노구조물 및 제2 나노구조물은 제1 반도체 물질을 포함하고 기판의 주 상부 표면에 평행하게 연장된다. 블록(1020)에서, 계면 유전체 물질이 제1 나노구조물 주위 및 제2 나노구조물 주위에 형성된다. 블록(1030)에서, 제1 하드 마스크층이 제1 핀 위에 형성되지만 제2 핀 위에는 형성되지 않고, 여기서 제1 하드 마스크층은 제1 나노구조물 주위의 계면 유전체 물질을 덮으며, 여기서 제2 나노구조물 주위의 계면 유전체 물질은 제1 하드 마스크층에 의해 노출된다. 블록(1040)에서, 제1 하드 마스크층을 형성한 후, 산화 프로세스가 수행되고, 여기서 제2 나노구조물 주위의 계면 유전체 물질의 두께가 산화 프로세스 후에 증가된다. 블록(1050)에서, 제1 하드 마스크층은 산화 프로세스를 수행한 후에 제거된다.
실시예는 이점을 달성할 수 있다. 개시된 실시예는 반도체 디바이스의 상이한 디바이스 영역들에서 게이트 산화물에 대해 상이한 두께를 허용한다. 이를 통해 누설 전류 및 전력 소비와 같은 성능 목표가 상이한 디바이스를 동일한 반도체 디바이스의 상이한 디바이스 영역에 형성할 수 있다. 개시된 실시예는 예를 들어, 하드 마스크층의 수를 변경하고, 시드층(124)을 형성하거나 형성하지 않고, 산화 프로세스 조건을 조정함으로써 상이한 디바이스 영역에서 게이트 산화물 두께를 변화시키는 다양한 방법을 제공한다. 시드층(124)을 형성하는 이점은 나노구조물(54)의 상부 표면에서 게이트 산화물의 두께를 조정하는 능력 및 상이한 수직 레벨에서 게이트 산화물의 개선된 두께 균일성을 포함한다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 반도체 디바이스의 제1 디바이스 영역에서, 제1 핀 위에 제1 나노구조물을 형성하는 단계 - 제1 핀은 기판 위로 돌출됨 -; 반도체 디바이스의 제2 디바이스 영역에서, 제2 핀 위에 제2 나노구조물을 형성하는 단계 - 제2 핀은 기판 위로 돌출하고, 제1 나노구조물 및 제2 나노구조물은 반도체 물질을 포함하고 기판의 주 상부 표면(major upper surface)에 평행하게 연장됨 -; 제1 나노구조물 주위 및 제2 나노구조물 주위에 유전체 물질을 형성하는 단계; 제1 나노구조물 주위의 제1 디바이스 영역에 그리고 제2 나노구조물 주위의 제2 디바이스 영역에 제1 하드 마스크층을 형성하는 단계; 제1 하드 마스크층을 형성한 후 제2 디바이스 영역으로부터 제1 하드 마스크층을 제거하는 단계; 및 제2 디바이스 영역으로부터 제1 하드 마스크층을 제거하는 단계 후에, 산화 프로세스를 수행하여 제2 나노구조물 주위의 유전체 물질의 제1 두께를 증가시키는 단계를 포함한다. 실시예에서, 제1 나노구조물 주위의 유전체 물질의 제2 두께는 산화 프로세스 전후에 변하지 않고 유지되거나, 산화 프로세스에 의해 제2 나노구조물 주위의 유전체 물질의 제1 두께보다 덜 증가된다. 실시예에서, 유전체 물질은 반도체 물질의 산화물이다. 실시예에서, 산화 프로세스는 제2 나노구조물의 외부 부분을 유전체 물질로 변환하고, 제1 하드 마스크층은 산화 프로세스로부터 제1 나노구조물을 차폐한다. 실시예에서, 산화 프로세스를 수행하는 단계는 오존을 포함하는 가스 소스에 제1 나노구조물 및 제2 나노구조물을 담그는 단계를 포함한다. 실시예에서, 산화 프로세스는 플라즈마 프로세스다. 실시예에서, 산화 프로세스를 수행하는 단계는 가스 소스를 플라즈마 내로 점화하는 단계를 포함하고, 가스 소스는 산소 가스, 아산화질소 가스, 아산화질소 가스와 질소 가스의 혼합물, 산소 가스와 질소 가스의 혼합물, 산소 가스와 불활성 가스의 혼합물, 또는 아산화질소 가스와 불활성 가스의 혼합물을 포함함 -; 및 제1 나노구조물 및 제2 나노구조물을 플라즈마로 처리하는 단계를 포함한다. 실시예에서, 방법은, 제1 하드 마스크층을 형성하는 단계 전에, 유전체 물질 상에 하이-k 게이트 유전체 물질을 형성하는 단계를 더 포함한다. 실시예에서, 방법은, 하이-k 게이트 유전체 물질을 형성하는 단계 후에 그리고 제1 하드 마스크층을 형성하는 단계 전에, 하이-k 게이트 유전체 물질 상에 시드층을 형성하는 단계를 더 포함한다. 실시예에서, 방법은, 제2 디바이스 영역으로부터 제1 하드 마스크층을 제거하는 단계 후에 그리고 유전체 물질의 제1 두께를 증가시키는 단계 전에, 제1 하드 마스크층 상의 제1 디바이스 영역에 그리고 제2 나노구조물 주위의 제2 디바이스 영역에 제2 하드 마스크층을 형성하는 단계를 더 포함한다. 실시예에서, 방법은 유전체 물질의 제1 두께를 증가시킨 후에, 제1 디바이스 영역으로부터 제1 하드 마스크층을 제거하는 단계; 및 제1 나노구조물 주위에 그리고 제2 나노구조물 주위에 게이트 전극을 형성하는 단계를 포함한다. 실시예에서, 방법은, 제1 디바이스 영역으로부터 제1 하드 마스크층을 제거하는 단계 후에 그리고 게이트 전극을 형성하는 단계 전에, 제1 나노구조물 주위에 그리고 제2 나노구조물 주위에 하이-k 게이트 유전체 물질을 형성하는 단계를 더 포함한다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 제1 핀 위에 제1 나노구조물을 형성하고 제2 핀 위에 제2 나노구조물을 형성하는 단계 - 제1 핀 및 제2 핀은 기판 위로 돌출하고, 제1 나노구조물 및 제2 나노구조물은 제1 반도체 물질을 포함하고 기판의 주 상부 표면에 평행하게 연장됨 -; 제1 나노구조물 주위에 그리고 제2 나노구조물 주위에 계면 유전체 물질을 형성하는 단계; 제1 핀 위에는 제1 하드 마스크층을 형성하지만 제2 핀 위에는 제1 하드 마스크층을 형성하지 않는 단계 - 1 하드 마스크층은 제1 나노구조물 주위의 계면 유전체 물질을 덮고, 제2 나노구조물 주위의 계면 유전체 물질은 제1 하드 마스크층에 의해 노출됨 -; 제1 하드 마스크층을 형성하는 단계 후에, 산화 프로세스를 수행하는 단계 - 산화 프로세스 후에 제2 나노구조물 주위의 계면 유전체의 두께가 증가됨 -; 산화 프로세스를 수행하는 단계 후에 제1 하드 마스크층을 제거하는 단계를 포함한다. 실시예에서, 방법은, 제1 하드 마스크층을 제거하는 단계 후에, 제1 나노구조물 주위에 그리고 제2 나노구조물 주위에 게이트 전극을 형성하는 단계를 더 포함한다. 실시예에서, 계면 유전체 물질은 제1 반도체 물질의 산화물이고, 산화 프로세스는 제2 나노구조물의 외부 부분을 제1 반도체 물질의 산화물로 변환한다. 실시예에서, 산화 프로세스를 수행하는 단계는 오존 함유 가스 소스에 제1 나노구조물 및 제2 나노구조물을 담그는 단계를 포함한다. 실시예에서, 산화 프로세스를 수행하는 단계는 오존 함유 가스 소스의 플라즈마를 사용해 제1 나노구조물 및 제2 나노구조물을 처리하는 단계를 포함한다.
실시예에서, 반도체 디바이스는, 기판 위로 돌출하는 제1 핀 및 제2 핀; 제1 핀 및 제2 핀 각각 위의 제1 나노구조물 및 제2 나노구조물 - 제1 나노구조물 및 제2 나노구조물은 제1 반도체 물질을 포함하고 기판의 주 상부 표면에 평행하게 연장됨 -; 제1 나노구조물 주위의 제1 계면 유전체층 및 제2 나노구조물 주위의 제2 계면 유전체층 - 제2 나노구조물 주위의 제2 계면 유전체층은 제1 나노구조물 주위의 제1 계면 유전체층보다 두꺼움 -; 제1 나노구조물 주위의 제1 계면 유전체층 상의 그리고 제2 나노구조물 주위의 제2 계면 유전체층 상의 게이트 유전체층; 및 제1 나노구조물 주위의 그리고 제2 나노구조물 주위의 게이트 전극을 포함한다. 실시예에서, 제1 계면 유전체층 및 제2 계면 유전체층은 제1 반도체 물질의 산화물을 포함한다. 실시예에서, 제1 나노구조물들 중의 제1 나노구조물은 기판으로부터 먼 제1 나노구조물의 상부 표면과 기판과 대향하는 제1 나노구조물의 하부 표면 사이에서 측정된 제1 높이를 가지고, 제2 나노구조물 중의 제2 나노구조물은 기판으로부터 먼 제2 나노구조물의 상부 표면과 기판과 대향하는 제2 나노구조물의 하부 표면 사이에서 측정된 제2 높이를 가지고, 제1 높이는 제2 높이보다 높으며. 제1 나노구조물과 제2 나노구조물은 기판으로부터 동일한 수직 거리를 갖는다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 반도체 디바이스를 형성하는 방법에 있어서,
상기 반도체 디바이스의 제1 디바이스 영역에서, 제1 핀(fin) 위에 제1 나노구조물을 형성하는 단계 - 상기 제1 핀은 기판 위로 돌출함 -;
상기 반도체 디바이스의 제2 디바이스 영역에서, 제2 핀 위에 제2 나노구조물을 형성하는 단계 - 상기 제2 핀은 상기 기판 위로 돌출하고, 상기 제1 나노구조물 및 상기 제2 나노구조물은 반도체 물질을 포함하고 상기 기판의 주 상부 표면(major upper surface)에 평행하게 연장됨 -;
상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 유전체 물질을 형성하는 단계;
상기 제1 나노구조물 주위의 상기 제1 디바이스 영역에 그리고 상기 제2 나노구조물 주위의 상기 제2 디바이스 영역에 제1 하드 마스크층을 형성하는 단계;
상기 제1 하드 마스크층을 형성하는 단계 후에 상기 제2 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계; 및
상기 제2 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계 후에, 산화 프로세스를 수행하여 상기 제2 나노구조물 주위의 상기 유전체 물질의 제1 두께를 증가시키는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
2. 제1항에 있어서,
상기 제1 나노구조물 주위의 상기 유전체 물질의 제2 두께는 상기 산화 프로세스 전후에 변하지 않고 유지되거나, 상기 산화 프로세스에 의해 상기 제2 나노구조물 주위의 상기 유전체 물질의 상기 제1 두께보다 덜 증가되는 것인, 반도체 디바이스를 형성하는 방법.
3. 제1항에 있어서,
상기 유전체 물질은 상기 반도체 물질의 산화물인 것인, 반도체 디바이스를 형성하는 방법.
4. 제3항에 있어서,
상기 산화 프로세스는 상기 제2 나노구조물의 외부 부분을 상기 유전체 물질로 변환하고, 상기 제1 하드 마스크층은 상기 산화 프로세스로부터 상기 제1 나노구조물을 차폐하는 것인, 반도체 디바이스를 형성하는 방법.
5. 제3항에 있어서,
상기 산화 프로세스를 수행하는 것은 오존을 포함하는 가스 소스(gas source)에 상기 제1 나노구조물 및 상기 제2 나노구조물을 담그는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
6. 제3항에 있어서,
상기 산화 프로세스는 플라즈마 프로세스인 것인, 반도체 디바이스를 형성하는 방법.
7. 제6항에 있어서, 상기 산화 프로세스를 수행하는 것은,
가스 소스를 플라즈마 내로 점화하는 단계 - 상기 가스 소스는 산소 가스, 아산화질소 가스, 아산화질소 가스와 질소 가스의 혼합물, 산소 가스와 질소 가스의 혼합물, 산소 가스와 불활성 가스의 혼합물, 또는 아산화질소 가스와 불활성 가스의 혼합물을 포함함 -; 및
상기 제1 나노구조물 및 상기 제2 나노구조물을 상기 플라즈마로 처리하는(treat) 단계
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
8. 제1항에 있어서,
상기 제1 하드 마스크층을 형성하는 단계 전에, 상기 유전체 물질 상에 하이-k 게이트 유전체 물질을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
9. 제8항에 있어서,
상기 하이-k 게이트 유전체 물질을 형성하는 단계 후에 그리고 상기 제1 하드 마스크층을 형성하는 단계 전에, 상기 하이-k 게이트 유전체 물질 상에 시드층(seed layer)을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
10. 제1항에 있어서,
상기 제2 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계 후에 그리고 상기 유전체 물질의 제1 두께를 증가시키는 단계 전에, 상기 제1 하드 마스크층 상의 상기 제1 디바이스 영역에 그리고 상기 제2 나노구조물 주위의 상기 제2 디바이스 영역에 제2 하드 마스크층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
11. 제1항에 있어서, 상기 유전체 물질의 제1 두께를 증가시키는 단계 후에,
상기 제1 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계; 및
상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 게이트 전극을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
12. 제11항에 있어서,
상기 제1 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계 후에 그리고 상기 게이트 전극을 형성하는 단계 전에, 상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 하이-k 게이트 유전체 물질을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
13. 반도체 디바이스를 형성하는 방법에 있어서,
제1 핀 위에 제1 나노구조물을 형성하고 제2 핀 위에 제2 나노구조물을 형성하는 단계 - 상기 제1 핀 및 상기 제2 핀은 기판 위로 돌출하고, 상기 제1 나노구조물 및 상기 제2 나노구조물은 제1 반도체 물질을 포함하고 상기 기판의 주 상부 표면에 평행하게 연장됨 -;
상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 계면 유전체 물질을 형성하는 단계;
상기 제1 핀 위에 제1 하드 마스크층을 형성하지만 상기 제2 핀 위에는 상기 제1 하드 마스크층을 형성하지 않는 단계 - 상기 1 하드 마스크층은 상기 제1 나노구조물 주위의 상기 계면 유전체 물질을 덮고, 상기 제2 나노구조물 주위의 상기 계면 유전체 물질은 상기 제1 하드 마스크층에 의해 노출됨 -;
상기 제1 하드 마스크층을 형성하는 단계 후에, 산화 프로세스를 수행하는 단계 - 상기 산화 프로세스 후에 상기 제2 나노구조물 주위의 상기 계면 유전체 물질의 두께가 증가됨 -; 및
상기 산화 프로세스를 수행하는 단계 후에 상기 제1 하드 마스크층을 제거하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
14. 제13항에 있어서,
상기 제1 하드 마스크층을 제거하는 단계 후에, 상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
15. 제13항에 있어서,
상기 계면 유전체 물질은 상기 제1 반도체 물질의 산화물이고, 상기 산화 프로세스는 상기 제2 나노구조물의 외부 부분을 상기 제1 반도체 물질의 산화물로 변환하는 것인, 반도체 디바이스를 형성하는 방법.
16. 제15항에 있어서,
상기 산화 프로세스를 수행하는 단계는 오존 함유 가스 소스에 상기 제1 나노구조물 및 상기 제2 나노구조물을 담그는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
17. 제13항에 있어서,
상기 산화 프로세스를 수행하는 단계는 산소 함유 가스 소스의 플라즈마를 사용해 상기 제1 나노구조물 및 상기 제2 나노구조물을 처리하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
18. 반도체 디바이스에 있어서,
기판 위로 돌출하는 제1 핀 및 제2 핀;
상기 제1 핀 및 상기 제2 핀 각각 위의 제1 나노구조물 및 제2 나노구조물 - 상기 제1 나노구조물 및 상기 제2 나노구조물은 제1 반도체 물질을 포함하고 상기 기판의 주 상부 표면에 평행하게 연장됨 -;
상기 제1 나노구조물 주위의 제1 계면 유전체층 및 상기 제2 나노구조물 주위의 제2 계면 유전체층 - 상기 제2 나노구조물 주위의 상기 제2 계면 유전체층은 상기 제1 나노구조물 주위의 상기 제1 계면 유전체층보다 두꺼움 -;
상기 제1 나노구조물 주위의 상기 제1 계면 유전체층 상의 그리고 상기 제2 나노구조물 주위의 상기 제2 계면 유전체층 상의 게이트 유전체층; 및
상기 제1 나노구조물 주위의 그리고 상기 제2 나노구조물 주위의 게이트 전극
을 포함하는, 반도체 디바이스.
19. 제18항에 있어서,
상기 제1 계면 유전체층 및 상기 제2 계면 유전체층은 상기 제1 반도체 물질의 산화물을 포함하는 것인, 반도체 디바이스.
20. 제18항에 있어서,
상기 제1 나노구조물들 중의 제1 나노구조물은 상기 기판으로부터 먼(distal) 상기 제1 나노구조물의 상부 표면과 상기 기판과 대향하는(facing) 상기 제1 나노구조물의 하부 표면 사이에서 측정된 제1 높이를 가지고, 상기 제2 나노구조물의 제2 나노구조물은 상기 기판으로부터 먼 상기 제2 나노구조물 중의 상부 표면과 상기 기판과 대향하는 상기 제2 나노구조물의 하부 표면 사이에서 측정된 제2 높이를 가지고, 상기 제1 높이는 상기 제2 높이보다 크며. 상기 제1 나노구조물과 상기 제2 나노구조물은 상기 기판으로부터 동일한 수직 거리를 갖는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    상기 반도체 디바이스의 제1 디바이스 영역에서, 제1 핀(fin) 위에 제1 나노구조물을 형성하는 단계 - 상기 제1 핀은 기판 위로 돌출함 -;
    상기 반도체 디바이스의 제2 디바이스 영역에서, 제2 핀 위에 제2 나노구조물을 형성하는 단계 - 상기 제2 핀은 상기 기판 위로 돌출하고, 상기 제1 나노구조물 및 상기 제2 나노구조물은 반도체 물질을 포함하고 상기 기판의 주 상부 표면(major upper surface)에 평행하게 연장됨 -;
    상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 유전체 물질을 형성하는 단계;
    상기 제1 나노구조물 주위의 상기 제1 디바이스 영역에 그리고 상기 제2 나노구조물 주위의 상기 제2 디바이스 영역에 제1 하드 마스크층을 형성하는 단계;
    상기 제1 하드 마스크층을 형성하는 단계 후에 상기 제2 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계; 및
    상기 제2 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계 후에, 산화 프로세스를 수행하여 상기 제2 나노구조물 주위의 상기 유전체 물질의 제1 두께를 증가시키는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 나노구조물 주위의 상기 유전체 물질의 제2 두께는 상기 산화 프로세스 전후에 변하지 않고 유지되거나, 상기 산화 프로세스에 의해 상기 제2 나노구조물 주위의 상기 유전체 물질의 상기 제1 두께보다 덜 증가되는 것인, 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 유전체 물질은 상기 반도체 물질의 산화물인 것인, 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 제1 하드 마스크층을 형성하는 단계 전에, 상기 유전체 물질 상에 하이-k 게이트 유전체 물질을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    상기 하이-k 게이트 유전체 물질을 형성하는 단계 후에 그리고 상기 제1 하드 마스크층을 형성하는 단계 전에, 상기 하이-k 게이트 유전체 물질 상에 시드층(seed layer)을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 제2 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계 후에 그리고 상기 유전체 물질의 제1 두께를 증가시키는 단계 전에, 상기 제1 하드 마스크층 상의 상기 제1 디바이스 영역에 그리고 상기 제2 나노구조물 주위의 상기 제2 디바이스 영역에 제2 하드 마스크층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  7. 제1항에 있어서, 상기 유전체 물질의 제1 두께를 증가시키는 단계 후에,
    상기 제1 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계; 및
    상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 게이트 전극을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  8. 제7항에 있어서,
    상기 제1 디바이스 영역으로부터 상기 제1 하드 마스크층을 제거하는 단계 후에 그리고 상기 게이트 전극을 형성하는 단계 전에, 상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 하이-k 게이트 유전체 물질을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    제1 핀 위에 제1 나노구조물을 형성하고 제2 핀 위에 제2 나노구조물을 형성하는 단계 - 상기 제1 핀 및 상기 제2 핀은 기판 위로 돌출하고, 상기 제1 나노구조물 및 상기 제2 나노구조물은 제1 반도체 물질을 포함하고 상기 기판의 주 상부 표면에 평행하게 연장됨 -;
    상기 제1 나노구조물 주위에 그리고 상기 제2 나노구조물 주위에 계면 유전체 물질을 형성하는 단계;
    상기 제1 핀 위에 제1 하드 마스크층을 형성하지만 상기 제2 핀 위에는 상기 제1 하드 마스크층을 형성하지 않는 단계 - 상기 제 1 하드 마스크층은 상기 제1 나노구조물 주위의 상기 계면 유전체 물질을 덮고, 상기 제2 나노구조물 주위의 상기 계면 유전체 물질은 상기 제1 하드 마스크층에 의해 노출됨 -;
    상기 제1 하드 마스크층을 형성하는 단계 후에, 산화 프로세스를 수행하는 단계 - 상기 산화 프로세스 후에 상기 제2 나노구조물 주위의 상기 계면 유전체 물질의 두께가 증가됨 -; 및
    상기 산화 프로세스를 수행하는 단계 후에 상기 제1 하드 마스크층을 제거하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스에 있어서,
    기판 위로 돌출하는 제1 핀 및 제2 핀;
    상기 제1 핀 및 상기 제2 핀 각각 위의 제1 나노구조물들 및 제2 나노구조물들 - 상기 제1 나노구조물들 및 상기 제2 나노구조물들은 제1 반도체 물질을 포함하고 상기 기판의 주 상부 표면에 평행하게 연장됨 - ;
    상기 제1 나노구조물들 주위의 제1 계면 유전체층 및 상기 제2 나노구조물들 주위의 제2 계면 유전체층 - 상기 제2 나노구조물들 주위의 상기 제2 계면 유전체층은 상기 제1 나노구조물들 주위의 상기 제1 계면 유전체층보다 두꺼움 - ;
    상기 제1 나노구조물들 주위의 상기 제1 계면 유전체층 상의 그리고 상기 제2 나노구조물들 주위의 상기 제2 계면 유전체층 상의 게이트 유전체층; 및
    상기 제1 나노구조물들 주위의 그리고 상기 제2 나노구조물들 주위의 게이트 전극
    을 포함하고,
    상기 제1 나노구조물들 중의 제1 나노구조물은 상기 기판으로부터 먼쪽(distal)의 상기 제1 나노구조물의 상부 표면과 상기 기판과 대향하는(facing) 상기 제1 나노구조물의 하부 표면 사이에서 측정된 제1 높이를 가지고, 상기 제2 나노구조물들 중의 제2 나노구조물은 상기 기판으로부터 먼쪽의 상기 제2 나노구조물 중의 상부 표면과 상기 기판과 대향하는 상기 제2 나노구조물의 하부 표면 사이에서 측정된 제2 높이를 가지고, 상기 제1 높이는 상기 제2 높이보다 크며, 상기 제1 나노구조물과 상기 제2 나노구조물은 상기 기판으로부터 동일한 수직 거리를 갖는 것인, 반도체 디바이스.
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