KR20180131316A - 반도체 디바이스 및 그 형성 방법 - Google Patents

반도체 디바이스 및 그 형성 방법 Download PDF

Info

Publication number
KR20180131316A
KR20180131316A KR1020170106626A KR20170106626A KR20180131316A KR 20180131316 A KR20180131316 A KR 20180131316A KR 1020170106626 A KR1020170106626 A KR 1020170106626A KR 20170106626 A KR20170106626 A KR 20170106626A KR 20180131316 A KR20180131316 A KR 20180131316A
Authority
KR
South Korea
Prior art keywords
fin
dielectric layer
charges
type
fixed charges
Prior art date
Application number
KR1020170106626A
Other languages
English (en)
Other versions
KR102018427B1 (ko
Inventor
진 카이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180131316A publication Critical patent/KR20180131316A/ko
Application granted granted Critical
Publication of KR102018427B1 publication Critical patent/KR102018427B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0041—Devices characterised by their operation characterised by field-effect operation

Abstract

반도체 디바이스 및 그 형성 방법이 개시된다. 본 방법은, 반도체 기판 및 상기 반도체 기판으로부터 연장되는 핀을 받는 단계; 상기 핀을 컨포멀하게 덮는 다수의 유전체층들을 형성하는 단계로서, 상기 다수의 유전체층들은, 제1 형 네트 고정 전하들을 갖는 제1 대전된 유전체층 및 제2 형 네트 고정 전하들을 갖는 제2 대전된 유전체층을 포함하고, 상기 제2 형 네트 고정 전하들은 상기 제1 형 네트 고정 전하들에 반대이고, 상기 제1 형 네트 고정 전하들은 제1 시트 밀도를 갖고, 상기 제2 형 네트 고정 전하들은 제2 시트 밀도를 갖고, 상기 제1 대전된 유전체층은 상기 핀과 상기 제2 대전된 유전체층 사이에 위치되는 것인 상기 다수의 유전체층들을 형성하는 단계; 상기 핀의 제1 부분을 노출시키기 위하여, 상기 다수의 유전체층들을 패터닝하는 단계로서, 상기 핀의 제2 부분은 적어도 상기 제1 대전된 유전체층의 부분으로 둘러싸이는 것인 상기 다수의 유전체층들을 패터닝하는 단계; 및 상기 핀의 상기 제1 부분과 맞물리는 게이트 구조를 형성하는 단계를 포함한다.

Description

핀펫 디바이스를 위한 방법 및 구조{METHOD AND STRUCTURE FOR FINFET DEVICES}
반도체 집적 회로(IC) 산업은 기하 급수적 성장을 경험해 왔다. IC 재료 및 설계에서의 기술적 진보는, 각 세대가 이전 세대보다 소형이며 보다 복잡한 회로들을 갖는 IC 세대를 만들었다. IC 진화 과정에서, 기하학적 크기(즉, 제조 처리를 사용하여 생성될 수 있는 최소형 구성 요소(또는 라인))가 감소되는 동안, 기능적 밀도(functional density)(즉, 칩 면적당 상호연결된 디바이스들 수)가 일반적으로 증가했다. 이 스케일링 다운(scaling down) 처리는 일반적으로, 생산 효율성을 증가시키고 연관된 비용을 감소시킴으로써 이익을 제공한다. 이러한 스케일링 다운은 또한 IC의 처리 및 제조의 복잡성을 증가시켰다.
예컨대, 전통적인 평면형 FET에 비하여 작은 풋프린트(footprint)를 갖는, 그 높은 구동 전류에 대하여 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET)와 같은 전계 효과 트랜지스터(Field Effect Transistor, FET)가 개발되었다. 일 방법에서, 핀펫은 감소된 제조 비용을 위하여 벌크 기판 상에 형성된다. 그러나, 통상적인 벌크 핀펫은, 누설 전류가 게이트에 의하여 제어되지 않은 영역에서 흐를 수도 있다는 펀치-스루(punch-through) 문제를 겪는다. 펀치-스루 문제점을 극복하기 위하여, 종래의 방법은, 핀 채널과 벌크 기판 사이의 영역들에 도펀트 불순물을 임플란트한다. 후속 처리 단계들에서의 열 처리는, 임플란트된 도펀트 불순물의 확산을 유발할 수도 있다. 이들 방법들은 전체 핀에 도펀트 불순물을 불가피하게 도입하여, 불리하게도 그 캐리어 이동성을 감소시킨다. 추가적으로, 도펀트 불순물 임플란테이션(implantation)은 또한 핀의 채널 변형(strain)에 불리하게 영향을 끼칠 수도 있다. 그러므로, 종래의 펀치-스루 경감 방법이 일반적으로 그 의도된 목적에 대하여 일반적으로 적절해 왔어도, 이 방법은 모든 관점에서 만족스럽지 않다.
본 개시는, 첨부된 도면을 참조하여 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 실행에 따라, 다양한 피쳐들은 비례대로 도시되지 않았으며, 도시 목적만을 위하여 사용된다는 것이 강조된다. 실상, 다양한 피쳐들의 치수는, 논의의 명확성을 위하여 임의로 증가되거나 감소될 수도 있다.
도 1a, 도 1b, 및 도 1c는, 일부 실시예들에 따른 반도체 디바이스의 단면도를 도시한다.
도 2는, 본 개시의 다양한 태양들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 및 도 3h는, 일부 실시예들에 따른, 도 2의 방법에 따른 반도체 디바이스의 형성의 단면도이다.
도 4는, 본 개시의 다양한 태양들에 따른, 반도체 디바이스를 제조하는 또다른 방법의 흐름도이다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 및 도 5f는, 일부 실시예들에 따른, 도 4의 방법에 따른 반도체 디바이스의 형성의 단면도이다.
다음 개시는, 제공된 주제의 상이한 피쳐들을 실행하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구성 요소들과 장치들의 특정 예들이 본 개시를 단순화하기 위하여 이하에 설명된다. 물론, 이들은 단순히 예들이며, 제한하고자 함이 아니다. 예컨대, 다음의 설명에서 제2 피쳐 위의 또는 그 상의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피쳐 사이에 추가적인 피쳐들이 형성되어 제1 및 제2 피쳐들이 직접 접촉하지 않을 수도 있는 실시예들을 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은, 단순함을 위한 것이지, 그 자체로 논의된 다양한 실시에들 및/또는 그 구성들 간의 관계를 나타내지는 않는다.
또한, "밑에(beneath)", "아래에(below)", "하부에(lower)", "위에(above)", "상부에(upper)" 등과 같은 공간적으로 관련된 용어들은, 도면에서 도시된 바와 같이 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명을 쉽게 하기 위하여 여기에서 사용될 수도 있다. 공간적으로 관련된 용어들은, 도면에 도시된 배향(orientation) 외에, 사용 또는 동작시 디바이스의 상이한 배향들을 망라하고자 한다. 그렇지 않았다면 본 장치는 배향될 수도 있고(90도 또는 다른 배향으로 회전), 여기서 사용된 공간적으로 관련된 기술자는 마찬가지로 그에 따라 해석될 수도 있다.
본 개시는 일반적으로 반도체 디바이스에 관한 것이고, 보다 자세하게는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET)와 같은 전계 효과 트랜지스터(FET)를 갖는 반도체 디바이스에 관한 것이다. 본 개시의 목적은, 우수한 캐리어 이동성과 높은 쇼트 채널 효과(short channel effect) 제어를 제공하면서, FET에서의 펀치-스루 문제점을 효과적으로 극복하는 반도체 디바이스의 방법과 구조를 제공하는 것이다.
도 1a, 도 1b, 및 도 1c는, 본 개시의 다양한 태양에 따라 구성된 반도체 디바이스(100)(예컨대, 디바이스들(100a, 100b, 100c)의 상이한 실시예들의 단면도를 도시한다. 도시된 바와 같이, 디바이스(100)는 기판의 일 영역에서 n형 FinFET 및 p형 FinFET을 도시한다. 이것은 단순성과 설명의 용이함을 위하여 제공되었으며, 본 실시예를 임의 수의 디바이스들, 임의 수의 영역들, 또는 영역들의 임의 구성들로 반드시 제한하는 것은 아니다. 또한, FinFET 디바이스(100)는, SRAM(static random access memory) 및/또는 다른 논리 회로들, 레지스터들, 커패시터들 및 인덕터들과 같은 수동(passive) 구성 요소들, 및 p형 FET들, n형 FET들, 더블 게이트 FET들, 트리-게이트 FET들, FinFET들, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들, 상보형 금속 산화물 반도체(CMOS) 트랜지스터들, 바이폴라 트랜지스터들, 고압 트랜지스터들, 고주파수 트랜지스터들, 다른 메모리 셀들, 및 그 조합과 같은 능동(active) 구성 요소들을 포함할 수도 있는 집적 회로(IC) 또는 그 부분의 처리 동안 제작된 중간 디바이스일 수도 있다.
도 1a를 참조하여, 디바이스(100a)는, 기판(102), 및 이 기판(102) 위의 아이솔레이션 구조(106)를 포함한다. 본 실시예에서, 디바이스(100a)는, 기판(102) 위에 형성된 n형 FinFET(120a) 및 p형 FinFET(120b)을 포함한다. FinFET(120a, 120b)는 유사한 구조를 갖고, 이하에 총괄하여 설명될 것이다. FinFET(120a(120b))은, 기판(102)으로부터 아이솔레이션 구조(106)를 통하여 위로 돌출하는 핀(104a(104b))을 포함한다. FinFET(120a(120b))은, 아이솔레이션 구조(106) 위의 그리고 그 3개 측들(상면 및 측벽들) 상의 핀(104a(104b))과 맞물리는(engaging) 게이트 구조(110a(110b))를 더 포함한다. 일부 실시예들에서, 게이트 구조(110a(110b))는, 2개 측들만, 예컨대 핀의 측벽들만의 상에 각 핀들과 맞물릴 수도 있다. FinFET(120a(120b))은 또한, 핀(104a(104b))과 아이솔레이션 구조(106) 사이에 네트 고정 전하(net fixed charge)를 갖는 유전체층(108a(108b))을 포함한다. 디바이스(100a)의 다양한 요소는 다음 섹션에서 더 설명될 것이다.
기판(102)은 본 실시예에서 실리콘 기판이다. 대안적으로, 기판(102)은, 게르마늄과 같은 또다른 기본 반도체(elementary semiconductor); 실리콘 탄화물, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐, 및/또는 안티몬화 인듐을 포함하는 복합 반도체; SiGe, GaAsP, AllnAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수도 있다.
아이솔레이션 구조(106)는, 실리콘 산화물, 불소-도핑된 실리케이트 유리(fluoride-doped silicate glass, FSG), 로우-k 유전 재료, 및/또는 다른 적합한 절연 재료로 형성될 수도 있다. 아이솔레이션 구조(106)는, 얕은 트렌치 아이솔레이션(shallow trench isolation, STI) 피쳐일 수도 있다. 다른 아이솔레이션 구조들도 가능하다. 아이솔레이션 구조(106)는, 예컨대 하나 이상의 열 산화물 라이너층(thermal oxide liner layer)을 갖는 다층 구조를 포함할 수도 있다.
다양한 실시예들에서, 게이트 구조(110a, 110b) 각각은 게이트 스택을 포함한다. 각 게이트 스택은 게이트 유전체층 상에 유전체층 및 게이트 전극층을 포함할 수도 있다. 게이트 유전체층은, 실리콘 산화물, 게르마늄 산화물, 하이 k 유전체 재료층 또는 그 조합과 같은 유전체 재료를 포함한다. 다른 실시예에서, 게이트 유전체층은, 계면층(실리콘 산화물 또는 게르마늄 산화물층과 같은), 및 이 계면층 상의 하이 k 유전체 재료층을 포함한다. 게이트 전극층은, 도핑된 다결정 실리콘(폴리실리콘), 금속, 금속 합금 또는 그 조합과 같은 도전성 재료층을 포함한다. 게이트 스택은, 게이트 유전체층을 형성하는 단계, 게이트 유전체층 상에 게이트 전극층을 형성하는 단계, 및 게이트 전극층과 게이트 유전체층을 패터닝하는 단계를 포함하는 절차에 의하여 형성될 수도 있다. 게이트 스택의 형성은 또한, 미리 형성된 게이트 스택을 하이 k 유전체 및 금속으로 대체하는 게이트 대체(gate replacement) 절차를 포함할 수도 있다. 게이트 대체는, 게이트 유전체과 게이트 전극 모두가 이후의 제조 단계에서 대체되는 것인 게이트 최종 동작 또는 하이 k 최종 동작을 포함할 수도 있다. 게이트 스택의 다양한 다른 실시예들이 가능하다. 게이트 구조(110a, 110b) 각각은 또한, 적층(deposition) 및 등방성 에칭(anisotropic etch)을 포함하는 절차에 의하여 게이트 스택의 측벽들 상에 형성된 게이트 스페이서들을 포함할 수도 있다.
게이트 구조(110a(110b))는 아이솔레이션 구조(106) 위의 핀(104a(104b))의 부분과 맞물리어, 게이트 구조(110a(110b)) 밑에 있는 채널 영역을 정의한다. FinFET(120a(120b))의 예시적인 동작 모드에서, 전류는, 전압을 인가함으로써 게이트 구조(110a(110b))의 제어 하에 채널 영역을 통하여 2개의 소스/드레인 영역들(미도시) 사이에 흐를 수도 있다.
본 실시예에서, 핀들(104a, 104b)은, 포토리소그래피 및 에칭을 포함하는 다양한 처리들을 통하여 형성된다. 핀(104a(104b))은, 하나는 아이솔레이션 구조(106) 위에, 다른 하나는 유전체층(108a(108b))과 아이솔레이션 구조(106)로 둘러싸이는 것인, 적어도 2개의 수직 부분들(또는 섹션들)로 구분된다. 다양한 실시예들에서, 아이솔레이션 구조(106) 위의 핀 부분들 만이 각 게이트 구조들(110a, 110b)의 직접 제어하에 있다. 아이솔레이션 구조(106)와 그 밑의 기판(102)의 부분으로 둘러싸인 핀들의 하부 부분은 게이트 구조들(110a, 110b)의 직접 제어하에 있지 않아, 각 FinFET들의 서브-핀 영역들을 정의한다. 종래의 FinFET에서, 전류는 게이트의 직접 제어함이 없이 서브-핀 영역들에서 흐를 수도 있어, 펀치-스루를 야기한다. 이것은 바람직하지 않다. FinFET들(120a, 120b)은 이러한 문제점을 극복한다.
계속 도 1a를 참조하여, 유전체층(108a(108b))은 아이솔레이션 구조(106)와 핀(104a(104b)) 사이에 위치된다. 유전체층(108a(108b)은 핀(104a(104b))의 프로파일에 컨포멀(conformal)하고, 따라서 라이너막(liner film)(108a(108b))으로도 칭한다. 라이너막(108a(108b))은 네트 고정 전하들을 포함한다. 본 실시예에서, FinFET(120a)은 p형 도핑된 채널 영역을 갖는 n형 FinFET이고, 라이너막(108a)은 네트 고정 음전하들을 포함한다. 라이너막(108a)의 시트 전하 캐리어 밀도(sheet charge carrier density)는, 전자의 흐름을 서브-핀 영역들로 내보내기에 충분히 높고, 이로써 서브-핀 영역들 사이의 펀치-스루 전류들을 정지시킨다. 이 실시예에서 또한, 라이너막(108a)은, 약 2x1011/cm2 내지 약 1x1013/cm2의 고정 음전하 시트 밀도가 존재하는 알루미늄 산화물(AlOx) 유전체층이다. 다양한 실시예들에서, 라이너막(108a)은 약 1nm 내지 약 5nm의 두께를 갖는다.
본 실시예에서, FinFET(120b)는 n형 도핑된 채널 영역을 갖는 p형 FinFET이고, 라이너막(108b)은 네트 고정 양전하들을 포함한다. 라이너막(108b)에서의 시트 전하 캐리어 밀도는 서브-핀 영역들로 홀(hole)의 흐름을 내보내기에 충분히 높고, 이로써 서브-핀 영역들 사이에 펀치-스루 전류들을 정지시킨다. 또한 이 실시예에서, 라이너막(108b)은 약 2x1011/cm2 내지 약 1x1013/cm2의 고정 양전하 시트 밀도가 존재하는 실리콘 질화물(SiNx) 유전체층이다. 라이너막(108b)은 약 1nm 내지 약 5nm의 두께를 갖는다. 다양한 실시예들에서, 라이너막들(108a, 108b)에서의 시트 전하 캐리어 밀도는 상이하다. 예컨대, 고정 양전하들을 갖는 라이너막은, 고정 음전하들을 갖는 라이너막보다 작은 시트 전하 캐리어 밀도를 갖고, 또는 역으로도 마찬가지이고, 이하에 보다 상세히 설명된다.
도 1b 및 도 1c는, 일부 다른 실시예들에서의 반도체 디바이스(100)의 단면도를 도시한다. 이들 다른 실시예들은 반도체 디바이스(100a)와 유사하다. 따라서, 반도체 디바이스(100a)에 대한 도면 부호는, 디바이스들(100b, 100c) 각각에서 동일하거나 유사한 특징들을 나타내기 위하여 반복된다. 또한, 동일하거나 유사한 피쳐들의 일부 설명은, 단순함을 위하여 반도체 디바이스(100a)의 설명을 참조함으로써 단축되거나 생략된다.
도 1b에 도시된 바와 같이, 라이너막(108b)은 FinFET(120a)으로 연장하여 라이너막(108a)을 덮는다. 본 실시예에서, FinFET(120a)은 p형 도핑된 채널 영역을 갖는 n형 FinFET이며, 라이너막(108a)은 네트 고정 음전하들을 포함하는 반면, FinFET(120b)은 n형 도핑된 채널 영역을 갖는 p형 FinFET이며, 라이너막(108b)은 네트 고정 양전하들을 포함한다. 라이너막(108a)은 라이너막(108b)보다 충분히 높은 시트 전하 캐리어 밀도를 갖는다. 그 결과, 전체로서 간주되는 라이너막들(108a, 108b)은 FinFET(120a)의 서브-핀 영역에서 네트 고정 음전하들을 전달하는 것을 여전히 나타내고, 이것은 서브-핀 영역들로 전자들의 흐름을 내보내는 데 여전히 충분히 높다. 또한, 본 실시예에서, 라이너막(108a)은 알루미늄 산화물(AlOx)막이고, 라이너막(108b)은 실리콘 질화물(SiNx)막이다. 따라서, 핀(104a)의 바닥부는, 핀(104a)으로부터 차례로, 알루미늄 산화물막, 실리콘 질화물막, 및 아이솔레이션 구조(106)로 둘러싸인다. 다른 실시예들에서, FinFET(120a)는 p형 FinFET이며, 라이너막(108a)은 네트 고정 양전하들을 포함하는 반면, FinFET(120b)는 n형 FinFET이며, 라이너막(108b)은 네트 고정 음전하들을 포함한다. 이러한 시나리오에서, 유전체층(108a)은, 홀의 흐름을 서브-핀 영역들로 내보내기 위하여, 전체로서 간주되는 유전체층들(108a, 108b)이 FinFET(120a)의 서브-핀 영역들에서 네트 고정 양전하들을 전달하는 것을 여전히 나타내는 것을 허용하도록, 유전체층(108b)보다 충분히 높은 시트 전하 캐리어 밀도를 갖는다. 다른 실시예에서 더 나아가, 핀(104a)의 바닥부는, 핀(104a)으로부터 차례로, 실리콘 질화물막, 알루미늄 산화물막, 및 STI 피쳐로 둘러싸인다.
도 1c에 도시된 바와 같이, 핀(104a)의 바닥부는, 라이너막들(108a, 108b), 및 라이너막들(108a, 108b) 사이에 위치된 유전체 스페이서층(108c)으로 둘러싸인다. 라이너막(108b)은 라이너막(108a)에서의 고정 전하들에 반대되는 네트 고정 전하들을 포함한다. 유전체 스페이서층(108c) 자체는 네트 고정 전하들을 갖지 않고, 전기적 중성으로서 간주된다. 유전체 스페이서층(108c)은 라이너막(108b)과 핀(104a) 간의 거리를 확장시키는 스페이서로서 기능하여, 라이너막(108b)의 네트 고정 전하들로부터 핀(104a)의 서브-핀 영역들 내의 전기장 강도를 약화시킨다. 그러므로, 라이너막(108a)의 시트 전하 캐리어 밀도가 라이너막(108b)보다 훨씬 높지 않거나 심지어 동일하거나 약간 낮을 수도 있어도, 라이너막들(108a, 108b)로부터의 핀(104a)의 서브-핀 영역들 내의 병합된 전기장들이 라이너막(108a)으로부터의 독립형 전기장과 동일한 형태를 여전히 나타내어, 전하들의 흐름을 서브-핀 영역들로 내보낸다. 유전체 스페이서층(108c)은 라이너막(108a)에 컨포멀하고, 스페이서층(108c)으로도 칭한다. 스페이서막(108c)은, 실리콘 산질화물(SiON), 실리콘 카바나이드 나이트라이드(SiCN), 실리콘 옥사이드 카바이드 나이트라이드(SiOCN), 또는 그 조합을 포함할 수도 있다. 스페이서막(108c)은 약 0.5nm 내지 약 2nm의 두께를 가질 수도 있다. 일부 실시예들에서, 스페이서막(108c)으로부터의 극후(極厚, extra thickness)로, 라이너막(108a)과 스페이서막(108c)의 스택은 라이너막(108b)보다 두껍다. 본 실시예에서, FinFET(120a)는 n형 FinFET이며 라이너막(108a)은 네트 고정 음전하들을 포함하는 반면, FinFET(120b)은 p형 FinFET이며 라이너막(108b)은 네트 고정 양전하들을 포함한다. 또한 본 실시예에서, 라이너막(108a)은 알루미늄 산화물막이며, 라이너막(108b)은 실리콘 질화물막이며, 스페이서막(108c)은 실리콘 산질화물막이다. 따라서, 핀(104a)의 바닥부는, 핀(104a)으로부터 차례로, 알루미늄 산화물막, 실리콘 산질화물막, 실리콘 질화물막, 및 아이솔레이션 구조(106)으로 둘러싸인다. 다른 실시예들에서, FinFET(120a)은 p형 FinFET이며 라이너막(108a)은 네트 고정 양전하들을 포함하는 반면, FinFET(120b)은 n형 FinFET이며 라이너막(108b)은 네트 고정 음전하들을 포함한다. 또한 다른 실시예들에서, 핀(104a)의 바닥부는, 핀(104a)으로부터 차례로, 실리콘 질화물막, 실리콘 산질화물막, 알루미늄 산화물막, 및 STI 피쳐로 둘러싸인다.
디바이스들(100a, 100b, 100c, 및 100d)의 다양한 실시예들에서, 핀들(104a, 104b)는 도펀트 불순물이 실질적으로 없다. 그 결과, 각 핀 부들에서의 캐리어 이동성과 적절한 채널 응력(압축의 또는 인장의)이 유리하게 유지된다. 이것은 FinFET들(120a, 120b)의 전기 성능을 상당히 향상시킨다. 제조의 다양한 단계에서의 반도체 디바이스(100)의 단면도를 도시하는 도 3a 내지 도 3h와 연결하여, 도 2를 참조하여 디바이스(100)를 형성하는 방법이 이제 설명될 것이다.
이제 도 2를 참조하여, 도 1a 및 도 1b의 반도체 디바이스(100)와 같은 반도체 디바이스를 형성할 때의 본 개시의 다양한 태양들에 따라 방법 200의 흐름도가 설명된다. 방법 200은 단지 예이며, 본 개시를, 청구항에서 명시적으로 나타낸 것 이상으로 제한하고자 함이 아니다. 방법 200 전에, 그 동안 및 그 후에 추가적인 동작들이 제공될 수 있고, 설명된 일부 동작들은 방법의 추가적인 실시예들에 대하여 대체되거나 제거되거나 옮겨질 수 있다.
동작(202)에서, 방법 200(도 2)은 내부에 및/또는 그 상에 형성된 다양한 구조들을 갖는 구조(102)를 받는다. 도 3a를 참조하여, 디바이스(100)는, 기판(02)으로부터 위로 돌출하는 2개의 핀들(104a, 104b)을 갖는 기판(102)을 포함한다. 2개의 핀들(104a, 104b)은, 2개의 FinFET들(120a, 120b)이 형성될 것인 디바이스(100)의 2개의 영역들 내에 있다. 실시예에서, 2개의 핀들(104a, 104b)은 포토리소그래피와 에칭 처리들을 포함하는 적합한 처리들을 사용하여 제조된다. 포토리소그래피 처리는, 기판(102)을 덮는 포토레지스트(또는 레지스트)를 형성하는 것, 레지스트를 패턴에 노광시키는 것, 노광-후(post-exposure) 베이크 처리를 수행하는 것, 및 레지스트 패턴을 형성하기 위하여 레지스트를 현상하는 것을 포함할 수도 있다. 다음, 레지스트 패턴은 하드 마스크층을 에칭하기 위하여 사용되어 패터닝된 하드 마스크를 형성하다. 후속하여, 기판(102)은 패터닝된 하드 마스크를 에치 마스크로서 사용하여 에칭되어, 기판(102) 상에 핀들(104a, 104b)을 남긴다. 핀들(104a, 104b)은 또한, 높은 패턴 밀도를 달성하기 위하여, 사이드-월 이미지 전사 또는 더블 사이드월 이미지 전사와 같은 진보된 피치-분할(pitch-splitting) 기술에 의하여 제조될 수 있다. 다양한 에칭 처리들은, 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE), 및/또는 다른 적합한 처리들을 포함할 수 있다.
동작 204에서, 방법 200(도 2)은 네트 고정 전하들을 갖는 유전체층(또는 라이너막)(108a)을 형성한다. 계속 도 3a를 참조하여, 라이너막(108a)은 디바이스(100) 상에 블랭킷 재료층(blanket material layer)으로서 컨포멀하게 적층되어, 기판(102)의 상부 표면, 및 핀들(104a, 104b)의 측벽들과 상부 표면들을 덮는다. 실시예에서, FinFET(120a)는 p형 FinFET이고, 라이너막(108a)은 네트 고정 양전하들을 포함한다. 본 실시예에서, FinFET(120a)은 n형 FinFET이고, 라이너막(108a)은 고정 음전하들을 포함하는 알루미늄 산화물층이다. 일 실시예에서, 알루미늄 산화물층은, 원자층 증착(ALD), 화학적 기상 증착(CVD), 또는 다른 적합한 방법들을 사용하여 적층되고, 약 수 나노미터(예컨대 약 1 nm 내지 약 5 nm 범위인) 두께를 가질 수도 있다. ALD 방법을 채용하는 예에서, ALD 처리의 첫번째 절반 사이클에서 알루미늄 전구체로서 트리메틸알루미늄(Al(CH3)3)이 사용되었다. 두번째 절반 사이클 동안, H2O 또는 O2 플라즈마가 사용되었다. 막들은 약 100 mTorr 내지 약 300 mTorr의 동작 압력 하에 약 섭씨 50도 내지 약 섭씨 400도 범위의 기판 온도를 사용하여 적층되었다. 다른 실시예에서, 플라즈마-강화된 화학적 기상 증착(PECVD) 처리에 의하여 알루미늄 산화물층이 적층된다. PECVD 처리는, 약 섭씨 50도 내지 약 섭씨 300도 범위의 적층 온도를 사용하여 알루미늄 전구체로서 트리메틸알루미늄과 연속적인 O2/Ar 플라즈마를 채용했다. ALD 방법과는 달리, PECVD에 대한 적층률은 반응기에 도입된 트리메틸알루미늄 흐름으로 조정된다(scale). 어닐링이, 예컨대 약 섭씨 400도에서 10분동안 N2에서 PECVD 처리에 후속할 수도 있다.
알루미늄 산화물층의 적층 동안, 알루미늄 산화물 벌크 내의 이온화된 포인트 결함이 음으로 대전된 트랩(trap)들을 제공한다. 알루미늄 및 산소 베이컨시, 격자간(interstitials), 및 단글링 본드는 유사 억셉터 결함 준위를 도입시킨다. 결함들은, AlOx 가전자대(valence band) 근처의 깊은 유사 억셉터 준위에서 전자들을 가두고, 따라서 고정 음전하 중심으로서 행동할 수 있다. 게다가, 음으로 대전된 테트라헤드랄 AlO4는 또한 고정 음전하들에의 기여를 가질 수도 있다. 예측된 시트 전하 캐리어 밀도를 달성하기 위하여 적층 조건 및 막 두께가 설계되고 조정된다. 일부 실시예들에서, 라이너막(108a)은 약 2x1011/cm2 내지 1x1013/cm2의 시트 전하 캐리어 밀도를 갖는다. 다양한 실시예들에서, 라이너막(108a)은 약 1nm 내지 약 5 nm의 두께를 갖는다.
동작(206)에서, 방법 200(도 2)은 라이너막(108a)의 부분을 제거하여 핀(104b)을 노출시킨다(도 3b). 일부 실시예들에서, 블랭킷 재료층(108a)이 형성된 후, 에칭 처리가 수행되어 핀(104b)의 측벽들과 상부 표면으로부터 블랭킷 재료를 부분적으로 제거한다. 블랭킷 재료가 핀(104a)을 덮는 것이 실질적으로 남는다. 라이너막(108a)은, 상이한 재료 구성으로 인하여, 핀(104b)에 대한 에칭 선택도를 나타낸다. 실시예들에서, 동작(206)은, 핀(104b)을 실질적으로 에칭하지 않고, 라이너막(108a)을 선택적으로 제거하기 위하여 에천트로 에칭 처리를 사용한다. 에칭 처리는, 하나 이상의 건식 에칭 처리, 습식 에칭 처리, 및 다른 적합한 에칭 기술을 포함할 수도 있다.
동작 208에서, 방법 200(도 2)은 유전체층(108a)에서의 고정 전하들에 반대인 네트 고정 전하들을 갖는 유전체층(104b)을 형성한다. 도 3c를 참조하여, 라이너막(108b)이 기판(100) 상에 블랭킷 재료층으로서 컨포멀하게 적층되어, FinFET(120a) 영역에서의 라이너막(108a)과 FinFET(120b) 영역에서의 핀(104b)의 측벽들과 상부 표면을 덮는다. 실시예에서, FinFET(120b)은 n형 FinFET이고, 라이너막(109b)은 네트 고정 음전하들을 포함한다. 본 실시예에서, FinFET(120b)은 p형 FinFET이고, 라이너막(108b)은 고정 양전하들을 포함하는 실리콘 질화물층이다. 예컨대, 실리콘 질화물층은, 대기압 화학적 기상 증착(APCVD), PECVD, ALD, 또는 다른 적합한 방법들을 사용하여 적층될 수도 있고, 약 수 나노미터(예컨대 약 1nm 내지 약 5nm의 범위)의 두께를 가질 수도 있다. 일 실시예에서, 실리콘 질화물층은 PECVD 처리로 적층된다. 약 500mTorr 내지 1200mTorr의 범위의 압력 하에, 적층 전력은 약 5W 내지 약 30W의 범위에 있고, 온도는 약 섭씨 300도 내지 섭씨 900도의 범위에 있다. 처리 가스로서 실란(SiH4, Ar에서 10%) 및 암모니아(NH3)가 사용되었고, 가스의 비는 네트 고정 양전하 농도를 조정하기 위하여 처리 파라미터로서 조정될 수 있다. 예에서, NH3/SiH4 가스 유량은 약 30/300 sccm 내지 약 100/30 sccm의 범위에 있다. 또다른 실시예에서, 실리콘 질화물층은 실리콘 소스로서 클로로실란과 질소 소스로서 암모니아를 사용하여 ALD 처리로 적층된다. 적층 온도는 약 섭씨 300도 내지 약 섭씨 600도의 범위 내에 있다. 고정 양전하들이 실리콘 질화물 내에 3개 질소 원자들과의 실리콘 단글링 본드(+Si≡N)으로부터 발생하며, 또한 K+ 중심으로 알려져 있다. 일부 실시예들에서, 라이너막(108b)은 약 2x1011/cm2 내지 1x1013/cm2의 시트 전하 캐리어 밀도를 갖는다. 상기 논의된 적층 조건들 및 적층후 처리는 시트 전하 캐리어 밀도를 조정할 수 있다.
동작 210에서, 방법 200(도 2)은 라이너막(108b)의 부분을 제거하여 라이너막(108a)을 노출시킨다(도 3d). 라이너막(108a)은 상이한 재료 조성으로 인하여 라이너막(108b)에 대한 에칭 선택성을 나타낸다. 실시예들에서, 동작 210은, 라이너막(108a)을 실질적으로 남기면서 라이너막(108b)을 선택적으로 제거하기 위하여 에천트로 에칭 처리를 사용한다. 동작 210은 건식 에칭, 습식 에칭, 또는 다른 적합한 에칭 처리들을 사용할 수도 있다. 예컨대, 건식 에칭 처리는, 산소-함유 가스, 불소-함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예컨대, Cl2, CHCl3, CCl4 , 및/또는 BCl3), 브롬-함유 가스(예컨대, HBr 및/또는 CHBR3), 아이오딘-함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 그 조합을 실행할 수도 있다. 예컨대, 습식 에칭 처리는, 희석 불산(DHF); 수산화칼륨(KOH) 용액; 암모니아; 불산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적합한 습식 에천트로 에칭하는 것을 포함할 수도 있다. 동작 210은 선택적이다. 일부 실시예들에서, 2개의 상이한 층들(108a, 108b)에서의 전하들이 반대여도, 라이너막(108a)이 라이너막(108b)보다 높은 시트 전하 캐리어 밀도를 갖는 경우, 핀(104a)의 측벽들 상의 네트 고정 전하들은 여전히 라이너막(108a)과 동일한 도전성 형태를 나타낸다. 네트 고정 전하 밀도가 전하들의 흐름을 서브-핀 영역으로 내보는데 충분히 높으면, 동작 210은 건너뛸 수도 있고, 따라서 방법 200은 선택적으로 동작 208로부터 동작 212로 진행할 수도 있다.
동작 212에서, 방법 200(도 2)은 디바이스(100)를 덮는 아이솔레이션 피쳐(106)를 형성한다. 명확성을 위하여, 동작 210 후의 디바이스(100)는 디바이스(100a)(도 3e)로서 나타내고, 동작 210을 건너뛴 디바이스(100)는 디바이스(100b)(도 3f)로서 나타낸다. 아이솔레이션 피쳐(106)는, 산화물 화합물, 불소 도핑된 규산염 유리(FSG, fluoride-doped silicate glass), 로우-k 유전체 재료, 및/또는 다른 적합한 절연 재료를 적층함으로써 형성될 수도 있다. 아이솔레이션 구조(106)는 얕은 트렌치 아이솔레이션(STI, shallow trench isolation) 피쳐들일 수도 있다. 아이솔레이션 재료의 적층 후, 화학적 기계적 연마(CMP) 처리와 같은 연마 동작이 수행되어 아이솔레이션 피쳐(106)의 과잉 부분을 제거하여, 디바이스(100)의 상부 표면을 평탄화시킨다.
동작 214에서, 방법 200(도 2)은, 도 3g 및 도 3h에 도시된 바와 같이, 아이솔레이션 피쳐(106)와 라이너막들(108a, 108b)을 리세싱하여(recess), 핀들(104a, 104b)의 상부 부분들을 노출시킨다. 동작 214의 결과로서, 핀들(104a, 104b)의 상부 부분들은 아이솔레이션 피쳐(106) 위로 돌출하고, 핀들(104a, 104b)의 바닥 부분들은 여전히 대전된 라이너막들(108a, 108b) 및 아이솔레이션 피쳐(106)로 둘러싸인다. 아이솔레이션 피쳐(106)와 라이너막들(108a, 108b)은, 아이솔레이션 피쳐와 라이너막들의 조성에 따라, 단일 단계로 또는 개별 에칭 단계로 에칭에 의하여 리세싱될 수 있다. 건식 에칭, 습식 에칭, RIE, 및/또는 다른 에칭 방법들을 포함하여, 아이솔레이션 피쳐(106)와 라이너막들(108a, 108b)을 리세싱하기 위하여 임의의 적합한 에칭 기술이 사용될 수도 있다. 에천트 조성, 에칭 온도, 에칭액 농도, 에칭 시간, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 다른 적합한 에칭 파라미터들, 또는 그 조합과 같은 다양한 에칭 파라미터들이 선택적 에칭을 위하여 조정될 수 있다.
동작 216에서, 방법 200(도 2)은 FinFET들(120a, 120b)의 제조를 실행하기 위하여 추가의 처리들을 수행한다. 실시예에서, 동작 216은 "게이트-우선(gate-first)" 또는 "게이트-최종(gate-last)" 처리를 사용하여 게이트 구조들(110a, 110b)(도 1a 및 도 1b)을 형성한다. 또한, 동작 216은, 소스/드레인 영역들에 에피택시얼 소스/드레인 피쳐들을 형성할 수도 있고, 아이솔레이션 구조(106), 핀들(104a, 104b), 및 게이트 구조들(110a, 110b) 위에 층간 유전체(ILD, inter-layer dielectric)층을 형성할 수도 있다. 또한, 동작 216은, 콘택트들, 비아들, 및 인터커넥트들과 같은 다양한 도전성 피쳐들을 형성할 수도 있어서, FinFET들(120a, 120b)을 디바이스(100)의 다른 부분들에 연결하여 완전한 집적 회로를 형성한다.
도 4는, 도 1c에 도시된 반도체 디바이스(100)와 같은, 반도체 디바이스를 형성할 때, 본 개시의 다양한 태양들에 따른 또다른 방법 400의 흐름도를 도시한다. 방법 400은 다양한 동작에서 방법 200과 유사하다. 따라서, 방법 200에서의 동작들에 대한 도면 부호들은, 동작 202, 204, 208, 212, 및 216과 같은, 디바이스(400)에서의 동일하거나 유사한 동작들을 나타내도록 반복된다. 방법 400은 단지 예이며, 청구항에서 명시적으로 나타낸 것 이상으로 본 개시를 한정하고자 함이 아니다. 방법 400 전에, 그 동안 및 그 후에 추가적인 동작들이 제공될 수 있고, 설명된 일부 동작들은 본 방법의 추가적인 실시예에 대하여 대체되고, 제거되고 또는 옮겨질 수 있다. 방법 400은, 다양한 제조 단계에서 반도체 디바이스(100)의 단면도를 도시하는 도 5a 내지 도 5f와 관련하여 이하에 설명된다. 또한, 단순성을 위하여 방법 200의 설명을 참조함으로써 방법 400에서의 동작들의 일부 설명이 축약되거나 생략된다.
동작 202에서, 방법 400(도 4)은 디바이스(100)를 받는다. 디바이스(100)는 기판(102)과 2개의 핀들(104a, 104b)을 포함한다. 이들 피쳐들은 도 3a에서의 것과 동일하거나 유사하다. 동작 204에서, 방법 400(도 4)은, 네트 고정 전하들을 갖는, 디바이스(100)를 덮는 라이너막(104a)을 컨포멀하게 형성한다(도 5a). 형성될 FinFET(120a)의 형태에 따라, 라이너막(104a)은, p형 FinFET에 대한 고정 양전하들(예컨대, 실리콘 질화물막)을 가질 수 있고, n형 FinFET에 대한 고정 음전하들(예컨대, 알루미늄 산화물막)을 가질 수 있다. 본 실시예에서, FinFET(120a)은 n형 FinFET이며, 라이너막(108a)은, ALD 또는 PECVD와 같은 적합한 처리로 알루미늄 산화물을 적층함으로써 형성될 수 있다. 다양한 실시예들에서, 라이너막(108a)은 약 1nm 내지 약 5nm의 두께를 갖는다.
동작 205에서, 방법 400(도 4)은, 디바이스(100) 위에 블랭킷 재료층으로서 유전체 스페이서층(108c)을 컨포멀하게 적층시킨다(도 5b). 유전체 스페이서층(108c) 자체는, 네트 고정 전하들을 갖지 않고, 전기적 중성으로 간주된다. 유전체 스페이서층(108c)은, 서브-핀 영역들 위에 형성될 라이너막(108b)으로부터 거리를 증가시키기 위하여 스페이서로서 기능하고, 이로써 라이너막(108b)에서의 고정 전하들로부터 전기장 강도를 약화시킨다. 유전체 스페이서층(108c)은 또한 단순성을 위하여 스페이서막(108c)으로 칭한다. 스페이서막(108c)은, 실리콘 산질화물(SiON), 실리콘 카본 나이트라이드(SiCN), 실리콘 옥사이드 카본 나이트라이드(SiOCN), 또는 그 조합을 포함할 수도 있다. 스페이서막(108c)은 PECVD, ALD, 또는 다른 적합한 처리들로 형성될 수도 있다. 스페이서막(108c)은 약 0.5nm 내지 약 2nm의 두께를 가질 수도 있다.
동작 206a에서, 방법 400(도 4)은 라이너막(108a) 및 스페이서막(108c)의 부분을 에칭하여 핀(104b)을 노출시킨다(도 5c). 에칭 처리들은 하나 이상의 건식 에칭 처리, 습식 에칭 처리 및 다른 적합한 에칭 기술을 포함할 수도 있다.
동작 208에서, 방법 400(도 4)은, 유전체층(108a)에서의 고정 전하들과 반대인 네트 고정 전하들을 갖는, 디바이스(100)를 컨포멀하게 덮는 라이너막(108b)을 형성한다. 도 5d에 도시된 바와 같이, 라이너막(108b)은 디바이스(100) 상에 블랭킷 재료층으로서 적층되어, 스페이서막(108c)과 핀(104b)을 덮는다. 본 실시예에서, FinFET(120b)는 p형 FinFET이고, 라이너막(108b)은, ALD 또는 PECVD와 같은 적합한 처리로 실리콘 질화물을 적층함으로써 형성될 수 있다. 다양한 실시예들에서, 라이너막(108b)은 약 1nm 내지 약 5nm의 두께를 갖는다. 2개의 상이한 라이너막들(108a, 108b)에서의 고정 전하들이 반대이어도, 스페이서막(108c)은 라이너막(108b)에서의 고정 전하들로부터 핀(104a)에서의 전기장 강도를 감소시켜, 핀(104a) 내의 병합된 전기장은 라이너막(108a)으로부터의 독립형 전기장과 동일한 형태를 여전히 나타낸다. 일부 실시예들에서, 라이너막(108a)은 라이너막(108b)보다 높은 시트 전하 캐리어 밀도를 갖는다. 일부 실시예들에서, 라이너막(108a)은, 스페이서막(108c)의 존재로, 라이너막(108b)과 동등한, 또는 심지어 약간 작은 시트 전하 캐리어 밀도를 가질 수 있다.
일부 실시예들에서, FinFET(120a)는 p형 FinFET이고, FinFET(120b)는 n형 FinFET이다. 따라서, 라이너막들(108a, 108b)은 각각 네트 고정 양전하들과 네트 고정 음전하들을 포함한다. 실시예들의 취지에서, 라이너막(108a)은 실리콘 질화물을 포함하고, 라이너막(108b)은 알루미늄 산화물을 포함한다.
동작 212에서, 방법 400(도 4)은 디바이스(100)를 덮는 아이솔레이션 피쳐(106)를 형성한다. 명확성을 위하여, 스페이서막(108c)의 적층을 갖는 디바이스(100)는 디바이스(100c)로서 나타낸다(도 5e). 동작 214a에서, 방법 400(도 4)은, 도 5f에 도시된 바와 같이, 아이솔레이션 피쳐(106), 라이너막들(108a, 108b), 및 스페이서막(108c)을 리세싱하여, 핀들(104a, 104b)의 상부 부분들을 노출시킨다. 동작 216에서, 방법 400(도 4)는, 디바이스(100c)에 대한 FinFET들(120a, 120b)의 제조를 완성하기 위하여 추가의 처리들을 수행한다.
제한하고자 함은 아니어도, 본 개시의 하나 이상의 실시예들은 반도체 디바이스와 그 형성에 대한 많은 이점들을 제공한다. 예컨대, 본 개시의 실시예들은, 채널 핀들 아래에 펀치-스루 스토퍼들을 갖는 벌크 FinFET들의 구조 및 그 방법들을 제공한다. 펀치-스루 스토퍼들은 유전체 라이너막들에서의 고정 전하들을 사용하여 형성되어, 채널 핀들에서의 순도를 보존한다. 구체적으로, 음으로 대전된 유전체 라이너막은 n형 FET에서 사용되어 전자들이 서브-핀 영역에서 흐르는 것을 막고, 양으로 대전된 유전체 라이너막은 p형 FET에서 사용되어 홀들이 서브-핀 영역에서 흐르는 것을 막는다. 유전체 라이너막들에서의 고정 전하 밀도는, 적층 조건들을 조정함으로써 또는 적층 후(post deposition) 처리들을 수행함으로써 유연하게 조정될 수 있다. 본 개시의 다양한 실시예들은 낮은 복잡성과 낮은 제조 비용으로 실행될 수 있다.
일 예시적인 태양에서, 본 개시는 방법에 관한 것이다. 본 방법은, 반도체 기판과 이 반도체 기판으로부터 연장되는 핀을 받는 단계; 핀을 컨포멀하게 덮는 다수의 유전체층들을 형성하는 단계를 포함하고, 상기 다수의 유전체층들은, 제1 형 네트 고정 전하들을 갖는 제1 대전된 유전체층, 및 제2형 네트 고정 전하들을 갖는 제2 대전된 유전체층을 포함하고, 상기 제2 형 네트 고정 전하들은 상기 제1 형 네트 고정 전하들과는 반대이고, 상기 제1 형 네트 고정 전하들은 제1 시트 밀도를 갖고, 상기 제2 형 네트 고정 전하들은 제2 시트 밀도를 갖고, 상기 제1 대전된 유전체층은 상기 핀과 상기 제2 대전된 유전체층 사이에 위치된다. 본 방법은, 다수의 유전체층을 패터닝하여, 핀의 제1 부분을 노출시키는 단계 - 핀의 제2 부분은 적어도 제1 대전된 유전체층의 부분으로 둘러싸임 -; 및 핀의 제1 부분과 맞물리는 게이트 구조를 형성하는 단계를 더 포함한다.
또다른 예시적인 태양에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 본 방법은, 기판으로부터 연장되는 제1 및 제2 핀들을 포함하는 기판을 받는 단계; 제1 형 네트 전하들을 포함하고 제1 및 제2 핀들을 덮는 제1 유전체층을 적층하는 단계; 및 제1 유전체층의 부분을 에칭하여 제2 핀을 노출시키는 단계를 포함한다. 본 방법은, 제1 형 네트 전하들에 반대인 제2 형 네트 전하들을 포함하고 제2 핀을 덮는 제2 유전체층을 적층하는 단계; 제1 및 제2 유전체층들을 덮는 아이솔레이션 피쳐를 형성하는 단계; 및 아이솔레이션 피쳐와 제1 및 제2 유전체층들을 리세싱하여, 제1 핀의 제1 부분과 제2 핀의 제1 부분을 드러내는 단계를 더 포함한다.
또다른 예시적인 태양에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 기판; 기판 위의 아이솔레이션 구조; 기판으로부터 연장되는 제1 핀 - 제1 핀의 제1 부분은 아이솔레이션 구조 위에 있고, 제1 핀의 제2 부분은 아이솔레이션 구조로 둘러싸임 -; 및 아이솔레이션 구조와 제1 핀의 제2 부분 사이의 제1 유전체층 - 제1 유전체층은 제1 형 고정 전하들을 포함함 -을 포함한다. 반도체 디바이스는, 기판으로부터 연장되는 제2 핀 - 제2 핀의 제1 부분은 아이솔레이션 구조의 위에 있고, 제2 핀의 제2 부분은 아이솔레이션 구조로 둘러싸임 -; 및 아이솔레이션 구조와 제2 핀의 제2 부분 사이의 제2 유전체층 - 제2 유전체층은 제2 형 고정 전하들을 포함하고, 제1 형 고정 전하들은 제2 형 고정 전하들에 반대임 - 을 더 포함한다.
이상은 당업자가 본 개시의 태양을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 처리들 및 구조들을 설계 또는 변형하고/하거나 여기서 도입된 실시예들의 동일한 이점을 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다는 것을 이해해야 한다. 또한, 당업자라면, 그러한 등가의 구조가 본 개시의 사상 및 범위에서 벗어나지 않는다는 것과, 당업자가 본 개시의 사상 및 범위에서 벗어나지 않고 다양한 변화, 대체 및 변형을 행할 수도 있다는 것을 인식해야 한다.
<부기>
1. 방법에 있어서,
반도체 기판 및 상기 반도체 기판으로부터 연장되는 핀을 받는 단계;
상기 핀을 컨포멀하게(conformally) 덮는 다수의 유전체층들을 형성하는 단계로서, 상기 다수의 유전체층들은, 제1 형 네트 고정 전하들을 갖는 제1 대전된 유전체층 및 제2 형 네트 고정 전하들을 갖는 제2 대전된 유전체층을 포함하고, 상기 제2 형 네트 고정 전하들은 상기 제1 형 네트 고정 전하들에 반대이고, 상기 제1 형 네트 고정 전하들은 제1 시트 밀도를 갖고, 상기 제2 형 네트 고정 전하들은 제2 시트 밀도를 갖고, 상기 제1 대전된 유전체층은 상기 핀과 상기 제2 대전된 유전체층 사이에 위치되는 것인 상기 다수의 유전체층들을 형성하는 단계;
상기 핀의 제1 부분을 노출시키기 위하여, 상기 다수의 유전체층들을 패터닝하는 단계로서, 상기 핀의 제2 부분은 적어도 상기 제1 대전된 유전체층의 부분으로 둘러싸이는 것인 상기 다수의 유전체층들을 패터닝하는 단계; 및
상기 핀의 상기 제1 부분과 맞물리는(engaging) 게이트 구조를 형성하는 단계
를 포함하는 방법.
2. 제1항에 있어서,
상기 제1 시트 밀도는 상기 제2 시트 밀도보다 높고,
상기 다수의 유전체층들을 패터닝하는 단계는,
상기 제2 대전된 유전체층을 덮고 이와 직접 접촉하는 아이솔레이션 피쳐를 형성하는 단계; 및
상기 핀의 상기 제1 부분을 노출시키기 위하여, 상기 아이솔레이션 피쳐와 상기 제1 및 제2 대전된 유전체층들을 리세싱(recessing)하는 단계
를 포함하는 것인 방법.
3. 제1항에 있어서,
상기 제1 시트 밀도는 상기 제2 시트 밀도보다 낮고,
상기 다수의 유전체층들을 패터닝하는 단계는,
상기 제2 대전된 유전체층을 제거하는 단계;
상기 제1 대전된 유전체층을 덮고 이와 직접 접촉하는 아이솔레이션 피쳐를 형성하는 단계; 및
상기 핀의 상기 제1 부분을 노출시키기 위하여, 상기 아이솔레이션 피쳐와 상기 제1 대전된 유전체층을 리세싱하는 단계
를 포함하는 것인 방법.
4. 제1항에 있어서,
상기 핀의 상기 제1 부분은 n형 전계 효과 트랜지스터에 대한 채널을 제공하고;
상기 제1 형 네트 고정 전하들은 음전하들이고;
상기 제2 형 네트 고정 전하들은 양전하들인 것인 방법.
5. 제4항에 있어서, 상기 제1 대전된 유전체층은 알루미늄 산화물을 포함하고, 상기 제2 대전된 유전체층은 실리콘 질화물을 포함하는 것인 방법.
6. 제4항에 있어서,
상기 제1 시트 밀도는 2x1011/cm2 내지 1x1013/cm2의 범위 내에 있고,
상기 제2 시트 밀도는 2x1011/cm2 내지 1x1013/cm2의 범위 내에 있는 것인 방법.
7. 제1항에 있어서, 상기 다수의 유전체층들은 상기 핀에 컨포멀한 스페이서층을 더 포함하고, 상기 스페이서층은 상기 제1 대전된 유전체층과 상기 제2 대전된 유전체층 사이에 위치되고, 상기 스페이서층은 전기적 중성인 것인 방법.
8. 제7항에 있어서, 상기 스페이서층은, 실리콘 산질화물, 실리콘 카바이드 나이트라이드, 실리콘 옥사이드 카바이드 나이트라이드, 및 그 조합으로부터 선택된 성분을 포함하는 것인 방법.
9. 제7항에 있어서, 상기 다수의 유전체층들을 패터닝하는 단계는,
상기 제2 대전된 유전체층을 덮고 이와 직접 접촉하는 아이솔레이션 피쳐를 형성하는 단계; 및
상기 핀의 상기 제1 부분을 노출시키기 위하여, 상기 아이솔레이션 피쳐, 상기 제1 및 제2 대전된 유전체층들, 및 상기 스페이서층을 리세싱하는 단계
를 포함하는 것인 방법.
10. 제1항에 있어서, 상기 다수의 유전체층들을 형성하는 단계는, 원자층 증착(ALD, atomic layer deposition) 처리를 수행하는 단계를 포함하는 것인 방법.
11. 반도체 디바이스를 형성하는 방법에 있어서,
기판으로부터 연장되는 제1 및 제2 핀들을 포함하는 기판을 받는 단계;
제1 형 네트 전하들을 포함하고, 상기 제1 및 제2 핀들을 덮는 제1 유전체층을 적층하는 단계;
상기 제2 핀을 노출시키기 위하여, 상기 제1 유전체층의 부분을 에칭하는 단계;
제1 형 네트 전하들에 반대인 제2 형 네트 전하들을 포함하고, 상기 제2 핀을 덮는 제2 유전체층을 적층하는 단계;
상기 제1 및 제2 유전체층들을 덮는 아이솔레이션 피쳐를 형성하는 단계; 및
상기 제1 핀의 제1 부분과 상기 제2 핀의 제1 부분을 드러내기 위하여, 상기 아이솔레이션 피쳐와 상기 제1 및 제2 유전체층들을 리세싱하는 단계
를 포함하는 반도체 디바이스 형성 방법.
12. 제11항에 있어서, 상기 제2 유전체층은 상기 제1 핀 및 상기 제2 핀 모두를 덮고, 상기 제1 유전체층은, 상기 제2 유전체층보다 높은 시트 전하 캐리어 밀도를 갖는 것인 반도체 디바이스 형성 방법.
13. 제11항에 있어서,
상기 제1 핀의 상기 제1 부분은 n형 전계 효과 트랜지스터에 대한 채널을 제공하고, 상기 제1 형 네트 전하들은 음전하들이고,
상기 제2 핀의 상기 제1 부분은 p형 전계 효과 트랜지스터에 대한 채널을 제공하고, 상기 제2 형 네트 전하들은 양전하들인 것인 반도체 디바이스 형성 방법.
14. 제13항에 있어서,
상기 제1 유전체층은 알루미늄 산화물을 포함하고,
상기 제2 유전체층은 실리콘 질화물을 포함하는 것인 반도체 디바이스 형성 방법.
15. 제11항에 있어서, 상기 제1 및 제2 유전체층들의 적층은 원자층 증착(ALD)에 의한 것인 반도체 디바이스 형성 방법.
16. 반도체 디바이스에 있어서,
기판;
상기 기판 위의 아이솔레이션 구조;
상기 기판으로부터 연장되는 제1 핀으로서, 상기 제1 핀의 제1 부분은 상기 아이솔레이션 구조 위에 있고, 상기 제1 핀의 제2 부분은 상기 아이솔레이션 구조로 둘러싸이는 것인 상기 제1 핀;
상기 아이솔레이션 구조와 상기 제1 핀의 상기 제2 부분 사이의 제1 유전체층으로서, 상기 제1 유전체층은 제1 형 고정 전하들을 포함하는 것인 상기 제1 유전체층;
상기 기판으로부터 연장되는 제2 핀으로서, 상기 제2 핀의 제1 부분은 상기 아이솔레이션 구조 위에 있고, 상기 제2 핀의 제2 부분은 상기 아이솔레이션 구조로 둘러싸이는 것인 상기 제2 핀; 및
상기 아이솔레이션 구조와 상기 제2 핀의 상기 제2 부분 사이의 제2 유전체층으로서, 상기 제2 유전체층은 제2 형 고정 전하들을 포함하고, 상기 제1 형 고정 전하들은 상기 제2 형 고정 전하들에 반대인 것인 상기 제2 유전체층
을 포함하는 반도체 디바이스.
17. 제16항에 있어서,
상기 제1 핀의 상기 제1 부분은 n형 전계 효과 트랜지스터에 대한 p형 도핑된 채널을 포함하고, 상기 제1 형 고정 전하들은 음전하들이고,
상기 제2 핀의 상기 제1 부분은 p형 전계 효과 트랜지스터에 대한 n형 도핑된 채널을 포함하고, 상기 제2 형 고정 전하들은 양전하들인 것인 반도체 디바이스.
18. 제17항에 있어서,
상기 제1 유전체층은 알루미늄 산화물을 포함하고,
상기 제2 유전체층은 실리콘 질화물을 포함하는 것인 반도체 디바이스.
19. 제17 항에 있어서,
상기 제1 유전체층은, 2x1011/cm2 내지 1x1013/cm2의 범위 내의 시트 전하 캐리어 밀도를 갖고,
상기 제2 유전체층은, 2x1011/cm2 내지 1x1013/cm2의 범위 내의 시트 전하 캐리어 밀도를 갖는 것인 반도체 디바이스.
20. 제16항에 있어서, 상기 아이솔레이션 구조는 얕은 트렌치 아이솔레이션(STI, shallow trench isolation) 피쳐인 것인 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 및 상기 반도체 기판으로부터 연장되는 핀(fin)을 받는 단계;
    상기 핀을 컨포멀하게(conformally) 덮는 다수의 유전체층들을 형성하는 단계로서, 상기 다수의 유전체층들은, 제1 형 네트 고정(net-fixed) 전하들을 갖는 제1 대전된 유전체층 및 제2 형 네트 고정 전하들을 갖는 제2 대전된 유전체층을 포함하고, 상기 제2 형 네트 고정 전하들은 상기 제1 형 네트 고정 전하들에 반대이고, 상기 제1 형 네트 고정 전하들은 제1 시트 밀도(sheet density)를 갖고, 상기 제2 형 네트 고정 전하들은 제2 시트 밀도를 갖고, 상기 제1 대전된 유전체층은 상기 핀과 상기 제2 대전된 유전체층 사이에 위치되는 것인, 상기 다수의 유전체층들을 형성하는 단계;
    상기 핀의 제1 부분을 노출시키기 위하여, 상기 다수의 유전체층들을 패터닝하는 단계로서, 상기 핀의 제2 부분은 적어도 상기 제1 대전된 유전체층의 부분으로 둘러싸이는 것인, 상기 다수의 유전체층들을 패터닝하는 단계; 및
    상기 핀의 상기 제1 부분과 맞물리는(engaging) 게이트 구조를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 시트 밀도는 상기 제2 시트 밀도보다 높고,
    상기 다수의 유전체층들을 패터닝하는 단계는,
    상기 제2 대전된 유전체층을 덮고 이와 직접 접촉하는 아이솔레이션 피쳐(isolation feature)를 형성하는 단계; 및
    상기 핀의 상기 제1 부분을 노출시키기 위하여, 상기 아이솔레이션 피쳐와 상기 제1 및 제2 대전된 유전체층들을 리세싱(recessing)하는 단계
    를 포함하는 것인 방법.
  3. 제1항에 있어서,
    상기 제1 시트 밀도는 상기 제2 시트 밀도보다 낮고,
    상기 다수의 유전체층들을 패터닝하는 단계는,
    상기 제2 대전된 유전체층을 제거하는 단계;
    상기 제1 대전된 유전체층을 덮고 이와 직접 접촉하는 아이솔레이션 피쳐를 형성하는 단계; 및
    상기 핀의 상기 제1 부분을 노출시키기 위하여, 상기 아이솔레이션 피쳐와 상기 제1 대전된 유전체층을 리세싱하는 단계
    를 포함하는 것인 방법.
  4. 제1항에 있어서,
    상기 핀의 상기 제1 부분은 n형 전계 효과 트랜지스터에 대한 채널을 제공하고;
    상기 제1 형 네트 고정 전하들은 음전하들이고;
    상기 제2 형 네트 고정 전하들은 양전하들인 것인 방법.
  5. 제1항에 있어서, 상기 다수의 유전체층들은 상기 핀에 컨포멀한 스페이서층을 더 포함하고, 상기 스페이서층은 상기 제1 대전된 유전체층과 상기 제2 대전된 유전체층 사이에 위치되고, 상기 스페이서층은 전기적 중성인 것인 방법.
  6. 제5항에 있어서, 상기 다수의 유전체층들을 패터닝하는 단계는,
    상기 제2 대전된 유전체층을 덮고 이와 직접 접촉하는 아이솔레이션 피쳐를 형성하는 단계; 및
    상기 핀의 상기 제1 부분을 노출시키기 위하여, 상기 아이솔레이션 피쳐, 상기 제1 및 제2 대전된 유전체층들, 및 상기 스페이서층을 리세싱하는 단계
    를 포함하는 것인 방법.
  7. 제1항에 있어서, 상기 다수의 유전체층들을 형성하는 단계는, 원자층 증착(ALD, atomic layer deposition) 처리를 수행하는 단계를 포함하는 것인 방법.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    기판으로부터 연장되는 제1 및 제2 핀들을 포함하는 기판을 받는 단계;
    제1 형 네트 전하들을 포함하고, 상기 제1 및 제2 핀들을 덮는 제1 유전체층을 적층하는 단계;
    상기 제2 핀을 노출시키기 위하여, 상기 제1 유전체층의 부분을 에칭하는 단계;
    제1 형 네트 전하들에 반대인 제2 형 네트 전하들을 포함하고, 상기 제2 핀을 덮는 제2 유전체층을 적층하는 단계;
    상기 제1 및 제2 유전체층들을 덮는 아이솔레이션 피쳐를 형성하는 단계; 및
    상기 제1 핀의 제1 부분과 상기 제2 핀의 제1 부분을 드러내기 위하여, 상기 아이솔레이션 피쳐와 상기 제1 및 제2 유전체층들을 리세싱하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  9. 제8항에 있어서, 상기 제2 유전체층은 상기 제1 핀 및 상기 제2 핀 모두를 덮고, 상기 제1 유전체층은, 상기 제2 유전체층보다 높은 시트 전하 캐리어 밀도를 갖는 것인 반도체 디바이스 형성 방법.
  10. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 아이솔레이션 구조;
    상기 기판으로부터 연장되는 제1 핀으로서, 상기 제1 핀의 제1 부분은 상기 아이솔레이션 구조 위에 있고, 상기 제1 핀의 제2 부분은 상기 아이솔레이션 구조로 둘러싸이는 것인, 상기 제1 핀;
    상기 아이솔레이션 구조와 상기 제1 핀의 상기 제2 부분 사이의 제1 유전체층으로서, 상기 제1 유전체층은 제1 형 고정 전하들을 포함하는 것인, 상기 제1 유전체층;
    상기 기판으로부터 연장되는 제2 핀으로서, 상기 제2 핀의 제1 부분은 상기 아이솔레이션 구조 위에 있고, 상기 제2 핀의 제2 부분은 상기 아이솔레이션 구조로 둘러싸이는 것인, 상기 제2 핀; 및
    상기 아이솔레이션 구조와 상기 제2 핀의 상기 제2 부분 사이의 제2 유전체층으로서, 상기 제2 유전체층은 제2 형 고정 전하들을 포함하고, 상기 제1 형 고정 전하들은 상기 제2 형 고정 전하들에 반대인 것인, 상기 제2 유전체층
    을 포함하는 반도체 디바이스.
KR1020170106626A 2017-05-31 2017-08-23 반도체 디바이스 및 그 형성 방법 KR102018427B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/609,775 2017-05-31
US15/609,775 US10163621B1 (en) 2017-05-31 2017-05-31 Method and structure for FinFET devices

Publications (2)

Publication Number Publication Date
KR20180131316A true KR20180131316A (ko) 2018-12-10
KR102018427B1 KR102018427B1 (ko) 2019-09-04

Family

ID=63960052

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170106626A KR102018427B1 (ko) 2017-05-31 2017-08-23 반도체 디바이스 및 그 형성 방법

Country Status (5)

Country Link
US (2) US10163621B1 (ko)
KR (1) KR102018427B1 (ko)
CN (1) CN108987344B (ko)
DE (1) DE102017114992B4 (ko)
TW (1) TWI633590B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784239B2 (en) * 2016-12-14 2023-10-10 Intel Corporation Subfin leakage suppression using fixed charge
US10777466B2 (en) 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets
US11335770B2 (en) 2020-05-28 2022-05-17 Winbond Electronics Corp. Semiconductor isolation structures having different configurations in different device regions and method of forming the same
CN113667962A (zh) * 2021-08-11 2021-11-19 江苏微导纳米科技股份有限公司 复合膜及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022817A (ko) * 2015-08-20 2017-03-02 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9530775B2 (en) * 2013-06-12 2016-12-27 Globalfoundries Inc. Methods of forming different FinFET devices having different fin heights and an integrated circuit product containing such devices
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9564530B2 (en) * 2014-06-23 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US9312183B1 (en) 2014-11-03 2016-04-12 Globalfoundries Inc. Methods for forming FinFETS having a capping layer for reducing punch through leakage
US9502414B2 (en) * 2015-02-26 2016-11-22 Qualcomm Incorporated Adjacent device isolation
CN106486378B (zh) * 2015-09-02 2019-07-02 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN105244353B (zh) * 2015-11-05 2018-05-25 中国科学院微电子研究所 包括带电荷穿通阻止层以降低穿通的cmos器件及其制造方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9824937B1 (en) * 2016-08-31 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flowable CVD quality control in STI loop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022817A (ko) * 2015-08-20 2017-03-02 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
CN108987344B (zh) 2021-05-11
DE102017114992B4 (de) 2020-06-18
US20180350586A1 (en) 2018-12-06
US10163621B1 (en) 2018-12-25
TWI633590B (zh) 2018-08-21
US10312072B2 (en) 2019-06-04
TW201903857A (zh) 2019-01-16
DE102017114992A1 (de) 2018-12-06
KR102018427B1 (ko) 2019-09-04
CN108987344A (zh) 2018-12-11
US20180350585A1 (en) 2018-12-06

Similar Documents

Publication Publication Date Title
US9589838B2 (en) Contact structure of semiconductor device
TWI495107B (zh) 半導體裝置之接觸結構、金氧半導體場效電晶體、及半導體裝置之製造方法
TWI777634B (zh) 半導體裝置及其形成方法
KR102018427B1 (ko) 반도체 디바이스 및 그 형성 방법
US10170367B2 (en) Semiconductor device and method
US20230207665A1 (en) Semiconductor Device and Method
US20200105620A1 (en) Semiconductor Device and Method
US9865709B2 (en) Selectively deposited spacer film for metal gate sidewall protection
KR102408588B1 (ko) 공극에 의한 커팅 금속 게이트 재충전
US11973129B2 (en) Semiconductor device structure with inner spacer layer and method for forming the same
KR20200002690A (ko) 반도체 디바이스 및 방법
TWI720260B (zh) 半導體元件及其形成方法
US20230343849A1 (en) Field-effect transistor and method of forming the same
US11195938B2 (en) Device performance by fluorine treatment
TWI822111B (zh) 半導體裝置與其形成方法
US11961919B2 (en) Nanostructure field-effect transistor device and method of forming
US20210359109A1 (en) Semiconductor Device and Method
US11791216B2 (en) Nanostructure field-effect transistor device and method of forming
US11854899B2 (en) Semiconductor devices and methods of manufacturing thereof
TW202347511A (zh) 半導體裝置及其製造方法
TW202331819A (zh) 半導體結構形成的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant