KR100854217B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100854217B1
KR100854217B1 KR1020077000547A KR20077000547A KR100854217B1 KR 100854217 B1 KR100854217 B1 KR 100854217B1 KR 1020077000547 A KR1020077000547 A KR 1020077000547A KR 20077000547 A KR20077000547 A KR 20077000547A KR 100854217 B1 KR100854217 B1 KR 100854217B1
Authority
KR
South Korea
Prior art keywords
film
resist pattern
protective film
etching
gate electrode
Prior art date
Application number
KR1020077000547A
Other languages
English (en)
Other versions
KR20070021309A (ko
Inventor
마사루 구리하라
마사루 이자와
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Priority to KR1020077000547A priority Critical patent/KR100854217B1/ko
Publication of KR20070021309A publication Critical patent/KR20070021309A/ko
Application granted granted Critical
Publication of KR100854217B1 publication Critical patent/KR100854217B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Abstract

반도체 기판 상에 게이트 절연막용의 절역막을 개재하여 다결정 실리콘막(5)을 형성(스텝 S1)한 후, 다결정 실리콘막(5) 상에 유기계의 반사 방지막(21)을 형성하고(스텝 S2), 반사 방지막(21) 상에 레지스트 패턴(22)을 형성한다(스텝 S3). 그리고 나서, 반도체 기판에 바이어스 전압을 인가하면서 플로로 카본계의 가스를 이용한 플라즈마에 의해 보호막(23)을 레지스트 패턴(22)을 덮도록 반사 방지막(21) 상에 퇴적시킨다(스텝 S4). 그리고, 산소 가스를 포함하는 가스를 이용한 플라즈마에 의해 보호막(23) 및 반사 방지막(21)을 에칭한다(스텝 S5). 그 후, 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로서 이용하여 다결정 실리콘막(5)을 에칭하여, 게이트 전극을 형성한다(스텝 S6).
다결정 실리콘막, 반사 방지막, 레지스트 패턴, 보호막, 반도체 기판, 게이트 전극, 절연막, 컨택트 홀, 실리사이드막, 플러그, 배리어막, 배선층,

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히, 레지스트 패턴을 에칭 마스크로서 이용하여 피가공층을 에칭하는 공정을 갖는 반도체 장치의 제조 방법에 적용하기에 유효한 기술에 관한 것이다.
반도체 장치에서의 MISFET의 게이트 전극을 형성하는 방법으로서, 레지스트 패턴을 에칭 마스크로서 이용한 드라이 에칭 방법이 있다. 이 드라이 에칭 방법은, 진공 용기 내에 도입한 프로세스 가스를, 외부로부터 인가받은 고주파 전력에 의해 플라즈마화하고, 플라즈마 내에서 생성된 반응성 래디컬이나 이온을 웨이퍼 상에서 고정밀도로 반응시킴으로써, 레지스트로 대표되는 마스크 재료나 게이트 절연막에 대하여, 피가공막인 실리콘막을 선택적으로 가공하는 기술이다.
일본특허공개 제2002-289592호 공보(특허 문헌 1)에는, 레지스트의 개구부의 반사 방지막을, 탄화수소의 할로겐 치환체를 성분으로서 포함하는 에칭 가스에 의해 에칭해서 제거하는 구성으로 하고, 이에 의해, 탄화수소의 할로겐 치환체의 탄소 성분이, 반사 방지막의 에칭 시에, 이온의 조사가 적은 레지스트의 개구부의 측벽, 및 반사 방지막이 에칭된 개구부의 측벽에, 탄소질의 퇴적물로서 형성되어, 측벽 보호막으로서 기능하므로, 에칭에 의한 레지스트의 개구부 및 반사 방지막의 개 구부의 가로 방향으로의 확대를 억제하여, 반사 방지막을 이방성 에칭할 수 있는 기술이 기재되어 있다.
또한, 일본특허공개 제2000-164571호 공보(특허 문헌 2)에는, 도전체층(반도체 기판) 상에 절연막(층간 절연막)을 형성하는 공정과, 절연막 상에 레지스트를 성막하는 공정과, 레지스트의 노광·현상을 행하여 레지스트에 개구를 형성하는 공정과, 레지스트를 마스크로 하여 제1 에칭을 행하여, 레지스트 표면에 에칭 가스의 반응물을 퇴적시키면서 절연막의 적어도 일부를 제거하는 공정과, 에칭 조건이 상이한 제2 에칭을 행하여, 도전체층에 도달하는 컨택트 홀을 개구하는 공정을 갖는 컨택트 홀 형성 방법에 관한 기술이 기재되어 있다.
또한, 일본특허공개 평10-4084호 공보(특허 문헌 3)에는, 제1 공정에서, 기판 위의 금속계막 상에 레지스트막을 형성한 후, 리소그래피 기술에 의해 해당 레지스트막을 패터닝해서 레지스트 패턴을 형성하고, 제2 공정에서, 플루오르 카본계의 가스를 이용한 플라즈마 처리에 의해, 레지스트 패턴의 표면에 보호막을 형성한 후, 제3 공정에서, 보호막을 형성한 레지스트 패턴을 에칭 마스크로 이용하여, 금속계막을 에칭함으로써, 이방성이 우수한 에칭을 달성하는 기술이 기재되어 있다.
또한, 일본특허공개 평11-195641호 공보(특허 문헌 4)에는, SF6 가스를 이용한 에칭 공정과 C4F8을 이용한 디포지션 공정을 교대로 복수회 행하고, 산화 실리콘을 마스크로 하여, 실리콘의 깊은 홈을 고속으로 에칭하는 기술이 기재되어 있다.
특허 문헌 1: 일본특허공개 제2002-289592호 공보
특허 문헌 2: 일본특허공개 제2000-164571호 공보
특허 문헌 3: 일본특허공개 평10-4084호 공보
특허 문헌 4: 일본특허공개 평11-195641호 공보
[발명의 개시]
[발명이 해결하고자 하는 과제]
본 발명자의 검토에 의하면, 다음과 같은 문제가 있는 것을 발견하였다.
최근, 반도체 장치의 소형화나 고집적화의 요구에 수반하여, 반도체 소자의 미세화, 예를 들면 게이트 전극 등의 미세화가 요구되고 있다. 예를 들면 90nm 노드 이후의 고집적·고속 로직 디바이스 제조 공정에서, 배선 폭이 50nm 이하인 미세한 게이트 전극을 형성하기 위해, 광원 파장 193nm의 ArF 엑시머 레이저를 이용한 리소그래피(ArF 리소그래피)가 이용되고 있다. 이 ArF 리소그래피용 레지스트는, 종래의 KrF 엑시머 레이저를 이용한 리소그래피(KrF 리소그래피)용 레지스트에 비교하여, 그 재질의 강도 저하에 의한 박막화, 에칭 내성의 저하에 의한 레지스트 형상 이상이나 레지스트 선택비의 저하, 및 레지스트 재질인 유기 폴리머 기인의 엣지 러프니스가 문제로 되기 쉽다.
도 71∼도 75는, 본 발명의 과제를 설명하기 위한 설명도이다. 엣지 러프니스란, 도 71의 평면도에 도시되는 바와 같이, 기초층(101) 상에 형성된 레지스트 패턴(102)을 상부로부터 관측했을 때의, 레지스트 패턴(102)의 패턴 엣지의 요철을 가리키고, 그 변동(3σ)을 지표로 한다. 그러나, 엣지 러프니스는, 레지스트 재료의 폴리머 사이즈의 변동이 원인으로 되기 때문에, 도 72의 단면도에 도시되는 바 와 같이, 단면으로부터 레지스트 패턴(102)을 본 경우에도, 원리적으로 레지스트 패턴(102)의 측벽에 요철이 보인다. 또한, 도 73에 도시되는 바와 같이, 푸리에 변환에 의해 엣지 러프니스를 파장 분석하면, 다양한 파장 성분이 포함되어 있는 것을 알 수 있다. 레지스트 패턴(102)은 게이트 전극 가공 시의 에칭 마스크로서 이용되기 때문에, 원리적으로 레지스트 패턴(102)의 엣지 러프니스는 게이트 전극에 전사된다.
레지스트 패턴(102)의 엣지 러프니스를 반영해서 발생한 게이트 전극의 엣지 러프니스는, 디바이스 성능의 저하, 및 디바이스 성능의 변동에 의한 생산성 저하(제조 수율 저하)가 원인으로 된다. 그 영향은, 엣지 러프니스의 파장의 길이에 따라 상이하다. 예를 들면, 도 74에 도시되는 바와 같이, 게이트 전극(103)에 발생한 엣지 러프니스의 파장(λ)이, 반도체 기판의 소스/드레인을 형성하는 액티브 영역(104)의 크기(W1)보다도 작은 경우(즉 λ<W1의 경우), 게이트 길이가 짧은 개소에서 리크 전류가 증대하게 된다. 그 때문에 대기 전력이 증대하여, 트랜지스터 성능 저하의 원인의 하나로 된다. 또한, 도 75에 도시되는 바와 같이, 게이트 전극(103)에 발생한 엣지 러프니스의 파장(λ)이, 반도체 기판의 소스/드레인을 형성하는 액티브 영역(104)의 크기(W1)보다도 큰 경우(즉 λ>W1의 경우), 트랜지스터마다의 게이트 길이가 변동되고, 그에 의해서 트랜지스터 성능의 변동이 발생하여, 생산성 저하(제조 수율 저하)의 원인의 하나로 된다.
이 때문에, 게이트 전극 등의 엣지 러프니스를 저감하는 것이 바람직하다. 예를 들면, 90nm 노드에서의 배선 폭 37nm의 게이트 전극에서는, 엣지 러프니스는 3nm 이하인 것이 바람직하다. 또한, ArF 리소그래피를 이용해서 형성한 레지스트 패턴을 이용한 게이트 전극 형성에서는, 이 엣지 러프니스의 저감 기술이 특히 중요하다.
또한, 일본특허공개 제2002-289592호 공보나 일본특허공개 제2000-164571호 공보에는, 퇴적성의 보호막을 이용해 레지스트 패턴의 치수를 제어하는 방법이 기재되어 있지만, 이들 방법은, 모두 패턴의 가공 치수를 제어하는 것으로서, 엣지 러프니스의 저감은 고려되어 있지 않다.
또한, 일본특허공개 평10-4084호 공보에서는, 금속 배선 가공 공정에서, 레지스트 패턴의 표면에 보호막을 형성하고, 그 보호막을 형성한 레지스트 패턴을 에칭 마스크로 이용해서 금속계막을 에칭함으로써 금속 배선을 형성하고 있지만, 이 보호막은 에칭 마스크로서 이용되는 것으로서, 엣지 러프니스의 저감은 고려되어 있지 않다.
또한, 일본특허공개 평11-195641호 공보에서는, 산화 실리콘을 마스크로 하고, 어스펙트비가 높은 실리콘의 홈의 가공에서, 디포지션 공정에 의한 보호막의 형성과, 에칭 공정에 의한 실리콘의 가공을 교대로 복수회 행함으로써, 고속으로 실리콘을 에칭하는 방법이 기재되어 있지만, 이 보호막은 마스크로 되는 산화 실리콘의 보호, 및 실리콘의 언더컷이라고 하는 이상 형상을 억제하기 위한 보호막으로서, 엣지 러프니스의 저감은 고려되어 있지 않다.
본 발명의 목적은, 반도체 장치의 성능을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
[과제를 해결하기 위한 수단]
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명은, 피가공층을 갖는 반도체 기판의 상기 피가공층 상에 레지스트 패턴을 형성하는 공정과, 상기 피가공층 상에 상기 레지스트 패턴을 덮도록 제1 재료막을 형성하는 공정과, 상기 제1 재료막의 적어도 일부를 제거하는 공정과, 그 후, 상기 레지스트 패턴 및 상기 제1 재료막의 잔존 부분을 에칭 마스크로 하여 상기 피가공층을 에칭하는 공정을 갖는 것이다.
[발명의 효과]
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
반도체 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태인 반도체 장치의 제조 공정 중의 주요부 단면도.
도 2는 도 1에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 3은 도 2에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 4는 도 3에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 5는 도 4에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 6은 도 5에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 7은 본 발명의 실시 형태 1의 게이트 전극 형성 공정의 공정 플로우도.
도 8은 본 발명의 실시 형태 1의 게이트 전극 형성 공정 중의 주요부 단면도 및 주요부 평면도.
도 9는 도 8에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도 및 주요부 평면도.
도 10은 도 9에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도 및 주요부 평면도.
도 11은 도 10에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도 및 주요부 평면도.
도 12는 보호막의 퇴적 공정에서 반도체 기판(웨이퍼)에 바이어스 전압을 인가하지 않은 경우의 설명도.
도 13은 보호막의 퇴적 공정에서 반도체 기판(웨이퍼)에 바이어스 전압을 인가한 경우의 설명도.
도 14는 보호막의 퇴적 공정에서 반도체 기판(웨이퍼)에 바이어스 전압을 인가한 경우의 설명도.
도 15는 제1 비교예의 게이트 전극 형성 공정 중의 주요부 단면도.
도 16은 도 15에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 17은 도 16에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 18은 제1 비교예에서, 반사 방지막이 에칭됨과 함께 레지스트 패턴도 에칭되어서 세선화되는 모습을 모식적으로 도시하는 설명도.
도 19는 제1 비교예에서의 레지스트 패턴의 초기 치수로부터의 변화량과 레지스트 패턴의 엣지 러프니스와의 관계를 도시하는 그래프.
도 20은 본 실시 형태에서, 레지스트 패턴을 형성한 후, 보호막의 퇴적을 행하고 나서, 보호막과 반사 방지막을 에칭해서 레지스트 패턴이 세선화되는 모습을 모식적으로 도시하는 설명도.
도 21은 본 실시 형태에서의 레지스트 패턴의 초기 치수로부터의 변화량과 레지스트 패턴의 엣지 러프니스와의 관계를 도시하는 그래프.
도 22는 반도체 장치의 제조 공정 중의 반도체 기판의 온도 분포의 일례를 도시하는 그래프.
도 23은 반도체 장치의 제조 공정 중의 반도체 기판의 온도 분포의 일례를 도시하는 그래프.
도 24는 반도체 장치의 제조 공정 중의 반도체 기판의 온도 분포의 일례를 도시하는 그래프.
도 25는 레지스트 패턴 형성 공정, 보호막 퇴적 공정, 보호막 및 반사 방지막의 에칭 공정, 및 다결정 실리콘막의 에칭 공정에서의, 게이트 길이와 처리 레이트의 반도체 기판의 면내 분포를 도시하는 그래프.
도 26은 본 발명의 실시 형태 4의 게이트 전극 형성 공정의 공정 플로우도.
도 27은 본 발명의 실시 형태 4의 게이트 전극 형성 공정 중의 주요부 단면도.
도 28은 도 27에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 29는 도 28에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 30은 도 29에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 31은 도 30에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 32는 본 발명의 실시 형태 5의 게이트 전극 형성 공정의 공정 플로우도.
도 33은 본 발명의 실시 형태 5의 게이트 전극 형성 공정 중의 주요부 단면도.
도 34는 도 33에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 35는 도 34에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 36은 도 35에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 37은 본 발명의 실시 형태 6의 게이트 전극 형성 공정의 공정 플로우도.
도 38은 본 발명의 실시 형태 6의 게이트 전극 형성 공정 중의 주요부 단면도.
도 39는 도 38에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 40은 도 39에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 41은 도 40에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 42는 도 41에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 43은 도 42에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 44는 본 발명의 실시 형태 7의 게이트 전극 형성 공정의 공정 플로우도.
도 45는 본 발명의 실시 형태 7의 게이트 전극 형성 공정 중의 주요부 단면도.
도 46은 도 45에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 47은 도 46에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 48은 도 47에 후속하는 게이트 전극 형성 공정 중의 주요부 단면도.
도 49는 본 발명의 실시 형태 8의 소자 분리 홈 형성 공정의 공정 플로우도.
도 50은 본 발명의 실시 형태 8의 소자 분리 홈 형성 공정 중의 주요부 단면도.
도 51은 도 50에 후속하는 소자 분리 홈 형성 공정 중의 주요부 단면도.
도 52는 도 51에 후속하는 소자 분리 홈 형성 공정 중의 주요부 단면도.
도 53은 도 52에 후속하는 소자 분리 홈 형성 공정 중의 주요부 단면도.
도 54는 도 53에 후속하는 소자 분리 홈 형성 공정 중의 주요부 단면도.
도 55는 본 발명의 실시 형태 9의 배선 형성 공정의 공정 플로우도.
도 56은 본 발명의 실시 형태 9의 배선 형성 공정 중의 주요부 단면도.
도 57은 도 56에 후속하는 배선 형성 공정 중의 주요부 단면도.
도 58은 도 57에 후속하는 배선 형성 공정 중의 주요부 단면도.
도 59는 도 58에 후속하는 배선 형성 공정 중의 주요부 단면도.
도 60은 본 발명의 실시 형태 10의 개구부 형성 공정의 공정 플로우도.
도 61은 본 발명의 실시 형태 10의 개구부 형성 공정 중의 주요부 단면도.
도 62는 도 61에 후속하는 개구부 형성 공정 중의 주요부 단면도.
도 63은 도 62에 후속하는 개구부 형성 공정 중의 주요부 단면도.
도 64는 도 63에 후속하는 개구부 형성 공정 중의 주요부 단면도.
도 65는 본 발명의 실시 형태 11의 반도체 장치의 제조 공정 중의 주요부 단면도.
도 66은 도 65에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 67은 도 66에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 68은 도 67에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 69는 도 68에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 70은 도 69에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 71은 본 발명의 과제의 설명도.
도 72는 본 발명의 과제의 설명도.
도 73은 본 발명의 과제의 설명도.
도 74는 본 발명의 과제의 설명도.
도 75는 본 발명의 과제의 설명도.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태를 도면에 기초해서 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또한，이하의 실시 형태에서는, 특히 필요한 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도이어도 도면을 보기 쉽게하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 도면을 보기 쉽게하기 위해 해칭을 붙이는 경우도 있다.
(실시 형태 1)
본 실시 형태의 반도체 장치의 제조 공정을 도면을 참조하여 설명한다. 도 1∼도 6은, 본 발명의 일 실시 형태인 반도체 장치, 예를 들면 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 제조 공정 중의 주요부 단면도이다.
도 1에 도시되는 바와 같이, 예를 들면 1∼10Ωcm정도의 비저항을 갖는 p형 의 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)(1)을 준비하고, 반도체 기판(1)의 주면에 소자 분리 영역(2)을 형성한다. 소자 분리 영역(2)은, 예를 들면 반도체 기판(1)에 형성된 소자 분리 홈(2a)에 매립된 산화 실리콘막 등의 절연막으로 이루어지고, 예를 들면 STI(Shallow Trench Isolation)법 등에 의해 형성할 수 있다. 또한, 소자 분리 영역(2)을 LOCOS(Local Oxidization of Silicon)법 등에 의해 형성할 수도 있다.
다음으로, 반도체 기판(1)의 n채널형 MISFET를 형성하는 영역에 p형 웰(3)을 형성한다. p형 웰(3)은, 예를 들면 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해 형성된다.
다음으로，p형 웰(3)의 표면에 게이트 절연막 형성용의 절연막(4a)을 형성한다. 절연막(4a)은, 예를 들면 얇은 산화 실리콘막 등으로 이루어지고, 예를 들면 열산화법 등에 의해 형성할 수 있다. 또한, 게이트 절연막 형성용의 절연막(4a)으로서, 산질화 실리콘막을 이용할 수도 있다. 또한, 게이트 절연막 형성용의 절연막(4a)으로서, 예를 들면, 산화 하프늄(HfO2), 하프늄 알루미네이트(HfAlOx), 하프늄 실리케이트(HfSiOx), 지르코니아(산화 지르코늄), 지르코늄 알루미네이트(ZrAlOx), 지르코늄 실리케이트(ZrSiOx), 산화 란탄(La2O3), 란탄 실리케이트(LaSiOx) 등의 소위 High-k막(고유전률막) 등을 이용할 수도 있다.
다음으로，p형 웰(3)의 절연막(4a) 상에 게이트 전극(5a)을 형성한다. 예를 들면 다음과 같이 하여 게이트 전극(5a)을 형성할 수 있다.
우선, 도 2에 도시되는 바와 같이, 반도체 기판(1) 상에, 즉 절연막(4a) 상에, 예를 들면 CVD(Chemical Vapor Deposition)법 등에 의해, 게이트 전극 형성용의 도전체막인 다결정 실리콘막(실리콘막, 도프트 폴리실리콘막)(5)을 형성한다. 다결정 실리콘막(5)은 인(P) 등의 n형의 불순물을 도프(도입)한 다결정 실리콘막인 것이 바람직하다. n형의 불순물은, 예를 들면, 다결정 실리콘막(5)의 성막 후에 이온 주입 등에 의해 다결정 실리콘막(5) 내에 도입할 수 있지만, 다결정 실리콘막(5)의 성막 가스를 조정함으로써 다결정 실리콘막(5)의 성막 공정 중에 도입하여도 된다. 다결정 실리콘막(5) 대신에 아몰퍼스 실리콘막을 이용하는 것도 가능하고, 그 경우, 형성한 아몰퍼스 실리콘막은, 그 후의 다양한 고온 공정(예를 들면 이온 주입한 불순물의 활성화 어닐링 공정 등)에 의해, 다결정 실리콘막으로 될 수 있다.
그리고 나서, 도 3에 도시되는 바와 같이, 포토리소그래피 기술 및 드라이 에칭 기술을 이용해서 이 다결정 실리콘막(5)을 패터닝함으로써, 패터닝된 다결정 실리콘막(5)으로 이루어지는 게이트 전극(5a)이, p형 웰(3)의 표면에 절연막(4a)을 개재하여 형성된다. 게이트 전극(5a) 아래의 절연막(4a)이, MISFET의 게이트 절연막(4)으로 된다. 이 게이트 전극(5a)의 형성 공정에 대해서는, 후에 더욱 상세히 설명한다.
다음으로, 도 4에 도시되는 바와 같이, p형 웰(3)의 게이트 전극(5a)의 양측의 영역에 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써, (한 쌍 의) n-형 반도체 영역(6)을 형성한다.
다음으로, 게이트 전극(5a)의 측벽 상에, 예를 들면 산화 실리콘 또는 질화 실리콘 혹은 그들의 적층막 등으로 이루어지는 측벽 스페이서 또는 사이드월(7)을 형성한다. 사이드월(7)은, 예를 들면, 반도체 기판(1) 상에 산화 실리콘막(또는 질화 실리콘막 혹은 그들의 적층막)을 퇴적하고, 이 산화 실리콘막(또는 질화 실리콘막 혹은 그들의 적층막)을 이방성 에칭함으로써 형성할 수 있다.
사이드월(7)의 형성 후, (한 쌍의) n+형 반도체 영역(8)(소스, 드레인)을, 예를 들면, p형 웰(3)의 게이트 전극(5a) 및 사이드월(7)의 양측의 영역에 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써 형성한다. 이온 주입후, 도입한 불순물의 활성화를 위한 어닐링 처리(열처리)를 행할 수도 있다. n+형 반도체 영역(8)은, n-형 반도체 영역(6)보다도 불순물 농도가 높다. 이에 의해，n채널형 MISFET의 소스 또는 드레인으로서 기능하는 n형의 반도체 영역(불순물 확산층)이, n+형 반도체 영역(8) 및 n-형 반도체 영역(6)에 의해 형성된다.
다음으로, 도 5에 도시되는 바와 같이, 게이트 전극(5a) 및 n+형 반도체 영역(8)의 표면을 노출시키고, 예를 들면 코발트(Co)막을 퇴적해서 열처리함으로써, 게이트 전극(5a)과 n+형 반도체 영역(8)의 표면에, 각각 금속 실리사이드막(예를 들 면 코발트 실리사이드(CoSi2)막)(9)을 형성한다. 이에 의해，n+형 반도체 영역(8) 등의 확산 저항과, 컨택트 저항을 저저항화할 수 있다. 그 후, 미반응의 코발트막은 제거한다. 도 5에는, 미반응의 코발트막을 제거한 상태가 도시되어 있다.
이와 같이 하여, p형 웰(3)에 n채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)(10)가 형성된다. 또한，n형과 p형의 도전형을 반대로 하여, p채널형의 MISFET를 형성할 수도 있다.
다음으로, 도 6에 도시되는 바와 같이, 반도체 기판(1) 상에, 게이트 전극(5a)을 덮도록, 절연막(층간 절연막)(11)을 예를 들면 CVD법 등을 이용해서 형성한다. 절연막(11)의 형성 후, 필요에 따라서 CMP(Chemical Mechanical Polishing) 처리 등을 행하여 절연막(11)의 표면을 평탄화한다. 절연막(11)은, 예를 들면 상대적으로 얇은 질화 실리콘막(11a)과 그 위의 상대적으로 두꺼운 산화 실리콘막(11b)으로 이루어지고, 하층측의 질화 실리콘막(11a)은, 후술하는 컨택트 홀(12) 형성시의 에칭 스토퍼막으로서 기능할 수 있다. 또한, 절연막(11)으로서, 산화 실리콘막 등의 단체막을 이용할 수도 있다.
다음으로, 포토리소그래피법을 이용해서 절연막(11) 상에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(11)을 드라이 에칭함으로써, n+형 반도체 영역(소스, 드레인)(8)의 상부 등에 컨택트 홀(개구부)(12)을 형성한다. 컨택트 홀(12)의 저부에서는, 반도체 기판(1)의 주면의 일부, 예를 들면 n+ 형 반도체 영역(8)(의 표면 위의 실리사이드막(9))의 일부나 게이트 전극(5a)(의 표면 위의 실리사이드막(9))의 일부 등이 노출된다.
다음으로, 컨택트 홀(12) 내에, 텅스텐(W) 등으로 이루어지는 플러그(13)를 형성한다. 플러그(13)는, 예를 들면, 컨택트 홀(12)의 내부를 포함하는 절연막(11) 상에 배리어막(예를 들면 질화 티탄막)(13a)을 형성한 후, 텅스텐막을 CVD법 등에 의해 배리어막(13a) 상에 컨택트 홀(12)을 매립하도록 형성하고, 절연막(11) 위의 불필요한 텅스텐막 및 배리어막(13a)을 CMP법 또는 에치백법 등에 의해 제거함으로써 형성할 수 있다.
다음으로, 플러그(13)가 매립된 절연막(11) 상에, 배선(제1 배선층)(14)을 형성한다. 예를 들면, 티탄막(14a), 질화 티탄막(14b), 알루미늄막(14c), 티탄막(14d) 및 질화 티탄막(14e)을 스퍼터링법 등에 의해 순서대로 형성하고, 포토리소그래피법 및 드라이 에칭법 등을 이용해서 패터닝함으로써, 배선(14)을 형성할 수 있다. 알루미늄막(14c)은, 알루미늄(Al) 단체 또는 알루미늄 합금 등의 알루미늄을 주성분으로 하는 도전체막이다. 배선(14)은 플러그(13)를 통해, n채널형의 MISFET(10)의 소스 또는 드레인용의 n+형 반도체 영역(8)이나 게이트 전극(5a) 등과 전기적으로 접속된다. 배선(14)은, 상기한 바와 같은 알루미늄 배선에 한정되지 않고 다양한 변경 가능하고, 예를 들면 텅스텐 배선이나 구리 배선(예를 들면 다마신 기법에 의해 형성한 매립 구리 배선)으로 할 수도 있다. 그 후, 층간 절연막이나 상층의 배선층 등이 추가로 형성되지만, 여기에서는 그 설명은 생략한다. 제2 층 배선 이후에는 다마신 기법에 의해 형성한 매립 구리 배선으로 할 수도 있다.
다음으로, 본 실시 형태의 반도체 장치의 제조 공정에서의 게이트 전극(5a)의 형성 공정에 대해서 더욱 상세히 설명한다. 도 7은, 게이트 전극(5a)의 형성 공정의 공정 플로우도(설명도)이다. 도 8∼도 11은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도 및 주요부 평면도(주요부 상면도)로서, 게이트 전극(5a) 형성(가공) 공정 중의 게이트 전극 근방 영역의 주요부 단면도 및 주요부 평면도(상면도)가 도시되어 있다. 도 8∼도 11 중，(a)가 단면도에 대응하고, (b)가 평면도(상면도)에 대응한다. 도 8의 (b)의 A-A선의 단면이 도 8의 (a)에 대응하고, 도 9의 (b)의 A-A선의 단면이 도 9의 (a)에 대응하고, 도 10의 (b)의 A-A선의 단면이 도 10의 (a)에 대응하고, 도 11의 (b)의 A-A선의 단면이 도 11의 (a)에 대응한다.
게이트 전극(5a)을 형성하기 위해서는, 우선, 상기한 바와 같이 반도체 기판(1)(p형 웰(3)) 상에 게이트 절연막용의 절연막(4a)을 개재하여 다결정 실리콘막(5)을 형성(스텝 S1)한 후, 도 8에 도시되는 바와 같이, 다결정 실리콘막(5) 상에 유기계의 반사 방지막(21)을 형성한다(스텝 S2). 반사 방지막(21)은, 노광용의 레이저의 반사 간섭에 의한 이상 패턴 형성을 억제하기 위해 형성되고, 탄소를 함유하는 유기 재료(유기계의 절연막)로 이루어진다. 그리고 나서, 반사 방지막(21) 상에 포토레지스트층을 형성하고, 이 포토레지스트층을 노광하고(여기서는 광원 파장 193nm의 ArF 엑시머 레이저를 이용한 노광을 행하여), 현상함으로써, 즉 리소그래피(포토리소그래피) 기술을 이용함으로써, 레지스트 패턴(포토레지스트 패턴 )(22)을 형성한다(스텝 S3). 레지스트 패턴(22)은, ArF 리소그래피(ArF 엑시머 레이저를 이용해서 노광을 행하는 리소그래피 기술) 대응의 레지스트 패턴이다.
이러한 막 구조를, 보호막(23)을 퇴적(형성)하는 공정(스텝 S4), 보호막(23)(및 반사 방지막(21))을 에칭하는 공정(스텝 S5), 및 다결정 실리콘막(5)을 에칭하는 공정(스텝 S6)을 행함으로써 가공하여, 게이트 전극(5a)을 형성한다. 스텝 S4∼S6을 행하기 위한 반도체 제조로서는, 예를 들면 UHF-ECR 에칭 장치(게이트 에칭 장치)를 사용할 수 있다. 스텝 S4∼S6에 대해서, 이하에서 상세히 설명한다.
스텝 S3에서 레지스트 패턴(22)을 형성한 후, 도 9에 도시되는 바와 같이, 스텝 S4에서, 반사 방지막(21) 상에, 레지스트 패턴(22)을 덮도록, 보호막(23)을 퇴적(형성)한다. 보호막(23)은 탄소를 함유하고, 스텝 S4에서 플로로 카본(플루오르 카본)계의 가스(예를 들면 CHF3 가스)를 포함하는 가스를 이용한 플라즈마에 의해 형성된다. 예를 들면, 상기 UHF-ECR 에칭 장치를 이용하여, 예를 들면 다음과 같은 조건 A1에서 스텝 S4의 보호막(23)의 퇴적 공정을 행할 수 있다.
조건 A1: UHF 파워 = 800W, 웨이퍼 바이어스(반도체 기판(반도체 웨이퍼)(1)에 인가하는 바이어스 전력 또는 바이어스 전압) = 10W, CHF3 가스 유량 = 50sccm.
이 스텝 S4에 의해, 도 9에 도시되는 바와 같이, 레지스트 패턴(22)을 덮도록 균일한 보호막(23)을 형성할 수 있다. 본 실시 형태에서는, 반도체 기판(1)(웨이퍼)에 바이어스 전압을 인가하면서 스텝 S4의 보호막(23)의 퇴적 공정을 행한다.
도 12는, 스텝 S4의 보호막(23)의 퇴적 공정에서 반도체 기판(1)(웨이퍼)에 바이어스 전압을 인가하지 않은 경우의 설명도이며, 도 13 및 도 14는, 스텝 S4의 보호막(23)의 퇴적 공정에서 본 실시 형태와 같이 반도체 기판(1)(웨이퍼)에 바이어스 전압을 인가한 경우의 설명도이다. 또한, 도 12의 상단측의 (a)에는 개념적인 주요부 단면도가 도시되며, 도 12의 하단측의 (b)에는 개념적인 주요부 평면도가 도시되어 있다. 또한, 도 13에는 개념적인 주요부 단면도가 도시되어 있다. 또한, 도 14의 상단측의 (a)에는 개념적인 주요부 단면도가 도시되고, 도 12의 하단측의 (b)에는 개념적인 주요부 평면도가 도시되어 있다.
스텝 S4에서 반도체 기판(1)에 바이어스 전압을 인가하지 않은 경우에는, 도 12에 도시되는 바와 같이, 레지스트 패턴(22)의 형상을 반영한 형태로 보호막(23)이 퇴적하기 때문에, 레지스트 패턴(22)의 엣지 러프니스를 반영한 형상이 보호막(23)의 표면에 나타나게 되어, 엣지 러프니스는 거의 감소하지 않는다. 그러나, 본 실시 형태와 같이, 스텝 S4에서 반도체 기판(1)에 바이어스 전압을 인가한 경우, 고에너지 이온이 반도체 기판(1)에 입사하기 때문에, 다음 2개의 작용(제1 작용 및 제2 작용)에 의해 엣지 러프니스를 저멸하는 것이 가능하게 된다.
제1 작용(효과)은, 입사 이온에 의한 엣지 러프니스의 볼록부의 선택적인 에칭이다. 이는, 도 13에 도시되는 바와 같이, 패턴 측벽의 볼록부가, 플라즈마로부터 입사하는 이온(20)에 직접 노출되기 때문에, 선택적으로 에칭되는 메카니즘이다. 이에 의해, 반도체 기판에 수직한 방향의 레지스트 패턴의 러프니스(레지스트 패턴(22)을 덮는 보호막(23)의 표면의 러프니스)는 저감된다.
제2 작용(효과)은, 도 14에 도시되는 바와 같이, 레지스트 패턴(22)의 상부에 퇴적한 보호막(23)이, 이온(20)에 의해 가열되어서 유동성이 증가하고, 엣지 러프니스의 오목부를 매립하는 메카니즘이다. 특히 이 제2 작용의 메카니즘에 의해, 보호막(23)을 퇴적한 레지스트 패턴(22)의 엣지 러프니스(즉 레지스트 패턴(22)을 덮는 보호막(23)의 표면의 러프니스)가 저감한다.
이와 같이, 본 실시 형태에서는, 반도체 기판(1)에 바이어스 전압을 인가하면서 스텝 S4의 보호막(23)의 퇴적 공정을 행함으로써, 레지스트 패턴(22)의 엣지 러프니스를 반영한 형상이 보호막(23)의 표면에 나타나기 어려워져, 레지스트 패턴(22) 형성시에서의 레지스트 패턴(22) 자신의 엣지 러프니스에 비교하여, 보호막(23) 퇴적시에서의 레지스트 패턴(22)을 덮는 보호막(23)의 표면의 엣지 러프니스를 저감할 수가 있어, 레지스트 패턴(22)과 그 표면의 보호막(23)을 합한 패턴의 엣지 러프니스를 저감할 수 있다.
또한, 스텝 S4의 보호막(23)의 퇴적 공정에서 이용하는 가스(프로세스 가스)에는, 플로로 카본계의 가스(즉 CxHyFz 가스)를 이용하여, CxHyFz(x = 1∼10, y = 0∼10, z = 1∼10)이면 바람직하고, CH2F2 가스 또는 CHF3 가스이면 더욱 바람직하고, CHF3 가스가 가장 바람직하다. CxHyFz 가스에서의 탄소(C) 원소나 수소(H) 원소의 비율이 너무 높으면, 퇴적성이 지나치게 높아져서 보호막(23)이 불균일하게 퇴적하기 쉬워지지만, 더욱 바람직하게는 CH2F2 가스 또는 CHF3 가스, 가장 바람직하게는 CHF3 가스를 이용해서 보호막(23)을 퇴적시킴으로써, 보호막(23)을 더욱 균일하게 퇴적시키는 것이 가능하게 된다.
또한, 스텝 S4에서, 반도체 기판(1)(웨이퍼)을 배치한 처리실(챔버)의 압력은, 3Pa 이하인 것이 바람직하고, 0.5Pa 이하인 것이 더욱 바람직하다. 압력이 3Pa보다도 큰 경우, 보호막(23)이 불균일하게 퇴적하기 쉬워지지만, 바람직하게는 3Pa 이하, 더욱 바람직하게는 0.5Pa 이하의 압력에서 스텝 S4의 보호막(23)의 퇴적 공정을 행함으로써, 보호막(23)을 더욱 균일하게 퇴적시키는 것이 가능하게 된다. 본 실시 형태에서는, 예를 들면 0.2Pa의 압력에서 스텝 S4의 보호막(23)의 퇴적을 행한다.
스텝 S4에서 보호막(23)을 퇴적시킨 후, 스텝 S5에서 보호막(23)을 에칭(제거)한다. 스텝 S5의 보호막(23)의 에칭 공정에서는，O2(산소) 가스를 포함하는 가스를 이용하고, 예를 들면 Ar 가스와 HBr 가스와 O2 가스의 혼합 가스를 이용한다. 이들 가스를 플라즈마화해서 보호막(23)을 에칭(플라즈마 에칭, 드라이 에칭)한다. 즉, 산소 가스를 포함하는 가스를 이용한 플라즈마에 의해, 보호막(23)을 에칭한다. 예를 들면, 상기 UHF-ECR 에칭 장치를 이용하여, 예를 들면 다음과 같은 조건 B1에서 스텝 S5의 보호막(23)의 에칭 공정을 행할 수 있다.
조건 B1: UHF 파워 = 900W, 웨이퍼 바이어스(반도체 기판(1)에 인가하는 바이어스 전력 또는 바이어스 전압) = 10W, Ar 가스의 유량 = 200sccm, HBr 가스의 유량 = 60sccm, O2 가스의 유량 = 30sccm.
본 실시 형태에서는, 반사 방지막(21)으로서 유기계의 반사 방지막을 이용하고 있으므로, 산소 가스를 포함하는 가스를 이용한 플라즈마에 의한 스텝 S5의 보호막(23)의 에칭 공정에서, 반사 방지막(21)도 에칭(제거)될 수 있다. 따라서, 스텝 S5에 의해, 도 10에 도시되는 바와 같이, 탄소를 포함하는 보호막(23)과 유기계의 반사 방지막(21)을 에칭할 수 있다. 또한, 스텝 S5에서는, 레지스트 패턴(22)은 반사 방지막(21)의 에칭 마스크로서 기능할 수 있으므로, 레지스트 패턴(22)의 하부의 반사 방지막(21)은 잔존하고, 레지스트 패턴(22)으로 덮여져 있지 않은 영역의 반사 방지막(21)이 선택적으로 에칭되어서 제거된다.
또한, 본 실시 형태에서는, 반도체 기판(1)(웨이퍼)에 바이어스 전압(웨이퍼 바이어스)을 인가하면서 스텝 S5의 보호막(23)(및 반사 방지막(21))의 에칭 공정을 행한다. 이 때문에, 스텝 S5에서는, 상기 제1 작용과 같이, 레지스트 패턴(22)을 덮는 보호막(23) 표면의 엣지 러프니스의 볼록부가 입사 이온에 의해 선택적으로 에칭되므로, 보호막(23)의 에칭의 진행과 함께 엣지 러프니스(레지스트 패턴(22)을 덮는 보호막(23)의 표면의 러프니스)는 저감해 간다. 따라서, 스텝 S4의 보호막(23)의 퇴적 직후의 엣지 러프니스(레지스트 패턴(22)을 덮는 보호막(23)의 표면의 러프니스)보다도, 스텝 S5의 보호막(23)의 에칭 공정 후의 엣지 러프니스를 저감할 수 있다.
또한, 스텝 S5에서는 프로세스 가스에 산소(O2) 가스를 포함하기 때문에, 보 호막(23)이 제거되어서 레지스트 패턴(22)이 노출된 경우, 이 레지스트 패턴(22)도 에칭될 수 있다. 이에 의해, 레지스트 패턴(22)은 세선화된다. 이때, 상기 제1 작용에 의해, 엣지 러프니스의 볼록부가 입사 이온에 의해 선택적으로 에칭되므로, 레지스트 패턴(22)의 엣지 러프니스를 더욱 저감할 수 있다.
본 실시 형태에서는, 보호막(23)의 퇴적 공정(스텝 S4)과 제거 공정(스텝 S5)을 별도로 행하는 에칭을 예로 들었지만, 보호막(23)의 퇴적 공정과 제거 공정을 교대로 복수회 행한 경우에도 마찬가지로 엣지 러프니스를 저감하는 효과가 얻어진다. 이 경우, 스텝 S5의 조건 B1은, 보호막(23)과 레지스트 패턴(22)을 에칭하는 것이고, 또한 보호막(23)과 다결정 실리콘막(5)과의 에칭 선택비가 충분히 높기 때문에, 다결정 실리콘막(5)의 에칭이 진행하는 일은 없다. 또한, 일본특허공개 평11-195641호 공보(상기 특허 문헌 4)에는, C4F8을 이용한 퇴적 공정과 SF6을 이용한 에칭 공정을 교대로 행함으로써, 마스크로 되는 산화 실리콘을 보호하면서, 실리콘을 고속으로 에칭하는 기술이 기재되어 있다. 이와 같이 일본특허공개 평11-195641호 공보의 기술은, 산화 실리콘 마스크의 하층에 있는 실리콘을 에칭할 때에, C4F8을 이용한 퇴적 공정과 SF6을 이용한 에칭 공정을 교대로 행하는 것으로, 본 실시 형태와 같이, 레지스트 패턴(22) 및 반사 방지막(21)에 의해 하층의 다결정 실리콘막(5)을 에칭하지 않고, 보호막(23)의 퇴적 공정과 제거 공정을 교대로 복수회 행하여, 레지스트 패턴(22)의 엣지 러프니스를 저감하는 기술과는 본질적으로 상이하고, 일본특허공개 평11-195641호 공보의 기술에는, 엣지 러프니스의 저감 효과는 얻어지지 않는다. 본 실시 형태에서는, 레지스트 패턴(22)에 보호막(23)을 퇴적하는 공정과 그것을 제거하는 공정에 의해, 엣지 러프니스를 저감하는 효과가 얻어지는데, 보호막(23)의 퇴적 공정과 그것을 제거하는 공정을 교대로 복수회 행함으로써, 엣지 러프니스를 더욱 저감하는 효과가 얻어진다.
또한, 스텝 S5에서, 반도체 기판(1)을 배치한 처리실(챔버)의 압력은, 2Pa 이상인 것이 바람직하고, 10Pa 이상인 것이 더욱 바람직하다. 압력이 2Pa보다도 작은 경우, 소 패턴과 밀 패턴에서 에칭 레이트에 차가 발생하기 쉬워지지만, 바람직하게는 2Pa 이상, 더욱 바람직하게는 10Pa 이상의 압력에서 스텝 S5의 보호막(23)과 반사 방지막(21)의 에칭 공정을 행함으로써, 소 패턴과 밀 패턴에서 에칭 레이트에 차가 발생하는 것을 방지할 수 있어, 반도체 기판(1)의 면내에서 더욱 균일한 에칭 레이트에서 보호막(23)과 반사 방지막(21)의 에칭을 행하는 것이 가능하게 된다. 본 실시 형태에서는, 예를 들면 10Pa의 압력에서 스텝 S5의 보호막(23)과 반사 방지막(21)의 에칭을 행한다.
스텝 S5에서 보호막(23)과 반사 방지막(21)을 에칭한 후, 도 11에 도시되는 바와 같이, 스텝 S6에서, 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로서 이용하여 다결정 실리콘막(5)을 에칭(제거)한다.
스텝 S6의 다결정 실리콘막(5)의 에칭 공정에서는, 예를 들면 Cl2(염소) 가스와 HBr 가스와 O2(산소) 가스와의 혼합 가스를 이용한다. 이들 가스를 플라즈마화해서 다결정 실리콘막(5)을 에칭한다. 즉, 다결정 실리콘막(5)을 플라즈마 에 칭(드라이 에칭)한다. 예를 들면, 상기 UHF-ECR 에칭 장치를 이용하여, 예를 들면 다음과 같은 조건 C1에서 스텝 S6의 다결정 실리콘막(5)의 에칭 공정을 행할 수 있다.
조건 Cl: UHF 파워 = 500W, 웨이퍼 바이어스(반도체 기판(1)에 인가하는 바이어스 전력 또는 바이어스 전압) = 15W, Cl2 가스의 유량 = 20sccm, HBr 가스의 유량 = 80sccm, O2 가스의 유량 = 5sccm.
스텝 S4 및 스텝 S5에 의해 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로서 이용하여, 스텝 S6의 다결정 실리콘막(5)의 에칭 공정을 행하고, 이 스텝 S6의 에칭 공정에서 패터닝된 다결정 실리콘막(5)이 게이트 전극(5a)으로 되므로, 게이트 전극(5a)의 엣지 러프니스를 저감할 수 있다. 본 실시 형태에서는, 예를 들면, 엣지 러프니스가 2nm정도, 치수 변화량이 ―10nm정도인 게이트 전극(5a)을 형성할 수 있다.
본 실시 형태에서는, 스텝 S4의 레지스트 패턴(22)에 보호막(23)을 퇴적하는 공정에서 이용하는 가스(프로세스 가스)로서, 플로로 카본계의 가스(즉 CxHyFz 가스)를 이용하는 방법을 예로 들었지만, 예를 들면 클로로 카본계의 가스(즉 CxHyClz 가스)나, 예를 들면 CH4나 NH3이나 NF3과 같은 퇴적성을 갖는 가스를 이용한 경우에도 마찬가지의 효과가 얻어진다.
또한, 본 실시 형태에서는, 스텝 S4의 레지스트 패턴(22)에 보호막(23)을 퇴 적하는 공정과, 스텝 S5의 보호막(23)을 제거하는 공정과, 스텝 S6의 다결정 실리콘막(5)의 에칭 공정을 동일한 에칭 챔버에서 일관 가공하는 방법을 예로 들었지만, 모든 공정 또는 일부의 공정을 상이한 에칭 챔버에서 처리한 경우에도, 본 실시 형태의 효과를 얻는 것은 가능해서, 이러한 경우에도 본 실시 형태에 포함하는 것으로 한다.
또한, 본 실시 형태에서는，에칭 챔버를 이용하여, 스텝 S4의 레지스트 패턴(22)에 보호막(23)을 퇴적하는 공정을 행하는 방법을 예로 들었지만, 예를 들면 CVD 장치, PVD 장치 또는 P-CVD 장치와 같은 성막 장치를 이용해서 퇴적막(23)을 퇴적하고, 그 후 에칭 챔버를 이용하여, 반도체 기판(1)에 바이어스 전압을 인가하고, 고에너지 이온을 반도체 기판(1)에 입사시킴으로써, 상기 제1 작용 및 제2 작용을 촉진함으로써 엣지 러프니스를 저감하는 것도 가능하다.
또한, 본 실시 형태에서는, 스텝 S6에서 다결정 실리콘막(5)을 단일의 조건 C1을 이용해서 에칭하는 공정을 예로 들었지만, 엣지 러프니스를 저멸하는 효과는, 스텝 S4의 레지스트 패턴(22)에 보호막(23)을 퇴적하는 공정과, 스텝 S5의 보호막(23)을 제거하는 공정이 주이고, 스텝 S6의 다결정 실리콘막(5)을 에칭하는 공정을 복수의 스텝으로 분할해서 에칭한 경우에도, 본 실시 형태의 효과를 얻는 것은 가능해서, 이러한 경우도 본 실시 형태에 포함하는 것으로 한다.
본 실시 형태와는 상이하고, 스텝 S4의 보호막(23)의 퇴적 공정을 생략하고, 스텝 S5와 마찬가지의 조건에서 레지스트 패턴(22)의 세선화(폭의 감소)를 행하는 것도 생각된다(제1 비교예). 도 15∼도 17은, 본 실시 형태와는 상이하고, 스텝 S4의 보호막(23)의 퇴적 공정을 생략한 제1 비교예의 게이트 전극 형성 공정 중의 주요부 단면도이다. 제1 비교예에서는, 도 15에 도시되는 바와 같이 레지스트 패턴(22)을 형성한 후, 보호막(23)을 형성하지 않고, 도 16에 도시되는 바와 같이 반사 방지막(21)을 에칭한다. 그 후, 포토레지스트 패턴(22)을 에칭 마스크로서 이용하여 다결정 실리콘막(5)을 드라이 에칭해서 게이트 전극(5a)을 형성한다.
제1 비교예에서는, 레지스트 패턴(22)을 형성한 후, 보호막(23)을 형성하지 않고, 스텝 S5와 거의 마찬가지의 조건에서 반사 방지막(21)을 에칭하는데, 이 반사 방지막(21)의 에칭 공정에서는 프로세스 가스로서 산소를 포함하는 플라즈마를 이용한 드라이 에칭이 행해지므로, 유기계의 반사 방지막(21)이 에칭됨과 함께, 유기계 재료로 이루어지는 레지스트 패턴(22)도 에칭되어, 레지스트 패턴(22)의 막 두께가 감소함과 함께 레지스트 패턴(22)이 세선화된다(즉 레지스트 패턴(22)의 폭 L1이 가늘어진다).
도 18은, 제1 비교예에서, 레지스트 패턴(22)을 형성한 후, 반사 방지막(21)이 에칭됨과 함께 레지스트 패턴(22)도 에칭되어서 세선화되는 모습을 모식적으로 도시하는 설명도이다. 도 18의 좌측이 레지스트 패턴(22)을 형성한 상태에 대응하고, 도 18의 우측이 반사 방지막(21)이 에칭됨과 함께 레지스트 패턴(22)도 에칭되어서 세선화된 상태에 대응한다. 또한, 도 18의 상단측의 (a)에는 개념적인 주요부 단면도가 도시되고, 도 18의 하단측의 (b)에는 개념적인 주요부 평면도가 도시 되어 있다. 또한, 도 19는, 제1 비교예에서의 레지스트 패턴(22)의 초기 치수 L0으로부터의 변화량 ΔL(여기서 ΔL = L1-L0)과 레지스트 패턴(22)의 엣지 러프니스와의 관계를 도시하는 그래프이다.
제1 비교예에서는, 반사 방지막(21)의 에칭 공정에서, 산소 래디컬에 의한 등방성 에칭에 의해, 도 18 및 도 19에 도시되는 바와 같이, 레지스트 패턴(22)의 엣지 러프니스 볼록부의 에칭이 진행되기 때문에, 레지스트 패턴(22)의 세선화(폭 L1의 감소)와 함께 레지스트 패턴(22)의 엣지 러프니스를 감소시킬 수 있다. 예를 들면, 도 19에 도시되는 바와 같이, 레지스트 패턴(22)을 50nm정도 이상 세선화하는(즉, 레지스트 패턴(22)의 폭 L1을 초기 치수 L0으로부터 50nm이상 감소시키는) 것에 의해, 레지스트 패턴(22)의 엣지 러프니스를 3nm 이하로 할 수 있다. 그러나, 레지스트 패턴(22)의 세선화와 함께 레지스트 패턴(22)의 막 두께도 감소하기 때문에, 레지스트 패턴(22)을 지나치게 세선화하면, 레지스트 패턴(22)의 막 두께가 얇아지게 되고, 그 후의 스텝 S6에서 다결정 실리콘막(5)을 에칭하기 위해서는, 레지스트 패턴(22)의 잔막 두께가 부족할 가능성이 발생한다. 이는, 형성되는 게이트 전극(5a)의 가공 정밀도의 저하를 초래하여, 반도체 장치의 제조 수율을 저하시킬 가능성이 있다. 또한, 다결정 실리콘막(5)의 에칭을 적확하게 행하기 위해 레지스트 패턴(22)의 잔막 두께를 어느 정도 확보하자고 하면, 레지스트 패턴(22)의 세선화(폭 L1의 감소)를 억제해야만 하여, 레지스트 패턴(22)의 엣지 러프니스를 감소시킬 수는 없다. 이 때문에, 레지스트 패턴의 세선화를 이용해서 엣지 러프니스를 저감하는 제1 비교예에서는, 엣지 러프니스의 저감량과 레지스트 패턴 치수를 독립적으로 제어하는 것은 어렵고, 엣지 러프니스가 작은 게이트 전극, 예를 들면 엣지 러프니스가 3nm정도 이하인 게이트 전극을 가공(형성)하는 것은 매우 곤란하다.
도 20은, 스텝 S3에서 레지스트 패턴(22)을 형성한 후, 본 실시 형태와 같이 스텝 S4의 보호막(23)의 퇴적 공정을 행하고 나서, 스텝 S5에서 보호막(23)과 반사 방지막(21)을 에칭해서 레지스트 패턴이 세선화되는 모습을 모식적으로 도시하는 설명도이다. 도 20의 좌측이 스텝 S3에서 레지스트 패턴(22)을 형성한 상태에 대응하고, 도 20의 중앙이 스텝 S4에서 보호막(23)의 퇴적을 행한 상태에 대응하고, 도 20의 우측이 스텝 S5에서 보호막(23)과 반사 방지막(21)의 에칭을 행한 상태에 대응한다. 또한, 도 20의 상단측의 (a)에는 개념적인 주요부 단면도가 도시되고, 도 20의 하단측의 (b)에는 개념적인 주요부 평면도가 도시되어 있다. 도 21은, 본 실시 형태에서의 레지스트 패턴(22)의 초기 치수 L0으로부터의 변화량 ΔL(ΔL = Li - L0: i = 2, 3)과 레지스트 패턴(22)의 엣지 러프니스와의 관계를 도시하는 그래프이다.
또한, 본 실시 형태에서, 레지스트 패턴의 치수(폭) Li는, 레지스트 패턴(22)의 표면에 보호막(23)이 형성되어 있지 않을 때는, 레지스트 패턴(22) 자신의 치수(폭)에 대응하고, 레지스트 패턴(22)의 표면에 보호막(23)이 형성되어 있을 때는, 이 보호막(23)도 레지스트 패턴(22)과 마찬가지로 에칭 마스크로서 기능할 수 있으므로, 레지스트 패턴(22)과 보호막(23)을 합한 패턴의 치수(폭)에 대응한다.
본 실시 형태와 같이, 스텝 S4 및 스텝 S5를 병용한 경우에는, 도 20 및 도 21에 도시되는 바와 같이, 스텝 S4에서 보호막(23)을 퇴적한 시점에서, 레지스트 패턴의 치수 L2(레지스트 패턴(22) 및 보호막(23)을 합한 패턴의 치수 L2)는 보호막(23)의 분만큼 굵어지지만, 상기 제1 및 제2 작용에 의해, 엣지 러프니스를 저감할 수 있다. 또한 스텝 S5에서 보호막(23)을 에칭함으로써, 보호막(23) 퇴적 직후의 치수 L2로부터 치수 L3으로 세선화함과 함께, 스텝 S4만의 경우(즉 스텝 S5를 행하지 않는 경우)에 비교하여, 엣지 러프니스를 더욱 저감하는 것이 가능하다.
본 실시 형태의 특징은, 보호막(23)을 퇴적하는 스텝 S4(의 조건 A1), 및 보호막(23)과 반사 방지막(21)을 에칭하는 스텝 S5(의 조건 B1)에 의해, 이 레지스트 패턴의 치수 변화량 ΔL과 엣지 러프니스 저감량을 독립적으로 제어할 수 있는 것이다. 예를 들면, 스텝 S4(의 조건 A1) 및 스텝 S5(의 조건 B1)를 최적화함으로써, 초기 레지스트 패턴으로부터의 치수를 바꾸는 일없이, 엣지 러프니스만을 저감하는 것도 가능하게 된다. 즉, 스텝 S5의 보호막(23)의 에칭 공정 후의 레지스트 패턴 치수 L3을 초기 치수 L0과 동일하게 하는 경우(L3 = L0의 경우, 즉 ΔL = 0의 경우)에도, 스텝 S3에서 레지스트 패턴(22)을 형성한 직후의 엣지 러프니스에 비교하여, 엣지 러프니스를 저감할 수 있다. 또한, 스텝 S5의 보호막(23)의 에칭 공정 후의 레지스트 패턴 치수 L3을 초기 치수 L0보다도 가늘게 하는 경우(L3<L0의 경우, 즉 ΔL<0의 경우)에도, 제1 비교예에 비교해서 엣지 러프니스를 더욱 저감할 수 있다.
또한, 일본특허공개 평10-4084호 공보(상기 특허 문헌 3)에는, 제1 공정에서 기판 위의 금속계막 상에 레지스트 패턴을 형성하고, 제2 공정에서 플루오르 카본계의 가스를 이용한 플라즈마 처리에 의해 레지스트 패턴의 표면에 보호막을 형성한 후, 제3 공정에서 보호막을 형성한 포토레지스트 패턴을 에칭 마스크로 이용해서 금속계막을 에칭하는 기술이 기재되어 있는데, 레지스트 패턴의 표면에 형성한 보호막의 에칭 공정을 행하지 않고 보호막을 완전하게 남긴 채, 제3 공정에서 보호막을 형성한 포토레지스트 패턴을 에칭 마스크로 이용해서 금속계막을 에칭하고 있다. 이와 같이, 일본특허공개 평10-4084호 공보의 기술에서는, 레지스트 패턴에 보호막을 퇴적시킨 채, 이 보호막의 에칭 공정을 행하지 않고 피가공막인 금속계막을 에칭하므로, 보호막이 형성된 레지스트 패턴의 엣지 러프니스가 비교적 큰 상태에서 피가공막인 금속계막의 에칭을 행하게 되어, 가공된 금속계막의 엣지 러프니스는 비교적 큰 것으로 된다.
그에 대하여, 본 실시 형태에서는, 스텝 S4에서 반사 방지막(21) 상에 레지스트 패턴(22)을 덮도록 보호막(23)을 퇴적하고, 이 보호막(23)을 스텝 S5에서 적극적으로 에칭한 후에, 스텝 S6에서 포토레지스트 패턴(22)을 에칭 마스크로서 이용하여 피가공층인 다결정 실리콘막(5)을 에칭하고 있다. 스텝 S5의 보호막(23)의 에칭 공정을 행함으로써, 도 20 및 도 21에도 도시되는 바와 같이, 스텝 S4의 보호막(23) 퇴적 직후의 보호막(23) 표면의 엣지 러프니스보다도, 스텝 S5의 보호막(23)의 에칭 공정 후의 포토레지스트 패턴(22)의 엣지 러프니스를 더욱 저감할 수가 있고, 이 엣지 러프니스를 더욱 저감한 포토레지스트 패턴(22)을 에칭 마스크로서 이용하여 스텝 S6에서 기초의 피가공층인 다결정 실리콘막(5)을 에칭할 수 있다. 이 때문에, 가공된 다결정 실리콘막(5), 즉 게이트 전극(5a)의 엣지 러프니스를 더욱 저감하는 것이 가능하게 된다.
이와 같이, 본 실시 형태에서는, 레지스트 패턴(22)을 덮도록 보호막(23)을 일단 퇴적해서 가공 치수를 굵게 하고, 그 후 보호막(23)을 제거하면서 레지스트 패턴(22)의 치수를 가늘게 한다. 이 때문에, 본 실시 형태에서는, 게이트 전극 가공과 같이 에칭으로 제거되지 않는 부분의 치수를 가늘게 제어하는 것이 가능하다. 또한 본 실시 형태에서는, 레지스트 패턴의 치수 변동량을 스텝 S4의 보호막(23)의 퇴적 공정과, 스텝 S5의 보호막(23)의 제거 공정에서, 각각 독립적으로 제어할 수 있다. 또한, 스텝 S4의 보호막의 퇴적 공정과, 스텝 S5의 보호막(23)의 에칭 공정에서, 각각 엣지 러프니스의 저감 효과가 있기 때문에, 더욱 엣지 러프니스가 저감된 레지스트 패턴을 실현할 수 있고, 그에 의해서 이 레지스트 패턴을 에칭 마스크로 한 드라이 에칭에 의해 가공된 피가공층의 엣지 러프니스를, 더욱 저감할 수 있다. 이와 같이, 본 실시 형태에서는, 레지스트 패턴 가공 치수와 엣지 러프니스 저감량의 독립 제어가 가능하게 된다.
본 실시 형태에서는, 스텝 S3에서 형성한 레지스트 패턴(22)에 엣지 러프니 스가 발생하고 있어도, 스텝 S4에서 프로세스 가스로서 플로로 카본 가스를 사용해서 레지스트 패턴(22)을 덮도록 탄소를 포함하는 보호막(23)을 퇴적함으로써 엣지 러프니스를 저감하고, 스텝 S5에서 보호막(23)의 적어도 일부를 에칭에 의해 제거함으로써 엣지 러프니스를 더욱 저감할 수 있고, 또한, 스텝 S4에서의 보호막(23)의 퇴적량과 스텝 S5에서의 레지스트 패턴의 세선량을 제어함으로써, 레지스트 잔막량을 충분히 확보하고, 엣지 러프니스의 저감량과, 패턴 치수의 독립 제어가 가능하게 된다.
본 실시 형태에서는, 레지스트 패턴의 엣지 러프니스를 저감할 수 있으므로, 엣지 러프니스를 저감한 게이트 전극을 형성할 수 있다. 예를 들면 엣지 러프니스가 3nm정도 이하인 게이트 전극을 형성하는 것이 가능하게 된다. 또한, 레지스트 패턴의 치수와 엣지 러프니스의 저감량을 독립적으로 제어 가능해서, 레지스트 잔막량을 충분히 확보할 수 있기 때문에, 엣지 러프니스를 저감한 게이트 전극(예를 들면 엣지 러프니스가 3nm 이하인 게이트 전극)의 가공 치수를 고정밀도로 제어하는 것이 가능하게 된다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 생산성을 향상하여, 반도체 장치의 제조 수율을 향상시킬 수 있다.
또한，ArF 엑시머 레이저를 이용한 리소그래피(ArF 리소그래피) 기술에서 사용되는 레지스트막(레지스트 패턴)은, KrF 엑시머 레이저를 이용한 리소그래피(KrF 리소그래피)용의 레지스트막(레지스트 패턴)에 비교하여, 엣지 러프니스가 발생하기 쉽지만, 본 실시 형태와 같이 ArF 리소그래피 대응의 레지스트 패턴(22)(ArF 리소그래피를 이용해서 형성한 레지스트 패턴)을 사용하는 경우에 본 발명을 적용하 면, ArF 리소그래피 대응의 레지스트 패턴(22)이어도 엣지 러프니스를 저감할 수 있으므로, 특히 효과가 크다.
또한, 스텝 S5의 보호막(23)의 에칭 공정에서는, 엣지 러프니스의 저감 효과의 관점에서는, 보호막(23)의 전부를 에칭에 의해 제거하는 것이 더욱 바람직하다. 보호막(23)의 전부가 제거되도록 스텝 S5의 보호막(23)의 에칭 공정을 행함으로써, 스텝 S5의 보호막(23)의 에칭 공정 후에 잔존하는 포토레지스트 패턴(22)의 엣지 러프니스를 더욱 저감할 수가 있어, 이 엣지 러프니스가 더욱 저감된 포토레지스트 패턴(22)을 에칭 마스크로서 기능시켜서 스텝 S6의 다결정 실리콘막(5)의 에칭 공정을 행할 수 있으므로, 패터닝된 다결정 실리콘막(5)으로 이루어지는 게이트 전극(5a)의 엣지 러프니스를 더욱 저감하는 것이 가능하게 된다. 또한, 레지스트 패턴(22)의 세선화도 가능하게 되므로, 게이트 전극(5a)의 미세화에 유리하다. 그러나, 스텝 S5에서 보호막(23)의 일부를 에칭에 의해 제거하고, 보호막(23)의 다른 일부를 레지스트 패턴(22)의 표면에 잔존시킨 상태에서 스텝 S6의 다결정 실리콘막(5)의 에칭 공정을 행하는 경우도, 본 실시 형태의 효과를 얻는 것은 가능해서, 이러한 경우도 본 실시 형태에 포함하는 것으로 한다.
즉, 스텝 S5에서 보호막(23)의 일부를 에칭에 의해 제거해서 보호막(23)의 다른 일부를 잔존시킨 경우에도, 레지스트 패턴(22)과 보호막(23)을 합한 패턴의 엣지 러프니스를 스텝 S4의 보호막(23) 퇴적시보다도 저감할 수가 있어, 레지스트 패턴(22) 표면의 보호막(23)의 잔존 부분과 레지스트 패턴(22)이 스텝 S6의 다결정 실리콘막(5)의 에칭 공정에서 에칭 마스크로서 기능할 수 있다. 따라서, 스텝 S5 에서 보호막(23)의 일부를 에칭에 의해 제거해 보호막(23)의 다른 일부를 잔존시킨 경우에도, 엣지 러프니스가 저감된 에칭 마스크 패턴(즉 보호막(23)의 잔존 부분과 포토레지스트 패턴(22)으로 이루어지는 에칭 마스크 패턴)을 에칭 마스크로서 기능시켜서 스텝 S6의 다결정 실리콘막(5)의 에칭 공정을 행할 수 있으므로, 패터닝된 다결정 실리콘막(5)으로 이루어지는 게이트 전극(5a)의 엣지 러프니스를 저감하는 것이 가능하게 된다.
이와 같이, 본 실시 형태에서는, 스텝 S3에서 레지스트 패턴(22)을 형성한 후에, 스텝 S4에서 레지스트 패턴(22)을 덮도록 보호막(23)을 퇴적함으로써 레지스트 패턴(22)과 보호막(23)을 합한 패턴의 엣지 러프니스를(스텝 S3의 레지스트 패턴(22) 형성시의 레지스트 패턴(22)의 엣지 러프니스보다도) 저감하고, 스텝 S5에서 보호막(23)의 적어도 일부를 에칭에 의해 제거함으로써 레지스트 패턴(22)과 보호막(23)을 합한 패턴의 엣지 러프니스를 더욱 저감하고, 그 후 스텝 S6에서 레지스트 패턴(22) 및 보호막(23)의 잔존 부분을 에칭 마스크로 하여 피가공층(여기서는 다결정 실리콘막(5))을 에칭함으로써, 가공된 피가공층(여기서는 게이트 전극(5a))의 엣지 러프니스를 저감할 수 있다. 그리고, 스텝 S5의 보호막(23)의 에칭 공정에서 보호막(23)의 전부를 에칭에 의해 제거하고, 스텝 S6에서 레지스트 패턴(22)을 에칭 마스크로 하여 피가공층(여기서는 다결정 실리콘막(5))을 에칭하도록 하면, 가공된 피가공층(여기서는 게이트 전극(5a))의 엣지 러프니스를 더욱 저감할 수 있으므로 더욱 바람직하다.
또한, 게이트 전극의 엣지 러프니스가 크면, 디바이스 성능의 저하나 디바이 스 성능의 변동에 의한 생산성 저하(제조 수율 저하)가 발생하므로, 본 실시 형태와 같이 게이트 전극의 형성 공정에 본 발명을 적용해서 엣지 러프니스를 저감한 게이트 전극을 형성하는 것이 특히 유효하지만, 본 발명은, 레지스트 패턴을 덮도록 보호막을 퇴적(형성)하고, 그 보호막을 제거(에칭)하는 공정을 갖는 것을 특징으로 하기 때문에, 원리적으로 레지스트 패턴을 에칭 마스크로서 이용하여 피가공막을 에칭하는 공정을 갖는 모든 드라이 에칭 방법에 적용하는 것이 가능하고, 그 예에 대해서는, 이하의 실시 형태에서 설명한다.
(실시 형태 2)
본 실시 형태에서는, 상기 실시 형태 1과 마찬가지로 해서 게이트 전극(5a)을 형성할 수 있는데, 상기 스텝 S4, S5, S6의 각 공정에서 반도체 기판(1)의 온도 및 온도 분포를 제어한다. 또한, 스텝 S4∼S6의 각 공정은, 반도체 기판(1)의 온도 및 온도 분포 이외는 상기 실시 형태 1과 마찬가지이므로, 여기에서는 그 설명은 생략한다.
도 22∼도 24는, 본 실시 형태의 반도체 장치의 제조 공정 중의 반도체 기판(1)의 온도 분포의 일례를 도시하는 그래프이다. 도 22가, 스텝 S4의 보호막(23)의 퇴적 공정 중의 반도체 기판(1)의 온도 분포에 대응하고, 도 23이, 스텝 S5의 보호막(23)(및 반사 방지막(21))의 에칭 공정 중의 반도체 기판(1)의 온도 분포에 대응하고, 도 24가, 스텝 S6의 다결정 실리콘막(5)의 에칭 공정 중의 반도체 기판(1)의 온도 분포에 대응한다.
본 실시 형태에서는, 스텝 S4의 보호막(23)의 퇴적 공정에서는, 도 22의 그 래프에 도시되는 바와 같이, 반도체 기판(1)의 면내의 온도차 ΔT(반도체 기판(1)의 주면의 최고 온도와 최저 온도의 차)를 예를 들면 5℃ 이하로 제어하고, 예를 들면 상기 조건 A1 등을 이용하여, 보호막(23)을 레지스트 패턴(22)을 덮도록 반사 방지막(21) 상에 퇴적한다.
다음으로, 스텝 S5의 보호막(23)(및 반사 방지막(21))의 에칭 공정에서는, 도 23의 그래프에 도시되는 바와 같이, 반도체 기판(1)의 면내의 온도차 ΔT를 10℃정도로 제어하고, 예를 들면 상기 조건 B1 등에 의해, 보호막(23) 및 유기계의 반사 방지막(21)을 에칭한다.
다음으로, 스텝 S6의 다결정 실리콘막(5)의 에칭 공정에서는, 도 24의 그래프에 도시되는 바와 같이, 반도체 기판(1)의 면내의 온도차 ΔT를 예를 들면 20℃ 이상으로 제어하고, 예를 들면 상기 조건 C1 등에 의해, 다결정 실리콘막(5)을 에칭하여, 게이트 전극(5a)을 가공한다.
이와 같이, 반도체 기판(1)의 온도 분포도 고려함으로써, 예를 들면, 엣지 러프니스 2nm정도, 치수 변화량 -10nm정도, 반도체 기판(1)의 면내 균일성이 1nm 이하 정도인 게이트 전극(5a)을 형성할 수 있다.
반도체 기판(1)의 온도 및 온도 분포를 제어하는 목적은, 스텝 S4∼S6의 각 공정에서의 반응 메카니즘이 상이하기 때문이다. 일반적으로 에칭은, 플라즈마 내에서 생성된 이온, 및 래디컬이 반도체 기판에 입사되고, 피가공물인 실리콘(Si)이나 유기 재료와의 표면 반응에 의해 가공된다. 또한 에칭했을 때에 발생하는 반응 생성물도, 반도체 기판에 재입사하여 에칭 반응을 저해한다. 이 표면 반응 및 래디컬이나 반응 생성물의 표면에의 부착은, 반도체 기판 온도에 크게 의존한다. 그 때문에 가공 치수 및 가공 형상은, 반도체 기판에 입사하는 이온, 래디컬, 반응 생성물의 플럭스뿐만 아니라, 반도체 기판 온도에 따라 상이하다. 통상적으로, 플라즈마의 분포를 제어함으로써, 반도체 기판에 입사하는 이온이나 래디컬의 플럭스의 면내 분포는 제어 가능하지만, 반응 생성물은 기본적으로 확산 분포로서, 그 분포를 제어하는 것은 곤란하다. 그 때문에, 반도체 기판의 온도 분포를 제어함으로써, 가공 치수 및 가공 형상을 제어하는 방법은, 가공 정밀도의 반도체 기판 면내 균일성을 향상하는 측면에서, 매우 유효한 방법이다.
보호막(23)을 퇴적하는 스텝 S4에서는, 주된 표면 반응으로서는, 플라즈마 내에서 균일하게 생성된 탄소계 반응물이 레지스트 패턴(22)에 부착되는 반응이 중요하기 때문에, 반도체 기판(1)의 면내의 온도 분포는 균일한 쪽이 바람직하다.
한편, 스텝 S6에서는, 다결정 실리콘막(5)에 입사하는 이온, 래디컬 및 Si 반응 생성물과 다결정 실리콘막(5)과의 복잡한 반응이 지배적으로 되기 때문에, 각입사 입자의 반도체 기판 면내 분포를 고려한 온도 분포 제어를 할 필요가 있다. 예를 들면, 반응 생성물의 재부착은 반도체 기판(1)의 주면의 단부 근방보다도 반도체 기판(1)의 주면의 중심 부근에서 커지는 경향이 있으므로, 반도체 기판(1)의 온도를 반도체 기판(1)의 주면의 단부 근방보다도 반도체 기판(1)의 주면의 중심 부근에서 높게 함으로써, 반응 생성물의 재부착이 반도체 기판(1)의 주면의 면내에서 균일하게 되도록 할 수 있다. 이에 의해, 반도체 기판(1)의 주면의 면내에서의 다결정 실리콘막(5)의 에칭 레이트를 더욱 균일화할 수 있다.
따라서, 본 실시 형태에서는, 스텝 S4에서는, 스텝 S6과 비교하여, 반도체 기판(1)의 온도 분포를 더욱 균일화하여, 반도체 기판(1)의 주면의 면내의 온도차 ΔT를 더욱 작게 한다. 그리고, 스텝 S6에서는, 스텝 S4에 비교하여, 반도체 기판(1)에 온도 분포를 발생시켜, 반도체 기판(1)의 주면의 면내의 온도차 ΔT를 더욱 높게 한다. 즉, 스텝 S4에서의 반도체 기판(1)의 면내의 온도차가, 스텝 S5 및 스텝 S6에서의 반도체 기판(1)의 면내의 온도차보다도 작아지도록, 각 공정에서의 반도체 기판(1)의 온도 분포를 제어한다.
또한, 도 22∼도 24에서 도시한 반도체 기판 면내의 온도 분포(면내 온도차)는 일례로서, 이에 한정되는 것은 아니고, 스텝 S4∼S6의 각각의 공정마다에, 반도체 기판(1)의 온도 및 온도 분포를 제어하는 것이 중요하다. 또한 반도체 기판(1)의 온도 및 온도 분포를 제어하는 방법으로서는, 반도체 기판(1)을 배치하는 웨이퍼 스테이지의 복수 냉매의 사용, 이면 He 압력의 제어, 히터의 이용 등이 있다.
이와 같이 본 실시 형태에서는, 스텝 S4∼S6의 각 공정의 반도체 기판의 온도 분포를 제어함으로써, 에칭 표면 반응의 밸런스를 웨이퍼 면내에서 변경하는 것이 가능해지고, 그 결과로서 게이트 전극의 형상 및 게이트 길이의 면내(웨이퍼 면내, 반도체 기판 면내) 균일성이 향상되는 효과가 얻어진다. 따라서, 반도체 장치의 성능이 변동되는 것을 방지할 수 있어, 반도체 장치의 성능이나 제조 수율을 향상할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 상기 실시 형태 1과 마찬가지로 해서 게이트 전극(5a)을 형성할 수 있는데, 상기 스텝 S4의 보호막(23)의 퇴적 레이트, 스텝 S5의 보호막(23)(및 반사 방지막(21))의 에칭 레이트, 및 스텝 S6의 다결정 실리콘막(5)의 에칭 레이트의 반도체 기판 면내 분포를 제어함으로써, 게이트 전극(5a)의 게이트 길이의 반도체 기판 면내 분포를 제어한다. 또한, 스텝 S4∼S6의 각 공정은, 보호막(23)의 퇴적 레이트, 보호막(23)(및 반사 방지막(21))의 에칭 레이트, 및 다결정 실리콘막(5)의 에칭 레이트의 반도체 기판 면내 분포 이외는 상기 실시 형태 1과 마찬가지이므로, 여기에서는 그 설명은 생략한다.
도 25는, (a) 스텝 S3의 레지스트 패턴(22) 형성 공정, (b) 스텝 S4의 보호막(23) 퇴적 공정, (c) 스텝 S5의 보호막(23) 및 유기계의 반사 방지막(21)의 에칭 공정, 및 (d) 스텝 S6의 다결정 실리콘막(5)의 에칭 공정에서의, 게이트 길이와 처리 레이트(퇴적 레이트 또는 에칭 레이트)의 반도체 기판의 면내 분포를 도시하는 그래프이다.
우선 스텝 S4로서, 보호막(23)을 반사 방지막(21) 상에 레지스트 패턴(22)을 덮도록 퇴적한다. 이때, 보호막(23)의 퇴적 레이트로 면내 분포(반도체 기판의 주면의 면내 분포)가 있는 경우, 퇴적 레이트가 빠른 웨이퍼 외주부(웨이퍼단, 반도체 기판 외주부)에서는, 퇴적막 두께가 두껍게 되기 때문에, 게이트 길이가 굵어진다. 다음으로, 스텝 S5에서 보호막(23) 및 유기계의 반사 방지막(21)을 에칭하는데, 이때의 에칭 레이트가 면내(반도체 기판(1)의 주면의 면내)에서 균일한 경우, 스텝 S4에서의 게이트 길이를 반영하여, 결국 웨이퍼 외주부에서의 게이트 길이가 굵어지는 가능성이 있다. 일반적으로, 에칭 레이트가 빠른 쪽이, 게이트 길이는 가늘어진다. 그 때문에, 본 실시 형태에서는, 스텝 S5에서의 에칭 레이트의 면내 분포를, 도 25의 (c)와 같이, 웨이퍼 외주부에서 상대적으로 높게 하고, 웨이퍼 중심부에서 상대적으로 낮게 한다. 즉, 본 실시 형태에서는, 스텝 S4에서의 보호막(23)의 퇴적막 두께의 반도체 기판(1)의 면내 분포에 따라서, 스텝 S5에서의 보호막(23)의 에칭 레이트의 반도체 기판(1)의 면내 분포를 제어한다. 이에 의해, 스텝 S3에서의 게이트 길이의 분포에 대하여, 스텝 S4의 에칭 레이트의 면내 분포를 최적화함으로써, 게이트 길이의 면내 분포를 다시 균일하게 하는 것이 가능하게 된다. 이와 같이, 퇴적 레이트나 에칭 레이트의 면내 분포를 제어하는 방법으로서는, 불활성 가스의 첨가, 외부 코일에 의한 자장 인가에 의해 플라즈마 분포를 제어하는 방법이나, 복수 방향으로부터의 가스 도입에 의해 반응 생성물의 면내 분포를 제어하는 방법이나, 전극에 걸리는 바이어스의 면내 분포를 제어하는 방법 등이 생각된다. 또한, 상기 실시 형태 2에서 설명한 전극의 온도 분포를 제어하는 방법도 유효하다.
이상과 같이, 스텝 S4∼S6의 각 공정마다의 퇴적 레이트, 에칭 레이트의 면내 분포를 제어함으로써, 예를 들면, 엣지 러프니스 2nm정도, 치수 변화량 -10nm정도, 면내 균일성 1nm정도 이하의 게이트 전극을 형성할 수 있다.
이와 같이 본 실시 형태에서는, 상기 스텝 S4의 보호막(23)의 퇴적 레이트, 스텝 S5의 보호막(23)(및 반사 방지막(21))의 에칭 레이트, 및 스텝 S6의 다결정 실리콘막(5)의 에칭 레이트의 반도체 기판 면내 분포를 제어함으로써, 게이트 전극 의 형상 및 게이트 길이의 면내(웨이퍼 면내, 반도체 기판 면내) 균일성을 향상시킬 수 있다. 따라서, 반도체 장치의 성능이 변동되는 것을 방지할 수 있어, 반도체 장치의 성능이나 제조 수율을 향상할 수 있다.
(실시 형태 4)
상기 실시 형태 1에서는, 유기계의 반사 방지막(21)을 이용하고 있지만, 본 실시 형태에서는, 유기계의 반사 방지막(21) 대신에 무기계의 반사 방지막(21a)을 이용하고 있다. 따라서, 상기 실시 형태 1에서는, 반사 방지막(21)은 탄소를 함유하는 유기 재료로 이루어지지만, 본 실시 형태에서는, 반사 방지막(21a)은 탄소를 함유하지 않는 무기 재료(무기계의 절연 재료, 예를 들면 산질화 실리콘막 등)로 이루어진다.
도 26은, 본 실시 형태의 게이트 전극(5a)의 형성 공정의 공정 플로우도(설명도)이다. 도 27∼도 31은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도로서, 게이트 전극(5a) 형성(가공) 공정 중의 게이트 전극 근방 영역의 주요부 단면도가 도시되어 있다.
본 실시 형태에서는, 상기 실시 형태 1과 마찬가지로 해서 반도체 기판(1)(p형 웰(3)) 상에 게이트 절연막용의 절연막(4a)을 개재하여 다결정 실리콘막(5)을 형성(스텝 S1)한 후, 도 27에 도시되는 바와 같이, 다결정 실리콘막(5) 상에 무기계의 반사 방지막(21a)을 형성한다(스텝 S2a). 반사 방지막(21a)은, 레이저의 반사 간섭에 의한 이상 패턴 형성을 억제하기 위해 형성되어, 탄소(C)를 함유하지 않는 무기 재료로 이루어진다. 그리고 나서, 반사 방지막(21a) 상에, 상기 실시 형 태 1과 마찬가지로 해서 레지스트 패턴(22)을 형성한다(스텝 S3). 레지스트 패턴(22)은, ArF 리소그래피 대응의 레지스트 패턴이다.
다음으로, 도 28에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로 하여, 반사 방지막(21a) 상에, 레지스트 패턴(22)을 덮도록, 보호막(23)을 퇴적한다(스텝 S4). 예를 들면 상기 조건 A1 등에 의해 보호막(23)을 퇴적할 수 있다.
다음으로, 도 29에 도시되는 바와 같이, 보호막(23)을 에칭(제거)한다(스텝 S5a). 이 스텝 S5a의 보호막(23)의 에칭 공정에서는, 상기 실시 형태 1의 스텝 S5(보호막(23) 및 반사 방지막(21)의 에칭 공정)와 마찬가지의 에칭 조건, 예를 들면 상기 조건 B1에 의해, 보호막(23)을 에칭할 수 있다. 이때, 프로세스 가스로서 산소(O2)를 포함하기 때문에, 기초의 무기계의 반사 방지막(21a)은 거의 에칭(제거)되지 않는다. 이 때문에 스텝 S4a에서 보호막(23)을 에칭한 후, 도 30에 도시되는 바와 같이, 무기계의 반사 방지막(21a)을 에칭(제거)한다(스텝 S5b). 이때, 레지스트 패턴(22)은 에칭 마스크로서 기능하므로, 레지스트 패턴(22)의 하부의 반사 방지막(21a)은 잔존하고, 레지스트 패턴(22)으로 덮여져 있지 않은 영역의 반사 방지막(21a)이 선택적으로 에칭되어서 제거된다.
그 후, 도 31에 도시되는 바와 같이, 스텝 S6으로서, 상기 실시 형태 1과 마찬가지로 하여, 예를 들면 상기 조건 C1에 의해, 레지스트 패턴(22)을 에칭 마스크로 하여 다결정 실리콘막(5)을 에칭(제거)하여, 게이트 전극(5a)을 가공한다.
본 실시 형태에서도, 상기 실시 형태 1과 마찬가지로, 스텝 S4의 보호막(23) 의 퇴적 공정과 스텝 S5a의 보호막(23)의 에칭 공정을 행함으로써, 레지스트 패턴(22)의 엣지 러프니스는 저감되고, 이 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로 이용해서 다결정 실리콘막(5)을 드라이 에칭해서 게이트 전극(5a)을 형성하고 있으므로, 게이트 전극(5a)의 엣지 러프니스를 저감할 수 있다.
이와 같이 하여 게이트 전극(5a)을 형성함으로써, 엣지 러프니스가 저감된 게이트 전극, 예를 들면, 엣지 러프니스 2nm정도, 치수 변화량 0nm정도의 게이트 전극을 형성할 수 있다.
본 실시 형태에서도, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있다. 예를 들면, 레지스트 패턴의 엣지 러프니스를 저감할 수 있으므로, 엣지 러프니스를 저감한 게이트 전극을 형성할 수 있다. 또한, 레지스트 패턴의 치수와 엣지 러프니스의 저감량을 독립적으로 제어 가능해서, 레지스트 잔막량을 충분히 확보할 수 있기 때문에, 엣지 러프니스를 저감한 게이트 전극의 가공 치수를 고정밀도로 제어하는 것이 가능하게 된다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 생산성을 향상하여, 반도체 장치의 제조 수율을 향상시킬 수 있다.
(실시 형태 5)
상기 실시 형태 1에서는, 레지스트 패턴(22)으로서, ArF 리소그래피 대응의 레지스트 패턴을 이용하고 있지만, 본 실시 형태에서는，ArF 리소그래피 대응의 레지스트 패턴(22) 대신에, 전자선 리소그래피를 이용한 레지스트 패턴(22a)을 이용 하고 있다. 또한, 본 실시 형태에서는, 전자선 리소그래피를 이용해서 레지스트 패턴(22a)을 형성하므로, 반사 방지막(21)의 형성은 생략할 수 있다.
도 32는, 본 실시 형태의 게이트 전극(5a)의 형성 공정의 공정 플로우도(설명도)이다. 도 33∼도 36은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도로서, 게이트 전극(5a) 형성(가공) 공정 중의 게이트 전극 근방 영역의 주요부 단면도가 도시되어 있다.
본 실시 형태에서는, 상기 실시 형태 1과 마찬가지로 해서 반도체 기판(1)(p형 웰(3)) 상에 게이트 절연막용의 절연막(4a)을 개재하여 다결정 실리콘막(5)을 형성(스텝 S1)한 후, 반사 방지막의 형성은 생략하고, 도 33에 도시되는 바와 같이, 다결정 실리콘막(5) 상에 레지스트 패턴(22a)을 형성한다(스텝 S3a). 레지스트 패턴(22a)은, 전자선 리소그래피를 이용해서 형성한 레지스트 패턴이다. 예를 들면, 다결정 실리콘막(5) 상에 포토레지스트층을 형성하고, 이 포토레지스트층을 전자선으로 노광하고, 현상함으로써, 레지스트 패턴(22a)을 형성할 수 있다.
다음으로, 도 34에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로 하여, 다결정 실리콘막(5) 상에, 레지스트 패턴(22a)을 덮도록, 보호막(23)을 퇴적한다(스텝 S4). 예를 들면 상기 조건 A1 등에 의해 보호막(23)을 퇴적할 수 있다.
다음으로, 도 35에 도시되는 바와 같이, 보호막(23)을 에칭(제거)한다(스텝 S5c). 이 스텝 S5c의 보호막(23)의 에칭 공정에서는, 상기 실시 형태 1의 스텝 S5(보호막(23) 및 반사 방지막(21)의 에칭 공정)와 마찬가지의 에칭 조건, 예를 들 면 상기 조건 B1에 의해, 보호막(23)을 에칭할 수 있다. 이때, 프로세스 가스로서 산소(O2) 포함하기 때문에, 기초의 다결정 실리콘막(5)은 거의 에칭(제거)되지 않는다.
그 후, 도 36에 도시되는 바와 같이, 스텝 S6으로서, 상기 실시 형태 1과 마찬가지로 하여, 예를 들면 상기 조건 Cl에 의해, 레지스트 패턴(22a)을 에칭 마스크로 하여 다결정 실리콘막(5)을 에칭(제거)하여, 게이트 전극(5a)을 가공한다.
본 실시 형태에서도, 상기 실시 형태 1과 마찬가지로, 스텝 S4의 보호막(23)의 퇴적 공정과 스텝 S5c의 보호막(23)의 에칭 공정을 행함으로써 레지스트 패턴(22a)의 엣지 러프니스는 저감되고, 이 엣지 러프니스가 저감된 레지스트 패턴(22a)을 에칭 마스크로 이용해서 다결정 실리콘막(5)을 드라이 에칭해서 게이트 전극(5a)을 형성하고 있으므로, 게이트 전극(5a)의 엣지 러프니스를 저감할 수 있다.
이와 같이 하여 게이트 전극(5a)을 형성함으로써, 엣지 러프니스가 저감된 게이트 전극, 예를 들면, 엣지 러프니스 2nm정도, 치수 변화량 0nm정도의 게이트 전극을 형성할 수 있다.
본 실시 형태에서도, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있다. 예를 들면, 레지스트 패턴의 엣지 러프니스를 저감할 수 있으므로, 엣지 러프니스를 저감한 게이트 전극을 형성할 수 있다. 또한, 레지스트 패턴의 치수와 엣지 러프니스의 저감량을 독립적으로 제어 가능해서, 레지스트 잔막량을 충분히 확보할 수 있기 때문에, 엣지 러프니스를 저감한 게이트 전극의 가공 치수를 고정밀도로 제어하는 것이 가능하게 된다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 생산성을 향상하여, 반도체 장치의 제조 수율을 향상시킬 수 있다.
(실시 형태 6)
상기 실시 형태 1에서는, 다결정 실리콘막(5) 상에 반사 방지막(21) 및 레지스트 패턴(22)을 형성하고 있지만, 본 실시 형태에서는, 다결정 실리콘막(5) 상에 하드 마스크용의 절연막(24)을 형성하고, 절연막(24) 상에 반사 방지막(21) 및 레지스트 패턴(22)을 형성하고 있다.
도 37은, 본 실시 형태의 게이트 전극(5a)의 형성 공정의 공정 플로우도(설명도)이다. 도 38∼도 43은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도로서, 게이트 전극(5a) 형성(가공) 공정 중의 게이트 전극 근방 영역의 주요부 단면도가 도시되어 있다.
본 실시 형태에서는, 도 38에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로 해서 반도체 기판(1)(p형 웰(3)) 상에 게이트 절연막용의 절연막(4a)을 개재하여 다결정 실리콘막(5)을 형성(스텝 S1)한 후, 다결정 실리콘막(5) 상에 하드 마스크 형성용의 절연막(24)을 형성한다(스텝 S11). 절연막(24)은, 예를 들면 산화 실리콘막 등으로 이루어진다. 그리고 나서, 절연막(24) 상에 반사 방지막(21)을 형성한다(스텝 S2). 반사 방지막(21)은, 레이저의 반사 간섭에 의한 이상 패턴 형성을 억제하기 위해 형성되고, 예를 들면 탄소(C)를 함유하는 유기 재료로 이루 어진다. 그리고 나서, 반사 방지막(21) 상에, 상기 실시 형태 1과 마찬가지로 해서 레지스트 패턴(22)을 형성한다(스텝 S3).
다음으로, 도 39에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로 하여, 반사 방지막(21) 상에, 레지스트 패턴(22)을 덮도록, 보호막(23)을 퇴적한다(스텝 S4). 예를 들면 상기 조건 A1 등에 의해 보호막(23)을 퇴적할 수 있다.
다음으로, 보호막(23)을 에칭(제거)한다(스텝 S5). 이 스텝 S5의 보호막(23)의 에칭 공정에서는, 상기 실시 형태 1의 스텝 S5(보호막(23) 및 반사 방지막(21)의 에칭 공정)와 마찬가지의 에칭 조건, 예를 들면 상기 조건 B1에 의해, 보호막(23)을 에칭할 수 있다. 이때, 프로세스 가스로서 산소(O2)를 포함하기 때문에, 기초의 유기계의 반사 방지막(21)도 에칭(제거)될 수 있다. 따라서, 스텝 S5에 의해, 도 40에 도시되는 바와 같이, 탄소를 포함하는 보호막(23)과 유기계의 반사 방지막(21)을 에칭할 수 있다. 또한, 스텝 S5에서는, 레지스트 패턴(22)은 반사 방지막(21)의 에칭 마스크로서 기능할 수 있으므로, 레지스트 패턴(22)의 하부의 반사 방지막(21)은 잔존하고, 레지스트 패턴(22)으로 덮여져 있지 않은 영역의 반사 방지막(21)이 선택적으로 에칭되어서 제거된다.
다음으로, 도 41에 도시되는 바와 같이, 레지스트 패턴(22)을 에칭 마스크로 하여 절연막(24)을 에칭(제거, 드라이 에칭)하고, 패터닝된 절연막(24)으로 이루어지는 하드 마스크(24a)를 가공(형성)한다(스텝 S12). 상기 실시 형태 1과 마찬가지로, 스텝 S4의 보호막(23)의 퇴적 공정과 스텝 S5의 보호막(23)의 에칭 공정을 행함으로써 레지스트 패턴(22)의 엣지 러프니스는 저감되고, 이 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로 이용해서 절연막(24)을 드라이 에칭해서 하드 마스크(24a)를 형성하고 있으므로, 하드 마스크(24a)의 엣지 러프니스를 저감할 수 있다.
다음으로, 도 42에 도시되는 바와 같이, 레지스트 패턴(22) 및 반사 방지막(21)을 애싱 등에 의해 제거한다(스텝 S13).
그 후, 도 43에 도시되는 바와 같이, 하드 마스크(24a)(즉 절연막(24))를 에칭 마스크로 하여 다결정 실리콘막(5)을 에칭(제거)하여, 게이트 전극(5a)을 가공(형성)한다(스텝 S14). 상기한 바와 같이, 하드 마스크(24a)의 엣지 러프니스는 저감되어 있고, 이 엣지 러프니스가 작은 하드 마스크(24a)를 에칭 마스크로 이용해서 다결정 실리콘막(5)을 드라이 에칭해서 게이트 전극(5a)을 형성하고 있으므로, 게이트 전극(5a)의 엣지 러프니스를 저감할 수 있다.
이와 같이 본 실시 형태에서는, 하드 마스크(24a)의 가공시에 본 발명을 적용함으로써, 하드 마스크(24a)의 엣지 러프니스가 저감되고, 그 결과, 하드 마스크(24a)를 에칭 마스크로 이용해서 가공한 게이트 전극(5a)의 엣지 러프니스를 저감할 수 있다. 또한, 본 실시 형태에서는, 하드 마스크(24a)의 가공 후에 레지스트 패턴(22)을 애싱에 의해 제거하는 공정을 예로 설명했지만, 레지스트 패턴(22)을 제거하지 않고 다결정 실리콘막(5)까지를 일관 가공한 경우에도, 마찬가지의 효과가 얻어진다.
본 실시 형태에서도, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있다. 예를 들면, 엣지 러프니스를 저감한 레지스트 패턴을 이용해서 하드 마스크를 형성하고, 이 하드 마스크를 이용해서 게이트 전극을 형성하고 있으므로, 엣지 러프니스를 저감한 게이트 전극을 형성할 수 있다. 또한, 레지스트 패턴의 치수와 엣지 러프니스의 저감량을 독립적으로 제어 가능해서, 레지스트 잔막량을 충분히 확보할 수 있기 때문에, 엣지 러프니스를 저감한 게이트 전극의 가공 치수를 고정밀도로 제어하는 것이 가능하게 된다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 생산성을 향상하여, 반도체 장치의 제조 수율을 향상시킬 수 있다.
(실시 형태 7)
상기 실시 형태 1에서는, 다결정 실리콘막(5)을 패터닝해서 게이트 전극(5a)을 형성하고 있지만, 본 실시 형태에서는, 다결정 실리콘막(5) 대신에 금속막(25)을 이용하여, 이 금속막(25)을 패터닝해서 금속 게이트 전극으로서의 게이트 전극(5b)을 형성하고 있다.
도 44는, 본 실시 형태의 게이트 전극(5b)의 형성 공정의 공정 플로우도(설명도)이다. 도 45∼도 48은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도로서, 게이트 전극(5b) 형성(가공) 공정 중의 게이트 전극 근방 영역의 주요부 단면도가 도시되어 있다.
본 실시 형태에서는, 도 45에 도시되는 바와 같이, 반도체 기판(1)(p형 웰(3)) 상에 게이트 절연막용의 절연막(4a)을 개재하여, 상기 실시 형태 1의 다결정 실리콘막(5) 대신에 금속막(25)을 형성한다(스텝 S1a). 금속막(25)은, 예를 들 면 티탄 실리사이드막 등으로 이루어진다. 또한, 본 실시 형태에서는, 절연막(4a)은, 예를 들면 산화 하프늄(HfO2) 등의 소위 High-k막(고유전률막)을 이용하는 것이 바람직하다.
다음으로, 금속막(25) 상에 반사 방지막(21)을 형성한다(스텝 S2). 반사 방지막(21)은, 레이저의 반사 간섭에 의한 이상 패턴 형성을 억제하기 위해 형성되고, 예를 들면 탄소(C)를 함유하는 유기 재료로 이루어진다. 그리고 나서, 반사 방지막(21) 상에, 상기 실시 형태 1과 마찬가지로 해서 레지스트 패턴(22)을 형성한다(스텝 S3). 레지스트 패턴(22)은, ArF 리소그래피 대응의 레지스트 패턴이다.
다음으로, 도 46에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로 하여, 반사 방지막(21) 상에, 레지스트 패턴(22)을 덮도록, 보호막(23)을 퇴적한다(스텝 S4). 예를 들면 상기 조건 A1 등에 의해 보호막(23)을 퇴적할 수 있다.
다음으로, 보호막(23)을 에칭(제거)한다(스텝 S5). 이 스텝 S5의 보호막(23)의 에칭 공정에서는, 상기 실시 형태 1의 스텝 S5(보호막(23) 및 반사 방지막(21)의 에칭 공정)와 마찬가지의 에칭 조건, 예를 들면 상기 조건 B1에 의해, 보호막(23)을 에칭할 수 있다. 이때, 프로세스 가스로서 산소(O2)를 포함하기 때문에, 기초의 유기계의 반사 방지막(21)도 에칭(제거)될 수 있다. 따라서, 스텝 S5에 의해, 도 47에 도시되는 바와 같이, 탄소를 포함하는 보호막(23)과 유기계의 반사 방지막(21)을 에칭할 수 있다. 또한, 스텝 S5에서는, 레지스트 패턴(22)은 반사 방지막(21)의 에칭 마스크로서 기능할 수 있으므로, 레지스트 패턴(22)의 하부 의 반사 방지막(21)은 잔존하고, 레지스트 패턴(22)으로 덮여져 있지 않은 영역의 반사 방지막(21)이 선택적으로 에칭되어서 제거된다.
다음으로, 도 48에 도시되는 바와 같이, 레지스트 패턴(22)을 에칭 마스크로 하여 금속막(25)을 에칭(제거)하고, 패터닝된 금속막(25)으로 이루어지는 게이트 전극(5b)을 가공(형성)한다(스텝 S6a). 상기 실시 형태 1에서는，패터닝된 다결정 실리콘막(5)으로 이루어지는 게이트 전극(5a)이 형성되었지만, 본 실시 형태에서는，패터닝된 금속막(25)으로 이루어지는 게이트 전극(5b), 즉 금속 게이트 전극으로서의 게이트 전극(5b)이, 게이트 전극(5a) 대신에 형성된다.
본 실시 형태에서도, 상기 실시 형태 1과 마찬가지로, 스텝 S4의 보호막(23)의 퇴적 공정과 스텝 S5의 보호막(23)의 에칭 공정을 행함으로써 레지스트 패턴(22)의 엣지 러프니스는 저감되고, 이 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로 이용해서 금속막(25)을 드라이 에칭해서 게이트 전극(5b)을 형성하고 있으므로, 게이트 전극(5b)의 엣지 러프니스를 저감할 수 있다. 이와 같이 하여 게이트 전극(5b)을 형성함으로써, 엣지 러프니스가 저감된 게이트 전극(금속 게이트 전극)을 형성할 수 있다.
본 실시 형태에서도, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있다. 예를 들면, 레지스트 패턴의 엣지 러프니스를 저감할 수 있으므로, 엣지 러프니스를 저감한 게이트 전극을 형성할 수 있다. 또한, 레지스트 패턴의 치수와 엣지 러프니스의 저감량을 독립적으로 제어 가능해서, 레지스트 잔막량을 충분히 확보할 수 있기 때문에, 엣지 러프니스를 저감한 게이트 전극의 가공 치수를 고정 밀도로 제어하는 것이 가능하게 된다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 생산성을 향상하여, 반도체 장치의 제조 수율을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 금속 게이트 전극(5b)(금속막(25))으로서 티탄 실리사이드막을 이용하여, 게이트 절연막(절연막(4a))으로서 산화 하프늄막을 이용한 구조를 예로 설명했지만, 이에 한정되는 것은 아니고, 예를 들면, 금속 게이트 전극(5b)(금속막(25))으로서 니켈 실리사이드와 같은 다른 재료를 이용한 경우, 또는 금속 게이트 전극(5b)(금속막(25))으로서 텅스텐 실리사이드막과 다결정 실리콘막의 적층막과 같이 상이한 재질의 적층 구조를 이용한 경우에도, 마찬가지의 효과가 얻어진다.
(실시 형태 8)
상기 실시 형태 1에서는, 게이트 전극의 형성 공정에 본 발명을 적용하고 있지만, 본 실시 형태에서는, 소자 분리 영역(2)용의 소자 분리 홈(2a)을 형성하는 공정에, 본 발명을 적용하고 있다.
도 49는, 본 실시 형태의 소자 분리 홈(Si 트렌치)(2a)의 형성 공정의 공정 플로우도(설명도)이다. 도 50∼도 54는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도로서, 소자 분리 홈(Si 트렌치)(2a) 형성 공정 중의 소자 분리 홈(Si 트렌치)(2a) 근방 영역의 주요부 단면도가 도시되어 있다.
본 실시 형태에서는, 소자 분리 영역(2)용의 소자 분리 홈(Si 트렌치)(2a)을 아래와 같이 해서 형성할 수 있다.
우선, 도 50에 도시되는 바와 같이, 반도체 기판(1) 상에 질화 실리콘막(26)을 형성한다(스텝 S21). 다음으로, 질화 실리콘막(26) 상에 유기계의 반사 방지막(21)을 형성한다(스텝 S22). 반사 방지막(21)은, 레이저의 반사 간섭에 의한 이상 패턴 형성을 억제하기 위해 형성되고, 예를 들면 탄소(C)를 함유하는 유기 재료로 이루어진다. 그리고 나서, 반사 방지막(21) 상에, 상기 실시 형태 1과 마찬가지로 해서 레지스트 패턴(22)을 형성한다(스텝 S23). 레지스트 패턴(22)은, ArF 리소그래피 대응의 레지스트 패턴이다.
다음으로, 도 51에 도시되는 바와 같이, 상기 실시 형태 1의 스텝 S4와 마찬가지로 하여, 반사 방지막(21) 상에, 레지스트 패턴(22)을 덮도록, 보호막(23)을 퇴적한다(스텝 S24). 예를 들면 상기 조건 A1 등에 의해 보호막(23)을 퇴적할 수 있다.
다음으로, 상기 실시 형태 1의 스텝 S5와 마찬가지로 하여, 보호막(23)을 에칭(제거)한다(스텝 S25). 이 스텝 S25의 보호막(23)의 에칭 공정에서는, 상기 실시 형태 1의 스텝 S5(보호막(23) 및 반사 방지막(21)의 에칭 공정)와 마찬가지의 에칭 조건, 예를 들면 상기 조건 B1에 의해, 보호막(23)을 에칭할 수 있다. 이때, 프로세스 가스로서 산소(O2)를 포함하기 때문에, 기초의 유기계의 반사 방지막(21)도 에칭(제거)될 수 있다. 따라서, 스텝 S25에 의해, 도 52에 도시되는 바와 같이, 탄소를 포함하는 보호막(23)과 유기계의 반사 방지막(21)을 에칭할 수 있다. 또한, 스텝 S25에서는, 레지스트 패턴(22)은 반사 방지막(21)의 에칭 마스크로서 기능할 수 있으므로, 레지스트 패턴(22)의 하부의 반사 방지막(21)은 잔존하고, 레지스트 패턴(22)으로 덮여져 있지 않은 영역의 반사 방지막(21)이 선택적으로 에칭되어서 제거된다.
다음으로, 도 53에 도시되는 바와 같이, 레지스트 패턴(22)을 에칭 마스크로 하여 질화 실리콘막(26)을 에칭(제거, 드라이 에칭)해서 패터닝한다(스텝 S26). 그리고 나서, 도 54에 도시되는 바와 같이, 레지스트 패턴(22)을 에칭 마스크로 하여 반도체 기판(1)을 에칭(제거, 드라이 에칭)해서 반도체 기판(1)에 소자 분리 홈(2a)을 형성한다(스텝 S27). 그 후, 소자 분리 홈(2a)에 산화 실리콘막 등을 매립해서 그 산화 실리콘막을 CMP 처리하는 것 등에 의해, 소자 분리 홈(2a)에 매립된 절연막으로 이루어지는 소자 분리 영역(2)을 형성할 수 있다.
본 실시 형태에서도, 상기 실시 형태 1과 마찬가지로, 스텝 S24의 보호막(23)의 퇴적 공정과 스텝 S25의 보호막(23)의 에칭 공정을 행함으로써 레지스트 패턴(22)의 엣지 러프니스는 저감되고, 이 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로 이용해서 질화 실리콘막(26) 및 반도체 기판(1)을 드라이 에칭해서 소자 분리 홈(2a)을 형성하고 있으므로, 소자 분리 홈(2a)의 엣지 러프니스를 저감할 수 있다.
이와 같이 본 실시 형태에서는, 본 발명의 적용에 의해 엣지 러프니스가 저감된 Si 트렌치(소자 분리 홈(2a))의 가공이 가능하게 되어, Si 트렌치(소자 분리 홈(2a))를 이용한 소자 분리층(소자 분리 영역(2))의 가공 정밀도가 향상되고, 그 결과로서 디바이스 성능의 향상을 기대할 수 있다. 또한, 본 실시 형태에서는, 레 지스트 패턴(22)을 마스크로 해서, 질화 실리콘막(26) 및 반도체 기판(1)을 일관 가공해서 Si 트렌치(소자 분리 홈(2a))를 형성하는 방법을 예로 설명했지만, 다른 형태로서, 스텝 S26의 질화 실리콘(26)의 가공(에칭) 후에, 레지스트 패턴(22) 및 유기계의 반사 방지막(21)을 제거하고, 그 후, 패터닝된 질화 실리콘막(26)을 에칭 마스크(하드 마스크)로 하여 반도체 기판(1)을 에칭해서 소자 분리 홈(2a)을 형성할 수도 있어, 이 경우도 마찬가지의 효과를 얻을 수 있다. 또한, 상기 실시 형태 2∼6을 본 실시 형태와 조합할 수도 있다.
(실시 형태 9)
상기 실시 형태 1에서는, 게이트 전극의 형성 공정에 본 발명을 적용하고 있지만, 본 실시 형태에서는, 배선(14)을 형성하는 공정에, 본 발명을 적용하고 있다.
도 55는, 본 실시 형태의 배선(14)의 형성 공정의 공정 플로우도(설명도)이다. 도 56∼도 59는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도로서, 배선(14) 형성 공정 중의 배선(14) 근방 영역의 주요부 단면도가 도시되어 있다.
본 실시 형태에서는, 배선(14)을 이하와 같이 해서 형성할 수 있다.
우선, 도 56에 도시되는 바와 같이, 절연막(층간 절연막)(11) 상에 도전체막(금속막)(27)을 형성한다(스텝 S31). 도전체막(27)은, 예를 들면 알루미늄을 주체로 한 금속 재료막으로 이루어지고, 예를 들면, 티탄막(상기 티탄막(14a)에 대응), 질화 티탄막(상기 질화 티탄막(14b)에 대응), 알루미늄막(상기 알루미늄 막(14c)에 대응), 티탄막(상기 티탄막(14d)에 대응) 및 질화 티탄막(상기 질화 티탄막(14e)에 대응)을 아래로부터 순서대로 형성한 적층막으로 이루어진다. 도전체막(27)으로서, 텅스텐막 등을 이용할 수도 있다.
다음으로, 도전체막(27) 상에 유기계의 반사 방지막(21)을 형성한다(스텝 S32). 반사 방지막(21)은, 레이저의 반사 간섭에 의한 이상 패턴 형성을 억제하기 위해 형성되고, 예를 들면 탄소(C)를 함유하는 유기 재료로 이루어진다. 그리고 나서, 반사 방지막(21) 상에, 상기 실시 형태 1과 마찬가지로 해서 레지스트 패턴(22)을 형성한다(스텝 S33). 레지스트 패턴(22)은, ArF 리소그래피 대응의 레지스트 패턴이다.
다음으로, 도 57에 도시되는 바와 같이, 상기 실시 형태 1의 스텝 S4와 마찬가지로 하여, 반사 방지막(21) 상에, 레지스트 패턴(22)을 덮도록, 보호막(23)을 퇴적한다(스텝 S34). 예를 들면 상기 조건 A1 등에 의해 보호막(23)을 퇴적할 수 있다.
다음으로, 상기 실시 형태 1의 스텝 S5와 마찬가지로 하여, 보호막(23)을 에칭(제거)한다(스텝 S35). 이 스텝 S35의 보호막(23)의 에칭 공정에서는, 상기 실시 형태 1의 스텝 S5(보호막(23) 및 반사 방지막(21)의 에칭 공정)와 마찬가지의 에칭 조건, 예를 들면 상기 조건 B1에 의해, 보호막(23)을 에칭할 수 있다. 이때, 프로세스 가스로서 산소(O2)를 포함하기 때문에, 기초의 유기계의 반사 방지막(21)도 에칭(제거)될 수 있다. 따라서, 스텝 S35에 의해, 도 58에 도시되는 바와 같 이, 탄소를 포함하는 보호막(23)과 유기계의 반사 방지막(21)을 에칭할 수 있다. 또한, 스텝 S35에서는, 레지스트 패턴(22)은 반사 방지막(21)의 에칭 마스크로서 기능할 수 있으므로, 레지스트 패턴(22)의 하부의 반사 방지막(21)은 잔존하고, 레지스트 패턴(22)으로 덮여져 있지 않은 영역의 반사 방지막(21)이 선택적으로 에칭되어서 제거된다.
다음으로, 도 59에 도시되는 바와 같이, 레지스트 패턴(22)을 에칭 마스크로 하여 도전체막(27)을 에칭(제거, 드라이 에칭)해서 패터닝한다(스텝 S46). 이에 의해，패터닝된 도전체막(27)으로 이루어지는 배선(14)이 형성된다.
본 실시 형태에서도, 상기 실시 형태 1과 마찬가지로, 스텝 S34의 보호막(23)의 퇴적 공정과 스텝 S35의 보호막(23)의 에칭 공정을 행함으로써 레지스트 패턴(22)의 엣지 러프니스는 저감되고, 이 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로 이용해서 도전체막(27)을 드라이 에칭해서 배선(14)을 형성하고 있으므로, 배선(14)의 엣지 러프니스를 저감할 수 있다. 이와 같이 하여 배선(14)을 형성함으로써, 엣지 러프니스가 저감된 배선을 형성할 수 있다.
본 실시 형태에서도, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있다. 예를 들면, 레지스트 패턴의 엣지 러프니스를 저감할 수 있으므로, 엣지 러프니스를 저감한 배선을 형성할 수 있다. 또한, 레지스트 패턴의 치수와 엣지 러프니스의 저감량을 독립적으로 제어 가능해서, 레지스트 잔막량을 충분히 확보할 수 있기 때문에, 엣지 러프니스를 저감한 배선의 가공 치수를 고정밀도로 제어하는 것이 가능하게 된다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반 도체 장치의 생산성을 향상하여, 반도체 장치의 제조 수율을 향상시킬 수 있다.
(실시 형태 10)
상기 실시 형태 1에서는, 게이트 전극의 형성 공정에 본 발명을 적용하고 있지만, 본 실시 형태에서는, 절연막에의 개구부(구멍 또는 홈)의 형성 공정에, 본 발명을 적용하고 있다.
도 60은, 본 실시 형태에서의 절연막에의 개구부(구멍 또는 홈)의 형성 공정의 공정 플로우도(설명도)이다. 도 61∼도 64는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도로서, 절연막에의 개구부 형성 공정 중의 개구부 근방 영역의 주요부 단면도가 도시되어 있다.
우선, 도 61에 도시되는 바와 같이, 반도체 기판(1) 상에 절연막(28)을 형성한다(스텝 S41). 절연막(28)은, 예를 들면 상기 실시 형태 1의 절연막(층간 절연막)(11) 등에 대응한다.
다음으로, 절연막(28) 상에 유기계의 반사 방지막(21)을 형성한다(스텝 S42). 반사 방지막(21)은, 레이저의 반사 간섭에 의한 이상 패턴 형성을 억제하기 위해 형성되고, 예를 들면 탄소(C)를 함유하는 유기 재료로 이루어진다. 그리고 나서, 반사 방지막(21) 상에, 상기 실시 형태 1과 마찬가지로 해서 레지스트 패턴(22)을 형성한다(스텝 S43). 레지스트 패턴(22)은, ArF 리소그래피 대응의 레지스트 패턴이다.
다음으로, 도 62에 도시되는 바와 같이, 상기 실시 형태 1의 스텝 S4와 마찬가지로 하여, 반사 방지막(21) 상에, 레지스트 패턴(22)을 덮도록, 보호막(23)을 퇴적한다(스텝 S44). 예를 들면 상기 조건 A1 등에 의해 보호막(23)을 퇴적할 수 있다.
다음으로, 상기 실시 형태 1의 스텝 S5와 마찬가지로 하여, 보호막(23)을 에칭(제거)한다(스텝 S45). 이 스텝 S45의 보호막(23)의 에칭 공정에서는, 상기 실시 형태 1의 스텝 S5(보호막(23) 및 반사 방지막(21)의 에칭 공정)와 마찬가지의 에칭 조건, 예를 들면 상기 조건 B1에 의해, 보호막(23)을 에칭할 수 있다. 이때, 프로세스 가스로서 산소(O2)를 포함하기 때문에, 기초의 유기계의 반사 방지막(21)도 에칭(제거)될 수 있다. 따라서, 스텝 S45에 의해, 도 63에 도시되는 바와 같이, 탄소를 포함하는 보호막(23)과 유기계의 반사 방지막(21)을 에칭할 수 있다. 또한, 스텝 S35에서는, 레지스트 패턴(22)은 반사 방지막(21)의 에칭 마스크로서 기능할 수 있으므로, 레지스트 패턴(22)의 하부의 반사 방지막(21)은 잔존하고, 레지스트 패턴(22)으로 덮여져 있지 않은 영역의 반사 방지막(21)이 선택적으로 에칭되어서 제거된다.
다음으로, 도 64에 도시되는 바와 같이, 레지스트 패턴(22)을 에칭 마스크로 하여 절연막(28)을 에칭(제거, 드라이 에칭)해서 절연막(28)에 개구부(구멍 또는 홈)(29)를 형성한다(스텝 S36). 절연막(28)에 형성된 개구부(29)는, 예를 들면 상기 컨택트 홀(12) 등에 대응한다. 또한, 매립 구리 배선용의 구멍 또는 홈을 절연막에 형성할 때에, 이 개구부(29)의 형성 공정을 적용할 수도 있다. 그 후, 개구부(29)에 도전체막(금속막)을 매립해서 그 도전체막을 CMP 처리함으로써, 플러그나 매립 구리 배선 등을 형성할 수 있다.
본 실시 형태에서도, 상기 실시 형태 1과 마찬가지로, 스텝 S44의 보호막(23)의 퇴적 공정과 스텝 S45의 보호막(23)의 에칭 공정을 행함으로써 레지스트 패턴(22)의 엣지 러프니스는 저감되고, 이 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로 이용해서 절연막(28)을 드라이 에칭해서 개구부(29)를 형성하고 있으므로, 개구부(29)의 엣지 러프니스를 저감할 수 있다.
본 실시 형태에서도, 레지스트 패턴의 엣지 러프니스를 저감할 수 있으므로, 엣지 러프니스를 저감한 개구부가 생기며, 그 개구부에 도체를 매립해서 형성된 플러그나 매립 구리 배선의 엣지 러프니스를 저감할 수 있다. 또한, 레지스트 패턴의 치수와 엣지 러프니스의 저감량을 독립적으로 제어 가능하다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 생산성을 향상하여, 반도체 장치의 제조 수율을 향상시킬 수 있다.
(실시 형태 11)
상기 실시 형태 1에서는, 다결정 실리콘막(5)과 같은 도전체막을 패터닝함으로써 게이트 전극(5a)을 형성하고 있지만, 본 실시 형태에서는, 다결정 실리콘막(5)과 같은 도전체막을 패터닝함으로써 더미 게이트 전극(5c)을 형성하고, 그 후 더미 게이트 전극(5c)을 제거함으로써 형성된 개구부(홈)에 도전체막을 매립해서 매립형의 게이트 전극(5d)을 형성한다.
도 65∼도 70은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
본 실시 형태에서는, 상기 실시 형태 1과 마찬가지의 공정을 행하여, 도 4에 상당하는 도 65의 구조가 얻어진다. 또한, 상기 실시 형태 1에서의 게이트 전극(5a)은, 본 실시 형태에서는, 더미 게이트 전극(5c)에 대응한다. 이 더미 게이트 전극(5c)은, 상기 실시 형태 1의 게이트 전극(5a)과 마찬가지로 해서 다결정 실리콘막(5)을 패터닝함으로써 형성된다. 즉 상기 실시 형태 1의 스텝 S1∼S6에 의해, 게이트 전극(5a)에 상당하는 더미 게이트 전극(5c)이 형성된다. 더미 게이트 전극(5c)의 형성 공정은, 게이트 전극(5a)의 형성 공정과 마찬가지이므로, 여기에서는 그 설명은 생략한다. 상기 실시 형태 1과 마찬가지로 스텝 S4의 보호막(23)의 퇴적 공정과 스텝 S5c의 보호막(23)의 에칭 공정을 행함으로써 레지스트 패턴(22)의 엣지 러프니스를 저감하고, 이 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로 이용해서 다결정 실리콘막(5)을 드라이 에칭해서 더미 게이트 전극(5c)을 형성하고 있으므로, 더미 게이트 전극(5c)의 엣지 러프니스는 저감되어 있다.
다음으로, 도 66에 도시되는 바와 같이, 반도체 기판(1) 상에 더미 게이트 전극(5c)을 덮도록 절연막(31)을 형성하고, 이 절연막(31)을 CMP 처리하는 등하여, 절연막(31)의 상면에서 더미 게이트 전극(5c)의 상면을 노출시킨다. 절연막(31)은, 예를 들면 산화 실리콘막 등으로 이루어진다.
다음으로, 도 67에 도시되는 바와 같이, 에칭에 의해, 절연막(31)으로부터 노출되는 더미 게이트 전극(5c)을 제거한다. 이에 의해, 절연막(31)에 개구부(32)가 형성된다. 이 더미 게이트 전극(5c)의 제거 공정 또는 그 후의 공정에서, 개구 부(32)의 저부의 절연막(4a)을 제거한다. 상기한 바와 같이 더미 게이트 전극(5c)의 엣지 러프니스는 저감되어 있으므로, 개구부(32)의 엣지 러프니스도 작다.
다음으로, 도 68에 도시되는 바와 같이, 개구부(32)의 저부의 반도체 기판(1)(p형 웰) 상에, 게이트 절연막 형성용의 절연막(4b)을 형성한다. 절연막(4b)은, 예를 들면 산화 실리콘막으로 이루어진다. 게이트 절연막 형성용의 절연막(4b)으로서, 상기 High-k막(고유전률막) 등을 이용할 수도 있다.
다음으로, 절연막(31) 상에, 개구부(32) 내를 매립하도록 도전체막(33)을 형성한다. 도전체막(33)은, 예를 들면 금속 재료로 이루어진다.
다음으로, 도 69에 도시되는 바와 같이, 도전체막(33)을 CMP 처리하여, 개구부(32) 내에 도전체막(33)을 남기고, 그 이외의 도전체막(33)을 제거한다. 개구부(32) 내에 매립된 도전체막(33)에 의해, 게이트 전극(5d)이 형성된다. 게이트 전극(5d)은, 예를 들면 금속 게이트 전극이다. 게이트 전극(5d)의 하부의 절연막(4b)이 게이트 절연막으로 된다.
상기한 바와 같이 개구부(32)의 엣지 러프니스는 작으므로, 이 개구부(32)에 매립된 도전체막(33)으로 이루어지는 게이트 전극(5d)의 엣지 러프니스도 작아진다.
그 후, 도 70에 도시되는 바와 같이, 게이트 전극(5d)이 매립된 절연막(31) 상에, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(34)을 형성한다. 이후의 공정은, 상기 실시 형태 1과 마찬가지로, 컨택트 홀(12), 플러그(13) 및 배선(14) 등이 형성된다.
본 실시 형태에서는, 상기 실시 형태 1과 같이 스텝 S4의 보호막(23)의 퇴적 공정과 스텝 S5c의 보호막(23)의 에칭 공정을 행함으로써 레지스트 패턴(22)의 엣지 러프니스를 저감하고, 이 엣지 러프니스가 저감된 레지스트 패턴(22)을 에칭 마스크로 이용해서 다결정 실리콘막(5)을 드라이 에칭해서 더미 게이트 전극(5c)을 형성하고 있으므로, 더미 게이트 전극(5a)의 엣지 러프니스를 저감할 수 있다. 이 엣지 러프니스가 저감된 더미 게이트 전극(5c)을 제거함으로써 형성된 개구부(32)내에 도전체막(33)을 매립해서 게이트 전극(5d)을 형성하고 있으므로, 엣지 러프니스가 저감된 게이트 전극(5d)을 형성할 수 있다. 또한, 레지스트 패턴의 치수와 엣지 러프니스의 저감량을 독립적으로 제어 가능해서, 레지스트 잔막량을 충분히 확보할 수 있기 때문에, 엣지 러프니스를 저감한 게이트 전극의 가공 치수를 고정밀도로 제어하는 것이 가능하게 된다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 생산성을 향상하여, 반도체 장치의 제조 수율을 향상시킬 수 있다.
본 발명은 실시 형태로서, 주로 레지스트 패턴을 에칭 마스크로서 이용하여 게이트 전극을 가공하는 경우를 예로서 들었지만, 이에 한정되는 것은 아니고, 레지스트 패턴을 에칭 마스크로 하여 피가공층을 에칭하는 다양한 반도체 장치의 제조 방법에 적용할 수 있다. 예를 들면, 하드 마스크 형성, 금속 배선 형성, Si 트렌치 형성, 절연막의 개구부(구멍 또는 홈, 예를 들면 컨택트 홀, 스루 홀 또는 배선 홈 등) 형성 등의 레지스트 패턴을 에칭 마스크로서 이용하는 드라이 에칭 방법 전반에 적용 가능하다.
예를 들면, 상기 실시 형태 6의 하드 마스크 형성에서는, 본 발명의 적용에 의해, 하드 마스크의 가공 치수와 엣지 러프니스 저감량을 제어할 수 있기 때문에, 결과로서, 하드 마스크를 이용한 게이트 전극 형성에서도, 가공 치수와 엣지 러프니스 저감량을 독립적으로 제어 가능하게 된다. 마찬가지로, 상기 실시 형태 8의 Si 트렌치 형성에서는, 엣지 러프니스를 저감할 수 있기 때문에, Si 트렌치에 의한 소자 분리층의 가공 정밀도도 향상되어, 리크 전류의 저하 등의 디바이스 성능의 향상을 기대할 수 있다. 또한, 상기 실시 형태 9의 금속 배선 형성에서는, 가공 치수와 엣지 러프니스 저감량을 독립 제어할 수 있기 때문에, 엣지 러프니스 저감에 의한 국소 전계 집중의 완화 및 단선의 억제 등에 의한 디바이스 성능의 향상을 기대할 수 있다. 또한, 상기 실시 형태 10의 절연막의 개구부 형성에서는, 본 발명을 적용함으로써, 개구부의 가공 치수 및 엣지 러프니스 저감량을 제어할 수 있다. 그 결과로서, 그 후의 공정에서, 개구부 내에 매립 구리 배선을 형성한 경우에는, 전기 특성의 향상을 기대할 수 있다. 또한, 상기 실시 형태 10의 개구부의 형성을 컨택트 홀에 적용한 경우에는, 컨택트 홀 직경 및 컨택트 홀 형상의 엣지 러프니스 저감량을 제어할 수 있기 때문에, 엣지 러프니스에 의한 국소 전계 집중의 완화 등의 전기 특성의 향상을 기대할 수 있다.
이와 같이, 본 발명의 주안인 레지스트 패턴을 덮도록 보호막을 형성하는 공정과, 보호막의 적어도 일부를 제거(에칭)하는 공정과, 상기 레지스트 패턴 및 보호막의 잔존 부분(잔막)을 에칭 마스크로 하여, 피가공층을 에칭하는 공정을 포함함으로써, 게이트 전극 형성은 물론, 하드 마스크 형성, 금속 배선 형성, Si 트렌 치 형성, 절연막의 개구부(구멍 또는 홈, 예를 들면 컨택트 홀이나 배선 홈) 형성 등의 공정에서도, 가공 치수와 러프니스 저감량을 독립적으로 제어하는 것이 가능하게 된다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경 가능한 것은 물론이다.
상기 실시 형태에서는，MISFET를 갖는 반도체 장치에 대해서 설명했지만, 본 발명은, 이에 한정되는 것은 아니고, 피가공층을 레지스트 패턴을 이용해서 에칭하는 공정을 포함하는 다양한 반도체 장치의 제조 방법에 적용할 수 있다.
본 발명은, 레지스트 패턴을 에칭 마스크로서 이용하여 피가공층을 에칭하는 공정을 포함하는 반도체 장치의 제조 방법에 적용하기에 유효하다.

Claims (9)

  1. (a) 피가공층을 갖는 반도체 기판을 준비하는 공정,
    (b) 상기 피가공층 상에 레지스트 패턴을 형성하는 공정,
    (c) 상기 피가공층 상에 상기 레지스트 패턴을 덮도록 보호막을 형성하는 공정,
    (d) 상기 보호막의 적어도 일부를 제거하는 공정,
    (e) 상기 (d) 공정 후, 상기 레지스트 패턴 및 상기 보호막의 잔존 부분을 에칭 마스크로 하여, 상기 피가공층을 에칭하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (d) 공정에서는, 상기 보호막의 전부를 제거하고,
    상기 (e) 공정에서는, 상기 레지스트 패턴을 에칭 마스크로 하여, 상기 피가공층을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (c) 공정에서는, 플로로 카본계의 가스를 포함하는 가스를 이용한 플라즈마에 의해 상기 보호막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (c) 공정에서는, 상기 반도체 기판에 바이어스 전압을 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (d) 공정에서는, 상기 반도체 기판에 바이어스 전압을 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 (c) 공정에서의 상기 반도체 기판 면내의 온도차가, 상기 (e) 공정에서의 상기 반도체 기판 면내의 온도차보다도 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 (c) 공정에서의 상기 보호막의 퇴적막 두께의 상기 반도체 기판의 면내 분포에 따라서, 상기 (d) 공정에서 상기 보호막의 에칭 레이트의 상기 반도체 기판의 면내 분포를 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 피가공층은, 실리콘층, 금속 재료층 또는 절연층으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 (b) 내지 (e) 공정은, 게이트 전극을 형성하기 위해서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020077000547A 2004-09-17 2005-07-19 반도체 장치의 제조 방법 KR100854217B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020077000547A KR100854217B1 (ko) 2004-09-17 2005-07-19 반도체 장치의 제조 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00270670 2004-09-17
KR1020077000547A KR100854217B1 (ko) 2004-09-17 2005-07-19 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20070021309A KR20070021309A (ko) 2007-02-22
KR100854217B1 true KR100854217B1 (ko) 2008-08-25

Family

ID=41645669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077000547A KR100854217B1 (ko) 2004-09-17 2005-07-19 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR100854217B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270416A (ja) * 2007-04-18 2008-11-06 Sanken Electric Co Ltd 物体に粗面を形成する方法
KR102233577B1 (ko) 2014-02-25 2021-03-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231608A (ja) * 2001-02-02 2002-08-16 Hitachi Ltd 半導体装置の製造方法
JP2004247444A (ja) * 2003-02-13 2004-09-02 Sony Corp 薄膜パターンの形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231608A (ja) * 2001-02-02 2002-08-16 Hitachi Ltd 半導体装置の製造方法
JP2004247444A (ja) * 2003-02-13 2004-09-02 Sony Corp 薄膜パターンの形成方法

Also Published As

Publication number Publication date
KR20070021309A (ko) 2007-02-22

Similar Documents

Publication Publication Date Title
JP4398467B2 (ja) 半導体装置の製造方法
CN110648919B (zh) 带有凹口的栅极结构制造
TWI283042B (en) Method for fabricating transistor of semiconductor device
US20050009358A1 (en) Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode
TW201946121A (zh) 半導體裝置的形成方法
TWI478246B (zh) 藉由形成硬遮罩層堆疊及採用基於電漿的遮罩圖案化製程以形成通道半導體合金
TWI740459B (zh) 半導體裝置的製造方法
TW201926548A (zh) 半導體結構的製造方法
TW201905977A (zh) 半導體裝置及其製造方法
TW202101596A (zh) 半導體結構的形成方法
KR102487054B1 (ko) 식각 방법 및 반도체 장치의 제조 방법
US7381605B2 (en) Method for fabricating semiconductor device with dual poly-recess gate
KR20200036836A (ko) 반도체 디바이스를 위한 게이트 구조물
JP2011086679A (ja) 半導体装置および半導体装置の製造方法
US11038053B2 (en) Semiconductor device and method of manufacturing the same
KR100854217B1 (ko) 반도체 장치의 제조 방법
KR100580587B1 (ko) 반도체 장치의 제조 방법
US11791216B2 (en) Nanostructure field-effect transistor device and method of forming
US20230268223A1 (en) Semiconductor devices and methods of manufacture
JP2005317736A (ja) 半導体装置の製造方法
TW202243252A (zh) 半導體裝置
KR20050008050A (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
TW202349493A (zh) 多晶半導體的蝕刻
KR100715272B1 (ko) 게이트 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
JP2012079792A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee