JP2002231608A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002231608A JP2002231608A JP2001026256A JP2001026256A JP2002231608A JP 2002231608 A JP2002231608 A JP 2002231608A JP 2001026256 A JP2001026256 A JP 2001026256A JP 2001026256 A JP2001026256 A JP 2001026256A JP 2002231608 A JP2002231608 A JP 2002231608A
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 微細パターンを有する半導体装置において、
製造コストの低減と製造歩留まりの向上とを実現する。 【解決手段】 オゾンを用いた等方性エッチングによっ
てリソグラフィ工程で形成されたレジストパターンを細
く加工する工程と、細く加工されたレジストパターンを
マスクとして被加工材をエッチングする工程とを同一の
エッチング装置ＥＭ１で行う。
製造コストの低減と製造歩留まりの向上とを実現する。 【解決手段】 オゾンを用いた等方性エッチングによっ
てリソグラフィ工程で形成されたレジストパターンを細
く加工する工程と、細く加工されたレジストパターンを
マスクとして被加工材をエッチングする工程とを同一の
エッチング装置ＥＭ１で行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ドライエッチング技術を用いて加工
される微細パターンを有する半導体装置に適用して有効
な技術に関する。
技術に関し、特に、ドライエッチング技術を用いて加工
される微細パターンを有する半導体装置に適用して有効
な技術に関する。
【０００２】
【従来の技術】半導体装置の高性能化に伴い半導体デバ
イスの微細化が進み、要求される加工最小線幅はすでに
フォトリソグラフィ技術では解像が難しい０.１μｍに
達している。しかし、フォトリソグラフィに代わる他の
リソグラフィ技術、たとえば電子ビーム露光、Ｘ線露光
などを半導体製品の量産工程で使用するには、未だ技術
的なブレークスルーを必要としている。このため、デザ
インルールが０.１μｍ以下の工程においてもフォトリ
ソグラフィが有望視されており、フォトリソグラフィに
よって微細パターンを形成するための技術開発が進めら
れている。
イスの微細化が進み、要求される加工最小線幅はすでに
フォトリソグラフィ技術では解像が難しい０.１μｍに
達している。しかし、フォトリソグラフィに代わる他の
リソグラフィ技術、たとえば電子ビーム露光、Ｘ線露光
などを半導体製品の量産工程で使用するには、未だ技術
的なブレークスルーを必要としている。このため、デザ
インルールが０.１μｍ以下の工程においてもフォトリ
ソグラフィが有望視されており、フォトリソグラフィに
よって微細パターンを形成するための技術開発が進めら
れている。
【０００３】たとえば、特願平１０−１５３８２２号公
報には、オゾンを用いたアッシングでフォトレジスト膜
を削ることによって、ＤＲＡＭ（dynamic random acces
s memory）のビット線パターンの幅を、フォトリソグラ
フィの解像限界で決まる最小加工寸法よりも微細にする
スリミング技術が開示されている。
報には、オゾンを用いたアッシングでフォトレジスト膜
を削ることによって、ＤＲＡＭ（dynamic random acces
s memory）のビット線パターンの幅を、フォトリソグラ
フィの解像限界で決まる最小加工寸法よりも微細にする
スリミング技術が開示されている。
【０００４】また、特開２０００−１８１０８２号公報
には、フォトレジストをパターニングしたのち、レジス
トまたはレジストにより形成されたマスク材料を酸素プ
ラズマ等による等方性エッチングを用いて処理すること
により、先のパターニングよりも微細なパターニングを
行う方法が記載されている。
には、フォトレジストをパターニングしたのち、レジス
トまたはレジストにより形成されたマスク材料を酸素プ
ラズマ等による等方性エッチングを用いて処理すること
により、先のパターニングよりも微細なパターニングを
行う方法が記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、オゾンを用いたアッシングによる
レジストパターンのスリミングでは、専用の装置を必要
とするため製造コストが増加し、また、酸素プラズマ処
理によるスリミングでは、真空中でプラズマを用いるた
めに異物が発生しやすく製造歩留まりが低下するという
問題点があることが明らかとなった。
者が検討したところ、オゾンを用いたアッシングによる
レジストパターンのスリミングでは、専用の装置を必要
とするため製造コストが増加し、また、酸素プラズマ処
理によるスリミングでは、真空中でプラズマを用いるた
めに異物が発生しやすく製造歩留まりが低下するという
問題点があることが明らかとなった。
【０００６】本発明の目的は、微細パターンを有する半
導体装置において、製造コストの低減と製造歩留まりの
向上を実現することのできる技術を提供することにあ
る。
導体装置において、製造コストの低減と製造歩留まりの
向上を実現することのできる技術を提供することにあ
る。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明の半導体装置の製造方法は、オゾン
を用いた等方性エッチングによって、フォトリソグラフ
ィ工程で形成されたレジストパターンを細く加工する工
程と、細く加工されたレジストパターンをマスクとして
被加工材をエッチングする工程とを同一装置で行うもの
である。
を用いた等方性エッチングによって、フォトリソグラフ
ィ工程で形成されたレジストパターンを細く加工する工
程と、細く加工されたレジストパターンをマスクとして
被加工材をエッチングする工程とを同一装置で行うもの
である。
【００１０】上記した手段によれば、微細パターンの形
成工程において、レジストパターンの細線化加工と、被
加工材のエッチングとを一貫処理することができるの
で、スループットが向上し、工程の短縮を図ることがで
きる。さらに、レジストパターンの細線化加工にはオゾ
ンを用いることから、異物の発生を抑えることができ
る。
成工程において、レジストパターンの細線化加工と、被
加工材のエッチングとを一貫処理することができるの
で、スループットが向上し、工程の短縮を図ることがで
きる。さらに、レジストパターンの細線化加工にはオゾ
ンを用いることから、異物の発生を抑えることができ
る。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１２】本発明の一実施の形態である微細加工技術
を適用したＣＭＯＳ（complementary metal oxide semi
conductor）デバイスの製造方法を図１〜図１６を用い
て説明する。本発明の微細加工技術は、ＣＭＯＳデバイ
スのゲート電極および第１配線層を形成する工程に適用
した。図中、ＱｎはｎチャネルＭＩＳＦＥＴ（metalins
ulator semiconductor field effect transistor）、Ｑ
ｐはｐチャネルＭＩＳＦＥＴである。
を適用したＣＭＯＳ（complementary metal oxide semi
conductor）デバイスの製造方法を図１〜図１６を用い
て説明する。本発明の微細加工技術は、ＣＭＯＳデバイ
スのゲート電極および第１配線層を形成する工程に適用
した。図中、ＱｎはｎチャネルＭＩＳＦＥＴ（metalins
ulator semiconductor field effect transistor）、Ｑ
ｐはｐチャネルＭＩＳＦＥＴである。
【００１３】まず、図１に示すように、たとえばｐ型の
単結晶シリコンからなる半導体基板１を用意する。次
に、この半導体基板１を熱酸化してその表面に厚さ１０
ｎｍ程度の薄い酸化シリコン膜２を形成し、次いでその
上層にＣＶＤ（chemical vapordeposition）法で厚さ１
００ｎｍ程度の窒化シリコン膜３を堆積した後、レジス
トパターンをマスクとして窒化シリコン膜３、酸化シリ
コン膜２および半導体基板１を順次ドライエッチングす
ることにより、素子分離領域の半導体基板１に深さ０.
３５μｍ程度の素子分離溝４ａを形成する。
単結晶シリコンからなる半導体基板１を用意する。次
に、この半導体基板１を熱酸化してその表面に厚さ１０
ｎｍ程度の薄い酸化シリコン膜２を形成し、次いでその
上層にＣＶＤ（chemical vapordeposition）法で厚さ１
００ｎｍ程度の窒化シリコン膜３を堆積した後、レジス
トパターンをマスクとして窒化シリコン膜３、酸化シリ
コン膜２および半導体基板１を順次ドライエッチングす
ることにより、素子分離領域の半導体基板１に深さ０.
３５μｍ程度の素子分離溝４ａを形成する。
【００１４】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３を除去した後、図２に示すよう
に、半導体基板１上にＣＶＤ法で堆積した酸化シリコン
膜４ｂをエッチバックまたはＣＭＰ（chemical mechani
cal polishing）法で研磨して、素子分離溝４ａの内部
に酸化シリコン膜４ｂを残すことにより素子分離領域を
形成する。続いて、半導体基板１を約１０００℃でアニ
ールすることにより、素子分離溝４ａに埋め込んだ酸化
シリコン膜４ｂをデンシファイ（焼き締め）する。
グで窒化シリコン膜３を除去した後、図２に示すよう
に、半導体基板１上にＣＶＤ法で堆積した酸化シリコン
膜４ｂをエッチバックまたはＣＭＰ（chemical mechani
cal polishing）法で研磨して、素子分離溝４ａの内部
に酸化シリコン膜４ｂを残すことにより素子分離領域を
形成する。続いて、半導体基板１を約１０００℃でアニ
ールすることにより、素子分離溝４ａに埋め込んだ酸化
シリコン膜４ｂをデンシファイ（焼き締め）する。
【００１５】次に、半導体基板１のｎチャネルＭＩＳＦ
ＥＴＱｎ形成領域にｐ型ウェル５を形成するためのｐ型
不純物、たとえばボロン（Ｂ）をイオン注入し、ｐチャ
ネルＭＩＳＦＥＴＱｐ形成領域にｎ型ウェル６を形成す
るためのｎ型不純物、たとえばリン（Ｐ）をイオン注入
する。
ＥＴＱｎ形成領域にｐ型ウェル５を形成するためのｐ型
不純物、たとえばボロン（Ｂ）をイオン注入し、ｐチャ
ネルＭＩＳＦＥＴＱｐ形成領域にｎ型ウェル６を形成す
るためのｎ型不純物、たとえばリン（Ｐ）をイオン注入
する。
【００１６】その後、半導体基板１を熱酸化して、ｐ型
ウェル５およびｎ型ウェル６のそれぞれの表面にゲート
絶縁膜７を４ｎｍ程度の厚さで形成した後、ＣＶＤ法で
厚さ２００ｎｍ程度のアモルファスシリコン膜８を半導
体基板１上に堆積する。
ウェル５およびｎ型ウェル６のそれぞれの表面にゲート
絶縁膜７を４ｎｍ程度の厚さで形成した後、ＣＶＤ法で
厚さ２００ｎｍ程度のアモルファスシリコン膜８を半導
体基板１上に堆積する。
【００１７】次に、図３に示すように、ｎチャネルＭＩ
ＳＦＥＴＱｎ形成領域のアモルファスシリコン膜８にｎ
型不純物、たとえばリンをイオン注入し、ｐチャネルＭ
ＩＳＦＥＴＱｐ形成領域のアモルファスシリコン膜８に
ｐ型不純物、たとえばボロンをイオ注入する。続いて、
半導体基板１に９５０℃、６０秒程度の熱処理を施し
て、上記ｎ型不純物およびｐ型不純物を活性化させ、さ
らにｎチャネルＭＩＳＦＥＴＱｎ形成領域のアモルファ
スシリコン膜８をｎ型多結晶シリコン膜８ｎに、ｐチャ
ネルＭＩＳＦＥＴＱｐ形成領域のアモルファスシリコン
膜８をｐ型多結晶シリコン膜８ｐに変える。
ＳＦＥＴＱｎ形成領域のアモルファスシリコン膜８にｎ
型不純物、たとえばリンをイオン注入し、ｐチャネルＭ
ＩＳＦＥＴＱｐ形成領域のアモルファスシリコン膜８に
ｐ型不純物、たとえばボロンをイオ注入する。続いて、
半導体基板１に９５０℃、６０秒程度の熱処理を施し
て、上記ｎ型不純物およびｐ型不純物を活性化させ、さ
らにｎチャネルＭＩＳＦＥＴＱｎ形成領域のアモルファ
スシリコン膜８をｎ型多結晶シリコン膜８ｎに、ｐチャ
ネルＭＩＳＦＥＴＱｐ形成領域のアモルファスシリコン
膜８をｐ型多結晶シリコン膜８ｐに変える。
【００１８】次に、半導体基板１の表面または裏面の異
物を除去した後、レジスト塗布前処理の終わった半導体
基板１上に回転塗布法によって、たとえば反射防止膜９
および汎用のポジ型フォトレジスト膜１０を均一に塗布
し、次いで半導体基板１にベーク処理を施す。
物を除去した後、レジスト塗布前処理の終わった半導体
基板１上に回転塗布法によって、たとえば反射防止膜９
および汎用のポジ型フォトレジスト膜１０を均一に塗布
し、次いで半導体基板１にベーク処理を施す。
【００１９】この後、半導体基板１をフォトマスクと共
に縮小投影露光装置にセットし、正確な位置合わせを行
った後、たとえば紫外線（ｉ線）またはレーザ光線など
を一定時間照射して露光波長の解像力の解像限界より余
裕をもったパターン露光を行い、マスクパターンをフォ
トレジスト膜１０に焼き付ける。次いで、現像液を半導
体基板１の表面に滴下させて表面張力を利用して盛り、
所定の時間現像処理を行った後、純粋でのリンス、回転
乾燥を連続的に行う。これによって半導体基板１上に露
光波長の解像力の解像限界より余裕をもったレジストパ
ターンＲＰ１が形成される。
に縮小投影露光装置にセットし、正確な位置合わせを行
った後、たとえば紫外線（ｉ線）またはレーザ光線など
を一定時間照射して露光波長の解像力の解像限界より余
裕をもったパターン露光を行い、マスクパターンをフォ
トレジスト膜１０に焼き付ける。次いで、現像液を半導
体基板１の表面に滴下させて表面張力を利用して盛り、
所定の時間現像処理を行った後、純粋でのリンス、回転
乾燥を連続的に行う。これによって半導体基板１上に露
光波長の解像力の解像限界より余裕をもったレジストパ
ターンＲＰ１が形成される。
【００２０】次に、図４に示すエッチング装置ＥＭ１を
用いて、レジストパターンＲＰ１の細線化処理と、反射
防止膜９のエッチングと、細線化されたレジストパター
ンＰＲ１をマスクとしたエッチングによるｎチャネルＭ
ＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲ
ート電極の形成とを、たとえば以下のように行う。上記
エッチング装置ＥＭ１は、たとえば枚葉式のプラズマド
ライエッチング装置であって、そのチャンバ１１内に設
置される下部電極１２に高周波電源１３が接続されてい
る。
用いて、レジストパターンＲＰ１の細線化処理と、反射
防止膜９のエッチングと、細線化されたレジストパター
ンＰＲ１をマスクとしたエッチングによるｎチャネルＭ
ＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲ
ート電極の形成とを、たとえば以下のように行う。上記
エッチング装置ＥＭ１は、たとえば枚葉式のプラズマド
ライエッチング装置であって、そのチャンバ１１内に設
置される下部電極１２に高周波電源１３が接続されてい
る。
【００２１】まず、半導体基板１上にレジストパターン
ＲＰ１が形成された半導体ウエハＳＷをエッチング装置
ＥＭ１のチャンバ１１内の下部電極１２上に置く。次
に、酸素（Ｏ2）ガスをオゾン発生装置１４に導入し、
オゾン発生装置１４内で高周波放電等を用いてオゾン
（Ｏ3）を発生させる。その後、設定した所定濃度、所
定流量のオゾンをバルブおよびマスフロメータ等によっ
て構成されるガス供給ユニット１５を通してチャンバ１
１内へ導入する（図５の工程１００）。
ＲＰ１が形成された半導体ウエハＳＷをエッチング装置
ＥＭ１のチャンバ１１内の下部電極１２上に置く。次
に、酸素（Ｏ2）ガスをオゾン発生装置１４に導入し、
オゾン発生装置１４内で高周波放電等を用いてオゾン
（Ｏ3）を発生させる。その後、設定した所定濃度、所
定流量のオゾンをバルブおよびマスフロメータ等によっ
て構成されるガス供給ユニット１５を通してチャンバ１
１内へ導入する（図５の工程１００）。
【００２２】次に、たとえばヒータ１６またはランプ照
射等を用いて半導体ウエハＳＷの温度を１００〜１５０
℃程度に加熱し、さらにチャンバ１１内を所定の圧力に
設定する（図５の工程１０１）。これにより、図６に示
すように、レジストパターンＲＰ１が等方的にエッチン
グされて、レジストパターンＲＰ１が細く加工される
（図５の工程１０２）。このとき、反射防止膜９の材料
によっては、同時にエッチングすることが可能である。
ここで、レジストパターンＲＰ１を、たとえば数十秒程
度エッチングすることにより、２０〜３０ｎｍ程度のレ
ジストパターンＲＰ１を削ることができ、レジストパタ
ーンＲＰ１の寸法を、たとえば約０.１４μｍから約０.
１μｍと細くすることができる。また、排ガス中の二酸
化炭素（ＣＯ2）濃度または一酸化炭素（ＣＯ）濃度を
モニタリングすることによって、レジストパターンＲＰ
１の寸法シフト量を制御することも可能である。
射等を用いて半導体ウエハＳＷの温度を１００〜１５０
℃程度に加熱し、さらにチャンバ１１内を所定の圧力に
設定する（図５の工程１０１）。これにより、図６に示
すように、レジストパターンＲＰ１が等方的にエッチン
グされて、レジストパターンＲＰ１が細く加工される
（図５の工程１０２）。このとき、反射防止膜９の材料
によっては、同時にエッチングすることが可能である。
ここで、レジストパターンＲＰ１を、たとえば数十秒程
度エッチングすることにより、２０〜３０ｎｍ程度のレ
ジストパターンＲＰ１を削ることができ、レジストパタ
ーンＲＰ１の寸法を、たとえば約０.１４μｍから約０.
１μｍと細くすることができる。また、排ガス中の二酸
化炭素（ＣＯ2）濃度または一酸化炭素（ＣＯ）濃度を
モニタリングすることによって、レジストパターンＲＰ
１の寸法シフト量を制御することも可能である。
【００２３】なお、オゾンを発生させる方法としては、
上記方法に限定されるものではなく、たとえばチャンバ
１１内に酸素を導入した後、ＵＶ（ultra violet）光を
照射することによりオゾンを発生させてもよい。
上記方法に限定されるものではなく、たとえばチャンバ
１１内に酸素を導入した後、ＵＶ（ultra violet）光を
照射することによりオゾンを発生させてもよい。
【００２４】次に、必要に応じて反射防止膜９のエッチ
ングを行い、続いて半導体ウエハＳＷを所定の温度に調
整した後、バルブ１７で所定流量に調整した所定のガ
ス、たとえばＯ2、Ｃｌ2、ＨＢｒ等を導入ガスライン１
８からチャンバ１１内へ導入し、さらにチャンバ１１内
を所定の圧力に設定することによってプラズマを発生さ
せる（図５の工程１０３）。これにより、図７に示すよ
うに、細線化されたレジストパターンＲＰ１をマスクと
して、多結晶シリコン膜８ｎ，８ｐがエッチングされ
て、露光波長の解像力の解像限界よりも微細な寸法を有
するｎチャネルＭＩＳＦＥＴＱｎのゲート電極１９ｎお
よびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１９ｐが
それぞれ形成される（図５の工程１０４）。
ングを行い、続いて半導体ウエハＳＷを所定の温度に調
整した後、バルブ１７で所定流量に調整した所定のガ
ス、たとえばＯ2、Ｃｌ2、ＨＢｒ等を導入ガスライン１
８からチャンバ１１内へ導入し、さらにチャンバ１１内
を所定の圧力に設定することによってプラズマを発生さ
せる（図５の工程１０３）。これにより、図７に示すよ
うに、細線化されたレジストパターンＲＰ１をマスクと
して、多結晶シリコン膜８ｎ，８ｐがエッチングされ
て、露光波長の解像力の解像限界よりも微細な寸法を有
するｎチャネルＭＩＳＦＥＴＱｎのゲート電極１９ｎお
よびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１９ｐが
それぞれ形成される（図５の工程１０４）。
【００２５】このように、リソグラフィ技術によって形
成されたレジストパターンＲＰ１を等方性エッチングに
よって細く加工する工程と、細く加工されたレジストパ
ターンＲＰ１をマスクとした多結晶シリコン膜８ｎ，８
ｐをエッチングする工程とを１台のエッチング装置ＥＭ
１で行うことができるので、スループットが向上し、工
程の短縮を図ることができる。さらに、レジストパター
ンＲＰ１の細線化にはプラズマを用いずにオゾンを用い
ることことから、異物の発生を抑えることができて、製
造歩留まりを向上することができる。
成されたレジストパターンＲＰ１を等方性エッチングに
よって細く加工する工程と、細く加工されたレジストパ
ターンＲＰ１をマスクとした多結晶シリコン膜８ｎ，８
ｐをエッチングする工程とを１台のエッチング装置ＥＭ
１で行うことができるので、スループットが向上し、工
程の短縮を図ることができる。さらに、レジストパター
ンＲＰ１の細線化にはプラズマを用いずにオゾンを用い
ることことから、異物の発生を抑えることができて、製
造歩留まりを向上することができる。
【００２６】次に、図８に示すように、レジストパター
ンＰＲ１を除去し、次いでｎ型ウェル６をレジスト膜で
覆った後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１
９ｎをマスクとしてｐ型ウェル５にｎ型不純物、たとえ
ばヒ素（Ａｓ）をイオン注入し、ｎチャネルＭＩＳＦＥ
ＴＱｎのソース、ドレインの一部を構成する低濃度のｎ
-型半導体領域２０ａを形成する。同様に、ｐ型ウェル
５をレジスト膜で覆った後、ｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１９ｐをマスクとしてｎ型ウェル６にｐ
型不純物、たとえばフッ化ボロン（ＢＦ2）をイオン注
入し、ｐチャネルＭＩＳＦＥＴＱｐのソース、ドレイン
の一部を構成する低濃度のｐ-型半導体領域２１ａを形
成する。
ンＰＲ１を除去し、次いでｎ型ウェル６をレジスト膜で
覆った後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１
９ｎをマスクとしてｐ型ウェル５にｎ型不純物、たとえ
ばヒ素（Ａｓ）をイオン注入し、ｎチャネルＭＩＳＦＥ
ＴＱｎのソース、ドレインの一部を構成する低濃度のｎ
-型半導体領域２０ａを形成する。同様に、ｐ型ウェル
５をレジスト膜で覆った後、ｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１９ｐをマスクとしてｎ型ウェル６にｐ
型不純物、たとえばフッ化ボロン（ＢＦ2）をイオン注
入し、ｐチャネルＭＩＳＦＥＴＱｐのソース、ドレイン
の一部を構成する低濃度のｐ-型半導体領域２１ａを形
成する。
【００２７】この後、図９に示すように、半導体基板１
上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ（reac
tive ion etching）法で異方性エッチングして、ｎチャ
ネルＭＩＳＦＥＴＱｎのゲート電極１９ｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１９ｐのそれぞれの
側壁にサイドウォールスペーサ２２を形成する。
上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ（reac
tive ion etching）法で異方性エッチングして、ｎチャ
ネルＭＩＳＦＥＴＱｎのゲート電極１９ｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１９ｐのそれぞれの
側壁にサイドウォールスペーサ２２を形成する。
【００２８】次に、ｎ型ウェル６をレジスト膜で覆った
後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１９ｎお
よびサイドウォールスペーサ２２をマスクとしてｐ型ウ
ェル５にｎ型不純物、たとえばリンをイオン注入し、ｎ
チャネルＭＩＳＦＥＴＱｎのソース、ドレインの他の一
部を構成する高濃度のｎ+型半導体領域２０ｂを形成す
る。同様に、ｐ型ウェル５をレジスト膜で覆った後、ｐ
チャネルＭＩＳＦＥＴＱｐのゲート電極１９ｐおよびサ
イドウォールスペーサ２２をマスクとしてｎ型ウェル６
にｐ型不純物、たとえばフッ化ボロンをイオン注入し、
ｐチャネルＭＩＳＦＥＴＱｐのソース、ドレインの他の
一部を構成する高濃度のｐ+型半導体領域２１ｂを形成
する。
後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１９ｎお
よびサイドウォールスペーサ２２をマスクとしてｐ型ウ
ェル５にｎ型不純物、たとえばリンをイオン注入し、ｎ
チャネルＭＩＳＦＥＴＱｎのソース、ドレインの他の一
部を構成する高濃度のｎ+型半導体領域２０ｂを形成す
る。同様に、ｐ型ウェル５をレジスト膜で覆った後、ｐ
チャネルＭＩＳＦＥＴＱｐのゲート電極１９ｐおよびサ
イドウォールスペーサ２２をマスクとしてｎ型ウェル６
にｐ型不純物、たとえばフッ化ボロンをイオン注入し、
ｐチャネルＭＩＳＦＥＴＱｐのソース、ドレインの他の
一部を構成する高濃度のｐ+型半導体領域２１ｂを形成
する。
【００２９】次に、図１０に示すように、半導体基板１
上にスパッタ法またはＣＶＤ法で酸化シリコン膜を堆積
した後、その酸化シリコン膜を、たとえばＣＭＰ法で研
磨することにより、表面が平坦化された第１層間絶縁膜
２３を形成する。その後、レジストパターンをマスクと
して第１層間絶縁膜２３をエッチングし、接続孔２４を
形成する。この接続孔２４は、ｎチャネルＭＩＳＦＥＴ
Ｑｎのｎ+型半導体領域２０ｂまたはｐチャネルＭＩＳ
ＦＥＴＱｐのｐ+型半導体領域２１ｂ上などの必要部分
に形成する。
上にスパッタ法またはＣＶＤ法で酸化シリコン膜を堆積
した後、その酸化シリコン膜を、たとえばＣＭＰ法で研
磨することにより、表面が平坦化された第１層間絶縁膜
２３を形成する。その後、レジストパターンをマスクと
して第１層間絶縁膜２３をエッチングし、接続孔２４を
形成する。この接続孔２４は、ｎチャネルＭＩＳＦＥＴ
Ｑｎのｎ+型半導体領域２０ｂまたはｐチャネルＭＩＳ
ＦＥＴＱｐのｐ+型半導体領域２１ｂ上などの必要部分
に形成する。
【００３０】次に、接続孔２４内にプラグ２５を、たと
えば以下のようにして形成する。まず、接続孔２４の内
部を含む半導体基板１の全面に窒化チタン（ＴｉＮ）膜
を、たとえばＣＶＤ法で形成し、さらに接続孔２４を埋
め込むタングステン（Ｗ）膜を、たとえばＣＶＤ法で形
成する。その後、接続孔２４以外の領域の窒化チタン膜
およびタングステン膜を、たとえばＣＭＰ法により除去
してプラグ２５を形成する。
えば以下のようにして形成する。まず、接続孔２４の内
部を含む半導体基板１の全面に窒化チタン（ＴｉＮ）膜
を、たとえばＣＶＤ法で形成し、さらに接続孔２４を埋
め込むタングステン（Ｗ）膜を、たとえばＣＶＤ法で形
成する。その後、接続孔２４以外の領域の窒化チタン膜
およびタングステン膜を、たとえばＣＭＰ法により除去
してプラグ２５を形成する。
【００３１】次に、図１１に示すように、半導体基板１
の全面に導体膜、たとえばアルミニウム（Ａｌ）膜２６
を形成した後、アルミニウム膜２６に露光波長の解像力
の解像限界より余裕をもったレジストパターンＲＰ２
（反射防止膜２７およびフォトレジスト膜２８）を形成
する。このレジストパターンＲＰ２の形成方法は、前記
レジストパターンＲＰ１とほぼ同じであることから、そ
の形成方法は省略する。
の全面に導体膜、たとえばアルミニウム（Ａｌ）膜２６
を形成した後、アルミニウム膜２６に露光波長の解像力
の解像限界より余裕をもったレジストパターンＲＰ２
（反射防止膜２７およびフォトレジスト膜２８）を形成
する。このレジストパターンＲＰ２の形成方法は、前記
レジストパターンＲＰ１とほぼ同じであることから、そ
の形成方法は省略する。
【００３２】次に、図１２に示したエッチング装置ＥＭ
２を用いて、レジストパターンＲＰ２の細線化処理と、
細線化されたレジストパターンＰＲ２をマスクとした導
体膜２６のエッチングによる第１配線層の形成とを、た
とえば以下のように行う。エッチング装置ＥＭ２は、前
記図４に記載したエッチング装置ＥＭ１とほぼ同じ構成
である。
２を用いて、レジストパターンＲＰ２の細線化処理と、
細線化されたレジストパターンＰＲ２をマスクとした導
体膜２６のエッチングによる第１配線層の形成とを、た
とえば以下のように行う。エッチング装置ＥＭ２は、前
記図４に記載したエッチング装置ＥＭ１とほぼ同じ構成
である。
【００３３】まず、半導体基板１上にレジストパターン
ＲＰ２が形成された半導体ウエハＳＷをエッチング装置
ＥＭ２のチャンバ２９内の下部電極３０上に置く。次
に、酸素ガスをオゾン発生装置３１に導入し、オゾン発
生装置３１内で高周波放電等を用いてオゾンを発生させ
る。その後、設定した所定濃度、所定流量のオゾンをバ
ルブおよびマスフロメータ等によって構成されるガス供
給ユニット３２を通してチャンバ２９内へ導入する。
ＲＰ２が形成された半導体ウエハＳＷをエッチング装置
ＥＭ２のチャンバ２９内の下部電極３０上に置く。次
に、酸素ガスをオゾン発生装置３１に導入し、オゾン発
生装置３１内で高周波放電等を用いてオゾンを発生させ
る。その後、設定した所定濃度、所定流量のオゾンをバ
ルブおよびマスフロメータ等によって構成されるガス供
給ユニット３２を通してチャンバ２９内へ導入する。
【００３４】次に、たとえばヒータ３３またはランプ照
射等を用いて半導体ウエハＳＷの温度を１００〜１５０
℃程度に加熱し、さらにチャンバ２９内を所定の圧力に
設定する。これにより、図１３に示すように、レジスト
パターンＲＰ２が等方的にエッチングされて、レジスト
パターンＲＰ２が細く加工される。なお、オゾンを発生
させる方法としては、上記方法に限定されるものではな
く、たとえばチャンバ２９内に酸素を導入した後、ＵＶ
光を照射することによりオゾンを発生させてもよい。
射等を用いて半導体ウエハＳＷの温度を１００〜１５０
℃程度に加熱し、さらにチャンバ２９内を所定の圧力に
設定する。これにより、図１３に示すように、レジスト
パターンＲＰ２が等方的にエッチングされて、レジスト
パターンＲＰ２が細く加工される。なお、オゾンを発生
させる方法としては、上記方法に限定されるものではな
く、たとえばチャンバ２９内に酸素を導入した後、ＵＶ
光を照射することによりオゾンを発生させてもよい。
【００３５】次に、半導体ウエハＳＷを所定の温度に調
整した後、バルブ３４で所定流量に調整した所定のガ
ス、たとえばＢＣｌ3、Ｃｌ2、ＨＢｒ等を導入ガスライ
ン３５からチャンバ２９内へ導入し、さらにチャンバ２
９内を所定の圧力に設定することによってプラズマを発
生させる。これにより、図１４に示すように、細線化さ
れたレジストパターンＲＰ２をマスクとして、アルミニ
ウム膜２６がエッチングされて、露光波長の解像力の解
像限界よりも微細な寸法を有する第１配線層Ｍ１が形成
される。この後、再びチャンバ２９内へオゾンを導入
し、さらに半導体ウエハＳＷの温度およびチャンバ２９
内の圧力を所定の値に設定することにより、アルミニウ
ム膜２６の側面に防食処理を施す。
整した後、バルブ３４で所定流量に調整した所定のガ
ス、たとえばＢＣｌ3、Ｃｌ2、ＨＢｒ等を導入ガスライ
ン３５からチャンバ２９内へ導入し、さらにチャンバ２
９内を所定の圧力に設定することによってプラズマを発
生させる。これにより、図１４に示すように、細線化さ
れたレジストパターンＲＰ２をマスクとして、アルミニ
ウム膜２６がエッチングされて、露光波長の解像力の解
像限界よりも微細な寸法を有する第１配線層Ｍ１が形成
される。この後、再びチャンバ２９内へオゾンを導入
し、さらに半導体ウエハＳＷの温度およびチャンバ２９
内の圧力を所定の値に設定することにより、アルミニウ
ム膜２６の側面に防食処理を施す。
【００３６】このように、リソグラフィ技術によって形
成されたレジストパターンＲＰ２を等方性エッチングに
よって細く加工する工程と、細く加工されたレジストパ
ターンＲＰ２をマスクとしたアルミニウム膜２６をエッ
チングする工程と、アルミニウム膜２６に防食処理を施
す工程とを１台のエッチング装置ＥＭ２で行うことがで
きるので、スループットが向上し、工程の短縮を図るこ
とができる。さらに、レジストパターンＲＰ２の細線化
にはプラズマを用いずにオゾンを用いることから、異物
の発生を抑えることができて、製造歩留まりを向上する
ことができる。
成されたレジストパターンＲＰ２を等方性エッチングに
よって細く加工する工程と、細く加工されたレジストパ
ターンＲＰ２をマスクとしたアルミニウム膜２６をエッ
チングする工程と、アルミニウム膜２６に防食処理を施
す工程とを１台のエッチング装置ＥＭ２で行うことがで
きるので、スループットが向上し、工程の短縮を図るこ
とができる。さらに、レジストパターンＲＰ２の細線化
にはプラズマを用いずにオゾンを用いることから、異物
の発生を抑えることができて、製造歩留まりを向上する
ことができる。
【００３７】次に、図１５に示すように、第１配線層Ｍ
１を覆う絶縁膜、たとえば酸化シリコン膜を形成した
後、その絶縁膜を、たとえばＣＭＰ法で研磨することに
より、表面が平坦化された第２層間絶縁膜３６を形成す
る。次いで、レジストパターンをマスクとして第２層間
絶縁膜３６をエッチングし、所定の領域に接続孔３７を
形成し、続いて、前記図１０を用いて説明したプラグ２
５の製造方法と同様に、接続孔３７内にプラグ３８を形
成する。
１を覆う絶縁膜、たとえば酸化シリコン膜を形成した
後、その絶縁膜を、たとえばＣＭＰ法で研磨することに
より、表面が平坦化された第２層間絶縁膜３６を形成す
る。次いで、レジストパターンをマスクとして第２層間
絶縁膜３６をエッチングし、所定の領域に接続孔３７を
形成し、続いて、前記図１０を用いて説明したプラグ２
５の製造方法と同様に、接続孔３７内にプラグ３８を形
成する。
【００３８】次に、図１６に示すように、半導体基板１
の全面に導体膜、たとえばアルミニウム膜を形成した
後、前記図１１〜図１４を用いて説明した第１配線層Ｍ
１の製造方法と同様に、第２配線層Ｍ２を形成すること
により、ＣＭＯＳデバイスがほぼ完成する。
の全面に導体膜、たとえばアルミニウム膜を形成した
後、前記図１１〜図１４を用いて説明した第１配線層Ｍ
１の製造方法と同様に、第２配線層Ｍ２を形成すること
により、ＣＭＯＳデバイスがほぼ完成する。
【００３９】なお、本実施の形態では、第１配線層Ｍ１
および第２配線層Ｍ２をアルミニウム膜で構成したが、
他の導体膜、たとえばタングステン（Ｗ）膜で構成して
もよい。
および第２配線層Ｍ２をアルミニウム膜で構成したが、
他の導体膜、たとえばタングステン（Ｗ）膜で構成して
もよい。
【００４０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４１】たとえば、前記実施の形態では、本発明を
ＣＭＯＳデバイスのゲート電極を構成する多結晶シリコ
ン膜のエッチン工程と配線を構成する導体膜のエッチン
グ工程とに適用した場合について説明したが、ＣＭＯＳ
デバイスにおける他のエッチング工程または他の半導体
素子のいかなるエッチング工程にも適用することが可能
である。
ＣＭＯＳデバイスのゲート電極を構成する多結晶シリコ
ン膜のエッチン工程と配線を構成する導体膜のエッチン
グ工程とに適用した場合について説明したが、ＣＭＯＳ
デバイスにおける他のエッチング工程または他の半導体
素子のいかなるエッチング工程にも適用することが可能
である。
【００４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４３】微細パターンの形成工程において、レジス
トパターンの細線化加工と被加工材のエッチングとを１
台の装置で一貫処理することにより、スループットが向
上し工程の短縮が図られて、製造コストを低減すること
ができる。
トパターンの細線化加工と被加工材のエッチングとを１
台の装置で一貫処理することにより、スループットが向
上し工程の短縮が図られて、製造コストを低減すること
ができる。
【００４４】また、オゾンを用いてレジストパターンを
細く加工することにより、異物の発生が抑えられて製造
歩留まりを向上することができる。
細く加工することにより、異物の発生が抑えられて製造
歩留まりを向上することができる。
【図１】本発明の一実施の形態である微細加工技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
【図２】本発明の一実施の形態である微細加工技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
【図３】本発明の一実施の形態である微細加工技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
【図４】レジストパターンの細線化加工および被加工材
のエッチング処理を一貫して行う装置の概略図である。
のエッチング処理を一貫して行う装置の概略図である。
【図５】本発明の一実施の形態である微細加工技術を説
明するための工程図である。
明するための工程図である。
【図６】本発明の一実施の形態である微細加工技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
【図７】本発明の一実施の形態である微細加工技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
【図８】本発明の一実施の形態である微細加工技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
【図９】本発明の一実施の形態である微細加工技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。
【図１０】本発明の一実施の形態である微細加工技術を
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
【図１１】本発明の一実施の形態である微細加工技術を
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
【図１２】レジストパターンの細線化加工および被加工
材のエッチング処理を一貫して行う装置の概略図であ
る。
材のエッチング処理を一貫して行う装置の概略図であ
る。
【図１３】本発明の一実施の形態である微細加工技術を
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
【図１４】本発明の一実施の形態である微細加工技術を
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
【図１５】本発明の一実施の形態である微細加工技術を
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
【図１６】本発明の一実施の形態である微細加工技術を
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
適用したＣＭＯＳデバイスの製造方法を工程順に示す半
導体基板の要部断面図である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ａ 素子分離溝 ４ｂ 酸化シリコン膜 ５ ｐ型ウェル ６ ｎ型ウェル ７ ゲート絶縁膜 ８ アモルファスシリコン膜 ８ｎ 多結晶シリコン膜 ８ｐ 多結晶シリコン膜 ９ 反射防止膜 １０ フォトレジスト膜 １１ チャンバ １２ 下部電極 １３ 高周波電源 １４ オゾン発生装置 １５ ガス供給ユニット １６ ヒータ １７ バルブ １８ 導入ガスライン １９ｎ ゲート電極 １９ｐ ゲート電極 ２０ａ ｎ-型半導体領域 ２０ｂ ｎ+型半導体領域 ２１ａ ｐ-型半導体領域 ２１ｂ ｐ-型半導体領域 ２２ サイドウォールスペーサ ２３ 第１層間絶縁膜 ２４ 接続孔 ２５ プラグ ２６ アルミニウム膜 ２７ 反射防止膜 ２８ フォトレジスト膜 ２９ チャンバ ３０ 下部電極 ３１ オゾン発生装置 ３２ ガス供給ユニット ３３ ヒータ ３４ バルブ ３５ 導入ガスライン ３６ 第２層間絶縁膜 ３７ 接続孔 ３８ プラグ Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ ＲＰ１ レジストパターン ＲＰ２ レジストパターン ＥＭ１ エッチング装置 ＥＭ２ エッチング装置 ＳＷ 半導体ウエハ Ｍ１ 第１配線層 Ｍ２ 第２配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｂ ５Ｆ０４８ 21/8238 27/08 ３２１Ｄ 27/092 ３２１Ｆ (72)発明者 鈴木 慎一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2H096 AA25 HA24 4M104 AA01 BB01 BB30 BB40 CC01 CC05 DD02 DD04 DD07 DD08 DD16 DD22 DD26 DD43 DD65 DD71 DD75 DD78 DD91 EE03 EE05 EE09 EE16 FF13 FF18 FF22 GG09 GG10 HH14 5F004 AA16 BA04 BB02 BB13 BB18 CB03 DA00 DA04 DA26 DA27 DB02 DB03 DB07 DB09 DB26 EA01 EA27 FA08 5F033 HH04 HH08 HH19 JJ19 JJ33 KK01 KK08 KK19 NN06 NN07 PP06 QQ02 QQ07 QQ08 QQ09 QQ10 QQ12 QQ15 QQ18 QQ26 QQ48 RR04 SS08 SS11 VV06 XX03 XX18 XX33 XX34 5F046 AA28 MA12 MA18 5F048 AC03 BB04 BB05 BE03 BF02 BF07 BG14 DA00 DA25
Claims (5)
- 【請求項１】 オゾンを用いた等方性エッチングによっ
てレジストパターンを細く加工する工程と、細く加工さ
れたレジストパターンをマスクとして被加工材をエッチ
ングする工程とを同一装置で行うことを特徴とする半導
体装置の製造方法。 - 【請求項２】 オゾンを用いた等方性エッチングによっ
てレジストパターンを細く加工する工程と、細く加工さ
れたレジストパターンをマスクとして被加工材をエッチ
ングする工程と、その後、オゾンを用いて前記被加工材
に防食処理を施す工程とを同一装置で行うことを特徴と
する半導体装置の製造方法。 - 【請求項３】 オゾンを用いた等方性エッチングによっ
てレジストパターンを細く加工する工程と、細く加工さ
れたレジストパターンをマスクとして被加工材をエッチ
ングする工程とを同一装置で行う半導体装置の製造方法
であって、 前記オゾンは、オゾン発生装置からガス供給ユニットを
通して前記装置のチャンバ内に導入されることを特徴と
する半導体装置の製造方法。 - 【請求項４】 オゾンを用いた等方性エッチングによっ
てレジストパターンを細く加工する工程と、細く加工さ
れたレジストパターンをマスクとして被加工材をエッチ
ングする工程とを同一装置で行う半導体装置の製造方法
であって、 前記オゾンは、前記装置のチャンバ内に導入された酸素
にＵＶ光を照射することによって発生させることを特徴
とする半導体装置の製造方法。 - 【請求項５】 オゾンを用いた等方性エッチングによっ
てレジストパターンを細く加工する工程と、細く加工さ
れたレジストパターンをマスクとして被加工材をエッチ
ングする工程とを同一装置で行う半導体装置の製造方法
であって、 前記レジストパターンを細く加工する工程で、排ガス中
の二酸化炭素濃度または一酸化炭素濃度をモニタリング
することによって前記レジストパターンの寸法シフト量
を制御することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001026256A JP2002231608A (ja) | 2001-02-02 | 2001-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001026256A JP2002231608A (ja) | 2001-02-02 | 2001-02-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231608A true JP2002231608A (ja) | 2002-08-16 |
| JP2002231608A5 JP2002231608A5 (ja) | 2005-07-21 |
Family
ID=18891099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001026256A Pending JP2002231608A (ja) | 2001-02-02 | 2001-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002231608A (ja) |
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2001
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