KR20020095434A - 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명에 따른 MOSFET를 포함하는 반도체 장치의 제조 방법은 제1의 도전형의 반도체 기판 표면상에 선택적으로 소자 분리막을 형성하는 단계와, 상기 제1의 도전형의 반도체 기판상에 상기 소자 분리막 사이의 선택된 영역에 제1의 도전형의 웰 영역을 형성하는 단계와, 상기 반도체 기판 표면상에 게이트 절연막을 형성하고 상기 게이트 절연막상에 비정질 실리콘으로 이루어지는 제1의 도전막을 형성하는 단계와, 상기 제1의 도전형의 상기 웰 영역의 상부에 상기 제1의 도전막을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측면상에 ISSG법(in-situ steam generation method)에 의해 산화막을 형성하는 단계와, 상기 게이트 전극 및 상기 게이트 전극 측면상의 산화막을 마스크로 사용하여 제2의 도전형의 불순물을 상기 제1의 도전형의 상기 웰 영역에 주입하여 상기 게이트 전극과 자기 정합적으로 형성된 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 특히 게이트 전극 측면상에 두께가 일정한 산화막이 형성된 MOSFET 반도체 장치의 제조 방법에 관한 것이다.
MOSFET의 고성능화를 추구하기 위해 스케일링을 행하고 게이트 길이는 0.1㎛ 이하 정도의 초미세 디바이스를 형성할 필요성이 증가하고 있다. 그에 따라, 소스-드레인 확장 영역 형성의 이온 주입에서의 편차가 디바이스 특성에 미치는 영향이 커진다. 이온 주입의 편차는 주입 장치의 성능 뿐만 아니라 게이트의 형상에 의존하여 예를 들면 게이트 형성 이후에 측면 산화되는 프로세스를 이용한 경우에 측면 산화막의 두께가 변화되면 그것이 마스크로 기능할 때에 편차의 원인이 된다.
도 1에 도시된 바와 같이, 게이트 전극으로서 폴리실리콘을 사용하는 경우에 폴리실리콘 각각의 입자(grain)의 면 방향이 다르기 때문에 각 입자에서의 면 방향의 영향을 받아 막(7)의 두께가 각 입자에서 다르다는 문제점이 발생한다.
반도체 장치의 미세화가 진행되어 게이트 길이가 0.1㎛ 이하인 반도체 장치에서 게이트 길이의 채널 영역으로의 오버랩 길이(△L)는 20nm 정도여서 측면 산화막 두께의 편차량이 1nm가 되면 △L에 대하여 5%의 편차가 되어 트랜지스터 특성의 편차에 주는 영향이 크기 때문에 0.1㎛ 이하의 미세 디바이스에서는 균일한 측면 산화막 두께가 필요하게 된다.
본 발명은 폴리 실리콘 입자 각각의 면 배향(face orientation)에 영향을 받지 않고 두께가 균일한 측면 산화막이 형성 가능한 반도체 장치의 제조 방법을 제공함을 목적으로 한다.
본 발명에 따른 MOSFET를 포함하는 반도체 장치의 제조 방법은, 제1의 도전형의 반도체 기판 표면상에 선택적으로 소자 분리막을 형성하는 단계와, 상기 제1의 도전형의 반도체 기판상에 상기 소자 분리막 사이의 선택된 영역에 제1의 도전형의 웰 영역을 형성하는 단계와, 상기 반도체 기판 표면상에 게이트 절연막을 형성하고 상기 게이트 절연막상에 비정질 실리콘으로 이루어지는 제1의 도전막을 형성하는 단계와, 상기 제1의 도전형의 상기 웰 영역의 상부에 상기 제1의 도전막을패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측면상에 ISSG법(in-situ steam generation method)에 의해 산화막을 형성하는 단계와, 상기 게이트 전극 및 상기 게이트 전극 측면상의 산화막을 마스크로 사용하여 제2의 도전형의 불순물을 상기 제1의 도전형의 상기 웰 영역에 주입하여 상기 게이트 전극과 자기 정합적으로 형성된 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래 기술에 따른 반도체 장치를 도시하는 단면도.
도 2는 본 발명을 도시하는 단면도.
도 3은 도 2의 후속 공정 단계를 도시하는 단면도.
도 4는 도 3의 후속 공정 단계를 도시하는 단면도.
도 5는 도 4의 후속 공정 단계를 도시하는 단면도.
도 6은 도 5의 후속 공정 단계를 도시하는 단면도.
이하, 첨부된 도면을 참조하여 본 발명이 기술될 것이다.
본 실시예에서, 본 발명은 설계 룰(design rule)이 0.1㎛ 이하이고 예컨대 1.0 V의 전원 전압에 의해 구동되는 N-채널 금속 산화물 반도체 전계 효과 트랜지스터(이하, NMOSFET라고 함)를 가지고 설명된다.
P형 실리콘 기판(1)에 소자 분리 영역(2)이 형성되고 P형 웰(3)은 보론 등의 P형 불순물을 에너지 150KeV, 도즈량 2E13/cm2, 및 에너지 15KeV, 도즈량 5E12/cm2로 이온 주입함에 의해 NMOSFET 형성 영역에 형성된다.
계속해서, 산질화막 등의 NMOSFET의 게이트 절연막(4)이 RTP(Rapid Therma1 Process)에 의해 15Å의 두께로 형성되고 게이트 전극이 되는 폴리실리콘(5)을 CVD(Chemical Vapor Deposition)법으로 150nm의 두께로 퇴적된다.
다음에, 도 3에 도시된 바와 같이, PR 마스크(6)가 노광 방법에 의해 형성되고 도 4에 도시된 바와 같이 게이트가 패터닝된다.
다음에, 본 발명의 특징적인 단계가 도입된다. 즉, 도 5에 도시된 바와 같이 MOSFET의 게이트 전극의 측면 산화막이 게이트 전극을 따라 막 두께를 균일하게 해주는 ISSG법(in-situ steam generation) 등의 산화 방법에 의해 형성되고, 소스/드레인 확장 영역은 균일한 두께의 상기 측면 산화막을 마스크로 사용하여 불순물을 상기 소스/드레인 영역에 주입함으로써 형성된다. 이어서, 측면 산화막(7)이 종래 기술의 드라이 산화, 습식 산화(수증기 산화) 등의 보통의 산화 방법에 의해 2nm의 두께로 형성된다.
게이트 전극의 측면상에 산화막을 형성하는 단계에서, 중요한 것은 상기 ISSG법에 의한 산화가 이루어진다는 점이다. ISSG법에 의한 산화 기구(mechanism)는 수소와 산소를 연소할 때에 발생되는 래디컬 산화종(radical oxidation species)에 의한 산화라는데 그 특징이 있다. 상기 산화는 원자상 산화(on-atom oxidation)이라고 하는데 그 이유는 원자상에 활성 산화종이 직접 참여하여 산화되기 때문이다. 상기 ISSG법에 의한 산화를 실행하는 고속 열처리 장치의 한 예는 미국 캘리포니아주 소재의 Applied Materials, Inc.사로부터 입수할 수 있는 고속 열처리장치인 XEplus(상표)이다.
램프 장치 어셈블리는 복수의 램프로 구성되고 장치의 챔버상에 배열되어 챔버 내에 올려지는 반도체 웨이퍼에 광을 조사하여 가열하는 것이다. 상기 웨이퍼는 지지 링상에 놓여져서 광의 조사에 의한 효과를 균일화하기 위해 회전된다. 복수의 광학 프로브(파이로미터(pyrometer))는 챔버 바닥부에 장착되어 웨이퍼 하면상의 여러 부분으로부터의 방사를 검출하고 상기 검출 결과로부터 온도 신호를 산출한다. 상기 온도 신호를 동시에 처리하여 램프 장치 어셈블리의 각 영역의 램프 구동장치에 대하여 제어 신호를 발생하여 웨이퍼의 온도를 균일하게 되도록 제어한다. H2함유 가스 및 O2함유 가스가 챔버 내에 도입되어 산화막이 형성되는 반도체 웨이퍼가 배치된 챔버 내에서 반응하여 증기가 발생한다(ISSG).
본 실시예에 있어서, 상기 장치를 사용하여 950℃, 13Torr의 분위기로 산소 4.95리터, 수소 5% 농도(질소 희석)를 11초 동안 반응시켜 20Å의 산화막(7)이 게이트의 측면상에 형성된다. 산화막 두께의 균일성은 약 1%이다. 이에 비해, 종래의 산화법에 의한 경우의 산화막 두께의 균일성은 약 2%이다. 상기 산화막 두께의 균일성, 즉 산화막 두께의 편차가 그대로 소스-드레인 확장의 편차에 영향을 주기 때문에 초미세 반도체 장치를 형성하는 경우에 본 발명에 의한 트랜지스터 특성은 편차가 적다.
다음에, 도 6에 도시된 바와 같이, 소스-드레인 확장 영역(8)이 As와 같은 N형 불순물을 에너지 5KeV, 도즈량 5E14/cm2로 이온 주입하여 형성된다. P채널 MOSFET의 경우에도 유사한 방법이 적용될 수 있다.
본 발명은 게이트 전극용으로 폴리실리콘을 사용하여 게이트를 프리 도핑(pre-doping)하는 공정에서 게이트 전극을 측면 산화하는 예로서 또한 적용될 수 있다. 상기 게이트의 프리 도핑이라는 것은 게이트 전극의 공핍화의 개선을 위해 보통의 소스-드레인 형성시에 동시에 폴리실리콘중에 도핑하는 것 이외에 게이트 전극을 패터닝하기 전에 폴리실리콘중에 불순물을 도핑하는 공정을 의미한다.프리 도핑 프로세스에 의해 소스-드레인 설계와 별도로 게이트 공핍화를 위한 불순물 설계를 별도로 할 수 있다는 이점이 있다.
종래의 기술은 도핑된 폴리실리콘 전극이 게이트 에칭시에 에칭 가스와 반응하기 쉽고 에칭되기 쉽고 또한 측면 산화시에 또한 폴리실리콘의 각 입자 사이의 차이에 의한 영향을 강하게 받아 각 입자에서 측면 산화막 두께가 결과적으로 달라지는 문제점이 있다. 이에 비해, 프리 도핑 공정에 ISSG법을 이용함 의해 게이트 전극의 측면 산화를 실행함으로써 측면 산화막 두께를 일정하게 할 수 있다.
전술한 바와 같이, 본 발명에 따르면, 폴리실리콘으로 이루어진 MOSFET의 게이트 전극의 측면 산화를 실행할 때에 상기 ISSG 방법을 채택함으로써, 측면 산화막의 두께는 폴리실리콘의 각각의 입자의 면 방향에 의해 영향을 받지 않고 균일하게 형성되어 측면 산화막의 두께의 불균일에 기인한 소스-드레인 확상 영역의 형성시에 불순물 주입의 불균일성을 억제할 수 있다. 상기 방법은 드라이 산화 또는 웨트 산화와 같은 보통의 산화 방법과는 다른 래디컬 산화종을 사용하는 산화 방법이기 때문에 폴리실리콘의 면 방향에 의해 영향을 받지 않고 막 두께가 균일한 막을 형성하는 것이 가능하다.
본 발명은 특정 실시예와 관련하여 기술되었지만, 전술한 설명은 한정적인 의미가 아니다. 본 발명의 설명과 관련하여 본 분야의 당업자에게는 본 발명의 여러 변형등이 실시될 수 있다는 것은 이해할 수 있을 것이다. 따라서, 본 발명은 첨부된 청구항에 의해 본 발명의 범위에 해당되는 모든 변형 실시예를 포함할 것이다.
전술한 바와 같이 본 발명에 따르면, MOSFET의 폴리실리콘으로 이루어지는 게이트 전극에 측면 산화를 할 때에 ISSG법을 이용함으로써 측면 산화막 두께가 폴리실리콘의 입자 각각의 면방향의 영향을 받지 않고 균일하게 형성할 수 있고 측면 산화막 두께에 기인하는 소스-드레인 확장 영역 형성시의 불순물 주입 편차를 억제할 수 있다. 보통의 드라이 산화나 웨트 산화 방법과는 달리 래디컬 산종에 의한 산화이기 때문에 폴리실리콘의 면방향의 영향을 받지 않고서 균일하게 막 두께를 형성할 수 있다.
Claims (3)
- MOSFET를 포함하는 반도체 장치의 제조 방법에 있어서,제1의 도전형의 반도체 기판 표면상에 선택적으로 소자 분리막을 형성하는 단계와,상기 제1의 도전형의 반도체 기판상에 상기 소자 분리막 사이의 선택된 영역에 제1의 도전형의 웰 영역을 형성하는 단계와,상기 반도체 기판 표면상에 게이트 절연막을 형성하고, 상기 게이트 절연막상에 비정질 실리콘으로 이루어지는 제1의 도전막을 형성하는 단계와,상기 제1의 도전형의 상기 웰 영역의 상부에 상기 제1의 도전막을 패터닝하여 게이트 전극을 형성하는 단계와,상기 게이트 전극의 측면상에 ISSG법(in-situ steam generation method)에 의해 산화막을 형성하는 단계와,상기 게이트 전극 및 상기 게이트 전극 측면상의 산화막을 마스크로 사용하여 제2의 도전형의 불순물을 상기 제1의 도전형의 상기 웰 영역에 주입하여 상기 게이트 전극과 자기 정합적으로 형성된 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항에 있어서,상기 제1의 도전막은 폴리실리콘 또는 실리콘 게르마늄으로 이루어지는 것을특징으로 하는 반도체 장치의 제조 방법.
- 제 1항에 있어서,상기 게이트 전극의 측면상의 상기 산화막은 상기 ISSG법에 의해 950℃, 13Torr의 분위기로 산소 4.95리터, 5% 농도의 수소(질소 희석)를 반응시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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| TW548752B (en) | 2003-08-21 |
| JP2002373984A (ja) | 2002-12-26 |
| US20030059993A1 (en) | 2003-03-27 |
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