JP2001332556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001332556A JP2001332556A JP2000154089A JP2000154089A JP2001332556A JP 2001332556 A JP2001332556 A JP 2001332556A JP 2000154089 A JP2000154089 A JP 2000154089A JP 2000154089 A JP2000154089 A JP 2000154089A JP 2001332556 A JP2001332556 A JP 2001332556A
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- scribe
- photomask
- semiconductor wafer
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- Mechanical Treatment Of Semiconductor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】 下地パターンの疎密を解消することで、スク
ライブ領域におけるＣＭＰ工程での平坦性を向上するこ
とのできる技術を提供する。 【解決手段】 フォトマスクのスクライブ領域の左辺部
にＡパターンを配置し、右辺部にＢパターンを配置し、
ステップ・アンド・リピート方式による露光工程におい
て、上記Ａパターンと上記Ｂパターンとを多重露光する
ことによって、半導体ウエハのスクライブ領域にダミー
パターンを形成する。
ライブ領域におけるＣＭＰ工程での平坦性を向上するこ
とのできる技術を提供する。 【解決手段】 フォトマスクのスクライブ領域の左辺部
にＡパターンを配置し、右辺部にＢパターンを配置し、
ステップ・アンド・リピート方式による露光工程におい
て、上記Ａパターンと上記Ｂパターンとを多重露光する
ことによって、半導体ウエハのスクライブ領域にダミー
パターンを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、基板上に堆積された絶縁膜または金
属膜の表面の凹凸を平坦に加工する化学的機械研磨（Ch
emical Mechanical Polishing：ＣＭＰ）法を用いた半
導体装置の製造方法に適用して有効な技術に関する。
技術に関し、特に、基板上に堆積された絶縁膜または金
属膜の表面の凹凸を平坦に加工する化学的機械研磨（Ch
emical Mechanical Polishing：ＣＭＰ）法を用いた半
導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置の製造過程におけるＣＭＰ装
置による平坦化プロセスでは、下地パターンの疎密が研
磨均一性に多大な影響を与える。
置による平坦化プロセスでは、下地パターンの疎密が研
磨均一性に多大な影響を与える。
【０００３】たとえば、工業調査会発行「半導体平坦化
ＣＭＰ技術」１９９８年７月１５日発行、Ｐ１９９の図
４.１６に孤立および密集配線上の層間絶縁膜の研磨時
間依存性が示されている。孤立配線上の突出した層間絶
縁膜の表面の研磨レートは、広い凹部の研磨レートに比
べて相対的に大きい。これに対して、密集した配線上の
層間絶縁膜の表面の研磨レートは、その表面が連続的に
平坦な大面積パターンとみなせるため、広い凹部の研磨
レートと差がなく、長い時間研磨しても平坦化されにく
く、最終的な段差が残ってしまう。
ＣＭＰ技術」１９９８年７月１５日発行、Ｐ１９９の図
４.１６に孤立および密集配線上の層間絶縁膜の研磨時
間依存性が示されている。孤立配線上の突出した層間絶
縁膜の表面の研磨レートは、広い凹部の研磨レートに比
べて相対的に大きい。これに対して、密集した配線上の
層間絶縁膜の表面の研磨レートは、その表面が連続的に
平坦な大面積パターンとみなせるため、広い凹部の研磨
レートと差がなく、長い時間研磨しても平坦化されにく
く、最終的な段差が残ってしまう。
【０００４】たとえば、ロジックＵＬＳＩにおいては配
線がランダムに設計されるため、配線が密集している領
域と疎に孤立している領域とがランダムに存在する。従
って、これら配線上に設けられる層間絶縁膜の表面の凹
凸の疎密は一定ではなく、層間絶縁膜のＣＭＰ研磨特性
の不均一性を招いてしまう。
線がランダムに設計されるため、配線が密集している領
域と疎に孤立している領域とがランダムに存在する。従
って、これら配線上に設けられる層間絶縁膜の表面の凹
凸の疎密は一定ではなく、層間絶縁膜のＣＭＰ研磨特性
の不均一性を招いてしまう。
【０００５】このため、半導体チップ内の下地パターン
の疎密の均一化を図るため、下地パターンが疎な領域に
下地パターンと同層のダミーパターンを配置する方法が
検討されている。
の疎密の均一化を図るため、下地パターンが疎な領域に
下地パターンと同層のダミーパターンを配置する方法が
検討されている。
【０００６】
【発明が解決しようとする課題】ところで、半導体チッ
プの周辺には約１００μｍ程度の幅のスクライブ領域が
設けられており、このスクライブ領域には、たとえばフ
ォトリソグラフィ工程で用いられるターゲットやアライ
メントパターン、検査工程で用いられる膜厚ＱＣ（Qual
ity Control）パターンや素子特性の検査用ダミーパタ
ーン等が配置されている。
プの周辺には約１００μｍ程度の幅のスクライブ領域が
設けられており、このスクライブ領域には、たとえばフ
ォトリソグラフィ工程で用いられるターゲットやアライ
メントパターン、検査工程で用いられる膜厚ＱＣ（Qual
ity Control）パターンや素子特性の検査用ダミーパタ
ーン等が配置されている。
【０００７】しかし、このスクライブ領域には孤立パタ
ーンが広く存在するため、スクライブ領域と接する半導
体チップの回路パターン領域では、ＣＭＰ工程での研磨
レートが相対的に速くなり、下地回路パターンにまで研
磨処理が達することが考えられた。このため、半導体チ
ップ内のみならずスクライブ領域にも、下地パターンの
疎密の均一化を図るためのダミーパターンを形成する必
要性が生じた。
ーンが広く存在するため、スクライブ領域と接する半導
体チップの回路パターン領域では、ＣＭＰ工程での研磨
レートが相対的に速くなり、下地回路パターンにまで研
磨処理が達することが考えられた。このため、半導体チ
ップ内のみならずスクライブ領域にも、下地パターンの
疎密の均一化を図るためのダミーパターンを形成する必
要性が生じた。
【０００８】しかしながら、本発明者が検討したところ
によると、縮小投影露光装置を用いたステップ・アンド
・リピート方式によるフォトリソグラフィ技術において
は、スクライブ領域が多重露光となるため、スクライブ
領域の左辺部パターンと右辺部パターン、上辺部パター
ンと下辺部パターンとがそれぞれ打ち消し合い、スクラ
イブ領域に下地パターンの疎密の均一化を図るためのダ
ミーパターンを形成することが難しいことが明らかとな
った。
によると、縮小投影露光装置を用いたステップ・アンド
・リピート方式によるフォトリソグラフィ技術において
は、スクライブ領域が多重露光となるため、スクライブ
領域の左辺部パターンと右辺部パターン、上辺部パター
ンと下辺部パターンとがそれぞれ打ち消し合い、スクラ
イブ領域に下地パターンの疎密の均一化を図るためのダ
ミーパターンを形成することが難しいことが明らかとな
った。
【０００９】本発明の目的は、下地パターンの疎密を解
消することで、スクライブ領域におけるＣＭＰ工程での
平坦性を向上することのできる技術を提供することにあ
る。
消することで、スクライブ領域におけるＣＭＰ工程での
平坦性を向上することのできる技術を提供することにあ
る。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体装置の製造方法は、フォトマスク
のスクライブ領域の一辺に第１のパターンを配置し、第
１のパターンと対置するスクライブ領域の他辺に第２の
パターンを配置し、第１のパターンと第２のパターンと
を多重露光することによって、半導体ウエハのスクライ
ブ領域にダミーパターンを形成するものである。 （２）本発明の半導体装置の製造方法は、フォトマスク
のスクライブ領域の一辺に第１のパターンを配置し、第
１のパターンと対置するスクライブ領域の他辺に第２の
パターンを配置し、第１のパターンと第２のパターンと
をステップ・アンド・リピート方式で多重露光すること
によって、半導体ウエハのスクライブ領域にダミーパタ
ーンを形成するものである。 （３）本発明の半導体装置の製造方法は、フォトマスク
のスクライブ領域の一辺に第１のパターンを配置し、第
１のパターンと対置するスクライブ領域の他辺に第２の
パターンを配置し、第１のパターンと第２のパターンと
をステップ・アンド・リピート方式で多重露光すること
によって、半導体ウエハのスクライブ領域にダミーパタ
ーンを形成するものであって、第１のパターンが第２の
パターンよりも相対的に大きく、第１のパターンの配置
ピッチと第２のパターンの配置ピッチとを同じとするも
のである。 （４）本発明の半導体装置の製造方法は、フォトマスク
のスクライブ領域の一辺に第１のパターンを配置し、第
１のパターンと対置するスクライブ領域の他辺に第２の
パターンを配置し、第１のパターンと第２のパターンと
をステップ・アンド・リピート方式で多重露光すること
によって、半導体ウエハのスクライブ領域にダミーパタ
ーンを形成するものであって、第１のパターンが第２の
パターンよりも相対的に大きく、第１のパターンの配置
ピッチと第２のパターンの配置ピッチとが同じであり、
第１のパターンと第２のパターンとの一辺の寸法差がフ
ォトリソグラフィの重ね合わせ精度以上の値を有するも
のである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体装置の製造方法は、フォトマスク
のスクライブ領域の一辺に第１のパターンを配置し、第
１のパターンと対置するスクライブ領域の他辺に第２の
パターンを配置し、第１のパターンと第２のパターンと
を多重露光することによって、半導体ウエハのスクライ
ブ領域にダミーパターンを形成するものである。 （２）本発明の半導体装置の製造方法は、フォトマスク
のスクライブ領域の一辺に第１のパターンを配置し、第
１のパターンと対置するスクライブ領域の他辺に第２の
パターンを配置し、第１のパターンと第２のパターンと
をステップ・アンド・リピート方式で多重露光すること
によって、半導体ウエハのスクライブ領域にダミーパタ
ーンを形成するものである。 （３）本発明の半導体装置の製造方法は、フォトマスク
のスクライブ領域の一辺に第１のパターンを配置し、第
１のパターンと対置するスクライブ領域の他辺に第２の
パターンを配置し、第１のパターンと第２のパターンと
をステップ・アンド・リピート方式で多重露光すること
によって、半導体ウエハのスクライブ領域にダミーパタ
ーンを形成するものであって、第１のパターンが第２の
パターンよりも相対的に大きく、第１のパターンの配置
ピッチと第２のパターンの配置ピッチとを同じとするも
のである。 （４）本発明の半導体装置の製造方法は、フォトマスク
のスクライブ領域の一辺に第１のパターンを配置し、第
１のパターンと対置するスクライブ領域の他辺に第２の
パターンを配置し、第１のパターンと第２のパターンと
をステップ・アンド・リピート方式で多重露光すること
によって、半導体ウエハのスクライブ領域にダミーパタ
ーンを形成するものであって、第１のパターンが第２の
パターンよりも相対的に大きく、第１のパターンの配置
ピッチと第２のパターンの配置ピッチとが同じであり、
第１のパターンと第２のパターンとの一辺の寸法差がフ
ォトリソグラフィの重ね合わせ精度以上の値を有するも
のである。
【００１２】上記した手段によれば、フォトマスクのス
クライブ領域の４辺のうち一辺に配置される第１のパタ
ーンと第１のパターンと対置する他辺に配置される第２
のパターンとの間にサイズ差を設けて多重露光させるこ
とにより、半導体ウエハのスクライブ領域でのステップ
・アンド・リピート方式の多重露光によるダミーパター
ンの消失を防ぐことができ、ショットの重ね合わせ精度
および露光量に影響されることなく、常に所望したダミ
ーパターンを半導体ウエハのスクライブ領域に形成する
ことができる。これにより、下地パターンの疎密を解消
することができるので、上層の堆積膜のＣＭＰ工程にお
いて、半導体チップ内および半導体ウエハ内における堆
積膜の表面の平坦性を向上することが可能となる。
クライブ領域の４辺のうち一辺に配置される第１のパタ
ーンと第１のパターンと対置する他辺に配置される第２
のパターンとの間にサイズ差を設けて多重露光させるこ
とにより、半導体ウエハのスクライブ領域でのステップ
・アンド・リピート方式の多重露光によるダミーパター
ンの消失を防ぐことができ、ショットの重ね合わせ精度
および露光量に影響されることなく、常に所望したダミ
ーパターンを半導体ウエハのスクライブ領域に形成する
ことができる。これにより、下地パターンの疎密を解消
することができるので、上層の堆積膜のＣＭＰ工程にお
いて、半導体チップ内および半導体ウエハ内における堆
積膜の表面の平坦性を向上することが可能となる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１４】図１は、半導体ウエハＳＷの全体平面図を
示す。半導体ウエハＳＷの面内には回路パターンが形成
された複数個の半導体チップ（図中、網掛けハッチング
で示す）が配置されている。各半導体チップは周囲４辺
にスクライブ領域と呼ばれる約６０〜１６０μｍ程度の
切り代を持っており、このスクライブ領域は、たとえば
ダイシング・ソー（Dicing Saw）と呼ばれるダイヤモン
ド微粒を貼り付けた極薄の円形刃を用いて、半導体ウエ
ハＳＷを縦、横にカットし、個々のダイに分割する領域
である。
示す。半導体ウエハＳＷの面内には回路パターンが形成
された複数個の半導体チップ（図中、網掛けハッチング
で示す）が配置されている。各半導体チップは周囲４辺
にスクライブ領域と呼ばれる約６０〜１６０μｍ程度の
切り代を持っており、このスクライブ領域は、たとえば
ダイシング・ソー（Dicing Saw）と呼ばれるダイヤモン
ド微粒を貼り付けた極薄の円形刃を用いて、半導体ウエ
ハＳＷを縦、横にカットし、個々のダイに分割する領域
である。
【００１５】半導体ウエハＳＷのスクライブ領域には、
たとえばフォトリソグラフィ工程で用いられるターゲッ
トやアライメントパターン、または検査工程で用いられ
る膜厚ＱＣパターンや素子特性の検査用ダミーパターン
が配置される。さらに、前記種々のパターンが配置され
た以外のスクライブ領域には、ＣＭＰ工程での平坦性を
向上させるためのダミーパターンが配置されている。
たとえばフォトリソグラフィ工程で用いられるターゲッ
トやアライメントパターン、または検査工程で用いられ
る膜厚ＱＣパターンや素子特性の検査用ダミーパターン
が配置される。さらに、前記種々のパターンが配置され
た以外のスクライブ領域には、ＣＭＰ工程での平坦性を
向上させるためのダミーパターンが配置されている。
【００１６】次に、本発明の実施の形態である半導体ウ
エハのスクライブ領域に配置されるダミーパターンの形
成方法の一例を、図２に示したフォトマスク上のパター
ンを用いて説明する。（ａ）は、フォトマスク上のスク
ライブ領域の左辺部に設けられたパターン図であり、
（ｂ）は、上記フォトマスク上のスクライブ領域の右辺
部に設けられたパターン図である。なお、フォトマスク
上のパターンは、縮小投影露光装置を用いたステップ・
アンド・リピート方式によるフォトリソグラフィ技術に
よって、半導体ウエハ上のレジスト膜に転写される。
エハのスクライブ領域に配置されるダミーパターンの形
成方法の一例を、図２に示したフォトマスク上のパター
ンを用いて説明する。（ａ）は、フォトマスク上のスク
ライブ領域の左辺部に設けられたパターン図であり、
（ｂ）は、上記フォトマスク上のスクライブ領域の右辺
部に設けられたパターン図である。なお、フォトマスク
上のパターンは、縮小投影露光装置を用いたステップ・
アンド・リピート方式によるフォトリソグラフィ技術に
よって、半導体ウエハ上のレジスト膜に転写される。
【００１７】左辺部に設けられたパターン（図（ａ）
中、網掛けのハッチングで示す）は、一辺の幅がＷ1の
方形パターン（Ａパターン）がピッチＴ1の間隔で複数
個配置されている。一方、右辺部に設けられたパターン
（図（ｂ）中、網掛けのハッチング示す）は、一辺の幅
がＷ2の方形のパターン（Ｂパターン）がピッチＴ2の間
隔で複数個配置されている。上記Ａパターンと上記Ｂパ
ターンとの関係は、 Ｗ1＞Ｗ2 Ｗ1−Ｗ2＝Ｃ，Ｃ＞０ Ｔ1＝Ｔ2 で表される。
中、網掛けのハッチングで示す）は、一辺の幅がＷ1の
方形パターン（Ａパターン）がピッチＴ1の間隔で複数
個配置されている。一方、右辺部に設けられたパターン
（図（ｂ）中、網掛けのハッチング示す）は、一辺の幅
がＷ2の方形のパターン（Ｂパターン）がピッチＴ2の間
隔で複数個配置されている。上記Ａパターンと上記Ｂパ
ターンとの関係は、 Ｗ1＞Ｗ2 Ｗ1−Ｗ2＝Ｃ，Ｃ＞０ Ｔ1＝Ｔ2 で表される。
【００１８】次に、フォトマスク上のスクライブ領域の
左辺部に設けられたＡパターンとフォトマスク上のスク
ライブ領域の右辺部に設けられたＢパターンとが、露光
により重ね合わされて半導体ウエハ上のレジスト膜に焼
き付けされた場合に、半導体ウエハ上に形成されるレジ
ストパターンの形状を、図３に示したＡパターンとＢパ
ターンとの重ね合わせ図を用いて説明する。図中、実線
はＡパターン、破線はＢパターンを示す。
左辺部に設けられたＡパターンとフォトマスク上のスク
ライブ領域の右辺部に設けられたＢパターンとが、露光
により重ね合わされて半導体ウエハ上のレジスト膜に焼
き付けされた場合に、半導体ウエハ上に形成されるレジ
ストパターンの形状を、図３に示したＡパターンとＢパ
ターンとの重ね合わせ図を用いて説明する。図中、実線
はＡパターン、破線はＢパターンを示す。
【００１９】まず、フォトマスク上のＡパターンとＢパ
ターンとが、たとえばクロム（Ｃｒ）膜からなる遮光パ
ターンで形成される場合について説明する。
ターンとが、たとえばクロム（Ｃｒ）膜からなる遮光パ
ターンで形成される場合について説明する。
【００２０】半導体ウエハ上に形成されるレジストパタ
ーンは、フォトマスク上でクロムで形成された遮光パタ
ーンであり、露光により縮小投影露光装置からの光源を
遮る部分がパターンとして半導体ウエハ上のポジ型レジ
スト膜に転写される。多重露光領域では、図３に示した
左辺部のＡパターンと右辺部のＢパターンとの重なり部
分で決まり、その後の現像処理によってＢパターンとほ
ぼ同型のレジストパターンが形成される。この際、Ａパ
ターンとＢパターンとのサイズ差Ｃ／２は、縮小投影露
光装置の持つパターン重ね合わせ精度以上の値を持つ。
ーンは、フォトマスク上でクロムで形成された遮光パタ
ーンであり、露光により縮小投影露光装置からの光源を
遮る部分がパターンとして半導体ウエハ上のポジ型レジ
スト膜に転写される。多重露光領域では、図３に示した
左辺部のＡパターンと右辺部のＢパターンとの重なり部
分で決まり、その後の現像処理によってＢパターンとほ
ぼ同型のレジストパターンが形成される。この際、Ａパ
ターンとＢパターンとのサイズ差Ｃ／２は、縮小投影露
光装置の持つパターン重ね合わせ精度以上の値を持つ。
【００２１】これにより、多重露光の影響を受けること
なく、半導体ウエハ上にレジストパターンが形成され
て、このレジストパターンをマスクとして被加工膜にフ
ォトマスク上のＢパターンとほぼ同型のダミーパターン
が形成できる。
なく、半導体ウエハ上にレジストパターンが形成され
て、このレジストパターンをマスクとして被加工膜にフ
ォトマスク上のＢパターンとほぼ同型のダミーパターン
が形成できる。
【００２２】次に、フォトマスク上のＡパターンとＢパ
ターンとが、光が透過する透過パターンで形成される場
合について説明する。
ターンとが、光が透過する透過パターンで形成される場
合について説明する。
【００２３】半導体ウエハ上に形成されるレジストパタ
ーンは、フォトマスク上でガラス面で形成された透過パ
ターンであり、露光により縮小投影露光装置からの光源
が透過する部分がパターンとして半導体ウエハ上のネガ
型レジスト膜に転写される。多重露光領域では、図３に
示した左辺部のＡパターンと右辺部のＢパターンとの最
大部分で決まり、その後の現像処理によってＡパターン
とほぼ同型のレジストパターンが形成される。この際、
ＡパターンとＢパターンとのサイズ差Ｃ／２は、それぞ
れのパターン描画時に干渉し合うことのない値で、かつ
縮小投影露光装置の持つパターン重ね合わせ精度以上の
値を持つ。
ーンは、フォトマスク上でガラス面で形成された透過パ
ターンであり、露光により縮小投影露光装置からの光源
が透過する部分がパターンとして半導体ウエハ上のネガ
型レジスト膜に転写される。多重露光領域では、図３に
示した左辺部のＡパターンと右辺部のＢパターンとの最
大部分で決まり、その後の現像処理によってＡパターン
とほぼ同型のレジストパターンが形成される。この際、
ＡパターンとＢパターンとのサイズ差Ｃ／２は、それぞ
れのパターン描画時に干渉し合うことのない値で、かつ
縮小投影露光装置の持つパターン重ね合わせ精度以上の
値を持つ。
【００２４】これにより、多重露光の影響を受けること
なく、半導体ウエハ上にレジストパターンが形成され
て、このレジストパターンをマスクとして被加工膜にフ
ォトレジスト上のＡパターンとほぼ同型のダミーパター
ンが形成できる。
なく、半導体ウエハ上にレジストパターンが形成され
て、このレジストパターンをマスクとして被加工膜にフ
ォトレジスト上のＡパターンとほぼ同型のダミーパター
ンが形成できる。
【００２５】次に、本実施の形態を適用したＣＭＯＳ
（Complementary Metal Oxide Semiconductor）デバイ
スの製造方法を図４〜図１１を用いて簡単に説明する。
（ａ）は、ＣＭＯＳデバイスの製造過程を示し、（ｂ）
はスクライブ領域の製造過程を示す。ここでは、前述し
た半導体ウエハのスクライブ領域でのダミーパターン
は、配線を覆う層間絶縁膜のＣＭＰ工程における平坦性
の向上に適用した。図中、Ｑｎはｎチャネル型ＭＩＳＦ
ＥＴ（Metal Semiconductor Filed Effect Transisto
r）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
（Complementary Metal Oxide Semiconductor）デバイ
スの製造方法を図４〜図１１を用いて簡単に説明する。
（ａ）は、ＣＭＯＳデバイスの製造過程を示し、（ｂ）
はスクライブ領域の製造過程を示す。ここでは、前述し
た半導体ウエハのスクライブ領域でのダミーパターン
は、配線を覆う層間絶縁膜のＣＭＰ工程における平坦性
の向上に適用した。図中、Ｑｎはｎチャネル型ＭＩＳＦ
ＥＴ（Metal Semiconductor Filed Effect Transisto
r）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
【００２６】まず、図４に示すように、たとえばｐ型の
単結晶シリコンからなる半導体基板１を用意する。次
に、この半導体基板１を熱酸化してその表面に膜厚０.
０１μｍ程度の薄い酸化シリコン膜２を形成し、次いで
その上層に化学的気相成長（Chemical Vapor Depositio
n：ＣＶＤ）法で膜厚０.１μｍ程度の窒化シリコン膜３
を堆積した後、レジストパターンをマスクとして窒化シ
リコン膜３、酸化シリコン膜２および半導体基板１を順
次ドライエッチングすることにより、素子分離領域の半
導体基板１に深さ０.３５μｍ程度の素子分離溝４を形
成する。
単結晶シリコンからなる半導体基板１を用意する。次
に、この半導体基板１を熱酸化してその表面に膜厚０.
０１μｍ程度の薄い酸化シリコン膜２を形成し、次いで
その上層に化学的気相成長（Chemical Vapor Depositio
n：ＣＶＤ）法で膜厚０.１μｍ程度の窒化シリコン膜３
を堆積した後、レジストパターンをマスクとして窒化シ
リコン膜３、酸化シリコン膜２および半導体基板１を順
次ドライエッチングすることにより、素子分離領域の半
導体基板１に深さ０.３５μｍ程度の素子分離溝４を形
成する。
【００２７】次に、図５に示すように、熱リン酸を用い
たウエットエッチングで窒化シリコン膜３を除去した
後、半導体基板１上にＣＶＤ法で堆積した酸化シリコン
膜５をエッチバック、またはＣＭＰ法で研磨して、素子
分離溝４の内部に酸化シリコン膜５を残すことにより素
子分離領域を形成する。続いて、半導体基板１を約１０
００℃でアニールすることにより、素子分離溝４に埋め
込んだ酸化シリコン膜５をデンシファイ（焼き締め）す
る。
たウエットエッチングで窒化シリコン膜３を除去した
後、半導体基板１上にＣＶＤ法で堆積した酸化シリコン
膜５をエッチバック、またはＣＭＰ法で研磨して、素子
分離溝４の内部に酸化シリコン膜５を残すことにより素
子分離領域を形成する。続いて、半導体基板１を約１０
００℃でアニールすることにより、素子分離溝４に埋め
込んだ酸化シリコン膜５をデンシファイ（焼き締め）す
る。
【００２８】次に、半導体基板１のｎチャネル型ＭＩＳ
ＦＥＴＱｎ形成領域にｐ型ウェル６を形成するためのボ
ロン（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ形成領域にｎ型ウェル７を形成するためのリン
（Ｐ）をイオン注入する。
ＦＥＴＱｎ形成領域にｐ型ウェル６を形成するためのボ
ロン（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ形成領域にｎ型ウェル７を形成するためのリン
（Ｐ）をイオン注入する。
【００２９】次に、半導体基板１を熱酸化して、ｐ型ウ
ェル６およびｎ型ウェル７のそれぞれの表面にゲート絶
縁膜８を約４ｎｍ程度の厚さで形成した後、ＣＶＤ法で
多結晶シリコン膜９を半導体基板１上に堆積する。次い
で、ｎ型不純物、たとえばリンをイオン打ち込みにより
ｎチャネル型ＭＩＳＦＥＴＱｎ形成領域の多結晶シリコ
ン膜９へ導入し、続いてｐ型不純物、たとえばボロンを
イオン打ち込みによりｐチャネル型ＭＩＳＦＥＴＱｐが
形成される領域の多結晶シリコン膜９へ導入する。この
後、多結晶シリコン膜９の上層に窒化シリコン膜１０を
堆積する。
ェル６およびｎ型ウェル７のそれぞれの表面にゲート絶
縁膜８を約４ｎｍ程度の厚さで形成した後、ＣＶＤ法で
多結晶シリコン膜９を半導体基板１上に堆積する。次い
で、ｎ型不純物、たとえばリンをイオン打ち込みにより
ｎチャネル型ＭＩＳＦＥＴＱｎ形成領域の多結晶シリコ
ン膜９へ導入し、続いてｐ型不純物、たとえばボロンを
イオン打ち込みによりｐチャネル型ＭＩＳＦＥＴＱｐが
形成される領域の多結晶シリコン膜９へ導入する。この
後、多結晶シリコン膜９の上層に窒化シリコン膜１０を
堆積する。
【００３０】次に、図６に示すように、レジストパター
ンをマスクとして、窒化シリコン膜１０および多結晶シ
リコン膜９を順次エッチングし、窒化シリコン膜１０か
らなるキャップ絶縁膜１０ａおよび多結晶シリコン膜９
によって構成されるｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ａを形
成する。
ンをマスクとして、窒化シリコン膜１０および多結晶シ
リコン膜９を順次エッチングし、窒化シリコン膜１０か
らなるキャップ絶縁膜１０ａおよび多結晶シリコン膜９
によって構成されるｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ａを形
成する。
【００３１】次に、ｎ型ウェル７をレジスト膜で覆った
後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ａを
マスクとしてｐ型ウェル６にｎ型不純物、たとえばヒ素
（Ａｓ）を導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース、ドレインの一部を構成する低濃度のｎ-型半導体
領域１１を形成する。同様に、ｐ型ウェル６をレジスト
膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート
電極９ａをマスクとしてｎ型ウェル７にｐ型不純物、た
とえばフッ化ボロン（ＢＦ2）を導入し、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレインの一部を構成する
低濃度のｐ-型半導体領域１２を形成する。
後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ａを
マスクとしてｐ型ウェル６にｎ型不純物、たとえばヒ素
（Ａｓ）を導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース、ドレインの一部を構成する低濃度のｎ-型半導体
領域１１を形成する。同様に、ｐ型ウェル６をレジスト
膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート
電極９ａをマスクとしてｎ型ウェル７にｐ型不純物、た
とえばフッ化ボロン（ＢＦ2）を導入し、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレインの一部を構成する
低濃度のｐ-型半導体領域１２を形成する。
【００３２】この後、図７に示すように、半導体基板１
上にＣＶＤ法で堆積した酸化シリコン膜（図示せず）を
ＲＩＥ（Reactive Ion Etching）法で異方性エッチング
して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ａ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ａ
のそれぞれの側壁にサイドウォールスペーサ１３を形成
する。
上にＣＶＤ法で堆積した酸化シリコン膜（図示せず）を
ＲＩＥ（Reactive Ion Etching）法で異方性エッチング
して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ａ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ａ
のそれぞれの側壁にサイドウォールスペーサ１３を形成
する。
【００３３】次に、ｎ型ウェル７をレジスト膜で覆った
後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ａお
よびサイドウォールスペーサ１３をマスクとして、ｐ型
ウェル６にｎ型不純物、たとえばリンを導入し、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのソース、ドレインの他の一部
を構成する高濃度のｎ+型半導体領域１４を形成する。
同様に、ｐ型ウェル６をレジスト膜で覆った後、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極９ａおよびサイド
ウォールスペーサ１３をマスクとして、ｎ型ウェル７に
ｐ型不純物、たとえばフッ化ボロンを導入し、ｐチャネ
ル型ＭＩＳＦＥＴＱｐのソース、ドレインの他の一部を
構成する高濃度のｐ+型半導体領域１５を形成する。
後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ａお
よびサイドウォールスペーサ１３をマスクとして、ｐ型
ウェル６にｎ型不純物、たとえばリンを導入し、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのソース、ドレインの他の一部
を構成する高濃度のｎ+型半導体領域１４を形成する。
同様に、ｐ型ウェル６をレジスト膜で覆った後、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極９ａおよびサイド
ウォールスペーサ１３をマスクとして、ｎ型ウェル７に
ｐ型不純物、たとえばフッ化ボロンを導入し、ｐチャネ
ル型ＭＩＳＦＥＴＱｐのソース、ドレインの他の一部を
構成する高濃度のｐ+型半導体領域１５を形成する。
【００３４】次に、図８に示すように、半導体基板１上
に第１層間絶縁膜１７を形成した後、その表面をスパッ
タエッチング法またはＣＭＰ法によって平坦化する。次
いで、レジストパターンをマスクとして第１層間絶縁膜
１７をエッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ+型半導体領域１４の表面、およびｐチャネル型ＭＩ
ＳＦＥＴＱｐのｐ+型半導体領域１５の表面に達するコ
ンタクトホール１８を開孔する。なお、図示はしない
が、同時にゲート電極９ａに達するコンタクトホールが
形成される。
に第１層間絶縁膜１７を形成した後、その表面をスパッ
タエッチング法またはＣＭＰ法によって平坦化する。次
いで、レジストパターンをマスクとして第１層間絶縁膜
１７をエッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ+型半導体領域１４の表面、およびｐチャネル型ＭＩ
ＳＦＥＴＱｐのｐ+型半導体領域１５の表面に達するコ
ンタクトホール１８を開孔する。なお、図示はしない
が、同時にゲート電極９ａに達するコンタクトホールが
形成される。
【００３５】次に、第１層間絶縁膜１７の上層に金属膜
（図示せず）、たとえばタングステン（Ｗ）膜を堆積
し、たとえばＣＭＰ法で、この金属膜の表面を平坦化す
ることによってコンタクトホール１８の内部に金属膜を
埋め込みプラグ１９を形成する。
（図示せず）、たとえばタングステン（Ｗ）膜を堆積
し、たとえばＣＭＰ法で、この金属膜の表面を平坦化す
ることによってコンタクトホール１８の内部に金属膜を
埋め込みプラグ１９を形成する。
【００３６】次に、第１層間絶縁膜１７の上層に金属膜
２０、たとえばタングステン膜またはアルミニウム（Ａ
ｌ）合金膜を堆積した後、第１層配線とスクライブ領域
におけるダミーパターンとを形成するためのレジストパ
ターン２１を金属膜２０上に形成する。
２０、たとえばタングステン膜またはアルミニウム（Ａ
ｌ）合金膜を堆積した後、第１層配線とスクライブ領域
におけるダミーパターンとを形成するためのレジストパ
ターン２１を金属膜２０上に形成する。
【００３７】次に、第１層配線およびダミーパターンを
形成する際にマスクとして用いられる上記レジストパタ
ーン２１の形成方法を説明する。
形成する際にマスクとして用いられる上記レジストパタ
ーン２１の形成方法を説明する。
【００３８】まず、半導体基板１の表面または裏面の異
物を除去した後、レジスト塗布前処理の終わった半導体
基板１上に回転塗布（Spin Coating）法によって、たと
えば汎用のポジ型レジスト膜またはネガ型レジスト膜を
均一に塗布し、次いで半導体基板１にベーク処理を施
す。
物を除去した後、レジスト塗布前処理の終わった半導体
基板１上に回転塗布（Spin Coating）法によって、たと
えば汎用のポジ型レジスト膜またはネガ型レジスト膜を
均一に塗布し、次いで半導体基板１にベーク処理を施
す。
【００３９】この後、半導体基板１を、フォトマスクと
共に縮小投影露光装置にセットし、正確な位置合わせを
行った後、たとえば波長０.２４６μｍのＫｒＦエキシ
マレーザを一定時間照射（露光）して、マスクパターン
をレジスト膜に焼き付ける。ここで、上記フォトマスク
のスクライブ領域の左辺部には前述した複数のＡパター
ンが配置され、右辺部には前述した複数のＢパターンが
配置されている。上記Ａパターンと上記Ｂパターンとは
多重露光されるが、前記図３を用いて説明したように、
ＡパターンとＢパターンとのサイズ差Ｃ／２によって、
多重露光によるレジストパターン２１の消失を防ぐこと
ができる。
共に縮小投影露光装置にセットし、正確な位置合わせを
行った後、たとえば波長０.２４６μｍのＫｒＦエキシ
マレーザを一定時間照射（露光）して、マスクパターン
をレジスト膜に焼き付ける。ここで、上記フォトマスク
のスクライブ領域の左辺部には前述した複数のＡパター
ンが配置され、右辺部には前述した複数のＢパターンが
配置されている。上記Ａパターンと上記Ｂパターンとは
多重露光されるが、前記図３を用いて説明したように、
ＡパターンとＢパターンとのサイズ差Ｃ／２によって、
多重露光によるレジストパターン２１の消失を防ぐこと
ができる。
【００４０】図９に、露光工程で使用する縮小投影露光
装置２２の一例を簡単に説明する。同図において、２３
は、たとえば５〜８インチのシリコン（Ｓｉ）単結晶か
らなる半導体ウエハ、２４はＫｒＦエキシマレーザ、２
５，２６は反射鏡、２７はインテグレータ、２８は反射
鏡、２９はコンデンサーレンズ、３０はフォトマスクを
保持して少なくともＺ軸方向に微動可能なマスクホル
ダ、３１は縮小投影レンズである。３２は半導体ウエハ
２３を吸着するウエハ吸着台、３３はＺ軸移動台（高さ
方向）、３４はＸ軸移動台（水平横方向）、３５はＹ軸
移動台（水平前後方向）であり、上記Ｘ軸移動台３４と
共にＸＹステージを構成する。ＳＭはフォトマスクであ
る。
装置２２の一例を簡単に説明する。同図において、２３
は、たとえば５〜８インチのシリコン（Ｓｉ）単結晶か
らなる半導体ウエハ、２４はＫｒＦエキシマレーザ、２
５，２６は反射鏡、２７はインテグレータ、２８は反射
鏡、２９はコンデンサーレンズ、３０はフォトマスクを
保持して少なくともＺ軸方向に微動可能なマスクホル
ダ、３１は縮小投影レンズである。３２は半導体ウエハ
２３を吸着するウエハ吸着台、３３はＺ軸移動台（高さ
方向）、３４はＸ軸移動台（水平横方向）、３５はＹ軸
移動台（水平前後方向）であり、上記Ｘ軸移動台３４と
共にＸＹステージを構成する。ＳＭはフォトマスクであ
る。
【００４１】露光に際しては、ＫｒＦエキシマレーザ２
４から出たビームを２枚の全反射鏡２５，２６で曲げた
後、インテグレータ２７と呼ぶ光学素子によって集光と
拡大、均一化を行う。次に、大型の全反射鏡２８でビー
ムを曲げて石英製のコンデンサーレンズ２９を通した
後、フォトマスクＳＭと石英の単色縮小投影レンズ３１
とを経て半導体ウエハ２３上に結像させる。
４から出たビームを２枚の全反射鏡２５，２６で曲げた
後、インテグレータ２７と呼ぶ光学素子によって集光と
拡大、均一化を行う。次に、大型の全反射鏡２８でビー
ムを曲げて石英製のコンデンサーレンズ２９を通した
後、フォトマスクＳＭと石英の単色縮小投影レンズ３１
とを経て半導体ウエハ２３上に結像させる。
【００４２】フォトマスクＳＭを用いて露光を行った後
は、現像液を半導体基板１の表面に滴下させて表面張力
を利用して盛り、所定の時間現像処理を行った後、純粋
でのリンス、回転乾燥を連続的に行う。これによって、
半導体基板１上のレジスト膜に所定のレジストパターン
２１が形成される。
は、現像液を半導体基板１の表面に滴下させて表面張力
を利用して盛り、所定の時間現像処理を行った後、純粋
でのリンス、回転乾燥を連続的に行う。これによって、
半導体基板１上のレジスト膜に所定のレジストパターン
２１が形成される。
【００４３】次に、図１０に示すように、レジストパタ
ーン２１をマスクとして金属膜２０をエッチングし、第
１層配線３６を形成する。同時に、スクライブ領域には
第１層配線２０と同層の金属膜２０によってダミーパタ
ーン３６ａが形成される。
ーン２１をマスクとして金属膜２０をエッチングし、第
１層配線３６を形成する。同時に、スクライブ領域には
第１層配線２０と同層の金属膜２０によってダミーパタ
ーン３６ａが形成される。
【００４４】次に、半導体基板１上に第２層間絶縁膜３
７を堆積した後、ＣＭＰ法によって、第２層間絶縁膜３
７を研磨して、その表面を平坦化する。この際、スクラ
イブ領域に第１層配線３６と同層の金属膜２０で構成さ
れるダミーパターン３６ａが配置されていることから、
ＣＭＰ工程における平坦性が向上する。
７を堆積した後、ＣＭＰ法によって、第２層間絶縁膜３
７を研磨して、その表面を平坦化する。この際、スクラ
イブ領域に第１層配線３６と同層の金属膜２０で構成さ
れるダミーパターン３６ａが配置されていることから、
ＣＭＰ工程における平坦性が向上する。
【００４５】次に、図１１に示すように、レジストパタ
ーンをマスクとして第２層間絶縁膜３７をエッチング
し、第１層配線３６に達するスルーホール３８を開孔す
る。その後、第２層間絶縁膜３７の上層に金属膜、たと
えばタングステン膜を堆積し、たとえばＣＭＰ法で、こ
の金属膜の表面を平坦化することによってスルーホール
３８の内部に金属膜を埋め込みプラグ３９を形成する。
次いで、第２層間絶縁膜３７の上層に堆積した金属膜を
エッチングして第２層配線４０を形成することにより、
ＣＭＯＳデバイスが略完成する。
ーンをマスクとして第２層間絶縁膜３７をエッチング
し、第１層配線３６に達するスルーホール３８を開孔す
る。その後、第２層間絶縁膜３７の上層に金属膜、たと
えばタングステン膜を堆積し、たとえばＣＭＰ法で、こ
の金属膜の表面を平坦化することによってスルーホール
３８の内部に金属膜を埋め込みプラグ３９を形成する。
次いで、第２層間絶縁膜３７の上層に堆積した金属膜を
エッチングして第２層配線４０を形成することにより、
ＣＭＯＳデバイスが略完成する。
【００４６】このように、本実施の形態によれば、フォ
トマスクのスクライブ領域の左辺部に配置されるＡパタ
ーンと右辺部に配置されるＢパターンとの間にサイズ差
Ｃ／２を設けて多重露光させることにより、スクライブ
領域での多重露光によるパターンの消失を防ぐことがで
きて、ショットの重ね合わせ精度および露光量に影響さ
れることなく、常に所望したダミーパターン３６ａを形
成することができる。これにより、第１層配線３６の上
層の第２層間絶縁膜３７のＣＭＰ工程において、半導体
チップ内における第２層間絶縁膜３７の表面の平坦性を
向上することが可能となる。さらに、半導体ウエハの最
外周部にも同じくダミーパターンが配置できるので、半
導体ウエハ内における第２層間絶縁膜３７の表面の平坦
性を向上することも可能となる。
トマスクのスクライブ領域の左辺部に配置されるＡパタ
ーンと右辺部に配置されるＢパターンとの間にサイズ差
Ｃ／２を設けて多重露光させることにより、スクライブ
領域での多重露光によるパターンの消失を防ぐことがで
きて、ショットの重ね合わせ精度および露光量に影響さ
れることなく、常に所望したダミーパターン３６ａを形
成することができる。これにより、第１層配線３６の上
層の第２層間絶縁膜３７のＣＭＰ工程において、半導体
チップ内における第２層間絶縁膜３７の表面の平坦性を
向上することが可能となる。さらに、半導体ウエハの最
外周部にも同じくダミーパターンが配置できるので、半
導体ウエハ内における第２層間絶縁膜３７の表面の平坦
性を向上することも可能となる。
【００４７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４８】たとえば、前記実施の形態では、フォトマ
スクのスクライブ領域の左辺部と右辺部とにダミーパタ
ーンを設けたが、スクライブ領域の上辺部と下辺部にも
設けることができる。
スクのスクライブ領域の左辺部と右辺部とにダミーパタ
ーンを設けたが、スクライブ領域の上辺部と下辺部にも
設けることができる。
【００４９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５０】本発明によれば、ステップ・アンド・リピ
ート方式の多重露光を用いて半導体ウエハのスクライブ
領域にダミーパターンを形成することができる。これに
より、下地パターンの疎密を解消することができる。従
って、上層の堆積膜のＣＭＰ工程において、半導体チッ
プ内および半導体ウエハ内における堆積膜の表面の平坦
性を向上することが可能となる。
ート方式の多重露光を用いて半導体ウエハのスクライブ
領域にダミーパターンを形成することができる。これに
より、下地パターンの疎密を解消することができる。従
って、上層の堆積膜のＣＭＰ工程において、半導体チッ
プ内および半導体ウエハ内における堆積膜の表面の平坦
性を向上することが可能となる。
【図面の簡単な説明】
【図１】半導体ウエハの全体平面図である。
【図２】本発明の一実施の形態であるフォトマスク上の
スクライブ領域に描画されたパターン図であり、（ａ）
はスクライブ領域の左辺部に描画されたＡパターン、
（ｂ）はスクライブ領域の右辺部に描画されたＢパター
ンである。
スクライブ領域に描画されたパターン図であり、（ａ）
はスクライブ領域の左辺部に描画されたＡパターン、
（ｂ）はスクライブ領域の右辺部に描画されたＢパター
ンである。
【図３】本発明の一実施の形態であるフォトマスク上の
スクライブ領域の左辺部に描画されたＡパターンと右辺
部に描画されたＢパターンとを重ね合わした図である。
スクライブ領域の左辺部に描画されたＡパターンと右辺
部に描画されたＢパターンとを重ね合わした図である。
【図４】本発明の一実施の形態である半導体装置を示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置を示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体装置を示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置を示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体装置を示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図９】露光工程で使用する縮小投影露光装置の説明図
である。
である。
【図１０】本発明の一実施の形態である半導体装置を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ 素子分離溝 ４ａ ダミーパターン ５ 酸化シリコン膜 ６ ｐ型ウェル ７ ｎ型ウェル ８ ゲート絶縁膜 ９ 多結晶シリコン膜 ９ａ ゲート絶縁膜 １０ 窒化シリコン膜 １０ａ キャップ絶縁膜 １１ ｎ-型半導体領域 １２ ｐ-型半導体領域 １３ サイドウォールスペーサ １４ ｎ+型半導体領域 １５ ｐ+型半導体領域 １７ 第１層間絶縁膜 １８ コンタクトホール １９ プラグ ２０ 金属膜 ２１ レジストパターン ２２ 縮小投影露光装置 ２３ 半導体ウエハ ２４ ＫｒＦエキシマレーザ ２５ 反射鏡 ２６ 反射鏡 ２７ インテグレータ ２８ 反射鏡 ２９ コンデンサーレンズ ３０ マスクホルダ ３１ 縮小投影レンズ ３２ ウエハ吸着台 ３３ Ｚ軸移動台 ３４ Ｘ軸移動台 ３５ Ｙ軸移動台 ３６ 第１層配線 ３６ａ ダミーパターン ３７ 第２層間絶縁膜 ３８ スルーホール ３９ プラグ ４０ 第２層配線 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ ＳＭ フォトマスク ＳＷ 半導体ウエハ Ｗ1 幅 Ｗ2 幅 Ｔ1 ピッチ Ｔ2 ピッチ
Claims (4)
- 【請求項１】 フォトマスクのスクライブ領域の一辺に
第１のパターンを配置し、前記第１のパターンと対置す
る前記スクライブ領域の他辺に第２のパターンを配置
し、前記第１のパターンと前記第２のパターンとを多重
露光することによって、半導体ウエハのスクライブ領域
にダミーパターンを形成することを特徴とする半導体装
置の製造方法。 - 【請求項２】 フォトマスクのスクライブ領域の一辺に
第１のパターンを配置し、前記第１のパターンと対置す
る前記スクライブ領域の他辺に第２のパターンを配置
し、前記第１のパターンと前記第２のパターンとをステ
ップ・アンド・リピート方式で多重露光することによっ
て、半導体ウエハのスクライブ領域にダミーパターンを
形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 フォトマスクのスクライブ領域の一辺に
第１のパターンを配置し、前記第１のパターンと対置す
る前記スクライブ領域の他辺に第２のパターンを配置
し、前記第１のパターンと前記第２のパターンとをステ
ップ・アンド・リピート方式で多重露光することによっ
て、半導体ウエハのスクライブ領域にダミーパターンを
形成するものであって、 前記第１のパターンが前記第２のパターンよりも相対的
に大きく、前記第１のパターンの配置ピッチと前記第２
のパターンの配置ピッチとを同じとすることを特徴とす
る半導体装置の製造方法。 - 【請求項４】 フォトマスクのスクライブ領域の一辺に
第１のパターンを配置し、前記第１のパターンと対置す
る前記スクライブ領域の他辺に第２のパターンを配置
し、前記第１のパターンと前記第２のパターンとをステ
ップ・アンド・リピート方式で多重露光することによっ
て、半導体ウエハのスクライブ領域にダミーパターンを
形成するものであって、 前記第１のパターンが前記第２のパターンよりも相対的
に大きく、前記第１のパターンの配置ピッチと前記第２
のパターンの配置ピッチとが同じであり、 前記第１のパターンと前記第２のパターンとの一辺の寸
法差がフォトリソグラフィの重ね合わせ精度以上の値を
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154089A JP2001332556A (ja) | 2000-05-25 | 2000-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154089A JP2001332556A (ja) | 2000-05-25 | 2000-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332556A true JP2001332556A (ja) | 2001-11-30 |
Family
ID=18659236
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000154089A Pending JP2001332556A (ja) | 2000-05-25 | 2000-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001332556A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1443552A3 (en) * | 2003-01-29 | 2005-04-20 | NEC Electronics Corporation | Semiconductor device and method of fabricating semiconductor device |
| WO2005104198A1 (ja) * | 2004-04-22 | 2005-11-03 | Fujitsu Limited | 半導体基板およびその製造方法 |
| JP2009532908A (ja) * | 2006-04-03 | 2009-09-10 | モレキュラー・インプリンツ・インコーポレーテッド | インプリント・リソグラフィ・システム |
| KR100958606B1 (ko) * | 2004-04-22 | 2010-05-18 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 기판 및 그 제조 방법 |
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