KR100958606B1 - 반도체 기판 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판은 웨이퍼와, 상기 웨이퍼 위의 표면 위에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면 위에 제 2의, 상이한 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면 위에 상기 제 1 및 제 2 단차 구조를 덮도록 형성되고, 평탄화 표면을 갖는 층간절연막으로 이루어지고, 상기 표면 위에 상기 층간절연막에 의해 덮여 적어도 제 1 및 제 2 막 두께 모니터 패턴을 갖고, 상기 표면 위에는 상기 제 1 막 두께 모니터 패턴을 둘러싸도록 별도의 복수의 패턴으로 이루어지는 제 1 패턴 그룹이 형성되고, 상기 표면 위에는 상기 제 2 막 두께 모니터 패턴을 둘러싸도록 별도의 복수의 패턴으로 이루어지는 제 2 패턴 그룹이 형성되고, 상기 표면 위에서 상기 제 1 막 두께 모니터 패턴 및 상기 제 1 패턴 그룹은 제 3 면적률을 갖고, 상기 제 2 막 두께 모니터 패턴 및 상기 제 2 패턴 그룹은 제 4 면적률을 갖고, 상기 제 3 면적률과 상기 제 4 면적률과는 서로 상이하다.
반도체 기판, 웨이퍼, 단차부, 층간절연막, 막 두께 모니터 패턴

Description

반도체 기판 및 그 제조 방법{SEMICONDUCTOR SUBSTRATE AND PROCESS FOR FABRICATING THE SAME}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 특히 강유전체막을 갖는 반도체 장치에 관한 것이다.
소위 DRAM 또는 SRAM 등의 반도체 기억 장치는 컴퓨터를 비롯하여 정보 처리 장치에서 고속 주(主)기억 장치로서 널리 사용되지만, 이들은 휘발성의 기억 장치이며, 전원을 오프(off)로 하면 기억된 정보는 상실된다. 이것에 대하여, 종래부터 프로그램이나 데이터를 저장하는 대용량 보조 기억 장치로서 불휘발성의 자기(磁氣) 디스크 장치가 사용되고 있다.
그러나, 자기 디스크 장치는 대형이고 기계적으로 취약하고, 소비 전력도 크고, 또한 정보를 읽고 쓸 때의 액세스 속도가 느린 결점을 갖고 있다. 이것에 대하여, 최근에는 불휘발성 보조 기억 장치로서, 플로팅 게이트(floating gate) 전극에 정보를 전하(電荷)의 형태로 축적하는 EEPROM 또는 플래쉬 메모리(flash memory)가 사용되고 있는 경우가 많아지고 있다. 특히, 플래쉬 메모리는 DRAM과 동일한 셀(cell) 구성을 갖기 때문에 큰 집적 밀도로 형성하기 쉬워 자기 디스크 장치에 필적하는 대용량 기억 장치로서 기대되고 있다.
또한, EEPROM이나 플래쉬 메모리에서는 정보의 기입이 터널(tunnel) 절연막 을 통하여 플로팅 게이트 전극에의 핫일렉트론의 주입에 의해 실행되었기 때문에, 필연적으로 기입에 시간이 소요되고, 또한 정보의 기입 및 소거를 반복하면 터널 절연막이 열화되는 문제가 생기고 있었다. 터널 절연막이 열화되면 기입 또는 소거 동작이 불안정해진다.
이것에 대하여, 정보를 강유전체막의 자발 분극의 형태로 기억하는 강유전체 기억 장치(이하, FeRAM이라고 기재)가 제안되어 있다. 상기 FeRAM에서는 각각의 메모리 셀 트랜지스터가 DRAM의 경우와 마찬가지로 단일 MOSFET로 이루어지고, 메모리 셀 커패시터 중의 유전체막을 PZT(Pb(Zr, Ti)O3) 또는 PLZT(Pb(Zr, Ti, La)O3), 더 나아가서는 SBT(SrBi2Ta2O3), SBTN(SrBi2(Ta, Nb)2O3) 등의 강유전체로 치환된 구성을 갖고 있으며, 높은 집적 밀도에서의 집적이 가능하다. 또한, FeRAM은 전계(電界)의 인가(印加)에 의해 강유전체 커패시터의 자발 분극을 제어하기 때문에, 기입을 핫일렉트론의 주입에 의해 실행하는 EEPROM이나 플래쉬 메모리와 비하여 기입 속도가 1000배 또는 그것 이상 빨라지게 되고, 또한 소비 전력이 약 1/10로 저감되는 유리한 특징을 갖고 있다. 또한, 터널 산화막을 사용할 필요가 없기 때문에 수명도 길고, 플래쉬 메모리의 10만배의 기입 전환 횟수를 확보할 수 있다고 고려된다.
도 1은 종래의 FeRAM(20)의 구성을 나타낸다.
도 1을 참조하면, FeRAM(20)은 필드 절연막(22)에 의해 획성된 p형 웰(21A) 과 n형 웰(21B)을 갖는 p형 또는 n형의 Si 기판(21) 위에 형성되어 있고, 상기 p형 웰(21A) 위에는 폴리사이드 구조의 게이트 전극(24A)이 게이트 절연막(23A)을 통하여 형성되어 있다. 또한, 상기 n형 웰(21B) 위에는 폴리사이드 구조의 게이트 전극(24B)이 게이트 절연막(23B)을 통하여 형성되어 있다. 또한, 상기 p형 웰(21A) 중에는, 상기 게이트 전극(24A)의 양측에 n형 확산 영역(21a, 21b)이 형성되어 있고, 상기 n형 웰(21B) 중에는 상기 게이트 전극(24B)의 양측에 p형 확산 영역(21c, 21d)이 형성되어 있다. 상기 게이트 전극(24A)은 활성 영역의 외(外)에서는 필드 산화막(22) 위를 연재(延在)하고, FeRAM의 워드 선(WL)의 일부를 구성한다.
상기 게이트 전극(24A, 24B)의 각각은 측벽 절연막을 갖고, 상기 Si 기판(21) 위에 상기 필드 절연막(22)을 덮도록 CVD법에 의해 형성된 두께가 약 200㎚의 SiON 커버막(25)에 의해 덮여 있다.
상기 커버막(25)은 또한 TEOS 가스를 원료로 한 CVD법에 의해 형성된 두께가 약 1㎛의 SiO2 층간절연막(26)에 의해 덮여 있고, 상기 층간절연막(26)의 표면은 CMP법에 의해 평탄화되어 있다.
또한, 상기 층간절연막(26)의 평탄화 표면 위에는 두께가 10 내지 30㎚, 바람직하게는 약 20㎚의 Ti막과, 두께가 100 내지 300㎚, 바람직하게는 약 175㎚의 Pt막을 차례로 적층한 구조의 하부 전극(27)과, 두께가 100 내지 300㎚, 바람직하게는 약 240㎚의 PZT((Pb(Zr, Ti)O3) 또는 PZLT((Pb, La)(Zr, Ti)O3)로 이루어지는 강유전체 커패시터 절연막(28)과, 상기 강유전체 커패시터 절연막(28) 위에 형성된 두께가 100 내지 300㎚, 바람직하게는 약 200㎚의 IrOx로 이루어지는 상부 전극(29)을 차례로 적층한 구성의 강유전체 커패시터가 형성되어 있다. 상기 Ti막 및 Pt막은 전형적으로는 스퍼터링에 의해 형성되고, 또한 상기 강유전체 커패시터 절연막(28)은 전형적으로는 스퍼터링 후 산소 분위기 중 725℃에서 20초간 급속 열처리를 행함으로써 결정화된다. 상기 강유전체막(28)은 Ca와 Sr이 첨가되어 있는 것이 바람직하고, 스퍼터링 이외에도, 스핀온법, 졸겔법, MOD(metal organic deposition)법, 또는 MOCVD법에 의해 형성할 수 있다. 또한, 상기 강유전체 커패시터 절연막(28)으로서는 PZT 또는 PLZT막 이외에도, SBT(SrBi2(Ta, Nb)2O9)막, BTO(Bi4Ti2O12)막 등을 사용하는 것이 가능하다. 또한, 상기 강유전체 커패시터 절연막(28) 대신에 BST((Ba, Sr)TiO3)막이나 STO(SrTiO3)막 등의 고(高)유전체막을 사용함으로써, DRAM을 형성하는 것도 가능하다. 또한, 상기 상부 전극(29)을 구성하는 IrOx막은 전형적으로는 스퍼터링에 의해 형성된다. 또한, 상기 상부 전극(29)으로서는 IrOx막 대신에 Pt막이나 SRO(SrRuO3)막을 사용하는 것도 가능하다.
그러나, 이렇게 하여 형성된 강유전체 커패시터에서는 반도체 프로세스에 동반하는 환원성 분위기, 특히 수소에 폭로되면 상기 강유전체 커패시터 절연막(28)에 용이하게 환원이 생기고, 전기 특성이 현저하게 열화한다. 그 때문에 상기 강유전체 커패시터는 상온 하에서의 스퍼터링법에 의해 형성된 두께가 약 50㎚의 Al2O3로 이루어지는 엔캡층(330A)에 의해 덮여 있고, 또한 상기 엔캡층(330A)은 상 기 층간절연막(26) 위에 스퍼터링에 의해 약 20㎚의 두께로 형성된 별도의 Al2O3 엔캡층(330)에 의해 덮여 있다. 여기서 상기 Al2O3 엔캡층(330)은 수소의 진입을 저지하는 배리어막으로서 기능한다.
상기 엔캡층(330) 위에는, SiO2 층간절연막(30)이 SiH4, 또는 Si2F6, Si3F8, Si2F3Cl 등의 폴리실란 화합물, 또는 SiF4 또는 TEOS를 원료로 한 CVD법, 바람직하게는 플라스마 CVD법에 의해, 상기 상부 전극(29)으로부터 위에서 약 400㎚의 두께로 되도록 형성되어 있고, 상기 층간절연막(30) 중에는 상기 상부 전극(29) 및 하부 전극(27)을 각각 노출시키는 컨택트 홀(30A, 30B)이 또는 상기 층간절연막(26) 중에 연재하고, 각각 상기 확산 영역(21a, 21b, 21c, 21d)을 노출시키는 컨택트 홀(30C, 30D, 30E, 30F)이 형성되어 있다. 또한, 상기 층간절연막(30) 중에는 상기 소자 분리막(22) 위에 형성된 워드 선 패턴(WL)을 노출시키는 컨택트 홀(30G)이 형성되어 있다.
도 1의 종래의 FeRAM(20)에서는 상기 컨택트 홀(30A, 30B)의 각각에서 각각의 컨택트 홀 내벽면에 직접적으로 접하도록, 또는 노출된 상부 전극(29) 또는 하부 전극(27)의 표면과 직접적으로 접하도록, TiN 등의 도전성 질화물로 이루어지는 밀착막(31A, 31B)이 약 50㎚의 두께로 형성되고, 상기 컨택트 홀(30A)에서는 상기 TiN 밀착막(31A) 위에, W로 이루어지는 도체 플러그(32A)가, 또는 상기 컨택트 홀(30B)에서는 상기 TiN 밀착막(31B) 위에 W로 이루어지는 도체 플러그(32B)가, WF6, Ar 및 H2의 혼합 가스를 사용한 CVD법에 의해 형성되어 있다.
또한, 상기 FeRAM(20)에서는 마찬가지로, 상기 컨택트 홀(30C∼30G)의 각각의 내벽면 위에 Ti/TiN 밀착층(31C∼31G)이 형성되어 있고, 상기 Ti/TiN 밀착층(31C∼31G)의 각각의 위에는 각각의 컨택트 홀을 충전시키도록 W 플러그(32C∼32G)가 형성되어 있다.
또한, 상기 층간절연막(30) 위에는 상기 W 플러그(32A∼32G)의 각각에 대응하고, Al로 이루어지는 배선 패턴(33A∼33F)이 형성되어 있고, 상기 배선 패턴(33A∼33F)은 플라스마 CVD법에 의해 형성된 SiO2막으로 이루어지는 다음의 층간절연막(34)에 의해 덮여 있다. 상기 층간절연막(30)과 마찬가지로, 층간절연막(34)은 SiH4, 또는 Si2F6이나 Si3F8, Si2F3Cl 등으로 이루어지는 폴리실란 화합물, 또는 TEOS를 원료로 하여 형성할 수 있다.
또한, 상기 층간절연막(34) 위에는 SiO2로 이루어지는 보호절연막(35)을 플라스마 CVD법에 의해, 100㎚ 이상의 두께로 형성한다. 이렇게 하여 형성된 보호절연막(35)은 층간절연막(34)의 형성에 이어지는 평탄화 공정(CMP)에 의해 노출된 슬릿(공동(空洞))을 덮는다.
또한, 상기 보호절연막(35) 중에는 상기 층간절연막(34)을 관통하고, 상기 배선 패턴(33A, 33F)을 노출시키는 컨택트 홀(35A, 35B)이 각각 형성되고, 상기 컨택트 홀(35A, 35B)의 내벽면 위에는 TiN 밀착층(36A, 36B)을 각각 통하여 W 플러그(37A, 37B)가 형성되어 있다.
또한, 상기 보호절연막(35) 위에는 상기 W 플러그(37A, 37B)와 콘택트하는 Al 또는 Al 합금으로 이루어지는 배선 패턴(38A, 38B)이 형성된다. 그 때, 상기 배선 패턴(38A, 38B)과 상기 보호절연막(35) 사이에는, 상기 컨택트 홀(35A, 35B)의 내벽면을 덮는 TiN 밀착막(36A, 36B)이 연재한다.
또한, 상기 배선 패턴(38A, 38B)은 상기 층간절연막(30, 34)과 마찬가지로 하여 형성된 층간절연막(39)에 의해 덮이고, 또한 상기 보호절연막(35)과 동일한 보호절연막(40)에 의해 덮힌 후, 상기 보호절연막(40) 위에 비트선(BL) 패턴을 포함하는 배선 패턴(41A∼41E)이 형성된다.
도 1의 FeRAM(20)은 도 2의 (a) 내지 도 2의 (f)의 공정에 의해 제조된다.
도 2의 (a)를 참조한 바와 같이, 상기 확산 영역(21a∼21d)을 형성하고 상기폴리사이드 게이트 전극(24A, 24B)을 담지(擔持)하는 Si 기판(21) 위에는, 상기 게이트 전극(24A, 24B)을 덮도록 SiO2 층간절연막(26)이 TEOS를 원료로 한 플라스마 CVD법에 의해 약 1㎛의 두께로 형성되어 있다. 또한, 상기 층간절연막(26)을 CMP법에 의해 평탄화한 후, Ti막과 Pt막을 차례로 각각 20㎚ 및 175㎚의 두께로 퇴적하고, 그 위에 스퍼터링에 의해 상술한 바와 같이 바람직하게는 Ca와 Sr이 첨가된 PLZT 등의 강유전체막을 240㎚의 두께로 형성한다. 이렇게 하여 형성된 PLZT막은 산소 분위기 중, 725℃에서 20초간, 125℃/초의 승온(昇溫) 속도의 급속 열처리 공정에 의해 결정화된다.
또한, 강유전체막의 결정화 후, 상기 강유전체막 위에 IrOx막을 스퍼터링법 에 의해, 200㎚의 두께로 형성한다.
이렇게 하여 형성된 IrOx를 레지스트 프로세스에 의해 패터닝함으로써, 상기 상부 전극(29)이 형성된다. 상기 레지스트 프로세스 후, 상기 강유전체막은 다시 산소 분위기 중, 650℃에서 60분간 열처리되고, IrOx막의 스퍼터링 공정 및 패터닝 공정 시에 강유전체막 중에 도입된 결함이 보상된다.
다음으로, 상기 상부 전극(29)을 포함하도록 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 상기 강유전체막을 패터닝하고, 상기 강유전체 커패시터 절연막(28)을 형성한다. 상기 강유전체 커패시터 절연막(28)의 형성 후, 또한 질소 분위기 중에서 열처리를 행함으로써, 상기 층간절연막(26) 중의 탈수(脫水)를 행한다.
또한, 상기 Pt/Ti층 위에 상기 강유전체 커패시터 절연막(28) 및 상부 전극(29)을 덮도록 Al2O3막을 상온에서 스퍼터링함으로써, 상기 강유전체 커패시터 절연막(28)을 H2로부터 보호하는 엔캡층(330A)을 형성한다. 상기 엔캡층(330A)의 형성 후, 산소 분위기 중 550℃에서 60분간의 열처리를 행하고, 엔캡층(330A)의 막 질을 향상시킨다.
또한, 이렇게 하여 형성된 엔캡층(330A) 위에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 상기 Pt/Ti층을 패터닝하고, 하부 전극(27)을 형성한다.
또한, 상기 하부 전극(27)의 패터닝 시에 사용한 레지스트 패턴을 제거하고, 350℃에서 30분간 열처리하고, 또한 상기 층간절연막(26) 위에 Al2O3막을 스퍼터링 함으로써, 제 2 엔캡층(330)을 엔캡층(330)이 그 아래의 엔캡층(330A)를 덮도록 형성한다.
또한, 도 2의 (a)의 공정에서는, 상기 엔캡층(330)의 형성 후, 산소 분위기 중 650℃에서 30분간의 열처리를 행하고, 강유전체 커패시터 절연막(28) 중에 도입된 손상을 해소한다. 또한, 상기 엔캡층(330) 위에 층간절연막(30)을, 상술한 바와 같이, SiH4, 또는 Si2F6, Si3F8이나 Si2F3Cl 등의 폴리실란 화합물, 또는 SiF4를 원료로 한 플라스마 CVD법에 의해, 약 1200㎚의 두께로 형성한다. 상기 층간절연막(30)은 TEOS를 원료로서 형성하는 것도 가능하다. 또한, 플라스마 CVD법 외에 열여기 CVD법이나 레이저여기 CVD법을 사용할 수도 있다. 상기 층간절연막(30)은 형성된 후, CMP법에 의해 상부 전극(29)의 표면으로부터 측정한 두께가 약 400㎚로 될 때까지 연마되고, 평탄화된다.
다음으로, 도 2의 (b)의 공정에서 상기 층간절연막(30)의 탈수 처리를, N2 플라스마 또는 N2O 플라스마를 사용한 후, CHF3 및 CF4과 Ar의 혼합 가스를 사용한 레지스트 프로세스에 의해, 상기 층간절연막(30) 중에 상기 엔캡층(330, 330A)을 관통하고, 각각 상기 상부 전극(29) 및 하부 전극(27)을 노출시키도록 컨택트 홀(30A, 30B)을 형성한다.
또한, 도 2의 (b)의 공정에서는, 이렇게 하여 형성된 구조를 산소 분위기 중, 550℃에서 60분간 열처리하고, 컨택트 홀(30A, 30B)의 형성에 동반하여 생기는 강유전체 커패시터 절연막(28)의 막질 열화를 회복시킨다.
다음으로, 도 2의 (c)의 공정에서, 도 2의 (b)의 구조 위에 컨택트 홀(30C∼30F)에 대응하는 개구부를 갖는 레지스트 패턴(R)을 형성하고, 상기 레지스트 패턴(R)을 마스크로 상기 층간절연막(30, 26)을 패터닝하고, 확산 영역(21a∼21d)을 각각 노출시키는 컨택트 홀(30C∼30F)을 형성한다. 도 2의 (c) 및 이하의 설명에서는, 도 1에 나타낸 컨택트 홀(30G)의 형성은 간단함을 위해 생략하여 나타내고 있다.
다음으로, 도 2의 (d)의 공정에서 상기 레지스트 패턴(R)을 제거하고, Ar 플라스마 에칭에 의한 전(前) 처리를 행한 후, 상기 층간절연막(30) 위에 TiN막(31)을 스퍼터링에 의해, 약 50㎚의 두께로 상기 TiN막(31)이 상기 컨택트 홀(31A)의 내벽면 및 저면, 또는 상기 컨택트 홀(31B)의 내벽면 및 저면을 연속하여 덮도록 형성한다. 이렇게 하여 형성된 TiN막(31)은 상기 컨택트 홀(31A)의 저면에서 상기 상부 전극(29)의 노출부에 콘택트하고, 또는 상기 컨택트 홀(31B)의 저면에서 상기 하부 전극(27)의 노출부에 콘택트한다. 또한, 상기 TiN막(31)은 컨택트 홀(30C∼30F)에서 노출된 확산 영역(21a∼21d)과 콘택트한다.
다음으로, 도 2의 (e)의 공정에서, 도 2의 (d)의 구조 위에 WF6과 Ar 및 H2를 사용한 CVD법에 의해, W층(32)을 상기 TiN막(31) 위에 상기 컨택트 홀(30C∼30F)의 각각을 충전하도록 퇴적한다.
도 2의 (e)의 공정에서는, W층의 CVD 공정에서 H2가 사용되지만, 도 2의 (e) 의 구조에서는 강유전체막(28)을 포함하는 강유전체 커패시터 전체가 엔캡층(330, 330A) 및 상기 TiN막(31)에 의해 연속적으로 덮여 있기 때문에, H2가 강유전체막(28)에 도달하지 않고, 환원에 의한 강유전체 커패시터의 특성 열화의 문제가 회피된다.
다음으로, 도 2의 (f)의 공정에서, 상기 층간절연막(30) 위의 W층(32)을 CMP법에 의해 연마·제거하고, 그 결과 컨택트 홀(30A∼30F) 내에 잔류한 W층 부분에 의해, W 플러그(32A∼32F)가 각각 형성된다. 또한, 상기 CMP 공정의 결과, 상기TiN막(31)도 평탄화되고, 각각의 컨택트 홀(30A∼30F)에 대응하여 TiN 패턴(31A∼31F)이 형성된다.
이렇게 하여 형성된 W 플러그(32A∼32F) 중, W 플러그(32A)는 IrOx로 이루어지는 상부 전극(29)과 TiN 패턴(31A)을 통하여 콘택트하지만, TiN 패턴(31A)은 IrOx 등의 도전성 산화물과 반응하지 않고, 그 때문에 콘택트 저항의 증대는 생기지 않는다.
또한, 도 2의 (f)의 구조 위에 통상의 공정에 의해 다층 배선 구조를 형성함으로써, 도 1의 FeRAM(20)이 얻어진다.
[특허문헌 1] 일본국 공개특허평11-219922호 공보
이러한 FeRAM(20)에서는, 상기 하부 전극(27) 및 강유전체 커패시터 절연막(28)이 전형적으로는 200㎚ 정도의 막 두께로, 또는 상부 전극(29)이 250㎚ 정도의 막 두께로 형성되기 때문에, 강유전체 커패시터는 상기 층간절연막(26) 위에서 650㎚ 정도의 높이를 갖게 된다. 그 때문에, 도 2의 (a)에 앞선 공정에서 상기 강유전체 커패시터를 층간절연막(30)으로 덮을 때에, 층간절연막(30)의 표면이 가능한 한 평탄화되도록 상기 층간절연막(30)을 상당히 큰, 전형적으로는 2.6㎛ 정도의 두께로 형성하는 것이 행해지고 있다.
이러한 경우, 도 2의 (a)의 상태에 도달하기 위해서는, 상기 층간절연막(30)을 CMP법에 의해 1.6㎛라도 연마할 필요가 있다.
그러나, 도 1의 FeRAM(20)을 제조할 경우, 상기의 화학 기계 연마 공정은 F eRAM(20)이 반도체 웨이퍼(200) 중에 형성되어 있는 상태에서 행해지고, 따라서 상기 반도체 웨이퍼(200) 위에는, 도 3에 나타낸 바와 같이, 각각 상기 FeRAM(20)을 포함하는 다양한 FeRAM 칩(201∼20N)이 형성된다. 이러한 반도체 웨이퍼(200)를 각각의 칩에, 스크라이브라인을 따라 다이싱함으로써, 원하는 FeRAM이 제조된다.
이러한 FeRAM의 제조 공정에서는, 동일한 웨이퍼 위일지라도 칩마다 FeRAM(20)의 집적 밀도가 상이한 경우가 있고, 예를 들어 도 4에 나타낸 바와 같이, 메모리 셀의 점유 면적이 30%의 칩과, 50%의 칩과, 80%의 칩이 반도체 웨이퍼(200) 위에서 근접하고, 예를 들어 동일한 레티클에 의한 노광 범위에 대응한 영역에 형성된다.
그러나, 이렇게 동일 기판 위에 강유전체 커패시터의 면적률이 상이한 복수의 FeRAM 칩이 형성되는 구성에서는, 도 5에 나타낸 바와 같이, 강유전체 커패시터(C)의 밀도가 낮고, 즉, 면적률이 작은 칩 영역에서는 강유전체 커패시터(C)를 덮도록 층간절연막(30)을 퇴적한 경우, 층간절연막(30)은 돌출하는 강유전체 커패시터(C)의 사이의 공간을 충전하여 얇게 형성되는 것에 대하여, 강유전체 커패시터(C)의 밀도가 높은 칩 영역에서는 상기 층간절연막(30)은 강유전체 커패시터(C)의 사이의 공간이 적기 때문에 두껍게 형성된다. 단지, 도 5에서 강유전체 커패시터(C)는 도 1의 경우와 동일한 구성을 갖고 있다.
그래서, 이러한 구조에 대하여 CMP법을 적용하고, 막 두께 모니터 패턴의 광학 측정에 의해 상기 층간절연막(30)의 막 두께를 소정의 값까지 감소시킨 경우, 이러한 막 두께 모니터 패턴이 상기 층간절연막(30)의 막 두께가 작은 칩의 근방에 형성되어 있을 경우, 상기 층간절연막(30)의 막 두께를 소정 값으로 관리할 작정일지라도, 원래 상기 층간절연막(30)의 막 두께 값이 큰 영역에서는 CMP 공정을 행하여도 층간절연막(30)의 막 두께는 상기 소정 값보다도 크고, 그 때문에 예를 들어 도 2의 (b)의 공정에서 상기 상부 전극(29) 또는 하부 전극(27)을 노출시키는 건식 에칭을 행한 경우, 형성되는 개구부(30A, 30B)가 이들의 전극에 도달하지 않을 경우가 생길 수 있다.
또한, 반대로 상기 막 두께 모니터 패턴이 상기 층간절연막(30)의 막 두께가 큰 칩의 근방에 형성되어 있을 경우에 이러한 막 두께 모니터 패턴에 의해 CMP 처리 후의 층간절연막(30)의 막 두께를 관리하면, 층간절연막(30)의 막 두께가 얇은 영역에서 연마가 과잉될 우려가 있다.
이러한 문제는 강유전체 커패시터의 형성 밀도, 즉, 면적률이 상이한 영역을 포함하는 기판의 연마를 단일한 막 두께 모니터 패턴에 의해 관리하는 것에 기인하고 있고, 높이가 상이한 막 두께 모니터 패턴을 강유전체 커패시터의 형성 밀도에 대응하여 복수 설치함으로써 대응할 수 있다고 고려되지만, 일반적으로 이러한 높이가 상이한 막 두께 모니터 패턴은 형성이 곤란하고, 또한 막 두께 모니터 패턴은 반도체 집적 회로 장치의 설계 시에 스크라이브라인 위의 적당한 영역에 자동적으로 배치될 경우가 많아, 강유전체 커패시터의 형성 밀도에 대응하여 원하는 개소에 형성하는 것은 곤란하다.
또한, 막 두께 측정을 모니터 패턴을 사용하지 않고 강유전체 커패시터 자체를 사용하여 행하는 것도 고려되지만, 이러한 막 두께의 광학 측정에는 어느 정도의 평면이 필요하여, 실제의 강유전체 커패시터를 막 두께 모니터 패턴으로서 사용하는 것은 곤란하다.
본 발명의 일 관점에 의하면, 웨이퍼와, 상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면에 제 2의, 상이한 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성되고, 평탄화 표면을 갖는 층간절연막으로 이루어지는 반도체 기판으로서, 상기 표면에 상기 층간 절연막에 의해 덮여 적어도 제 1 및 제 2 막 두께 모니터 패턴을 갖고, 상기 표면에는 상기 제 1 막 두께 모니터 패턴을 둘러싸도록 복수의 패턴으로 이루어지는 제 1 패턴 그룹이 형성되고, 상기 표면에는 상기 제 2 막 두께 모니터 패턴을 둘러싸도록 별도의 복수의 패턴으로 이루어지는 제 2 패턴 그룹이 형성되고, 상기 표면에서 상기 제 1 막 두께 모니터 패턴 및 상기 제 1 패턴 그룹은 제 3 면적률을 갖고, 상기 제 2 막 두께 모니터 패턴 및 상기 제 2 패턴 그룹은 제 4 면적률을 갖고, 상기 제 3 면적률과 상기 제 4 면적률과는 서로 상이한 반도체 기판이 제공된다.
본 발명의 다른 관점에 의하면, 웨이퍼와, 상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면에 제 2의, 보다 큰 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성된 층간절연막을 포함하는 반도체 장치의 제조 방법으로써, 상기 층간절연막을 화학 기계 연마법에 의해 연마하는 공정을 포함하고, 상기 연마 공정은 상기 표면에 복수의 패턴에 둘러싸여져 상기 제 1 면적률에 실질적으로 동일한 제 3 면적률로 형성된 제 1 막 두께 모니터 패턴과, 상기 표면에 별도의 복수의 패턴에 둘러싸여져 상기 제 2 면적률에 실질적으로 동일한 제 4 면적률로 형성된 제 2 막 두께 모니터 패턴을 사용하여 실행되는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 상이한 면적률을 갖는 복수의 단차 구조를 갖는 반도체 장치의 제조에서, 상기 단차 구조를 덮는 층간절연막을 CMP법에 의해 연마할 때에, 면적률이 상이한 적어도 2개의 막 두께 모니터 패턴을 사용함으로써, 각각의 막 두께 모니터 패턴 위에는 실제로 상기 복수의 단차 구조 위에 퇴적한 것과 동일한 두께로 층간절연막이 퇴적하기 때문에, 이들의 막 두께 모니터 패턴을 사용하여 층간절연막의 막 두께 측정을 행함으로써, 상기 층간절연막의 연마 후의 막 두께를 원하는 값으로 관리하는 것이 가능해진다.
본 발명의 또 다른 관점에 의하면, 웨이퍼와, 상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면에 제 2의, 상이한 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성되고, 평탄화 표면을 갖는 층간절연막으로 이루어지는 반도체 기판으로서, 상기 표면에 상기 층간절연막에 의해 덮여 적어도 하나의 막 두께 모니터 패턴을 갖고, 상기 표면에는 상기 막 두께 모니터 패턴을 둘러싸도록 복수의 패턴으로 이루어지는 패턴 그룹이 형성되어 있는 반도체 기판이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 웨이퍼와, 상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면에 제 2의, 보다 큰 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성된 층간절연막을 포함하는 반도체 장치의 제조 방법으로서, 상기 표면 위에는 막 두께 모니터 패턴이 다른 패턴과 함께 상기 제 2 면적률에 실질적으로 동일한 면적률로 형성되어 있고, 상기 반도체 장치의 제조 방법은 상기 층간절연막을 화학 기계 연마법에 의해 연마하는 공정을 포함하고, 상기 연마 공정은 상기 막 두께 모니터 패턴을 사용하고, 상기 막 두께 모니터 패턴에 의해 구해진 상기 층간절연막의 막 두께가 허용 막 두께 상한 값 이하로 되도록 실행되는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 웨이퍼와, 상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면에 제 2의, 보다 큰 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성된 층간절연막을 포함하는 반도체 장치의 제조 방법으로서, 상기 표면에는 막 두께 모니터 패턴이 다른 패턴과 함께 상기 제 1 면적률에 실질적으로 동일한 면적률로 형성되어 있고, 상기 반도체 장치의 제조 방법은 상기 층간절연막을 화학 기계 연마법에 의해 연마하는 공정을 포함하고,
상기 연마 공정은 상기 막 두께 모니터 패턴을 사용하고, 상기 막 두께 모니터 패턴에 의해 구해진 상기 층간절연막의 막 두께가 허용 막 두께 하한 값을 끊지 않도록 실행되는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 막 두께 모니터 패턴을 둘러싸도록 복수의 패턴으로 이루어지는 패턴 그룹을 형성함으로써, 막 두께 모니터 패턴을 포함하는 영역의 면적률을 상기 단차 구조 중, 층간절연막의 막 두께 관리에서 크리티컬하게 되는 부분의 면적률에 대응시킬 수 있고, 따라서 상기 막 두께 모니터 패턴 위에 퇴적한 층간절연막의 막 두께를 상기 막 두께 모니터 패턴에 의해 관리함으로써, 상기 층간절연막의 막 두께를 원하는 범위에 포함하는 것이 가능해진다.
본 발명의 그 외의 과제 및 특징은 이하에 도면을 참조하면서 행하는 본 발명의 상세한 설명보다 명확하게 될 것이다.
도 1은 종래의 FeRAM의 구성을 나타낸 단면도.
도 2의 (a) 내지 도 2의 (f)는 도 1의 FeRAM의 제조 공정을 나타낸 도면.
도 3은 FeRAM의 칩 영역을 포함하는 반도체 웨이퍼를 나타낸 평면도.
도 4는 본 발명의 과제를 설명한 도면.
도 5는 본 발명의 과제를 설명한 별도의 도면.
도 6은 본 발명의 제 1 실시예를 설명한 도면.
도 7은 도 6 중의 막 두께 모니터 패턴을 설명한 단면도.
도 8의 (a) 및 8의 (b)는 도 6 중의 막 두께 모니터 패턴을 설명한 평면도.
도 9는 본 발명의 제 1 실시예에 의한 CMP 공정의 최적화를 설명한 도면.
도 10은 도 9의 최적화 프로세스를 나타낸 플로차트.
도 11은 본 발명의 제 2 실시예에 의한 FeRAM의 구성을 나타낸 단면도.
도 12의 (a) 내지 도 12의 (j)는 본 발명의 제 2 실시예에 의한 FeRAM의 제조 공정을 나타낸 도면.
[제 1 실시예]
도 6은 본 발명의 일 실시예에 의한 반도체 웨이퍼(100)의 일부를 나타낸 평면도이다.
도 6을 참조하면, 상기 반도체 웨이퍼(100) 위에는 스크라이브라인(101)에 의해 복수의 칩 영역(100A, 100B, 100C, …)이 형성되어 있고, 각각의 칩 영역에는 도 1에 설명한 것과 마찬가지인 FeRAM이 다수 형성된 메모리 셀 영역이 포함되지만, 도 4의 경우와 마찬가지로, 상기 웨이퍼(100) 위에는 강유전체 커패시터의 면적률이 상이한 칩 영역이 포함되어 있다. 도시(圖示)의 예에서는, 면적률이 30%의 칩 영역과, 50%의 칩 영역과, 80%의 칩 영역이 형성되어 있다. 여기서 강유전체 커패시터의 면적률은 스크라이브라인(101)에 의해 획성된 칩 영역 중에서 형성된 복수의 강유전체 커패시터가 점유하는 면적으로 정의한다.
이러한 반도체 웨이퍼(100)에서 예를 들어 도 2의 (a)의 공정에 대응하여 강유전체 커패시터를 덮는 층간절연막을 CMP법에 의해 연마할 경우, 본 발명에서는 연마 후의 층간절연막의 막 두께를 관리하기 위해 적어도 2종류의 막 두께 모니터 패턴(A, B)을 상기 스크라이브라인(101) 위에 배치한다.
도 7은 막 두께 모니터 패턴(A, B)의 원리를 나타낸 단면도이다.
도 7을 참조하면, 막 두께 모니터 패턴(A, B)은 평탄한 표면을 갖는 바람직하게는 반사율이 높은 금속 패턴으로 이루어지고, 막 두께 모니터 패턴(A, B)에 의해 반사된 반사광과 상기 층간절연막(30)의 표면에서 반사된 반사광의 간섭에 의해, 상기 모니터 패턴 위에 잔류하고 있는 층간절연막(30)의 막 두께가 측정된다. 전형적으로는, 상기 막 두께 모니터 패턴(A, B)은 평면도 위에서 사각형 형상을 갖는다.
상술한 바와 같이, 막 두께 모니터 패턴(A, B)은 반도체 장치의 설계 시에 스크라이브라인(101) 위의 적당한 미사용 영역에 자동적으로 배치되지만, 본 실시예에서는 도 8의 (a), 도 8의 (b)에 나타낸 바와 같이 막 두께 모니터 패턴(A, B)의 주위에 더미 패턴(D)을 다수 배열하고, 그 때, 패턴(A, B)에서 상기 주변의 더미 패턴을 포함한 면적률을 변화시키고 있다. 예를 들어, 모니터 패턴(A)에 대해서는 도 8의 (a)에 나타낸 바와 같이 면적률을 30%로 설정하고, 모니터 패턴(B)에 대해서는 도 8의 (b)에 나타낸 바와 같이 면적률을 80%로 설정하고 있다. 상기 더미 패턴(D)의 각각은 상기 막 두께 모니터 패턴(A, B)보다도 면적이 작고, 원하는 면적률을 실현하기 위해 스크라이브라인(101) 위에 자유롭게 배치하는 것이 가능하다. 또한, 상기 패턴(D)을 보다 큰 면적으로 형성함으로써, 필요에 따라 이것에 기능을 갖게 하는 것도 가능하다.
이러한 면적률이 상이한 2종류의 막 두께 모니터 패턴을 갖는 반도체 기판을 CMP법에 의해 연마한 경우, 막 두께 모니터 패턴(A) 위에서는 30%의 면적률에 대응하여 잔류 층간절연막의 막 두께가 작아지고, 또한 막 두께가 본 패턴(B) 위에서는 80%의 면적률에 대응하여 두꺼운 층간절연막이 잔류한다.
그래서, 상기 웨이퍼(100) 위에 형성되는 강유전체 커패시터의 면적률의 최소값이 30%, 최대값이 80%의 경우, CMP 공정 때 이렇게 막 두께 모니터 패턴(A, B)을 사용하여 층간절연막(30)의 막 두께를 측정함으로써, 도 9에 나타낸 바와 같이 모니터 패턴(A)에 대해서만 층간절연막(30)의 막 두께가 허용 범위에 들어 있는 연마 부족의 상태(상태 I) 또는 모니터 패턴(B)에 대해서만 층간절연막(30)의 막 두께가 허용 범위에 들어 있는 과(過)연마 상태(상태 Ⅲ)를 회피하고, 막 두께의 중심지가 0.9미크론으로 모니터 패턴(A, B) 중 어느 하나에 대해서도 층간절연막(30)의 막 두께가 허용 범위 내에 포함되고 있는 상태(상태 Ⅱ)를 실현하는 것이 가능해진다.
그 때, 본 발명에서는 모니터 패턴(A)을 면적률이 30%의 칩 영역 근방에 배치하여 모니터 패턴(B)을 면적률이 80%의 칩 영역 근방에 배치할 필요는 없고, 반 도체 장치 설계 시에 쓸데없는 제약이 도입되지도 않는다.
도 10은 도 9에 대응한 CMP 공정의 플로차트를 나타낸다.
도 10을 참조하면, 최초로 스텝 1에서 상기 층간절연막(30)이 연마되고, 다음으로 스텝 2에서 상기 막 두께 모니터 패턴(A)을 사용하여 층간절연막(30)의 막 두께 t1을 측정한다.
또한, 다음 스텝 3에서 상기 막 두께 모니터 패턴(B)을 사용하여 층간절연막(30)의 막 두께 t2(t2>t1)를 측정하고, 스텝 4에서 막 두께 t1이 소정의 상한 막 두께 t상한을 초과하고 있는지 여부가 판정된다.
스텝 4의 판정 결과가 예스(YES)이면, 층간절연막(30)의 막 두께는 가장 얇은 부분에서도 원하는 상한 막 두께에 도달하지 않고, 스텝 S5에서 추가 연마가 실행된다. 스텝 5의 추가 연마 후, 프로세스는 다시 스텝 2로 돌아간다.
또한, 스텝 4의 판정 결과가 노(NO)이면, 층간절연막(30)의 막 두께는 적어도 가장 얇은 부분에서 원하는 상한 막 두께 이하로 되어 있고, 따라서 다음으로 스텝 6에서 상기 막 두께 t2가 상기 원하는 상한 막 두께를 초과하고 있는지 여부가 판정된다.
스텝 6의 판정 결과가 예스이면, 스텝 5의 추가 연마가 실행되고, 프로세스는 스텝 2로 돌아간다. 또한, 스텝 6의 판정 결과가 노이면, 상기 층간절연막(30)의 막 두께의 최대값이 원하는 상한 막 두께 이하로 되어 있는 것을 의미하고 있 고, 다음으로 스텝 7에서 상기 막 두께 t1가 상기 원하는 하한 막 두께 t하한 이상인 것이 확인된다. 스텝 7의 판정에서 예스이면 그 웨이퍼에 대한 연마 공정은 종료된다.
또한, 스텝 7의 판정 결과가 노일 경우에는 연마는 실패하게 되지만, 본 실시예에서는 도 9의 허용 범위에 대응하여 강유전체 커패시터의 면적률의 범위를 반도체 장치의 설계 시에 적정하게 설정해 둠으로써, 스텝 7에서의 연마 실패는 실제 상은 회피할 수 있다.
도 10과 같은 순서를 채용함으로써, 도 9에서 막 두께 모니터 패턴(A)만을 사용하여 연마를 최적화한 경우에 생기는 상태 I와 같은 연마의 실패, 또는 막 두께 모니터 패턴(B)만을 사용하여 연마를 최적화한 경우에 생기는 상태 Ⅲ과 같은 연마의 실패를 회피할 수 있고, 반도체 장치의 제조 수율을 향상시키는 것이 가능해진다.
[제 2 실시예]
도 11은 본 발명의 제 2 실시예에 의한 FeRAM의 소자 영역(401A) 위에서의 구성을 나타낸 단면도이다.
도 11의 FeRAM은 도 1의 FeRAM(20)과 동일한 구성을 갖고 있고, 필드 절연막(122)에 의해 획성된 p형 웰(121A)과 n형 웰(121B)을 갖는 p형 또는 n형의 Si 기판(121) 위에 형성되어 있고, 상기 p형 웰(121A) 위에는 폴리사이드 구조의 게이트 전극(124A)이, 게이트 절연막(123A)을 통하여 형성되어 있다. 또한, 상기 n형 웰(121B) 위에는, 폴리사이드 구조의 게이트 전극(124B)이 게이트 절연막(123B)을 통하여 형성되어 있다. 또한, 상기 p형 웰(121A) 중에는, 상기 게이트 전극(124A)의 양측에 n형 확산 영역(121a, 121b)이 형성되어 있고, 상기 n형 웰(121B) 중에는 상기 게이트 전극(124B)의 양측에 p형 확산 영역(121c, 121d)이 형성되어 있다. 상기 게이트 전극(124A)은 활성 영역의 외에서는 필드 산화막(122) 위를 연재하고, FeRAM의 워드 선(WL)의 일부를 구성한다.
상기 게이트 전극(124A, 124B)의 각각은 측벽 절연막을 갖고, 상기 Si 기판(121) 위에 상기 필드 절연막(122)을 덮도록 CVD법에 의해 형성된 두께가 약 200㎚의 SiON 커버막(125)에 의해 덮여 있다.
상기 커버막(125)은 또한 TEOS 가스를 원료로 한 CVD법에 의해 형성된 두께가 약 1㎛의 SiO2 층간절연막(126)에 의해 덮여 있고, 상기 층간절연막(126)의 표면은 CMP법에 의해 평탄화되어 있다.
또한, 상기 층간절연막(126)의 평탄화 표면 위에는 두께가 10 내지 30㎚, 바람직하게는 약 20㎚의 Ti막과, 두께가 100 내지 300㎚, 바람직하게는 약 175㎚의 Pt막을 차례로 적층한 구조의 하부 전극(127)과, 두께가 100 내지 300㎚, 바람직하게는 약 240㎚의 PZT((Pb(Zr, Ti)O3) 또는 PZLT((Pb, La)(Zr, Ti)O3)로 이루어지는 강유전체 커패시터 절연막(128)과, 상기 강유전체 커패시터 절연막(128) 위에 형성된 두께가 100 내지 300㎚, 바람직하게는 약 200㎚의 IrOx로 이루어지는 상부 전극(129)을 차례로 적층한 구성의 강유전체 커패시터가 형성되어 있다. 상기 Ti막 및 Pt막은 전형적으로는 스퍼터링에 의해 형성되고, 또한 상기 강유전체 커패시터 절연막(128)은 전형적으로는 스퍼터링 후, 산소 분위기 중, 725℃에서 20초간 급속 열처리를 행함으로써 결정화된다. 상기 강유전체막(128)은 Ca와 Sr이 첨가되어 있는 것이 바람직하고, 스퍼터링 외에도, 스핀온법, 졸겔법, MOD(metal organic deposition)법, 또는 MOCVD법에 의해 형성할 수 있다. 또한, 상기 강유전체 커패시터 절연막(128)으로서는 PZT 또는 PLZT막 외에도, SBT(SrBi2(Ta, Nb)2O9)막, BTO(Bi4Ti2O12)막 등을 사용하는 것이 가능하다. 또한, 상기 강유전체 커패시터 절연막(128) 대신에 BST((Ba, Sr)TiO3)막이나 STO(SrTiO3)막 등의 고유전체막을 사용함으로써, DRAM을 형성하는 것도 가능하다. 또한, 상기 상부 전극(129)을 구성하는 IrOx막은 전형적으로는 스퍼터링에 의해 형성된다. 또한, 상기 상부 전극(129)으로서는, IrOx막 대신에 Pt막이나 SRO(SrRuO3)막을 사용하는 것도 가능하다.
그러나, 이렇게 하여 형성된 강유전체 커패시터에서는 반도체 프로세스에 동반하는 환원성 분위기, 특히 수소에 폭로되면 상기 강유전체 커패시터 절연막(128)에 용이하게 환원이 생기고, 전기 특성이 현저하게 열화한다. 그 때문에, 상기 강유전체 커패시터는 상온 하에서의 스퍼터링법에 의해 형성된 두께가 약 50㎚의 Al2O3으로 이루어지는 엔캡층(430A)에 의해 덮여 있고, 또한 상기 엔캡층(430A)은 상기 층간절연층(126) 위에 스퍼터링에 의해 약 100㎚의 두께로 형성된 별도의 Al2O3 엔캡층(430)에 의해 덮여 있다. 여기서 상기 Al2O3 엔캡층(430, 430A)은 수소 의 진입을 저지하는 배리어막으로서 기능한다.
상기 엔캡층(430) 위에는, SiO2 층간절연막(130)이 SiH4, 또는 Si2F6, Si3F8, Si2F3Cl 등의 폴리실란 화합물, 또는 SiF4 또는 TEOS를 원료로 한 CVD법, 바람직하게는 플라스마 CVD법에 의해 상기 상부 전극(129)으로부터 위에서 약 400㎚의 두께로 되도록 형성되어 있고, 상기 층간절연막(130) 중에는 상기 상부 전극(129) 및 하부 전극(127)을 각각 노출시키는 컨택트 홀(130A, 130B)이, 또는 상기 층간절연막(126) 중에 연재하고, 각각 상기 확산 영역(121a, 121b, 121c, 121d)을 노출시키는 컨택트 홀(130C, 130D, 130E, 130F)이 형성되어 있다. 또한, 상기 층간절연막(130) 중에는, 상기 소자 분리막(122) 위에 형성된 워드 선 패턴(WL)을 노출시키는 컨택트 홀(130G)이 형성되어 있다.
도 11의 FeRAM(120)에서는, 상기 컨택트 홀(130A, 130B)의 각각에서, 각각의 컨택트 홀 내벽면에 직접적으로 접하도록, 또는 노출된 상부 전극(129) 또는 하부 전극(127)의 표면과 직접적으로 접하도록, TiN 등의 도전성 질화물로 이루어지는 밀착막(131A, 131B)이 약 50㎚의 두께로 형성되고, 상기 컨택트 홀(130A)에서는 상기 TiN 밀착막(131A) 위에, W로 이루어지는 도체(導體) 플러그(132A)가, 또는 상기 컨택트 홀(130B)에서는 상기 TiN 밀착막(131B) 위에, W로 이루어지는 도체 플러그(132B)가 WF6, Ar 및 H2의 혼합 가스를 사용한 CVD법에 의해 형성되어 있다.
또한, 상기 FeRAM(120)에서는 마찬가지로, 상기 컨택트 홀(130C∼130G)의 각각의 내벽면 위에 Ti/TiN 밀착층(131C∼131G)이 형성되어 있고, 상기 TiN 밀착 층(131C∼131G)의 각각 위에는 각각의 컨택트 홀을 충전하도록 W 플러그(132C∼132G)가 형성되어 있다.
또한, 상기 층간절연막(130) 위에는 상기 W 플러그(132A∼132G)의 각각에 대응하고, Al로 이루어지는 배선 패턴(133A∼133F)이 형성되어 있고, 상기 배선 패턴(133A∼133F)은 플라스마 CVD법에 의해 형성된 SiO2막으로 이루어지는 다음의 층간절연막(134)에 의해 덮여 있다. 상기 층간절연막(130)과 마찬가지로, 층간절연막(134)은 SiH4, 또는 Si2F6나 Si3F8, Si2F3Cl 등으로 이루어지는 폴리실란 화합물, 또는 TEOS를 원료로서 형성할 수 있다.
또한, 상기 층간절연막(134) 위에는 SiO2로 이루어지는 보호절연막(135)을 플라스마 CVD법에 의해 100㎚ 이상의 두께로 형성한다. 이렇게 하여 형성된 보호절연막(135)은 층간절연막(134)의 형성에 이어지는 평탄화 공정(CMP)에 의해 노출된 슬릿(공동)을 덮는다.
또한, 상기 보호절연막(135) 중에는 상기 층간절연막(134)을 관통하고, 상기 배선 패턴(133A, 133F)을 노출시키는 컨택트 홀(135A, 135B)이 각각 형성되고, 상기 컨택트 홀(135A, 135B)의 내벽면 위에는 TiN 밀착층(136A, 136B)을 각각 통하여 W 플러그(137A, 137B)가 형성되어 있다.
또한, 상기 보호절연막(135) 위에는 상기 W 플러그(137A, 137B)와 콘택트하는 Al 또는 Al 합금으로 이루어지는 배선 패턴(138A, 138B)이 형성된다. 그 때, 상기 배선 패턴(138A, 138B)과 상기 보호절연막(135) 사이에는 상기 컨택트 홀(135A, 135B)의 내벽면을 덮는 TiN 밀착막(136A, 136B)이 연재한다.
또한, 상기 배선 패턴(138A, 138B)은 상기 층간절연막(130, 134)과 동일하게 하여 형성된 층간절연막(139)에 의해 덮이고, 또한 상기 보호절연막(135)과 동일한 보호절연막(140)에 의해 덮어진 후, 상기 보호절연막(140) 위에 비트선(BL) 패턴을 포함하는 배선 패턴(141A∼141E)이 형성된다.
이하, 도 11의 FeRAM의 제조 공정을 상기 스크라이브 영역(401B)에서의 막 두께 모니터 패턴의 형성 공정에 맞춰, 도 12의 (a) 내지 도 12의 (i)를 참조하면서 설명한다.
도 12의 (a)를 참조하면, 실리콘 기판(121) 위에는 층간절연막(126)이 형성되어 있고, 상기 층간절연막(126) 위에는 상기 하부 전극(127)을 형성하는 도전막(127A)과, 상기 강유전체 커패시터 절연막(128)을 형성하는 강유전체막(128A)과, 또한 상기 상부 전극을 형성하는 도전막(129A)이 소자 영역(401A) 및 스크라이브 영역(401B)을 덮어 동일하게 형성되어 있다.
다음으로, 도 12의 (b)의 공정에서 상기 도전막(129A) 및 그 아래의 강유전체막(128A)을 차례로 패터닝함으로써, 상기 소자 영역(401A)에서 상기 도전막(127A) 위에 다수의 강유전체 커패시터 절연막(128) 및 상부 전극(129)이 소정의 면적률로 형성된다. 그 때, 도 6에서 설명한 바와 같이, 상기 기판(121) 위에는 스크라이브 영역(401B)에 의해 사이에 두어지고, 면적률이 상이한 복수의 메모리 셀 어레이가 형성된다.
도 12의 (b)의 공정에서는 또한, 상기 스크라이브 영역(401B)에서 상기 강유 전체막(129A)의 패터닝에 의해, 상기 상부 전극(129)과 동시에 고반사율의 도전 패턴(129B)이 상기 상부 전극(129)과 동일한 조성에 의해 동일한 두께로 형성되고, 또한 상기 강유전체막(128A)의 패터닝에 의해 상기 도체 패턴(129B) 아래에 강유전체 패턴(128B)이 상기 강유전체 커패시터 절연막(128)과 동시에 형성된다. 도 12의 (b)의 구조는 또한 산소 분위기 중에서 열처리되고, 상기 강유전체 커패시터 절연막(128) 중에 도입된 산소 결손이 보상된다. 또한, 도 12의 (b)의 공정에서는 상기 상부 전극(129)과 도전 패턴(129B)의 패터닝, 및 강유전체 커패시터 절연막(128)과 도전 패턴(128B)의 패터닝은 각각 동일한 마스크를 사용하여 행해진다.
상기 스크라이브 영역(401B)에 형성된 도체 패턴(129B)의 주위에는, 도 8의 (a), 도 8의 (b)의 더미 패턴(D)에 대응하여 동일한 더미 도체 패턴(도시 생략)이 상기 도체 패턴(129B)을 포함시킨 면적률이 상기 상부 전극(129)의 면적률과 동일해지도록 형성되어 있다. 이것에 의해, 상기 스크라이브 영역(401B) 위에는 면적률이 상이한 2종류의 막 두께 모니터 패턴이 형성된다.
또한, 도 12의 (c)의 공정에서, 도 12의 (b)의 구조 위에 상기 엔캡층(430A)을 형성하는 Al2O3막(430N)이 상기 소자 영역(401A) 및 스크라이브 영역(401B)을 예를 들어 50㎚의 막 두께로 동일하게 덮도록 형성되고, 도 12의 (d)의 공정에서 상기 Al2O3막(430N)을 상기 강유전체 커패시터가 형성된 영역에만 남도록 패터닝함으로써 상기 엔캡층(430A)이 형성된다.
또한, 도 12의 (e)의 공정에서 상기 도전막(127A)이 패터닝되고 상기 하부 전극층(127)이 형성되고, 이것에 의해 상기 소자 영역(401A)에는 하부 전극층(127)을 갖는 강유전체 커패시터(FC)가 형성된다. 동시에 상기 스크라이브 영역(401B)에서는 도전 패턴(127A)이 형성되고, 상기 도전 패턴(127A), 강유전체 패턴(128B) 및 도전 패턴(129B)은 상기 스크라이브 영역(401B)에서 막 두께 모니터 패턴(127M)을 형성한다. 상기 하부 전극(127)과 상기 도전 패턴(127B)의 패터닝은 동일한 마스크를 사용하여 행해진다. 상술한 바와 같이, 상기 막 두께 모니터 패턴(127M)의 근방에는, 도 8의 (a), 도 8의 (b)와 마찬가지로, 다수의 더미 패턴이 상기 강유전체 커패시터(FC)의 면적률에 대응한 면적률로 형성되어 있다. 이들 더미 패턴은 상기 강유전체 커패시터(FC)의 형성과 동시에 형성되는 것이 바람직하고, 그 경우에는 각각의 더미 패턴은 상기 강유전체 커패시터(FC)와 동일한 층 구조를 갖고 있다.
다음으로, 도 12의 (f)의 공정에서 도 12의 (e)의 구조 위에는 상기 엔캡층(430)에 대응하는 Al2O3막(430M)이 상기 소자 영역(401A) 및 스크라이브 영역(401B)을 예를 들어 100㎚의 막 두께로 동일하게 덮도록 형성되고, 도 12의 (g)의 공정에서 그것을 패터닝함으로써, 상기 강유전체 커패시터(FC)를 상기 Al2O3 엔캡층(430A)을 통하여 덮는 제 2 엔캡층(430)이 형성된다. 또한, 도 12의 (g)의 공정의 결과, 상기 스크라이브 영역(401B)에서는 상기 도 12의 (f)의 공정에서는 상기 Al2O3막(430M)으로 덮여 있던 막 두께 모니터 패턴(127M)이 노출되어 있다.
다음으로, 도 12의 (h)의 공정에서 상기 층간절연막(126) 위에 다음의 층간 절연막(130)이 예를 들어 1.6㎛의 두께로 형성되고, 또한 상기 층간절연막(130)의 막 두께를 화학 기계 연마에 의해 0.9±0.1㎛의 원하는 막 두께 범위까지 감소시킨다.
본 실시예에서는, 도 12의 (h)의 CMP 공정을 상기 막 두께 모니터 패턴(127M)으로서 면적률이 상이한 2종류의 것을 사용하고, 도 10의 플로차트를 따른 최적화를 행함으로써, 층간절연막(130)의 연마 후의 두께를 기판(121), 즉, 웨이퍼 전체에 걸쳐 0.9±0.1㎛의 범위로 설정한다.
다음으로, 도 12의 (i)의 공정에서 포토리소그래피 공정 및 건식 에칭 공정을 행함으로써, 상기 소자 영역(401A)에서는 상기 층간절연막(130) 중에, 상기 Al2O3 엔캡층(430, 430A)을 관통하여 상기 상부 전극(129) 및 상기 하부 전극(127)을 각각 노출시키는 컨택트 홀(130A, 130B)이 형성되고, 또한 도 12의 (j)의 공정에서 TiN막을 도 12의 (i)의 구조 위에 밀착층으로서 스퍼터링에 의해 퇴적하고, 또한 그 위에 WF6을 기상(氣相) 원료로 한 CVD법에 의해 W막을 퇴적하고, 상기 컨택트 홀(130A, 130B) 및 위치 맞춤 개구부(130m)를, 상기 TiN 밀착막을 통하여 W막에 의해 충전하고, 또한 상기 층간절연막(130) 위에 잔류하고 있는 쓸데없는 TiN막 및 W막을 CMP법에 의해 제거함으로써, 도 12의 (j)에 나타낸 바와 같이 상기 컨택트 홀(130A)이 TiN 밀착막(131A)을 통하여 W 플러그(132A)에 의해 충전된 구조가 얻어진다.
이상, 본 발명을 강유전체 커패시터를 덮는 층간절연막을 CMP법에 의해 평탄 화하는 공정을 포함하는 FeRAM의 제조 방법에 대해서 설명했지만, 본 발명은 이들에 한정되는 것이 아니라, 단차 부분을 포함하는 반도체 장치 또는 전자 장치의 제조 일반에 대해서 적용 가능하다. 즉, 본 발명은 특허 청구의 범위에 기재된 요지 내에서 다양한 변형·변경이 가능하다.
예를 들어, 도 9의 최적화 공정에서 막 두께 모니터 패턴(B)을 사용하여 요구되는 층간절연막의 막 두께와 막 두께 모니터 패턴(A)을 사용하여 요구되는 층간절연막의 막 두께가 경험적으로, 또는 이론적으로 기지일 경우, 상태 Ⅱ에서 상기 막 두께 모니터 패턴(B)만을 사용하여 층간절연막의 막 두께를 원하는 범위에 포함하는 것도 가능하고, 본 발명은 상기 경우도 포함하는 것이다. 그 경우에는, 막 두께 모니터 패턴(B)의 주위에 더미 패턴을 기판 위의 가장 강유전체 커패시터가 고밀도로 형성된 영역의 면적률에 맞춰 형성하여 둘 필요가 있다. 그렇게 하면, 상기 막 두께 모니터 패턴(B)에 의해 요구된 층간절연막의 막 두께가 허용 막 두께상한값에 도달한 시점에서 CMP 공정을 정지시킴으로써, 기판 전체에서 층간절연막의 막 두께를 허용 범위에 포함시키는 것이 가능해진다.
또한, 도 9의 최적화 공정에서 상태 Ⅱ에서 상기 막 두께 모니터 패턴(A)만을 사용하여 층간절연막의 막 두께를 원하는 범위에 포함하는 것도 가능해지고, 본 발명은 상기 경우도 포함하는 것이다. 그 경우에는, 막 두께 모니터 패턴(A)의 주위에 더미 패턴을 기판 위의 가장 강유전체 커패시터가 저밀도로 형성된 영역의 면적률에 맞춰 형성하여 둔다. 그렇게 하면, 상기 막 두께 모니터 패턴(A)에 의해 요구된 층간절연막의 막 두께가 허용 막 두께 하한값에 도달하기 직전에 CMP 공정 을 정지시킴으로써, 기판 전체에서 층간절연막의 막 두께를 허용 범위에 포함시키는 것이 가능해진다.
본 발명에 의하면, 상이한 면적률을 갖는 복수의 단차 구조를 갖는 반도체 장치의 제조에서, 상기 단차 구조를 덮는 층간절연막을 CMP법에 의해 연마할 때, 면적률이 상이한 적어도 2개의 막 두께 모니터 패턴을 사용하여 막 두께 측정을 행함으로써, 상기 층간절연막의 연마 후의 막 두께를 원하는 값으로 관리하는 것이 가능해진다.

Claims (15)

  1. 웨이퍼(wafer)와,
    상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와,
    상기 표면에 상기 제 1 면적률과 상이한 제 2 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와,
    상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성되고, 평탄화 표면을 갖는 층간절연막으로 이루어지는 반도체 기판으로서,
    상기 표면의 스크라이브라인 영역에 상기 층간절연막에 의해 덮이고 적어도 제 1 및 제 2 막 두께 모니터 패턴을 가지며,
    상기 표면의 상기 스크라이브라인 영역에는 상기 제 1 막 두께 모니터 패턴을 둘러싸도록 별도의 복수의 패턴으로 이루어지는 제 1 패턴 그룹이 형성되고,
    상기 표면의 상기 스크라이브라인 영역에는 상기 제 2 막 두께 모니터 패턴을 둘러싸도록 별도의 복수의 패턴으로 이루어지는 제 2 패턴 그룹이 형성되고,
    상기 표면의 상기 스크라이브라인 영역에서 상기 제 1 막 두께 모니터 패턴 및 상기 제 1 패턴 그룹은 제 3 면적률을 갖고, 상기 제 2 막 두께 모니터 패턴 및 상기 제 2 패턴 그룹은 제 4 면적률을 갖고,
    상기 제 3 면적률과 상기 제 4 면적률은 서로 상이한 반도체 기판.
  2. 제 1 항에 있어서,
    상기 제 3 면적률은 상기 제 1 면적률에 동일하게 설정되고, 상기 제 4 면적률은 상기 제 2 면적률에 동일하게 설정되는 반도체 기판.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 웨이퍼와,
    상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와,
    상기 표면에 상기 제 1 면적률과 상이한 제 2 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와,
    상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성되고, 평탄화 표면을 갖는 층간절연막으로 이루어지는 반도체 기판으로서,
    상기 표면의 스크라이브라인 영역에 상기 층간절연막에 의해 덮이고 적어도 하나의 막 두께 모니터 패턴을 가지며,
    상기 표면의 스크라이브라인 영역에는 상기 막 두께 모니터 패턴을 둘러싸도록 복수의 패턴으로 이루어지는 패턴 그룹이 형성되어 있고,
    상기 제 2 면적률은 상기 제 1 면적률보다도 크고, 상기 막 두께 모니터 패턴 및 상기 복수의 패턴은 상기 제 2 면적률에 동일한 면적률을 갖는 반도체 기판.
  10. 웨이퍼와,
    상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와,
    상기 표면에 상기 제 1 면적률과 상이한 제 2 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와,
    상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성되고, 평탄화 표면을 갖는 층간절연막으로 이루어지는 반도체 기판으로서,
    상기 표면의 스크라이브라인 영역에 상기 층간절연막에 의해 덮이고 적어도 하나의 막 두께 모니터 패턴을 가지며,
    상기 표면의 스크라이브라인 영역에는 상기 막 두께 모니터 패턴을 둘러싸도록 복수의 패턴으로 이루어지는 패턴 그룹이 형성되어 있고,
    상기 제 1 면적률은 상기 제 2 면적률보다도 작고, 상기 막 두께 모니터 패턴 및 상기 복수의 패턴은 상기 제 1 면적률에 동일한 면적률을 갖는 반도체 기판.
  11. 웨이퍼와,
    상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면에 상기 제 1 면적률보다 큰 제 2 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성된 층간절연막을 포함하는 반도체 장치의 제조 방법으로서,
    상기 층간절연막을 화학 기계 연마법에 의해 연마하는 공정을 포함하고,
    상기 연마 공정은 상기 표면의 스크라이브라인 영역 위에 복수의 패턴에 둘러싸여 상기 제 1 면적률에 동일한 제 3 면적률로 형성된 제 1 막 두께 모니터 패턴과, 상기 표면의 스크라이브라인 영역 위에 별도의 복수의 패턴에 둘러싸여 상기 제 2 면적률에 동일한 제 4 면적률로 형성된 제 2 막 두께 모니터 패턴을 사용하여 실행되는 반도체 장치의 제조 방법.
  12. 삭제
  13. 삭제
  14. 웨이퍼와, 상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면에 상기 제 1 면적률보다 큰 제 2 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성된 층간절연막을 포함하는 반도체 장치의 제조 방법으로서, 상기 표면의 스크라이브라인 영역 위에는 막 두께 모니터 패턴이 다른 패턴과 함께 상기 제 2 면적률에 동일한 면적률로 형성되어 있고,
    상기 반도체 장치의 제조 방법은 상기 층간절연막을 화학 기계 연마법에 의해 연마하는 공정을 포함하고,
    상기 연마 공정은 상기 막 두께 모니터 패턴을 사용하고, 상기 막 두께 모니터 패턴에 의해 구해진 상기 층간절연막의 막 두께가 허용 막 두께 상한값 이하로 되도록 실행되는 반도체 장치의 제조 방법.
  15. 웨이퍼와, 상기 웨이퍼 위의 표면에 제 1 면적률로 형성된 복수의 단차부로 이루어지는 제 1 단차 구조와, 상기 표면에 상기 제 1 면적률보다 큰 제 2 면적률로 형성된 복수의 단차부로 이루어지는 제 2 단차 구조와, 상기 표면에 상기 제 1 및 제 2 단차 구조를 덮도록 형성된 층간절연막을 포함하는 반도체 장치의 제조 방법으로서, 상기 표면의 스크라이브라인 영역 위에는 막 두께 모니터 패턴이 다른 패턴과 함께 상기 제 1 면적률에 동일한 면적률로 형성되어 있고,
    상기 반도체 장치의 제조 방법은 상기 층간절연막을 화학 기계 연마법에 의해 연마하는 공정을 포함하고,
    상기 연마 공정은 상기 막 두께 모니터 패턴을 사용하고, 상기 막 두께 모니터 패턴에 의해 구해진 상기 층간절연막의 막 두께가 허용 막 두께 하한값보다도 두꺼워지도록 실행되는 반도체 장치의 제조 방법.
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