KR102487054B1 - 식각 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

식각 방법에서, 실리콘 산화물을 포함하는 제1 영역과, 실리콘 질화물을 포함하는 제2 영역을 포함하는 피식각체 상에 플루오로카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 제공하여 플루오로카본을 포함하는 퇴적층을 형성할 수 있다. 상기 피식각체에 불활성 가스의 플라즈마를 제공하여 상기 실리콘 산화물의 식각 반응을 활성화할 수 있다. 상기 피식각체에 불활성 가스 및 산소 함유 가스를 포함하는 처리 가스의 플라즈마를 제공하여 상기 식각 반응의 생성물을 제거할 수 있다. 상기 불활성 가스의 플라즈마가 제공될 때, 식각면과 대향하도록 상기 피식각체와 이격되며, 실리콘을 포함하는 대향부에 음의 직류 전압을 제공할 수 있다.

Description

식각 방법 및 반도체 장치의 제조 방법{ETCHING METHOD AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 식각 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치와 같은 전자 디바이스의 제조를 위하여, 실리콘 산화물을 포함하는 영역을 선택적으로 에칭하는 공정이 수행될 수 있다. 예시적으로, 실리콘 산화물을 포함하는 영역을 선택적으로 에칭하여 셀프-얼라인 콘택(self-aligned contact)을 형성하는 방법이 알려져 있다.
그러나, 공정 미세화가 진행됨에 따라, 콘택이 형성되지 않거나, 쇼트 누설(short leakage)이 발생할 수 있다. 따라서, 이러한 문제점을 해결하기 위하여 높은 식각 선택비를 갖는 식각 방법이 연구되고 있다.
본 발명의 일 과제는 높은 식각 선택비를 갖는 식각 방법을 제공하는데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치를 제공할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 식각 방법에서, 실리콘 산화물을 포함하는 제1 영역과, 실리콘 질화물을 포함하는 제2 영역을 포함하는 피식각체 상에, 플루오로카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 제공하여 플루오로카본을 포함하는 퇴적층을 형성할 수 있다. 상기 피식각체에 불활성 가스의 플라즈마를 제공하여 상기 실리콘 산화물의 식각 반응을 활성화할 수 있다. 상기 피식각체에 불활성 가스 및 산소 함유 가스를 포함하는 처리 가스의 플라즈마를 제공하여 상기 식각 반응의 생성물을 제거할 수 있다. 상기 불활성 가스의 플라즈마가 제공될 때, 식각면과 대향하도록 상기 피식각체와 이격되며, 실리콘을 포함하는 대향부에 음의 직류 전압을 제공할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 게이트 구조물 위에 배치되는 캐핑 패턴과, 상기 게이트 구조물에 인접하는 소스/드레인 층 위에 배치되는 하부 층간 절연막을 커버하며, 실리콘 산화물을 포함하는 상부 층간 절연막을 형성한다. 상기 상부 층간 절연막과 상기 하부 층간 절연막을 관통하여 상기 소스/드레인 층을 노출하는 콘택 홀을 형성할 수 있다. 상기 콘택 홀을 형성하기 위하여, 상기 상부 층간 절연막 위에 실리콘 질화물을 포함하는 마스크를 형성할 수 있다. 플루오로카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 제공하여, 상기 마스크 및 상기 상부 층간 절연막의 노출된 상면에 플루오로카본을 포함하는 퇴적층을 형성할 수 있다. 불활성 가스의 플라즈마를 제공하여 상기 실리콘 산화물의 식각 반응을 활성화할 수 있다. 불활성 가스 및 산소 함유 가스를 포함하는 처리 가스의 플라즈마를 제공하여 상기 식각 반응의 생성물을 제거할 수 있다. 상기 불활성 가스의 플라즈마가 제공될 때, 식각면과 대향하도록 피식각체와 이격되며, 실리콘을 포함하는 대향부에 음의 직류 전압을 제공할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 게이트 구조물 및 상기 게이트 구조물과 인접하는 소스/드레인 층 위에 층간 절연막을 형성할 수 있다. 상기 층간 절연막을 관통하여 상기 소스/드레인 층을 노출하는 콘택 홀을 형성할 수 있다. 상기 콘택 홀을 형성하기 위하여, 상기 층간 절연막 위에 실리콘 질화물을 포함하는 마스크를 형성할 수 있다. 플루오로카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 제공하여, 상기 마스크 및 상기 층간 절연막의 노출된 상면에 플루오로카본을 포함하는 퇴적층을 형성할 수 있다. 불활성 가스의 플라즈마를 제공할 수 있다. 불활성 가스 및 산소 함유 가스를 포함하는 처리 가스의 플라즈마를 제공할 수 있다. 상기 불활성 가스의 플라즈마가 제공될 때, 상기 퇴적층에 실리콘 이온을 제공할 수 있다.
예시적인 실시예들에 따른 식각 방법은, 불활성 가스 플라즈마가 제공되는 활성화 단계에서, 대향 전극에 음의 직류 전압을 제공하여 자기 바이어스(self-bias)를 형성함으로써, 대향부로부터 실리콘 이온을 방출시키고, 상기 방출된 실리콘 이온을 상기 피식각체의 표면에 끌어들인다.
상기 실리콘 이온은 피식각체의 표면에 적층된 퇴적층 내의 불소 함유 라디칼과 결합하여, 불소 함유 라디칼의 양을 감소시킬 수 있다. 결과적으로, 실리콘 질화물의 식각을 감소시켜, 선택비를 증가시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 식각 방법을 설명하기 위한 순서도이다.
도 2 내지 도 4는 예시적인 실시예들에 따른 식각 방법을 설명하기 위한 피식각체의 단면도들이다.
도 5는 예시적인 실시예들에 따른 식각 방법을 수행하기 위한 식각 장치 및 피식각체를 개략적으로 도시한 단면도이다.
도 6, 8, 11, 14, 17, 20, 22 및 28은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 7, 9, 10, 12, 13, 15, 16, 18, 19, 21, 23 내지 27 및 29는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
식각 방법
도 1은 예시적인 실시예들에 따른 식각 방법을 설명하기 위한 순서도이다. 도 2 내지 도 4는 예시적인 실시예들에 따른 식각 방법을 설명하기 위한 피식각체의 단면도들이다.
도 1 및 도 2를 참조하면, 피식각체의 표면에 플루오로카본을 포함하는 퇴적층(DP)을 형성한다(S10).
예를 들어, 상기 피식각체의 상부 노출면은 실리콘 산화물을 포함하는 제1 영역과 실리콘 질화물을 포함하는 제2 영역을 포함할 수 있다. 예를 들어, 상기 피식각체는, 기판(110), 기판(110) 위에 배치되는 복수의 돌출부(120), 돌출부(120)를 둘러싸는 보호부(140), 보호부(140)를 커버하며 실리콘 산화물을 포함하는 희생층(160) 및 희생층(160) 위에 배치되는 마스크(180)를 포함할 수 있다.
돌출부(120)는 기판(110)으로부터 상부 방향으로 돌출되는 형상을 가질 수 있으며, 서로 이격될 수 있다. 예를 들어, 돌출부(120)는 게이트 구조물을 포함할 수 있다.
보호부(140)는 돌출부(120)를 둘러쌀 수 있다. 예를 들어, 보호부(140)는 돌출부(120)의 상면 및 측면을 커버할 수 있다. 보호부(140)는 돌출부(120) 각각에 대응되도록 복수개가 형성된다. 인접하는 보호부(140)들은 서로 이격될 수 있다. 보호부(140)는, 희생층(160)과 다른 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
희생층(160)은, 보호부(140)를 커버한다. 또한, 희생층(160)은, 보호부(140)들 사이의 공간을 충진할 수 있다.
마스크(180)는, 희생층(160)을 부분적으로 커버한다. 따라서, 마스크(180)가 배치되지 않는 영역에서 희생층(160)의 상면이 노출될 수 있다. 마스크(180)는, 희생층(160)과 다른 물질, 예를 들어, 실리콘 질화물을 포함하는 하드 마스크일 수 있다.
퇴적층(DP)은, 마스크(180)의 상면 및 희생층(160)의 노출된 표면에 형성된다. 퇴적층(DP)은 마스크(180)의 측면에도 형성되어 컨포멀(conformal)한 형상을 가질 수 있다.
퇴적층(DP)을 형성하기 위하여, 피식각체에 플루오로카본 가스를 포함하는 처리 가스의 플라즈마가 제공될 수 있다. 일 실시예에 따르면, 처리 가스는, 플루오로카본 가스 및 불활성 가스를 포함할 수 있다.
플루오로카본 가스는 C4F8,CF4,C4F6등을 포함할 수 있다. 이들은 각각 단독으로 또는 조합으로 사용될 수 있다.
불활성 가스는, 아르곤(Ar), 헬륨(He), 네온(Ne), 크립톤(Kr), 제논(Xe) 등을 포함할 수 있다. 이들은 각각 단독으로 또는 조합으로 사용될 수 있다.
일 실시예에 따르면, 처리 가스는 C4F6가스 및 아르곤 가스를 포함할 수 있다.
퇴적층(DP)은 플루오로카본을 포함한다. 예를 들어, 퇴적층(DP)은, 제공된 플루오로카본 및/또는 플루오로카본이 실리콘과 반응하여 형성된 SiCxFy를 포함할 수 있다.
도 1을 참조하면, 불활성 가스의 플라즈마를 상기 피식각체에 인입하여 식각을 활성화한다(S20). 이에 따라, 퇴적층(DP)의 불소 함유 라디칼(불소 라디칼 또는 플루오로카본 라디칼)과 희생층(160)의 실리콘 산화물의 반응이 촉진될 수 있다.
예를 들어, 퇴적층(DP)의 불소 함유 라디칼과 실리콘 산화물이 반응하여, SiF4와 같은 실리콘 불화물 및 이산화탄소(CO2)가 형성될 수 있다. 또한, 불소 함유 라디칼은 마스크(180)의 실리콘 질화물과도 반응할 수 있다. 예를 들어, 불소 함유 라디칼과 실리콘 질화물이 반응하여 SiF4와 같은 실리콘 불화물 및 탄실리콘 질화물(SiCN)이 형성될 수 있다.
상기 불활성 가스는, 아르곤(Ar), 헬륨(He), 네온(Ne), 크립톤(Kr), 제논(Xe) 등을 포함할 수 있으며, 일 실시예에 따르면, 아르곤 가스가 사용될 수 있다.
바람직하게, 활성화 단계에서, 처리 가스의 라디칼이 생성되지 않도록, 불활성 가스만의 플라즈마가 생성될 수 있다.
일 실시예에 따르면, 활성화 단계에서, 피식각체의 표면에 실리콘 이온이 제공된다. 상기 실리콘 이온은 불소 함유 라디칼과 반응하여 SiF4와 같은 실리콘 불화물을 형성할 수 있다. 따라서, 퇴적층(DP) 또는 처리 공간 내의 불소 함유 라디칼이 감소함으로써, 마스크(180)의 실리콘 질화물의 손실이 감소될 수 있다.
상기 피식각체의 표면에 실리콘 이온을 제공하기 위하여, 식각 장치 내에서 피식각체와 대향하는 전극에 음의 직류 전압을 제공할 수 있다. 상기 피식각체와 대향하는 전극에 음의 직류 전압을 제공하면, 상기 전극에 결합되고 실리콘을 포함하는 대향부에 불활성 가스의 양이온이 인입된다. 그 결과, 대향부로부터 실리콘 이온 또는 이차 전자가 방출되어, 피식각체의 표면으로 제공될 수 있다. 또한, 상기 피식각체에 제공되는 불활성 가스 플라즈마의 에너지를 증가시킴으로써, 불소 함유 라디칼의 감소에 의해 실리콘 산화물을 식각율이 저하되는 것을 방지할 수 있다.
도 1을 참조하면, 산소 함유 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 피식각체에 제공하여 식각 반응 생성물을 제거한다(S30).
산소 함유 가스는, 산소, 이산화탄소, 일산화탄소 등을 포함할 수 있다. 이들은 각각 단독으로 또는 조합으로 사용될 수 있다.
SiF4및 이산화탄소(CO2)와 같은 식각 반응 생성물들은, 휘발성이 상대적으로 높아 쉽게 배기될 수 있다. 또한, 상기 플라즈마는 산소 라디칼을 포함하여, 퇴적층(DP)의 적어도 일부를 제거할 수 있다. 바람직하게, 반응 생성물 제거 단계는 활성화 단계 이후에 수행될 수 있다.
불소 함유 라디칼과 실리콘 질화물의 반응에 의해 형성되는 탄실리콘 질화물(SiCN)은 휘발성이 상대적으로 낮아 잔류한다. 따라서, 실리콘 질화물을 포함하는 마스크(180) 보다 실리콘 산화물을 포함하는 희생층(160)의 식각율이 훨씬 크다.
일 실시예에 따른 식각 방법은, 적층 단계, 활성화 단계, 반응 생성물 제거 단계를 반복함으로써, 실리콘 산화물을 선택적으로 식각할 수 있다. 따라서, 도 3에 도시된 것과 같이 희생층(160)을 선택적으로 식각할 수 있다.
또한, 식각을 진행함에 따라, 보호부(140)가 노출될 수 있다. 전술한 것과 같이, 보호부(140)는 실리콘 질화물을 포함할 수 있다. 따라서, 상기 희생층(160)에 대한 선택적 식각이 계속 진행될 수 있으며, 예를 들어, 도 4에 도시된 것과 같이, 보호부(140)들 사이의 희생층(160)이 제거됨으로써, 셀프 얼라인 콘택을 형성하는 콘택 홀(CH)이 형성될 수 있다.
도 4에서 콘택 홀(CH)은 기판(110) 상면을 노출하는 것으로 도시되었으나, 이는 식각 방법을 설명하기 위한 예시적인 것이며, 일 실시예에서, 콘택 홀(CH)은 기판(110) 위에 배치되는 금속층을 노출하기 위한 것일 수 있다.
예시적인 실시예들에 따른 식각 방법을 위하여 플라즈마 식각 장치가 이용될 수 있다. 도 5는 예시적인 실시예들에 따른 식각 방법을 수행하기 위한 식각 장치 및 피식각체를 개략적으로 도시한 단면도이다.
도 5를 참조하면, 플라즈마 식각 장치(200)는 웨이퍼 등과 같은 피식각체(100)가 배치되는 고정 부재(220), 피식각체(100)의 하부에 배치되는 제1 전극(210), 피식각체(100)의 상부에 배치되며, 피식각체(100)와 이격되는 대향부(230), 대향부(230)와 결합되는 제2 전극(240), 수용 공간 및 처리 공간을 형성하는 용기(250)를 포함할 수 있다. 상기 플라즈마 식각 장치는 용량 결합형 플라즈마 식각 장치일 수 있다.
예를 들어, 고정 부재(220)는 정전척을 포함할 수 있다. 정전척에는 전원이 연결되어, 이에 의해 발생한 정전력에 의해 피식각체(100)를 흡착할 수 있다.
제1 전극(210)은 고주파 전원에 연결될 수 있다. 예를 들어, 제1 전극(210)은 제1 고주파 전원(262) 및 제2 고주파 전원(264)에 연결될 수 있다.
제1 고주파 전원(262)은 피식각체에 이온을 끌어들이기 위한 고주파 바이어스를 생성하는 전원이다. 예를 들어, 제1 고주파 전원(262)은 약 400 khz 내지 15 MHz의 범위의 고주파 바이어스를 생성할 수 있다.
제2 고주파 전원(264)은 플라즈마 생성용 고주파를 생성하는 전원이다. 예를 들어, 제2 고주파 전원(264)은, 상기 제1 고주파 전원(262)보다 높은 주파수 범위, 예를 들어 약 20 MHz 내지 100 MHz의 범위의 고주파를 생성할 수 있다.
제1 고주파 전원(262) 및 제2 고주파 전원(264)은 각각 제1 정합기(266) 및 제2 정합기(268)를 통해 제1 전극(210)에 연결될 수 있다. 제1 정합기(266) 및 제2 정합기(268)는 각각 고주파 전원의 출력 임피던스와 부하측의 입력 임퍼던스를 정합시키기 위한 회로를 포함할 수 있다.
일 실시예에서, 제2 고주파 전원(264)은 제2 전극(240)에 연결될 수도 있다.
대향부(230)는 상기 제2 전극(240)에 결합되며, 대향부(230)의 하면은 처리 공간(270)에 노출된다. 예를 들어, 대향부(230)는 실리콘을 포함할 수 있다.
제2 전극(240)은 상부 전원(242)에 연결될 수 있다. 예를 들어, 상부 전원(242)은 처리 공간 내의 양이온을 대향부(230)로 끌어들이기 위한 전압을 제공할 수 있다. 예를 들어, 상부 전원(270)은 음의 직류 전압을 생성할 수 있다. 상기와 같은 음의 직류 전압이 제2 전극(240)에 인가되면, 처리 공간(270) 내의 양이온, 예를 들면 아르곤 이온이 상기 대향부(230)에 충돌할 수 있다. 이에 따라 대향부(230)로부터 이차 전자 및/또는 실리콘 이온이 방출될 수 있다.
일 실시예에 따르면, 불활성 가스 플라즈마가 제공되는 활성화 단계에서, 제2 전극(240)에 음의 직류 전압을 제공하여 자기 바이어스(self-bias)를 형성함으로써, 대향부(230)로부터 실리콘 이온을 방출시키고, 상기 방출된 실리콘 이온을 상기 피식각체의 표면에 끌어들인다. 상기 실리콘 이온은 피식각체의 표면에 적층된 퇴적층(DP) 내의 불소 함유 라디칼과 결합하여, 불소 함유 라디칼의 양을 감소시킬 수 있다. 결과적으로, 실리콘 질화물의 식각을 감소시켜, 선택비를 증가시킬 수 있다.
상기의 효과를 달성하기 위하여, 제2 전극(240)의 자기 바이어스는 활성화 단계에서 생성될 필요가 있다. 산소 함유 가스와 같이 다른 처리 가스를 이용하는 단계에서는, 산소 라디칼 등과 같은 다른 라디칼로 인하여 불소 함유 라디칼 제거의 효과를 얻기 어렵다.
또한, 상기 플라즈마 식각 장치는, 처리가스를 공급하기 위한 가스 공급관 및 처리 공간 내의 처리 가스 또는 식각 반응 생성물을 배기하기 위한 배기부를 더 포함할 수 있다.
일 실시예에 따르면, 적층 단계에서, C4F6가스 및 아르곤 가스를 포함하는 처리 가스가 처리 공간에 제공될 수 있다. 예를 들어, C4F6가스의 유량은 1sccm 내지 50sccm일 수 있으며, 아르곤 가스의 유량은 100sccm 내지 1,100sccm일 수 있다. 또한, 플라즈마 생성용 고주파의 전력은 10W 내지 500W일 수 있으며, 바이어스 고주파의 전력은 10W 내지 1000W일 수 있다. 또한, 상부 전극에 -500V 내지 -1,000V의 전압이 제공될 수 있으며, 용기 내 압력은 10mTorr 내지 100mTorr일 수 있다. 처리 시간은 1초 내지 20초일 수 있다.
일 실시예에 따르면, 활성화 단계에서, 아르곤 가스를 포함하는 처리 가스가 처리 공간에 제공될 수 있다. 예를 들어, 아르곤 가스의 유량은 100sccm 내지 1,100sccm일 수 있다. 또한, 플라즈마 생성용 고주파의 전력은 10W 내지 500W일 수 있으며, 바이어스 고주파의 전력은 10W 내지 1000W일 수 있다. 또한, 상부 전극에 -100V 내지 -600V의 전압이 제공될 수 있으며, 용기 내 압력은 10mTorr 내지 100mTorr일 수 있다. 처리 시간은 1초 내지 20초일 수 있다.
활성화 단계에서, 상부 전극에 제공되는 전압이 -100V보다 작은 경우, 실리콘 질화물의 손실 방지 효과를 얻기 어려우며, -600V 보다 클 경우, 실리콘 산화물의 식각율이 감소하여 선택비가 감소하거나, 노출하고자 하는 콘택이 오픈되지 않을 수 있다.
일 실시예에 따르면, 반응 생성물 제거 단계에서, 산소가스및아르곤가스를포함하는처리가스가처리공간에제공될수있다. 예를 들어, 산소가스의유량은 1sccm 내지 50sccm일 수 있으며, 아르곤 가스의 유량은 100sccm 내지 1,100sccm일 수 있다. 또한, 플라즈마 생성용 고주파의 전력은 10W 내지 500W일 수 있으며, 바이어스 고주파의 전력은 10W 내지 1000W일 수 있다. 또한, 상부 전극에 -500V 내지 -1,000V의 전압이 제공될 수 있으며, 용기 내 압력은 10mTorr 내지 100mTorr일 수 있다. 처리 시간은 1초 내지 20초일 수 있다.
반도체 장치의 제조 방법
도 6 내지 도 29은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 8, 11, 14, 17, 20, 22 및 28은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 7, 9, 10, 12, 13, 15, 16, 18, 19, 21, 23 내지 27 및 29는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 7, 12, 15 및 18는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 9 및 23은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 10, 13, 16, 19, 21, 24-27 및 29는 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
도 6 및 도 7을 참조하면, 기판(300) 상부를 부분적으로 식각하여 제1 리세스(310)를 형성하고, 제1 리세스(310)의 하부를 채우는 소자 분리 패턴(320)을 형성할 수 있다.
기판(300) 상에 제1 리세스(310)가 형성됨에 따라 액티브 영역(305)이 정의될 수 있다. 이때, 액티브 영역(305)은 기판(300) 상부로 돌출된 핀(fin) 형상을 가지므로 액티브 핀(305)으로 지칭될 수도 있다. 한편, 액티브 영역(305)이 형성되지 않은 기판(300) 영역은 필드 영역으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(305)은 기판(300) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(300) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(320)은 제1 리세스(310)를 충분히 채우는 소자 분리막을 기판(300) 상에 형성하고, 기판(300) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(310) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(305)은 소자 분리 패턴(320)에 의해 측벽이 둘러싸인 하부 액티브 패턴(305b), 및 소자 분리 패턴(320) 상면으로 돌출된 상부 액티브 패턴(305a)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 액티브 패턴(305a)은 하부 액티브 패턴(305b)에 비해 상기 제2 방향으로의 폭이 미세하게 더 작을 수도 있다.
도 8 내지 도 10을 참조하면, 기판(300) 상에 더미 게이트 구조물을 형성할 수 있다.
구체적으로, 기판(300)의 액티브 핀(305) 및 소자 분리 패턴(320) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(350)를 기판(300) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 상기 더미 게이트 구조물을 형성할 수 있다.
이에 따라, 기판(300) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(330), 더미 게이트 전극(340) 및 더미 게이트 마스크(350)를 포함하는 상기 더미 게이트 구조물이 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(300) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(305) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 11 내지 도 13을 참조하면, 기판(300)의 액티브 핀(305) 및 소자 분리 패턴(320) 상에 상기 더미 게이트 구조물을 커버하는 스페이서 막을 형성한 후, 이를 이방성 식각함으로써 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 각각 게이트 스페이서(360)를 형성할 수 있다. 이때, 상부 액티브 패턴(305a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 핀 스페이서(370)가 형성될 수 있다.
상기 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 14 내지 도 16을 참조하면, 게이트 스페이서(360)에 인접한 액티브 핀(305)의 상부를 식각하여 제2 리세스(380)를 형성한다.
도면 상에서는, 액티브 핀(305) 중에서 상부 액티브 패턴(305a)의 일부만이 식각되어 제2 리세스(380)가 형성됨에 따라, 제2 리세스(380)의 저면이 하부 액티브 패턴(305b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제2 리세스(380)는 상부 액티브 패턴(305a)뿐만 아니라 하부 액티브 패턴(305b)의 일부도 함께 식각되어 형성될 수도 있으며, 이에 따라 제2 리세스(380)의 저면의 높이가 제2 리세스(380)가 형성되지 않은 하부 액티브 패턴(305b) 부분의 높이보다 낮을 수도 있다.
한편, 제2 리세스(380)가 형성될 때, 상부 액티브 패턴(305a)의 상기 제2 방향으로의 양 측벽들 상에 각각 형성된 핀 스페이서(370)도 부분적으로 제거되어 일부가 잔류하거나, 혹은 완전히 제거될 수도 있다.
예시적인 실시예들에 있어서, 제2 리세스(380)를 형성하는 식각 공정은 게이트 스페이서(360) 및 핀 스페이서(370)를 형성하는 식각 공정과 인-시튜로 수행될 수 있다.
도 17 내지 도 19를 참조하면, 제2 리세스(380)를 채우는 소스/드레인 층(390)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(390)은 제2 리세스(380)에 의해 노출된 액티브 핀(305)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있으며, 이에 따라 소스/드레인 층(390)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(390)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(390)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
이와는 달리. 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 탄소 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 소스/드레인 층(440)으로서 단결정 실리콘 탄화물 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 n형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(390)으로서 하여 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다. 혹은, 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수도 있으며, 이에 따라 소스/드레인 층(390)으로서 단결정 실리콘 층이 형성될 수 있다. 이때에도 역시, n형 불순물 소스 가스를 함께 사용하여 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(390)은 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
소스/드레인 층(390)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제2 리세스(380)를 채울 수 있으며, 상부가 게이트 스페이서(360)의 측벽에 접촉할 수도 있다. 예시적인 실시예들에 있어서, 소스/드레인 층(390)은 상기 제2 방향을 따라 절단된 단면이 5각형에 유사한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(305) 사이의 거리가 작은 경우, 각 액티브 핀들(305) 상으로 성장하는 각 소스/드레인 층들(390)이 서로 연결되어 병합될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(305) 상부로 각각 성장한 2개의 소스/드레인 층들(390)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(390)이 서로 병합될 수 있다.
다음으로, 상기 더미 게이트 구조물, 게이트 스페이서(360), 핀 스페이서(370) 및 소스/드레인 층(390)을 덮는 하부 층간 절연막(400)을 액티브 핀(305) 및 소자 분리 패턴(320) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(340)의 상면이 노출될 때까지 하부 층간 절연막(400)을 평탄화한다. 이때, 더미 게이트 마스크(350)도 함께 제거될 수 있다.
한편, 서로 병합된 소스/드레인 층들(390)과 소자 분리 패턴(320) 사이에는 하부 층간 절연막(400)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(405)이 형성될 수 있다.
하부 층간 절연막(400)은 예를 들어, 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 20 및 도 21을 참조하면, 노출된 더미 게이트 전극(340) 및 그 하부의 더미 게이트 절연 패턴(330)을 제거하여, 게이트 스페이서(360)의 내측벽 및 액티브 핀(305)의 상면을 노출시키는 개구(410)를 형성한다.
도 22 내지 도 25를 참조하면, 개구(410)를 채우는 게이트 구조물(460)을 형성할 수 있다.
구체적으로, 개구(410)에 의해 노출된 액티브 핀(305) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(420)을 형성한 후, 인터페이스 패턴(420), 소자 분리 패턴(320), 게이트 스페이서(360) 및 하부 층간 절연막(400) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 개구(410)의 나머지 부분을 충진하는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함하도록 형성될 수 있으며, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있다. 이때, 상기 일함수 조절막 및 상기 게이트 전극막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 인터페이스 패턴(420)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(420)은 액티브 핀(305) 상면뿐만 아니라 소자 분리 패턴(320) 상면, 및 게이트 스페이서(360)의 내측벽 상에도 형성될 수 있다.
이후, 하부 층간 절연막(400)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화한다. 이에 따라, 인터페이스 패턴(420) 상면, 소자 분리 패턴(320) 상면, 및 게이트 스페이서(360)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(430) 및 일함수 조절 패턴(440)을 형성하고, 일함수 조절 패턴(440) 상에 개구(410)의 나머지 부분을 채우는 게이트 전극(450)을 형성할 수 있다.
순차적으로 적층된 인터페이스 패턴(420), 게이트 절연 패턴(430), 일함수 조절 패턴(440) 및 게이트 전극(450)은 게이트 구조물(460)을 형성할 수 있으며, 소스/드레인 층(390)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(390)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
일 실시예에 따르면, 게이트 구조물(460)을 추가로 식각하여, 도 24에 도시된 것과 같이, 하부 층간 절연막(400)의 상면으로부터 함몰되는 캐핑 리세스(412)를 형성할 수 있다.
또한, 게이트 구조물(460)에 인접한 게이트 스페이서(360)를 추가로 식각하여, 도 25에 도시된 것과 같이, 캐핑 리세스(414)는 확장될 수 있다.
도 26을 참조하면, 캐핑 리세스(414)를 충진하는 캐핑 패턴(470)을 형성할 수 있다.
구체적으로, 캐핑 리세스(414)를 채우며, 하부 층간 절연막(400)을 커버하는 캐핑층을 형성한 후, 하부 층간 절연막(400)의 상면이 노출될 때까지, 상기 캐핑층을 평탄화하여 캐핑 패턴(470)을 형성할 수 있다. 캐핑 패턴(470)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
그 위에 상부 층간 절연막(480) 및 상부 층간 절연막(480)을 부분적으로 커버하는 마스크(490)를 형성한다. 마스크(490)는 상기 상부 층간 절연막(480)을 노출하며, 소스/드레인 층(390) 위에 배치되는 개구부를 가질 수 있다.
상부 층간 절연막(480)은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화물을 포함하도록 형성될 수 있고, 마스크(490)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 27을 참조하면, 하부 층간 절연막(400) 및 상부 층간 절연막(480)을 관통하면서 소스/드레인 층(390)의 상면을 노출시키는 콘택 홀(CH)을 형성한다.
상기 콘택 홀(CH)을 형성하기 위하여, 기설명된 예시적인 실시예에 따른 플라즈마 식각 방법이 이용될 수 있다.
예를 들어, 플루오로카본 가스를 포함하는 처리 가스의 플라즈마를 제공하여 마스크(490)에 상부 층간 절연막(480) 상에 플루오로카본을 포함하는 퇴적층을 형성한다. 다음으로, 불활성 가스의 플라즈마를 제공하여 상부 층간 절연막(480)의 실리콘 산화물과 퇴적층의 불소 함유 라디칼의 반응을 활성화한다. 다음으로, 산소 함유 가스와 불활성 가스를 포함하는 처리 가스의 플라즈마를 제공하여 식각 반응 생성물을 제거한다.
예시적인 실시예들에 있어서, 콘택 홀(CH)은 게이트 스페이서(360)에 셀프-얼라인되도록 형성될 수 있으며, 이에 따라 소스/드레인 층(390)의 상기 제1 방향으로의 전체 상면을 노출시킬 수 있다. 하지만, 본 발명의 개념은 이에 한정되지는 않으며, 콘택 홀(CH)은 게이트 스페이서(360)에 셀프-얼라인되지 않고, 소스/드레인 층(390)의 상기 제1 방향으로 상면 일부만을 노출시키도록 형성될 수도 있다.
도 28 및 도 29를 참조하면, 콘택 홀(CH)을 충진하며, 소스/드레인 층(390)과 연결되는 콘택 플러그(500)를 형성한다. 예를 들어, 콘택 플러그(500)는 금속 패턴(510) 및 배리어 패턴(520)을 포함할 수 있다. 배리어 패턴(520)은 콘택 홀(CH)의 측벽 및 상부 층간 절연막(480) 상면에 컨포말하게 형성될 수 있으며, 금속 패턴(510)의 저면 및 측면을 커버할 수 있다.
예를 들어, 노출된 소스/드레인 층(390)의 상면, 콘택 홀(CH)의 측벽 및 상부 층간 절연막(480) 상면에 배리어 막을 형성하고, 상기 배리어 막 상에 콘택 홀(CH)을 채우는 금속막을 형성한 후, 상부 층간 절연막(480) 상면이 노출될 때까지 상기 2 금속막 및 상기 배리어 막을 평탄화하여 금속 패턴(510) 및 배리어 패턴(520)을 형성할 수 있다.
일 실시예에서, 상기 배리어 막을 형성하기 전에, 노출된 소스/드레인 층(390)의 상면에 금속 실리사이드를 형성할 수도 있다.
상기 콘택 플러그(500)는 배선 구조물과 전기적으로 연결될 수 있다.
예시적인 실시예에 따르면, 반도체 장치의 콘택 홀(CH)을 형성하는 과정에서, 실리콘 질화물에 대한 실리콘 산화물의 식각 선택비를 증가시킴으로써, 쇼트 누설(short leakage)이 발생하는 것을 방지할 수 있으며, 소스/드레인 층(390)을 안정적으로 오픈할 수 있다. 따라서, 반도체 장치의 신뢰성을 개선할 수 있다.
이하에서는 구체적인 실시예 및 실험을 통하여 예시적인 실시예의 효과를 살펴보기로 한다.
실시예 1
기판 위에 도 2에 도시된 것과 같이, 게이트 구조물을 포함하는 돌출부(120), 돌출부(120)의 측면에 접하는 스페이서와, 돌출부(120)의 상면을 커버하는 캡핑 패턴을 포함하며, 실리콘 질화물로 이루어지는 보호부(140)를 형성한 후, TEOS를 포함하며, 보호부(140)들 사이의 간극을 채우며, 보호부(140)의 상면을 커버하는 희생층(160)을 30nm 두께(희생층 상면과 보호부 상면 사이의 거리)로 형성하였다. 상기 희생층(160) 위에 30nm 두께로 상기 간극과 중첩하는 개구부를 가지며 실리콘 질화물을 포함하는 마스크(DP)를 형성하였다.
상기 피식각체에 대하여, 도 5에 도시된 구성을 갖는 용량 결합형 플라즈마 식각 장치를 이용하여, 아래의 조건(50 사이클 반복)으로, 도 4에 도시된 것과 같이 보호부(120)들 사이의 기판(110) 상면이 노출하는 콘택 홀(CH)을 형성하였다.
<적층 단계>
C4F6가스: 1sccm 내지 50sccm
아르곤 가스: 100sccm 내지 1,100sccm
플라즈마 생성용 고주파 전력: 10W 내지 500W
바이어스 고주파의 전력: 10W 내지 1000W
상부 전극 전압: -500V 내지 -1,000V
압력: 10mTorr 내지 100mTorr
처리 시간: 1초 내지 20초
<활성화 단계>
아르곤 가스: 500sccm
플라즈마 생성용 고주파 전력: 100W
바이어스 고주파의 전력: 200W
상부 전극 전압: -500V
압력: 20mTorr
처리 시간: 6초
<적층 단계>
산소가스: 1sccm 내지 50sccm
아르곤 가스: 100sccm 내지 1,100sccm
플라즈마 생성용 고주파 전력: 10W 내지 500W
바이어스 고주파의 전력: 10W 내지 1000W
상부 전극 전압: -500V 내지 -1,000V
압력: 10mTorr 내지 100mTorr
처리 시간: 1초 내지 20초
비교예 1
실험예 1과 동일한 구성의 피식각체에 대하여, 활성화 단계에서 상부 전극에 음의 직류 전압을 인가하지 않은 것을 제외하고는 동일한 조건으로 희생층의 식각을 진행하였다.
실시예 1과 비교예 1의 식각 결과를 아래의 표 1에 나타내었다.
표 1
Figure 112017118815017-pat00001
표 1을 참조하면, 실시예 1의 경우, 잔류 마스크의 두께가 비교예 1의 잔류 마스크보다 크다. 따라서, 실리콘 질화물의 손실이 감소되었음을 알 수 있다. 이에 따라, 실시예 1은 비교예 1보다 큰 선택비를 가질 수 있다.
또한, 실시예 1의 경우 콘택 홀 하단부 너비의 폭이 비교예 1보다 크다. 따라서, 보호부들 사이에 충진된 희생층의 식각이 더 많이 이루어졌음을 알 수 있다. 따라서, 활성화 단계에서 대향부에 음의 직류 전압을 제공함으로써 실리콘 산화물의 식각을 증가시킬 수 있음을 알 수 있다.
전술한 반도체 장치는 배선 구조물을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 배선 구조물에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에 사용되는 배선 구조물에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 피식각체 DP: 퇴적층
110, 300: 기판 120: 돌출부
140: 보호부 160: 희생층
180, 490: 마스크 200: 플라즈마 식각 장치
210: 제1 전극 220: 고정 부재
230: 대향부 240: 제2 전극
242: 상부 전원 250: 용기
262, 264: 고주파 전원 266, 268: 정합기
305: 액티브 핀 305a, 305b: 상부, 하부 액티브 패턴
310, 380: 제1, 제2 리세스 320: 소자 분리 패턴
330: 더미 게이트 절연 패턴 340: 더미 게이트 전극
350: 더미 게이트 마스크 360: 게이트 스페이서
370: 핀 스페이서 390: 소스/드레인 층
400: 하부 층간 절연막 420: 인터페이스 패턴
430: 게이트 절연 패턴 450: 게이트 전극
460: 게이트 구조물 470: 캐핑 패턴
480: 상부 층간 절연막 500: 콘택 플러그

Claims (10)

  1. 실리콘 산화물을 포함하는 제1 영역과, 실리콘 질화물을 포함하는 제2 영역을 포함하는 피식각체 상에 플루오로카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 제공하여 플루오로카본을 포함하는 퇴적층을 형성하는 단계;
    상기 피식각체에 불활성 가스의 플라즈마를 제공하여 상기 실리콘 산화물의 식각 반응을 활성화하는 단계; 및
    상기 식각 반응을 활성화한 후, 상기 피식각체에 불활성 가스 및 산소 함유 가스를 포함하는 처리 가스의 플라즈마를 제공하여 상기 식각 반응의 생성물을 제거하는 단계를 포함하며,
    상기 식각 반응을 활성화하는 단계 및 상기 식각 반응의 생성물을 제거하는 단계에서는 플루오로카본 가스의 플라즈마가 제공되지 않으며,
    상기 식각 반응을 활성화하는 단계에서 상기 불활성 가스의 플라즈마가 제공될 때, 상기 제1 영역과 상기 제2 영역을 포함하는 식각면과 대향하도록 상기 피식각체와 이격되며 실리콘을 포함하는 대향부가 배치되며, 상기 대향부에 음의 직류 전압이 제공되어 상기 대향부로부터 방출된 실리콘 이온 또는 이차 전자가 상기 피식각체에 제공되는 것을 특징으로 하는 식각 방법.
  2. 제 1 항에 있어서, 상기 플루오로카본 가스는 C4F8,CF4및 C4F6로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 식각 방법.
  3. 제 1 항에 있어서, 상기 퇴적층을 형성하는 단계의 불활성 가스 또는 상기 식각 반응을 활성화하는 단계의 불활성 가스는 아르곤(Ar), 헬륨(He), 네온(Ne), 크립톤(Kr) 및 제논(Xe)으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 식각 방법.
  4. 제 1 항에 있어서, 상기 산소 함유 가스는, 산소, 이산화탄소 및 일산화탄소로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 식각 방법.
  5. 제 1 항에 있어서, 상기 플루오로카본 가스는 C4F6를 포함하고, 상기 불활성 가스는 아르곤을 포함하고, 상기 산소 함유 가스는 산소를 포함하는 식각 방법.
  6. 제 1 항에 있어서, 상기 대향부에 제공되는 음의 직류 전압은 -100V 내지 -600V인 식각 방법.
  7. 제 1 항에 있어서, 상기 불활성 가스의 플라즈마가 제공될 때, 상기 대향부로부터 실리콘 이온이 방출되어 상기 피식각체에 제공되는 식각 방법.
  8. 게이트 구조물 위에 배치되는 캐핑 패턴과, 상기 게이트 구조물에 인접하는 소스/드레인 층 위에 배치되는 하부 층간 절연막을 커버하며, 실리콘 산화물을 포함하는 상부 층간 절연막을 형성하는 단계; 및
    상기 상부 층간 절연막과 상기 하부 층간 절연막을 관통하여 상기 소스/드레인 층을 노출하는 콘택 홀을 형성하는 단계를 포함하며,
    상기 콘택 홀을 형성하는 단계는,
    상기 상부 층간 절연막 위에 실리콘 질화물을 포함하는 마스크를 형성하는 단계;
    플루오로카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 제공하여, 상기 마스크 및 상기 상부 층간 절연막의 노출된 상면에 플루오로카본을 포함하는 퇴적층을 형성하는 단계;
    불활성 가스의 플라즈마를 제공하여 상기 실리콘 산화물의 식각 반응을 활성화하는 단계; 및
    상기 식각 반응을 활성화한 후, 불활성 가스 및 산소 함유 가스를 포함하는 처리 가스의 플라즈마를 제공하여 상기 식각 반응의 생성물을 제거하는 단계를 포함하며,
    상기 식각 반응을 활성화하는 단계 및 상기 식각 반응의 생성물을 제거하는 단계에서는 플루오로카본 가스의 플라즈마가 제공되지 않으며,
    상기 식각 반응을 활성화하는 단계에서 상기 불활성 가스의 플라즈마가 제공될 때, 상기 상부 층간 절연막이 노출되는 제1 영역 및 상기 마스크가 노출되는 제2 영역을 포함하는 식각면과 대향하며 실리콘을 포함하는 대향부가 배치되며, 상기 대향부에 음의 직류 전압이 제공되어 상기 대향부로부터 방출된 실리콘 이온 또는 이차 전자가 상기 식각면에 제공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 플루오로카본 가스는 C4F6를 포함하고, 상기 불활성 가스는 아르곤을 포함하고, 상기 산소 함유 가스는 산소를 포함하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서, 상기 대향부에 제공되는 음의 직류 전압은 -100V 내지 -600V인 반도체 장치의 제조 방법.
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