TWI716125B - 半導體裝置之製造方法及系統 - Google Patents

半導體裝置之製造方法及系統 Download PDF

Info

Publication number
TWI716125B
TWI716125B TW108135091A TW108135091A TWI716125B TW I716125 B TWI716125 B TW I716125B TW 108135091 A TW108135091 A TW 108135091A TW 108135091 A TW108135091 A TW 108135091A TW I716125 B TWI716125 B TW I716125B
Authority
TW
Taiwan
Prior art keywords
substrate
contact
manufacturing
semiconductor device
plasma
Prior art date
Application number
TW108135091A
Other languages
English (en)
Other versions
TW202029334A (zh
Inventor
林鈺庭
王喻生
高承遠
林睿哲
吳宏明
陳怡利
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202029334A publication Critical patent/TW202029334A/zh
Application granted granted Critical
Publication of TWI716125B publication Critical patent/TWI716125B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B08—CLEANING
    • B08B—CLEANING IN GENERAL; PREVENTION OF FOULING IN GENERAL
    • B08B7/00—Cleaning by methods not provided for in a single other subclass or a single group in this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/0231—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to electromagnetic radiation, e.g. UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/335—Cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Abstract

本發明實施例描述一種方法，其包括：形成介電層於基板上之接觸區；蝕刻此介電層，以形成接觸開口露出此接觸區；以及預清洗此露出之接觸區，以移除蝕刻所形成的殘餘材料。預清洗時，此接觸區露出於感應耦合射頻電漿中。且預清洗時，直流電源供應單元提供偏壓於此基板，且磁場施加於此感應耦合射頻電漿之以準直離子。

Description

半導體裝置之製造方法及系統
本發明實施例是關於一種半導體結構的製造方法，且特別是一種關於預清洗的方法及其系統。
半導體製程中接觸件的形成涉及多種操作程序，例如一或多種光學微影操作、蝕刻操作、濕式清洗、預清洗以及金屬沉積。所形成的接觸件之阻抗可能取決於接觸開口形成時所使用預清洗製程的效率。
本發明實施例提供一種半導體裝置之製造方法，包括：形成介電層於基板上之接觸區；蝕刻此介電層，以形成接觸開口露出此接觸區；以及預清洗此露出之接觸區，以移除蝕刻所形成的殘餘材料。再者，在此方法中，此預清洗包括：露出此接觸區於感應耦合射頻電漿；以直流電源供應單元施加偏壓於此基板；以及施加磁場於此感應耦合射頻電漿以準直離子。
本發明實施例提供一種半導體之製造系統，包括：用於支撐基板之基座；透過此基座電性耦接至此基板之直流電源供應單元，且其用於施加偏壓至此基板；用於產生電漿之感應耦合射頻電源供應器；以及用於產生磁場以準直此電漿中離子之磁鐵。
本發明實施例提供一種半導體裝置之製造方法，包括：形成多個電晶體於基板上，其中此些電晶體包括閘極、源極以及汲極；形成多個金屬接觸件於各電晶體之此源極與此汲極上；沉積介電層於此些電晶體與此些金屬接觸件上；蝕刻第一開口於此介電層中，以露出各電晶體之此閘極；蝕刻第二開口於此介電層中，以露出此些金屬接觸件，其中此第二開口之深寬比較此第一開口小；以及執行預清洗步驟，以移除此蝕刻於各此些電晶體之此露出的閘極與此些金屬接觸件上所形成的殘餘材料。再者，此方法包括：形成電漿；透過電性連接至直流電源供應單元之基座施加偏壓於此基板；以及施加磁場以準直此電漿中離子。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。
此外，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個（些）元件或特徵與另一個（些）元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
此處所使用的用語「名義上的（nominal）」，表示在產品或製程的設計階段期間所設定之組件或製程步驟的特徵或參數之期望值或目標值，以及高於及/或低於此期望值之數值範圍。此數值範圍一般是由製造過程或容許差度的所造成的微小變化。
此處所使用的用語「實質上地（substantially）」，表示一給定量的數值可基於目標半導體裝置相關的特定技術節點而改變。在一些實施例中，基於特定的技術節點，用語「實質上地」可表示一給定量的數值在例如目標（或期望）值之±5%的範圍。
此處所使用的用語「約」，表示一給定量的數值可基於目標半導體裝置相關的特定技術節點而改變。在一些實施例中，基於特定的技術節點，用語「約」可表示一給定量的數值在例如該數值之10%至30%的範圍（例如：數值之±10%、±20%、或±30%）。
此處所使用的用語「垂直於（vertical）」名義上表示正交於（perpendicular）基板之表面。
金屬化在半導體製程中涉及多個操作程序，包括一或多種光學微影操作、蝕刻操作、濕式清洗、預清洗以及金屬沉積。預清洗製程可用以（i）移除接觸開口底表面之氧化物以及（ii）準備接觸開口之表面，以用於後續的金屬沉積。預清洗製程可包括化學蝕刻（例如溶解氧化物之化學反應）、物理蝕刻（例如氧化物之離子撞擊∕濺射）或前述之組合。預清洗製程之副效應可為金屬氧化物於接觸開口的側表面到底表面之再沉積以及∕或接觸開口輪廓之再成形（reshaping）。就接觸開口輪廓之再成形而言，預清洗製程可能會造成數個不符合需要的效果，包括「頸縮（necking）」（例如被稱作「內凹輪廓（re-entrant profile）」之接觸開口的頂開口縮減）、「弓形化（bowing）」（例如接觸開口的中間部分擴寬）、接觸開口的底部部分擴寬或前述之組合。前述各接觸件輪廓的變化可導致金屬填充的問題（例如裂縫或空隙）、接觸件的電阻增加、以及∕或金屬接觸件斷路、短路以及其他不符合需要的互連特性。
本發明的實施例是關於預清洗製程，其可減少接觸件輪廓變形以及在接觸開口側表面的氧化物再沉積。在一些實施例中，預清洗製程包括：物理蝕刻，例如增強離子指向性的氬離子（Ar+ ）濺射預清洗製程。在一些實施例中，基板調諧偏壓（tuning bias），其利用直流電源供應單元堆疊所供應以及其結合感應耦合電漿電源，可用以調節氬離子的方向與能量。再者，位於預清洗反應器側表面的磁鐵或電磁鐵（例如線圈）更可增強氬離子的指向性。在一些實施例中，擁有寬直徑（例如300毫米至330毫米）且可調整高度（例如12毫米至12.5毫米）的延伸基座可用以改善基板各處預清洗的一致性。在一些實施例中，可調諧偏壓（tunable bias）可在約-100伏特至約100伏特之範圍。
根據一些實施例，第1圖繪示出包括新穎預清洗製程之例示性方法100的流程圖，此預清洗製程可（i）改善接觸開口底表面的氧化物之去除效果以及（ii）減少接觸件輪廓的改變。其他製程操作可能於例示性方法100的不同操作間執行，以及可能僅是為了簡明的目的而省略。本發明的實施例不侷限於方法100。
方法100始於操作110，其中介電層形成於閘極結構與金屬接觸件上。作為範例而非限制，第2圖是操作110中所述經部分製造的半導體結構之剖面示意圖，其中包括層間介電質245與蝕刻停止層240的介電質堆疊形成於閘極結構205與金屬接觸件200上。根據一些實施例，閘極結構205與金屬接觸件200可形成於製程較早的階段。例如，第2圖可為於中段製程經部分製造的晶圓，其中金屬接觸件200與閘極結構205先前已形成於基板210上。
基板210可為半導體晶圓（例如矽晶圓主體或絕緣層上覆矽晶圓）。根據一些實施例，基板210可包括矽或其他元素半導體，例如鍺（Ge）。再者，基板210可包括僅為了簡明的目的而未繪示在第2圖中的層或結構，例如基板210可包括任何數目或形式的摻雜區（例如n型或p型井、通道區、輕微摻雜區、重度摻雜區如源極與汲極區等）、源極與汲極磊晶成長層、隔離區如淺溝槽隔離區等。
閘極結構205可至少包括閘極電極堆疊與閘極介電質，為了簡明的目的而並未將其繪示在第2圖。在一些實施例中，高介電常數介電質可為氧化鉿（HfO2 ）、以矽酸鉿（hafnium silicate）為主的材料或其他合適之介電常數高於3.9的介電材料，3.9為化學計量氧化矽之介電常數且用作為參考值。閘極電極堆疊可包括閘極介電質上的蓋層、一或多金屬層、功函數金屬堆疊、金屬填充層、任何其他合適材料或前述之組合。閘極電極堆疊中金屬層的數目與形式可取決於電晶體臨界電壓之需求。作為範例而非限制，閘極電極堆疊中例示性金屬層可包括氮化鉭（TaN）底層與一或多氮化鈦（TiN）層。在一些實施例中，功函數金屬堆疊可包括鈦∕鋁（Ti∕Al）雙層或鈦∕鋁合金。功函數金屬堆疊可調諧閘極電極的功函數，以及影響所形成的電晶體其臨界電壓。然而，一或多氮化鈦層結合功函數金屬堆疊之厚度與數目可設定電晶體臨界電壓。在一些實施例中，金屬填充層可包括氮化鈦層與鎢金屬堆疊。
閘極間隔物215抵接於閘極結構205。閘極間隔物215可包括介電材料，例如氧化矽、氮氧化矽（SiON）、摻碳氮化矽（SiCN）、碳氧化矽（SiOxCy）、氮化矽（SixNy或SiN）、其他合適材料或前述之組合。此外，閘極間隔物215可為一或多層的堆疊，其包括相同或不同的材料。在一些實施例中，閘極間隔物215可用作為源極∕汲極植入的對準遮罩。
金屬接觸件200可包括阻障層220與金屬填充225。在一些實施例中，阻障層220可包括氮化鈦，且金屬填充225可包括鈷（Co）或鎢。在一些實施例中，金屬接觸件200形成於未繪示在第2圖的源極∕汲極磊晶層或區上。再者，矽化物（未繪示在第2圖）可形成於源極∕汲極磊晶區與金屬接觸件200間。金屬接觸件200與閘極結構205形成於隔離層230中。隔離層230可為單一介電層或電性隔離內嵌結構的介電質堆疊，上述內嵌結構如金屬接觸件200與閘極結構205。在一些實施例中，隔離層230可包括氧化矽、摻碳氧化矽（SiOxC）、氮氧化矽（SiON）、氮氧化碳矽（SiOCN）、碳化矽（SiC）、氮化碳矽（SiCN），氮化矽、任何其他合適材料或前述之組合。作為範例而非限制，如隔離層230包括氮化矽以外（例如氧化矽）的材料，氮化矽蓋層（未繪示在第2圖）可生成於閘極結構205與閘極間隔物215上。
層間介電質235可形成於隔離層230上。在第2圖的範例中，層間介電質235包圍隔離層230上的金屬接觸件200。根據一些實施例，層間介電質235可為單一介電層或包括氧化矽、摻碳氧化矽、氮氧化矽、氮氧化碳矽、碳化矽、氮化碳矽、任何其他合適材料或前述之組合之介電質的堆疊。層間介電質235可擁有約在10奈米至約20奈米之範圍的厚度。
厚度約10奈米至約20奈米的蝕刻停止層240可形成於層間介電質235上，且層間介電質245可形成於蝕刻停止層240上。作為範例而非限制，蝕刻停止層240可為氮化矽層，且層間介電質245可為單一介電層或包括氧化矽、摻碳氧化矽、氮氧化矽、碳氮氧化矽（SiOCN）、碳化矽、氮化碳矽、任何其他合適材料或前述之組合之介電質的堆疊。層間介電質245的厚度可在約在40奈米至約60奈米之範圍。
參照第1圖與第3圖，方法100進行至操作120以及形成介電質堆疊（例如層間介電質235與蝕刻停止層240）與隔離層230中的第一接觸開口300（此後為接觸開口300），以露出下方的閘極結構205。接觸開口300可透過光學微影與蝕刻製程圖案化層間介電層245、蝕刻停止層240、層間介電質235以及隔離層230所形成。作為範例而非限制，接觸開口300之形成將於下文描述。於層間介電質245上可施加光阻的塗層（未繪示在第3圖）。光阻可根據期望圖案而圖案化（例如曝光與顯影）；例如，期望圖案可為光阻中的開口之形成，此些開口對準於閘極結構205並露出層間介電質245之個別部分。光阻未曝光的區域可以濕式或乾式蝕刻製程剝除，以在層間介電質245上留下顯影後光阻的期望圖案。透過圖案化光阻中的開口可使用，例如，乾式蝕刻製程以移除層間介電層245的露出區域。被顯影後光阻所覆蓋的層間介電層245之區域可在乾式蝕刻時受保護，不被蝕刻化學物質所影響因而不受蝕刻。蝕刻製程可為非等向性，使得接觸開口300的側壁可實質上為垂直，例如，大於80度。作為範例而非限制，乾式蝕刻化學物質可包括氟化碳（CFx ）之混合物。在一些實施例中，當閘極結構205露出時，蝕刻製程也可蝕刻閘極間隔物215之一部份。蝕刻製程可包括數個步驟，各步驟可能需要不同蝕刻條件（例如蝕刻化學物質、製程壓力、溫度等）。接觸開口300一旦形成，即移除圖案光阻（例如以濕式或乾式蝕刻製程剝除）。在一些實施例中，接著執行灰化操作以化學性移除任何由於蝕刻製程所形成之聚合物（例如以碳為主體的材料）。再者，可執行濕式清洗以移除粒子以及層間介電質245與接觸開口300表面的殘餘光阻。
參照第1圖與第4圖，方法100進行至操作130以及形成介電質堆疊（例如層間介電質235與蝕刻停止層240）中的第二接觸開口400（此後為接觸開口400），以露出下方的金屬接觸件200。形成接觸開口400可由單一操作製程所達成，其近似於前述描述形成第一接觸開口300的方法。例如，於層間介電質245上可施加光阻的塗層（未繪示在第3圖）。接著，光阻可根據期望圖案曝光與顯影；例如，期望圖案可為光阻中的開口之形成，此些開口對準於金屬接觸件200並露出層間介電質245之個別部分。光阻未曝光區域可以濕式或乾式蝕刻製程剝除，以在層間介電質245上留下顯影後光阻的期望圖案。透過圖案化光阻中的開口可使用，例如，乾式蝕刻製程以移除層間介電層245的露出區域。被顯影後光阻所覆蓋的層間介電層245之區域可在乾式蝕刻時受保護，不被蝕刻化學物質所影響因而不受蝕刻。蝕刻製程可為非等向性，使得接觸開口400的側壁可實質上為垂直，例如，大於80度。作為範例而非限制，乾式蝕刻化學物質可包括氟化碳（CFx ）之混合物。形成的第二接觸開口400繪示於第4圖。
在一些實施例中，「共用（shared）」接觸開口500可如第5圖所繪示形成。共用接觸開口500為同時露出金屬接觸件200與閘極結構205的接觸開口。作為範例而非限制，共用接觸開口500可由雙重光學微影製程所形成。雙重光學微影製程也可包括兩個蝕刻操作。例如，在第一蝕刻操作時，第一光學微影與第一蝕刻可形成露出金屬接觸件200一部份的第一接觸開口；以及第二光學微影與第二蝕刻操作可形成相較於第一開口部分位移的第二接觸開口並可露出閘極結構205之一部分。第一與第二接觸開口之組合形成繪示於第5圖的共用接觸開口500。
形成接觸開口300、400與500時，層間介電質230與245的材料可再沉積（例如再濺射）於接觸開口之底表面，以形成如第6圖所繪示的殘餘或再沉積層600。形成殘餘或再沉積層600為蝕刻製程不符合需要的副效應，其可增加接觸件的電阻。由於接觸開口300、400與500的側壁主要由層間介電質245與235形成，再沉積層600可包括氧化矽、摻碳氧化矽、氮氧化矽、氮氧化碳矽、碳化矽、氮化碳矽或任何前述之組合。在一些實施例中，再沉積層600的厚度在約0.3奈米至約1.3奈米之範圍。然而，前述沉積層600的厚度並非侷限於前述之範圍。
參照第5圖與第6圖，各接觸開口的輪廓幾何形狀可不同。例如，接觸開口500擁有開闊頂開口、觸及閘極結構205之大深度以及多層次之底表面（例如金屬接觸件200上之底表面與金屬閘極結構205上之另一底表面）。另一方面，接觸開口400擁有狹窄頂開口以及淺深度。再者，接觸開口300擁有狹窄開口、近似於接觸開口400之深度、但較小的底表面。換句話說，繪示於第5圖與第6圖的接觸開口擁有不同的深寬比。接觸開口的深寬比可定義為深度對寬度的比值（例如頂開口寬度）。因此，接觸開口300的深寬比較接觸開口400與500的深寬比大。
利用物理性濺射移除氧化物的預清洗製程可能較難清洗高深寬比的接觸開口。例如，濺射離子較難觸及接觸開口的底部並移除再沉積層600。這是由於，在高深寬比至少約3：1時，氬離子擁有較高的機率在觸及接觸開口之底表面前就撞擊開口側壁。這可導致材料從開口側壁再濺射以及接觸件輪廓變化，其包括弓形化、頸縮（內凹輪廓）或前述之組合。為了減少接觸輪件廓變化與改善預清洗製程的清洗效率，氬離子須以與基板表面呈約90度之入射角撞擊至基板。
此外，加速至基板210的氬離子須擁有足夠的動能，以順利移除（例如清洗）再沉積層600。根據一些實施例，預清洗製程以較低蝕刻速率移除其他材料如鈦、鎢、鈷、氮化鈦以及鋁鈦（TiAl）。如前述所討論，上述材料可包括於金屬接觸件200與閘極結構205中。因此，預清洗製程於金屬接觸件200與閘極結構205上形成凹口。
方法100中的操作140，預清洗製程用以移除再沉積層600。在一些實施例中，預清洗製程可移除約5奈米至約45奈米的氧化物（例如氧化矽）。根據一些實施例，預清洗製程從接觸開口300、400與500的底表面，使用物理蝕刻（例如離子撞擊）移除再沉積層600。作為範圍而非限制，操作140的預清洗製程可如繪示於第7圖的反應器700中執行。在操作140的預清洗製程中，氬離子由氬氣電漿705產生，其也可由感應耦合射頻電漿源（inductively coupled radio frequency plasma source）（未繪示於第7圖）產生。在一些實施例中，感應耦合電漿源產生約250瓦至約600瓦的順向功率。在順向功率範圍內，氬氣電漿反射功率可在0至約50瓦之範圍。預清洗製程時，氬氣可以約5立方公分每分鐘（sccm）至約10立方公分每分鐘（sccm）範圍之流量流入反應器700中，且反應器壓力在約0.01托（Torr）至約5托（Torr）之範圍。在一些實施例中，堆疊的直流電源供應單元710，其可連接射頻產生器720，可用以透過導電基座715調節施加於基板210的偏壓。如此一來，基板偏壓可用以調節電漿中氬離子撞擊基板210表面之能量，因而調節預清洗製程時的濺射量。因此，堆疊的直流電源供應單元710可用以調諧預清洗製程中的濺射量。在一些實施例中，直流電源供應單元710可施加約-100伏特至約100伏特間的基板偏壓（例如約-100伏特、約-50伏特、約-20伏特、約0伏特、約20伏特、約50伏特、約100伏特等），以達到最佳濺射量。例如，低於-100伏特的基板偏壓可能增加濺射量，但會破壞基板。另一方面，高於100伏特的基板偏壓可造成適當的濺射量。導電基座715的電性連接由，例如，饋通連接725所提供。此外，導電基座715可為，例如，靜電夾盤，其包括導電頂部部分（未繪示），其包括鈦與包括石英的絕緣底部部分（未繪示）。導電基座715的導電頂部部分可與基板210背部接觸。在一些實施例中，導電基座715擁有大於基板210的直徑（例如300毫米）。根據一些實施例，更大直徑的基座可提供較好的預清洗一致性。例如，導電基座715的直徑可在約300毫米（例如約等同於基板210的直徑）至約330毫米之範圍。根據一些實施例，直徑大於330毫米的導電基座並不會帶來額外的一致性效益。再者，延伸的導電基座715擁有在約12毫米至約12.5毫米範圍的高度。根據一些實施例，可由施加於氬氣電漿705的偏壓，以及透過直流電源供應單元堆疊710施加於基板210的直流偏壓之組合調諧預清洗製程的清洗效率。前述之範圍不應受侷限並可根據反應器幾何形狀使用更為寬廣之範圍。
可使用連接於反應器700相對的側壁之圓筒狀磁鐵730與735再加以調諧預清洗一致性與蝕刻量。在一些實施例中，磁鐵730與735可如繪示於第7圖，以擁有相反極性的方式設置。所產生正交於導電基座715的磁場可準直橫跨基板210的更大表面積之氬氣電漿的氬離子。在一些實施例中， 4組線圈形成的側電磁鐵可用以代替圓筒狀磁鐵730與735。作為範例而非限制，電磁線圈可連接於可提供，例如，約1.5千瓦電力的射頻源。同步從線圈產生的射頻訊號、施加於基板210的偏壓以及施加於氬氣電漿705的偏壓可調節氬離子能量與指向性。
反應器700的前述元件之擺置可取決於反應器700的設計而不同。因此，第7圖中反應器700的描繪應不受侷限。僅用以例示，第7圖包括反應器700挑選出的部分以及其他部分（未繪示）也可能包括於第7圖中。例如，氣體管線、氣體排氣管線、電性連接、加熱器、閥門、額外的板材、匹配箱（match box）、額外的射頻產生器、額外的直流電源供應器、隔離變壓器（isolation transformer）、幫浦堆疊（pump stack）、外部周邊設備與裝置以及其他單元可能包含於反應器700中。
根據一些實施例，前述預清洗製程之條件可能對於不同深寬比的接觸開口之輪廓會有截然不同的效果。例如，第8圖的接觸開口400中，當施加於基板210的偏壓（例如以直流電源供應單元堆疊710）增加，頂開口850可變得更開闊。另一方面，就同樣的基板偏壓條件，接觸開口300可能形成有懸凸部810的內凹輪廓，其懸凸部810在，例如，約12奈米至約16奈米之範圍。接觸開口內凹輪廓是不符合需要的，因為可導致不良的金屬填充與高接觸件阻抗。因此，對於較高基板偏壓（例如約100瓦），高深寬比（例如高於約3：1）的接觸開口可形成內凹輪廓，而較低深寬比的接觸開口可變得較大。因此，調諧施加於基板的偏壓可提供接觸件輪廓介於高與低深寬比的接觸開口間之平衡。
再者，如前述所討論，預清洗製程可凹蝕閘極結構205與金屬接觸件200。凹蝕的閘極結構205與金屬接觸件200是符合需要的，因為其可藉由增加底表面積而減少已形成之接觸件的阻抗。如第8圖所繪示，閘極結構205可凹蝕至凹蝕量815之程度以及金屬接觸件可凹蝕至凹蝕量820之程度。作為範例而非限制，凹蝕量815可在約2奈米至約5奈米之範圍以及凹蝕量820可在約0.5奈米至約3奈米之範圍。接觸開口500中，層間介電質235的一部分也可在如繪示於第8圖之操作140的預清洗製程時所凹蝕。
前述在閘極結構中205的凹蝕量815與820以及金屬接觸件200更可各別造成對應之接觸開口的輪廓變化。例如，接觸開口的底部部分或底部臨界尺寸可能變得較為開闊。在一些實施例中，操作140的預清洗製程後，接觸開口300與500的底部臨界尺寸可增加約5%至約75%。因此，接觸開口400的底部臨界尺寸可增加約5%至約75%。
參照第1圖，方法100進行至操作150，其中以金屬填充接觸開口300、400與500。在一些實施例中，填充可為二步驟製程，其包括成核層的順應性沉積，接著填充金屬。根據一些實施例，成核層與金屬填充可包括鎢。作為範例而非限制，第9圖為成核層900順應性沉積後的接觸開口300、400與500之剖面示意圖。在一些實施例中，於未破真空（例如原位）之操作140的預清洗製程後設置成核層900，以防止或限制凹蝕的金屬接觸件200與閘極結構205的氧化。作為範例而非限制，可利用化學氣相沉積（chemical vapor deposition）或原子層沉積（atomic layer deposition）的方式，以約2奈米至約4奈米的厚度，沉積成核層900。在一些實施例中，成核金屬層沉積時的基板溫度可在約350°C至約500°C之範圍。其他沉積方法，例如電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition）或電漿輔助原子層沉積（plasma-enhanced atomic layer deposition），可用以形成成核層900，。在一些實施例中，成核層並未填充接觸開口300、400與500。
可利用化學氣相沉積的方式，以約130奈米至約180奈米的厚度，沉積金屬填充。作為範例而非限制，第10圖繪示出金屬填充1000沉積於成核層900上。如第10圖所繪示，金屬填充1000填充接觸開口300、400與500。作為範例而非限制，金屬填充1000可能不侷限於鎢，其他金屬也可使用。在一些實施例中，可以過覆層沉積金屬填充1000，以覆蓋層間介電質245之頂表面。
在一些實施例中，化學機械研磨製程可用以研磨金屬填充1000、成核層900以及層間介電質245，如繪示於第11圖之懸凸部810以下的部分。化學機械研磨製程後，金屬填充1000與層間介電質245的頂表面實質上是共平面的。化學機械研磨操作完成金屬接觸件200與閘極結構205上金屬接觸件之形成。
在一些實施例中，方法100中所述之預清洗製程可用於形成於各式各樣導電結構上的接觸開口，其導電結構包括，但並非侷限於，閘極結構、接觸件、源極∕汲極區等。
本發明實施例揭露清洗效率較好的預清洗製程。根據一些實施例，預清洗製程可減少接觸開輪廓的變化，以及減少或防止氧化物從接觸開口側壁再沉積至接觸件底部。在一些實施例中，預清洗製程包括離子指向性較好的氬離子濺射。以耦接至感應耦合電漿電源之堆疊的直流電源供應單元提供之可調諧偏壓，可用以控制氬離子的方向與能量。再者，位於預清洗反應器側壁上的一組磁鐵或線圈更可增強氬離子的指向性。在一些實施例中，擁有寬直徑（例如300毫米至330毫米）且延伸後高度（12毫米至12.5毫米）的延伸基座可用以改善晶圓各處的預清洗一致性。在一些實施例中，以直流電源供應單元提供之可調諧偏壓可在約-100伏特至約100伏特之範圍。
在一些實施例中，一種半導體裝置之製造方法，包括：形成介電層於基板上之接觸區；蝕刻介電層，以形成接觸開口露出此接觸區；以及預清洗此露出的接觸區，以移除該蝕刻所形成的殘餘材料。再者，在此方法中，此預清洗包括：露出此接觸區於感應耦合射頻電漿；以直流電源供應單元施加偏壓於此基板；以及施加磁場於此感應耦合射頻電漿以準直離子。在一些實施例中，此直流電源供應單元透過此射頻產生器電性耦接至此基板。在一些實施例中，此偏壓在約-100伏特至約100伏特之範圍。在一些實施例中，施加此偏壓的步驟包括施加偏壓於直徑約300毫米至約330毫米之導電基座。在一些實施例中，施加此磁場的步驟包括以多個帶有相反極性之磁鐵產生此磁場，其中此磁場垂直於此導電基座之頂表面。在一些實施例中，此殘餘材料包括氧化矽、摻碳氧化矽、氮氧化矽、氮氧化碳矽、碳化矽、氮化碳矽或前述之組合。在一些實施例中，預清洗的步驟包括凹蝕此接觸區約0.5奈米至約5奈米。在一些實施例中，此感應耦合射頻電漿包括氬氣電漿。在一些實施例中，施加此偏壓的步驟包括：當此接觸開口之深寬比高於約3比1時，增加此偏壓以縮減此接觸開口之頂部寬度。在一些實施例中，此接觸開口之頂部寬度約在12奈米至約16奈米之範圍。在一些實施例中，施加此偏壓的步驟包括當此接觸開口之深寬比低於約3比1時，增加此偏壓以擴大此接觸開口之頂部寬度。
在一些實施例中，一種半導體之製造系統，包括：用於支撐基板之基座；透過此基座電性耦接至此基板之直流電源供應單元，且此直流電源供應單元用於施加偏壓至此基板；用於產生電漿之感應耦合射頻電源供應器；以及用於產生磁場以準直此電漿中離子之磁鐵。在一些實施例中，此基座之直徑在約300毫米至約330毫米之範圍。在一些實施例中，此偏壓在約-100伏特至約100伏特之範圍。在一些實施例中，此產生之磁場垂直於此基座之頂表面。在一些實施例中，此磁鐵包括多個圓筒狀電磁鐵或多個電性連接至射頻電源之電磁線圈。
在一些實施例中，一種半導體裝置之製造方法，包括：形成多個電晶體於基板上，其中此些電晶體包括閘極、源極以及汲極；形成多個金屬接觸件於各電晶體之此源極與此汲極上；沉積介電層於此些電晶體與此些金屬接觸件上；蝕刻第一開口於此介電層中，以露出各電晶體之此閘極；蝕刻第二開口於此介電層中，以露出此些金屬接觸件，其中此第二開口之深寬比較此第一開口小；以及執行預清洗步驟，以移除此蝕刻各此些電晶體之此露出的閘極與此些金屬接觸件上所形成的殘餘材料。再者，此方法包括：形成電漿；透過電性連接至直流電源供應單元之基座施加偏壓於此基板；以及施加磁場以準直此電漿中離子。在一些實施例中，此偏壓在約-100伏特至約100伏特之範圍。在一些實施例中，此電漿包括氬氣電漿，且此直流電源供應單元透過射頻產生器電性連接至此基座。
應能理解實施方式部分，而非發明摘要部分，其為用以詮釋專利申請範圍。發明摘要部分可能僅闡述本發明中由發明人構思的一或多種，而非所有可能，之實施例，也因此，並非用以任何方式限制附加之專利申請範圍。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100:製程方式 110, 120, 130, 140, 150:步驟 200:金屬接觸件 205:閘極結構 210:基板 215:閘極間隔物 220:阻障層 225, 1000:金屬填充 230:隔離層 235, 245:層間介電質 240:蝕刻停止層 300, 400, 500:接觸開口 600:再沉積層 700:預清洗反應器 705:氬氣電漿 710:直流電源供應單元 715:基座 720:射頻產生器 725:饋通連接 730, 735:圓筒狀磁鐵 805:頂開口 810:懸凸部 815, 820:凹蝕量 900:成核層
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據一些實施例，繪示出包括新穎的預清洗製程之例示性方法的流程圖。 第2圖是根據一些實施例，繪示出閘極結構與金屬接觸件上介電質堆疊之剖面示意圖。 第3圖是根據一些實施例，繪示出閘極結構上之介電質堆疊中接觸開口之剖面示意圖。 第4、5圖是根據一些實施例，繪示出閘極結構與金屬接觸件上之介電質堆疊中的接觸開口之剖面示意圖。 第6圖是根據一些實施例，繪示出含有殘餘或再層沉積層之接觸開口的剖面示意圖。 第7圖是根據一些實施例，繪示出預清洗反應器之剖面示意圖。 第8圖是根據一些實施例，繪示出閘極結構與金屬接觸件上之介電質堆疊中的接觸開口於預清洗製程後之剖面示意圖。 第9圖是根據一些實施例，繪示出閘極結構與金屬接觸件上之介電質堆疊中的接觸開口於成核層沉積後之剖面示意圖。 第10圖是根據一些實施例，繪示出閘極結構與金屬接觸件上之介電質堆疊中的接觸開口於金屬沉積後之剖面示意圖。 第11圖是根據一些實施例，繪示出閘極結構與金屬接觸件上之介電質堆疊中的金屬接觸件於化學機械研磨（chemical mechanical polish，CMP）製程後之剖面示意圖。
210:基板
700:預清洗反應器
705:氬氣電漿
710:直流電源供應單元
715:基座
720:射頻產生器
725:饋通連接
730,735:圓筒狀磁鐵

Claims (15)

  1. 一種半導體裝置之製造方法，包括：形成一介電層於一基板上之一接觸區；蝕刻該介電層，以形成一接觸開口露出該接觸區；以及預清洗該露出的接觸區，以移除該蝕刻所形成的一殘餘材料，其中該預清洗包括：露出該接觸區於一感應耦合射頻電漿(inductively coupled radio frequency plasma)；以一直流電源供應單元施加一偏壓於該基板；以及施加一磁場於該感應耦合射頻電漿以準直該感應耦合射頻電漿中的離子。
  2. 如申請專利範圍請求項1所述之半導體裝置之製造方法，其中該直流電源供應單元透過一射頻產生器電性耦接至該基板。
  3. 如申請專利範圍請求項1所述之半導體裝置之製造方法，該偏壓在約-100伏特至約100伏特之範圍。
  4. 如申請專利範圍請求項1所述之半導體裝置之製造方法，其中施加該偏壓的步驟包括：施加該偏壓於一直徑約300毫米至約330毫米之一導電基座(pedestal)。
  5. 如申請專利範圍請求項1所述之半導體裝置之製造方法，其中施加該磁場的步驟包括：以多個帶有相反極性之磁鐵產生該磁場，其中該磁場正交於一導電基座之一頂表面。
  6. 如申請專利範圍請求項1所述之半導體裝置之製造方法，其中 施加該磁場的步驟包括：以多個連接至一射頻源之電磁鐵產生該磁場，其中該磁場正交於一導電基座之一頂表面。
  7. 如申請專利範圍請求項1所述之半導體裝置之製造方法，其中該殘餘材料包括氧化矽(SiO2)、摻碳氧化矽(SiOxC)、氮氧化矽(SiON)、氮氧化碳矽(SiOCN)、碳化矽(SiC)、氮化碳矽(SiCN)或前述之組合。
  8. 如申請專利範圍請求項1所述之半導體裝置之製造方法，其中預清洗的步驟包括：凹蝕該接觸區約0.5奈米至約5奈米。
  9. 如申請專利範圍請求項1所述之半導體裝置之製造方法，其中該感應耦合射頻電漿包括氬氣電漿。
  10. 如申請專利範圍請求項1至9中任一項所述之半導體裝置之製造方法，其中施加該偏壓的步驟包括：當該接觸開口之深寬比(aspect ratio)高於約3比1時，增加該偏壓以縮減該接觸開口之一頂部寬度，其中該接觸開口之該頂部寬度約在12奈米至約16奈米之範圍。
  11. 如申請專利範圍請求項1至9中任一項所述之半導體裝置之製造方法，其中施加該偏壓的步驟包括：當該接觸開口之深寬比低於約3比1時，增加該偏壓以擴大該接觸開口之一頂部寬度。
  12. 一種半導體之製造系統，包括：一基座，用於支撐一基板；一直流電源供應單元，透過該基座電性耦接至該基板，且該直流電源供應單元用於施加一偏壓至該基板；一感應耦合射頻電源供應器，用於產生一電漿；以及一磁鐵，用於產生一磁場以準直該電漿中離子。
  13. 如申請專利範圍請求項12所述之半導體之製造系統，其中該基座之一直徑在約300毫米至約330毫米之範圍。
  14. 如申請專利範圍請求項12或13所述之半導體之製造系統，其中該產生之磁場正交於該基座之一頂表面，其中該磁鐵包括多個圓筒狀電磁鐵或多個電性連接至一射頻電源之電磁線圈。
  15. 一種半導體裝置之製造方法，包括：形成多個電晶體於一基板上，其中各電晶體包括一閘極、一源極以及一汲極；形成多個金屬接觸件於各電晶體之該源極與該汲極上；沉積一介電層於該些電晶體與該些金屬接觸件上；蝕刻一第一開口於該介電層中，以露出各電晶體之該閘極；蝕刻一第二開口於該介電層中，以露出該些金屬接觸件，其中該第二開口之深寬比較該第一開口小；以及執行一預清洗步驟，以移除該蝕刻各該些電晶體之該露出的閘極與該些金屬接觸件上所形成的一殘餘材料，其中該預清洗步驟包括：形成一電漿；透過電性連接至一直流電源供應單元之一基座施加一偏壓於該基板；以及施加一磁場以準直該電漿中離子。
TW108135091A 2018-09-28 2019-09-27 半導體裝置之製造方法及系統 TWI716125B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/146,529 2018-09-28
US16/146,529 US10714329B2 (en) 2018-09-28 2018-09-28 Pre-clean for contacts

Publications (2)

Publication Number Publication Date
TW202029334A TW202029334A (zh) 2020-08-01
TWI716125B true TWI716125B (zh) 2021-01-11

Family

ID=69781578

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108135091A TWI716125B (zh) 2018-09-28 2019-09-27 半導體裝置之製造方法及系統

Country Status (5)

Country Link
US (2) US10714329B2 (zh)
KR (1) KR102152760B1 (zh)
CN (1) CN110970288B (zh)
DE (1) DE102019117925A1 (zh)
TW (1) TWI716125B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
US10923388B2 (en) * 2019-01-18 2021-02-16 Globalfoundries U.S. Inc. Gap fill void and connection structures
US11527614B2 (en) 2021-03-09 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with conductive structure and method for manufacturing the same
US20230323543A1 (en) * 2022-04-06 2023-10-12 Applied Materials, Inc. Integrated cleaning and selective molybdenum deposition processes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070012659A1 (en) * 2003-08-22 2007-01-18 Lam Research Corporation High aspect ratio etch using modulation of RF powers of various frequencies
TW201635334A (zh) * 2014-12-04 2016-10-01 蘭姆研究公司 用於高深寬比圓筒狀物蝕刻的側壁鈍化層之沉積技術
TW201643950A (zh) * 2010-08-23 2016-12-16 Tokyo Electron Ltd 電漿處理方法及電漿處理裝置
US20170229312A1 (en) * 2016-02-04 2017-08-10 Samsung Electronics Co., Ltd. Method of plasma etching and method of fabricating semiconductor device using the same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304279A (en) * 1990-08-10 1994-04-19 International Business Machines Corporation Radio frequency induction/multipole plasma processing tool
US5468342A (en) * 1994-04-28 1995-11-21 Cypress Semiconductor Corp. Method of etching an oxide layer
US5556521A (en) * 1995-03-24 1996-09-17 Sony Corporation Sputter etching apparatus with plasma source having a dielectric pocket and contoured plasma source
JPH09302484A (ja) * 1996-05-15 1997-11-25 Ulvac Japan Ltd 磁気中性線プラズマ型放電洗浄装置
US6028394A (en) * 1998-03-24 2000-02-22 International Business Machines Corporation Cold electron plasma reactive ion etching using a rotating electromagnetic filter
KR100768610B1 (ko) * 1998-12-11 2007-10-18 서페이스 테크놀로지 시스템스 피엘씨 플라즈마 처리장치
US6346489B1 (en) * 1999-09-02 2002-02-12 Applied Materials, Inc. Precleaning process for metal plug that minimizes damage to low-κ dielectric
SG90747A1 (en) * 1999-09-02 2002-08-20 Applied Materials Inc Method of pre-cleaning dielectric layers of substrates
SE521904C2 (sv) * 1999-11-26 2003-12-16 Ladislav Bardos Anordning för hybridplasmabehandling
KR20030051765A (ko) * 2000-11-01 2003-06-25 어플라이드 머티어리얼즈 인코포레이티드 기판내의 고 애스펙트 비 형성체의 에칭
CN1287430C (zh) * 2001-06-15 2006-11-29 东京毅力科创株式会社 干蚀刻方法
CN1428823A (zh) * 2001-12-26 2003-07-09 旺宏电子股份有限公司 去除焊垫窗口蚀刻后残留聚合物的方法
JP2003323997A (ja) * 2002-04-30 2003-11-14 Lam Research Kk プラズマ安定化方法およびプラズマ装置
KR100457844B1 (ko) * 2002-08-27 2004-11-18 삼성전자주식회사 반도체 장치의 식각 방법
US20040182319A1 (en) * 2003-03-18 2004-09-23 Harqkyun Kim Inductively coupled plasma generation system with a parallel antenna array having evenly distributed power input and ground nodes
KR101001743B1 (ko) * 2003-11-17 2010-12-15 삼성전자주식회사 헬리컬 자기-공진 코일을 이용한 이온화 물리적 기상 증착장치
US7700494B2 (en) * 2004-12-30 2010-04-20 Tokyo Electron Limited, Inc. Low-pressure removal of photoresist and etch residue
CN100353520C (zh) * 2005-01-07 2007-12-05 联华电子股份有限公司 制作双镶嵌结构以及清除其残余聚合物的方法
US7354856B2 (en) * 2005-03-04 2008-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming dual damascene structures with tapered via portions and improved performance
US7713865B2 (en) * 2005-06-24 2010-05-11 International Business Machines Corporation Preventing damage to metal using clustered processing and at least partially sacrificial encapsulation
US20070074968A1 (en) * 2005-09-30 2007-04-05 Mirko Vukovic ICP source for iPVD for uniform plasma in combination high pressure deposition and low pressure etch process
US20070249173A1 (en) * 2006-04-21 2007-10-25 Applied Materials, Inc. Plasma etch process using etch uniformity control by using compositionally independent gas feed
US20090211596A1 (en) * 2007-07-11 2009-08-27 Lam Research Corporation Method of post etch polymer residue removal
CN101872713B (zh) * 2009-04-24 2012-03-28 中微半导体设备(上海)有限公司 静电夹盘装置、等离子处理装置和制造静电夹盘装置的方法
CN102064106B (zh) * 2009-11-18 2013-04-17 无锡华润上华半导体有限公司 孔刻蚀中预去除聚合物的方法
US8143078B2 (en) * 2009-12-23 2012-03-27 Memc Electronic Materials, Inc. Methods for monitoring the amount of contamination imparted into semiconductor wafers during wafer processing
KR101504532B1 (ko) * 2012-03-09 2015-03-24 주식회사 윈텔 플라즈마 처리 방법 및 기판 처리 장치
US9340866B2 (en) * 2012-03-30 2016-05-17 Applied Materials, Inc. Substrate support with radio frequency (RF) return path
US20130330920A1 (en) * 2012-06-06 2013-12-12 Applied Materials, Inc. Method and apparatus for substrate preclean with hydrogen containing high frequency rf plasma
US8895449B1 (en) * 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9576773B2 (en) * 2013-07-30 2017-02-21 Corporation For National Research Initiatives Method for etching deep, high-aspect ratio features into glass, fused silica, and quartz materials
CN105489463B (zh) * 2014-09-17 2017-07-21 北京北方微电子基地设备工艺研究中心有限责任公司 预清洗腔室及半导体加工设备
US20160181111A1 (en) * 2014-12-19 2016-06-23 Lam Research Corporation Silicon etch and clean
US9396961B2 (en) * 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
CN105097406B (zh) * 2015-06-11 2017-06-09 京东方科技集团股份有限公司 平滑装置、平滑方法、薄膜晶体管、显示基板及显示装置
US9872373B1 (en) * 2016-10-25 2018-01-16 Applied Materials, Inc. Smart multi-level RF pulsing methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070012659A1 (en) * 2003-08-22 2007-01-18 Lam Research Corporation High aspect ratio etch using modulation of RF powers of various frequencies
TW201643950A (zh) * 2010-08-23 2016-12-16 Tokyo Electron Ltd 電漿處理方法及電漿處理裝置
TW201635334A (zh) * 2014-12-04 2016-10-01 蘭姆研究公司 用於高深寬比圓筒狀物蝕刻的側壁鈍化層之沉積技術
US20170229312A1 (en) * 2016-02-04 2017-08-10 Samsung Electronics Co., Ltd. Method of plasma etching and method of fabricating semiconductor device using the same

Also Published As

Publication number Publication date
US20200105519A1 (en) 2020-04-02
KR102152760B1 (ko) 2020-09-08
CN110970288B (zh) 2022-06-28
CN110970288A (zh) 2020-04-07
KR20200037071A (ko) 2020-04-08
DE102019117925A1 (de) 2020-04-02
US10714329B2 (en) 2020-07-14
TW202029334A (zh) 2020-08-01
US20200343087A1 (en) 2020-10-29

Similar Documents

Publication Publication Date Title
TWI716125B (zh) 半導體裝置之製造方法及系統
US8859430B2 (en) Sidewall protection of low-K material during etching and ashing
TWI630654B (zh) 使用遠端電漿源以凹陷超低ｋ介電質
KR102483741B1 (ko) 진보된 패터닝 프로세스에서의 스페이서 퇴적 및 선택적 제거를 위한 장치 및 방법들
US8551877B2 (en) Sidewall and chamfer protection during hard mask removal for interconnect patterning
CN110648919A (zh) 带有凹口的栅极结构制造
TWI257645B (en) Barrier metal re-distribution process for resistivity reduction
TW201814832A (zh) 半導體裝置之形成方法
JP2000040691A (ja) 半導体装置製造方法
TW201901746A (zh) 基本無缺陷的多晶矽閘極陣列
US10276369B2 (en) Material deposition for high aspect ratio structures
TW202121504A (zh) 用於自對準多重圖案化的芯材覆蓋的方法和系統
CN101471284A (zh) 半导体器件中的金属线及其制造方法
JP2007214588A (ja) 半導体装置の製造方法
WO2020170865A1 (ja) 半導体装置の製造方法
US20230317462A1 (en) Etching of Polycrystalline Semiconductors
TW202349465A (zh) 用於金屬蝕刻的預蝕刻處理
CN114078693A (zh) 半导体结构及其形成方法
KR20240011725A (ko) 탄소-함유 재료의 순환 플라즈마 에칭
TW202238939A (zh) 具有埋入字元線的半導體結構及其製備方法
JPH10178094A (ja) 接続孔の形成方法