KR100457844B1 - 반도체 장치의 식각 방법 - Google Patents

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Abstract

패턴 로딩 현상이 감소된 반도체 장치의 식각 방법이 개시되어 있다. 먼저 바이어스 파워를 제로로 설정하고 소스 파워를 인가하여 플라즈마를 생성시키도록 한다. 일정 시간이 경과된 후 바이어스 파워를 소정의 값으로 인가하여 웨이퍼상에 형성된 소정의 막에 대한 식각 공정을 수행하도록 한다. 플라즈마를 사용한 식각 공정의 진행시 이미 진행된 식각 공정에 의해 발생된 부산물을 용이하게 제거할 수 있기 때문에 식각시 나타나는 패턴 밀도 차이에 의한 식각 공정의 변화를 줄일 수 있다. 또한 웨이퍼의 수가 증가함에 따라 나타나는 진행성 패턴 로딩을 방지할 수 있게 된다.

Description

반도체 장치의 식각 방법 {Method Of Etching Semiconductor Device}
본 발명은 반도체 장치의 식각 방법에 관한 것으로서, 더욱 상세하게는 플라즈마에 의한 건식 식각 공정의 진행에 따라 패턴 밀도가 상이한 영역에서의 식각량 차이에 의해 나타나는 패턴 로딩 현상을 감소시킬 수 있는 반도체 장치의 식각 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 소자도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 메모리 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 소자의 집적도, 신뢰성 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되어 왔다. 소자의 고집적화를 위해서는 셀 사이즈의 축소는 필연적이며, 각 셀의 사이즈가 감소함에 따라 기판상에 형성되는 모든 패턴의 사이즈 및 마진도 감소하게 된다. 이에 비하여, 소자의 수직 규모, 즉 소자를 구성하는 각 부재들의 종횡비(aspect ratio)는 더욱 증가하게 된다.
반도체 장치의 제조를 위해 적용되는 각종 패턴 중에서 배선으로 사용되는 배선 패턴, 특히 게이트, 비트 라인 등의 형성 공정은 반도체 장치의 제조를 위한 기본 기술로서 전체 공정의 수준을 나타내는 척도가 된다. 게이트, 비트 라인등의패턴은 특히 좁은 선폭(CD; critical dimension)과 높은 종횡비를 가지는 패턴으로서 양호한 패턴을 형성하기 위해서는 웨이퍼 전면에 대한 선폭 균일도가 높아야 하며 패턴 밀도 차이에 의한 건식 식각 공정 변화가 작아야 한다.
일반적으로, 패턴의 형성을 위해서는 다수의 식각 공정이 플라즈마 소스를 사용하여 수행된다. 그런데, 이러한 식각 공정의 수행시에는 패턴 밀도 차이에 의한 식각률의 차이가 나타나는 패턴 로딩 현상이 나타난다. 즉, 패턴의 밀도가 높은 셀영역은 식각이 늦고 패턴의 밀도가 낮은 주변 영역은 과식각이 진행되는 현상이 나타난다. 이는 웨이퍼 공정이 진행됨에 따라 점점 더 심해진다. 이러한 패턴 로딩의 심화 현상은 소정 물질에 대한 식각시 식각 과정에서 발생되는 부산물(by-product)에 의해 후속 웨이퍼가 영향을 받기 때문이다.
특히, 게이트 패턴의 형성을 위하여, 디커플드 플라즈마 소스(decoupled plasma source)를 사용하고 있는 DPS 폴리(AMT 사제)와 같은 게이트 식각 설비를 사용하여 건식 식각을 수행하는 경우, 식각이 진행됨에 따라 패턴의 밀도가 높은 셀영역은 식각 생성물이 빠른 시간내에 제거되지 않아서 부산물에 의한 영향을 많이 받으므로 식각이 느려져서 잔류물이 남게 된다. 그러나, 패턴의 밀도가 낮은 주변 영역은 식각 생성물의 제거가 용이하여 잔류물이 빠른 시간내에 제거되므로 식각 환경이 양호하여 원하는 수준으로 식각이 진행된다. 결국 셀영역과의 균형을 고려할 때 통상 주변 영역에서는 과식각이 진행되어 하부 막질인 게이트 산화막이 공격되는 문제가 발생하게 된다. 이러한 현상을 도면을 통하여 좀 더 구체적으로 설명하기로 한다.
도 1a 및 1b는 패턴 로딩에 의한 식각량의 차이를 패턴의 밀도 따라 비교하여 나타내는 도면으로서, 도 1a는 셀영역의 게이트 패턴에 대한 것이고, 도 1b는 주변 영역의 게이트 패턴에 대한 것이다.
도 1a를 참고하면, 포토레지스트 패턴을 마스크로 사용하고 디커플드 플라즈마를 이용하여 폴리실리콘을 식각함으로써 기판(10)의 상부에 셀영역의 게이트 패턴(14c)를 형성하였다. 그런데, 폴리실리콘이 완전히 식각되어 제거되지 않고 기판상에 잔류 폴리실리콘층(12)이 형성되어 있다는 것을 확인할 수 있다.
도 1b를 참고하면, 마찬가지로 포토레지스트 패턴을 마스크로 사용하고 디커플드 플라즈마를 이용하여 폴리실리콘을 식각함으로써 기판(10)의 상부에 주변 영역의 게이트 패턴(14p)을 형성하였다. 상기 주변 영역에서는 셀영역에서와는 달리 폴리실리콘이 완전하게 식각되어 잔류하지 않음을 확인할 수 있다. 이는 웨이퍼의 진행에 따라 패턴 밀도가 높은 셀 영역의 식각률이 패턴 밀도가 낮은 주변 영역의 식각률에 비해 느려져 동일한 식각 시간 동안 식각을 수행할 경우 셀 영역은 식각량의 부족으로 잔류물이 생기기 때문이다.
만약 식각 시간을 셀 영역의 폴리실리콘이 완전히 제거되는 시점으로 조절하면 이번에는 주변 영역에서 과식각이 이루어져 하부 막질인 게이트 산화막에 대한 손상이 발생하게 된다.
이러한 현상을 방지하기 위하여 웨이퍼에서 방사되는 식각 물질의 고유 파장 방사량을 측정하여 적정 식각 종점(etch end point)을 알려주는 종점 측정(EPD; end point detection) 시스템을 사용하고 있다. EPD 시스템을 통하여 정해지는 식각 시간은 패턴의 밀도가 높은 셀 영역의 식각률 저하를 반영하기 때문에 웨이퍼 진행에 따라 조금씩 길어지게 된다. 이에 따라 셀 영역에 잔류물이 남는 현상을 부분적으로 막을 수 있다. 그러나 EPD 시스템은 웨이퍼 전체의 평균적인 현상을 검출하기 때문에 패턴 밀도가 낮은 주변 영역의 경우 오히려 과식각되는 현상이 발생하는 것을 피할 수는 없다.
한편, 플라즈마 챔버내에서의 공정 특성을 향상시키기 위한 다양한 기술이 개시되어 있다.
대한민국 공개 특허 제2001-4243호에서는 반도체 제조 장비의 플라즈마 챔버 클리닝 방법을 개시하고 있다. 이는 플라즈마 챔버 내에서 해당 공정 (식각 공정)을 진행하는 제1 단계, 해당 공정을 마친 런 웨이퍼를 언로드 하지 않은 상태에서 상기 플라즈마 챔버 내벽에 증착된 폴리머를 제거하기 위한 플라즈마 클리닝을 실시하되, 바텀 바이어스 파워를 제로 또는 낮은 바이어스 파워(1∼800W)로 설정하여 실시하는 제2 단계를 포함하여 이루어진다. 이에 의하면, 웨이퍼에 미치는 플라즈마의 영향을 최소화하는 동시에 챔버 내벽에 대한 클리닝 효과를 극대화시킴으로써 장비의 습식 클리닝 주기를 현저히 증가시킬 수 있어서, 식각 장비 뿐 아니라 플라즈마를 이용한 증착 장치의 챔버 클리닝에도 적용할 수 있다.
그런데, 이러한 방법에 의하면 식각 공정이 끝난 후에 부산물의 제거를 위하여 바잉스 파워를 제로 또는 낮게 설정하여 클리닝을 실시하므로, 미량이라도 패턴에 대한 식각이 이루어져 패턴 손상이 발생하게 된다. 따라서 에치백 공정과 같이 식각후 패턴의 단차가 거의 없는 막에 대하여 적용가능한 것이지, 패턴의 형성을위한 식각 공정의 수행후에 적용하기는 어렵다는 문제가 있다.
대한민국 공개 특허 제1999-71110호에서는 반도체 플라즈마 에칭 장비의 대전 이물질 제어 방법을 개시하고 있다. 이에 의하면 챔버 안정화 단계, 상부 전극 및 하부 전극에 각각 소스 파워 및 바이어스 파워를 인가하여 에칭하는 단계, 소스 파워만 인가하고 바이어스 파워는 인가하지 않은 상태에서 불활성 가스를 공급하여 플라즈마를 형성시킴과 동시에 냉각 가스를 배출시키는 단계, 바이어스 파워를 인가하지 않은 상태에서 불활성 가스를 공급하여 플라즈마를 형성함과 동시에 에칭 공정이 완료된 웨이퍼를 이송하는 단계 등으로 이루어진다.
상기 방법에 의하면 식각 공정의 수행후에 웨이퍼의 표면에 대전된 파티클 또는 낙하하는 파티클이 달라 붙지 않게 되어 웨이퍼의 일드를 향상시킬 수 있는 것으로 기재되어 있다. 그러나 공정이 번거롭고 앞선 기술에서 설명한 바와 같은 부작용으로서 웨이퍼상에서 원치 않는 식각이 수행될 염려가 있다.
일본 공개 특허 평8-111402호에서는 건식 식각 방법 및 이를 위한 장치를 개시하고 있다. 이에 의하면 반응가스의 플라즈마 생성부와 피가공물을 지지하는 시료대 간의 복수의 세공이 있는 유공 플레이트를 배치하고, 피가공물을 지지하는 시료대에 직류 바이어스 전압을 인가함 없이 유공 플레이트의 복수의 세공을 통과하는 플라즈마 중의 이온과 플라즈마에 의해서 생성된 활성종을 유공 플레이트에 수직으로 진행하도록 방향성을 부여하여 피가공물에 입사시키는 방식의 수직 에칭 방법이 적용된다.
이러한 다양한 플라즈마 건식 식각 기술의 개발에도 불구하고 상술한 바와같은 패턴 로딩 현상에 의한 상이한 밀도를 갖는 패턴간의 식각량 차이에 따르는 문제점은 완전히 해결되지 못하고 있다.
본 발명에서는 상기한 바와 같은 종래 기술을 개선하여 패턴 밀도 차이에 의한 건식 식각 공정의 변화가 작고 패턴의 수직 프로파일을 개선하여 수율을 향상시킬 수 있으며 소자의 성능을 개선시킬 수 있는 반도체 장치의 식각 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 상기한 식각 방법을 용이하게 수행할 수 있는 신규한 반도체 장치의 식각용 시스템을 제공하는 것이다.
도 1a 및 1b는 패턴 로딩에 의한 식각량의 차이를 패턴의 밀도에 따라 비교하여 나타내는 단면도로서, 도 1a는 패턴의 밀도가 높은 셀영역의 게이트 패턴에 대한 식각 결과이고, 도 1b는 패턴의 밀도가 낮은 주변 영역의 게이트 패턴에 대한 식각 결과이다.
도 2는 건식 식각 공정을 수행하기 위한 디커플드 플라즈마 장치를 개략적으로 나타낸 단면도이다.
도 3a 내지 3c는 건식 식각 공정의 수행시 소스 파워와 바이어스 파워의 인가 유무에 따른 반응 가스의 행동 양상을 나타낸 개략도이다.
도 4는 본 발명의 방법에 따라 플라즈마 식각 공정을 수행하기 위한 공정 흐름도이다.
도 5a 및 5b는 본 발명의 방법에 따라 식각 공정을 수행하여 형성된 게이트 패턴에 대한 단면도로서 도 5a는 패턴의 밀도가 높은 셀영역의 게이트 패턴에 대한 것이고, 도 5b는 패턴의 밀도가 낮은 주변 영역의 게이트 패턴에 대한 것이다.
<도면의 주요부분에 대한 부호의 설명>
10, 110: 반도체 기판 12, 112: 잔류 폴리실리콘
14c, 114c: 셀영역의 게이트 패턴
14p, 114p: 주변 영역의 게이트 패턴
20: 챔버 30: 웨이퍼
상기한 본 발명의 목적을 달성하기 위하여 본 발명에서는
바이어스 파워를 제로로 설정하고 소스 파워를 인가하여 플라즈마를 생성시키는 단계; 및
바이어스 파워를 소정의 값으로 인가하여 웨이퍼상에 형성된 소정의 막에 대한 식각 공정을 수행하는 단계를 포함하는 반도체 장치의 식각 방법을 제공한다.
특히 상기 바이어스 파워를 제로로 설정하고 소스 파워를 인가시 압력, 온도 및 가스 분위기 조건은 후속되는 식각 공정의 수행을 위한 조건과 동일하게 하는 것이 바람직하며, 상기 바이어스 파워를 제로로 설정하고 플라즈마를 인가하는 시간은 약 5초∼1분 30초 범위가 되도록 하는 것이 적절하다.
상기한 식각 공정에 의해 형성되는 패턴은 패턴 밀도가 상이한 영역이 존재하는 경우, 패턴 로딩 현상의 감소 효과를 얻을 수 있어서 더욱 용이하게 적용될 수 있으며 이러한 식각 공정의 예로서는 게이트 패턴의 형성을 위한 식각 공정을 들 수 있다.
이에 더하여, 상기 바이어스 파워를 제로로 설정하고 소스 파워를 인가하는 단계와 상기 바이어스 파워를 소정의 값으로 인가하면서 소스 파워를 인가하여 식각 공정을 수행하는 단계는 인-시튜로 수행되는 것이 바람직하다.
상기한 본 발명의 다른 목적은
플라즈마 식각 반응이 수행되는 챔버;
상기 챔버내에 플라즈마를 생성시키기 위하여 소스 파워를 제공하기 위한 제1 RF 제너레이터;
상기 소스 파워의 온/오프를 제어하기 위한 제1 스위칭 장치;
생성된 플라즈마에 방향성을 부여하기 위하여 상기 챔버내의 척에 바이어스 파워를 제공하기 위한 제2 RF 제너레이터;
상기 바이어스 파워의 온/오프를 제어하기 위한 제2 스위칭 장치; 및
상기 제1 및 제2 스위칭 장치의 동작을 제어하기 위한 콘트롤러를 포함하는 반도체 장치의 식각용 시스템에 의해 달성된다.
본 발명에 의하면 플라즈마 소스를 사용한 식각 공정의 진행시 이미 진행된 식각 공정에 의해 발생된 부산물을 용이하게 제거하여, 식각시 나타나는 패턴 밀도 차이에 의한 식각 공정의 변화를 줄일 수 있다. 이에 따라 웨이퍼의 수가 증가함에 따라 나타나는 진행성 패턴 로딩을 방지할 수 있다.
이하, 본 발명을 첨부된 도면을 참고로 하여 더욱 상세히 설명하기로 한다.
도 2에는 건식 식각 공정을 수행하기 위한 디커플드 플라즈마 장치를 개략적인 단면도로 나타내었다.
디커플드 플라즈마 장치는 크게 그 내부에 플라즈마 가스가 생성되며 접지된 챔버(20), 상기 챔버내에 플라즈마를 생성하기 위하여 라디오 프리퀀시(RF: radio frequency)의 자기장을 발생시키기 위한 소스 파워(46), 상기 소스 파워(46)의 인가 유무, 세기, 인가 시간 등을 제어하기 위한 소스 파워 콘트롤러(48), 생성된 이온에 방향성(bias)을 주기 위해 RF의 전기장을 발생시키기 위한 바이어스 파워(26) 및 상기 바이어스 파워(26)의 인가 유무, 세기, 인가 시간 등을 제어하기 위한 바이어스 파워 콘트롤러(28)를 구비하여 이루어진다.
소스 파워용 제1 스위치(44)를 온하여 소스 파워(46)를 챔버(20)의 상부 돔에 감겨 있는 코일(42)로 인가하면 챔버(20) 내부에는 자기장이 형성되어 플라즈마(36)가 형성된다. 설비 하부에 웨이퍼(30)가 놓이는 정전기 척(ESC; electrostatic chuck, 22)에 바이어스 파워용 제2 스위치(24)를 온하여 바이어스 파워(bias power, 26)를 인가하면 이미 생성된 이온들에 바이어스 전기장이 형성된다. 식각을 위한 반응 가스는 가스 주입구(32)를 통하여 주입된후 가스 배출구(34)를 통하여 배출된다. 이러한 원리에 따라 웨이퍼 쪽으로 진행된 이온과 라디칼들에 의해 웨이퍼(30)의 표면에서만 집중적으로 건식 식각이 진행된다.
이 때, 바이어스 파워를 인가하지 않고 소스 파워만 인가할 경우 챔버내에 플라즈마는 생성되나 바이어스 전기장이 생성되지 않아 플라즈마가 방향성을 갖지않으므로 설비 측벽과 웨이퍼 표면을 같은 수준으로 식각하게 된다. 이 경우 웨이퍼에 대한 식각률이 바이어스 파워를 인가한 경우에 비해 5% 이하로 낮으므로 웨이퍼 자체는 거의 식각되지 않으면서 설비 측벽에 존재하는 부산물층은 제거할 수 있게 된다.
상기 제1 스위치 및 제2 스위치의 온/오프 동작은 별도로 설치된 스위치 콘트롤러(50)에 의해 제어될 수 있다. 즉, 소스 파워(46)와 바이어스 파워(26)의 인가 유무를 제어하는 제1 및 제2 스위치(44, 24)의 온/오프 동작은 초기에 시퀀스에 대한 결정시 온/오프 시간을 설정하고 이를 스위치 콘트롤러(50)에 입력하는 것으로 자동화할 수 있는 것이다.
도 3a 내지 3c에는 건식 식각 공정의 수행시 소스 파워와 바이어스 파워의 인가 유무에 따른 반응 가스의 행동 양상을 개략적으로 나타내었다.
도 3a를 참고하면, 반응가스로서 CF4를 사용한 경우로서, 소스 파워의 스위치를 온하여 수십 MHz의 RF를 코일에 인가하면 챔버내에는 플라즈마가 생성되기도 하고 양이온과 전자로 분리되기도 한다. 이 때 가벼운 전자는 움직임이 용이하여 무질서하게 움직이지만 무거운 양이온은 거의 이동하지 않는다. 따라서 도 3a에 나타난 바와 같이 주로 불소 음이온 등이 사방으로 이동하여 웨이퍼(30)를 포함한 식각 챔버(20) 내부와 충돌하게 된다.
도 3b를 참고하면, 반응가스로서 CF4를 사용하고 소스 파워와 바이어스 파워를 모두 인가한 경우로서, 웨이퍼를 지지하는 척에 바이어스 파워가 인가되어 바이어스 전기장이 생성되면 이온, 라디칼 등이 주로 웨이퍼 쪽으로 진행된다. 즉, 도면에서와 같이 반응성 이온, 라디칼 등에 의한 웨이퍼상에서의 식각 공정이 이루어지게 되는 것이다.
도 3c는 반응 가스로서 Cl2/SF6를 사용하고 소스 파워와 바이어스 파워를 모두 인가한 경우의 플라즈마 행동 양식을 나타낸 개략도이다.
본 발명에 의하면, 웨이퍼상에 형성된 소정의 막에 대한 건식 식각 공정의 수행을 위하여 척상에 웨이퍼를 장착하고 식각 조건을 설정한 후, 실제로 소스 파워와 바이어스 파워를 인가하여 식각 공정을 수행하기 직전에 소정의 식각 전처리 시간 동안 바이어스 파워는 인가하지 않은 상태에서 소스 파워만을 인가하여 챔버 내의 식각 조건을 주어진 조건으로 만족할만큼 충분한 시간동안 설정함과 동시에 챔버 내부에 존재하는 부산물들을 제거하고자 하는 것이다. 챔버내에 식각 조건이 완벽하게 설정되고 부산물이 어느 정도 제거된 상태에서 웨이퍼상의 막에 대한 식각 공정이 시작되면 식각 특성도 양호할 뿐 아니라 패턴 밀도가 상이한 영역에서 나타나는 패턴 로딩 현상을 크게 감소시킬 수 있다.
이에 더하여, 소스 파워만 인가되는 식각 전처리 시간 동안에 웨이퍼에 대한 식각이 미량이나마 수행된다고 하더라도, 후속되는 식각 공정에 의하여 어차피 식각이 이루어질 대상막에 대한 식각이므로 아무런 문제가 없다.
도 4에는 본 발명의 방법에 따라 플라즈마 식각 공정을 수행하기 위한 공정 흐름도를 나타내었다.
먼저, 챔버내의 척상에 식각이 수행될 웨이퍼를 로딩하도록 한다(S10). 식각 대상막에 대한 식각 조건과 동일한 조건에 준하여 식각 가스를 주입하도록 한다(S20). 이후 바이어스 파워는 제로로 설정한 상태에서 소스 파워 인가용 콘트롤러의 명령에 따라 소스 파워를 인가하고 스위치를 온하도록 한다(S30). 챔버의 상부돔에 권취된 코일에 RF 파워가 인가되면 챔버 내에 플라즈마가 생성된다(S40). 일정한 시간이 경과된 후, 챔버내에 대한 전처리가 완료되면 바이어스 파워를 인가하고 스위치를 온하도록 한다(S50). 웨이퍼가 로딩된 척에 바이어스 파워가 인가되면 플라즈마는 방향성을 가지게 되므로 웨이퍼상에 형성된 막을 식각하게 된다(S60).
이하, 본 발명을 구체적인 실시예를 통하여 더욱 상세히 설명하기로 한다.
반도체 장치의 제조를 위한 기본 패턴인 게이트 패턴의 형성을 위한 식각 공정을 예로 들기로 한다. 또한 게이트는 폴리실리콘/WSi로 이루어지며, 상부에 반사방지막으로서 SiON 층이 형성되고, SiN 하드 마스크를 이용하여 식각 공정을 수행하는 경우로 한다. 이러한 예는 하나의 실시예에 불과하며 본 발명의 방법은 모든 식각 공정에 대하여 예외 없이 적용될 수 있는 것임은 물론이다.
먼저, 챔버내에 바이어스 파워가 인가되는 척상에 폴리실리콘층, 텅스텐 실리사이드층 및 반사방지막이 형성된 웨이퍼를 장착하도록 한다.
다음, 바이어스 파워를 제로로 설정하고 공정 가스로서 CF4/Ar 가스를 사용하여 약 5초∼1분 30초 동안 소스 파워를 인가하여 플라즈마를 생성시키도록 한다.이 때, 도 3a에 나타난 바와 같은 활성 물질의 거동이 나타날 것이다. 챔버내가 안정화되면 바이어스 파워를 소정의 값으로 인가하여 상기 반사방지막에 대한 식각 공정을 수행하도록 한다. 바이어스 파워를 인가하면 도 3b에 나타난 바와 같이 활성 물질이 웨이퍼 방향으로 방향성을 가지게 되므로 식각이 이루어지게 된다.
상기 식각 전처리 시간은 특별히 제한적이지는 않으나 본 발명자 등에 의한 반복적인 실험 결과, 얻어지는 패턴 로딩 감소 효과를 고려할 때 약 5초∼1분 30초 범위 정도이면 충분한 것으로 확인되었다. 그러나 식각 전처리 시간은 필요에 따라 더 줄이거나 늘리는 것이 가능함이 물론이다. 더욱 바람직하게는 약 15초∼1분 범위가 되도록 한다.
후속되는 식각 공정과 동일한 조건으로 하되 바이어스 파워는 인가하지 않고 소스 파워만 인가하여 플라즈마를 생성하면, 챔버내에 생성된 각종 이온, 라디칼 등과 같은 플라즈마가 무질서하게 챔버의 벽과 부딪히면서 챔버내에 잔류하는 각종 부산물들을 제거해 주게 된다. 패턴 로딩 현상은 초기부터 나타나지만 웨이퍼의 개수가 증가하여 시간이 지날수록 그 정도가 점점 심해지게 되는데, 매 식각 공정 수행 직전에 이러한 전처리 공정을 수행하게 되면 잔류된 부산물을 용이하게 제거할 수 있게 된다. 기존에 적용되던 방식인 일정한 시간 주기로 하루에 한 번 또는 몇시간에 한번 정도로 클리닝 가스를 사용하여 챔버 내부를 클리닝하는 방식과 비교하면 매우 간단하고 효율적인 챔버내 클리닝 방법이라고 할 수 있다. 무엇보다도 SF6등과 같은 클리닝 가스를 별도로 사용하여 수행되던 클리닝 공정과 비교하면,본 발명에서는 이를 위하여 별도로 조건을 설정할 필요도 없고, 어차피 수행될 식각 공정의 조건을 적용하므로 시간과 노력이 크게 절감되는 방식인 것이다.
반사방지막에 대한 식각이 완료되면 WSi 층에 대한 식각을 수행하도록 한다. 이를 위하여 공정 가스로서 Cl2/SF6가스를 주입하도록 한다. 이 단계에서는 도 3c에 나타난 바와 같이 상기 Cl2/SF6공정 가스에 의한 활성종이 웨이퍼 방향으로 방향성을 가지게 되므로 WSi 층에 대한 식각이 이루어지게 된다. 본 식각 공정의 수행전에도 식각 조건과 동일한 조건을 제공하되, 소스 파워만을 인가하고 바이어스 파워를 제로로 설정한 상태로 식각 전처리 공정을 수행할 수 있음은 물론이다. 식각 조건이 변경되면 새로운 식각 조건을 설정해야 하기 때문에 이의 조절을 위한 초기 단계에 주어진 전처리 시간 동안 소스 파워만을 인가하여 식각 조건도 완벽하게 설정하면서 챔버내의 식각 부산물도 제거해 줄 수 있는 것이다. 물론 다수의 식각 공정을 진행하면서 필요에 따라서는 이러한 전처리 공정을 생략할 수도 있음이 물론이다.
WSi 층에 대한 식각이 어느 정도 이루어지면, 폴리실리콘층이 식각된다. WSi에 대한 식각이 완전히 완료되는 시점에서 공정 가스로서 HBr/O2가스를 주입하여 상기 폴리실리콘층에 대한 식각 공정을 완료하도록 한다.
WSi와 폴리실리콘을 식각하면 하부 게이트 옥사이드층이 노출되는 시점에서 식각은 정지시켜야 한다. 폴리실리콘에 대한 식각은 주로 HBr/O2가스의 플라즈마에 의해 이루어지는데, 이는 게이트 옥사이드층을 보호하기 위하여 옥사이드의 표면에부산물이 강하게 부착되어 옥사이드를 보호시키는 조건이다.
폴리실리콘이 식각되는 메카니즘은 다음 반응식 (1)과 같다.
HBr + O2+ 폴리실리콘(poly-Si) → SiBrx(↑) + SiO2+ H2O + OH + H2O2--- (1)
게이트 옥사이드층이 노출되면 다음 반응식 (2)와 같은 표면 보호 반응이 이루어진다.
HBr + O2+ SiO2→ BrO2(passivation) + Br2O (passivation) + H2O --- (2)
결국, 게이트 옥사이드층이 노출되면 식각 부산물인 산화물들이 산화실리콘 화합물과 함께 설비의 측벽에 달라 붙어서 층을 보호하게 된다. 이런 산화물들이 후속 웨이퍼의 WSi 식각시에 WSi 표면을 산화시키며 보호시키게 된다. 특히 패턴의 밀도가 높은 셀 지역은 밀도가 낮은 코어 지역에 비해 보호되는 양이 많기 때문에 패턴 로딩 현상은 더욱 심화된다. 이에 따라 진행된 웨이퍼 수가 많아질수록 WSi 표면을 보호시키는 산화물의 양이 증가하여 셀 지역의 식각률이 점점 느려지게 되는 진행성 패턴 로딩 현상을 발생시키는 것이다. 이에 따라 WSi의 식각 전에 보호 원인 물질인 설비 측벽의 산화물을 제거한다면 셀과 코어 지역의 진행성 패턴 로딩을 감소시킬 수 있게 되는 것이다.
결국, 식각을 위하여 새로운 웨이퍼가 장착될 때마다 식각 공정을 수행하기 전에 식각 조건과 동일한 조건으로 하되, 척에 인가되는 바이어스 파워만 오프시키고 소스 파워만 온시킨 상태로 식각을 수행하여 식각 조건도 안정하게 조절해줌과 동시에 설비 측벽의 부산물을 제거시키도록 하는 것이다.
도 4a 및 4b에는 본 발명의 방법에 따라 식각 공정을 수행하여 형성된 게이트 패턴에 대한 단면도를 나타내었다. 도 4a는 패턴의 밀도가 높은 셀영역의 게이트 패턴에 대한 것이고, 도 4b는 패턴의 밀도가 낮은 주변 영역의 게이트 패턴에 대한 것이다.
기판(110)상에 형성된 셀영역의 게이트 패턴(114c)과 주변 영역의 게이트 패턴(114p)을 비교하여 보면, 주변 영역의 게이트 패턴(114p)은 완벽하게 식각이 완료되었으며, 패턴의 밀도가 높은 셀영역의 게이트 패턴(114c)에서는 약간의 잔류 폴리실리콘(112)이 관찰되기는 하지만 만족할만한 수준으로 식각이 완료되었음을 확인할 수 있다. 특히, 도 1a 및 1b에 나타난 종래의 식각 방법에 따라 형성된 게이트 패턴과 비교할 때, 패턴의 밀도가 높은 셀영역에서의 패턴 로딩 현상이 감소되어 잔류물이 눈에 띠게 감소된 것을 확인할 수 있다.
이와 같이 실 웨이퍼를 사용하여 식각전 안정화를 위한 식각 전처리를 수행할 경우, 패턴 로딩 현상의 감소 효과도 얻을 수 있지만, 이에 더하여 더미 웨이퍼를 사용하여 클리닝을 수행하는 경우에 비하여 소요되는 시간을 대폭적으로 감소시킬 수 있다. 더미 웨이퍼를 사용하는 경우에는 웨이퍼 이송과 설비 로딩에는 수 분의 시간이 소요되지만 실제 건식 식각 공정은 10∼30초 정도밖에 되지 않는다. 따라서, 실웨이퍼에서 식각 전처리 공정을 수행하고 인-시튜로 건식 식각 공정을 진행할 경우 웨이퍼 이송과 설비 로딩에 소요되는 시간을 절약할 수 있으므로 진행시간을 대폭 감소시킬 수 있게 된다.
여기서, 상술한 대한민국 공개 특허 제2001-4243호에서 개시된 기술과 본 발명의 기술을 비교하여 설명하기로 한다.
상기 종래 기술에서는 상술한 바와 같이 플라즈마 챔버 내에서 식각 공정을 완료한 후에, 웨이퍼를 언로드 하지 않고 척상에 장착한 상태로 플라즈마 챔버 내벽에 증착된 폴리머를 제거하기 위한 플라즈마 클리닝을 실시하되, 바텀 바이어스 파워를 제로 또는 낮은 바이어스 파워(1∼800W)로 설정하여 실시하도록 하고 있다. 이에 의하면 챔버 내벽에 대한 클리닝 효과를 얻을 수는 있다.
그런데, 이러한 방법에 의하면 식각 공정이 끝난 후에 부산물의 제거를 위하여 바이어스 파워를 제로 또는 낮게 설정하여 클리닝을 실시하므로, 미량이라도 패턴에 대한 식각이 이루어져 패턴 손상이 발생하게 된다. 따라서 에치백 공정과 같이 식각후 패턴의 단차가 거의 없는 막에 대하여 적용가능한 것이지, 패턴의 형성을 위한 식각 공정의 수행후에 적용하기는 어렵다는 문제가 있다. 결국 상기 종래 방법은 반도체 장치의 제조시 토포로지(topology)를 줄이기 위한 공정에 적용가능한 방법임을 알 수 있다.
이에 비하여 본 발명은 식각 전에 식각 조건으로 챔버내에 플라즈마를 제공해 주도록 한 기술로서, 식각 전에 식각 조건을 완벽하게 설정해 주는 효과를 얻음과 동시에 챔버내의 부산물을 제거하여 후속되는 식각 공정에 의해 형성될 패턴의 밀도가 높은 영역에서의 패턴 로딩 현상을 감소시키고자 하는 것이다. 따라서 식각 대상막에 대한 손상이 전혀 없으며 토포로지(topology)가 높은 패턴의 형성시에 더욱 용이하게 적용될 수 있는 방식이라고 할 수 있다.
이상과 같은 본 발명의 식각 방식은 설비의 작동자가 바이어스 파워와 소스 파워의 인가 시간을 설정하여 콘트롤러에 기억시키는 것으로 자동화가 가능하므로 이의 적용 또한 매우 용이한 것이다.
이상과 같은 본 발명에 의하면 플라즈마 소스를 사용한 식각 공정의 진행시 이미 진행된 식각 공정에 의해 발생된 부산물을 용이하게 제거하여, 식각시 나타나는 패턴 밀도 차이에 의한 식각 공정의 변화를 줄일 수 있다. 이에 따라 웨이퍼의 수가 증가함에 따라 나타나는 진행성 패턴 로딩을 방지할 수 있다. 이는 결국 패턴의 수직 프로파일을 개선하여 수율을 향상시키는 효과를 가져오는 것이다.
또한 본 발명에 의하면 식각 공정의 수행전에 식각 조건과 동일한 조건으로 플라즈마를 제공해 주기 때문에, 인-시튜 동작으로 인한 설비의 클리닝 효과를 얻을 수 있어서 설비의 생산 능력이 증가되며 유지비를 낮추는 효과도 얻을 수 있다.
또한 실 웨이퍼를 이용하여 건식 식각을 진행할 경우, 더미 웨이퍼를 사용하는 경우에 비해 소요되는 시간을 대폭 줄일 수 있다. 더미 웨이퍼를 사용하는 경우, 웨이퍼 이동과 설비 로딩에 수 분의 시간이 소요되고 실제 건식 식각 공정 시간은 10∼30초 정도이다. 따라서 실 웨이퍼에서 건식 식각을 하고 인-시튜로 라인 앤 스페이스 식각을 진행할 경우 웨이퍼 이동과 설비 로딩에 소요되는 시간을 절약할 수 있으므로 진행 시간을 대폭 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
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  6. 삭제
  7. 삭제
  8. 웨이퍼상에 폴리실리콘층, 텅스텐 실리사이드층 및 반사방지막을 형성하는 단계;
    상기 웨이퍼에 인가되는 바이어스 파워를 제로로 설정하고 공정 가스로서 CF4/Ar 가스를 사용하여 약15초～1분동안 소스 파워를 인가하여 플라즈마를 생성시켜챔버를 세정하는 단계;
    바이어스 파워를 소정의 값으로 인가하여 상기 반사방지막에 대한 식각 공정을 수행하는 단계;
    바이어스 파워를 제로로 설정하고 공정 가스로서 Cl2/SF6 가스를 사용하여 약15초～1분동안 소스 파워를 인가하여 플라즈마를 생성시켜챔버를 세정하는 단계;
    바이어스 파워를 소정의 값으로 인가하여 상기 텅스텐 실리사이드층 및 상기 폴리실리콘층에 대한 식각 공정을 수행하는 단계;
    바이어스 파워를 제로로 설정하고 공정 가스로서 HBr/O2 가스를 사용하여 약15초～1분동안 소스 파워를 인가하여 플라즈마를 생성시켜챔버를 세정하는 단계; 및
    바이어스 파워를 소정의 값으로 인가하여 상기 폴리실리콘층에 대한 식각 공정을 수행하는 단계를 포함하는 반도체 장치의 식각 방법.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서, 상기 식각 공정에 의해 형성되는 패턴의 밀도가 상이한 영역이 존재하는 것을 특징으로 하는 반도체 장치의 식각 방법.
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