KR100666881B1 - 포토레지스트 제거 방법 및 이를 이용한 반도체 소자의제조 방법. - Google Patents

포토레지스트 제거 방법 및 이를 이용한 반도체 소자의제조 방법. Download PDF

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Abstract

하부전극의 열화 및 공정시간의 연장 없이 개구 내에 잔류하는 포토레지스트를 제거하는 방법 및 이를 이용한 반도체 소자의 제조방법이 개시되어 있다. 상기 포토레지스트 제거 방법은 활성화 이온 및 라디칼을 포함하는 플라즈마를 형성하 후 상기 활성화 이온에 방향성을 부여한다. 이어서, 방향성을 갖는 활성화 이온을 주 식각 요소로 이용하고, 상기 라디칼을 보조 식각 요소로 이용하여 포토레지스트를 제거한다. 상기 포토레지스트 제거 방법은 기판의 손상 및 열화 없이 포토레지스트 패턴을 보다 빠른 시간 내에 깨끗이 제거할 수 있다.

Description

포토레지스트 제거 방법 및 이를 이용한 반도체 소자의 제조 방법.{METHOD OF REMOVING PHOTORESIST AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
도 1 내지 도 3은 본 발명의 일 실시예에 따른 포토레지스트 제거방법을 나타내는 단면도들이다.
도 4 내지 도 11은 도 1 내지 도 3의 포토레지스트 제거방법이 적용되는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 210 : 몰드막
220 : 하부전극 230 : 희생막
240 : 유전막 250 : 상부전극
C : 개구
본 발명은 포토레지스트 제거 방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 활성화 이온을 이용하여 기판에 잔류하는 포토레 지스트를 제거하는 방법 및 이를 이용한 하부전극을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
근래 들어, DRAM 장치의 회로 선폭이 100나노(nm) 이하로 감소함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 스택 형상 또는 실린더 형상으로 형성하고 있다. 그러나, 현재와 같이 0.1μm 이하의 초미세 선폭 기술을 적용한 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 커패시턴스 값을 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되었다.
상기 커패시터는 실린더 형상의 하부전극, 유전막 및 상부전극이 적층된 구조를 갖는다. 상기 하부전극은 개구를 갖는 몰드막 패턴에 도전막을 연속적으로 형성하고, 이후 화학적 기계연막 또는 에치백(Etch-back) 공정을 수행하여 도전막의 노드(Node)를 분리하고, 상기 몰드막 패턴을 불화수소산을 포함하는 세정용액을 이용하여 제거함으로서 완성된다.
이 과정에서 상기 세정 용액은 하부전극을 식각하고, 상기 하부전극의 결정사이로 침투하여 상기 하부전극과 전기적으로 연결되는 콘택 패드를 손상시키는 문제점이 초래된다. 상기 문제점을 방지하기 위해 하부전극막의 노드분리 전에 상기 개구를 매몰하는 희생막인 포토레지스트를 사용하였다. 상기 포토레지스트는 상기 몰드막 패턴이 상기 세정용액에 의해 제거될 때, 상기 세정용액이 하부전극을 식각 또는 침투되는 것을 방지한다.
그러나 상기 포토레지스트는 상기 종횡비가 높은 개구 내에 존재하기 때문에 이후 공정 포토레지스트 제거공정에서 완전히 제거되지 않는 문제점을 초래한다. 즉, 상기 실리더 형상을 갖는 하부전극의 개구 내에 잔류하는 포토레지스트는 일반적인 산소 플라즈마 에싱(Ashing)공정에 의해 쉽게 제거되지 않기 때문에 상기 개구 내에 잔류하는 포토레지스트는 저항으로 작용하여 반도체 소자의 커패시터 동작으로 오류를 초래한다.
또한, 상기 개구 내에 잔류하는 포토레지스트를 제거하기 위한 에싱 공정의 효율을 상승시키기 위해 약 150 내지 250℃의 고온에서 산소 플라즈마 에싱 공정을 수행하였다. 그러나 고온의 에싱 공정은 하부전극의 열화 및 산화를 초래하여 얻고자 하는 커패시터의 정전용량을 얻지 못하는 문제점을 초래한다.
그리고, 상기 포토레지스트의 제거능력을 상승시키기 위해 약 250℃의 고온에서 에싱 공정을 장시간 진행하게 될 경우 상기 하부전극의 손상이 더더욱 심화되는 문제점이 발생된다.
상기 커패시터 제조공정시 적용되는 포토레지스트막의 제거방법이 일본공개특허 제2003-332465호, 대한민국공개특허 제2002-002907호, 대한민국공개특허 제2004-001226호에 각각 개시되어 있다.
상기 일본공개특허 제2003-332465호에 개시된 포토레지스트 제거방법에 따르면 산소와 CHF3를 포함하는 혼합가스, 1000W의 파워, 100Pa의 가스압력, 20~40℃의 온도로 이루어진 공정조건에서 상기 포토레지스트막을 제거하는 에싱 공정을 수행하는데 있다.
상기 대한민국공개특허 제2002-002907호에 개시된 포토레지스트 제거방법에 따르면 H2O, N2 및 CF4를 포함하는 혼합가스, 1~ 3Torr의 압력, 200~250℃의 온도, 800~1500W의 파워로 이루어진 공정조건에서 포토레지스트막을 제거하는데 있다.
상기 대한민국공개특허 제2004-001226호에 개시된 포토레지스트 제거방법에 따르면, 플라즈마 상태의 CF4 및 O2 식각가스, 20~50℃의 온도, 200~500mTorr의 압력으로 이루어진 공정조건에서 포토레지스트막을 제거하는데 있다.
전술한 포토레지스트 제거방법은 비 방향성을 갖는 라디칼 또는 비 방향성을 갖는 식각이온을 이용하여 포토레지스트막을 제거하는 방법이기 때문에 종횡비가 높은 개구부 내에 존재하는 포토레지스트막을 깨끗이 제거하기 어렵다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 방향성을 갖는 활성화 이온을 이용하여 종횡비를 갖는 개구 내에 잔류하는 포토레지스트를 제거할 수 있는 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 방향성을 갖는 활성화 이온을 이용하여 희생용 포토레지스트 패턴을 하부전극의 열화 없이 모두 제거할 수 있는 커패시터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 포토레지스트 제거 방법은 먼저, 활성화 이온(Active ion) 및 라디칼을 포함하는 플라즈마를 형성 한다. 이어서, 상기 활성화 이온에 방향성을 부여한 후 상기 방향성을 갖는 활성화 이온을 주 식각 요소로 이용하고, 상기 라디칼을 보조 식각 요소로 이용하여 포토레지스트를 제거하는 한다. 이때, 상기 활성화 이온은 바이어스 전압에 의해 유도됨으로써 상기 방향성을 갖고, 기판에 형성된 포토레지스트와 반응한다.
상술한 포토레지스트 제거 방법은 기판의 개구부 내에 잔류하는 포토레지스트를 상기 기판에 포함된 도전성 패턴의 열화 없이 빠른 시간내에 모두 제거할 수 있다. 이 때문에 상기 포토레지스트 제거 방법은 포토레지스트의 잔류물이 존재함으로써 초래되는 반도체 제조 공정의 결함(Defect)을 현저히 감소시킬 수 있다.
또한, 상술한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위해 기판 상에 개구를 갖는 몰드막을 형성한다. 이어서, 상기 개구의 측벽, 저면 및 상기 몰드막 상에 연속적으로 하부 전극용 박막을 형성한다. 상기 개구 내에 충분하게 매립되도록 상기 하부 전극용 박막이 형성된 결과물 상에 포토레지스트막을 형성하다. 상기 몰드막의 상면이 노출되도록 화학기계적 연마하여 하부전극 및 상기 하부전극 내에 잔류하는 포토레지스트 패턴을 형성한다. 이어서, 활성화 이온(Active ion) 및 라디칼을 포함하는 플라즈마를 형성한다. 이어서, 상기 활성화 이온에 방향성을 부여한 후 상기 방향성을 갖는 활성화 이온을 주 식각 요소로 이용하고, 상기 라디칼을 보조 식각 요소로 이용하여 포토레지스트를 제거한다.
이러한 방법으로 형성된 하부전극을 포함하는 반도체 소자는 포토레지스트의 잔류로 인한 커패시터의 저항증가를 방지할 수 있을 뿐만 아니라 얻고자 하는 커패 시터의 정전용량을 얻을 수 있다. 또한, 공정 시간 및 온도의 증가 없이 상기 포토레지스트 패턴을 효과적으로 제거할 수 있기 때문에 반도체 소자 제조 공정의 스루풋을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 실시예들에 따른 반도체 장치를 상세히 설명하고자 한다.
도 1 내지 3은 본 발명의 일 실시예에 따른 포토레지스트 제거방법을 나타내는 단면도들이다.
도 1을 참조하면, 포토레지스트 패턴(120)이 형성된 기판(110)을 공정 챔버(100)내에 마련한다.
상기 포토레지스트 패턴(120)은 일 예로 식각 마스크 적용하는 포토레지스트 패턴일 수 있다. 상기 포토레지스트의 형성방법을 설명하면, 먼저 반도체 기판 상에 잔류하는 오염물 등을 제거하기 위해 상기 기판의 표면을 세정한다. 이어서, 포토레지스트 조성물을 코팅한 후 제1 베이킹 공정을 수행하여 상기 기판에 대하여 접착성이 증가된 포토레지스트막을 형성한다. 이어서, 상기 포토레지스트막을 레티클이 개재된 노광 장치를 적용하여 선택적으로 노광한다. 이어서, 상기 노광 공정이 수행된 포토레지스트막에 제2 베이킹 공정, 현상 공정, 제3 베이킹 공정 및 린스 공정을 순차적으로 수행함으로써 상기 포토레지스트 패턴을 완성한다.
다른 예로 상기 포토레지스트 패턴은 반도체 기판의 개구 내에 잔류하는 포 토 잔류물일 수 있고, 커패시터의 하부전극을 형성하기 위한 하부전극막의 노드분리 공정시 적용되는 희생막일 수 있다. 상기 포토레지스트 패턴이 형성된 기판은 활성화 이온은 이용하여 상기 포토레지스트 패턴을 에싱 처리하는 공정 챔버(100) 내에 위치한다.
특히, 상기 희생막으로 적용되는 포토레지스트 패턴은 하부전극막이 형성된 개구 내에 매몰되어 있다. 이때, 상기 개구는 1 : 9 내지 40의 종횡비를 갖고, 바람직하게는 1 : 15 내지 30 정도의 종횡비를 갖는다. 상기 종횡비를 갖는 개구 내에 매몰된 포토레지스트 패턴은 이후 공정에서 모두 제거되어야 한다. 그러나 상기 개구 내에 매몰된 포토레지스트 패턴은 산소 플라즈마 또는 오존 플라즈마 에싱 공정을 수행하여도 완전히 제거하기 어려운 실정이다.
도 2를 참조하면, 상기 공정 챔버(100) 내에서 활성화 이온 및 라디칼 이온을 포함하는 플라즈마를 형성한 후 상기 활성화 이온을 방향성을 갖는 활성화 이온으로 형성한다.
상기 활성화 이온은 상기 공정 챔버(100)의 내부로 유입되는 공정 가스에 강한 전계를 인가하여 플라즈마(P)를 형성할 경우 생성되며, 상기 플라즈마(P)를 형성하는 장치의 기판 스테이지(90)에 인가되는 바이어스 전압에 의해 상기 활성화 이온을 상기 기판(110)으로 직진하는 방향성을 갖는다. 상기 바이어즈 전압이 인가되지 전에 상기 활성화 이온은 비 방향성을 갖는다.
상기 플라즈마는 용량 결합식 플라즈마(Capacitively Coupled Plasma) 발생방법과, 유도 결합식 플라즈마(Inductive Coupled Plasma) 발생방법에 의해 형성될 수 있다. 이중 특히 유도 결합식 플라즈마 발생방법은 상대적으로 낮은 동작압력을 가지며, 장치적 구조에 제약이 작으며 높은 밀도의 플라즈마 생성이 가능한 장점을 가지고 있다. 상기 유도결합식 플라즈마 형성 장치는 처리 대상물인 기판(110)을 제공받아 이를 직접 가공 처리하는 공정이 수행되는 공정 챔버(100)와 상기 공정 챔버(100) 내로 공급되는 공정가스를 저장하는 가스 저장부(미도시)를 포함한다. 상기 공정 가스는 예컨대 산소, 질소, 아르곤, 수소 등의 가스를 사용할 수 있다.
또한, 상기 활성화 이온을 포함하는 플라즈마를 형성하는데 요구되는 공정 가스를 공정 챔버(100) 내부로 공급될 수 있도록 하는 가스 유입관(미도시)과 및 상기 공정 챔버(100) 내부의 파티클 및 미 반응 가스를 배출하는 동시에 압력을 제어하는 배출관(미도시)을 더 포함한다.
또한, 공정 챔버(100)의 내부 저면에는 기판을 파지하고, 바이어스 전압이 인가되는 기판 스테이지(90)를 포함한다. 상기 바이어스 전압은 플라즈마에 포함된 활성화 이온을 기판으로 유도하는 방향성을 제공하기 위해 상기 기판 스테이지(90)에 위치된 기판(110)에 인가된다. 상기 기판(110)에는 약 100 내지 300V의 바이어스 전압이 인가될 수 있다. 그리고, 공정 챔버(100) 상부에는 플라즈마 발생부(80)가 구비된다. 상기 플라즈마 발생부(80)는 RF 전원으로부터 전력을 인가 받아 상기 공정 챔버(100)내로 제공되는 공정 가스를 플라즈마(P) 상태로 형성한다.
상기한 구성을 갖는 장치에서 형성된 플라즈마(P)는 상기 기판에 인가되는 바이어스 전압에 의해 방향성을 갖는 활성화 이온(Active Ion)과 라디칼(Radical)을 포함한다. 특히 상기 플라즈마(P)는 10 내지 90%의 활성화 이온을 포함하며, 바 람직하게는 30 내지 70%의 활성화 이온을 포함한다.
이중 상기 방향성을 갖는 활성화 이온은 상기 기판(110)에 형성된 포토레지스트 패턴(120)을 제거하기 위한 주 식각요소(Main etching factor)인 반면에 상기 라디칼은 포토레지스트 패턴을 제거하기 위한 보조 식각요소이다.
여기서, 상기 라디칼이 보조 식각요소로 적용되는 이유는 상기 기판 스테이지(90)에 바이어스 전압이 인가될 경우 상기 라디칼은 방향성을 갖지 못하기 때문이다. 이는 상기 라디칼이 상기 기판에 인가되는 바이어스 전압에 영향을 받지 않는 중성 상태를 갖는 때문이다. 따라서 상기 라디칼은 특히 종횡비가 큰 개구 내에 잔류하는 포토레지스트 패턴을 완전히 제거하는데 적용하기 어렵기 때문이다.
반면에 상기 방향성을 갖는 활성화 이온은 종횡비가 큰 개구 내에 잔류하는 포토레지스트 패턴을 깨끗이 제거할 수 있는 특성을 갖는다.
도 3을 참조하면, 상기 기판(110)에 형성된 포토레지스트 패턴은 상기 방향성을 갖는 활성화 이온에 의해 분해됨으로 인해 상기 기판으로부터 완전히 제거될 수 있다. 이때, 상기 포토레지스트 패턴은 10 내지 50℃ 온도 및 10 내지 800mT의 압력을 갖는 공정 분위기에서 제거되고, 바람직하게는 10 내지 40℃ 온도 및 10 내지 500mT의 압력을 갖는 공정 분위기에서 제거된다.
상기 포토레지스트 패턴은 폴리머들과 반응성이 우수한 방향성을 갖는 활성화 이온과 반응하여 제거되기 때문에 종래의 플라즈마 에싱 공정을 수행하기 위한 공정 분위기(250℃ 이상의 온도와 1Torr 이상의 고압)가 요구되지 않는다. 따라서, 방향성을 갖는 활성화 이온을 이용하여 포토레지스트 패턴을 제거할 경우 기판에 포함된 도전성 패턴(금속 패턴)의 산화 및 금속 배선과 절연막의 접합특성 열화 등의 문제점을 방지할 수 있다.
그리고, 상기 방향성을 갖는 활성화 이온을 이용하여 포토레지스트 패턴을 분해 제거한 후 위한 린스 공정을 더 수행할 수 있다. 상기 린스 공정은 상기 활성와 이온에 의해 분해 제거된 포토레지스트 패턴의 잔류물이 기판에 잔류하지 않도록 하는 세정공정이다.
일 예로 상기 린스공정은 세정조에 수용된 탈 이온수에 기판을 함침시켜 초음파 세정함으로써 수행할 수 있고, 회전하는 기판의 표면으로 탈 이온수를 분사시켜 수행할 수 있다. 이는 상기 분해된 폴리머가 상기 탈 이온수에 의해 쉽게 용해될 수 있는 상태를 갖기 때문이다.
이러한 포토레지스트 제거 방법은 기판의 손상 및 열화 없이 및 포토레지스트 패턴을 완전히 제거할 수 있어 반도체 소자의 신뢰성을 확보할 수 있다. 또한, 포토레지스트 제거시간의 증가 없이 상기 포토레지스트 패턴을 완전히 제거할 수 있어 반도체 제조 공정의 스루풋을 향상시킬 수 있다.
도 4 내지 도 11은 도 1 내지 도 3의 포토레지스트 제거방법이 적용되는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 4는 반도체 기판 상에 게이트 구조물들 및 콘택 영역들을 형성하는 단계를 설명하기 위한 단면도이다.
도 4를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기 판(100) 상에 소자 분리막(105)을 형성하여 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
이어서, 열 산화법이나 화학 기상 증착 공정으로 소자 분리막(105)이 형성된 반도체 기판(100) 상에 게이트 절연막 제1 도전막 및 게이트 마스크(120)를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극(115)으로 패터닝된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 게이트 마스크는 후속하여 형성되는 제1 층간 절연막(미도시)에 대하여 식각 선택비를 갖는 물질로 형성된다.
상기 게이트 마스크(120)를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 반도체 기판(100) 상에는 각기 게이트 절연막 패턴(110), 게이트 전극(115) 및 게이트 마스크(120)를 포함하는 게이트 구조물(130)들이 형성된다. 이어서, 게이트 구조물들(130)양 측벽에 게이트 스페이서(125)를 형성한다. 따라서, 반도체 기판(100) 상에는 나란하게 배치된 복수 개의 워드 라인들이 형성된다.
이어서, 게이트 구조물들(130)을 마스크로 이용하여 게이트 구조물들(130) 사이로 노출된 반도체 기판(100)의 표면 아래로 불순물을 이온 주입한 다음, 열처리 공정을 수행한다. 이에 따라, 반도체 기판(100)에는 소오스/드레인 영역들에 해당되는 제1 콘택 영역(135) 및 제2 콘택 영역(140)이 형성된다. 상기 제1 및 제2 콘택 영역들(135, 140)은 커패시터 콘택 영역 및 비트 라인 콘택 영역에 해당된다.
도 5는 게이트 구조물들 및 콘택 영역들이 형성된 반도체 기판 상에 패드들 및 층간 절연막을 형성하는 방법을 나타내는 단면도이다.
도 5를 참조하면, 반도체 기판(100) 상에 산화물을 사용하여 게이트 구조물(130)들을 덮는 제1 층간 절연막(145)을 형성한다. 일 예로 상기 제1 층간 절연막(145)은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 등과 같은 산화물을 도포하여 형성할 수 있다.
이어서, 상기 게이트 구조물(130)들의 상면이 노출될 때까지 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 평탄된 상면을 갖는 제1 층간 절연막(미도시)형성한다. 이어서, 상기 평탄화된 제1 층간 절연막(145) 상에 제1 포토레지스트 패턴을 형성한 후 상기 제1 포토레지스트 패턴에 노출된 제1 층간 절연막(미도시)을 선택적으로 이방성 식각함으로써, 상기 제1 층간 절연막 내에 상기 반도체 기판의 제1 및 제2 콘택 영역(135, 140)을 각기 노출시키는 제1 개구들(미도시)을 형성한다.
예를 들면, 산화물로 구성된 제1 층간 절연막(145)을 식각할 경우 상기 게이트 마스크(120)는 상기 제1 층간 절연막에 대하여 높은 식각 선택비를 갖는다. 이 때문에 상기 제1 콘택홀들은 게이트 구조물들(130)에 대하여 자기 정렬(self-alignment) 방식으로 형성된다. 상기 제1 개구들 중 일부는 커패시터 콘택 영역에 해당되는 제1 콘택 영역(135)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트 라인 콘택 영역에 상응하는 제2 콘택 영역(140)을 노출시킨다.
이후, 상기 제1 포토레지스트 패턴을 제거한다. 상기 제1 포토레지스트 패턴은 일 예로 산소 에싱 및 스트립 공정을 수행하여 제거할 수 있다. 또한, 다른 예로 방향성을 갖는 활성화 이온을 이용하여 제거할 수 있다. 상기 방향성을 갖는 활성화 이온을 이용하여 상기 제1 포토레지스트 패턴을 제거하는 방법은 상기 실시예 1에 상세히 기재되어 있다. 이후 제1 및 제2 콘택 영역(135, 140)을 노출시키는 상기 제1 콘택홀들을 매몰하도록 제1 층간 절연막(145) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘이나 텅스텐, 알루미늄 또는 구리 등과 같은 금속을 사용하여 형성된다.
이어서, 제1 층간 절연막(145)의 상면이 노출될 때까지 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에 구비되는 자기 정렬 콘택(SAC) 패드인 제1 및 제2 패드(150, 155)가 형성된다. 제1 패드(150)는 커패시터 콘택 영역인 제1 콘택 영역(135) 상에 위치하며, 제2 패드(155)는 비트 라인 콘택 영역인 제2 콘택 영역(140) 상에 위치한다.
도 6은 반도체 기판 상에 제2 및 제3 층간 절연막과 제3 및 제4 패드를 형성하는 방법을 나타내는 단면도이다.
도 6을 참조하면, 제1 및 제2 패드(150, 155)와 제1 층간 절연막(145) 상에 제2 층간 절연막(160)을 형성한다. 제2 층간 절연막(160)은 비트 라인(도시되지 않음)과 제1 패드(150)를 전기적으로 절연시키는 기능을 수행한다. 예를 들면, 제2 층간 절연막(160)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성한다.
이어서, 제2 층간 절연막(160) 상에 제2 포토레지스트 패턴(미도시)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(160)을 선택적으로 식각한다. 이로 인해 상기 제2 층간 절연막(160)에는 제2 패드(155)를 노출키는 제2 콘택홀(미도시)이 형성된다. 상기 제2 콘택홀 내에는 비트 라인과 제2 패드(155)를 서로 연결하기 위한 제3 패드(도시되지 않음)가 형성된다.
이후, 상기 제2 포토레지스트 패턴을 제거한 이후 상기 제2 콘택홀을 매몰하면서 제2 층간 절연막(160) 상에 제3 도전막 및 비트 라인 마스크를 순차적으로 형성한다. 상기 제2 포토레지스트 패턴은 일 예로 산소 에싱 및 스트립 공정을 수행하여 제거할 수 있다. 또한, 다른 예로 방향성을 갖는 활성화 이온을 이용하여 제거할 수 있다. 상기 방향성을 갖는 활성화 이온을 이용하여 상기 제2 포토레지스트 패턴을 제거하는 방법은 상기 실시예 1에 상세히 기재되어 있다.
이어서, 비트 라인 마스크에 노출된 제3 도전막을 패터닝하여 상기 제2 콘택홀을 채우는 상기 제3 패드를 형성한다, 이와 동시에, 제2 층간 절연막(160) 상에 비트 라인 전극(미도시) 및 비트 라인 마스크(미도시)를 포함하는 상기 비트 라인을 형성한다. 상기 제3 패드는 상기 비트 라인과 제2 패드(155)를 전기적으로 연결시킨다.
이어서, 제2 층간 절연막(160) 및 상기 비트 라인 상에 질화막을 형성한 후, 이를 이방성 식각하여 각 비트 라인의 양 측벽에 비트 라인 스페이서(미도시)를 형성한다. 상기 비트 라인 스페이서는 후속하여 제4 패드(170)를 형성하는 동안 상기 비트 라인을 보호하는 역할을 한다.
이어서, 상기 비트 라인 스페이서가 형성된 비트 라인을 덮으면서 제2 층간 절연막(160) 상에 제3 층간 절연막(165)을 형성한다. 예를 들면, 제3 층간 절연막(165)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성한다.
이어서, 상기 비트 라인의 상면이 노출될 때까지 화학 기계적 연마 공정을 수행하여 평탄화된 상면을 갖는 제3 층간 절연막(165)을 형성한다. 이어서, 제3 층간 절연막(165) 상에 제3 포토레지스트 패턴(미도시)을 형성한 후 상기 제3 포토레지스트 패턴에 노출된 제3 층간 절연막(165) 및 제2 층간 절연막(160)을 선택적으로 이방성 식각한다. 이로 인해 상기 제1 패드(150)들을 노출시키는 제3 콘택홀들(미도시)이 형성된다. 여기서, 상기 제3 콘택홀들은 상기 비트 라인 스페이서를 구비하는 상기 비트 라인에 대하여 자기 정렬 방식으로 형성된다.
이후 상기 제3 포토레지스트 패턴을 제거한 후 상기 제3 콘택홀들을 매몰하면서 제3 층간 절연막(165) 상에 제4 도전막을 형성한다. 상기 제3 포토레지스트 패턴은 일 예로 산소 에싱 및 스트립 공정을 수행하여 제거할 수 있다. 또한, 다른 예로 방향성을 갖는 활성화 이온을 이용하여 제거할 수 있다. 상기 방향성을 갖는 활성화 이온을 이용하여 상기 제3 포토레지스트 패턴을 제거하는 방법은 상기 실시예 1에 상세히 기재되어 있다.
이후, 제3 층간 절연막(165) 및 상기 비트 라인의 상면이 노출될 때까지 상기 제4 도전막을 화학 기계적 연마한다. 따라서, 상기 제3 콘택홀들 내에는 제4 패드들(170)이 형성된다. 제2 콘택 영역(135) 상에 형성된 제1 패드(150)에 접촉되는 제4 패드(170)는 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(170)는 제1 패드(150)와 후속하여 형성되는 하부전극을 전기적으로 서로 연결시킨다.
도 7은 식각방지막 및 개구를 포함하는 몰드막을 형성하는 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 제4 패드(170), 제3 층간 절연막(165) 및 상기 비트 라인 이 상에 식각방지막(175)을 형성한다. 예를 들면, 상기 식각방지막(205)은 이후 상기 몰드막(210)에 개구(C)를 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 제4 패드(170)의 식각 손상을 방지하기 위해 개재된다. 상기 식각방지막(175)은 약 10 내지 300Å 정도의 두께로 형성되며 상기 버퍼막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 구성된다.
이어서, 상기 식각방지막(205) 상에 산화연물을 증착하여 몰드막(210)을 형성한다. 상기 몰드막(210)은 BPSG, PSG, USG, SOG, PE-TEOS 등과 같은 산화물을 도포하여 형성할 수 있다. 상기 몰드막(210)은 약 10000 내지 약 20,000Å 정도의 두께로 형성되며, 그 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다.
이어서, 몰드막(210) 상에 산화물로 이루어진 몰드막(210)에 대하여 식각 선택비를 갖는 물질로 이루어진 마스크 패턴(미도시)을 형성한다. 이어서, 마스크 패턴을 식각 마스크로 이용하여 노출된 몰드막(210)을 선택적으로 이방성 식각하여 몰드막(210)에 상기 식각방지막(175)의 표면을 노출시키는 개구(C)들을 형성한다.
상기 개구를 형성한 이후 상기 개구(C)에 노출된 식각방지막(175)을 선택적으로 제거하는 식각공정을 수행한다.
도 8은 하부전극 및 희생용 포토레지스트 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 8을 참조하면, 상기 개구(C)들의 내벽 및 마스크 패턴의 상면에 하부전극막(미도시)을 연속적으로 형성한다. 상기 하부전극막은 일 예로 금속을 포함하는 도전성 물질인 티타늄 질화물을 증착하여 형성할 수 있고, 폴리실리콘을 증착하여 형성할 수 있다. 특히 상기 하부전극막은 약 300 내지 500Å 정도의 두께로 형성되는 것이 바람직하다.
이어서, 상기 하부전극막이 형성된 개구(C)들을 매몰하는 희생용 포토레지스트막을 형성한다. 상기 희생용 포토레지스트막은 세정 공정이 수행된 기판 상에 포토레지스트 조성물을 코팅한 후 제1 베이킹 공정을 수행하여 상기 기판에 대하여 접착성이 증가된 예비 포토레지스트막을 형성하고, 상기 예비 포토레지스트막에 노광공정을 수행한 후 제2 베이킹 공정을 수행함으로써 형성된다.
상기 희생용 포토레지스트막이 형성되는 개구는 1 : 9 내지 40의 종횡비를 갖는 것이 바람직하고, 1 : 15 내지 30 정도의 종횡비를 갖는 것이 보다 바람직하다.
이어서, 화학 기계적 연마 공정 또는 에치백 공정을 수행하여 상기 몰드막의 상면이 노출될 때까지 상기 결과물들을 식각함으로써 개구(C)들의 내벽에 구비되는 실린더 형상을 갖는 하부전극(220)형성된다. 이와 동시에 상기 하부전극이 형성된 개구(C)들 내에 희생용 포토레지스트 패턴(230)이 형성된다.
상기 희생용 포토레지스트 패턴(230)은 하부전극(220)을 형성하기 위한 하부전극막의 노드 분리 공정 및 후속의 몰드막(210)의 식각 공정시 상기 하부전극(220)의 손상을 방지하는 역할을 한다. 상기 하부전극(220)의 개구(C) 내에 매몰된 희생용 포토레지스트 패턴(230)은 이후 몰드막(210)을 제거한 이후 모두 제거되어야 한다. 그러나 상기 종횡비가 큰 개구 내에 매몰된 희생용 포토레지스트 패턴(230)은 산소 플라즈마 또는 오존 플라즈마를 이용한 에싱 공정을 수행하여도 완전히 제거하기 어렵다.
도 9를 참조하면, 상기 몰드막을 모두 제거하여 상기 하부전극(220)의 외측벽을 모두 노출시킨다. 이때, 상기 희생용 포토레지스트 패턴(230)은 상기 몰드막에 대하여 식각선택비가 높은 특성을 갖기 때문에 과도한 식각이 발생하지 않는다.
상기 몰드막(210)을 식각하기 위해 사용되는 식각 용액 또는 식각가스는 상기 하부전극(220)에 대하여 식각율이 현저하게 낮은 특성을 갖는 동시에 상기 몰드막에 대하여 식각율이 현저하게 높은 특성을 갖는 것이 바람직하다.
일 예로 상기 몰드막은 탈이온수, 불화암모늄 및 불산을 포함하는 LAL 식각 용액을 이용하여 습식 식각함으로써 제거될 수 있다. 또한, 상기 몰드막은 불화수소(HF), 이소프로필알콜(IPA) 및/또는 수증기가 혼합된 식각가스를 이용하여 건식 식각함으로써 제거될 수 있다.
상기 몰드막을 제거한 이후 상기 희생용 포토레지스트 패턴(230) 및 하부전극(220)에 잔류하는 식각 용액 및 파티클을 제거하기 위한 세정 공정을 더 수행할 수 있다. 바람직하다. 본 실시예에서 이소프로필알콜(IPA) 또는 탈 이온수를 이용하여 상기 기판을 세정하는 것이 바람직하다.
도 10을 참조하면, 상기 하부전극(220) 내에 상기 포토레지스트 패턴의 식각잔류물이 존재하지 않도록 희생용 포토레지스트 패턴을 방향성을 갖는 활성화 이온을 주 식각성분으로 이용하여 제거한다. 이로 인해 실린더 형상을 갖는 하부전극(220)이 형성된다.
일 예로, 플라즈마에 포함된 라디칼과 방향성을 갖는 활성화 이온을 모두 이용한 에싱 공정 및 린스 공정을 순차적으로 수행하여 상기 개구내에 존재하는 희생용 포토레지스트 패턴을 상기 하부전극으로부터 완전히 제거할 수 있다.
다른 예로, 방향성을 갖는 활성화 이온을 이용한 에싱 공정 및 린스 공정을 순차적으로 수행하여 상기 개구내에 존재하는 희생용 포토레지스트 패턴을 상기 하부전극으로부터 완전히 제거할 수 있다.
이를 구체적으로 설명하면, 먼저 상기 희생용 포토레지스트 패턴(230)이 형성된 기판의 상부에 라디칼과 활성화 이온을 포함하는 플라즈마를 형성한다. 상기 플라즈마는 기판의 상부로 제공되는 공정가스가 RF 전원으로부터 약 1000W의 전력을 인가 받아 형성된다. 이와 동시에 상기 기판에는 약 100 내지 300V의 바이어스 전압이 인가하여 상기 활성화 이온을 기판으로 직진하는 방향성을 갖는 활성화 이온으로 형성한다. 상기 플라즈마는 10 내지 90%의 방향성을 갖는 활성화 이온을 포함하며, 바람직하게는 30 내지 70%의 방향성을 갖는 활성화 이온을 포함한다. 이렇게 형성된 방향성을 갖는 활성화 이온은 주 식각요소로 작용하여 기판(110)에 종횡 비가 큰 개구 내에 잔류하는 포토레지스트 패턴을 깨끗이 제거할 수 있는 특성을 갖는다.
이때, 상기 포토레지스트 패턴은 10 내지 50℃ 온도 및 10 내지 800mTorr의 압력을 갖는 공정 분위기에서 제거되며, 바람직하게는 10 내지 40℃ 온도 및 10 내지 500mTorr의 압력을 갖는 공정 분위기에서 제거된다. 또한, 상기 포토레지스트 패턴은 폴리머들과 반응성이 우수한 방향성을 갖는 활성화 이온과 반응함으로써 제거되기 때문에 종래의 플라즈마 에싱 공정을 수행하기 위한 공정 분위기(250℃ 이상의 온도와 1Torr 이상의 고압)가 요구되지 않는다. 따라서, 방향성을 갖는 활성화 이온을 이용하여 포토레지스트 패턴을 제거할 경우 하부전극의 열화 및 금속배선과 절연막간에 접합특성 열화 등의 문제점을 방지할 수 있다.
이어서, 상기 방향성을 갖는 활성화 이온을 주 식각요소로 이용하여 포토레지스트 패턴을 분해 제거한 후 위한 린스 공정을 더 수행한다. 상기 린스 공정은 상기 활성화 이온에 의해 분해 제거된 포토레지스트 패턴의 잔류물이 기판에 잔류하지 않도록 하는 세정공정이다.
이러한 포토레지스트 패턴의 제거방법은 기판의 손상 및 열화 없이 및 포토레지스트 패턴을 완전히 제거할 수 있어 반도체 소자의 신뢰성을 확보할 수 있다. 또한, 포토레지스트 제거시간의 증가 없이 상기 포토레지스트 패턴을 완전히 제거할 수 있어 반도체 제조 공정의 스루풋을 향상시킬 수 있다.
도 11은 유전막 및 상부전극을 형성하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 원자층 적층 또는 화학적 기상 증착 공정을 수행하여 상 기 하부전극(220) 상에 금속 산화물을 함유하는 유전막(240)을 형성한다. 특히, 상기 원자층 적층을 수행하여 유전막(240)을 형성할 때 알루미늄 산화물을 함유하는 알루미늄 산화막 또는 하프늄 산화막으로 형성하는 것이 바람직하다.
그리고, 상기 유전막(240) 상에 상부전극(250)을 형성한다. 상기 상부전극(240)은 상기 하부전극(220)과 마찬가지로 폴리실리콘, 금속 또는 금속 질화물(TiN)로 이루어질 수 있다. 또한, 상기 상부전극(250)도 화학 기상 증착공정을 수행하여 형성하는 것이 바람직하다. 이에 따라, 기판 상에는 하부 전극(220a), 유전막(240) 및 상부 전극(250)으로 이루어지는 커패시터가 형성된다.
포토레지스트 패턴의 제거능력 평가
방향성을 갖는 활성화 이온을 이용한 포토레지스트 제거 능력을 평가하기 하였다. 상기 포토레지스트 제거 능력을 평가하기 위해 약 1 :15의 종횡비의 개구를 갖는 실리콘 기판들의 개구를 매몰하는 약 20,000Å의 두께의 포토레지스트 패턴(일본 Clarient社의 노볼락계 수지의 상품명)을 형성하였다.
이어서, 상기 기판을 ICP 공정 챔버의 스테이지 상에 위치시킨 후 상기 챔버의 플라즈마 발생부에 RF파워 약 2000W를 상기 스테이지에 바이어스 전압 150W의 전력을 인가하여 챔버 내부로 제공되는 산소가스 3000sccm, 질소가스 250sccm, 아르곤 가스 400sccm을 라디칼과 방향성을 활성화 이온을 포함하는 플라즈마를 형성하였다. 상기 방향성을 갖는 활성화 이온은 바이어스 전압으로 인해 방향성을 갖게된다. 이어서, 상기 방향성을 갖는 활성화 이온을 주 식각요소로 하여 상기 포토레 지스트 패턴을 6분 동안 에싱하였다. 이어서, 기판을 탈 이온수를 이용한 린스 처리한 후 기판의 형성된 포토레지스트 패턴의 제거정도를 측정하였다. 그 결과 상기 포토레지스트 패턴은 약 15000Å의 두께가 제거되었다.
상기 결과는 15000Å정도의 두께의 포토레지스트 패턴을 제거하기 위한 기존의 에싱 공정 40분 보다 약 6배정도 빠른 시간 내에 포토레지스트 패턴을 제거할 수 있음을 확인할 수 있었다. 따라서, 상기 활성화 이온을 이용한 포토레지스트 패턴의 제거 방법은 반도체 제조공정의 스루풋을 향상시킬 수 있다.
본 발명에 따른 방향성을 갖는 활성화 이온을 이용한 포토레지스트의 제거 방법은 종횡비가 높은 개구부 내에 존재하는 포토레지스트를 개구부 내에 잔류하지 않도록 완전히 제거할 수 있다. 이로 인해 상기 하부전극의 표면에 포토레지스트가 잔류하지 않아 커패시터의 저항이 증가하는 것을 방지할 수 있다.
또한, 포토레지스트를 제거하는 공정시간 및 온도의 증가 없이 상기 포토레지스트를 효과적으로 제거할 수 있기 때문에 도전성 패턴의 열화 없이 반도체 소자 제조 공정의 스루풋을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 30 내지 70%의 활성화 이온(Active ion) 및 여분의 라디칼을 포함하는 플라즈마를 형성하는 단계;
    기판에 바이어스 전압을 인가하여 상기 활성화 이온에 방향성을 부여하는 단계; 및
    상기 방향성을 갖는 활성화 이온을 주 식각 요소로 이용하고, 상기 라디칼을 보조 식각 요소로 이용하여 상기 기판에 형성된 1: 9 내지 40의 종횡비를 갖는 개구 내에 존재하는 포토레지스트를 제거하는 단계를 포함하는 포토레지스트 제거 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 바이어스 전압은 100 내지 300V인 것을 특징으로 하는 포토레지스트 제거 방법.
  5. 제1항에 있어서, 상기 포토레지스트를 제거하는 단계는 10 내지 50℃의 온도에서 수행하는 것을 특징으로 하는 포토레지스트 제거 방법.
  6. 제1항에 있어서, 상기 포토레지스트를 제거하는 단계는 10 내지 800mTorr의 압력에서 수행하는 것을 특징으로 하는 포토레지스트 제거 방법.
  7. 제1항에 있어서, 상기 포토레지스트를 제거하는 단계 이후에,
    상기 포토레지스트의 제거로부터 발생하는 잔류물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 포토레지스트 제거 방법.
  8. 삭제
  9. 삭제
  10. 기판 상에 1: 9 내지 40의 종횡비를 갖는 개구를 갖는 몰드막을 형성하는 단계;
    상기 개구의 측벽, 저면 및 상기 몰드막 상에 연속적으로 하부 전극용 박막을 형성하는 단계;
    상기 개구 내에 충분하게 매립되도록 상기 하부 전극용 박막이 형성된 결과물 상에 포토레지스트막을 형성하는 단계;
    상기 몰드막의 상면이 노출되도록 화학기계적 연마하여 하부전극 및 상기 하부전극 내에 잔류하는 포토레지스트 패턴을 형성하는 단계;
    30 내지 70%의 활성화 이온(Active ion) 및 여분의 라디칼을 포함하는 플라즈마를 형성하는 단계;
    상기 기판에 바이어스 전압을 인가하여 상기 활성화 이온에 방향성을 부여하는 단계; 및
    상기 방향성을 갖는 활성화 이온을 주 식각 요소로 이용하고, 상기 라디칼을 보조 식각 요소로 이용하여 상기 개구 내에 존재하는 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서, 상기 활성화 이온은 상기 기판에 100 내지 300V의 바이어스 전압이 인가됨으로 인해 방향성을 부여받는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계는 10 내지 50℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제10항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계는 10 내지 800mTorr의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제10항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계 이후에,
    상기 포토레지스트 패턴의 제거로부터 발생하는 잔류물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 삭제
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