JP2006510205A - 半導体セルの接触不良（ｃｏｎｔａｃｔｄｅｆｅｃｔ）を減らす方法とシステム - Google Patents

Abstract

本発明は、半導体デバイス中に少なくとも１つのコンタクトを提供する方法およびシステムを提供する。半導体デバイスは、基板（２０１）、エッチング停止層（２４０）、このエッチング停止層（２４０）上にある層間絶縁膜（２５０）、層間絶縁膜（２５０）上にある反射防止（ＡＲＣ）層（２６０）、およびエッチング停止層（２４０）より下にある少なくとも１つの構造を含んでいる。少なくとも１つのアパーチャを有しているとともに、このＡＲＣ層（２６０）上にあるレジストマスクを提供する。このアパーチャは、ＡＲＣ層（２６０）の露出した部分上方にある。この方法およびシステムは、エッチング停止層（２４０）を貫通してエッチングすることなく、露出したＡＲＣ層（２６０）およびその下にある層間絶縁膜（２５０）をエッチングすることを含む。これにより、少なくとも１つのコンタクトホールの一部を提供する。この方法とシステムはまた、原位置でレジストマスクを除去し、少なくとも１つのコンタクトホールを原位置に提供すべく、コンタクトホールの一部において露出したエッチング停止層（２４０）の一部を除去し、コンタクトホールを導電材料で充てんすることを含む。

Description

本発明は半導体デバイスの分野に関する。さらに詳細には、本発明は、ポリシリコンを使用した不揮発性メモリセルとの接触を有するコンタクトを提供する方法およびシステムに関する。

従来の不揮発性記憶装置デバイスのような従来の半導体デバイスは、一般的にゲートスタック、ソースおよびドレインを有する。
一般に、ソースがゲートスタックの一端側に位置する一方、ドレインがゲートスタックの他端側に位置する。
フィールド絶縁領域は、一般的にゲートスタックに対して垂直に広がっており、これらの絶縁領域は一般的に異なるデバイスを電気的に分離するのに使用される。このフィールド絶縁領域は、一般的に酸化物からなる。
一般的に、ＨＤＰ、ＴＥＯＳ、またはＢＰＴＥＯＳからなる層間絶縁膜を使用してこれらのゲートスタック、ソース、およびドレインを絶縁する。
一般的にSiNまたはSiONであるエッチング停止層は、この層間絶縁膜の下に位置する。

従来の半導体デバイスを機能させるために、ドレインやゲートスタックのような従来の半導体デバイスの一部に電気的コンタクトを形成する。これらのコンタクトを形成するために、コンタクトに対する電気的抵抗を下げるべく、ドレインのような構成要素上にCoSi層を形成する。
層間絶縁膜上には反射防止（以下「ＡＲＣ」という。）層が提供される。
ＡＲＣ層は一般的に、SiNまたはSiONからなる。このＡＲＣ層上にはフォトレジストマスクが提供される。
フォトレジストマスクは、コンタクトホールを形成するためにエッチングされることになっている層間絶縁膜の領域の上の開口部（アパーチャ）を含んでいる。
典型的には、下にあるCoSi層を露出するためのコンタクトホールを形成すべく、ＡＲＣ層、層間絶縁膜、およびエッチング停止層の一部を１回のエッチングで除去する。その後、フォトレジストマスクを除去する。
典型的には、アッシング処理を使用してこのフォトレジストマスクを除去する。
また、コンタクトホール内のポリマのような層間絶縁膜のエッチングの残留物を除去すべく、一般的にウェットクリーニングを実行する。
コンタクトホールを充てんすべく、Ｗ（タングステン）プラグのような導電層をたい積する。
その後、一般的に化学的機械的研磨（「ＣＭＰ」）プロセスを使用して導電層を研磨することができる。
これによりコンタクトホールの外側の導電層の部分が除去され、滑らかな表面となる。

当業者は、半導体デバイス中にコンタクトを形成する従来の方法に不都合な点があることを認識するであろう。
例えば、ＡＲＣ層、層間絶縁膜、およびエッチング停止層のエッチングは、一般的にコンタクトホール内にポリマ残留物を残す。
このポリマを除去すべく、コンタクトホールの形成から発生するポリマを除去するのにウェットクリーニングが使用される。
さらに、一般的にこのレジストを除去するのにアッシングが使用される。
例えば半導体デバイスのさらなる取り扱いにより生じるパーティクルのように、これらの多様で複雑なアッシングおよびウェットクリーニングプロセスにより、一般的に欠陥が生じてしまうこととなる。
さらに、この層のＷプラグＣＭＰプロセスは、通常絶縁材料の上面にあるＡＲＣ層を傷つけてしまい（scratch）、これによりスクラッチのような重大な欠陥が形成される。
これらのスクラッチは、本当のパーティクル欠陥とスクラッチとを区別し難いものにしてしまう。

このように、欠陥の少ないコンタクトを有する半導体デバイスを提供するシステムと方法が必要とされている。本発明はこのような必要性に向けられる。

本発明は、半導体デバイス中に少なくとも１つのコンタクトを提供する方法およびシステムを提供する。
半導体デバイスは、基板、エッチング停止層、このエッチング停止層上にある層間絶縁膜、層間絶縁膜上にある反射防止（ＡＲＣ）層、およびエッチング停止層より下にある少なくとも１つの構造を含んでいる。少なくとも１つのアパーチャを有しているとともに、このＡＲＣ層上にあるレジストマスクを提供する。
少なくとも１つのアパーチャは、ＡＲＣ層の露出した部分上方にある。
この方法およびシステムは、少なくとも１つのコンタクトホールの一部を提供するために、エッチング停止層を貫通してエッチングすることなく、ＡＲＣ層の露出した部分より下のＡＲＣ層および層間絶縁膜の露出した部分をエッチングすることを含む。
この方法とシステムはさらに、原位置でレジストマスクを除去し、少なくとも１つのコンタクトホールを原位置（in situ）に提供すべく、少なくとも１つのコンタクトホールの一部において露出したエッチング停止層の一部を除去し、この少なくとも１つのコンタクトホールを導電材料で充てんすることを含む。

ここに示されるシステムおよび方法にしたがって、本発明は、後のエッチング・ポリマをより効果的に除去すべく、原位置のレジスト除去を使用してコンタクトホールの製造の一部を実行する。このことは、付加的なアッシングおよびウェットクリーニングプロセスを削除することによって、後のコンタクト・クリーニング・サイクルを簡略化し、欠陥パーティクルが入り込む可能性を減らす。

本発明は、改良された半導体デバイスに関する。以下の説明は、当業者が本発明を実施できるように記載され、また、特許出願とその要件の下で提供される。好ましい実施例に対する様々な変更は、当業者に極めて明白である。また、ここの一般的な原則は、他の実施例に適用される。したがって、本発明は、開示された実施例に制限されないが、ここに記述された原則および構造と一致する最も広い範囲に与えられる。

本発明は、半導体デバイス中の少なくとも１つのコンタクトを提供する方法およびシステムを提供する。
半導体デバイスは、基板、エッチング停止層、このエッチング停止層上にある層間絶縁膜、層間絶縁膜上にある反射防止（ＡＲＣ）層、およびエッチング停止層より下にある少なくとも１つの構造を含んでいる。少なくとも１つのアパーチャを有しているとともに、このＡＲＣ層上にあるレジストマスクを提供する。
少なくとも１つのアパーチャがＡＲＣ層の露出した部分の上方に存在する。
この方法およびシステムは、少なくとも１つのコンタクトホールの一部を提供するために、エッチング停止層を貫通してエッチングすることなく、ＡＲＣ層の露出した部分より下のＡＲＣ層および層間絶縁膜の露出した部分をエッチングすることを含む。
この方法およびシステムはさらに、原位置でレジストマスクを除去し、少なくとも１つのコンタクトホールを原位置に提供すべく、少なくとも１つのコンタクトホールの一部において露出したエッチング停止層の一部を除去し、この少なくとも１つのコンタクトホールを導電材料で充てんすることを含む。

本発明は、特定のステップを含む方法に関して記載される。さらに、本発明を明瞭性にすべく、いくつかのステップを省略する。したがって当業者は、異なるステップおよび（または）さらなるステップを有する他の方法について、この方法およびシステムが効果的に用いられるであろうことを容易に認識するであろう。本発明はまた、所定の構成要素を有する特定の半導体デバイスと共に記載される。
しかしながら、当業者は、本発明が他の構成要素および（または）異なる構成要素を有する半導体デバイスと一致していることを容易に認識するであろう。

より詳細に本発明による方法およびシステムを記載すべく、図１に、欠陥の少ないコンタクトを提供する本発明による方法１００の実施形態の１つを示す。
好ましくはマスクが半導体デバイス上に提供された後に、この方法１００を開始する。
この半導体デバイスは、エッチング停止層、エッチング停止層上の層間絶縁膜層、および層間絶縁膜上の反射防止膜（ＡＲＣ）層を含んでいる。ＡＲＣ層およびエッチング停止層は、SiNおよび（または）SiONを含んでいてもよい。
層間絶縁膜にはＨＤＰ、ＴＥＯＳ、またはＢＰＴＥＯＳが好適である。半導体デバイスはまた、エッチング停止層の下の１つ以上の構造を有する。
例えば、この半導体は、ゲートスタックや、エッチング停止層の下のソースおよびドレインのような接合部を有していてもよい。さらに、ソースおよび（または）ドレイン接合部のような構造は、その接触抵抗を減少するために、CoSiのようなサリサイド層を有していてもよい。
レジストマスクは、好ましくはＡＲＣ層上に位置する。このレジストマスクには、コンタクトが配置されることになっている半導体デバイスの領域上に位置するアパーチャがパターン化される。

レジストマスク中のアパーチャによって露出したＡＲＣ層および層間絶縁膜を、エッチングステップ中に除去する（ステップ１０２）。
ステップ１０２で実行したエッチングは、層間絶縁膜の下のエッチング停止層を貫通してエッチングしない。
好ましい実施形態の１つにおいては、ステップ１０２のエッチングに使用されるケミストリは、C₄F₈、C₄F₆、C₅F₈、C₂F₆を含んでいる。これらは絶縁材料をエッチングし、下にある窒化膜（エッチング停止層）上でエッチングを停止する高い選択性を備えている。

レジストマスクを、原位置で除去する（ステップ１０４）。
レジストマスクは原位置で除去されるため、このレジストマスクは制御環境下（好ましくは、低圧下の真空チャンバの中で、制御されたガスがこのチャンバ中に導かれるような真空チャンバ中）で除去される。
したがって、レジストマスクは、チャンバを開けることなく、エッチングを実行したチャンバと同じチャンバ内で除去される。
代替的に、エッチングケミカルを単にO₂ベースのプロセスに変更する。したがって、エッチングするべき複数のフィルムをエッチングできるようにケミカルを変更することによって、多数のエッチングプロセスを１つのチャンバを使用して実行する。
ステップ１０４で使用するエッチングケミカルは、O₂ベースのものが好適である。実施形態のいくつかにおいては、N₂/H₂またはH₂、N₂のような少量の成膜ガスが加えられてもよい。
一般に使用される圧力の範囲は、使用する設備によって変化する。例えば、この圧力は３０ｍＴから１ないし１０Ｔの間までの範囲で変化し得る。

ＡＲＣ層およびコンタクトホールの底部のエッチング停止層の一部を、原位置で除去する（ステップ１０６）。
このように、コンタクトホールが形成され、コンタクトが形成されるべき１つ以上の構造が露出する。
ある実施形態の１つにおいては、ソースおよび（または）ドレイン接合部中のCoSi層がステップ１０６において露出する。
ＡＲＣ層およびエッチング停止層が原位置で除去されるため、このＡＲＣ層およびエッチング停止層は制御環境下（好ましくは、低圧下の真空チャンバの中で、制御されたガスがこのチャンバ中に導かれるような真空チャンバ中）で除去される。
同様に、好ましい実施形態の１つにおいては、ＡＲＣおよびエッチング停止層を、ステップ１０４においてレジストを除去するのと同じチャンバ内で除去する。代替的に、エッチングケミストリを変える。
ＡＲＣおよびエッチング停止層の双方には、窒化物タイプの材料が好適である。例えばＡＲＣおよびエッチング停止層は、Si₃N₄、SiONのいずれか、またはこれらの組み合わせとすることができる。ＡＲＣ層はまた、SiRN（シリコンリッチ窒化物）とすることができる。
したがって、エッチングケミストリは、好ましくはCHF₃、CF₄、CH₂F₂またはCH₃Fを含む。その圧力範囲は、使用する設備によって異なるが、例えば２０ｍＴから５００ｍＴとすることができる。

コンタクトホールをＷのような導電材料で充てんする（ステップ１０８）。その結果、電気的コンタクトを半導体デバイスの構造に形成することができる。
さらに、Ｗプラグを研磨すべく、ＣＭＰステップを実行してもよい（ステップ１１０）。このＣＭＰプロセスは、層間絶縁膜中にスクラッチが形成されないように、かつ／またはスクラッチを減らすように制御されるべきである。

このレジストマスクの除去と、ＡＲＣおよびエッチング停止層のエッチングは原位置で実行されるので、コンタクトの製造は簡素化される。
レジストマスクを除去するのに一般的に使用される従来のレジスト・アッシングを回避することができる。さらに、原位置でレジストマスクを除去するプロセスはより清潔であり、ウェット・クリーニングを実行しなくてもよい。
したがって、コンタクトホールを形成する際に生じる欠陥を減らすか、なくすことができる。
さらに、ＡＲＣ層が原位置で除去されるので、コンタクトホールを充てんする材料をプレーナ化するのに使用されるＣＭＰが簡素化される。ＡＲＣ層は除去されるので、このＣＭＰ中におけるＡＲＣ層のスクラッチングは問題とならない。

図２は、欠陥の少ないコンタクトを提供する本発明による方法１５０の実施形態の１つのより詳細なフローチャートである。
図３Ａないし図３Ｄは、方法１５０を使用した製造中の、本発明による半導体デバイス２００の一実施形態を示す。
好ましくはエッチング停止層、エッチング停止層上の層間絶縁膜層、および層間絶縁膜上の反射防止膜（ＡＲＣ）層が提供された後に、方法１５０を開始する。
ＡＲＣ層およびエッチング停止層は、SiNおよび（または）SiONを含んでいてもよい。層間絶縁膜にはＨＤＰ、ＴＥＯＳまたはＢＰＴＥＯＳが好適である。半導体デバイスはまた、エッチング停止層の下に１つ以上の構造を有している。
例えば、この半導体は、ゲートスタックや、エッチング停止層の下のソースおよびドレインのような接合部を有していてもよい。さらに、ソースおよび（または）ドレイン接合部のような構造は、その接触抵抗を減少するために、CoSiのようなサリサイド層を有していてもよい。

コンタクトホールが形成されるべき領域上にあるアパーチャを有するレジストマスクを提供する（ステップ１５２）。レジストマスクは、ＡＲＣ層上に位置することが好ましい。
図３Ａは、基板２０１上に形成されるゲートスタック２１０、２２０および２３０を含んだ半導体デバイス２００を示す。
スペーサ２１２および２１４、２２２および２２４、２３２および２３４は、それぞれゲートスタック２１０、２２０および２３０の端部にある。
CoSi層２０４および２０６は、図示しない接合部上のゲートスタック２１０とゲートスタック２２０の間、ゲートスタック２２０とゲートスタック２３０の間に形成される。
エッチング停止層２４０は、ゲートスタック２１０、２２０および２３０上、およびCoSi層２０２および２０４上に形成される。
半導体デバイス２００はまた、層間絶縁膜２５０およびＡＲＣ層２６０を含んでいる。また、アパーチャ２７２および２７４を有するレジストマスク２７０が示される。このアパーチャ２７２および２７４は、CoSi層２０４および２０６の上にある。
このように半導体デバイス２００においては、CoSi層２０２および２０４より下にある構造に対するコンタクトが形成されることになっている。

レジストマスク２７０中のアパーチャ２７２および２７４によって露出したＡＲＣ層２６０および層間絶縁膜２５０を、エッチングステップにおいて除去する（ステップ１５４）。このステップ１５４で実行したエッチングでは、層間絶縁膜２５０の下にあるエッチング停止層２４０を貫通したエッチングは起こらない。
図３Ｂは、ステップ１５２を実行した後の半導体デバイス２００を示す図である。
コンタクトホール２８０および２８２の一部は、アパーチャ２７２および２７４の下に形成される。しかしながら、エッチング停止層２４０の少なくとも一部は、コンタクトホール２８０および２８２の底部において残る。

レジストマスク２７０を除去するとともに、コンタクトホール２８０および２８２を原位置でクリーニングする（ステップ１５６）。
レジストマスク２７０は原位置で除去されるため、このレジストマスク２７０は制御環境下（好ましくは、低圧の下の真空チャンバ中で、制御されたガスがこのチャンバ中に導かれるような真空チャンバ中）で除去される。
図３Ｃは、レジストマスク２７０を除去した後の半導体デバイス２００を示す。 レジストマスク２７０が除去され、コンタクトホール２８０および２８２が原位置でクリーニングされるので、コンタクトホール２８０’および２８２’中のポリマは実質的に除去される。
したがって、コンタクトホール２８０’および２８２’の表面は実質的に清潔である。

ＡＲＣ層２６０と、コンタクトホール２８０および２８２の底部におけるエッチング停止層２４０の部分を、原位置において除去する（ステップ１５８）。
図３Ｄは、コンタクトホール２８０”および２８２”の底部におけるエッチング停止層２４０を除去した後に半導体デバイス２００を示す。
このようにして、コンタクトホール２８０”および２８２”が形成されるとともに、これに対してコンタクトが形成されることになっているCoSi層２０２および２０４が露出する。
ＡＲＣ層２６０およびエッチング停止層２４０の一部が原位置で除去されるため、このＡＲＣ層２６０およびエッチング停止層２４０の一部は制御環境下（好ましくは、低圧下の真空チャンバの中で、制御されたガスがこのチャンバ中に導かれるような真空チャンバ中）で除去される。
コンタクトホール２８０”および２８２”を導電材料で充てんするとともに、このコンタクト材料をプレーナ化する（ステップ１６０）。
その結果、半導体デバイス２００の構造となる電気的コンタクトができる。
図３Ｅは、例えばＣＭＰプロセスにおいてコンタクトホール２８０”および２８２”を充てんするとともに余分な導電材料を除去することによって完成する、コンタクト２９０および２９２が形成された後の半導体デバイス２００を示す図である。

このレジストマスク２７０の除去と、ＡＲＣおよびエッチング停止層２６０および２４０のエッチングが原位置で実行されるので、コンタクトの製造は簡素化される。
レジストマスク２７０を除去するのに一般的に使用される従来のレジスト・アッシングを回避することができる。さらに、原位置でレジストマスク２７０を除去するプロセスはより清潔であり、ウェット・クリーニングを実行しなくてもよい。
したがって、コンタクトホール２８０”および２８２”の形成の際の欠陥を減らすかなくすことができる。
さらに、ＡＲＣ層２６０は原位置で除去されるので、コンタクトホール２８０”および２８２”を充てんする材料をプレーナ化するのに使用されるＣＭＰは簡素化される。ＡＲＣ層２６０が除去されるので、ＣＭＰ中におけるＡＲＣ層２６０のスクラッチングは問題にならない。

半導体デバイス中のコンタクトを提供する方法およびシステムを開示した。本発明は、以上の実施形態に従って記載したが、当業者は、これらの実施形態について、本発明の趣旨および範囲内で様々な変形が可能であることを容易に認識できるだろう。したがって当業者なら、添付の特許請求の範囲の趣旨および範囲から逸脱することなく、数多くの変更は可能であろう。

当業者は、半導体デバイス中にコンタクトを形成する従来の方法に不都合な点があることを認識するであろう。例えば、ＡＲＣ層、層間絶縁膜、およびエッチング停止層のエッチングは、一般的にコンタクトホール内にポリマ残留物を残す。
このポリマを除去すべく、コンタクトホールの形成から発生するポリマを除去するのにウェットクリーニングが使用される。
さらに、一般的にこのレジストを除去するのにアッシングが使用される。
典型的には、これらの多様で複雑なアッシングおよびウェットクリーニングプロセスが、半導体デバイスのさらなる取り扱いによるパーティクルの存在のような欠陥に帰着することとなる。
さらに、この層のＷプラグＣＭＰプロセスは、通常絶縁材料の上面のＡＲＣ層をスクラッチし、これによりスクラッチの形成による重大な欠陥が形成される。
これらのスクラッチは、本当のパーティクル欠陥とスクラッチとの見分けを困難なものにする。
このように、欠陥の少ないコンタクトを有する半導体デバイスを提供するシステムと方法が必要とされている。本発明はこのような必要性に向けられる。

欠陥の少ないコンタクトを提供する本発明による方法の一実施形態の概略的なフローチャート。 欠陥の少ないコンタクトを提供する本発明による方法の一実施形態のより詳細なフローチャート。 製造中の本発明による半導体デバイスの一実施形態を示す図。 製造中の本発明による半導体デバイスの一実施形態を示す図。 製造中の本発明による半導体デバイスの一実施形態を示す図。 製造中の本発明による半導体デバイスの一実施形態を示す図。 製造中の本発明による半導体デバイスの一実施形態を示す図。

Claims (10)

1. 基板（２０１）と、エッチング停止層（２４０）と、このエッチング停止層（２４０）上の層間絶縁膜（２５０）と、この層間絶縁膜（２５０）上の反射防止（ＡＲＣ）層（２６０）と、前記エッチング停止層（２４０）より下の少なくとも１つの構造と、前記ＡＲＣ層（２６０）の露出した部分上方にある少なくとも１つのアパーチャを有するレジストマスクと、を含む半導体デバイス中に少なくとも１つのコンタクトを提供する方法であって、
   （ａ）少なくとも１つのコンタクトホールの一部を提供すべく、前記エッチング停止層（２４０）を貫通してエッチングすることなく、前記ＡＲＣ層（２６０）の露出した部分と、前記ＡＲＣ層（２６０）の前記露出した部分の下にある前記層間絶縁膜（２５０）をエッチングするステップ（１０２）と、
   （ｂ）原位置で前記レジストマスクを除去するステップ（１０４）と、
   （ｃ）前記少なくとも１つのコンタクトホールを原位置に提供すべく、前記少なくとも１つのコンタクトホールの一部において露出した前記エッチング停止層（２４０）の一部を除去するステップと、
   （ｄ）前記少なくとも１つのコンタクトホールを導電材料（１０８）で充てんするステップと、を含む方法。
2. （ｂ）前記レジストマスクを除去するステップ（１０４）は、
   （ｂ１）前記コンタクトホールの前記一部を原位置でクリーニングするステップをさらに含む、請求項１記載の方法。
3. 前記エッチング停止層（２４０）は、SiNおよび（または）SiONを含む、請求項１記載の方法。
4. 前記ＡＲＣ層（２６０）は、SiNおよび（または）SiONまたはSiRN（シリコンリッチ窒化物）を含む、請求項１記載の方法。
5. （ｅ）前記層間絶縁膜の表面をスクラッチすることなく導電材料をプレーナ化するステップをさらに含む、請求項１記載の方法。
6. （ｅ）前記少なくとも１つのコンタクトホールを充てんする前に、原位置で前記ＡＲＣ層の一部を除去するステップをさらに含む、請求項１記載の方法。
7. 基板（２０１）と、エッチング停止層（２４０）と、このエッチング停止層（２４０）上の層間絶縁膜（２５０）と、この層間絶縁膜（２５０）上の反射防止（ＡＲＣ）層（２６０）と、前記エッチング停止層（２４０）より下の少なくとも１つの構造と、を含む半導体デバイスであって、
   その中に少なくとも１つのアパーチャを有するレジストマスクを提供することによって複数のコンタクトが提供されており、
   前記少なくとも１つのアパーチャは前記ＡＲＣ層（２６０）の露出した部分上方にあり、
   少なくとも１つのコンタクトホールの一部を提供すべく、前記エッチング停止層（２４０）を貫通してエッチングすることなく、前記ＡＲＣ層（２６０）の露出した部分と、前記ＡＲＣ層（２６０）の前記露出した部分の下にある前記層間絶縁膜（２５０）をエッチングするステップと、
   原位置で前記レジストマスクを除去するステップと、
   前記少なくとも１つのコンタクトホールを原位置に提供すべく、前記少なくとも１つのコンタクトホールの一部において露出した前記エッチング停止層（２４０）の一部を除去するステップと、
   前記少なくとも１つのコンタクトホールを導電材料（１０８）で充てんするステップと、を含む、方法。
8. 前記エッチング停止層（２４０）は、SiNおよび（または）SiONまたはSiRN（シリコンリッチ窒化物）を含む、請求項７記載の半導体デバイス。
9. 前記ＡＲＣ層（２６０）は、SiNおよび（または）SiONを含む、請求項７記載の半導体デバイス。
10. 前記導電層は、残っている前記ＡＲＣ層（２６０）の一部をスクラッチすることなくプレーナ化される、請求項７記載の半導体デバイス。

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