DE10393870B4 - Verfahren zum Reduzieren von Kontaktdefekten in Halbleiterzellen - Google Patents

Verfahren zum Reduzieren von Kontaktdefekten in Halbleiterzellen Download PDF

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Abstract

Verfahren zum Bereitstellen mindestens eines Kontaktes in einem Halbleiter, der umfasst:
ein Substrat (201), eine Ätzstoppschicht (240), ein Zwischenschichtdielektrikum (250) auf der Ätzstoppschicht (240), eine antireflektierende Schicht (260) auf dem Zwischenschichtdielektrikum (250) und mindestens ein Strukturelement unter der Ätzstoppschicht (240), eine Lackmaske mit mindestens einer Öffnung darin, die auf der antireflektierenden Schicht (260) angeordnet ist, wobei die mindestens eine Öffnung über einem freigelegten Bereich der antireflektierenden Schicht (260) angeordnet ist, wobei die Ätzstoppschicht (240) aus einem Nitridmaterial hergestellt ist, und wobei die antireflektierende Schicht (260) aus einem siliziumangereicherten Nitrid hergestellt ist, wobei das Verfahren die Schritte umfasst:
(a) Ätzen (102) des freigelegten Bereichs der antireflektierenden Schicht (260) und des Zwischenschichtdielektrikums (250) unter dem freigelegten Bereich der antireflektierenden Schicht (260), ohne durch die Ätzstoppschicht (240) zu ätzen, um einen Bereich mindestens eines Kontaktloches bereitzustellen;
(b) Entfernen der Lackmaske in-situ (104);
(c) Entfernen eines Teils der Ätzstoppschicht...

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft Halbleiterbauelemente und betrifft insbesondere ein Verfahren zum Bereitstellen von Kontakten mit Verbindungen für nicht flüchtige Speicherzellen, in denen Polysilizium verwendet ist.
  • HINTERGRUND DER ERFINDUNG
  • Konventionelle Halbleiterbauelemente, etwa konventionelle nicht flüchtige Speicherbauelemente enthalten typischerweise Gatestapel, Source- und Drain-Anschlüsse. Im Allgemeinen ist ein Source an einem Rand des Gatestapels angeordnet, während das Drain an dem gegenüberliegenden Ende des Gatesstapels angeordnet ist. Isolierende Feldgebiete verlaufen im Allgemeinen senkrecht zu den Gatestapeln und werden typischerweise verwendet, um unterschiedliche Elemente elektrisch zu trennen. Die isolierenden Feldgebiete sind typischerweise aus Oxid aufgebaut. Die Gatestapel, Source- und Draingebiete sind durch Verwendung eines Zwischenschichtdielektrikums isoliert, das typischerweise aus HDP, TEOS oder BPTEOS aufgebaut ist. Eine Ätzstoppschicht, typischerweise SiN oder SiON, liegt unterhalb des Zwischenschichtdielektrikums.
  • Damit das konventionelle Halbleiterbauelement funktioniert, wird ein elektrischer Kontakt zu Bereichen des konventionellen Halbeiterbauelements hergestellt, etwa den Draingebieten und dem Gatestapel. Um die Kontakte zu bilden, wird eine CoSi-Schicht auf der Komponente, etwa dem Drain, ausgebildet, um den elektrischen Widerstand zu dem Kontakt zu verringern. Es ist eine antireflektierende Beschichtung („ARC”) über dem Zwischenschichtdielektrikum vorgesehen. Die ARC-Schicht ist typischerweise aus SiN oder SiON aufgebaut. Es wird eine Photolackmaske über der ARC-Schicht aufgebracht. Die Photolackmaske enthält Öffnungen über den Gebieten des Zwischenschichtdielektrikums, die zu ätzen sind, um Kontaktlöcher zu bilden. Typischerweise werden Bereiche der ARC-Schicht, des Zwischenschichtdielektrikums und der Ätzstoppschicht in einem einzelnen Ätzvorgang entfernt, um Kontaktlöcher zu bilden, die die darunter liegende CoSi-Schicht freilegen. Die Photolackmaske wird dann entfernt. Typischerweise wird die Photolackmaske unter Anwendung eines Veraschungsprozesses entfernt. Es wird dann auch ein Nassreinigungsprozess ausgeführt, um Reststoffe des Ätzvorganges des Zwischenschichtdielektrikums, etwa Polymere, innerhalb des Kontaktlochs zu entfernen. Es wird dann eine leitende Schicht, ein W-Pfropfen, abgeschieden, um die Kontaktlöcher zu füllen. Die leitende Schicht kann dann poliert werden, wobei typischerweise ein chemisch-mechanischer Polier-(„CMP”)Prozess angewendet wird. Somit wird ein Teil der leitenden Schicht außerhalb der Kontaktlöcher entfernt und es wird eine ebene Oberfläche erreicht.
  • In der US 2001/0008226 A1 wird ein Verfahren zum Ätzen eines Grabens und ein Verfahren zum Ätzen eines Kontaktdurchgangs jeweils in einer Mehrschichtstruktur mit Dielektrika und Nitrid(Ätzstopp)schichten beschrieben.
  • Der Fachmann erkennt leicht, dass das konventionelle Verfahren zur Herstellung von Kontakten in einem Halbleiterbauelement zu Defekten führt. Beispielsweise verbleibt nach dem Ätzen der ARC-Schicht, des Zwischenschichtdielektrikums und der Ätzstoppschicht typischerweise ein Polymerrest innerhalb des Kontaktloches. Um dieses Polymer zu entfernen, wird eine Nassreinigung angewendet, um die Polymere zu entfernen, die sich aus der Kontaktlochherstellung ergeben. Ferner wird ein Veraschungsverfahren typischerweise angewendet, um den Lack zu entfernen. Diese mehrfachen komplizierten Veraschungs- oder Nassreinigungsprozesse führen typischerweise zu Defekten, etwa das Vorhandensein von Teilchen auf Grund der zusätzlichen Handhabung des Halbleiterbauelements. Des weiteren verkratzt der CMP-Prozess für die Schicht für den W-Propfen normalerweise die ARC-Schicht auf der Oberseite des dielektrischen Materials, wodurch massive Defekte in Form von Kratzern erzeugt werden. Diese Kratzer können nur unter Schwierigkeiten von eigentlichen Teilchendefekten unterschieden werden. Typischerweise ist ein langer Polierschritt erforderlich, um die obere ARC-Schicht zu entfernen, um damit eine Kratzerbildung zu vermeiden. Es besteht daher ein Bedarf für ein Verfahren zum Bereitstellen eines Halbleiterbauelements mit Kontakten mit einem reduzierten Anteil von Defekten. Die vorliegende Erfindung zielt auf diesen Bedarf ab.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Die vorliegende Erfindung stellt ein Verfahren zum Bereitstellen mindestens eines Kontaktes in einem Halbleiter bereit, der umfasst: ein Substrat, eine Ätzstoppschicht, ein Zwischenschichtdielektrikum auf der Ätzstoppschicht, eine antireflektierende Schicht auf dem Zwischenschichtdielektrikum und mindestens ein Strukturelement unter der Ätzstoppschicht, eine Lackmaske mit mindestens einer Öffnung darin, die auf der antireflektierenden Schicht angeordnet ist, wobei die mindestens eine Öffnung über einem freigelegten Bereich der antireflektierenden Schicht angeordnet ist, wobei die Ätzstoppschicht (240) aus einem Nitridmaterial hergestellt ist, und wobei die antireflektierende Schicht aus einem siliziumangereicherten Nitrid hergestellt ist, Das Verfahren umfasst die Schritte:
    • (a) Ätzen des freigelegten Bereichs der antireflektierenden Schicht und des Zwischenschichtdielektrikums unter dem freigelegten Bereich der antireflektierenden Schicht, ohne durch die Ätzstoppschicht zu ätzen, um einen Bereich mindestens eines Kontaktloches bereitzustellen;
    • (b) Entfernen der Lackmaske in-situ;
    • (c) Entfernen eines Teils der Ätzstoppschicht, der in dem Bereich des mindestens einen Kontaktloches freigelegt ist, in-situ, um das mindestens eine Kontaktloch in-situ bereitzustellen und Entfernen der antireflektierenden Schicht, wobei das Entfernen des Teils der Ätzstoppschicht und das Entfernen der antireflektierenden Schicht in einem Schritt durchgeführt wird; und
    • (d) Füllen des mindestens einen Kontaktloches mit einem leitenden Material.
  • Gemäß dem hierin offenbarten Verfahren wird erfindungsgemäß ein Teil des Herstellungsprozesses für die Kontaktlöcher unter Anwendung eines in-situ-Lackentferungsprozesses ausgeführt, um eine effizientere Polymerentfernung nach dem Ätzen zu erhalten, wodurch der Reinigungsablauf nach der Kontaktbildung durch das Vermeiden zusätzlicher Veraschungs- und Nassreinigungsprozesses vereinfacht wird und die Wahrscheinlichkeit des Einführens von Defektteilchen verringert wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Verfahrensflussdiagramm einer Ausführungsform eines Verfahrens gemäß der vorliegenden Erfindung zum Bereitstellen von Kontakten mit reduzierten Defekten.
  • 2 ist ein detailliertes Flussdiagramm einer Ausführungsform eines Verfahren gemäß der vorliegenden Erfindung zum Bereitstellen von Kontakten mit reduzierten Defekten.
  • 3A bis 3E zeigen eine Ausführungsform eines Halbleiterbauelements gemäß der vorliegenden Erfindung während der Herstellung.
  • ART BZW. ARTEN ZUM AUSFÜHREN DER ERFINDUNG
  • Die vorliegende Erfindung stellt ein Verfahren zum Bereitstellen mindestens eines Kontaktes in einem Halbleiterbauelement bereit. Das Halbleiterbauelement umfasst ein Substrat, eine Ätzstoppschicht, ein Zwischenschichtdielektrikum auf der Ätzstoppschicht, eine antireflektierende Schicht (ARC) auf dem Zwischenschichtdielektrikum und mindestens ein Strukturelement unter der Ätzstoppschicht. Eine Lackmaske mit mindestens einer Öffnung, die auf der ARC-Schicht angeordnet ist, wird vorgesehen. Die mindestens eine Öffnung liegt über einem freigelegten Bereich der ARC-Schicht. Das Verfahren umfasst das Ätzen des freigelegten Bereichs der ARC-Schicht und des Zwischenschichtdielektrikums unterhalb des freigelegten Bereichs der ARC-Schicht, ohne dass durch die Ätzstoppschicht durchgeätzt wird, um einen Teil mindestens eines Kontaktlochs bereitzustellen. Das Verfahren umfasst ferner das Entfernen der Lackmaske in-situ, das Entfernen eines Teils der Ätzstoppschicht, der in dem Bereich des mindestens einen Kontaktlochs freigelegt ist, um das mindestens eine Kontaktloch in-situ bereitzustellen, und das Füllen des mindestens einen Kontaktlochs mit einem leitenden Material.
  • Die vorliegende Erfindung wird im Hinblick auf Verfahren beschrieben, die spezielle Schritte enthalten. Der Einfachheit halber werden einige dieser Schritte weggelassen. Der Fachmann erkennt, dass dieses Verfahren auch effizient für andere Verfahren anwendbar ist, die unterschiedliche und/oder zusätzliche Schritte aufweisen. Die vorliegende Erfindung wird ferner in Verbindung mit einem speziellen Halbleiterbauelement beschrieben, das gewisse Komponenten aufweist. Der Fachmann erkennt jedoch, dass die vorliegende Erfindung auch mit einem Halbleiterbauelement kompatibel ist, das weitere und/oder unterschiedliche Komponenten aufweist.
  • Es sei nun auf 1 verwiesen, um das Verfahren gemäß der vorliegenden Erfindung deutlicher zu zeigen, wobei eine Ausführungsform eines Verfahrens 100 gemäß der vorliegenden Erfindung zum Bereitstellen von Kontakten mit reduzierten Defekten dargestellt ist. Das Verfahren 100 beginnt vorzugsweise, nachdem eine Maske auf dem Halbleitebauelement aufgebracht wurde. Das Halbleiterbauelement umfasst eine Ätzstoppschicht, eine Zwischenschichtdielektrikumsschicht auf der Ätzstoppschicht und eine antireflektierende Beschichtung (ARC) auf dem Zwischenschichtdielektrikum. Die ARC-Schicht weist erfindungsgemäß siliziumangereichertes Nitrid auf und die Ätzstoppschicht kann SiN und/oder SiON aufweisen. Das Zwischenschichtdielektrikum ist vorzugsweise HDP, TEOS oder BPTEOS. Das Halbleiterbauelement umfasst ferner ein Strukturelement oder Strukturelemente unter der Ätzstoppschicht. Beispielsweise kann das Halbleiterbauelement Gatestapel und Übergänge, etwa Source- und Drain-Übergänge unterhalb der Ätzstoppschicht aufweisen. Ferner können Strukturelemente, etwa die Source- und/oder Drain-Übergänge, eine Salizidschicht (selbst justierende Silizidschicht), etwa CoSi aufweisen, um damit den Kontaktwiderstand zu verringern. Die Lackmaske liegt vorzugsweise auf der ARC-Schicht. Die Lackmaske ist mit Öffnungen strukturiert, die über den Gebieten des Halbleiterbauelements liegen, an denen Kontakte vorzusehen sind.
  • Die ARC-Schicht und das Zwischenschichtdielektrikum, die von den Öffnungen in der Lackmaske freigelegt sind, werden in einem Ätzschritt mittels des Schritts 102 entfernt. Der im Schritt 102 ausgeführte Ätzprozess ätzt nicht durch die Ätzstoppschicht unter dem Zwischenschichtdielektrikum. In einer bevorzugten Ausführungsform enthält die für das Ätzen im Schritt 102 verwendete Chemie C4F8, C4F6, C5F8, C2F6, die das dielektrische Material ätzen und eine hohe Selektivität aufweisen, um an der darunter liegenden Nitridschicht (Ätzstoppschicht) anzuhalten.
  • Die Lackmaske wird in-situ mittels des Schritts 104 entfernt. Da die Lackmaske in-situ entfernt wird, wird die Lackmaske in einer kontrollierten Umgebung, vorzugsweise in einer Vakuumkammer bei geringem Druck und kontrollieren Gasen, die in die Kammer eingeführt werden, entfernt. Somit wird die Lackmaske in der gleichen Kammer entfernt, in der auch die Ätzung ausgeführt wird, ohne dass die Kammer geöffnet wird. Stattdessen wird einfach die Ätzchemie zu einem auf O2 basierenden Prozess geändert. Somit wird eine einzelne Kammer für mehrere Ätzprozesse verwendet, wobei die Chemie geändert wird, so dass verschiedene Schichten geätzt werden können. Die in dem Schritt 104 verwendete Ätzchemie beruht vorzugsweise auf O2. In einigen Ausführungsformen kann eine geringe Menge an Formierungsgasen, etwa N2/H2 oder H2, N2 hinzugefügt werden. Der angewendete Druckbereich variiert typischerweise in Abhängigkeit der verwendeten Anlage. Beispielsweise kann der Druck von 0.04 mbar bis zu einem Bereich zwischen 1.33 mbar bis 13.33 mbar variieren.
  • Die ARC-Schicht und der Bereich der Ätzstoppschicht auf dem Grund der Kontaktlöcher werden in-situ mittels des Schritts 106 entfernt. Somit sind die Kontaktlöcher gebildet und das bzw. die Strukturelemente, die zu kontaktieren sind, sind freigelegt. In einer Ausführungsform wird eine Co-Si-Schicht auf einem Source- und/oder Drain-Übergang im Schritt 106 freigelegt. Da die ARC-Schicht und die Ätzstoppschicht in-situ entfernt werden, werden die ARC-Schicht und die Ätzstoppschicht in einer kontrollierten Umgebung entfernt, die vorzugsweise eine Vakuumkammer unter geringem Druck und kontrollierten Gasen ist, die in die Kammer eingeführt werden. Ferner werden in einer bevorzugten Ausführungsform die ARC- und die Ätzstoppschicht in der gleichen Kammer entfernt, in der auch der Lack im Schritt 104 entfernt wurde. Somit wird die gleiche Kammer benutzt, ohne dass die Halbleiterbauelemente aus der Kammer entfernt werden. Stattdessen wird die Ätzchemie geändert. Sowohl die ARC- Schicht als auch die Ätzstoppschicht sind vorzugsweise aus Nitridmaterial hergestellt. Beispielsweise kann die Ätzstoppschicht aus Si3N4, SiON oder Kombinationen davon hergestellt sein. Die ARC-Schicht weist erfindungsgemäß SiRN (siliziumangereichertes Nitrid) auf. Somit enthält die Ätzchemie vorzugsweise CHF3, CF4, CH2F2oder CH3F. Die Druckbereiche variieren beispielsweise von 0.0266 mbar bis 0.666 mbar, abhängig von der verwendeten Anlage.
  • Die Kontaktlöcher werden mit einem leitenden Material, etwa W, mittels des Schritts 108 gefüllt. Als Folge davon kann elektrischer Kontakt zu den Strukturelementen des Halbleiterbauelements hergestellt werden. Ferner kann ein CMP-Schritt ausgeführt werden, um den W-Propfen gemäß dem Schritt 110 zu polieren. Der CMP-Prozess sollte so gesteuert werden, dass das Erzeugen von Kratzern in dem Zwischenschichtdielektrikum vermieden und/oder reduziert wird.
  • Da das Entfernen der Lackmaske und das Ätzen der ARC- und Ätzstoppschichten in-situ ausgeführt wird, ist die Herstellung von Kontakten vereinfacht. Ein konventioneller Lackveraschungsprozess, der typischerweise zur Entfernung der Lackmaske angewendet wird, kann somit vermieden werden. Des weiteren ist der Prozess des Entfernens der Lackmaske in-situ sauber und kann die Notwendigkeit für einen Nassreinigungsschritt vermeiden. Somit können Defekte, die bei der Herstellung des Kontaktloches eingeführt werden, verringed oder vermieden werden. Da ferner die ARC-Schicht in-situ entfernt wird, wird der CMP-Prozess vereinfacht, der zum Einebnen des Materials, das die Kontaktlöcher füllt, angewendet wird. Da die ARC-Schicht entfernt wird, ist das Bilden von Kratzern in der ARC-Schicht während des CMP-Prozesses kein Problem.
  • 2 ist ein detailliertes Flussdiagramm einer Ausführungsform eines Verfahrens 150 gemäß der vorliegenden Erfindung zur Bereitstellung eines Kontakts mit reduzierten Defekten. 3A bis 3D zeigen eine Ausführungsform eines Halbleiterbauelements 200 gemäß der vorliegenden Erfindung während der Herstellung, wobei das Verfahren 150 angewendet wird. Das Verfahren 150 beginnt vorzugsweise, nachdem eine Ätzstoppschicht, eine Zwischendielektrikumsschicht auf der Ätzstoppschicht und eine antireflektierende Schicht (ARC) auf dem Zwischenschichtdielektrikum hergestellt sind. Die ARC-Schicht weist erfindungsgemäß SiRN auf und die Ätzstoppschicht kann SiN und/oder SiON aufweisen. Das Zwischenschichtdielektrikum ist vorzugsweise HDP, TEOS oder BPTEOS. Das Halbleiterbauelement besitzt ferner ein Strukturelement oder Strukturelemente unter der Ätzstoppschicht. Beispielsweise kann das Halbleiterbauelement Gatestapel und Übergänge, etwa Source- und Drain-Übergänge, unter der Ätzstoppschicht aufweisen. Des weiteren können Strukturelemente, etwa die Source- und/oder Drain-Übergänge eines Salizidschicht, etwa CoSi aufweisen, um den Kontaktwiderstand zu verringern.
  • Eine Lackmaske mit Öffnungen über den Gebieten, in denen die Kontaktlöcher zu bilden sind, wird im Schritt 152 aufgebracht. Die Lackmaske liegt vorzugsweise auf der ARC-Schicht. 3A zeigt das Halbleiterbauelement 200, das Gatestapel 210, 220 und 230 aufweist, die auf einem Substrat 201 ausgebildet sind. Abstandselemente 212 und 214, 222 und 224 und 232 und 234 sind an Rändern der Gatestapel 210, 220 und 230 entsprechend ausgebildet. CoSi-Schichten 204 und 206 sind zwischen den Gatestapeln 210 und 220 und zwischen den Gatestapeln 220 und 230 an Übergängen ausgebildet (nicht explizit gezeigt). Eine Ätzstoppschicht 240 ist auf den Gatestapeln 210, 220 und 230 und auf den CoSi-Schichten 202 und 204 ausgebildet. Das Halbleiterbauelement 200 umfasst ferner ein Zwischenschichtdielektrikum 250 und eine ARC-Schicht 260. Des weiteren ist eine Lackmaske 270 mit Öffnungen 272 und 274 gezeigt. Die Öffnungen 272 und 274 sind über CoSi-Schichten 202 und 204 angeordnet. Somit ist in dem Halbleiterbauelement 200 ein Kontakt zu den Strukturelementen herzustellen, die unter den CoSi-Schichten 202 und 204 liegen.
  • Die ARC-Schicht 260 und das Zwischenschichtdielektrikum 250, die von den Öffnungen 272 und 274 in der Lackmaske 270 freigelegt sind, werden in einem Ätzschritt gemäß dem Schritt 154 entfernt. Der im Schritt 154 durchgeführte Ätzprozess geht nicht durch die Ätzstoppschicht 240 unter dem Zwischenschichtdielektrikum 250. 3B zeigt das Halbleiterbauelement 200, nachdem der Schritt 254 ausgeführt ist. Ein Bereich von Kontaktlöchern 280 und 282 ist unter den Öffnungen 272 und 274 ausgebildet. Jedoch verbleibt mindestens ein Teil der Ätzstoppschicht 240 am Fuße der Kontaktlöcher 280 und 282 bestehen.
  • Die Lackmaske 270 wird entfernt und die Kontaktlöcher 280 und 282 werden in-situ entsprechend dem Schritt 156 gereinigt. Da die Lackmaske 270 in-situ entfernt wird, wird die Lackmaske 270 in einer kontrollierten Umgebung, vorzugsweise einer Vakuumkammer, bei geringem Druck und gesteuerten Gasen, die in die Kammer eingeführt werden, entfernt. 3C zeigt das Halbleiterbauelement 200 nach dem Entfernen der Lackmaske 270. Da die Lackmaske 270 in-situ entfernt und die Kontaktlöcher 280 und 282 in-situ gereinigt werden, sind Polymere in den Kontaktlöchern 280' und 282' im Wesentlichen vermeidbar. Somit sind die Oberflächen der Kontaktlöcher 280' und 282' im Wesentlichen sauber.
  • Die ARC-Schicht 260 und der Teil der Ätzstoppschicht 240 am Fuß der Kontaktlöcher 280 und 282 werden gemäß dem Schritt 158 in-situ entfernt. 3D zeigt das Halbleiterbauelement 200 nach dem Entfernen der Ätzstoppschicht 240 am Fuße der Kontaktlöcher 280'' und 282''. Somit sind die Kontaktlöcher 280'' und 282'' hergestellt, und die CoSi-Schichten 202 und 204, zu denen ein Kontakt herzustellen ist, sind freigelegt. Da die ARC-Schicht 260 und der Teil der Ätzstoppschicht 240 in-situ entfernt werden, werden die ARC-Schicht 260 und der Teil der Ätzstoppschicht 240 in einer gesteuerten Umgebung, vorzugsweise in einer Vakuumkammer bei geringen Druck und gesteuerten Gasen, die in die Kammer eingeführt werden, entfernt. Die Kontaktlöcher 280'' und 282'' werden mit einem leitenden Material gefüllt und das Kontaktmaterial wird im Schritt 160 eingeebnet. Als Folge davon ergibt sich ein elektrischer Kontakt zu den Strukturelementen des Halbleiterbauelements 200. 3e zeigt das Halbleiterbauelement 200 nach der Herstellung der Kontakte 290 und 292, wobei die Kontaktlöcher 280'' und 282'' gefüllt werden und das überschüssige leitende Material beispielsweise in einem CMP-Schritt entfernt wird.
  • Da das Entfernen der Lackmaske 270 und das Ätzen der ARC-Schicht und der Ätzstoppschicht 260, 240 in-situ ausgeführt wird, ist die Herstellung der Kontakte vereinfacht. Ein konventioneller Lackveraschungsschritt, der typischerweise zum Entfernen der Lackmaske 270 eingesetzt wird, kann damit vermieden werden. Des weiteren ist der Prozess des Entfernens der Lackmaske 270 in-situ sauberer und kann das Ausführen einer Nassreinigung unnötig machen. Somit können die bei der Herstellung von den Kontaktlöchern 280'' und 282'' eingeführten Defekte verringert oder vermieden werden. Da ferner die ARC-Schicht 260 in-situ entfernt wird, wird der CMP-Prozess vereinfacht, der zum Einebnen des Materials, das die Kontaktlöcher 280'' und 282'' füllt, ausgeführt wird. Da die ARC-Schicht 260 entfernt ist, wird ein Verkratzen der ARC-Schicht 260 während des CMP vermieden. Es ist ein Verfahren offenbart, um Kontakte in einem Halbleiterbauelement bereitzustellen.
  • INDUSTRIELLE ANWENDBARKEIT
  • Der Fachmann erkennt leicht, dass das konventionelle Verfahren zur Herstellung von Kontakten in einem Halbleiterbauelement zu Defekten führt. Beispielsweise hinterlässt das Ätzen der ARC-Schicht, des Zwischenschichtdielektrikums und der Ätzstoppschicht typischerweise einen Polymerrest innerhalb des Kontaktloches. Um dieses Polymer zu entfernen, wird eine Nassreinigung angewendet, um die sich aus dem Kontaktlochherstellungsprozess ergebenden Polymere zu entfernen. Ferner wird typischerweise ein Veraschungsprozess angewendet, um den Lack zu entfernen. Diese mehrfachen komplizierten Veraschungs- und Nassreinigungsprozesse führen typischerweise zu Defekten, etwa das Vorhandensein von Teilchen auf Grund des zusätzlichen Handhabens des Halbleiterbauelements. Des weiteren führt der CMP-Prozess für die W-Pfropfenschicht typischerweise zu Verkratzungen in der ARC-Schicht auf der Oberseite des dielektrischen Materials, wodurch sich massive Defekte in Form von Kratzern ergeben. Diese Kratzer können nur sehr schwer von wirklichen Teilchendefekten unterschieden werden. Typischerweise ist ein langer Polierschritt erforderlich, um die obere ARC-Schicht abzutragen, um eine derartige Kratzerbildung zu verhindern.
  • Folglich wird ein ein Verfahren benötigt, um ein Halbleiterbauelement bereitzustellen, das Kontakte mit weniger Defekten aufweist. Die vorliegende Erfindung richtet sich an dieses Problem.

Claims (5)

  1. Verfahren zum Bereitstellen mindestens eines Kontaktes in einem Halbleiter, der umfasst: ein Substrat (201), eine Ätzstoppschicht (240), ein Zwischenschichtdielektrikum (250) auf der Ätzstoppschicht (240), eine antireflektierende Schicht (260) auf dem Zwischenschichtdielektrikum (250) und mindestens ein Strukturelement unter der Ätzstoppschicht (240), eine Lackmaske mit mindestens einer Öffnung darin, die auf der antireflektierenden Schicht (260) angeordnet ist, wobei die mindestens eine Öffnung über einem freigelegten Bereich der antireflektierenden Schicht (260) angeordnet ist, wobei die Ätzstoppschicht (240) aus einem Nitridmaterial hergestellt ist, und wobei die antireflektierende Schicht (260) aus einem siliziumangereicherten Nitrid hergestellt ist, wobei das Verfahren die Schritte umfasst: (a) Ätzen (102) des freigelegten Bereichs der antireflektierenden Schicht (260) und des Zwischenschichtdielektrikums (250) unter dem freigelegten Bereich der antireflektierenden Schicht (260), ohne durch die Ätzstoppschicht (240) zu ätzen, um einen Bereich mindestens eines Kontaktloches bereitzustellen; (b) Entfernen der Lackmaske in-situ (104); (c) Entfernen eines Teils der Ätzstoppschicht (240), der in dem Bereich des mindestens einen Kontaktloches freigelegt ist, in-situ, um das mindestens eine Kontaktloch in-situ bereitzustellen und Entfernen der antireflektierenden Schicht (260), wobei das Entfernen des Teils der Ätzstoppschicht (240) und das Entfernen der antireflektierenden Schicht (260) in einem Schritt durchgeführt wird; und (d) Füllen des mindestens einen Kontaktloches mit einem leitenden Material (108).
  2. Verfahren nach Anspruch 1, wobei der Schritt (b) des Entfernens (104) der Lackmaske ferner den Schritt umfasst: (b1) Reinigen des Bereichs des Kontaktlochs in-situ
  3. Verfahren nach Anspruch 1, wobei die Ätzstoppschicht (240) SiN und/oder SiON aufweist.
  4. Verfahren nach Anspruch 1, das ferner den Schritt umfasst: (e) Einebnen des leitenden Materials, ohne eine Oberfläche des Zwischenschichtdielektrikums (250) zu verkratzen.
  5. Verfahren nach Anspruch 1, das ferner den Schritt umfasst: (f) Entfernen eines Teils der antireflektierenden Schicht (260) in-situ, bevor das mindestens eine Kontaktloch gefüllt wird.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070202688A1 (en) * 2006-02-24 2007-08-30 Pei-Yu Chou Method for forming contact opening
JP5405012B2 (ja) * 2007-11-19 2014-02-05 東京エレクトロン株式会社 プラズマエッチング方法及び記憶媒体
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US10276528B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008226A1 (en) * 1998-07-09 2001-07-19 Hoiman Hung In-situ integrated oxide etch process particularly useful for copper dual damascene

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143648A (en) 1997-02-18 2000-11-07 Motorola, Inc. Method for forming an integrated circuit
JP3309783B2 (ja) * 1997-10-31 2002-07-29 日本電気株式会社 半導体装置の製造方法
US6235640B1 (en) 1998-09-01 2001-05-22 Lam Research Corporation Techniques for forming contact holes through to a silicon layer of a substrate
US6376389B1 (en) * 2000-05-31 2002-04-23 Advanced Micro Devices, Inc. Method for eliminating anti-reflective coating in semiconductors
US6358842B1 (en) 2000-08-07 2002-03-19 Chartered Semiconductor Manufacturing Ltd. Method to form damascene interconnects with sidewall passivation to protect organic dielectrics
US6620732B1 (en) * 2000-11-17 2003-09-16 Newport Fab, Llc Method for controlling critical dimension in a polycrystalline silicon emitter and related structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008226A1 (en) * 1998-07-09 2001-07-19 Hoiman Hung In-situ integrated oxide etch process particularly useful for copper dual damascene

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