DE19935946B4 - Verfahren zum Ausbilden einer dielektrischen Schicht - Google Patents

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Abstract

Verfahren zum Ausbilden einer dielektrischen Schicht, umfassend die folgenden Schritte:
Ausbilden zumindest eines vertieften Bereichs auf einem Halbleitersubstrat (100, 200);
Abscheiden einer ersten dielektrischen Schicht (114, 208) über dem Substrat (100, 200), einschließlich des zumindest einen vertieften Bereichs;
Rück-Ätzen der ersten dielektrischen Schicht (114, 208), so dass ein Teil der ersten dielektrischen Schicht auf den jeweiligen Böden des zumindest einen vertieften Bereichs hinterlassen wird, wobei das Rück-Ätzen eine Kombination aus Trockenätzprozess und Nassätzprozess umfasst; und
Abscheiden einer zweiten dielektrischen Schicht (116, 210) über dem Substrat (100, 200), einschließlich der ersten dielektrischen Schicht (114, 208), um den zumindest einen vertieften Bereich aufzufüllen.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements und insbesondere ein Verfahren zum Ausbilden einer dielektrischen Schicht in einer integrierten Schaltung.
  • Da die Integrationsdichte von Halbleiterbauelementen erhöht wurde, ist auch eine Strukturgröße derselben verkleinert worden. Beispielsweise ist es klar, daß sogar Entwurfsmaße von weniger als 0,18 Mikrometer für Giga-DRAMs verwendet werden. Wenn das minimale Entwurfsmaß einer Speicherzellenmatrix maßstäblich verkleinert wird, werden die Seitenverhältnisse der Strukturen innerhalb der Zellenmatrix erhöht. Eine solche maßstäbliche Verkleinerung kann auch verursachen, daß das Seitenverhältnis der vertieften Bereiche zwischen den Strukturen erhöht wird. Wenn sie mit einem Füllmaterial, wie z.B. einem Dielektrikum, gefüllt werden, werden jedoch die vertieften Bereiche aufgrund ihrer kleinen Größen mit dem Dielektrikum unzureichend gefüllt. Folglich tritt ein Hohlraum auf, wie in Silicon Processing for the VLSI Era, Band II, S. 194-199, und US-Pat. Nr. 5 494 854. Der Hohlraum verursacht beim folgenden Prozeß eine Brücke zwischen Leiterstrukturen.
  • Die dielektrische Schicht wird hauptsächlich aus einer Gruppe ausgewählt, die aus USG (Undotiertes Silikatglas), BPSG (Borphosphorsilikatglas) und HDP (Hochdichtes Plasma)-Oxid besteht.
  • Die BPSG-Schicht füllt die vertieften Bereiche vollständig ohne Hohlraumbildung. Die BPSG-Schicht benötigt jedoch einen Aufschmelzprozeß bei hoher Temperatur (mehr als etwa 800°C) unmittelbar nach der Abscheidung der BPSG-Schicht. Eine solche Hochtemperaturaufschmelzung verursacht unerwünschterweise eine Diffusion von Störionen um den Übergang, was es schwierig macht, ein Bauelement mit hohem Integrationsgrad mit kurzer Kanallänge herzustellen. Außerdem wird die BPSG-Schicht bei einem naßchemischen Ätzen schnell geätzt (relativ hohe Ätzrate bezüglich eines naßchemischen Ätzmittels) und dadurch wird ein schlechtes vertikales Kontaktlochprofil verursacht. Folglich ist es schwierig, ein gewünschtes kleines Kontaktloch mit kleiner Größe auszubilden. Aufgrund eines schlechten Kontaktprofils weist eine nachfolgende darin abgeschiedene leitende Schicht eine mangelhafte Gleichförmigkeit auf.
  • Obwohl sie den vorstehend erwähnten Hochtemperatur-Aufschmelzprozeß nicht benötigt, füllt die USG-Schicht, die durch chemische Dampfphasenabscheidung (CVD) ausgebildet wird, die vertieften Bereiche unvollständig und verursacht dadurch einen Hohlraum. Solche Fülleigenschaften von USG für vertiefte Bereiche sind mit Bauelementen mit hoher Integrationsdichte nicht kompatibel.
  • HDP-Oxid besitzt jedoch die Vorteile von sowohl BPSG als auch USG. Das heißt, HDP füllt vorteilhaft den vertieften Bereich mit kleinem Wärmebudget aufgrund seines Niedertemperaturprozesses und mit relativ guten Fülleigenschaften für den vertieften Bereich. Auch wenn das HDP-Oxid als dielektrische Schicht verwendet wird, ist es unmöglich, den vertieften Bereich vollständig aufzufüllen, wenn ein Seitenverhältnis hoch ist. Insbesondere besitzt das HDP-Oxid eine Begrenzung der Fähigkeit zum Füllen des vertieften Bereichs bezüglich eines vertieften Bereichs mit einem Seitenverhältnis von 3:1 oder mehr.
  • 1a bis 1c sind Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen eines Prozesses zum Ausbilden einer dielektrischen Schicht gemäß dem Stand der Technik.
  • Mit Bezug auf 1a wird eine Bauelementisolationsschicht 4 ausgebildet, um einen aktiven Bereich 2 und einen inaktiven Bereich in und auf einem Halbleitersubstrat 1 festzulegen. Hier wird die Bauelementisolationsschicht 4 durch das Verfahren der Flachgrabenisolation hergestellt. Eine Gateisolationsschicht 6, eine Gateelektrode 8 und eine Gateätzmaske 9 werden nacheinander auf dem aktiven Bereich 2 ausgebildet. Die Gateelektrode 8 wird durch nacheinander Abscheiden einer Polysiliziumschicht und einer Silizidschicht ausgebildet. Die Gateätzmaske 9 wird aus einer Siliziumnitridschicht mit einer Dicke im Bereich von 1000 Å bis 2000 Å hergestellt. Dann werden Störionen mit niedriger Konzentration in den aktiven Bereich 2 implantiert, um ein Source/Drain-Gebiet mit niedriger Konzentration auszubilden.
  • Gate-Abstandsschichten 10 werden auf den Seitenwänden von sowohl der Gateelektrode 8 als auch der Gateätzmaske 9 ausgebildet und dadurch werden Gatestrukturen fertiggestellt. Die Gate-Abstandsschichten 10 werden durch einen Ätzprozeß, wie z.B. einen Rückätzprozeß, nach dem Abscheiden eines Siliziumnitrids mit einer Dicke im Bereich von 300 Å bis 1500 Å ausgebildet.
  • Wie in 1b gezeigt, wird ein Siliziumoxid als dielektrische Schicht 16 über dem Substrat 1 abgeschieden.
  • Wie in 1c gezeigt, wird schließlich die obere Oberfläche der dielektrischen Zwischenschicht 16 durch einen CMP (chemisch-mechanisches Polieren)-Prozeß planarisiert.
  • Das vorangehende Verfahren zum Ausbilden einer dielektrischen Schicht hat jedoch den Nachteil der Bildung eines Hohlraums 18 innerhalb der dielektrischen Schicht, wie in 1b gezeigt. Wenn eine Polysiliziumschicht, die beispielsweise zum Ausbilden von Kontaktstellenelektroden verwendet wird, über dem Substrat 1 abgeschieden wird, dringt die Polysiliziumschicht folglich auch in den Hohlraum 18 ein, der durch den CMP-Prozeß freigelegt wurde. Folglich tritt eine Brücke zwischen den Kontaktstellenelektroden auf.
  • Wenn der Hohlraum in einem Bauelementisolationsbereich, wie z.B. einer Flachgrabenisolation, auftritt, kann außerdem eine Brücke zwischen den Gateelektroden auftreten.
  • Daher besteht ein starker Bedarf für einen Prozeß zum Abscheiden einer hohlraumfreien dielektrischen Schicht oder zum Entfernen eines in der dielektrischen Schicht bereits gebildeten Hohlraums.
  • Die US-A-5,776,834 offenbart ein Verfahren zur Abscheidung einer Isolationsschicht zwischen zwei Leiterbahnen, das dahingehend optimiert ist, auch in enge Strukturen zwischen den Leiterbahnen Hohlraum-frei abzuscheiden. Bei einem Verfahren wird zunächst über der Leiterbahnstruktur eine dünne, konforme Isolationsschicht abgeschieden, auf der dann in einem weiteren Schritt eine weitere Isolationsschicht abgeschieden wird. Die weitere Isolationsschicht wird bis zu einer Höhe deutlich über der Oberseite der Leiterbahnen unter teilweiser Ausbildung von Hohlräumen und Gräben zwischen den Leiterbahnen abgeschieden. Danach wird mittels Sputter- oder chemischem Ätzen die weitere Isolationsschicht zurückgeätzt und die größeren Hohlräume freigelegt, wonach mittels einer Abscheidung einer dritten Isolationsschicht die freigelegten Hohlräume und Gräben aufgefüllt werden.
  • Der Artikel "High density plasma CVD and CMP for 0.25 μm intermetal dielectric processing", J.T. Pye et al., Solid State Technology, Dez. 1995, p. 65 ff., offenbart Plasmaunterstützte Abscheidetechniken zur Abscheidung von Zwischenmetall-Dielektrika, die zur Ausbildung von Barrieren, Spaltfüllung und für das Chemisch-Mechanische Polieren (CMP) geeignet sind. Bei einem vorgeschlagenen Verfahren wird die HDPCVD so betrieben, dass mittels einer Bias-Spannung ein simultaner Ätzprozess während der Abscheidung stattfindet, der jedoch die Netto-Abscheiderate nicht drastisch reduziert. Dies führt zu einer verbesserten Abscheidung in Spalten unter Vermeidung von Hohlräumen.
  • Bei der US-A-5,204,288 kommt ein Verfahren zur Planarisierung einer IC Struktur unter Verwendung eines leicht schmelzenden anorganischen Materials zum Einsatz. Zunächst wird auf einer Leiterbahnenstruktur auf dem Substrat eine SiO-Schicht abgeschieden, die isotrop geätzt wird, um die Schicht teilweise abzutragen und Hohlräume freizulegen. Zum Ätzen kann ein Nassprozess verwendet werden, der jedoch wegen der damit verbundenen Nachteile (Ablagerungen) gegenüber dem Trockenätzen nicht empfohlen wird. Danach wird das isolierende anorganische Material zur Planarisierung auf dem Substrat abgeschieden.
  • Es ist daher Aufgabe der Erfindung, ein Verfahren zum Ausbilden einer hohlraumfreien dielektrischen Schicht in einem Bauelement mit hoher Integrationsdichte bereitzustellen.
  • Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst.
  • Vorteilhafte Ausgestaltungen sind Gegenstand von Unteransprüchen.
  • Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:
  • 1a bis 1c Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen eines Prozesses zum Ausbilden einer dielektrischen Schicht gemäß dem Stand der Technik;
  • 2a bis 2d Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen eines Prozesses zum Ausbilden einer dielektrischen Schicht gemäß einer ersten Ausführungsform der Erfindung; und
  • 3 eine Querschnittsansicht eines Halbleitersubstrats, das durch ein neues Verfahren zum Ausbilden einer dielektrischen Schicht gemäß einer zweiten Ausführungsform der Erfindung hergestellt wurde.
  • Mit Bezug auf 2 und 3 stellt ein neues Verfahren zum Ausbilden einer dielektrischen Schicht gemäß der Erfindung eine hohlraumfreie dielektrische Schicht bereit, die genügt, um eine Brücke zwischen Leiterstrukturen zu verhindern. Gemäß dem Verfahren wird eine erste dielektrische Schicht über einem darunterliegenden Bereich (d.h. einem Halbleitersubstrat oder einer Schicht, die auf dem Halbleitersubstrat ausgebildet ist), einschließlich darin ausgebildeter vertiefter Bereiche, abgeschieden. Die erste dielektrische Schicht wird dann geätzt, so daß ein Teil der ersten dielektrischen Schicht auf den jeweiligen Böden der vertieften Bereiche hinterlassen wird. Und eine zweite dielektrische Schicht wird über dem darunterliegenden Bereich, einschließlich der ersten dielektrischen Schicht, abgeschieden, um die vertieften Bereiche aufzufüllen.
  • Erste Ausführungsform
  • Eine erste Ausführungsform der Erfindung wird mit Bezug auf die zugehörigen Zeichnungen 2a bis 2d beschrieben, die Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen eines Prozesses zum Ausbilden einer dielektrischen Schicht sind.
  • Mit Bezug auf 2a wird eine Bauelementisolationsschicht 102 ausgebildet, um einen aktiven Bereich 101 und einen inaktiven Bereich auf einem Halbleitersubstrat 100 festzulegen. Die Bauelementisolationsschicht 102 wird beispielsweise durch ein LOCOS (Lokaloxidation von Silizium)-Verfahren oder ein Grabenisolationsverfahren ausgebildet. Bei dieser Ausführungsform wird das Grabenisolationsverfahren zum Ausbilden der Bauelementisolationsschicht 102 verwendet. Nachdem eine Gateisolationsschicht 104 auf dem aktiven Bereich 101 ausgebildet wurde, werden Gatestrukturen 110 auf der Gateisolationsschicht 104 ausgebildet. Als Ergebnis wird ein vertiefter Bereich zwischen zwei benachbarten Gatestrukturen ausgebildet.
  • Beispielsweise beträgt für Bauelemente von 0,18 Mikrometern eine obere Breite und eine untere Breite des vertieften Bereichs 0,08 Mikrometer bzw. 0,1 Mikrometer, und eine Höhe des vertieften Bereichs beträgt 0,4 Mikrometer.
  • Die Ausbildung der Gatestrukturen 110 umfaßt das Abscheiden einer leitenden Schicht für eine Gateelektrode auf der Gateisolationsschicht 104. Die leitende Schicht für die Gateelektrode wird mit einer Dicke von etwa 2000 Å abgeschieden. Bei dieser Ausführungsform wird die leitende Schicht für die Gateelektrode aus einer Mehrschichtstruktur hergestellt, wobei eine 1000 Å dicke Polysiliziumschicht 106a und eine 1500 Å dicke Silizidschicht 106b in dieser Reihenfolge über der Gateisolationsschicht 104 ausgebildet werden. Eine dielektrische Schicht für eine Gateätzmaske wird auf der leitenden Schicht für die Gateelektrode abgeschieden. Die dielektrische Schicht für die Gateätzmaske besitzt eine Ätzselektivität gegenüber den nachfolgenden dielektrischen Zwischenschichten 114, 116. Beispielsweise kann die dielektrische Schicht für die Gateätzmaske aus einem Material hergestellt werden, das aus einer Gruppe ausgewählt ist, welche aus Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid und einer Kombination davon besteht. Wenn die dielektrische Schicht mit einer Dicke im Bereich von etwa 1000 Å bis 3600 Å (vorzugsweise etwa 2600 Å) abgeschieden wird, kann sie aus einer Siliziumnitridschicht mit einer Dicke von 1000 Å bis 2000 Å (vorzugsweise etwa 1500 Å), einer Siliziumoxidschicht mit einer Dicke von 200 Å bis 800 Å (vorzugsweise etwa 500 Å), einer Siliziumoxidnitrid-Schicht mit einer Dicke von 400 Å bis 800 Å (vorzugsweise etwa 600 Å) ausgebildet werden. Die Siliziumoxidnitrid-Schicht dient als Antireflexionsschicht.
  • Die dielektrische Schicht für die Gateätzmaske und die leitende Schicht für die Gateelektrode werden unter Verwendung einer Gateausbildungsmaske nacheinander geätzt, um die Gateätzmaske 107 und die Gateelektrode 106 auszubilden. Dann werden Störionen mit niedriger Konzentration in den aktiven Bereich 101 auf beiden Seiten der Gateelektrode 106 implantiert, um ein Source/Drain-Gebiet mit niedriger Konzentration auszubilden.
  • Andererseits kann die Gateelektrode 106 durch Ätzen der dielektrischen Schicht, um eine strukturierte Schicht auszubilden, und anschließend Ätzen der leitenden Schicht unter Verwendung der strukturierten Schicht als Gateausbildungsmaske ausgebildet werden.
  • Als nächstes wird eine dielektrische Schicht für eine Gate-Abstandsschicht auf dem Substrat 100 abgeschieden. Die dielektrische Schicht für die Gate-Abstandsschicht wird aus Siliziumnitrid, Siliziumoxid und Siliziumoxidnitrid wie bei der Gateätzmaske 107 und mit einer Dicke im Bereich von etwa 300 Å bis 1500 Å hergestellt. Die dielektrische Schicht für die Gate-Abstandsschicht wird durch einen Rückätzprozeß geätzt, um Gate-Abstandsschichten 108 auf den Seitenwänden einer laminierten Schicht auszubilden, die die Gateelektrode 106 und die Gateätzmaske 107 einschließt.
  • Wie in 2A gezeigt, kann, wenn der Bedarf entsteht, ein Siliziumnitrid 112 mit einer Dicke im Bereich von 50 Å bis 200 Å über dem resultierenden Halbleitersubstrat abgeschieden werden. Das Siliziumnitrid 112 wird als Ätzstoppschicht verwendet, um zu verhindern, daß die Bauelementisolationsschicht 102 während der Ätzschritte zum Ausbilden eines Speicherelektroden-Kontaktlochs oder eines Bitleitungs-Kontaktlochs geätzt wird.
  • Eine erste dielektrische Zwischenschicht 114 wird über dem Siliziumnitrid 112 abgeschieden, um einen vertieften Bereich zwischen benachbarten Gatestrukturen 110 fast zu füllen. Die erste dielektrische Zwischenschicht 114 wird aus Siliziumoxid, wie z.B. BPSG, USG, PE-TEOS, HDP-Oxid oder einer Kombination davon, hergestellt. Die erste dielektrische Zwischenschicht 114 wird mit einer Dicke im Bereich von 300 Å bis 3000 Å, vorzugsweise 2000 Å, abgeschieden. Falls HDP-Oxid, das durch ein CVD-Verfahren ausgebildet wird, bei dieser Ausführungsform verwendet wird, wird ein Prozeß zum Abscheiden der ersten dielektrischen Zwischenschicht 114 unter Verwendung eines Inertgases, wie z.B. Argon (Ar) oder Helium (He), als Zerstäubungsgas durchgeführt.
  • Wenn die erste dielektrische Zwischenschicht 114 unter Verwendung von He-Gas als Zerstäubungsgas ausgebildet wird, wird sie beispielsweise unter der folgenden Bedingung abgeschieden: bei einer Niederfrequenzleistung (400 kHz) im Bereich von 2000 W bis 4000 W, einer Hochfrequenzleistung (13,56 MHz) im Bereich von 500 W bis 3000 W, unter Verwendung eines Prozeßgases, einschließlich Silan (SiH4)-Gas mit einer Durchflußrate im Bereich von 40 sccm bis 120 sccm und O2-Gas mit einer Durchflußrate im Bereich von 40 sccm bis 300 sccm. Vorzugsweise beträgt die Niederfrequenzleistung 3000 W und die Hochfrequenzleistung beträgt 1300 W, das SiH4-Gas besitzt eine Durchflußrate von 80 sccm und das O2-Gas besitzt eine Durchflußrate von 120 sccm. Wenn das He-Gas mit einer Durchflußrate im Bereich von 20 sccm bis 600 sccm als Zerstäubungsgas verwendet wird, kann die erste dielektrische Zwischenschicht 114 auch ein verbessertes Abscheidungsprofil aufweisen, wie durch eine Ziffer 115 in 2a gezeigt. Dies liegt daran, daß eine Wiederzerstäubungsmenge der ersten dielektrischen Zwischenschicht 114 aufgrund von Argon, dessen Atommasse 40 ist, gering ist.
  • Wie in 2b gezeigt, wird als nächstes die dielektrische Zwischenschicht 114 geätzt, so daß ein Teil der dielektrischen Zwischenschicht 114 auf einem Boden des vertieften Bereichs zwischen den Gatestrukturen 110 hinterlassen wird. Als Ätzprozeß ist Naßätzen bevorzugt. Dies liegt daran, daß ein Abstand zwischen den benachbarten vertieften Bereichen nicht nur in vertikaler Richtung, sondern auch in horizontaler Richtung weiter ausgedehnt werden kann. Der Naßätzprozeß wird unter Verwendung eines üblichen Oxid-Ätzmittels, wie z.B. 200:1 HF, LAL (Gemisch aus NH4F und HF) und BOE (gepuffertes Oxid-Ätzmittel), durchgeführt.
  • Alternativ kann ferner ein Trockenätzprozeß durchgeführt werden oder Naß- und Trockenätzprozesse können an Ort und Stelle durchgeführt werden. Der Trockenätzprozeß wird unter Verwendung eines Ätzgases auf der Basis von mindestens einem, das aus einer Gruppe ausgewählt ist, welche aus Ar, CF4, CHF3, He und CH2F2 und O2 besteht, durchgeführt.
  • 2b und 2c zeigen schematisch im einzelnen die Prozesse des Ätzens der ersten dielektrischen Zwischenschicht 114 unter Verwendung einer Kombination von Trocken- und Naßätzprozessen.
  • Mit Bezug auf 2b wird zuerst die dielektrische Zwischenschicht 114 geätzt, so daß ein Teil davon auf einem Boden des vertieften Bereichs zwischen den Gatestrukturen 110 hinterlassen wird. Das Ätzen der ersten dielektrischen Zwischenschicht 114 wird durch Trocken- oder Naßätzen durchgeführt. Alternativ kann das Ätzen der ersten dielektrischen Zwischenschicht 114 durch eine Kombination aus Trocken- und Naßätzprozessen durchgeführt werden.
  • Beispielsweise wird ein Teil der ersten dielektrischen Zwischenschicht 114 durch Trockenätzen entfernt. Ein Ätzausmaß der ersten dielektrischen Zwischenschicht 114 liegt im Bereich von 150 Å bis 500 Å, vorzugsweise 300 Å, in der Tiefe. Der Trockenätzprozeß wird unter der folgenden Bedingung ausgeführt. Das heißt, sowohl eine Niederfrequenzleistung (400 kHz) als auch eine Hochfrequenzleistung (13,56 MHz) weisen einen Bereich von 2000 W bis 4500 W auf. Als Ätzgas wird mindestens eines, das aus einer Gruppe ausgewählt ist, welche aus Heliumgas, O2-Gas und einem Gasgemisch davon besteht, vorzugsweise das Gasgemisch davon, verwendet. Wenn das Heliumgas verwendet wird, besitzt es eine Durchflußrate von 390 sccm. Wenn das O2-Gas verwendet wird, besitzt es eine Durchflußrate von 30 sccm.
  • Wie in 2b gezeigt, wird ein Profil der ersten dielektrischen Zwischenschicht 114 nach dem Trockenätzprozeß weiter verbessert. Daher kann die Abscheidung einer zweiten dielektrischen Zwischenschicht 116 ohne einen vorangehenden Naßätzprozeß unmittelbar durchgeführt werden.
  • Um eine Toleranz für eine hohlraumfreie dielektrische Zwischenschicht zu erhöhen, ist es jedoch erwünscht, daß ein Naßätzprozeß unmittelbar nach dem Trockenätzprozeß durchgeführt wird. Der unmittelbar nach dem Trockenätzprozeß durchzuführende Naßätzprozeß wird unter der folgenden Bedingung durchgeführt. Im einzelnen wird die erste dielektrische Zwischenschicht 114 um eine Tiefe im Bereich von 100 Å bis 400 Å, vorzugsweise 200 Å, geätzt. Der Naßätzprozeß wird dann unter Verwendung eines üblichen Oxid-Ätzmittels, wie z.B. 200:1 HF, LAL oder BOE, durchgeführt. Wie in 2C gezeigt, wird als Ergebnis dieses Naßätzprozesses eine obere Oberfläche des Substrats 100 geglättet.
  • Wie in 2d gezeigt, wird anschließend eine zweite dielektrische Zwischenschicht 116 über dem Substrat 100, einschließlich der ersten dielektrischen Zwischenschicht 114, abgeschieden, um den vertieften Bereich aufzufüllen. Als Ergebnis wird eine hohlraumfreie dielektrische Zwischenschicht 118, eine Kombination aus der ersten und der zweiten dielektrischen Zwischenschicht 114 und 116, ausgebildet, wie in 2d gezeigt. Die zweite dielektrische Zwischenschicht 116 besteht aus demselben Material wie jenem der ersten dielektrischen Zwischenschicht 114, wie z.B. einem HDP-Oxid. Alternativ besteht die zweite dielektrische Zwischenschicht 116 aus einem anderen Material als jenem der ersten dielektrischen Zwischenschicht 114, wie z.B. USG oder PE-TEOS.
  • Die zweite dielektrische Zwischenschicht 116 wird mit einer Dicke im Bereich von 300 Å bis 3000 Å, vorzugsweise 2800 Å, abgeschieden. Die Abscheidung der zweiten dielektrischen Zwischenschicht 116 wird unter der folgenden Bedingung ausgeführt. Das heißt, eine Niederfrequenzleistung besitzt einen Bereich von 2000 W bis 4000 W und eine Hochfrequenzleistung besitzt einen Bereich von 500 W bis 4000 W. Als Prozeßgase besitzt Silan (SiH4)-Gas eine Durchflußrate im Bereich von 40 sccm bis 120 sccm und O2-Gas besitzt eine Durchflußrate im Bereich von 40 sccm bis 300 sccm. Als Zerstäubungsgas wird ebenfalls Heliumgas verwendet. Vorzugsweise beträgt die Niederfrequenzleistung 3000 W und die Hochfrequenzleistung beträgt 2000 W, eine Durchflußrate von Silan beträgt 120 sccm und eine Durchflußrate von Helium beträgt 390 sccm.
  • Gemäß der ersten Ausführungsform der Erfindung kann ein Seitenverhältnis des vertieften Bereichs verringert werden, da ein Teil der ersten dielektrischen Zwischenschicht 114 im vertieften Bereich hinterlassen wird. Daher wird während der Abscheidung der zweiten dielektrischen Zwischenschicht 116 kein Hohlraum erzeugt.
  • Anschließend wird die obere Oberfläche der zweiten dielektrischen Zwischenschicht 116 unter Verwendung von einem Rückätzprozeß oder von CMP planarisiert.
  • Zweite Ausführungsform
  • 3 ist eine Querschnittsansicht zur Erläuterung eines Verfahrens zum Ausbilden einer dielektrischen Schicht gemäß einer zweiten Ausführungsform der Erfindung.
  • Mit Bezug auf 3 werden nacheinander ein Kontaktstellenoxid 202, ein Kontaktstellennitrid 204a und ein HTO-Oxid 204b auf einem Halbleitersubstrat 200 abgeschieden und dann unter Verwendung einer auf diesem Fachgebiet gut bekannten Photolithographie strukturiert. Als Ergebnis wird eine Grabenätzmaske 204 ausgebildet, die das Kontaktstellennitrid 204a und das Hochtemperaturoxid (kurz: HTO-Oxid) 204b umfasst. Das Substrat 200 wird unter Verwendung der Grabenätzmaske 204 geätzt, um einen Graben 206 darin auszubilden, und dann wird eine thermische Oxidation durchgeführt, um eine Oxidschicht auf beiden Seitenwänden und dem Boden des Grabens 206 auszubilden.
  • Eine erste Grabenisolationsschicht 208 wird über dem Substrat 200, einschließlich des Grabens 206, abgeschieden. Die erste Grabenisolationsschicht 208 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus USG und HDP-Oxid besteht.
  • Als nächstes wird die erste Grabenisolationsschicht 208 geätzt, so daß ein Teil davon auf dem Boden des Grabens 206 hinterlassen wird. Somit kann ein Hohlraum entfernt werden, der während und nach der Abscheidung der ersten Grabenisolationsschicht 208 gebildet werden kann. Das Ätzen der ersten Grabenisolationsschicht 208 wird durch Trockenätzen, Naßätzen oder eine Kombination aus Trocken- und Naßätzprozessen durchgeführt.
  • Eine zweite Grabenisolationsschicht 210 wird abgeschieden, um den Graben 206 aufzufüllen. Die zweite Grabenisolationsschicht 210 besteht aus demselben Material wie jenem der ersten Grabenisolationsschicht 208. Alternativ kann die zweite Grabenisolationsschicht 210 aus einem anderen Material als jenem der ersten Grabenisolationsschicht 208 bestehen, wie z.B. PE-TEOS. Als Ergebnis der Abscheidung der zweiten Grabenisolationsschicht 210 wird eine hohlraumfreie Grabenisolationsschicht 212 fertiggestellt.
  • Die Prozesse der Abscheidung der ersten und der zweiten Grabenisolationsschicht 208 und 210 werden unter Verwendung eines Zerstäubungsgases, wie z.B. Argongas oder Heliumgas, durchgeführt.
  • Die Erfindung ist nicht als auf die hierin beschriebenen speziellen Beispiele begrenzt aufzufassen, da diese vielmehr als erläuternd anstatt als einschränkend zu betrachten sind. Die Erfindung soll alle Prozesse und Strukturen einschließen, die nicht vom Gedanken und Schutzbereich der Erfindung abweichen. Beispielsweise ist die Erfindung auf alle Prozesse zum Auffüllen eines vertieften Bereichs oder eines engen Raums oder eines vertieften Teils mit einer Materialschicht, wie z.B. einer leitenden Schicht und auch einer dielektrischen Schicht, anwendbar.

Claims (10)

  1. Verfahren zum Ausbilden einer dielektrischen Schicht, umfassend die folgenden Schritte: Ausbilden zumindest eines vertieften Bereichs auf einem Halbleitersubstrat (100, 200); Abscheiden einer ersten dielektrischen Schicht (114, 208) über dem Substrat (100, 200), einschließlich des zumindest einen vertieften Bereichs; Rück-Ätzen der ersten dielektrischen Schicht (114, 208), so dass ein Teil der ersten dielektrischen Schicht auf den jeweiligen Böden des zumindest einen vertieften Bereichs hinterlassen wird, wobei das Rück-Ätzen eine Kombination aus Trockenätzprozess und Nassätzprozess umfasst; und Abscheiden einer zweiten dielektrischen Schicht (116, 210) über dem Substrat (100, 200), einschließlich der ersten dielektrischen Schicht (114, 208), um den zumindest einen vertieften Bereich aufzufüllen.
  2. Verfahren nach Anspruch 1, wobei die zweite dielektrische Schicht (116) aus demselben Material wie oder einem anderen Material als jenem der ersten dielektrischen Schicht (114) hergestellt wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste und die zweite dielektrische Schicht (114, 116) aus einem durch CVD ausgebildeten HDP-Oxid hergestellt wird.
  4. Verfahren nach Anspruch 3, wobei die Schritte der Abscheidung der ersten und der zweiten dielektrischen Schicht (114, 116) unter Verwendung eines Zerstäubungsgases durchgeführt werden, das aus einer Inertgasgruppe ausgewählt ist, welche aus Argon (Ar)-Gas und Helium (He)-Gas besteht.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der Trockenätzprozess unter Verwendung von Argon (Ar)- oder Helium (He)-Gas als Zerstäubungsgas und unter Verwendung von Sauerstoffgas als Prozessgas durchgeführt wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei der Schritt des Rück-Ätzens der ersten dielektrischen Schicht (114) unter Verwendung von Nassätzen nach einem Trockenätzen durchgeführt wird.
  7. Verfahren zum Ausbilden einer dielektrischen Schicht, die eine Vielzahl von auf einem darunterliegenden Bereich ausgebildeten Leiterstrukturen enthält, wobei die Leiterstrukturen jeweils mit einer Isolationsschicht (112) bedeckt sind, wobei ein vertiefter Bereich zwischen den Leiterstrukturen liegt und darauf eine dielektrische Schicht nach einem der Ansprüche 1 bis 6 ausgebildet wird; und wobei die erste und die zweite dielektrische Zwischenschicht (114, 116) aus einem Material mit einer Ätzselektivität bezüglich der Isolationsschicht (112) hergestellt wird und wobei die Isolationsschicht (112) als Ätzstoppschicht dient.
  8. Verfahren nach Anspruch 7, wobei die erste und die zweite dielektrische Zwischenschicht (114, 116) aus Siliziumoxid hergestellt werden und die auf den jeweiligen Leiterstrukturen ausgebildete Isolationsschicht (112) aus Siliziumnitrid hergestellt wird.
  9. Verfahren nach einem der Ansprüche 1 bis 6, wobei der vertiefte Bereich ein im Halbleitersubstrat ausgebildeter Graben (206) ist.
  10. Verfahren nach Anspruch 9, welches, vor dem Abscheiden der ersten dielektrischen Schicht (208), ferner den Schritt der Durchführung einer thermischen Oxidation des Grabens (206), um eine Oxidschicht auf beiden Seitenwänden und dem Boden des Grabens (206) auszubilden, umfasst.
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