DE10201178A1 - Verfahren zur Maskierung einer Ausnehmung einer Struktur mit einem großen Aspektverhältnis - Google Patents
Verfahren zur Maskierung einer Ausnehmung einer Struktur mit einem großen AspektverhältnisInfo
- Publication number
- DE10201178A1 DE10201178A1 DE10201178A DE10201178A DE10201178A1 DE 10201178 A1 DE10201178 A1 DE 10201178A1 DE 10201178 A DE10201178 A DE 10201178A DE 10201178 A DE10201178 A DE 10201178A DE 10201178 A1 DE10201178 A1 DE 10201178A1
- Authority
- DE
- Germany
- Prior art keywords
- recesses
- layer
- filler layer
- hollow space
- etching process
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
Es wird ein Verfahren zur selektiven Maskierung beschrieben. Dabei wird ein Füllmaterial auf eine Struktur aufgebracht, die in Abhängigkeit von dem Aspektverhältnis der Struktur Hohlräume bei einem großen Asbestverhältnis ausbildet. Anschließend wird die Füllschicht bis auf die Hohlräume abgetragen und über einen Ätzvorgang Füllmaterial aus den Ausnehmungen, in denen die Hohlräume ausgebildet sind, vollständig entfernt. Auf diese Weise werden Bereiche selektiv freigelegt.
Description
- Die Erfindung betrifft ein Verfahren zur Maskierung einer Ausnehmung einer Struktur, insbesondere einer Halbleiterstruktur, mit einem großen Aspektverhältnis.
- Eine Maskierung von Ausnehmungen ist, insbesondere in der Halbleitertechnik, ein wesentlicher Prozess, mit dem Bereiche ausgewählt werden und unabhängig von nicht ausgewählten Bereichen weiter bearbeitet werden. Üblicherweise werden zur Auswahl von Bereichen Fotolacke eingesetzt, die auf einen Halbleiterwafer aufgebracht werden, anschließend über eine strukturierte Belichtung in ausgewählten Bereichen chemisch verändert werden, so dass die Fotolackschicht in den ausgewählten Bereichen gegenüber den nicht ausgewählten Bereichen abgetragen werden kann. Damit wird die Oberfläche des Halbleiterwafers in den ausgewählten Bereichen für weitere Verfahren, wie z. B. das Aufbringen einer Schicht oder eine Ionisation des ausgewählten Bereiches freigelegt.
- Das bekannte Verfahren weist jedoch den Nachteil auf, dass für die Belichtung des Fotolackes in den ausgewählten Bereichen eine Justierung einer Belichtungsmaske erforderlich ist. Dies ist insbesondere bei kleinen Dimensionen, wie z. B. bei der Herstellung eines dynamischen Halbleiterspeichers relativ aufwendig.
- Die Aufgabe der Erfindung besteht darin, ein Verfahren zur Maskierung einer Ausnehmung einer Struktur mit einem großen Aspektverhältnis bereitzustellen, das selbstjustierend ist.
- Die Aufgabe der Erfindung wird durch die Merkmale des Anspruchs 1 gelöst.
- Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.
- Ein wesentlicher Vorteil der Erfindung besteht darin, dass eine aufgrund des großen Aspektverhältnisses auftretende Hohlraumbildung zur selektiven Auswahl der Ausnehmung mit dem großen Aspektverhältnis verwendet wird. Somit wird direkt die geometrische Form der Struktur ausgenutzt, so dass eine spezielle Justierung einer Maske nicht erforderlich ist. Damit ist das erfindungsgemäße Verfahren einfach durchzuführen.
- Vorzugsweise wird als Ätzverfahren ein isotropes Ätzverfahren eingesetzt.
- Eine weitere Verbesserung des Verfahrens wird dadurch erreicht, dass auf die Oberfläche der Struktur eine Opferschicht aufgebracht wird. Durch die Opferschicht wird das Aspektverhältnis der Struktur zusätzlich erhöht. Damit können auch Strukturen maskiert werden, deren natürliches Aspektverhältnis eine Auswahl nicht ermöglicht. Somit wird der Anwendungsbereich des erfindungsgemäßen Verfahrens erweitert.
- Vorzugsweise wird eine Füllschicht bis zu einem festgelegten Abstand von der Oberfläche der Struktur abgetragen. Auf diese Weise wird sichergestellt, dass Bereiche, die außerhalb des ausgewählten Bereiches liegen, durch einen folgenden Abätzvorgang nicht beeinträchtigt werden. Damit wird die Füllschicht in den nicht ausgewählten Bereichen nicht unter die Höhe der Strukturen abgeätzt.
- Versuche haben gezeigt, dass der festgelegt Abstand vorzugsweise größer als die zweifache maximale Dicke des Füllmateriales ist, die zwischen einem Hohlraum und einer angrenzenden Struktur ausgebildet ist. Auf diese Weise ist sichergestellt, dass bei dem folgenden Abätzvorgang das Füllmaterial vollständig in der ausgewählten Ausnehmung entfernt wird und zudem keine Beeinträchtigung des Füllmaterials in nicht ausgewählten Bereichen erfolgt.
- Die Erfindung kann bei einer Vielzahl von Strukturen eingesetzt werden. Ein bevorzugter Anwendungsbereich ist jedoch der Einsatz bei Halbleiterstrukturen, insbesondere bei Strukturen, die aus einem Siliziummaterial herausgebildet sind.
- Vorzugsweise wird als Füllmaterial eine Siliziumoxidschicht aufgebracht, die mit einem TEOS-Prozess abgeschieden wird. Die Verwendung des TEOS-Prozesses ermöglicht eine sichere Bildung von Hohlräumen zwischen Strukturen, die ein festgelegtes Aspektverhältnis überschreiten.
- Vorzugsweise wird als Opferschicht Siliziumoxid abgeschieden. Die Verwendung von Siliziumoxid bietet den Vorteil, dass Siliziumoxid einfach abzuscheiden ist und nach dem Abscheiden zuverlässig selektiv entfernt werden kann.
- Die Erfindung wird im folgenden anhand der Figuren näher erläutert. Es zeigen:
- Fig. 1 eine schematischen Darstellung von Strukturen mit einem großen und einem kleinen Aspektverhältnis,
- Fig. 2 eine aufgefüllte Struktur mit Hohlräumen,
- Fig. 3 eine Anordnung zum Abscheiden eine Füllschicht,
- Fig. 4 eine Struktur mit Hohlraum und einer teilweise abgetragenen Füllschicht,
- Fig. 5 eine Maske für ausgewählte Bereiche und
- Fig. 6 eine Struktur mit einer Opferschicht.
- Die Erfindung wird im folgenden anhand des Beispiels einer Struktur in Form eines Siliziummaterials erläutert. Das erfindungsgemäße Verfahren ist jedoch bei jeder Art von Struktur anwendbar, die die Abscheidung der verwendeten Materialien und die Anwendung der verwendeten Prozesse erlaubt. Insbesondere kann das erfindungsgemäße Verfahren bei Halbleitermaterialien, wie z. B. bei Galliumarsenid, eingesetzt werden.
- Fig. 1 zeigt schematisch einen Teilausschnitt einer Struktur, die beispielweise aus einem Siliziumwafer 3 herausgearbeitet wurde. Die Struktur weist einen ersten Bereich mit Stegen 4 und ersten Ausnehmungen 1 auf, die ein großes Aspektverhältnis aufweisen. Weiterhin weist die Struktur einen zweiten Bereich mit Stegen 4 und einer zweiten Ausnehmung 2 auf, die ein kleines Aspektverhältnis aufweisen. Das Aspektverhältnis wird durch die Weite W bezogen auf die Tiefe T der Ausnehmung festgelegt. In dem dargestellten Ausführungsbeispiel weist die Struktur vier gleich hohe Stege 4 auf, wobei jedoch der Abstand zwischen einem ersten und einem zweiten Steg 4a, 4b und zwischen dem zweiten und einem dritten Steg 4b, 4c gleich groß und kleiner ausgebildet ist als zwischen dem dritten Steg 4c und einem vierten Steg 4d.
- Anstelle der dargestellten Form der Struktur können auch unterschiedlich hohe Stege und/oder unterschiedlich breite Stege verwendet werden. Wesentlich ist dabei, dass erste Ausnehmungen 1 mit einem großen Aspektverhältnis und zweite Ausnehmungen 2 mit einem kleine Aspektverhältnis ausgebildet sind. Die Stege 4 sind aus einem Siliziumwafer 3 beispielsweise über ein Ätzverfahren herausgebildet. Weiterhin ist es auch möglich, dass sowohl die Stege 4 als auch eine Platte, aus der die Stege 4 herausragen, aus verschiedenen Materialien gebildet sind. Beispielsweise können die Stege 4 auch aus einem anderen Material auf einem Siliziumwafer ausgebildet sein. Beispielsweise können die Stege 4 aus Siliziumoxid oder Siliziumnitrid, aber auch aus einer metallischen Legierung hergestellt sein.
- Fig. 2 zeigt den Siliziumwafer 3 nach dem Abscheiden einer Füllschicht 5, die in dem dargestellten Ausführungsbeispiel durch ein Siliziumoxid dargestellt wird, das in einem TEOS- Prozess abgeschieden wurde.
- Anstelle des Siliziumoxids kann jede andere Art von Material abgeschieden werden, das eine Hohlraumbildung bei Überschreiten eines bestimmten Aspektverhältnisses bewirkt und in einem folgenden Prozess wieder entfernt werden kann. Das Abscheideverfahren wird in der Weise festgelegt, dass sich in den ersten Ausnehmungen 1, die ein großes Aspektverhältnis aufweisen, Hohlräume 6 ausbilden. In dem dargestellten Ausführungsbeispiel ist in jeder ersten Ausnehmung 1 ein Hohlraum 6 ausgebildet. Das Abscheideverfahren kann jedoch auch in der Weise angewendet werden, dass sich mehrere Hohlräume 6 in einer ersten Ausnehmung 1 ausbilden. Wichtig ist dabei, dass sich in der zweiten Ausnehmung 2, die ein kleineres Aspektverhältnis aufweist, kein Hohlraum ausbildet. Die Bildung von Hohlräumen 6 hängt von dem Aspektverhältnis der aufgefüllten Struktur ab. Das verwendete Füllmaterial und das verwendete Abscheideverfahren sind in der Weise auf die vorliegenden Aspektverhältnisse der Struktur anzupassen, dass in gewünschten Ausnehmungen 1 Hohlräume 6 erzeugt werden.
- Das verwendete TEOS-Verfahren bietet den Vorteil, dass die Kantenstruktur der vorliegenden Struktur, auf die das TEOS- Material abgeschieden wird, ebenfalls die Kantenstruktur bis zu einem gewissen Grad nachbildet. Auf diese Weise werden bei Strukturen mit einem großen Aspektverhältnis, das über einem festgelegten Wert liegt, Hohlräume 6 ausgebildet. Der festgelegte Wert hängt von dem verwendeten Abscheideverfahren ab.
- Fig. 3 zeigt eine schematische Darstellung einer Vorrichtung zur Abscheidung einer Schicht in einem TEOS-Verfahren. Bei der Abscheidung dient eine organische Flüssigkeit als Siliziumquelle. Das aus dem Dampf der Flüssigkeit entstehende Oxid weist neben der konformen Stufenbedeckung eine hohe elektrische Stabilität auf. Bei der Abscheidung wird Siliziumoxid nach folgender Formel abgeschieden:
SiO4 C8 H20 → 725°C → SiO2 + . . .
- Weitere Flüssigquellen für eine Siliziumoxidabscheidung sind Diethylsilan, Ditertiarbuthylsilan und Tetramethylcylotetrasiloxan. Diese Flüssigquellen ermöglichen eine Reduktion der Depositionstemperatur auf 380 bis 650°C. In Fig. 3 ist schematisch ein Quarzrohr dargestellt, in dem eine Vielzahl von Siliziumwafer 3 angeordnet sind. Das Quarzrohr ist über eine Leitung mit einem Gasraum verbunden, der über eine Flüssiggasquelle 7 ausgebildet ist. Die Flüssiggasquelle 7 wird von einer Heizquelle 8 auf einer festgelegten Temperatur gehalten. Weiterhin wird sowohl das Flüssiggas als auch das Quarzrohr mit Stickoxid versorgt. Zudem ist das Quarzrohr über ein Vakuumventil 9 an ein Vakuumpumpsystem 10 angeschlossen. Das Vakuumpumpsystem sorgt für einen festgelegten Druck im Quarzrohr. Das Quarzrohr ist von einem Dreizonenofen 11 umgeben, der zudem für eine festgelegte Temperatur im Quarzrohr sorgt. Die Abscheidung von TEOS-Silizium ist ein bekanntes Verfahren, so dass hier auf Einzelheiten nicht eingegangen wird. Das TEOS-Verfahren ist beispielsweise in "Siliziumhalbleitertechnologie" Hilleringmann, Teubner, 1999, ISBN 3-519-10149-1 im Kapitel 7.1.2.2 "Low Pressure CVD-Verfahren" beschrieben. Ein wesentliches Merkmal des verwendeten Abscheideverfahrens besteht darin, dass sich die Hohlräume 6 bis zu einem Bereich erstrecken, der über der Oberkante der Stege 4 liegt.
- In einem weiteren Verfahrensschritt ist die Füllschicht 5 planar bis in den Bereich der Hohlräume 6 abzutragen. Vorzugsweise wird die Füllschicht 5 so weit abgetragen, bis die Hohlräume 6 geöffnet sind. Je nach Anwendungsform kann es jedoch vorteilhaft sein, eine gewisse Restdicke über den Hohlräumen 6 bestehen zu lassen.
- Die Füllschicht 5 wird bei dem planaren Abtrageprozess beispielsweise durch ein chemisches, mechanisches Polierverfahren abgetragen. Vorzugsweise wird die Füllschicht 5 bis zu einem Abstand α in Bezug auf die Oberkante der Stege 4 abgetragen. Vorzugsweise wird der Abstand α in der Weise gewählt, dass α größer oder gleich dem doppelten, maximalen Abstand β zwischen einer Hohlraumgrenze und der umgebenden Struktur ausgebildet ist. In Fig. 3 ist der Abstand β zwischen einer Oberfläche eines Hohlraums 6 und einem Eckbereich zwischen einem Steg 4 und der Platte des Siliziumwafers 3 eingezeichnet. Durch die Wahl des festgelegten Abstandes ist sichergestellt, dass bei einem folgenden Ätzprozess aus den ersten Ausnehmungen 1 das Füllmaterial 5 vollständig entfernt wird, ohne dass die Stege 4, die die zweite Ausnehmung 2 begrenzen, seitlich unterätzt werden.
- Anschließend wird in einem folgenden Verfahrensschritt die Füllschicht 5 durch ein Ätzverfahren, vorzugsweise ein anisotropes Ätzverfahren abgeätzt. Dabei greift die verwendete Ätzlösung, wie z. B. Alkalilaugen oder Trockenätzverfahren wie Plasmaätzen, im Bereich der Hohlräume 6 an und ätzt aus den ersten Ausnehmungen 1 die Füllschicht 5 heraus. Gleichzeitig greift die Ätzlösung auch an der Oberseite der Füllschicht 5 im Bereich der zweiten Ausnehmung 2 an. Aufgrund des gewählten Abstandes wird jedoch nur die Oberfläche der Füllschicht 5 abgeätzt. Der Abstand a wurde in der Weise gewählt, dass eine Unterätzung der Stege im Bereich der zweiten Ausnehmungen 2 nicht erfolgt. Der Ätzvorgang wird gestoppt, wenn die Füllschicht 5 aus der ersten Ausnehmung 1 entfernt ist.
- Nach dem Entfernen der Füllschicht 5 aus den ersten Ausnehmungen 1 wird eine Anordnung erhalten, die in Fig. 5 dargestellt ist.
- Aufgrund des erfindungsgemäßen Verfahrens wurden die Flächen, die in den ersten Ausnehmungen 1 angeordnet sind, freigelegt. Flächen anderer Ausnehmungen, wie z. B. der zweiten Ausnehmung 2, sind weiterhin durch die Füllschicht 5 bedeckt. Damit bildet die Füllschicht 5 eine Abdeckmaske für nicht ausgewählte Bereiche des Halbleiterwafers 3.
- Die freigelegten Bereiche, in diesem Fall die ersten Ausnehmungen 1, können im folgenden Verfahren, beispielsweise für eine Implantation, für eine weitere Abätzung, ein selektives Wachstum eines Materials, wie z. B. Silizium, Siliziumoxid oder Siliziumnitrid verwendet werden.
- Aufgrund des erfindungsgemäßen Verfahrens ist es nicht erforderlich, einen Justiervorgang für eine Ätzmaske zu verwenden. Die Justierung der Maske erfolgt aufgrund der Ausnutzung der Geometrie der Struktur und einer Hohlraumbildung bei dem verwendeten Abscheideverfahren, ohne dass eine Justierung erforderlich ist.
- Fig. 6 zeigt eine Weiterentwicklung des erfindungsgemäßen Verfahrens, bei dem auf den Stegen 4 eine Opferschicht 12 in einer festgelegten Dicke γ aufgebracht wird. Die Opferschicht 12 kann beispielsweise in Form von Siliziumoxid oder Siliziumnitrid ausgebildet sein. Erst nach dem Aufbringen der Opferschicht 12 wird die Struktur mit der Füllschicht 5 aufgefüllt. Die Opferschicht 12 bietet den Vorteil, dass die Höhe der Stege 4 vergrößert wird und damit das Aspektverhältnis größer wird. Somit kann das Aspektverhältnis in der Weise eingestellt werden, dass die Hohlraumbildung für Hohlräume 6 in der gewünschten Art und Weise in den ersten Ausnehmungen 1 erfolgt. Die weiteren Verfahren wie das Abtragen der Füllschicht 5 und das Entfernen der Füllschicht 5 wird entsprechend dem vorher beschriebenen Verfahren eingesetzt.
- Fig. 6 zeigt die Struktur mit Opferschicht 12, bei der bereits die Füllschicht 5 wieder bis zu den Hohlräumen 6 abgetragen wurde. Durch die Ausbildung der Opferschicht 12 kann vorzugsweise eine Abtragung der Füllschicht 5 bis auf die Oberseite der Opferschicht 12 vorgenommen werden. Damit ist eine einfache Führung des Abtrageprozesses möglich, da die Tiefe der Abtragung der Füllschicht 5 durch die Höhe der Opferschicht 12 festgelegt ist. Auch in dieser Anwendungsform ist ein Abstand zwischen der Oberkante der Opferschicht 12und einer Oberkante der abgetragenen Opferschicht 12, wie in Fig. 6 dargestellt ist, vorteilhaft. Der Abstand α ist in der Weise zu wählen: α ≥ 2β - γ, wobei mit β der maximale Abstand zwischen einer Hohlraumgrenze eines Hohlraumes 6 und der Struktur des Siliziumwafers 3 bzw. eines Steges 4 und mit γ die Höhe der Opferschicht 12 bezeichnet sind. Am Ende des Prozesses wird die Opferschicht 12 wieder über beispielsweise ein selektives Ätzverfahren entfernt. Bezugszeichenliste 1 1. Ausnehmung
2 2. Ausnehmung
3 Siliziumwafer
4 Steg
5 Füllschicht
6 Hohlräume
7 Flüssiggasquelle
8 Heizquelle
9 Ventil
10 Vakuumpumpsystem
11 Dreizonenofen
12 Opferschicht
Claims (8)
1. Verfahren zur Maskierung von ersten Ausnehmungen (1) einer
Struktur (4) mit einem großen Aspektverhältnis aus einer
Menge von Ausnehmungen (1, 2) mit unterschiedlichen
Aspektverhältnissen, insbesondere einer Halbleiterstruktur, mit
folgenden Schritten:
- auf die Struktur (1, 2, 4) wird eine Füllschicht (5)
aufgebracht,
wobei die Füllschicht (5) in der Weise aufgebracht wird, daß sich in ersten Ausnehmungen (1) mit einem großen Aspektverhältnis ein Hohlraum (6) ausbildet,
wobei die Füllschicht (5) in der Weise aufgebracht wird, daß sich in ersten Ausnehmungen (1) mit einem großen Aspektverhältnis ein Hohlraum (6) ausbildet,
- die Füllschicht (5) wird bis in den Bereich des Hohlraums
(6) abgetragen,
- in einem Ätzvorgang wird die Füllschicht (5) abgetragen,
wobei der Ätzvorgang auch in dem Hohlraum (6) angreift und aufgrund des Hohlraums (6) die Füllschicht (5) schneller aus der ersten Ausnehmung (1) als aus Ausnehmungen (2) ohne Hohlraum (6) entfernt wird, wobei nach dem Entfernen der Füllschicht (5) aus der ersten Ausnehmung (1) der Ätzvorgang gestoppt wird.
wobei der Ätzvorgang auch in dem Hohlraum (6) angreift und aufgrund des Hohlraums (6) die Füllschicht (5) schneller aus der ersten Ausnehmung (1) als aus Ausnehmungen (2) ohne Hohlraum (6) entfernt wird, wobei nach dem Entfernen der Füllschicht (5) aus der ersten Ausnehmung (1) der Ätzvorgang gestoppt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als
Ätzverfahren ein isotropes Ätzverfahren verwendet wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch
gekennzeichnet, dass die Struktur (1, 2, 4) Stege (4) aufweist,
dass auf die Oberfläche der Stege (4) eine Opferschicht (12)
vor dem Aufbringen der Füllschicht (5) aufgebracht wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß die Struktur (1, 2, 4) Stege (4) aufweist,
dass die Füllschicht (5) bis zu einem festgelegten Abstand
über der Oberfläche der Stege (4) abgetragen wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der
festgelegte Abstand größer als die zweifache maximale Dicke
(β) des Füllmaterials (5) zwischen einem Hohlraum (6) und der
Struktur (4, 3) gewählt ist.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch
gekennzeichnet, daß die Struktur (1, 2, 4) aus einem
Siliziumwafer (3) herausgebildet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch
gekennzeichnet, daß als Füllschicht (5) Siliziumoxid mit einem
TEOS-Prozess abgeschieden wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch
gekennzeichnet, daß als Opferschicht (12) Siliziumoxid
abgeschieden wird.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10201178A DE10201178A1 (de) | 2002-01-15 | 2002-01-15 | Verfahren zur Maskierung einer Ausnehmung einer Struktur mit einem großen Aspektverhältnis |
TW091137127A TW200305969A (en) | 2002-01-15 | 2002-12-24 | Method for masking a recess in a structure having a high aspect ratio |
PCT/EP2003/000087 WO2003060966A1 (de) | 2002-01-15 | 2003-01-08 | Verfahren zur maskierung einer ausnehmung einer struktur mit einem grossen aspektverhältnis |
EP03701495A EP1466351A1 (de) | 2002-01-15 | 2003-01-08 | Verfahren zur maskierung einer ausnehmung einer struktur mit einem grossen aspektverhältnis |
KR1020047010873A KR100620978B1 (ko) | 2002-01-15 | 2003-01-08 | 종횡비가 큰 구조체 내의 리세스를 마스킹하는 방법 |
US10/501,464 US7261829B2 (en) | 2002-01-15 | 2003-01-08 | Method for masking a recess in a structure having a high aspect ratio |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10201178A DE10201178A1 (de) | 2002-01-15 | 2002-01-15 | Verfahren zur Maskierung einer Ausnehmung einer Struktur mit einem großen Aspektverhältnis |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10201178A1 true DE10201178A1 (de) | 2003-06-26 |
Family
ID=7712117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10201178A Withdrawn DE10201178A1 (de) | 2002-01-15 | 2002-01-15 | Verfahren zur Maskierung einer Ausnehmung einer Struktur mit einem großen Aspektverhältnis |
Country Status (6)
Country | Link |
---|---|
US (1) | US7261829B2 (de) |
EP (1) | EP1466351A1 (de) |
KR (1) | KR100620978B1 (de) |
DE (1) | DE10201178A1 (de) |
TW (1) | TW200305969A (de) |
WO (1) | WO2003060966A1 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7615479B1 (en) * | 2004-11-08 | 2009-11-10 | Alien Technology Corporation | Assembly comprising functional block deposited therein |
DE102005046570B4 (de) * | 2005-10-01 | 2010-01-21 | Schott Ag | Unterseitig beschichtete Glaskeramikplatte |
KR20180001343U (ko) | 2016-10-28 | 2018-05-09 | 대우조선해양 주식회사 | 소음저감 구조를 갖는 데크 하우스 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5001079A (en) * | 1988-06-29 | 1991-03-19 | Laarhoven Josephus M F G Van | Method of manufacturing a semiconductor device by forming insulating side walls with voids below overhangs |
US5728631A (en) * | 1995-09-29 | 1998-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a low capacitance dielectric layer |
US5741740A (en) * | 1997-06-12 | 1998-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation (STI) method employing gap filling silicon oxide dielectric layer |
US5837618A (en) * | 1995-06-07 | 1998-11-17 | Advanced Micro Devices, Inc. | Uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines |
US6022802A (en) * | 1999-03-18 | 2000-02-08 | Taiwan Semiconductor Manufacturing Company | Low dielectric constant intermetal dielectric (IMD) by formation of air gap between metal lines |
US6204200B1 (en) * | 1997-05-05 | 2001-03-20 | Texas Instruments Incorporated | Process scheme to form controlled airgaps between interconnect lines to reduce capacitance |
DE19959966A1 (de) * | 1999-12-13 | 2001-06-28 | Mosel Vitelic Inc | Verfahren zur Bildung von dielektrischen Schichten |
US20010046777A1 (en) * | 1998-07-31 | 2001-11-29 | Ju-Wan Kim | Method for forming a dielectric layer |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63281441A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体装置及びその製造方法 |
KR100249025B1 (ko) * | 1998-03-06 | 2000-03-15 | 김영환 | 반도체장치의 소자분리방법 |
KR20010058498A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
-
2002
- 2002-01-15 DE DE10201178A patent/DE10201178A1/de not_active Withdrawn
- 2002-12-24 TW TW091137127A patent/TW200305969A/zh unknown
-
2003
- 2003-01-08 US US10/501,464 patent/US7261829B2/en not_active Expired - Fee Related
- 2003-01-08 KR KR1020047010873A patent/KR100620978B1/ko not_active IP Right Cessation
- 2003-01-08 EP EP03701495A patent/EP1466351A1/de not_active Withdrawn
- 2003-01-08 WO PCT/EP2003/000087 patent/WO2003060966A1/de not_active Application Discontinuation
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5001079A (en) * | 1988-06-29 | 1991-03-19 | Laarhoven Josephus M F G Van | Method of manufacturing a semiconductor device by forming insulating side walls with voids below overhangs |
US5837618A (en) * | 1995-06-07 | 1998-11-17 | Advanced Micro Devices, Inc. | Uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines |
US5728631A (en) * | 1995-09-29 | 1998-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a low capacitance dielectric layer |
US6204200B1 (en) * | 1997-05-05 | 2001-03-20 | Texas Instruments Incorporated | Process scheme to form controlled airgaps between interconnect lines to reduce capacitance |
US5741740A (en) * | 1997-06-12 | 1998-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation (STI) method employing gap filling silicon oxide dielectric layer |
US20010046777A1 (en) * | 1998-07-31 | 2001-11-29 | Ju-Wan Kim | Method for forming a dielectric layer |
US6022802A (en) * | 1999-03-18 | 2000-02-08 | Taiwan Semiconductor Manufacturing Company | Low dielectric constant intermetal dielectric (IMD) by formation of air gap between metal lines |
DE19959966A1 (de) * | 1999-12-13 | 2001-06-28 | Mosel Vitelic Inc | Verfahren zur Bildung von dielektrischen Schichten |
Also Published As
Publication number | Publication date |
---|---|
US20050224451A1 (en) | 2005-10-13 |
US7261829B2 (en) | 2007-08-28 |
KR20040076888A (ko) | 2004-09-03 |
WO2003060966A1 (de) | 2003-07-24 |
EP1466351A1 (de) | 2004-10-13 |
KR100620978B1 (ko) | 2006-09-14 |
TW200305969A (en) | 2003-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19526011C1 (de) | Verfahren zur Herstellung von sublithographischen Ätzmasken | |
DE10127231B4 (de) | Herstellungsverfahren eines Halbleitersubstrats | |
EP0000897B1 (de) | Verfahren zum Herstellen von lateral isolierten Siliciumbereichen | |
EP0352736B1 (de) | Verfahren zur Erzeugung einer Lackstruktur auf Halbleitermaterial mit einer sich zum Halbleitermaterial verjüngenden Öffnung | |
EP1508164B1 (de) | Verfahren zur herstellung eines halbleiterbauelementes und danach hergestelltes halbleiterbaulelement | |
DE4109184C2 (de) | Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils | |
DE10219398B4 (de) | Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat | |
DE4417612A1 (de) | Verfahren zur Bildung einer Isolationsschicht für ein Halbleiterbauelement | |
WO1997004319A1 (de) | Verfahren zur herstellung von beschleunigungssensoren | |
DE102007052289A1 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit Recess-Gate | |
DE102006054334B3 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes mit Isolationsgraben und Kontaktgraben | |
DE3317222A1 (de) | Verfahren zum herstellen einer halbleiterstruktur | |
DE19606682C2 (de) | Halbleitereinrichtung mit einem Elementisolationsoxidfilm, der eine flache Oberfläche aufweist, und Verfahren zur Herstellung einer solchen Halbleitereinrichtung | |
DE10201178A1 (de) | Verfahren zur Maskierung einer Ausnehmung einer Struktur mit einem großen Aspektverhältnis | |
DE102007030020A1 (de) | Verfahren zum Ausbilden einer Halbleiterstruktur mit einem Ausbilden von mindestens einer Seitenwandabstandshalterstruktur | |
DE102005037566A1 (de) | Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur | |
DE102018222377A1 (de) | Verfahren zum Ätzen einer Opferschicht für die Herstellung einer mikromechanischen Struktur und mikromechanische Vorrichtung | |
WO2002062698A2 (de) | Verfahren zum erzeugen von oberflächenmikromechanikstrukturen und sensor | |
DE1955522A1 (de) | Verfahren zur Herstellung von Halbleitervorrichtungen | |
EP2562790A1 (de) | Verfahren zur Herstellung von Halbleiterbauelementen auf einem Substrat sowie Substrat mit Halbleiterbaulelementen | |
DE3421127A1 (de) | Verfahren zum herstellen einer halbleiteranordnung | |
EP1333472A2 (de) | Verfahren zum Herstellen eines Hohlraums in einem monokristallinen Siliziumsubstrat und Halbleiterbaustein mit einem Hohlraum in einem monokristallinen Siliziumsubstrat mit einer epitaktischen Deckschicht | |
DE102020123453B4 (de) | Trockenätzverfahren zur Herstellung einer Grabenstruktur einer Halbleitervorrichtung | |
WO2007071500A1 (de) | Verfahren zum herstellen einer membran auf einem halbleitersubstrat und mikromechanisches bauelement mit einer solchen membran | |
EP1435107B1 (de) | Verfahren zum herstellen einer gate-struktur fuer einen mos-transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAV | Publication of unexamined application with consent of applicant | ||
ON | Later submitted papers | ||
OP8 | Request for examination as to paragraph 44 patent law | ||
8139 | Disposal/non-payment of the annual fee |