JPS63281441A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に係り、特に半導
体基板に溝を設は絶縁物を埋め込む素子分離領域形成法
において、表面に段差のない素子骨構造を有するのに好
適な半導体装置及びその製造方法に関するものである。

〔従来の技術〕

従来リフトオフ方法による素子分離形成技術は特開昭５
７−１７６７４２号に記載のようにシリコン基板にレジ
ストでパターンを形成し、平行甲板電極を有するドライ
エツチング装置を用いてシリコン基板をエツチングする
。その後、Ｅ　ＣＲ（ＥｌｃｔｒｏｎＣｙｃｌｏｔ’ｒ
ｂｎ”’Ｒｅ５ｏｎａｎｃｅ’）型プラズマデポジシ、
ヨン装置を用いてシリコン酸化膜を溝の深さと同等堆積
させ上記エツチング溝を埋めろ。次にレジスト剥離液に
よりレジストを除去し素子分離を行なっていた。

〔発明が解決しようとする問題点〕

上記従来技術では溝幅の狭い領域と広い領域を同時に絶
縁物を埋め込むことは困難である。第３図において素子
分離にリフトオフ法を適用する場合、シリコン酸化膜３
３を形成後レジス１〜３２除去が容易に行なえるように
レジ不１〜側壁部３２′にはシリコン酸化膜が堆積され
ないことが重要である。このため堆積される原料のほと
んどがイオンの形で供給されシリコン基板に垂直に入射
し、シリコン基板に垂直な方向でシリコン酸化膜を成長
させなければならない。しかし、実際には横方向への堆
積もあるためレジスト側壁部にもシリコン酸化膜が堆積
されてしまい、その後のレジスト−吟去が困難である。

また、特に溝幅の狭い領域ではシリコン酸化膜堆積途中
に隣接した素子領域上のシリコシ酸化膜が接触してしま
いその後はシリコン酸化膜が溝内に堆積されず空洞３４
がてきる。

したがって溝幅の狭い領域はシリコン酸化膜が溝の深さ
まで堆積されず、溝幅の□広い領域と同時に平坦化でき
ないという問題がある。

また、従来技術ではリフトオフ材として有機物であるレ
ジストを用いている。レジス［・をリフトオフ材として
用いた場合、シリコン基板３１の工１　ツチング後もこ
のレジストを残しておかなければならない。しかし、そ
の後のシリコン酸化膜形成前後に洗浄工程やエツチング
工程を行なう必要があり、シリコン基板がレジストで汚
染され素子分離領域の界面特性が不安定（こなるという
問題がある。また□、通常素子分離領域を形成する際・
絶縁膜としてシリコン酸化膜を用いる場合、原料ガスと
してモノシラン（ＳｉＨ４）と酸素の混合ガスを用いる
。しかし、上述したようにレジストは有機物であるため
酸素により素子形成領域上のレジストがエツチングされ
てしまい素子形成領域上にも直接シリコン酸化膜が堆積
さｔｂリフトオフができない恐れがある。たとえ素子領
域」二にレジストが残つ゛たとしてもシリコン酸化膜堆
積中にレジス１〜がサイドエツチングされ所望の形状及
び寸法が得られないという問題がある。

本発明の目的は素子分離領域を絶縁物で埋め込み、溝幅
の狭い領域と広い領域を同時に平坦化し、かつ素子分離
領域の界面特性が安定な半導体装置及びその製造方法を
提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するには、まず半導体基板表面に第１の
絶縁膜を形成し、その後素子形成領域にマスクを形成し
素子分離領域の半導体基板をエツチングして溝を設ける
。次に溝側壁部はエツチング速度が第１の絶縁膜とほぼ
同等、平坦部は第１の絶縁膜よりエツチング速度が極め
て遅い第２の絶縁膜を溝の深さとほぼ同じ高さに堆積す
る。その後、第２の絶縁膜をエツチングする。エツチン
グ後の溝幅の狭い領域の形状は、素子形成領域上の第１
及び第２の絶縁膜及び溝内の第２の絶縁膜が除去される
。一方、溝幅の広い領域は溝幅の狭い領域と同様素子形
成領域上の第１．第２の絶縁膜及び溝側壁部の第２の絶
縁膜が除去されｖ型の溝が残り、平坦部は第２の絶縁膜
が埋め込まれた状態になる。次に溝幅の狭い領域及び広
い領域の段差部の溝を埋め込み、さらに表面を平坦にす
るため溝の深さより厚い第３の絶縁膜を堆積する。

その後、素子形成領域の基板表面が露出するまでエツチ
ングすることにより達成される。

〔作用〕

第１の絶縁膜は第２の絶縁膜に比ベエッチング速が速い
ためリフトオフ材として作用し、第２及び第３の絶縁膜
が埋め込み材として用いられる。

本発明によれば第２の絶縁膜のエツチング後は溝幅の狭
い領域と広い領域の段差部の溝幅がほぼ同一となり、そ
の後の第３の絶縁物の堆積により素子形成領域及び素子
分離領域が平坦化され・、さらにエツチングにより表面
に段差のない素子構造が得られる。

〔実施例〕

以下本発明の実施例を第１図、第２図により説明する。

第１図は本発明の素子分離をＢｉＣＭＯ３（Ｂｊｐｏｌ
ａｒＣＭＯ５）に適用した場合の一実施例である。０部
はＭ２Ｓ部、■　はバイポーラ部である。１はＰ型シリ
コン基板、２，５はＮ型拡散層、３はゲート絶縁膜、４
はＰ型拡散層、６はエミッタ領域、７はベース領域、８
はコレクタ領域、９，１０゜１１はシリコン酸化膜、１
２はゲート電極、１３は配線用導電体、１４は絶縁膜、
１５は電極である。

本実施例における素子分離構造は、シリコン基板に溝を
形成し絶縁物を埋め込む方法なのでＭ２Ｓ部の分離幅を
狭くすることができるため高集積化が図れる。一方バイ
ポーラ部は高速、高負荷駆動能をいかすため、素子分離
領域は厚い絶縁膜が形成されており、配線容量などの寄
生容置の増加を抑えることができる。

また、素子形成領域と素子分離領域の表面には段差がな
く、このことは素子製造におけるホトリソグラフィ工程
を容易にするだけでなく、その上に形成される配線の断
線を低減できるなどの利点がある。

第２図は本発明の素子構造を実現するための製造工程を
示したものである。まず第２図（ａ）に示すように例え
ば面方位（１００）、比抵抗１０ΩαのＰ型シリコン２
１を用意する。

次に基板上に第１の絶縁膜としてＥＣＲにより粗密なシ
リコン酸化膜２２を０．５　　μｍ堆積する。

このシリコン酸化膜２２はリフトオフ材として用いられ
る。その後レジスト２３をマスクとして素子形成領域と
なる部分にパターンを形成する。次に平行平板電極型ド
ライエツチング装置を用いてシリコン酸化膜２２をエツ
チングしたのちレジスト２３を除去する。次に第２図（
ｂ）に示すようにシリコン酸化膜２２をマスクとしてシ
リコン基板２１を約１μｍエツチングする。その後第２
図（ｃ）に示すように第２の絶縁膜としてＥＣＲにより
溝段差部には第１の絶縁膜と同様粗密なシリコン酸化膜
、平坦部には緻密なシリコン酸化膜２４を１μｍ堆積す
る。ここで、溝幅の狭い領域はシリコン酸化膜堆積中に
素子形成領域上のシリコン酸化膜が接触してしまい空洞
２５が出来る。

また、シリコン酸化膜２４はその後の工程でエツチング
を行なうことがあり、それによる膜減りを考慮してその
分だけあらかじめ厚くしておくことも可能である。

次に弗酸と弗化アンモニウムの混合液で約１分間エツチ
ングする。ここで特徴的なことは、溝段差部に堆積され
たシリコン酸化膜２４は平坦部に堆積されたシリコン酸
化膜に比ベエッチング速度が３０〜４０倍速いことであ
る。このため選択的に溝段差部のシリコン酸化膜が除去
され、さらに除去され光段羞部の側壁から段差部と同等
のエツチング速度をも□つ第１の絶縁膜であるシリコン
酸化膜２２がサイドエツチングされ、こ武にともない素
子形成領域上のシリコン酸化膜２４も同時に除去され、
第２図（ｄ）に示す形状となる。（リフトオフ）このエ
ツチングにより溝幅の狭い領域はシリコン酸化膜がなく
、広い領域の平坦部のみにシリコン酸化膜２４が残り除
去されたシリコン酸化膜の溝幅はほぼ一定となる。次に
第２図（ｅ）に示すように段差部の界面安定化のため熱
酸化膜２６を０．０５　μｍ堆積し、さらに微細な段差
部などにつきまわりのよい減圧ＣＶＤ法によりシリコン
酸化膜２７を約１．５部μｍ堆積する。これにより段差
部は完全に絶縁膜により埋め込まれ、かつ素子形成領域
と素子分離領域の表面が平坦となる。その後、第２図（
ｆ）に示すようにウェット酸素中１０００℃で約３０分
間熱処理を行なったのち、弗、酸と弗化アンモニウムの
混合液でシリコピ酸化膜２７，１２６を素子形成領域の
表面が露出するまでエツチングする。

以上の製造方法により溝幅の狭い領域には熱酸化膜及び
減圧ＣＶＤ法によるシリコン酸化膜、−′方溝幅の広い
領域の段差部は熱酸化膜及び減圧ＣＶＤ法によるシリコ
ン酸化膜、広い領域にはＥＣ’Ｒによるシリコン酸化膜
が埋め込まれ、かつ表面に段差のない素子分離構造がで
きる。

本実施例において使用したＥＣＲ装置は、基板温度を１
００℃以下の低温でシリコン酸化膜を堆積できること及
びデポジション条件を変えることにより同一基板内に膜
質の異なるシリコン酸化膜を堆積できるなどの特徴を持
っておりリフトオフ技術には好適である。

また、本実施例では第２図（ｆ）において弗酸と弗化ア
ンモンの混合液でエツチングして平坦化を行なったがド
ライエツチングでも同様の結果が得られる。

〔発明の効果〕

本発明による素子分離構造はＬＳＩの高集積化及び性能
向上ができ、かつ表面段差がないためその上に形成され
る配線の断線が低減され半導体装置の歩留りが向上する
。

また、リフトオフ材として無機物であるシリコン酸化膜
を用いているため、素子分離領域の汚染がなく界面特性
が安定となり信頼性の向上が図れる。

【図面の簡単な説明】

第１図は本発明の実施例の断面構造面、第２図（ａ）〜
（ｆ）は本発明を実現するための製造工程を示す断面構
造図、第３図は従来の問題点を説明する断面構造図であ
る。 １．２１．３１・・・シリコン基板、１０．２４・・・
シリコン酸化膜（第２絶縁膜）、１１．２７・・・シリ
コン酸化膜（第３絶縁膜）、２２・・・シリコン酸化膜
（第１絶縁膜）、２３．３２・・・レジスト。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に少なくとも溝の深さより狭い第１の溝
   と、溝の深さより広い第２の溝とからなり、第１の溝は
   第１の絶縁物で埋め込まれ、第２の溝の段差部は第１の
   絶縁物、平坦部は第２の絶縁物で埋め込まれ、溝の表面
   と埋め込まれた第１及び第２の絶縁物の表面が平坦であ
   ることを特徴とした半導体装置。 ２、（ａ）半導体基板に第１の絶縁膜を堆積し、素子形
   成領域上にマスクを形成して第１の絶縁膜をエッチング
   する工程。 （ｂ）素子形成領域上の第１の絶縁膜をマスクとして素
   子分離領域となる半導体基板をエッチングする工程。 （ｃ）溝側壁部はエッチング速度が第１の絶縁膜とほぼ
   同等、平坦部は第１の絶縁膜より極めて遅い第２の絶縁
   膜を溝の深さとほぼ同じ高さに堆積する工程。 （ｄ）第２の絶縁膜をウェットエッチングし溝内の平坦
   部のみに第２の絶縁膜を残す工程。 （ｅ）基板全面に溝の深さより厚い第３の絶縁膜を堆積
   する工程。 （ｆ）素子形成領域上の半導体基板表面が露出するまで
   エッチングする工程。 を備えたことを特徴とする半導体装置の製造方法。