JPS62232142A - 半酸化物分離デバイスを製作するための方法 - Google Patents

半酸化物分離デバイスを製作するための方法

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JPS62232142A
JPS62232142A JP62070125A JP7012587A JPS62232142A JP S62232142 A JPS62232142 A JP S62232142A JP 62070125 A JP62070125 A JP 62070125A JP 7012587 A JP7012587 A JP 7012587A JP S62232142 A JPS62232142 A JP S62232142A
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    • H01L21/76216Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背(量1 11生LL この発明tよ単一のサブストレー1へに複数個の半導体
デバイスを製作するための方法、特にそのようなデバイ
ス間の分離を改良するための方法に関するものである。
関連技術の説明 バイポーラ集積デバイスは、その上にエピタキシャル層
が成長されるP型ナブストレート上に低いコレクタ抵抗
を与えるためにパターン化される埋設層を41するシリ
コン・ウェー八に製作される。
1つのデバイスを次のものと分離することが必要である
。これは過去には表面がらP !S97’ラグをマスク
しかつ拡散することにより埋設層を含むN型エビタVシ
pル層のアイランドまたはメlf構造を作ることにより
なされる熱酸化n:用はアイランド内の11勤領域を規
定するために次いで別のマスクを与えられる。
埋設層間でP型tナブストレートにr−’ !IIJ不
純物を駆動するために必要とされる熱駆動はまた側方拡
散を可能にし、それによってアイランド自体をより小さ
くする。アイランドで製作されるデバイスの拡散を妨げ
ることはまた必要である。このため、密度を改良するた
めのデバイスの密なバッキングは困難である。Nエピタ
キシャル層を有する1)領域はまた静電容が値を増加し
かつ回路速度を減らす。さらに、アイランド間のフィー
ルド酸化物の形成はその上のデバイスの製作のために利
川可能なアイランドでの能動区域を滅らしがちである。
拡散を駆動する必要を減らすために、拡散に先行して下
部方向の分離領域にエツチングを施すエツチング液が導
入される。これはP型ドーパントの側面拡散を減らすが
、デバイスが分離エツチングおよび拡散の側部から間隔
をあけられることを必殻とする問題を依然として有し、
それはゲートアレイのような高密度製品の実効可能性を
υ1限する。
この方法はまた、分11[化物の側壁に沿ったエピタキ
シャル層のP領域のためにそれが未だより^い静電容量
を有するという点で完全に拡散された分離の不利さを有
する。再び、アイランド間のフィールド酸化物の形成は
その−Lのデバイスの製作のためにアイランドでの能動
区域を減らしがちである。
P型ドーパントの不所望の拡散を減らしかつまた側壁酸
化物領域からそれを除きさらにそれににって静電?′v
?flを減らし、デバイスのより密なバッキングをr1
1能にするために利用回部な能動区域を増加しかつ良い
分離に拡散されたチャネルストップを9える方法の必要
が残っている。
1に(靴 したがって、この発明の目的はデバイス間での改良され
た分離を有する辛酸化物絶縁デバイスを製作するための
方法を提供することである。
この発明のまた別な目的はチャネルストップ領域が埋設
層構造との過度の重なりなしに形成される辛酸化物絶縁
デバイスを製作するための方法を提供することである。
この発明のざらなる目的はチャネルストップが埋設層構
造の間に自己整列されたまま、拡散方法により形成され
る辛酸化物絶縁デバイスを製作するための方法を提供す
ることである。
この発明のまた別な目的はデバイスのバッキング密度を
改良するために処理が可能にする限りデバイスが一緒に
近接して設置される半間化物分離装置を製作するための
方法を提供することである。
rM潔には、この発明の方法において、埋設層構造が形
成されるサブストレートでのエビタキシセル半導体層の
形成後、エピタキシャル層の部分はメ11構造を規定す
るために除去され、それによってサブストレートの部分
を露出させる。エピタキシャル層上のマスキング層はメ
サ構造を規定しかつ所望されない材料の除去を可能にす
るために用いられる。メサ構造は埋設層構造の上にあり
、それはヂVネルストップがメサ構造間で形成される区
域を与えるために先にパターン化される。
この発明に従って、メサ・I#l!造は少なくとも部分
的に異り性のエツチング液の使用によりエピタキシ1シ
ル居に形成され、それはマスク層の開口により露出され
ろエピタキシャル層のそれらの部分を除去しかつ上にあ
るマスク層をアンダーカットする。メサ構造のm壁およ
びサブストレートの露出部分は簿い保F[化物層を形成
するために酸化される。マスク層の開口のすぐ下の酸化
物の部分は勺ブストレートの下にある部分およびパター
ン化された埋設層構造間のこのようにそれらドーピング
されない領1dを露出するために除去される。チャネル
ストップを形成するために用いられる種類はIサブスト
レートの露出された部分へ拡散され、かつサプス1−レ
ートは拡散により引き起こされるいかなる4傷も除去す
るために焼き戻される。最終的に、フィールド酸化物は
メサ構造間の区域を埋めるために成長される。デバイス
tよ次いで従来の技術を用いてメザ内で製作される。
この発明の方法により形成されるデバイスは他の方法に
より達成されるものよりもより大きな分離を証明する。
さらに、デバイスの速度は、P IE敗の代わりの濃い
酸化物が装置の分離のために用いられるので、静電容量
の減少のせいで改良される最終的に、デバイスはにす3
1i接してバックされるかもしれず、それによりウェー
ハの上に形成されるかもしれないデバイスの数を増加す
る。このことはP 11c敗の側方の広まりを除去する
せいで起こる。したがって、酸化物側壁と接触するデバ
イスが製作されてもよい。
この発明の方法はまた、適切にドーピングされたサブス
トレート材料J:j にび拡散種を用いで、MOSデバ
イスのために分離されたメサ構造を与えるために右利に
用いられるかもしれない。
この発明の別な目的、特性J3よび利点は類似の与熱表
示が図のいたるところで類似の特性を表わJ1以下の詳
細イ【説明および添付の図面を検討することで明らかと
なるであろう。
及四JBL監力H この発明を実施するために発明者により目下熟考されて
いる最良のモードを例示するこの発明の特定の実施例に
対しこれから詳細に参照がなされる。代替実施例はまた
応用可能なように簡潔に説明される。
この説明で参照される図は特に注意すべき場合を除いて
一定の割合で描かれているのではない6のとし′C理解
されるべきである。さらに、図はこの発明に従って製作
される東梢回路の一部のみを例示することが息telさ
れている。
第1a図は1組のパターン化された埋設層領域12が形
成されるサブストレート10を描いている。領域1’l
は隣接する埋設層領域12の間に残され、チVネルスト
ップ領域が優で形成されるのほこの領域においてである
。さらに、複数個のメサ構造は各メ11構造が埋設属領
Wi12の上にあるにうに位置合わぜされて結果的に形
成されるということが認められる。
ここに開示される特定の実施例において、)サブストレ
ート10はシリコンを含み、埋設層領域12を設けるよ
うに従来の態様で51!l理される。しかしながら、他
の半導体材料はまたここでの教示に従って適当に用いら
れてもよいということが認められるさらに、この発明の
方法を用いる際にドープ剤および導電性の型が変えられ
るかもしれないということが冨められるであろう。
J!L’設チャネル領域12は従来のシリコン処理技術
を用いてサブストレートで形成される。特に、ffi域
12は拡散によるようにドープ剤がサブストレート10
の露出された領域に導入されて、マスクの使用により現
定される。この実施例において、N領域はドープ剤種と
してアンチ七ンを用いて形成される。埋設チ11ネル領
域tま9!j4型的にはおよそ10’9ないし1026
 C111−3のレベルまでドーピングされる領域12
は当該技術において共通なようにJ3よそ3ないし3.
5マイク[lメータの厚さがあり、かつJ3よそ5オー
ム/平方の抵抗率を有する。
シリコンのLビタキシャル層16は次いでイのJ!I!
設チ(・ネル領1412を41するサブストレート10
に形成される。エピタキシャル層16は公知のようにシ
ランのようなシリコン含有種の熱分解により都合にり形
成される。エピタキシャル層16は1型的にはおよそ1
ないし2.5マイクロメータの厚さまで成長される。
マスク構造18はエピタキシ!・ル層16の露出された
表面に形成される。複数個の異4鵞るマスク構造が用い
られてもよい一方、好ましいものの1つはバッファ酸化
物の第1の層20、シリコン窒化物の第2の層22、ド
ーピングされないシリコン二酸化物の第3の層2/Iお
よびシリコン窒化物の第4のR26を含む。酸化物のド
ーピングされないIff JIj+ l、iiが好J、
シいのは、そのような酸化物は熱緻密化の後、a式化学
エツヂングでのドーピングされた層のエツチング速度よ
りも遅い熱成長酸化物と同一のエツチング速度を有する
からである。
適当なマスク構造の別な具体例はシリコン窒化物および
金属を含む。そのような単一材料マスク層の厚さは後の
エツチングの間完全な除去を妨げるのに十分であるべさ
である。使用される金属はエツチング液に対する高い選
択性を有するべきであり、かつlりみの範囲はその選択
性に依存するであろう。たとえば、シリコンに対するエ
ツチング溶液J3よびプラズマ酸化物エツチングに対す
る選択性に依存してri −Wが用いられるかもしれず
、これは設備によって様々でありかつ化学組成物を有す
る。
バッファ酸化物層20は公知の処理パラメータを用い°
Cおよそ300ないし500オングストローム(△)の
厚さまで熱的に成長される。シリコン窒化物層22J3
よび26は公知の処理パラメータをまた用いて化学気相
成長(cVD)により都合よく形成される。最深部のシ
リコン窒化物WJ22はd’iよそ1000ないし12
00Åの厚さまで形成され、一方最外部のシリコン窒化
物126はおよ(700ないし1000Aの厚さまで形
成される。好都合なことに、シリコン二酸化物層24は
比較的低温酸化物であり、およそ450℃の温度で生成
されかつおにそ1500ないし2000人の厚さまで形
成される。有利には、酸化物を生成するための気体の熱
分解であるシ[lツクス方法が用いられる。
マスク構造18は1ビタキシヤル1i16の部分を露出
するために第1b図に示されるようにエツチングされる
。フォトレジスト(示されていない)のにうなメl)構
造の能動区域を規定するために用いられる能動マスクは
除去されるべきマスク層18の部分を規定するために用
いられる。CF 4またはCHF 、のようなフッ素の
化学作用を用いるプラズマエツーfングはマスク構造1
8のコンポーネント層を介してエツチングするために用
いられる。開口28はそれによりマスク構造18に形成
されかつおよそ1.2ないし2マイクロメータの直径を
有する。マスクの開口はパターン化された埋設層領域1
2間のそれらのfrJh’!!14の土のみに置くため
の当課技術ぐは公知の技術により情置合わせされる。
処理のこの段階まで、露出されるべさエピタキシャル層
16の部分を規定するためのマスク層18の使用は従来
通りである。しがし4!がら、マスク層18の特定のコ
ンポーネント層、すなわらそれぞれ酸化物、窒化物、酸
化物および窒化物の層20.22.24および26とそ
れらの厚さは次に説明されるように、この発明の処理シ
ーケンスに特nに結びつけられる。
この発明に従えば、エピタキシャル層16は第1C図に
描かれるように、少なくとも部分的に巽方牲であるエツ
チング液を用いて、下にあるサブストレート10の部分
を露出しかつそれによりメサ構造30を形成するために
エツチングされる。
特にエピタキシ1?ル11116は好ましくは+Jブス
トレート10に平行である(100)甲面を伴なって形
成される。異方性エツチング液は特定の方向に沿って優
先的にエツチングするものである。この場合、マスク構
T118をアンダーカットすることが所望される。この
ように、(100)シリコンに対しく111)平面で最
も少なくエツチングするエツチング液が好ましい。その
ようなエツチング液は当該技術分野では公知であり、か
つたとえばクロム三酸化物、/H「を含む。その結果は
およ(476ないし57″の角度で用いられるエツチン
グ液組成物に依存するアンダーカットとなる。
サブストレート10に対し完全にエツチングし尽くすこ
とは、熱酸化が残留シリコンの一部を消費するので、下
にIJ!明されるように、熱酸化が後ひ用いられるなら
ば必要ではない。しかしながら、ここに開示される方法
の最憤での埋設Fi412間の領域14の1つ拡散がう
まく規定されることおよび熱酸化により形成される酸化
物がメサ゛構漬30間の1ピタキシャル層16を含む残
留N nx+材料を消費しかつ一部れににリメサ構造3
0間に良い分離を与えることを確実にするために、上ツ
ヂングは、リアス1ヘレート10に1分に近接されるべ
きである。
酸化物層32は第1d図に示されるように、メサ30の
側g34およびサブストレート10の露出部分に形成さ
れる。酸化作用は好ましくはおよそ1000℃′C大行
される公知の乾式熱方法により実施される。
酸化物層32はチャネルストップを形成するために侵で
用いられるドープ剤の下にある半導体材料への拡散を防
ぐのに十分なIIさまで形成される。
拡散秤がホウ素であるこの特定の実施例に対し、少なく
どもJjに(100OAの厚さが適当である。
その上限は酸化物層32の部分がひき続き除去されるの
で、経済的考慮によりJ、Q定されがっ(のよ・)に可
能な限り薄くあるべきである。この考慮と一致して、こ
の上限はおよそ1500△である。
1ノi目3Gは第1C図に描かれるように、サブストレ
ート10の部分を露出するために酸化物層32に形成さ
れる。特に、聞【コ361i埋設M領Ji!1i12の
間にある領域14を露出するためにイ☆uj合わぜされ
る。
聞n36はシリコン二酸化物1:’t 32をエツチン
グするりアクティブ・イオン・エツチング(RIE)に
より形成される。フッ素化学作用は上に説明されたよ・
)に、:Lツヂング方法でフッ化物イオンを生成するた
めに都合良く用いられる。
酸化物層32が完全にエツチングされ尽くしたとさ゛エ
ツチング方法を自然に止めるべき層がないのでこの方法
は公知のエッチング速度に依存するということが認めら
れる。特に、完全なエツチングをするために、酸化物層
32はおよそ200△の程度まぐ過度、にエツチングさ
れる。この点について、+!3よそ1500から200
0Aまでの範囲にあるとし【先に示された酸化物層24
の厚さtよ、シリコン窒化物層26が完全に除去されか
つ酸化物層24がRYE方法の間部分的に除去されるの
で、酸化vR層32の厚さよりも少なくともおよそ20
0Å大きいことが予め定められている。
ドープ剤種は第1c図に示されるように、領域14にチ
ャネルストップ38を形成するために開D 36を介し
てリプストレート10の露出領域に導入される。J!I
’設層がN型であるところではヂャネルス1−ツブはP
型であり、ドープ剤種としてホウ素を都合よく用いる。
ドープ剤は好ましくは拡散lj法により導入され、当該
技術で公知であるようにおよそ750℃ないし1000
℃で実効される。しかしながら、イオンビームによるよ
うにドープ剤を導入する別な手段がまた用いられるがも
じれず、当該技術で公知のようにドープ剤種および酸化
物の厚さに3a当な調整をなす。
BCQ、、は拡散源として有利には用いられる。
P+ヂ11ネルストップ38は駆動侵、およそ10IA
ないし10 ’ cm−’のドーパント濃度を有する。
この構造は第1にドープ剤の導入により引き起こされる
いかなる損傷も除去するために焼き戻される。この焼き
戻しは、より良い時間と関連するより低温が、あるいは
より短い時間と関連するより高温がまた用いられるけれ
ども、およ(30分間およそ850℃でなされる。
酸化物層24は商業的に入手用(F、なN1−1. F
溶液またはHFの水成溶液のようなバッファ酸化物エツ
チング溶液を用いる湿式ディップエツチング液により除
去される。エツチング液はまた側壁酸化物32の部分を
除去するが、ドーピングされない酸化物層24の部分が
先に除去されているので、側壁酸化物32は完全には除
去されないかもしれない、。
フィールド酸化物1i140はシリコン二酸化物の層を
成長するために当該技術で公知である乾式耐衆/スヂー
ム方法を右利に用いることで次いで形成される。ここに
示される種々の層の面積に対し、酸化方法のための典型
的な時間はいくつかの変化があるけれどもおよそ180
分である。一般に、エビウニ1シir /し層16とほ
ぼ同じ厚さまでフィールド酸化物40を形成することが
所望される。
マスクF118の残留層、すなわもバッファ酸化物11
’i? 20およびシリコン窒化物層22はフィールド
酸化物1tm 40の形成の間マスクとして働き、それ
によりメサ構造30の能動区域の不所望の消費を妨げる
。ウェー八はメサrバイポーラまたはMOSトランジス
タのようなデバイス(示されていない)を形成するため
に、従来のパラメータを用いて侵で処理される。そのよ
うな付加的処理は従来通りでありかつこの発明のいかな
る部分も形成しない。
先(j技術においてはりアクティブ・イオン・エツチン
グは側壁酸化物をまた除去することなしにはJ11!設
禍造間のドーピングされない領域の上にあるシリコン二
酸化物に開口を形成するためには用いられ1gなかった
。さらに、チャネルストップを形成)るためのドープ剤
種の拡散のための領域はうまく規定されに【い。
このJ:うに、メサ構2130の側壁34およびtナブ
ストレート10の露出表面を酸化し、そしてマスク18
のrIrI口28のすぐ下の酸化物のそれらの部分のみ
を次に除去することが後に続く、マスク18をアンダー
カットするために異ツノ性のエツチング液4用いること
は、所望の直径および特性を有りる自己整911されl
こヂ11ネルストップ領域38を結果として生じるとい
・〕ことが認められるであろう。
この発明の好ましい実施例の前jボの説明は例丞および
説明のために提示されている。これは余りところないわ
tJではなく、また発明を開示された正Iigな形状に
υ1限1Jることもn図され°Cいイ【い。
明らかに、多くの修正および変化が当業者には明らかで
ある。この発明はMOSまたはバイポーラ方法での別な
製作技術で実施されるかもしれないということがあり得
る。同様に、説明されたいずれの方法段階も同じ結果を
達成するために他の段階と取tキえてもよい。この実施
例はこの発明の原理J3よびその実際の適用を歳もよく
説明するために選択されかつrJ2明され、それにより
当業者が実行される特定の使用に適するよ・)に種々の
実施例のためにかつ神々の爆走を伴なってこの発明を理
解することを可能にする。この発明の範囲は前掲のVt
 =’F請求の範unおよびそれらの同等物により規定
されることがn図される。
【図面の簡単な説明】
第10図ないし第1f図はこの発明に従って処理段階の
シーケンスを断面図で描いている。 図において、1oはり゛ブストレート、12は埋〇 −〇 −−−〜−−−ノ

Claims (1)

  1. 【特許請求の範囲】 (1)半酸化物絶縁デバイスを製作するための方法にお
    いて、サブストレートを提供することと、前記サブスト
    レートの主要表面で第1の導電性の型のパターン化され
    た領域を形成することと、前記主要表面上の前記サブス
    トレートでエピタキシャル層を形成することと、前記エ
    ピタキシャル層の一部を露出するためにそこを通る開口
    を規定するように前記エピタキシャル層にパターン化さ
    れたマスク層を形成することと、前記第1の導電性の型
    の前記パターン化された領域の上にあるメサ構造を規定
    するために前記エピタキシャル層の前記露出された部分
    を除去することと、前記パターン化された領域間の前記
    サブストレートで前記導電性の型の領域を形成すること
    と、前記メサ構造間でフィールド酸化物を形成すること
    と、さらに前記メサ構造にデバイスを形成することとを
    含み、前記デバイスが前記第2の導電性の型の前記領域
    により互いから分離され、その改良が (a)前記パターン化されたマスクの部分をアンダーカ
    ットし、側壁を有する前記メサ構造を形成しかつ前記サ
    ブストレートの部分を露出するために、部分的に異方性
    のエッチング液により前記エピタキシャル層の前記露出
    部分を除去する段階と、 (b)前記メサ構造の前記側壁および前記サブストレー
    トの前記露出部分で酸化物層を形成する段階と、 (c)前記サブストレートの対応する領域を露出するた
    めに前記パターン化されたマスクの前記開口の下にある
    前記酸化物層を除去する段階とを含み、前記対応する領
    域は前記パターン化された領域の間にあり、 (d)前記酸化物層の開口を介して前記対応する領域に
    前記第2の導電性の前記領域を形成する段階を含む、方
    法。 (2)前記サブストレートがシリコンを含む、特許請求
    の範囲第1項に記載の方法。 (3)前記第1の導電性の型の前記パターン化された領
    域がN型ドープ剤でドーピングされる、特許請求の範囲
    第1項に記載の方法。 (4)前記パターン化されたマスクがバッファ酸化物の
    第1の層、シリコン窒化物の第2の層、ドーピングされ
    ないシリコン二酸化物の第3の層およびシリコン窒化物
    の第4の層を含む、特許請求の範囲第1項に記載の方法
    。 (5)前記第1の層がおよそ300ないし500Åの厚
    さまで形成され、前記第2の層がおよそ1000ないし
    1500Åの厚さまで形成され、前記第3の層がおよそ
    1500ないし2000Åの厚さまで形成されかつ前記
    第4の層がおよそ700ないし1000Åの厚さまで形
    成される、特許請求の範囲第4項に記載の方法。 (6)前記第1の層が熱方法により形成され、前記第2
    および第4の層が化学気相成長方法により形成されかつ
    前記第3の層が酸化生成方法により形成される、特許請
    求の範囲第5項に記載の方法。 (7)前記マスクの前記開口はプラズマを伴なって前記
    マスクの部分を介しエッチングにより形成される、特許
    請求の範囲第1項に記載の方法。 (8)前記エピタキシャル層がシリコンを含みかつ前記
    サブストレートの前記主要表面に平行であるその(10
    0)平面を伴なつて形成される、特許請求の範囲第1項
    に記載の方法。 (9)前記エピタキシャル層が(111)平面に、沿つ
    て最も少なくエッチングする前記異方性のエッチング液
    によりエッチングされる、特許請求の範囲第8項に記載
    の方法。 (10)前記酸化物が前記メサ構造の側壁および前記サ
    ブストレートの前記露出された部分に乾式熱方法により
    形成される、特許請求の範囲第1項に記載の方法。 (11)前記酸化物はおよそ1000ないし1500Å
    の厚さまで形成される、特許請求の範囲第10項に記載
    の方法。 (12)前記エピタキシャル層の前記露出部分が、前記
    サブストレート上に残留するいかなるエピタキシャル層
    も前記乾式熱方法により完全に酸化物に転換される程度
    まで、前記少なくとも部分的に異方性のエッチング液に
    より除去される、特許請求の範囲第10項に記載の方法
    。 (13)前記開口の下にある前記酸化物層のその部分が
    、フッ化物イオンを用いて、リアクティブ・イオン・エ
    ッチングにより除去される、特許請求の範囲第1項に記
    載の方法。(14)前記第2の導電性の前記領域がP型
    ドープ剤でドーピングされる、特許請求の範囲第1項に
    記載の方法。 (15)前記P型ドープ剤が本質的にホウ素からなる、
    特許請求の範囲第14項に記載の方法。 (16)前記ホウ素は拡散方法により導入される、特許
    請求の範囲第15項に記載の方法。 (17)前記メサ構造を保持する前記サブストレートは
    前記ドープ剤を導入することにより引き起こされる損傷
    を除去するために焼き戻される、特許請求の範囲第14
    項に記載の方法。 (18)前記マスク層が濃いシリコン窒化物を含む、特
    許請求の範囲第1項に記載の方法。 (19)前記マスク層は金属マスクを含む、特許請求の
    範囲1項に記載の方法。 (20)半酸化物絶縁デバイスを製作するための方法に
    おいて、シリコンサブストレートを提供することと、前
    記サブストレートの主要表面にN型ドーピングされパタ
    ーン化された領域を形成することと、前記主要表面上の
    前記サブストレートにエピタキシャルシリコン層を形成
    することと、前記エピタキシャル層の部分を露出するた
    めに前記エピタキシャル層にパターン化されたマスク層
    を形成することと、前記パターン化された領域の上にあ
    るメサ構造を規定するために前記エピタキシャル層の前
    記露出された部分を除去することと、前記パターン化さ
    れた領域間の前記サブストレートでP^+型ドーピング
    された領域を形成することと、前記メサ構造間にフィー
    ルド酸化物を形成することと、さらに前記メサ構造にデ
    バイスを形成することを含み、前記デバイスが前記P^
    +型領域により互いから分離され、その改良が (a)前記サブストレートの前記主要表面に平行である
    その(100)平面の結晶配向を有する前記エピタキシ
    ャル層を形成する段階と、(b)そこを通る開口を規定
    するように前記パターン化されたマスクを形成する段階
    とを含み、前記パターン化されたマスクがバッファシリ
    コン二酸化物の第1の層、シリコン窒化物の第2の層、
    ドーピングされないシリコン二酸化物の第3の層および
    シリコン窒化物の第4の層を含み、 (c)前記パターン化されたマスクの部分をアンダーカ
    ットし、側壁を有する前記メサ構造を形成しかつ前記サ
    ブストレートの部分を露出するために、前記エピタキシ
    ャル層の(111)平面に沿って最も少なくエッチング
    する部分的に異方性のエッチング液により前記エピタキ
    シャル層の前記露出された部分を除去する段階と、 (d)前記メサ構造の前記側壁および前記サブストレー
    トの前記露出された部分でシリコン二酸化物層を形成す
    る段階と、 (e)前記サブストレートの対応する領域を露出するた
    めにリアクティブ・イオン・エッチングにより前記パタ
    ーン化されたマスクの前記開口の下にある前記シリコン
    二酸化物層を除去する段階とを含み、前記対応する領域
    が前記パターン化された領域間に存在し、 前記シリコン二酸化物の開口を介しP型ドープ剤を導入
    することにより前記対応する領域に前記P^+型領域を
    形成する段階を含む、方法。 (21)前記第1の層がおよそ300ないし500Åの
    厚さまで形成され、前記第2の層がおよそ1000ない
    し1200Åの厚さまで形成され、前記第3の層がおよ
    そ1500ないし2000Åの厚さまで形成されかつ前
    記第4の層がおよそ700ないし1000Åの厚さまで
    形成される、特許請求の範囲第20項に記載の方法。 (22)前記第1の層が熱方法により形成され、前記第
    2および第4の層が化学気相成長方法により形成されか
    つ第3の層が低温シロックス方法により形成される、特
    許請求の範囲第21項に記載の方法。 (23)前記マスクの前記開口がプラズマを伴なつて前
    記マスクをエッチングすることにより形成される、特許
    請求の範囲第20項に記載の方法。 (24)前記シリコン二酸化物が前記メサ構造の側壁お
    よび前記、サブストレートの前記露出された部分に乾式
    熱方法により形成される、特許請求の範囲第20項に記
    載の方法。(25)前記酸化物がおよそ1000ないし
    1500Åの厚さまで形成される、特許請求の範囲第2
    4項に記載の方法。 (26)前記P型ドープ剤が本質的にホウ素からなる、
    特許請求の範囲第20項に記載の方法。 (27)前記ホウ素が拡散方法により導入される、特許
    請求の範囲第26項に記載の方法。 (28)前記メサ構造を保持する前記サブストレートが
    前記ドープ剤を導入することにより引き起こされる損傷
    を除去するために焼き戻される、特許請求の範囲第20
    項に記載の方法。 (29)シリコンサブストレートで指示される複数個の
    メサ構造で半導体デバイスを製作するための方法であっ
    て、 (a)前記サブストレートの主要表面でN型ドーピング
    されパターン化された領域を形成する段階と、 (b)前記主要表面上の前記サブストレートにエピタキ
    シャルシリコン層を形成する段階とを含み、前記エピタ
    キシャルシリコン層が前記主要表面に平行であるその(
    100)平面の結晶配向を有し、 (c)前記エピタキシャル層にパターン化されたマスク
    層を形成する段階を含み、前記パターン化されたマスク
    がシリコン二酸化物の第1の層、シリコン窒化物の第2
    の層、ドーピングされないシリコン二酸化物の第3の層
    およびシリコン窒化物の第4の層を含み、 (d)前記エピタキシャル層の部分を露出するために前
    記パターン化されたマスク層に開口を形成する段階と、 (e)前記パターン化された領域の上にあるメサ構造を
    規定するために前記エピタキシャル層の前記露出された
    部分を除去する段階とを含み、前記露出された部分が前
    記パターン化されたマスクの部分をアンダーカットする
    ために前記エピタキシャル層の(111)平面に沿つて
    最も少なくエッチングする異方性エッチング液の使用に
    より除去され、 (f)前記メサ構造の側壁および前記サブストレートの
    露出された部分にシリコン二酸化物層を形成する段階と
    、 (g)前記サブストレートの対応する領域を露出するた
    めに前記パターン化されたマスクの前記開口の下にある
    前記シリコン二酸化物層のそれらの部分を除去する段階
    とを含み、前記対応する領域が前記パターン化された領
    域の間にあり、(h)前記パターン化された領域間の前
    記サブストレートP^+型ドーピングされた領域を形成
    するためにP型ドープ剤を拡散する段階と、前記ドーピ
    ングされる領域を形成するためにドープ剤を導入するこ
    とにより引き起される損傷を除去するために前記メサ構
    造を保持する前記サブストレートを焼き戻す段階と、 前記メサ構造間にフィールド酸化物を形成する段階と、 前記メサ構造にデバイスを形成する段階を含み、前記デ
    バイスが前記P^+領域により互いから分離される、方
    法。 (30)前記第1の層がおよそ300ないし500Åの
    厚さまで形成され、前記第2の層がおよそ1000ない
    し1200Åの厚さまで形成され、前記第3の層がおよ
    そ1500ないし2000Åの厚さまで形成されかつ前
    記第4の層がおよそ700ないし1000Åの厚さまで
    形成され、前記第3の層が前記メサの前記側壁に形成さ
    れる前記シリコン二酸化物層よりも少なくともおよそ2
    00Å厚い、特許請求の範囲第29項に記載の方法。 (31)前記サブストレートに形成される前記シリコン
    二酸化物層の前記開口がリアクティブ・イオン・エッチ
    ングによりエッチングされる、特許請求の範囲第29項
    に記載の方法。 (32)前記リアクティブ・イオンが本質的にフッ素化
    合物からなる、特許請求の範囲第31項に記載の方法。 (33)前記メサ構造の前記側壁に形成される前記シリ
    コン酸化物層が厚さにおいておよそ1000ないし15
    00Åの範囲にある、特許請求の範囲第29項に記載の
    方法。 (34)前記P型ドープ剤が本質的にホウ素からなる、
    特許請求の範囲第29項に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6362272A (ja) * 1986-09-02 1988-03-18 Seiko Instr & Electronics Ltd 半導体装置の製造方法
GB8905511D0 (en) * 1989-03-10 1989-04-19 British Telecomm Preparing substrates
US4948456A (en) * 1989-06-09 1990-08-14 Delco Electronics Corporation Confined lateral selective epitaxial growth
WO1996017379A1 (en) * 1994-11-28 1996-06-06 Advanced Micro Devices, Inc. A method and system for providing an integrated circuit device that allows for a high field threshold voltage utilizing oxide spacers
US5907768A (en) * 1996-08-16 1999-05-25 Kobe Steel Usa Inc. Methods for fabricating microelectronic structures including semiconductor islands
US5930644A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation using oxide slope etching
US8501566B1 (en) * 2012-09-11 2013-08-06 Nanya Technology Corp. Method for fabricating a recessed channel access transistor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4271583A (en) * 1980-03-10 1981-06-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices having planar recessed oxide isolation region
JPS5760851A (en) * 1980-09-17 1982-04-13 Hitachi Ltd Dielectric isolation of semiconductor integrated circuit
JPS58134443A (ja) * 1982-02-04 1983-08-10 Toshiba Corp 半導体装置の製造方法
JPS5984435A (ja) * 1982-11-04 1984-05-16 Matsushita Electric Ind Co Ltd 半導体集積回路及びその製造方法

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