JPS58134443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58134443A JPS58134443A JP1551582A JP1551582A JPS58134443A JP S58134443 A JPS58134443 A JP S58134443A JP 1551582 A JP1551582 A JP 1551582A JP 1551582 A JP1551582 A JP 1551582A JP S58134443 A JPS58134443 A JP S58134443A
- Authority
- JP
- Japan
- Prior art keywords
- mask material
- groove
- film
- mask
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の分野〉
本発明は、半導体装置の製造方法に係り、籍にＩＣ，Ｌ
８Ｉなどの素子間分離技術を改良した製造方法に関する
。
８Ｉなどの素子間分離技術を改良した製造方法に関する
。
〈従来技術及びその問題点〉
従来、半導体装置、特にバイポーラＩＣ，ＭＯ＆ＩＣ（
Ｄｇ造における素子量分一方法としては、ＰＮ接合分離
１選択酸化法などが一般に用いられているが、この様な
方法にはいくつかの欠点がある。
Ｄｇ造における素子量分一方法としては、ＰＮ接合分離
１選択酸化法などが一般に用いられているが、この様な
方法にはいくつかの欠点がある。
たとえば、ＰＮＮ接合線法では分−拡散部の横方向接舷
が大きいため、集′積度が悪く、又、Ｓ抗酸化法では、
フィールド端部での酸化膜の非鹸化領域への食い込みに
よるストレスの増大が、結晶欠陥を生じさせ、しかも、
この食い込みによるパターン変換差が大傘＜、この方法
による高集積度化には限界がある。ＰＮ接合分離法と選
択酸化法を併用した方法について１．１ｉｌ（→図、ｇ
ｌ（ｂ）図を用いて説明する。たとえばＮ型の半導体層
１０３上のシリコン酸化膜パター；／ １３０ａ、１３
０ｂ 、シリコン窒化膜パｆｉ −ン１３１ａ、１３１
ｂをマスクとして、半導体層１０３をエツチングして、
溝部を形成した後、この溝部内の分離用のＰＮ接合形成
予定部を開口したレジスト・パターン１３２ａ、１３２
ｂを形成する。次いで第１ （ｂ）図のごとく、このし
シストパターンをマスクとして、ポロ／のイオン・イン
プランティシ璽ン法にて、ＰＭの不純物領域１０６を形
成し、レジストパターンを除去した後、前述のシリコン
窒化膜パターン１３１ａ、 １３１ｂを耐酸化性のマス
ク材として選択酸化をし、マスクパターン１３０ｍ、１
３０ｂ、１３１ａ。
が大きいため、集′積度が悪く、又、Ｓ抗酸化法では、
フィールド端部での酸化膜の非鹸化領域への食い込みに
よるストレスの増大が、結晶欠陥を生じさせ、しかも、
この食い込みによるパターン変換差が大傘＜、この方法
による高集積度化には限界がある。ＰＮ接合分離法と選
択酸化法を併用した方法について１．１ｉｌ（→図、ｇ
ｌ（ｂ）図を用いて説明する。たとえばＮ型の半導体層
１０３上のシリコン酸化膜パター；／ １３０ａ、１３
０ｂ 、シリコン窒化膜パｆｉ −ン１３１ａ、１３１
ｂをマスクとして、半導体層１０３をエツチングして、
溝部を形成した後、この溝部内の分離用のＰＮ接合形成
予定部を開口したレジスト・パターン１３２ａ、１３２
ｂを形成する。次いで第１ （ｂ）図のごとく、このし
シストパターンをマスクとして、ポロ／のイオン・イン
プランティシ璽ン法にて、ＰＭの不純物領域１０６を形
成し、レジストパターンを除去した後、前述のシリコン
窒化膜パターン１３１ａ、 １３１ｂを耐酸化性のマス
ク材として選択酸化をし、マスクパターン１３０ｍ、１
３０ｂ、１３１ａ。
１３１ｂを除去して１分１１ａｌ化Ｊ［１３４を残置さ
せた。
せた。
この様にして形成され九分−酸化１ｉ［１３４とＰ型分
噛領域１０６との相対的な位置は、マスク合せの種度に
依存し、合せ余裕を必要とし、又、分ａＳＳ１３４の端
部での、いわゆるバードビーク発生のために、分離領域
の集積度を悪化させている。
噛領域１０６との相対的な位置は、マスク合せの種度に
依存し、合せ余裕を必要とし、又、分ａＳＳ１３４の端
部での、いわゆるバードビーク発生のために、分離領域
の集積度を悪化させている。
一方、上述の様な素子分離方法における欠点を防止した
製造方法として次の様な方法が矧られている。たとえば
、第２（ａ）図のごとく、Ｎｆｉのシリコン半導体層１
０３上の素子分離形成予定部を開口した窒化膜パターン
１３１ａ、１３１ｂを形成した後、このマスク材をマス
クとして、半導体層１０３中に溝部を形成し、さらに、
このマスク材パターン１３１ａ。
製造方法として次の様な方法が矧られている。たとえば
、第２（ａ）図のごとく、Ｎｆｉのシリコン半導体層１
０３上の素子分離形成予定部を開口した窒化膜パターン
１３１ａ、１３１ｂを形成した後、このマスク材をマス
クとして、半導体層１０３中に溝部を形成し、さらに、
このマスク材パターン１３１ａ。
１３１ｂをマス〆、とじて、ボロ７等のイオン・インプ
１″ ランティン習ン法によって、この溝部の底面にＰ型の分
離領域１０６を形成した。次いで第２（ｂ）図のごとく
、溝部の幅の半分よりも光分厚い膜厚で、分離用のシリ
コン酸化膜１０７を堆積させ、溝部を填没させた。次い
で、第２（Ｃ）図のごとく、シリコン酸化＠１１０７を
パック・エツチングして、菫化膜ハターン１３１ｍ、１
３１ｂ ｏ１１面を露出させた後この窒化膜パターン１
３ｔａ、１３ｔｂを除去し、溝部内に分離用の酸化ｄ１
０７ｍを残置させた。この様に一体化された酸化膜１０
７ａとＰ型領域１０６は、分離領域として使用でき、パ
ターン変換差の少なく１分１１１ｇ１ｌ化膜１０７ａと
ＰＷｉ領域１０６が自己整合的に形成されているという
長所を有している。
１″ ランティン習ン法によって、この溝部の底面にＰ型の分
離領域１０６を形成した。次いで第２（ｂ）図のごとく
、溝部の幅の半分よりも光分厚い膜厚で、分離用のシリ
コン酸化膜１０７を堆積させ、溝部を填没させた。次い
で、第２（Ｃ）図のごとく、シリコン酸化＠１１０７を
パック・エツチングして、菫化膜ハターン１３１ｍ、１
３１ｂ ｏ１１面を露出させた後この窒化膜パターン１
３ｔａ、１３ｔｂを除去し、溝部内に分離用の酸化ｄ１
０７ｍを残置させた。この様に一体化された酸化膜１０
７ａとＰ型領域１０６は、分離領域として使用でき、パ
ターン変換差の少なく１分１１１ｇ１ｌ化膜１０７ａと
ＰＷｉ領域１０６が自己整合的に形成されているという
長所を有している。
しかしながら、この様な素子分離の酸化膜に接した接合
領域を形成した場合、隣接して形成された接合間の接合
の電気的耐圧を劣化させることが分った。たとえば、第
３図のとと＜、Ｎｍの半導体層１０３に分離用のシリコ
ン酸化膜１０７１１に接して１！！ｌの分離領域１０６
、半導体層１０３表面では、Ｐ型領域１０８、Ｎ４領域
１０９が形成されているものとする。この場合、ｐｍの
領域１０６に対するＰ＃１領域１０８までの距離囚、あ
るいはｎｉｌ領域１０９に対する距＃ＩＩ（Ｂはそれぞ
れ、自己整合的に短い兼さに設定されてしまうために、
それぞれの接合部での電気的耐圧を低下させる。この問
題を解決するためには、１層４図のごとく、第３図にお
ける距ｌ１ｌｌ（Ａ）に対する距＃（０と同様に、距離
（Ｉｍに対応する距離（ロ）をできるだけ大きくとる必
要があり、しかも。
領域を形成した場合、隣接して形成された接合間の接合
の電気的耐圧を劣化させることが分った。たとえば、第
３図のとと＜、Ｎｍの半導体層１０３に分離用のシリコ
ン酸化膜１０７１１に接して１！！ｌの分離領域１０６
、半導体層１０３表面では、Ｐ型領域１０８、Ｎ４領域
１０９が形成されているものとする。この場合、ｐｍの
領域１０６に対するＰ＃１領域１０８までの距離囚、あ
るいはｎｉｌ領域１０９に対する距＃ＩＩ（Ｂはそれぞ
れ、自己整合的に短い兼さに設定されてしまうために、
それぞれの接合部での電気的耐圧を低下させる。この問
題を解決するためには、１層４図のごとく、第３図にお
ける距ｌ１ｌｌ（Ａ）に対する距＃（０と同様に、距離
（Ｉｍに対応する距離（ロ）をできるだけ大きくとる必
要があり、しかも。
この距離（０（Ｉ）を自己整合的に決めることが高集積
化には好ましい。
化には好ましい。
〈発明の目的〉
本発明は、上記点に噂みてなされたもので、特に深い素
子分離領域の下部に形成されたＰＮ接合分離領域、ある
いはＭＯｆ９集積回路等の場合には、チャンネルカット
領域等にｌｌＩ接した接合部を自己整合的に形成し、接
合間の電気的耐圧を改善する方法を提供するものである
。
子分離領域の下部に形成されたＰＮ接合分離領域、ある
いはＭＯｆ９集積回路等の場合には、チャンネルカット
領域等にｌｌＩ接した接合部を自己整合的に形成し、接
合間の電気的耐圧を改善する方法を提供するものである
。
〈発明の実施例〉
以下１本発明の詳細な説明する。
まず、シリコン等の半導体層上にｌ１ｌＩｌのマスク材
を形成し、素子分離形成予定部上の第１のマスク材を写
真食刻法にて選択的に除去する。マスク材の構成として
は、単一あるいは２層、３１−等の種々の複合膜を用い
ることが出来る。このマスク材は、半導害層内に＃部を
エツチングにて形成する場合、耐エツチング性が大きい
事が好ましく、膜材としては、ＣＶＤ−８ｉｎｓ 、シ
リコン窒化膜等の種々の絶縁膜あるいは、多結晶シリコ
／、シリサイド、金属等の導電性膜も、場合によっては
使用することも可能である。
を形成し、素子分離形成予定部上の第１のマスク材を写
真食刻法にて選択的に除去する。マスク材の構成として
は、単一あるいは２層、３１−等の種々の複合膜を用い
ることが出来る。このマスク材は、半導害層内に＃部を
エツチングにて形成する場合、耐エツチング性が大きい
事が好ましく、膜材としては、ＣＶＤ−８ｉｎｓ 、シ
リコン窒化膜等の種々の絶縁膜あるいは、多結晶シリコ
／、シリサイド、金属等の導電性膜も、場合によっては
使用することも可能である。
次いで、＄１のマスク材をマスクとして、半導体層をエ
ツチングして溝部を形成する。かかるエツチング手段と
して、リアクティブ・イオンエツチング法（ＲＩＢ）等
の異方性のエツチングを採用すれば、Ｓ部の側面を垂直
あるいは画直に近い形状にすることが出来る。但し、後
で分離材を充填するためには、側面の形状を少しテーパ
ー状になる様にエツチングすることが好ましい。
ツチングして溝部を形成する。かかるエツチング手段と
して、リアクティブ・イオンエツチング法（ＲＩＢ）等
の異方性のエツチングを採用すれば、Ｓ部の側面を垂直
あるいは画直に近い形状にすることが出来る。但し、後
で分離材を充填するためには、側面の形状を少しテーパ
ー状になる様にエツチングすることが好ましい。
次いで、その溝内にＰＭ分−領域、あるいはチャンネル
カット領域を形成しよう・とじている１１部を一□ 埋没させない厚みで、少なくと、も篩部内を一様に第２
のマスク材が被覆する様に形成する。この形成手段とし
ては、ＣｖＤ−８ｉ０ｚ 、シリコン窒化膜等の絶縁膜
、多結晶シリコン、シリサイド、金属等の導を膜などの
単−編あるいはこれらの複合−などの撒積法あるいは、
熱酸化膜、熱窒化膜なとの化成膜など種々のｔのが採用
される。
カット領域を形成しよう・とじている１１部を一□ 埋没させない厚みで、少なくと、も篩部内を一様に第２
のマスク材が被覆する様に形成する。この形成手段とし
ては、ＣｖＤ−８ｉ０ｚ 、シリコン窒化膜等の絶縁膜
、多結晶シリコン、シリサイド、金属等の導を膜などの
単−編あるいはこれらの複合−などの撒積法あるいは、
熱酸化膜、熱窒化膜なとの化成膜など種々のｔのが採用
される。
次いで、エツチング手段を用いて、Ｓ部の側面に第２の
マスク材パターンを！ｌ１１１１１させ、篩部の底面を
開口する。この場合、溝部の側面に第２のマスク材を自
己整合的に残置させる方法として、例えば第２のマスク
材として％ＣＣＶＤ−８ｉｏ２を半導体層上に堆積させ
、ＲＩＢ等の半導体層主平面に喬直な方向に異方性のあ
るエツチング方式にてエツチングすれば、溝部の底面が
選択的にエツチングされて、溝部の側面には第２のマス
ク材が鴨置される。この残置されたマスク材の側面上の
厚みは初めの堆積成の膜厚とほぼ同じになるので、この
残置された膜厚を任意に制御することが可能であり、し
かも、溝部めｍ面に対して自己整合的にその膜厚の寸法
を決゛＝、ることが出来る。但し、場合“ｉｌ によってはＩ＆面を露出させずに、薄い膜材を鴨こす方
法も可能である。
マスク材パターンを！ｌ１１１１１させ、篩部の底面を
開口する。この場合、溝部の側面に第２のマスク材を自
己整合的に残置させる方法として、例えば第２のマスク
材として％ＣＣＶＤ−８ｉｏ２を半導体層上に堆積させ
、ＲＩＢ等の半導体層主平面に喬直な方向に異方性のあ
るエツチング方式にてエツチングすれば、溝部の底面が
選択的にエツチングされて、溝部の側面には第２のマス
ク材が鴨置される。この残置されたマスク材の側面上の
厚みは初めの堆積成の膜厚とほぼ同じになるので、この
残置された膜厚を任意に制御することが可能であり、し
かも、溝部めｍ面に対して自己整合的にその膜厚の寸法
を決゛＝、ることが出来る。但し、場合“ｉｌ によってはＩ＆面を露出させずに、薄い膜材を鴨こす方
法も可能である。
次いで、前述の第２のマスク材パターンをマスクとじて
、溝部の底面に選択的に半導体層と同一あるいは異なる
導電型・の不純物領域を形成する。
、溝部の底面に選択的に半導体層と同一あるいは異なる
導電型・の不純物領域を形成する。
この様な不純物領域の形成手段としては、気相接舷法、
固相拡欽法、イオン注入法などの種々の方法が採用され
る。又、不純物が半導体層の導電型と異なる場合は、バ
イポーラ素子の素子分離領域として利用され、導ｔＩｌ
が同一の場合は、ＭＯ８素子のチャンネルカット等の領
域として用いることが出来る。
固相拡欽法、イオン注入法などの種々の方法が採用され
る。又、不純物が半導体層の導電型と異なる場合は、バ
イポーラ素子の素子分離領域として利用され、導ｔＩｌ
が同一の場合は、ＭＯ８素子のチャンネルカット等の領
域として用いることが出来る。
次いで、溝部内に分離材を充填する。かかる分［ｔとし
ては、ＣＶＤ −５ｉ０２．シリコン窒化膜等の絶縁膜
あるいは、これらの複合膜などが採用でき場合によって
は、導電材を充填することも可能である。例えば、第２
のマスク材を絶縁材とした場合、このマスク材を践して
、溝部に多結晶シリコン、シリサイドなどの導電材を充
填することができる。この導電材と＃部の底面との導通
をとる事によって、基板部の端子を半導体層表面に導出
することが可能となる。又、これらの導電材を充填する
面に、露出した溝部の表面を酸化等によって絶縁化して
おけば、充填された４鑞体部は場込み配線パターンとし
て使用することも可能となる。
ては、ＣＶＤ −５ｉ０２．シリコン窒化膜等の絶縁膜
あるいは、これらの複合膜などが採用でき場合によって
は、導電材を充填することも可能である。例えば、第２
のマスク材を絶縁材とした場合、このマスク材を践して
、溝部に多結晶シリコン、シリサイドなどの導電材を充
填することができる。この導電材と＃部の底面との導通
をとる事によって、基板部の端子を半導体層表面に導出
することが可能となる。又、これらの導電材を充填する
面に、露出した溝部の表面を酸化等によって絶縁化して
おけば、充填された４鑞体部は場込み配線パターンとし
て使用することも可能となる。
以上の様に、本発明の方法を用いれば、ｌＡ子分−のた
めの縛−の＠面から自己整合的に溝部底面に素子分−の
半導体領域を適度に離間させながら形成することができ
、バイポーラ、ＭＯ８＠積回路の高性能化、高密度化に
とって重曹な手段を提供することができる。
めの縛−の＠面から自己整合的に溝部底面に素子分−の
半導体領域を適度に離間させながら形成することができ
、バイポーラ、ＭＯ８＠積回路の高性能化、高密度化に
とって重曹な手段を提供することができる。
本発明による第１の実施例として、バイポーラＮＰＮ
）ランジスタの製造方法について１図面を用いて以下に
説明する。
）ランジスタの製造方法について１図面を用いて以下に
説明する。
まず、 Ｍ ５ （ａ）図のとｈ＜、ＰＭ（Ｄシ’）：
ｔ７６Ｈ１０１上に選択的にｎ型の塩込み層１０２を形
成し。
ｔ７６Ｈ１０１上に選択的にｎ型の塩込み層１０２を形
成し。
気相エピタキシャル法にて、半導体基板１０１上にｎｆ
ｉの半導体層１０３を形成し、この半導体層上にシリコ
ン窒化膜等の第１のマスク材パターン１０４暑。
ｉの半導体層１０３を形成し、この半導体層上にシリコ
ン窒化膜等の第１のマスク材パターン１０４暑。
１０４ｂ、 １０４ｃを形成した。
次いで、ｇ５（ｂ）図のとと＜ａｌｌのマスク材パター
ン１０４烏、１０４ｂ、１０４ｃをマスクとして、半導
体層１０３をエツチングして、素子分−のための篩部を
形成した。ここで、嬉２マスク材として、シリコン酸化
−１０５を、この溝部を埋没させない厚みで全面に堆積
させた。
ン１０４烏、１０４ｂ、１０４ｃをマスクとして、半導
体層１０３をエツチングして、素子分−のための篩部を
形成した。ここで、嬉２マスク材として、シリコン酸化
−１０５を、この溝部を埋没させない厚みで全面に堆積
させた。
次いで、ＪＩ５（Ｃ）図のごとくこの第２のマスク材を
ｎｆｉ８等の半導体層主平面に対して１ｍ１直の異方性
エツチング手段にてエツチングし、溝部の底面を露出さ
せ、かつ溝部の側ｔＭＫマスク材パターン１０５ａ、
１０５ｂ、１０５ｃ、１０５ｄ を残置させた。さらに
、チャンネルカットあるいはＰＮ分離のためのＰａｌの
領域１０６ｍ、１０６ｂ ｔボロン等のイオン・インブ
ランティシ諺ン法にて形成した。
ｎｆｉ８等の半導体層主平面に対して１ｍ１直の異方性
エツチング手段にてエツチングし、溝部の底面を露出さ
せ、かつ溝部の側ｔＭＫマスク材パターン１０５ａ、
１０５ｂ、１０５ｃ、１０５ｄ を残置させた。さらに
、チャンネルカットあるいはＰＮ分離のためのＰａｌの
領域１０６ｍ、１０６ｂ ｔボロン等のイオン・インブ
ランティシ諺ン法にて形成した。
次いで、嬉５（ｄ）図のごとく全ｄｉＫ ＣＶＤ−８ｉ
０ｚｊｌ１１０７を素子分離の溝部を埋没させる厚みで
堆積させ、ＣＶＤ−８ｉ０２ ｄｌの表面がほぼ平担と
なる様にした。この場合、第２のマスタ材として使用し
九〇ＶＤ−８ｉｎｇバターｙ １０５ａ、１０’ｉｂ、
１０５ｃ、１０５ｄ等は。
０ｚｊｌ１１０７を素子分離の溝部を埋没させる厚みで
堆積させ、ＣＶＤ−８ｉ０２ ｄｌの表面がほぼ平担と
なる様にした。この場合、第２のマスタ材として使用し
九〇ＶＤ−８ｉｎｇバターｙ １０５ａ、１０’ｉｂ、
１０５ｃ、１０５ｄ等は。
ＣＶＤ−８１０２ｇ １０７ Ｏ堆積に一立ッテ、コＯ
ＣＶＤ −８１０２Ｊｉ１１０７を良好に充填させるた
めに、あらかじめ除去しておいても良い０ただし、 Ｃ
ＶＤ−８ｉ０ｚのパタぼンの形状と溝幅が大−ければこ
れらのＣＶＩ）−８ｉ０ｚパタ一ン１０５ｍ、１０５ｂ
、１０５ｃ、１０５ｄ等は特に除去しなくてもよい。
ＣＶＤ −８１０２Ｊｉ１１０７を良好に充填させるた
めに、あらかじめ除去しておいても良い０ただし、 Ｃ
ＶＤ−８ｉ０ｚのパタぼンの形状と溝幅が大−ければこ
れらのＣＶＩ）−８ｉ０ｚパタ一ン１０５ｍ、１０５ｂ
、１０５ｃ、１０５ｄ等は特に除去しなくてもよい。
次イテ、第５（Ｃ）図のごとく、ＣＶＤ−８ｉｎｓ属１
０７の全面を、第１のマスク材パターン１０４ａ、１０
４ｂ。
０７の全面を、第１のマスク材パターン１０４ａ、１０
４ｂ。
１０４Ｃの表面が露出するまでエツチングして、分離の
ための溝部内Ｋ ＣＶＤ−８ｉ０ｘ −ｇ １０７ｍ、
１０７ｂ ｔ ｆＡ置させた。ここで、第１のマスク材
パターン１０４１゜１０４ｂ、１０４Ｃを除去したのち
、レジストブロック法により選択的にボロンをイオン注
入することによって！’ｑ’Ｎ ）ランジスタのＰａｌ
のベース領域１０８を形成し、さらに同様にして、ｎ＃
１のエミッター領域１０９Ｌ、、ｎ Ｉｔのコレクタ電
極取り出し領域１０９ｂを形成した。
ための溝部内Ｋ ＣＶＤ−８ｉ０ｘ −ｇ １０７ｍ、
１０７ｂ ｔ ｆＡ置させた。ここで、第１のマスク材
パターン１０４１゜１０４ｂ、１０４Ｃを除去したのち
、レジストブロック法により選択的にボロンをイオン注
入することによって！’ｑ’Ｎ ）ランジスタのＰａｌ
のベース領域１０８を形成し、さらに同様にして、ｎ＃
１のエミッター領域１０９Ｌ、、ｎ Ｉｔのコレクタ電
極取り出し領域１０９ｂを形成した。
最後に、半導体層全面に薄いンリコン酸化威１１０を形
成し、これを絶縁膜とした。ここで所望の領域から電極
１”’ｒｔ−を形成しく図示せず）、パイ＃ −９ＮＰ
Ｎ ） ９．１匹８漣。。え。
成し、これを絶縁膜とした。ここで所望の領域から電極
１”’ｒｔ−を形成しく図示せず）、パイ＃ −９ＮＰ
Ｎ ） ９．１匹８漣。。え。
ここに、本発明による方法によって、ｐＨの分離領域１
０６ｍと、Ｐａのベース領域１０８は１ｇｚ。
０６ｍと、Ｐａのベース領域１０８は１ｇｚ。
マスク材パターン１０５ｂ （第５（Ｃ）図）の溝部側
面上の−みにけ、自己整合的に離間することが出来、パ
ンチスルーなどによる電気的耐圧の低下を防止すること
が出来た。又、同様Ｋ１１ｍ１のコレクタ電極取り出し
領域１０９ｂと、Ｐｆｉの分−領域１−０６ｂを。
面上の−みにけ、自己整合的に離間することが出来、パ
ンチスルーなどによる電気的耐圧の低下を防止すること
が出来た。又、同様Ｋ１１ｍ１のコレクタ電極取り出し
領域１０９ｂと、Ｐｆｉの分−領域１−０６ｂを。
自己整合的に一関することが出来、高一度の不純物の接
近を防止でき、ｐ＋−ｎ＋接合の接合耐圧を大きくする
ことが出来た。とれと同様にしてｓ ｎａｌの堀込み
領域１０２とＰ型の領域１０６ａ、１０６ｂ等の距離も
大きくとることができたのでこ；１らの接合耐圧を改善
することができた０ 上述の一連の製造方法によるＮＰＮ ）ランジスタの製
造の変形例について説明する０例えば、第５（Ｃ）図に
おいて、全面に多結晶シリコン−を溝部を埋没する様に
堆積させて、この多結晶シリコン裏の表面から平担にバ
ック・エツチングすることによって、溝部内に多結晶シ
リコン膜を残置させることができる０この場合、前述と
同様に□し丁、ＮＰＮ ）ランジスタを形成したものを
、４５（ｆ）図に述しである０ことで、多結晶膜１１１
ｊｌｌｌｂにボロン等のＰａ１の不純物を含ませておけ
ば、シリコン半導体表面への幕板部１０１ （Ｄ接地点
としてこれらの多結晶膜を使用することができ、基板電
流による基板電位の浮き上９を防止することが出来る。
近を防止でき、ｐ＋−ｎ＋接合の接合耐圧を大きくする
ことが出来た。とれと同様にしてｓ ｎａｌの堀込み
領域１０２とＰ型の領域１０６ａ、１０６ｂ等の距離も
大きくとることができたのでこ；１らの接合耐圧を改善
することができた０ 上述の一連の製造方法によるＮＰＮ ）ランジスタの製
造の変形例について説明する０例えば、第５（Ｃ）図に
おいて、全面に多結晶シリコン−を溝部を埋没する様に
堆積させて、この多結晶シリコン裏の表面から平担にバ
ック・エツチングすることによって、溝部内に多結晶シ
リコン膜を残置させることができる０この場合、前述と
同様に□し丁、ＮＰＮ ）ランジスタを形成したものを
、４５（ｆ）図に述しである０ことで、多結晶膜１１１
ｊｌｌｌｂにボロン等のＰａ１の不純物を含ませておけ
ば、シリコン半導体表面への幕板部１０１ （Ｄ接地点
としてこれらの多結晶膜を使用することができ、基板電
流による基板電位の浮き上９を防止することが出来る。
本発明による第２の実施例として、形成されるべき溝部
の幅か充分く広いフィールド領域を形成しながら、本発
明による素子分離法を達成している例について図面を用
いて説明する。
の幅か充分く広いフィールド領域を形成しながら、本発
明による素子分離法を達成している例について図面を用
いて説明する。
まず、第６（ａ）図のとと＜ｐｍの半導体基板１０１上
に、選択的にｎｆｉの埋込み領域１０２を形成し。
に、選択的にｎｆｉの埋込み領域１０２を形成し。
さらに気相エピタキシャル法にてこの基板上にｎ雛の半
導体層１０３を形成した。この半導体層上にシリコン窒
化−等の第１のマスク材パターン１０４１゜１０４ｂ
ｔ−形成し幅狭と幅広の開口部を設けた０次いで、＄１
６ （ｂ）図のごとく、！ｌＩｌのマスク材のＩｔ 化
ＩＩパターン１０４ｍ、 １０４ｂをマスクとして、半
導体層をエツチングして１幅狭と幅広の溝部を形成し、
この篩部を埋没させない厚みで、かつ溝部の深さとほぼ
同程度の厚みで、 ＣＶＤ−８ｉＯｚ膜１０５を堆積さ
せた。このＣＶＤ−８ｋＯ＊ ＄１０５上の幅広のフィ
ールド形成予定部上に、レジストノくターフ１２０を形
成した。
導体層１０３を形成した。この半導体層上にシリコン窒
化−等の第１のマスク材パターン１０４１゜１０４ｂ
ｔ−形成し幅狭と幅広の開口部を設けた０次いで、＄１
６ （ｂ）図のごとく、！ｌＩｌのマスク材のＩｔ 化
ＩＩパターン１０４ｍ、 １０４ｂをマスクとして、半
導体層をエツチングして１幅狭と幅広の溝部を形成し、
この篩部を埋没させない厚みで、かつ溝部の深さとほぼ
同程度の厚みで、 ＣＶＤ−８ｉＯｚ膜１０５を堆積さ
せた。このＣＶＤ−８ｋＯ＊ ＄１０５上の幅広のフィ
ールド形成予定部上に、レジストノくターフ１２０を形
成した。
次いで、ａｌＥ６（ｃ）図のごとく、ＲＩＭ等の異方性
のエツチング法にて ＠１のマスク材の表面が露出する
まで、エツチングして幅狭の溝部の側面に、１１１２の
−ｖＸり材パター７１０５ｍ、１０５ｂを残置させ、同
時に幅広の溝部の側面に第２マスク材パターン１０５Ｃ
、幅広の溝部内にフィールド膜となる第２マスク材パタ
ーン１０５ｄを残置させた後レジストパターン１２０を
除去し、これらの第１および第２マスク材をマスクとし
てポロン等のイオン・インプランティシ■ン法にて、ｐ
Ｗｌの分離領域１０６ｍ、１０６ｂを形成した。
のエツチング法にて ＠１のマスク材の表面が露出する
まで、エツチングして幅狭の溝部の側面に、１１１２の
−ｖＸり材パター７１０５ｍ、１０５ｂを残置させ、同
時に幅広の溝部の側面に第２マスク材パターン１０５Ｃ
、幅広の溝部内にフィールド膜となる第２マスク材パタ
ーン１０５ｄを残置させた後レジストパターン１２０を
除去し、これらの第１および第２マスク材をマスクとし
てポロン等のイオン・インプランティシ■ン法にて、ｐ
Ｗｌの分離領域１０６ｍ、１０６ｂを形成した。
次いで、第６（ｄ）図のごとく、第１の実施例における
手法と同様にてＰｌｌの分離領域１０６ｍ、 １０６ｂ
上の溝部内にＣＶＤ−８１０２−を充填し、分離１０７
８゜１０７ｂを形成し、＄１のマスク材／Ｎターｙ １
０４ｍ、１０４ｂ□（ を除去したつこの様に形成さ外光ｎａｔｌの壊込み領域
１０２ ｋの半導体層領域ＫＮＰＮ）ランジスタ等のバ
イポーラ素子を形成することが出来た（図示せず）。
手法と同様にてＰｌｌの分離領域１０６ｍ、 １０６ｂ
上の溝部内にＣＶＤ−８１０２−を充填し、分離１０７
８゜１０７ｂを形成し、＄１のマスク材／Ｎターｙ １
０４ｍ、１０４ｂ□（ を除去したつこの様に形成さ外光ｎａｔｌの壊込み領域
１０２ ｋの半導体層領域ＫＮＰＮ）ランジスタ等のバ
イポーラ素子を形成することが出来た（図示せず）。
〈発明の効果〉
以上の様に１本発明による方法を用いて、所望のＰ臘分
−領域を形成することかで龜るとと４ＫＩｌｌ狭と幅広
のフィールド領域も形成することが出来た。
−領域を形成することかで龜るとと４ＫＩｌｌ狭と幅広
のフィールド領域も形成することが出来た。
１１１図、第１（ｂ）図は従来技術を説明するための断
面図、ＪｌｌＥ２（４図、ｇ ２ （ｂ） ｌｄ、第２
（Ｃ） 図、嬉３図は従来技術の問題点を説明するた
めの断面図、第４図は本発明に係る方法を示す断面図、
第５（暑）Ｆｊ！ｉＳ第５（ｆ）図、第６（荀図〜第６
（ｄ）図は本発明による実施例を示す断面図である。図
において。 １０１・・・ＰＭ半導体基板、ｌｐ２・・・ｎ＃ｌの場
込み層、１０３ ・１Ｉ１０半導１ｉ１． １０４．１０４ｍ、１０４ｂ、１０４ｃ、１３０ｍ、１
３１ｂ−−−シリコン窒化膜、１０５．１０５ｍ、１０
５ｂ、’１０５ｃ、１０５ｄ、１０７，１０７ａ、１０
７ｂ。 １１０．１３０ｍ、１３１１３４ ’ニーｙ ＩＪ ｗ
７＠（□、１゜ １０６．１０６畠、１０６ｂ、１０８・・・Ｐ臘半導体
領域。 １０９、１０９ｍ、 １０９ｂ −・−ｎ ｉｌ半導体
領域、１２０．１３２ｍ、１３２ｂ −−−レジスト・
パターン。 ￥Ｉ（ａ＋口 ／１７７ ＄１ｔｔｙ＞図 Ｎ ｌθ〕 １６２＜ａ＋図 ０３ ＄ ２ｔＣ）図 輩３図 １０３ ′″１ｆＪ４図 ０３ ｆＪテ（（１）図 下５３ｂ２図 ′ ＄−５＜Ｑ）図 １０／７テｔｄ＋図 Ｉθり ０１ 茅′ ｙ、ナン 図
面図、ＪｌｌＥ２（４図、ｇ ２ （ｂ） ｌｄ、第２
（Ｃ） 図、嬉３図は従来技術の問題点を説明するた
めの断面図、第４図は本発明に係る方法を示す断面図、
第５（暑）Ｆｊ！ｉＳ第５（ｆ）図、第６（荀図〜第６
（ｄ）図は本発明による実施例を示す断面図である。図
において。 １０１・・・ＰＭ半導体基板、ｌｐ２・・・ｎ＃ｌの場
込み層、１０３ ・１Ｉ１０半導１ｉ１． １０４．１０４ｍ、１０４ｂ、１０４ｃ、１３０ｍ、１
３１ｂ−−−シリコン窒化膜、１０５．１０５ｍ、１０
５ｂ、’１０５ｃ、１０５ｄ、１０７，１０７ａ、１０
７ｂ。 １１０．１３０ｍ、１３１１３４ ’ニーｙ ＩＪ ｗ
７＠（□、１゜ １０６．１０６畠、１０６ｂ、１０８・・・Ｐ臘半導体
領域。 １０９、１０９ｍ、 １０９ｂ −・−ｎ ｉｌ半導体
領域、１２０．１３２ｍ、１３２ｂ −−−レジスト・
パターン。 ￥Ｉ（ａ＋口 ／１７７ ＄１ｔｔｙ＞図 Ｎ ｌθ〕 １６２＜ａ＋図 ０３ ＄ ２ｔＣ）図 輩３図 １０３ ′″１ｆＪ４図 ０３ ｆＪテ（（１）図 下５３ｂ２図 ′ ＄−５＜Ｑ）図 １０／７テｔｄ＋図 Ｉθり ０１ 茅′ ｙ、ナン 図
Claims (1)
- 【特許請求の範囲】 （１）半導体層に溝部を選択的に形成する１機と。 前記第１の溝部の内ｇｓ面にマスク材を選択的に残置さ
せる１鴨と、前記のマスク材を用いて、構部の底面に半
導体層よりも高濃度の不純物領域を形成する１根とを具
備したことを特徴とする半導体装置の製造方法６ （２）前記溝部の内側面にマスク材をＳ置させる１楢を
、前記＃部を含む半導体−上にマスク材膜を溝部を埋設
させない膜厚で堆積し、この被膜を半導体ｆ−主平面に
対して垂直な方向に異方性エツチングすることによって
行なうことを特徴とする特許請求の範ｆＡ第１ＪＪ紀載
の半導体装置の製造方法。 ｔ３Ｊ ＠記纏部の底面に嶋一度不純物領域を形成する
１楊の後、前記溝部に分離材をＳ置させ、素子分離領域
として用いることを特徴とする特許請求の範囲第１項な
いし第２項いずれか記載の半導体装置の製造方法０ （４）前記のマスク材を絶縁層とし、このマスク材を残
置させた状−で、癖部内に導′域材を残置させる１根を
付加し、この導電材を前記高濃度の不純物領域と半導体
層の表面との１を成約導出部として用いることを特徴と
する特許請求の範囲第１項ないし第３項いずれか記載の
半導体装−の製造方法っ（５）前記の＃部を形成する方
法として、゛あらかじめ幅広の溝部を形成し、この錦部
内に別の分離材膜ハターンを残置させ、このパターン編
の１１１１ｒｒｉト幅広の溝部の側面とで規定された溝
部を用いることを特徴とする特許請求範囲第１項ないし
嬉４項いずれか紀絨の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1551582A JPS58134443A (ja) | 1982-02-04 | 1982-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1551582A JPS58134443A (ja) | 1982-02-04 | 1982-02-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58134443A true JPS58134443A (ja) | 1983-08-10 |
Family
ID=11890949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1551582A Pending JPS58134443A (ja) | 1982-02-04 | 1982-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134443A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551911A (en) * | 1982-12-28 | 1985-11-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| US4682408A (en) * | 1985-04-01 | 1987-07-28 | Matsushita Electronics Corporation | Method for making field oxide region with self-aligned channel stop implantation |
| US4696095A (en) * | 1986-03-27 | 1987-09-29 | Advanced Micro Devices, Inc. | Process for isolation using self-aligned diffusion process |
| JPS63144541A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体装置およびその製造方法 |
| US4859615A (en) * | 1985-09-19 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell capacitor and method for making the same |
| US5108783A (en) * | 1988-12-23 | 1992-04-28 | Sharp Kabushiki Kaisha | Process for producing semiconductor devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
-
1982
- 1982-02-04 JP JP1551582A patent/JPS58134443A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551911A (en) * | 1982-12-28 | 1985-11-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| US4682408A (en) * | 1985-04-01 | 1987-07-28 | Matsushita Electronics Corporation | Method for making field oxide region with self-aligned channel stop implantation |
| US4859615A (en) * | 1985-09-19 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell capacitor and method for making the same |
| US4696095A (en) * | 1986-03-27 | 1987-09-29 | Advanced Micro Devices, Inc. | Process for isolation using self-aligned diffusion process |
| JPS63144541A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体装置およびその製造方法 |
| US5108783A (en) * | 1988-12-23 | 1992-04-28 | Sharp Kabushiki Kaisha | Process for producing semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539777B2 (ja) | 半導体素子の形成方法 | |
| US4582565A (en) | Method of manufacturing integrated semiconductor circuit devices | |
| JP2791260B2 (ja) | 半導体装置の製造方法 | |
| JPH0513566A (ja) | 半導体装置の製造方法 | |
| TW201232760A (en) | Semiconductor device and fabrication method thereof | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH0348656B2 (ja) | ||
| JPS58134443A (ja) | 半導体装置の製造方法 | |
| JPS5992548A (ja) | 半導体装置及びその製造方法 | |
| KR20000057734A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3022714B2 (ja) | 半導体装置およびその製造方法 | |
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JPS62104051A (ja) | 集積回路のアイソレ−シヨン構造およびその形成方法 | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JPS62298130A (ja) | 素子分離方法 | |
| JPS5984435A (ja) | 半導体集積回路及びその製造方法 | |
| JPH01112746A (ja) | 半導体装置 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPH0234930A (ja) | 半導体装置の製造方法 | |
| JP3092834B2 (ja) | 素子分離のための半導体装置およびその製造方法 | |
| JP3106487B2 (ja) | 半導体装置の製造方法 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| JPS59188936A (ja) | 半導体装置の製造方法 | |
| JPH079974B2 (ja) | 相補型半導体装置の製造方法 | |
| JPH07107937B2 (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 |