KR100773352B1 - 스트레스 인가 모스 트랜지스터를 갖는 반도체소자의제조방법 및 그에 의해 제조된 반도체소자 - Google Patents

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Abstract

스트레스 인가 모스 트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 먼저, 반도체기판의 소정영역에 모스 트랜지스터를 형성한다. 상기 모스 트랜지스터의 소스/드레인 영역들을 덮으며 측벽 스페이서를 노출시키고 게이트패턴의 상부영역을 덮는 제 1 희생패턴을 형성한다. 상기 제 1 희생패턴을 식각마스크로 이용하여 상기 노출된 측벽 스페이서를 식각하여 얇은 스페이서를 형성한다. 상기 얇은 스페이서를 갖는 모스 트랜지스터를 덮도록 스트레스 라이너(stress liner)를 형성한다.

Description

스트레스 인가 모스 트랜지스터를 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자{Method of fabricating semiconductor device having stress enhanced MOS transistor and semiconductor device fabricated thereby}
도 1은 종래의 스트레스 라이너를 갖는 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 2 내지 도 13은 본 발명의 실시 예에 따른 스트레스 인가 모스 트랜지스터를 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
**도면의 주요부분에 대한 부호의 설명**
11, 51 : 반도체기판
12, 55, 56 : 활성영역
13, 53 : 소자분리막
15, 57 : 게이트유전막
16, 61, 64 : 게이트전극
17, 62, 65 : 게이트 금속 실리사이드 막
19, 63, 66 : 게이트패턴
20, 69 : 스페이서 69S : 얇은 스페이서
21, 67 : 내측 스페이서 22, 68 : 외측 스페이서
23, 71, 75 : 엘디디(lightly doped drain; LDD)
24, 72, 76 : 고농도 불순물영역
25, 73, 77 : 드레인 금속 실리사이드 막
74, 78 : 소스/드레인 영역
81 : 제 1 희생 막 81' : 제 1 희생 패턴
83 : 제 2 희생 막 83' : 제 2 희생 패턴
85 : 인장응력 막
85' : 인장응력 라이너(tensile liner)
86 : 식각저지 막 86' : 식각저지 패턴
87, 93 : 마스크 패턴
91 : 압축응력 막
91' : 압축응력 라이너(compressive liner)
95 : 층간절연 막
CH, CH1, CH2 : 채널영역
ST : 인장응력(tensile stress)
SC : 압축응력(compressive stress)
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 스트레스 인가 모스 트랜지스터를 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것이다.
반도체소자의 동작속도를 빠르게 하고 집적도를 극한적으로 높이기 위한 연구가 진행되고 있다. 상기 반도체소자는 모스 트랜지스터와 같은 개별소자들(discrete devices)을 구비한다. 상기 모스 트랜지스터의 게이트는 점점 축소되고 있으며 상기 게이트 하부의 채널영역 또한 점점 좁아지고 있다. 상기 채널영역을 주행하는 캐리어(carrier)의 이동도(mobility)는 드레인 전류에 직접적인 영향을 준다. 이에 따라, 상기 채널영역에 물리적인 스트레스를 인가하여 상기 캐리어(carrier)의 이동도(mobility)를 향상시키는 다양한 방법들이 연구되고 있다.
상기 채널영역에 물리적인 스트레스를 인가하기 위하여 스트레스 라이너(stress liner)를 형성하는 기술이 제안된 바 있다. 상기 스트레스 라이너는 일반적으로 소스/드레인 영역들 및 게이트 패턴을 덮도록 형성한다. 상기 게이트 패턴 하부의 채널영역이 p형 불순물이온들을 갖는 경우, 상기 스트레스 라이너는 상기 채널영역에 인장 스트레스(tensile stress)를 인가할 수 있는 물질막으로 형성한다. 상기 게이트 패턴 하부의 채널영역이 n형 불순물이온들을 갖는 경우, 상기 스트레스 라이너는 상기 채널영역에 압축 스트레스(compressive stress)를 인가할 수 있는 물질막으로 형성한다.
한편, 상기 모스 트랜지스터의 성능 향상을 위하여 샐리사이드 기술(salicide technique)이 널리 사용되고 있다. 상기 샐리사이드 기술에 따르면, 상기 모스 트랜지스터의 게이트 전극 및 소스/드레인 영역들에 선택적으로 금속 실리사이드막이 형성된다. 이 경우에, 상기 게이트 전극 및 소스/드레인 영역의 전기적인 저항을 현저히 낮출 수 있다.
다른 한편, 캐리어(carrier)의 이동도(mobility)를 향상하기 위한 기술이 미국공개특허 제2005/0247926호에 "채널 캐리어 이동도 강화용 스트레스 라이너를 구비하는 SI-Ge반도체소자(Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility)" 라는 제목으로 선 등(Sun et al.)에 의해 개시된 바 있다. 선 등(Sun et al.)에 따르면, 게이트전극 및 소스/드레인 영역들 상에 금속 실리사이드막을 형성한 후, 상기 게이트전극의 측벽을 덮는 스페이서를 제거하고, 그 결과물 상에 압축 또는 인장 스트레스 필름(compressively or tensilely stressed film)을 형성한다.
그러나 상기 스페이서를 제거하는 동안 상기 금속 실리사이드막이 손상될 수 있다.
도 1은 종래의 금속 실리사이드막을 구비하는 모스 트랜지스터에 있어서 스트레스 라이너(stress liner)를 형성하는 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(11)의 소정영역에 활성영역(12)을 한정하는 소자분리막(13)을 형성한다. 상기 활성영역(12) 상에 게이트유전막(15)을 형성한다. 상기 게이트유전막(15) 상에 게이트전극(16)을 형성한다. 상기 게이트전극(16)은 폴리실리콘막으로 형성할 수 있다.
상기 게이트전극(16) 양측의 상기 활성영역(12)에 엘디디들(lightly doped drain; LDD; 23)을 형성한다. 상기 게이트전극(16)의 양 측벽들에 스페이서들(20)을 형성한다. 상기 스페이서(20)는 상기 게이트전극(16)의 측벽과 접촉하는 내측 스페이서(21) 및 상기 내측 스페이서(21)의 외측을 덮는 외측 스페이서(22)로 형성한다. 상기 스페이서들(20) 및 상기 게이트전극(16)을 이온주입 마스크로 사용하여 상기 활성영역(12)에 고농도 불순물영역들(24)을 형성한다. 그 결과, 상기 엘디디들(23)은 상기 스페이서들(20) 하부에 잔존할 수 있다.
이어서, 상기 게이트전극(16) 및 상기 고농도 불순물영역들(24) 상에 게이트 금속 실리사이드막(17) 및 드레인 금속 실리사이드막들(25)을 형성한다. 상기 게이트전극(16) 및 상기 게이트 금속 실리사이드막(17)은 게이트패턴(19)을 구성한다. 상기 엘디디들(23), 상기 고농도 불순물영역들(24) 및 상기 드레인 금속 실리사이드막들(25)은 소스/드레인 영역들을 구성한다. 상기 게이트전극(16) 하부의 상기 활성영역(12)에 채널영역(CH)이 제공된다. 상기 소스/드레인 영역들, 상기 채널영역(CH), 상기 게이트유전막(15), 상기 게이트패턴(19) 및 상기 스페이서들(20)은 모스 트랜지스터를 구성한다.
상기 모스 트랜지스터 상에 스트레스 라이너(stress liner)를 형성하여 상기 채널영역(CH)에 물리적인 스트레스를 인가할 수 있다. 그런데 상기 스페이서들(20)은 상기 스트레스 라이너로부터 상기 채널영역(CH)에 인가되는 물리적인 스트레스를 약화시키는 역할을 한다. 즉, 상기 스트레스 라이너를 사용하여 상기 채널영역(CH)에 물리적인 스트레스를 효율적으로 인가하려면 상기 스페이서들(20)의 두께를 얇게 하는 것이 유리하다.
상기 스트레스 라이너를 형성하기 전에 상기 외측 스페이서(22)를 제거하여 상기 스페이서들(20)의 두께를 얇게 할 수 있다. 그런데 상기 외측 스페이서(22)는 실리콘질화막이 널리 사용된다. 이 경우에, 상기 외측 스페이서(22)를 제거하기 위한 식각가스 또는 식각용액은 상기 금속 실리사이드막들(17, 25)을 손상시킨다. 상기 금속 실리사이드막들(17, 25)의 식각손상은 상기 게이트패턴(19) 및 상기 소스/드레인 영역들의 전기적인 저항을 상승시키므로 바람직하지 않다.
결론적으로, 상기 금속 실리사이드막들(17, 25)의 식각손상을 방지하면서 상기 스페이서들(20)의 두께를 얇게 형성할 수 있는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 금속 실리사이드막의 식각손상을 방지하면서 스페이서의 두께를 얇게 형성할 수 있는 반도체소자의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 스트레스 인가 모스 트랜지스터를 갖는 반도체소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 스트레스 인가 모스 트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 포함한다. 상기 모스 트랜지스터는 상기 반도체기판에 서로 이격되도록 형성된 한 쌍의 소스/드레인 영역들, 상기 소스/드레인 영역들 사이의 채널영역 상부에 형성된 게이트패턴, 및 상기 게이트패턴의 측벽을 덮는 측벽 스페이서를 갖도록 형성한다. 상기 소스/드레인 영역들을 덮으며 상기 측벽 스페이서를 노출시키고 상기 게이트패턴의 상부영역을 덮는 제 1 희생패턴을 형성한다. 상기 제 1 희생패턴을 식각마스크로 이용하여 상기 노출된 측벽 스페이서를 식각하여 얇은 스페이서를 형성한다. 상기 얇은 스페이서를 갖는 모스 트랜지스터를 덮도록 스트레스 라이너(stress liner)를 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 모스 트랜지스터를 덮는 제 1 희생막을 형성할 수 있다. 상기 제 1 희생막 상에 제 2 희생막을 형성할 수 있다. 상기 측벽 스페이서 외측에 형성된 상기 제 2 희생막의 두께는 상기 게이트패턴 및 상기 소스/드레인 영역들의 상부에 형성된 상기 제 2 희생막 보다 상대적으로 얇게 형성할 수 있다. 상기 측벽 스페이서 외측의 상기 제 1 희생막이 노출될 때 까지 상기 제 2 희생막을 에치백(etch back)하여 제 2 희생패턴을 형성할 수 있다. 상기 측벽 스페이서가 노출될 때 까지 상기 노출된 제 1 희생막을 식각하여 상기 제 1 희생 패턴을 형성할 수 있다. 상기 제 2 희생막은 고밀도플라스마 질화막(HDP nitride)으로 형성할 수 있다. 또한, 상기 노출된 측벽 스페이서를 식각하는 동안 상기 제 2 희생패턴이 제거될 수 있다.
다른 실시 예에 있어서, 상기 얇은 스페이서를 형성한 후, 상기 제 1 희생패턴을 제거할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트패턴은 게이트 금속 실리사이드막을 구비하도록 형성할 수 있다. 상기 소스/드레인 영역들의 각각은 고농도 불순물영역, 상기 고농도 불순물영역과 상기 채널영역 사이의 엘디디(LDD), 및 상기 고농도 불순물영역 상의 드레인 금속 실리사이드막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 측벽 스페이서는 상기 게이트패턴의 측벽과 접촉하는 내측 스페이서 및 상기 내측 스페이서의 외측을 덮는 외측 스페이서로 형성할 수 있다. 상기 내측 스페이서는 열산화막(thermal oxide)으로 형성할 수 있다. 상기 외측 스페이서는 실리콘질화막으로 형성할 수 있다. 상기 얇은 스페이서를 형성하는 것은, 상기 외측 스페이서를 등방성식각하여 상기 내측 스페이서를 노출시키는 것을 포함할 수 있다. 또한, 상기 제 1 희생패턴은 상기 내측 스페이서 및 상기 외측 스페이서에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 1 희생패턴은 티타늄질화막(TiN), 저온산화막(LTO), 또는 이들의 조합막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 채널영역은 n형 불순물이온들 또는 p형 불순물이온들을 주입하여 형성할 수 있다. 상기 채널영역에 상기 n형 불순물이온들이 주입된 경우, 상기 스트레스 라이너는 압축응력을 갖는 절연막으로 형성할 수 있다. 상기 압축응력을 갖는 절연막은 압축응력 질화막(compressive nitride)일 수 있다. 상기 채널영역에 상기 p형 불순물이온들이 주입된 경우, 상기 스트레스 라이너는 인장응력을 갖는 절연막으로 형성할 수 있다. 상기 인장응력을 갖는 절연막은 인장응력 질화막(tensile nitride)일 수 있다.
또한, 본 발명은, 스트레스 인가 모스 트랜지스터를 갖는 반도체소자의 다른 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 서로 이격된 n모스 트랜지스터 및 p모스 트랜지스터를 형성하는 것을 포함한다. 상기 n모스 트랜지스터는 상기 반도체기판에 서로 이격되도록 형성된 한 쌍의 제 1 소스/드레인 영역들, 상기 제 1 소스/드레인 영역들 사이의 p채널영역 상부에 형성된 제 1 게이트패턴, 및 상기 제 1 게이트패턴의 측벽들을 덮는 제 1 측벽 스페이서들을 갖도록 형성한다. 상기 p모스 트랜지스터는 상기 반도체기판에 서로 이격되도록 형성된 한 쌍의 제 2 소스/드레인 영역들, 상기 제 2 소스/드레인 영역들 사이의 n채널영역 상부에 형성된 제 2 게이트패턴, 및 상기 제 2 게이트패턴의 측벽들을 덮는 제 2 측벽 스페이서들을 갖도록 형성한다. 상기 소스/드레인 영역들을 덮으며 상기 측벽 스페이서들을 노출시키고 상기 게이트패턴들의 상부영역을 덮는 제 1 희생패턴을 형성한다. 상기 제 1 희생패턴을 식각마스크로 이용하여 상기 노출된 측벽 스페이서들을 식각하여 얇은 스페이서들을 형성한다. 상기 얇은 스페이서들을 갖는 n모스 트랜지스터를 덮는 인장응력 라이너(tensile liner) 및 상기 얇은 스페이서들을 갖는 p모스 트랜지스터를 덮는 압축응력 라이너(compressive liner)를 형성한다.
이에 더하여, 본 발명은, 스트레스 인가 모스 트랜지스터를 갖는 반도체소자를 제공한다. 이 소자는 반도체기판의 소정영역에 제공된 채널영역을 구비한다. 상기 채널영역 양측에 한 쌍의 소스/드레인 영역들이 배치된다. 상기 소스/드레인 영역들의 각각은 고농도 불순물영역, 상기 고농도 불순물영역 상의 드레인 금속 실리사이드막, 및 상기 고농도 불순물영역과 상기 채널영역 사이의 엘디디(LDD)를 구비한다. 상기 채널영역 상부에 게이트패턴이 배치된다. 상기 게이트패턴은 게이트 금속 실리사이드막을 구비한다. 상기 게이트패턴 양 측벽들에 스페이서들이 제공된다. 상기 스페이서들은 상기 엘디디(LDD)보다 좁은 폭을 갖는다. 상기 게이트패턴, 상기 스페이서들, 및 상기 소스/드레인 영역들을 덮는 스트레스 라이너(stress liner)가 제공된다.
몇몇 실시 예에 있어서, 상기 스페이서들의 폭은 0.1 nm 내지 15 nm 일 수 있다.
다른 실시 예에 있어서, 상기 채널영역은 n형 불순물이온들 또는 p형 불순물이온들을 구비할 수 있다. 상기 채널영역이 상기 n형 불순물이온들을 갖는 경우, 상기 스트레스 라이너는 압축응력을 갖는 절연막일 수 있다. 상기 압축응력을 갖는 절연막은 압축응력 질화막(compressive nitride)일 수 있다. 상기 채널영역이 상기 p형 불순물이온들을 갖는 경우, 상기 스트레스 라이너는 인장응력을 갖는 절연막일 수 있다. 상기 인장응력을 갖는 절연막은 인장응력 질화막(tensile nitride)일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2 내지 도 13을 참조하여 본 발명의 실시 예에 따른 스트레스 인가 모스 트랜지스터를 갖는 반도체소자의 제조방법을 설명하기로 한다.
도 2를 참조하면, 반도체기판(51)의 소정영역에 활성영역들(55, 56)을 한정하는 소자분리막(53)을 형성할 수 있다. 상기 반도체기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼일 수 있다. 상기 소자분리막(53)은 공지의 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막과 같은 절연막으로 형성할 수 있다.
상기 활성영역들(55, 56)은 상기 소자분리막(53)에 의하여 서로 이격된 제 1 활성영역(55) 및 제 2 활성영역(56)으로 구분될 수 있다. 상기 제 1 활성영역(55)에 p형 불순물이온들을 주입할 수 있다. 상기 제 2 활성영역(56)에 n형 불순물이온들을 주입할 수 있다. 이 경우에, 상기 제 1 활성영역(55)은 p웰(p-well)일 수 있으며, 상기 제 2 활성영역(56)은 n웰(n-well)일 수 있다.
상기 활성영역들(55, 56) 상에 게이트유전막(57)을 형성할 수 있다. 상기 게이트유전막(57)은 실리콘산화막, 또는 금속산화막과 같은 고유전막(high-k dielectrics)으로 형성할 수 있다. 상기 게이트유전막(57) 상에 상기 활성영역들(55, 56)을 가로지르는 게이트전극들(61, 64)을 형성할 수 있다. 즉, 상기 제 1 활성영역(55) 상을 가로지르는 제 1 게이트전극(61) 및 상기 제 2 활성영역(56) 상을 가로지르는 제 2 게이트전극(64)을 형성할 수 있다. 상기 게이트전극들(61, 64)은 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 게이트전극들(61, 64) 양측의 상기 활성영역들(55, 56)에 엘디디 들(lightly doped drain; LDD; 71, 75)을 형성할 수 있다. 제 1 엘디디들(LDD; 71)은 상기 제 1 활성영역(55)에 n형 불순물이온들을 주입하여 형성할 수 있다. 제 2 엘디디들(LDD; 75)은 상기 제 2 활성영역(56)에 p형 불순물이온들을 주입하여 형성할 수 있다.
상기 게이트전극들(61, 64)의 측벽들에 측벽 스페이서들(69)을 형성할 수 있다. 상기 측벽 스페이서들(69)은 상기 게이트전극들(61, 64)의 측벽들에 접촉된 내측 스페이서(67) 및 상기 내측 스페이서(67) 외측을 덮는 외측 스페이서(68)로 형성할 수 있다. 상기 내측 스페이서(67)는 열산화막(thermal oxide)과 같은 실리콘산화막으로 형성할 수 있다. 상기 내측 스페이서(67)는 0.1 nm 내지 15 nm의 두께로 형성할 수 있다. 상기 외측 스페이서(68)는 실리콘질화막과 같은 질화막으로 형성할 수 있다.
상기 제 1 게이트전극(61) 및 상기 측벽 스페이서들(69)을 이온주입 마스크로 사용하여 상기 제 1 활성영역(55)에 n형 불순물이온들을 주입하여 제 1 고농도 불순물영역들(72)을 형성할 수 있다. 이 경우에, 상기 제 1 엘디디들(LDD; 71)은 상기 측벽 스페이서들(69) 하부에 잔존할 수 있다. 상기 제 2 게이트전극(64) 및 상기 측벽 스페이서들(69)을 이온주입 마스크로 사용하여 상기 제 2 활성영역(56)에 p형 불순물이온들을 주입하여 제 2 고농도 불순물영역들(76)을 형성할 수 있다. 이 경우에, 상기 제 2 엘디디들(LDD; 75)은 상기 측벽 스페이서들(69) 하부에 잔존할 수 있다.
이어서, 샐리사이드 기술(salicide technique)을 이용하여 상기 게이트전극 들(61, 64) 및 상기 고농도 불순물영역들(73, 76) 상에 금속 실리사이드막들(62, 65, 73, 77)을 형성할 수 있다. 상기 금속 실리사이드막들(62, 65, 73, 77)은 니켈 실리사이드막(NiSi), 코발트 실리사이드막(CoSi), 백금 실리사이드막(PtSi), 니켈백금 실리사이드막(NiPtSi), 텅스텐 실리사이드막(WSi), 또는 티타늄 실리사이드막(TiSi)으로 형성할 수 있다.
그 결과, 상기 제 1 게이트전극(61) 상에 제 1 게이트 금속 실리사이드막(62), 상기 제 1 고농도 불순물영역들(72) 상에 제 1 드레인 금속 실리사이드막들(73), 상기 제 2 게이트전극(64) 상에 제 2 게이트 금속 실리사이드막(65), 및 상기 제 2 고농도 불순물영역들(76) 상에 제 2 드레인 금속 실리사이드막들(77)이 형성될 수 있다.
상기 제 1 게이트전극(61) 및 상기 제 1 게이트 금속 실리사이드막(62)은 제 1 게이트패턴(63)을 구성할 수 있다. 상기 제 2 게이트전극(64) 및 상기 제 2 게이트 금속 실리사이드막(65)은 제 2 게이트패턴(66)을 구성할 수 있다. 상기 제 1 엘디디들(LDD; 71), 상기 제 1 고농도 불순물영역들(72), 및 상기 제 1 드레인 금속 실리사이드막들(73)은 제 1 소스/드레인 영역들(74)을 구성할 수 있다. 상기 제 2 엘디디들(LDD; 75), 상기 제 2 고농도 불순물영역들(76), 및 상기 제 2 드레인 금속 실리사이드막들(77)은 제 2 소스/드레인 영역들(78)을 구성할 수 있다.
상기 제 1 소스/드레인 영역들(74) 사이의 상기 제 1 활성영역(55)에 제 1 채널영역(CH1)이 형성될 수 있다. 상기 제 2 소스/드레인 영역들(78) 사이의 상기 제 2 활성영역(56)에 제 2 채널영역(CH2)이 형성될 수 있다. 즉, 상기 채널영역 들(CH1, CH2)은 상기 게이트패턴들(63, 66)의 하부에 형성될 수 있다. 상술한 바와 같이, 상기 제 1 채널영역(CH1)은 상기 p형 불순물이온들을 구비할 수 있으며, 상기 제 2 채널영역(CH2)은 상기 n형 불순물이온들을 구비할 수 있다. 이 경우에, 상기 제 1 채널영역(CH1)은 p채널영역이라 지칭할 수 있으며, 상기 제 2 채널영역(CH2)은 n채널영역이라 지칭할 수 있다.
상기 제 1 채널영역(CH1), 상기 게이트유전막(57), 상기 제 1 게이트패턴(63), 상기 측벽 스페이서들(69), 및 상기 제 1 소스/드레인 영역들(74)은 n모스 트랜지스터를 구성할 수 있다. 상기 제 2 채널영역(CH2), 상기 게이트유전막(57), 상기 제 2 게이트패턴(66), 상기 측벽 스페이서들(69), 및 상기 제 2 소스/드레인 영역들(78)은 p모스 트랜지스터를 구성할 수 있다.
도 3을 참조하면, 상기 n모스 트랜지스터 및 상기 p모스 트랜지스터를 갖는 반도체기판(51) 상에 제 1 희생막(81)을 형성할 수 있다. 상기 제 1 희생막(81)은 상기 내측 스페이서(67) 및 상기 외측 스페이서(68)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 1 희생막(81)은 티타늄질화막(TiN), 저온산화막(low temperature oxide; LTO), 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 저온산화막(LTO)은 400℃ 내지 450℃ 온도에서 증착되는 플라즈마 산화막으로 형성할 수 있다. 상기 제 1 희생막(81)은 1 nm 내지 15 nm 의 두께를 갖도록 증착할 수 있다.
그 결과, 상기 금속 실리사이드막들(62, 65, 73, 77) 및 상기 측벽 스페이서들(69)은 상기 제 1 희생막(81)으로 덮일 수 있다.
도 4를 참조하면, 상기 제 1 희생막(81)을 갖는 반도체기판(51) 상에 제 2 희생막(83)을 형성할 수 있다. 상기 측벽 스페이서들(69)의 외측(S)에 형성된 상기 제 2 희생막(83)의 두께는 상기 게이트패턴들(63, 66) 및 상기 소스/드레인 영역들(74, 78)의 상부에 형성된 상기 제 2 희생막(83) 보다 상대적으로 얇게 형성하는 것이 바람직하다. 상기 제 2 희생막(83)은 상기 제 1 희생막(81)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 2 희생막(83)은 상기 외측 스페이서(68)와 유사한 식각율을 보이는 물질막으로 형성할 수 있다.
상기 제 2 희생막(83)은 고밀도플라스마 질화막(HDP nitride)과 같은 질화막으로 형성할 수 있다. 상기 고밀도플라스마 질화막(HDP nitride)의 증착공정은 증착 공정 및 스퍼터 식각 공정이 번갈아가며 반복적으로 수행된다. 이에 따라, 상기 측벽 스페이서들(69)의 외측(S)에는 상기 제 2 희생막(83)의 증착이 억제될 수 있으며, 상기 게이트패턴들(63, 66) 및 상기 소스/드레인 영역들(74, 78)의 상부에는 상대적으로 두꺼운 상기 제 2 희생막(83)이 형성될 수 있다.
도 5를 참조하면, 상기 제 2 희생막(83)을 에치백(etch back)하여 제 2 희생패턴(83')을 형성할 수 있다. 상기 에치백(etch back)하는 것은 상기 제 1 희생막(81)이 노출될 때 까지 상기 제 2 희생막(83)을 등방성식각하는 것을 포함할 수 있다.
그 결과, 상기 측벽 스페이서들(69) 외측의 상기 제 1 희생막(81)은 노출될 수 있다. 또한, 상기 제 2 희생패턴(83')은 상기 게이트패턴들(63, 66)의 상부영역 및 상기 소스/드레인 영역들(74, 78)의 상부를 덮을 수 있다.
도 6을 참조하면, 상기 제 2 희생패턴(83')을 식각마스크로 이용하여 상기 노출된 제 1 희생막(81)을 식각하여 제 1 희생패턴(81')을 형성할 수 있다.
그 결과, 상기 제 1 희생패턴(81')은 상기 게이트패턴들(63, 66)의 상부영역 및 상기 소스/드레인 영역들(74, 78)의 상부를 덮을 수 있다. 즉, 상기 금속 실리사이드막들(62, 65, 73, 77)은 상기 제 1 희생패턴(81')에 의하여 덮일 수 있다. 반면, 상기 측벽 스페이서들(69)은 부분적으로 노출될 수 있다. 또한, 상기 제 1 희생패턴(81') 상에 상기 제 2 희생패턴(83')이 잔존될 수 있다.
도 7을 참조하면, 상기 외측 스페이서(68)를 등방성식각하여 상기 내측 스페이서(67)를 노출시킬 수 있다. 상기 내측 스페이서(67)는 얇은 스페이서(69S)의 역할을 할 수 있다. 상기 외측 스페이서(68)를 식각하는 공정은 건식식각 공정 또는 습식식각 공정을 이용할 수 있다. 상기 얇은 스페이서(69S)는 상기 엘디디들(LDD; 71, 75)보다 좁은 폭을 갖도록 형성될 수 있다.
상기 외측 스페이서(68)를 등방성식각하는 동안 상기 제 2 희생패턴(83') 또한 식각되어 제거될 수 있다. 이 경우에, 상기 제 1 희생패턴(81')은 상기 게이트패턴들(63, 66)의 상부영역 및 상기 소스/드레인 영역들(74, 78)의 상부에 잔존될 수 있다. 즉, 상기 금속 실리사이드막들(62, 65, 73, 77)은 식각손상으로부터 보호될 수 있다.
상술한 바와 같이 본 발명의 실시 예에 따르면, 상기 스페이서들(69)을 식각하여 상기 얇은 스페이서들(69S)을 형성하는 동안 상기 금속 실리사이드막들(62, 65, 73, 77)은 상기 제 1 희생패턴(81')에 의하여 식각손상으로부터 보호될 수 있 다.
도 8을 참조하면, 상기 제 1 희생패턴(81')을 식각하여 상기 금속 실리사이드막들(62, 65, 73, 77)을 노출시킬 수 있다. 상기 제 1 희생패턴(81')이 상기 티타늄질화막(TiN)일 경우, 상기 제 1 희생패턴(81')은 왕수(aqua regia)를 이용하여 제거할 수 있다.
그 결과, 상기 얇은 스페이서들(69S)을 갖는 n모스 트랜지스터 및 p모스 트랜지스터를 형성할 수 있다.
도 9를 참조하면, 상기 얇은 스페이서들(69S)을 갖는 트랜지스터들 상에 인장응력 막(85)을 형성할 수 있다. 상기 인장응력 막(85)은 인장응력을 갖는 절연막으로 형성할 수 있다. 상기 인장응력 막(85)은 인장응력 질화막(tensile nitride)으로 형성할 수 있다.
상기 인장응력 막(85) 상에 식각저지막(86)을 형성할 수 있다. 상기 식각저지막(86)은 실리콘산화막으로 형성할 수 있다.
도 10을 참조하면, 상기 식각저지막(86) 상에 제 1 마스크패턴(87)을 형성할 수 있다. 상기 n모스 트랜지스터는 상기 제 1 마스크패턴(87)으로 덮일 수 있다. 반면, 상기 p모스 트랜지스터는 노출될 수 있다. 상기 제 1 마스크패턴(87)을 식각마스크로 사용하여 상기 식각저지막(86) 및 상기 인장응력 막(85)을 차례로 식각하여 식각저지패턴(86') 및 인장응력 라이너(tensile liner; 85')를 형성할 수 있다. 이어서, 상기 제 1 마스크패턴(87)을 제거할 수 있다.
그 결과, 상기 인장응력 라이너(85')는 상기 얇은 스페이서들(69S)을 구비하 는 n모스 트랜지스터를 덮을 수 있다. 또한, 상기 식각저지패턴(86')은 상기 인장응력 라이너(85') 상에 잔존될 수 있다.
도 11을 참조하면, 상기 반도체기판(51) 상에 압축응력 막(91)을 형성할 수 있다. 상기 압축응력 막(91)은 상기 얇은 스페이서들(69S)을 구비하는 p모스 트랜지스터를 덮으며 상기 식각저지패턴(86')을 덮도록 형성할 수 있다. 상기 압축응력 막(91)은 압축응력을 갖는 절연막으로 형성할 수 있다. 상기 압축응력 막(91)은 압축응력 질화막(compressive nitride)으로 형성할 수 있다. 상기 식각저지패턴(86')은 상기 압축응력 막(91)에 대하여 식각선택비를 갖는 물질막일 수 있다.
상기 압축응력 막(91) 상에 제 2 마스크패턴(93)을 형성할 수 있다. 상기 p모스 트랜지스터는 상기 제 2 마스크패턴(93)으로 덮일 수 있다. 반면, 상기 식각저지패턴(86') 상에 형성된 상기 압축응력 막(91)은 노출될 수 있다.
도 12를 참조하면, 상기 제 2 마스크패턴(93)을 식각마스크로 사용하여 상기 노출된 압축응력 막(91)을 식각하여 압축응력 라이너(compressive liner; 91')를 형성할 수 있다. 이어서, 상기 제 2 마스크패턴(93)을 제거할 수 있다.
그 결과, 상기 압축응력 라이너(91')는 상기 얇은 스페이서들(69S)을 구비하는 p모스 트랜지스터를 덮을 수 있다.
도 13을 참조하면, 상기 인장응력 라이너(85') 및 상기 압축응력 라이너(91')를 갖는 반도체기판(51) 상에 층간절연막(95)을 형성할 수 있다. 상기 층간절연막(95)은 실리콘산화막으로 형성할 수 있다.
상술한 바와 같이, 상기 인장응력 라이너(85')는 상기 얇은 스페이서들(69S) 을 구비하는 n모스 트랜지스터를 덮도록 형성할 수 있으며, 상기 압축응력 라이너(91')는 상기 얇은 스페이서들(69S)을 구비하는 p모스 트랜지스터를 덮도록 형성할 수 있다. 즉, 상기 인장응력 라이너(85')는 상기 제 1 게이트패턴(63), 상기 얇은 스페이서들(69S), 및 상기 제 1 소스/드레인 영역들(74)을 덮을 수 있으며, 상기 압축응력 라이너(91')는 상기 제 2 게이트패턴(66), 상기 얇은 스페이서들(69S), 및 상기 제 2 소스/드레인 영역들(78)을 덮을 수 있다.
상기 인장응력 라이너(85')는 인장응력을 갖는 절연막일 수 있으며, 상기 압축응력 라이너(91')는 압축응력을 갖는 절연막일 수 있다. 이에 따라, 상기 제 1 채널영역(CH1)에는 상기 인장응력 라이너(85')로부터 화살표 ST와 같은 인장 스트레스가 인가될 수 있으며, 상기 제 2 채널영역(CH2)에는 화살표 SC와 같은 압축 스트레스가 인가될 수 있다.
이제 도 13을 다시 참조하여 본 발명의 실시 예에 따라 형성된 스트레스 인가 모스 트랜지스터를 갖는 반도체소자를 설명하기로 한다.
도 13을 다시 참조하면, 반도체기판(51)의 소정영역에 활성영역들(55, 56)을 한정하는 소자분리막(53)이 제공될 수 있다. 상기 반도체기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼일 수 있다. 상기 활성영역들(55, 56)은 상기 소자분리막(53)에 의하여 서로 이격된 제 1 활성영역(55) 및 제 2 활성영역(56)으로 구분될 수 있다. 상기 제 1 활성영역(55)은 p형 불순물이온들을 포함할 수 있다. 상기 제 2 활성영역(56)은 n형 불순물이온들을 포함할 수 있다. 이 경우에, 상기 제 1 활성영역(55)은 p웰(p-well)일 수 있으며, 상기 제 2 활 성영역(56)은 n웰(n-well)일 수 있다.
상기 활성영역들(55, 56) 상에 게이트유전막(57)이 배치될 수 있다. 상기 게이트유전막(57)은 실리콘산화막, 또는 금속산화막과 같은 고유전막(high-k dielectrics)일 수 있다. 상기 게이트유전막(57) 상에 상기 활성영역들(55, 56)을 가로지르는 게이트전극들(61, 64)이 배치될 수 있다. 즉, 상기 제 1 활성영역(55) 상을 가로지르는 제 1 게이트전극(61) 및 상기 제 2 활성영역(56) 상을 가로지르는 제 2 게이트전극(64)이 제공될 수 있다. 상기 게이트전극들(61, 64)은 폴리실리콘막과 같은 도전막일 수 있다.
상기 제 1 게이트전극(61) 상에 제 1 게이트 금속 실리사이드막(62), 및 상기 제 2 게이트전극(64) 상에 제 2 게이트 금속 실리사이드막(65)이 제공될 수 있다. 상기 제 1 게이트전극(61) 및 상기 제 1 게이트 금속 실리사이드막(62)은 제 1 게이트패턴(63)을 구성할 수 있다. 상기 제 2 게이트전극(64) 및 상기 제 2 게이트 금속 실리사이드막(65)은 제 2 게이트패턴(66)을 구성할 수 있다.
상기 제 1 게이트패턴(63) 양측의 상기 제 1 활성영역(55)에 서로 이격되도록 배치된 한 쌍의 제 1 소스/드레인 영역들(74)이 제공될 수 있다. 상기 제 1 소스/드레인 영역들(74)의 각각은 제 1 엘디디(LDD; 71), 제 1 고농도 불순물영역(72), 및 제 1 드레인 금속 실리사이드막(73)을 구비할 수 있다. 상기 제 1 소스/드레인 영역들(74) 사이의 상기 제 1 활성영역(55)에 제 1 채널영역(CH1)이 제공될 수 있다. 즉, 상기 제 1 채널영역(CH1)은 상기 제 1 게이트패턴(63)의 하부에 제공될 수 있다. 상기 제 1 채널영역(CH1)은 상기 p형 불순물이온들을 구비할 수 있다.
상기 제 1 엘디디(LDD; 71)는 상기 제 1 채널영역(CH1) 및 상기 제 1 고농도 불순물영역(72) 사이에 배치될 수 있다. 상기 제 1 드레인 금속 실리사이드막(73)은 상기 제 1 고농도 불순물영역(72) 상에 배치될 수 있다.
상기 제 2 게이트패턴(66) 양측의 상기 제 2 활성영역(56)에 서로 이격되도록 배치된 한 쌍의 제 2 소스/드레인 영역들(78)이 제공될 수 있다. 상기 제 2 소스/드레인 영역들(78)의 각각은 제 2 엘디디(LDD; 75), 제 2 고농도 불순물영역(76), 및 제 2 드레인 금속 실리사이드막(77)을 구비할 수 있다. 상기 제 2 소스/드레인 영역들(78) 사이의 상기 제 2 활성영역(56)에 제 2 채널영역(CH2)이 제공될 수 있다. 즉, 상기 제 2 채널영역(CH2)은 상기 제 2 게이트패턴(66)의 하부에 제공될 수 있다. 상기 제 2 채널영역(CH2)은 상기 n형 불순물이온들을 구비할 수 있다.
상기 제 2 엘디디(LDD; 75)는 상기 제 2 채널영역(CH2) 및 상기 제 2 고농도 불순물영역(76) 사이에 배치될 수 있다. 상기 제 2 드레인 금속 실리사이드막(77)은 상기 제 2 고농도 불순물영역(76) 상에 배치될 수 있다.
상기 게이트패턴들(63, 66)의 측벽들에 얇은 스페이서들(69S)이 제공될 수 있다. 상기 얇은 스페이서들(69S)은 상기 엘디디들(71, 75)보다 좁은 폭을 구비할 수 있다. 상기 얇은 스페이서들(69S)의 폭은 0.1 nm 내지 15 nm 일 수 있다. 상기 얇은 스페이서들(69S)은 실리콘산화막과 같은 절연막일 수 있다.
상기 제 1 채널영역(CH1), 상기 게이트유전막(57), 상기 제 1 게이트패 턴(63), 상기 얇은 스페이서들(69S), 및 상기 제 1 소스/드레인 영역들(74)은 n모스 트랜지스터를 구성할 수 있다. 상기 제 2 채널영역(CH2), 상기 게이트유전막(57), 상기 제 2 게이트패턴(66), 상기 얇은 스페이서들(69S), 및 상기 제 2 소스/드레인 영역들(78)은 p모스 트랜지스터를 구성할 수 있다.
상기 트랜지스터들을 덮는 스트레스 라이너(stress liner; 85', 91')가 제공될 수 있다. 상기 스트레스 라이너(85', 91')는 상기 n모스 트랜지스터를 덮는 인장응력 라이너(85') 및 상기 p모스 트랜지스터를 덮는 압축응력 라이너(91')로 구성될 수 있다. 즉, 상기 인장응력 라이너(85')는 상기 제 1 게이트패턴(63), 상기 얇은 스페이서들(69S), 및 상기 제 1 소스/드레인 영역들(74)을 덮도록 배치될 수 있다. 또한, 상기 압축응력 라이너(91')는 상기 제 2 게이트패턴(66), 상기 얇은 스페이서들(69S), 및 상기 제 2 소스/드레인 영역들(78)을 덮도록 배치될 수 있다.
상기 인장응력 라이너(85')는 인장응력을 갖는 절연막일 수 있다. 상기 인장응력을 갖는 절연막은 인장응력 질화막(tensile nitride)일 수 있다. 상기 압축응력 라이너(91')는 압축응력을 갖는 절연막일 수 있다. 상기 압축응력을 갖는 절연막은 압축응력 질화막(compressive nitride)일 수 있다.
상기 인장응력 라이너(85') 상에 식각저지패턴(86')이 배치될 수 있다. 상기 식각저지패턴(86')은 상기 압축응력 라이너(91')에 대하여 식각선택비를 갖는 물질막일 수 있다. 그러나 상기 식각저지패턴(86')은 생략될 수 있다. 상기 반도체기판(51)을 덮는 층간절연막(95)이 제공될 수 있다. 상기 층간절연막(95)은 실리콘산화막일 수 있다.
상술한 바와 같이, 상기 게이트패턴들(63, 66)의 측벽들에 상기 엘디디들(71, 75)보다 좁은 폭을 갖는 상기 얇은 스페이서들(69S)이 제공될 수 있다. 이에 따라, 상기 스트레스 라이너(85', 91')로부터 상기 채널영역들(CH1, CH2)에 인가되는 물리적인 스트레스의 효율은 종래에 비하여 현저히 상승될 수 있다. 즉, 상기 제 1 채널영역(CH1)에는 상기 인장응력 라이너(85')로부터 화살표 ST와 같은 인장 스트레스가 인가될 수 있으며, 상기 제 2 채널영역(CH2)에는 화살표 SC와 같은 압축 스트레스가 인가될 수 있다.
상술한 바와 같이 본 발명에 따르면, 모스 트랜지스터의 소스/드레인 영역들을 덮으며 측벽 스페이서를 노출시키고 게이트패턴의 상부영역을 덮는 제 1 희생패턴을 형성할 수 있다. 상기 제 1 희생패턴을 식각마스크로 이용하여 상기 노출된 측벽 스페이서를 식각하여 얇은 스페이서를 형성할 수 있다. 상기 얇은 스페이서는 상기 모스 트랜지스터의 엘디디(LDD)보다 좁은 폭으로 형성할 수 있다. 상기 얇은 스페이서를 형성하는 동안, 상기 제 1 희생패턴은 상기 게이트패턴 및 상기 소스/드레인 영역들에 포함된 금속 실리사이드막들의 식각손상을 방지하는 역할을 할 수 있다.
상기 얇은 스페이서를 갖는 모스 트랜지스터를 덮도록 스트레스 라이너(stress liner)를 형성할 수 있다. 상기 얇은 스페이서는 상기 게이트패턴 하부의 채널영역과 상기 스트레스 라이너 사이의 이격거리를 최소화해주는 역할을 할 수 있다. 이에 따라, 상기 스트레스 라이너로부터 상기 채널영역에 인가되는 물리 적인 스트레스의 영향을 극대화할 수 있다. 즉, 고성능 모스 트랜지스터를 갖는 반도체소자를 구현할 수 있다.

Claims (31)

  1. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 상기 반도체기판에 서로 이격되도록 형성된 한 쌍의 소스/드레인 영역들, 상기 소스/드레인 영역들 사이의 채널영역 상부에 형성된 게이트패턴, 및 상기 게이트패턴의 측벽을 덮는 측벽 스페이서를 갖고,
    상기 소스/드레인 영역들을 덮으며 상기 측벽 스페이서를 노출시키고 상기 게이트패턴의 상부영역을 덮는 제 1 희생패턴을 형성하고,
    상기 제 1 희생패턴을 식각마스크로 이용하여 상기 노출된 측벽 스페이서를 식각하여 얇은 스페이서를 형성하고,
    상기 얇은 스페이서를 갖는 모스 트랜지스터를 덮도록 스트레스 라이너(stress liner)를 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 희생 패턴을 형성하는 것은
    상기 모스 트랜지스터를 덮는 제 1 희생막을 형성하고,
    상기 제 1 희생막 상에 제 2 희생막을 형성하되, 상기 측벽 스페이서 외측에 형성된 상기 제 2 희생막의 두께는 상기 게이트패턴 및 상기 소스/드레인 영역들의 상부에 형성된 상기 제 2 희생막 보다 상대적으로 얇고,
    상기 측벽 스페이서 외측의 상기 제 1 희생막이 노출될 때 까지 상기 제 2 희생막을 에치백(etch back)하여 제 2 희생패턴을 형성하고,
    상기 측벽 스페이서가 노출될 때 까지 상기 노출된 제 1 희생막을 식각하는 것을 포함하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 2 희생막은 고밀도플라스마 질화막(HDP nitride)으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 노출된 측벽 스페이서를 식각하는 동안 상기 제 2 희생패턴이 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 얇은 스페이서를 형성한 후,
    상기 제 1 희생패턴을 제거하는 것을 더 포함하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트패턴은 게이트 금속 실리사이드막을 구비하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 소스/드레인 영역들의 각각은 고농도 불순물영역, 상기 고농도 불순물영역과 상기 채널영역 사이의 엘디디(LDD), 및 상기 고농도 불순물영역 상의 드레인 금속 실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 측벽 스페이서는 상기 게이트패턴의 측벽과 접촉하는 내측 스페이서 및 상기 내측 스페이서의 외측을 덮는 외측 스페이서로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 외측 스페이서는 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 얇은 스페이서를 형성하는 것은
    상기 외측 스페이서를 등방성식각하여 상기 내측 스페이서를 노출시키는 것을 포함하는 반도체소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 제 1 희생패턴은 상기 내측 스페이서 및 상기 외측 스페이서에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제 1 희생패턴은 티타늄질화막(TiN), 저온산화막(LTO), 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 채널영역은 n형 불순물이온들 또는 p형 불순물이온들을 주입하여 형성하되,
    상기 채널영역에 상기 n형 불순물이온들이 주입된 경우, 상기 스트레스 라이너는 압축응력을 갖는 절연막으로 형성하고, 상기 채널영역에 상기 p형 불순물이온들이 주입된 경우, 상기 스트레스 라이너는 인장응력을 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 압축응력을 갖는 절연막은 압축응력 질화막(compressive nitride)이고, 상기 인장응력을 갖는 절연막은 인장응력 질화막(tensile nitride)인 것을 특징으로 하는 반도체소자의 제조방법.
  15. 반도체기판의 소정영역에 서로 이격된 n모스 트랜지스터 및 p모스 트랜지스터를 형성하되, 상기 n모스 트랜지스터는 상기 반도체기판에 서로 이격되도록 형성된 한 쌍의 제 1 소스/드레인 영역들, 상기 제 1 소스/드레인 영역들 사이의 p채널영역 상부에 형성된 제 1 게이트패턴, 및 상기 제 1 게이트패턴의 측벽들을 덮는 제 1 측벽 스페이서들을 갖고, 상기 p모스 트랜지스터는 상기 반도체기판에 서로 이격되도록 형성된 한 쌍의 제 2 소스/드레인 영역들, 상기 제 2 소스/드레인 영역들 사이의 n채널영역 상부에 형성된 제 2 게이트패턴, 및 상기 제 2 게이트패턴의 측벽들을 덮는 제 2 측벽 스페이서들을 갖고,
    상기 소스/드레인 영역들을 덮으며 상기 측벽 스페이서들을 노출시키고 상기 게이트패턴들의 상부영역을 덮는 제 1 희생패턴을 형성하고,
    상기 제 1 희생패턴을 식각마스크로 이용하여 상기 노출된 측벽 스페이서들을 식각하여 얇은 스페이서들을 형성하고,
    상기 얇은 스페이서들을 갖는 n모스 트랜지스터를 덮는 인장응력 라이너(tensile liner) 및 상기 얇은 스페이서들을 갖는 p모스 트랜지스터를 덮는 압축응력 라이너(compressive liner)를 형성하는 것을 포함하는 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 1 희생 패턴을 형성하는 것은
    상기 모스 트랜지스터들을 덮는 제 1 희생막을 형성하고,
    상기 제 1 희생막 상에 제 2 희생막을 형성하되, 상기 측벽 스페이서들 외측에 형성된 상기 제 2 희생막의 두께는 상기 게이트패턴들 및 상기 소스/드레인 영역들의 상부에 형성된 상기 제 2 희생막 보다 상대적으로 얇고,
    상기 측벽 스페이서들 외측의 상기 제 1 희생막이 노출될 때 까지 상기 제 2 희생막을 에치백(etch back)하여 제 2 희생패턴을 형성하고,
    상기 측벽 스페이서들이 노출될 때 까지 상기 노출된 제 1 희생막을 식각하는 것을 포함하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 2 희생막은 고밀도플라스마 질화막(HDP nitride)으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 노출된 측벽 스페이서들을 식각하는 동안 상기 제 2 희생패턴이 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 얇은 스페이서들을 형성한 후,
    상기 제 1 희생패턴을 제거하는 것을 더 포함하는 반도체소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 게이트패턴들은 게이트 금속 실리사이드막을 구비하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 제 1 소스/드레인 영역들의 각각은 제 1 고농도 불순물영역, 상기 제 1 고농도 불순물영역과 상기 p채널영역 사이의 제 1 엘디디(LDD), 및 상기 제 1 고농도 불순물영역 상의 제 1 드레인 금속 실리사이드막으로 형성하고, 상기 제 2 소스/드레인 영역들의 각각은 제 2 고농도 불순물영역, 상기 제 2 고농도 불순물영역과 상기 n채널영역 사이의 제 2 엘디디(LDD), 및 상기 제 2 고농도 불순물영역 상의 제 2 드레인 금속 실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 15 항에 있어서,
    상기 측벽 스페이서들은 상기 게이트패턴들의 측벽과 접촉하는 내측 스페이서 및 상기 내측 스페이서의 외측을 덮는 외측 스페이서로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 얇은 스페이서들을 형성하는 것은
    상기 외측 스페이서를 등방성식각 하여 상기 내측 스페이서를 노출시키는 것을 포함하는 반도체소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 제 1 희생패턴은 상기 내측 스페이서 및 상기 외측 스페이서에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 15 항에 있어서,
    상기 제 1 희생패턴은 티타늄질화막(TiN), 저온산화막(LTO), 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제 15 항에 있어서,
    상기 인장응력 라이너(tensile liner)는 인장응력 질화막(tensile nitride)이고, 상기 압축응력 라이너(compressive liner)는 압축응력 질화막(compressive nitride)인 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제 1 항에 기재된 방법에 의하여 제조된 반도체소자.
  28. 반도체기판의 소정영역에 제공된 채널영역;
    상기 채널영역 양측에 배치되되, 고농도 불순물영역, 상기 고농도 불순물영역 상의 드레인 금속 실리사이드막, 및 상기 고농도 불순물영역과 상기 채널영역 사이의 엘디디(LDD)를 구비하는 한 쌍의 소스/드레인 영역들;
    상기 채널영역 상부에 배치되되, 게이트 금속 실리사이드막을 구비하는 게이트패턴;
    상기 게이트패턴 양 측벽들에 배치되되, 상기 엘디디(LDD)보다 좁은 폭을 갖는 스페이서들; 및
    상기 게이트패턴, 상기 스페이서들, 및 상기 소스/드레인 영역들을 덮는 스트레스 라이너(stress liner)를 포함하는 반도체소자.
  29. 제 28 항에 있어서,
    상기 스페이서들의 폭은 0.1 nm 내지 15 nm 인 것을 특징으로 하는 반도체소자.
  30. 제 28 항에 있어서,
    상기 채널영역은 n형 불순물이온들 또는 p형 불순물이온들을 구비하되, 상기 채널영역이 상기 n형 불순물이온들을 갖는 경우, 상기 스트레스 라이너는 압축응력을 갖는 절연막이고, 상기 채널영역이 상기 p형 불순물이온들을 갖는 경우, 상기 스트레스 라이너는 인장응력을 갖는 절연막인 것을 특징으로 하는 반도체소자.
  31. 제 30 항에 있어서,
    상기 압축응력을 갖는 절연막은 압축응력 질화막(compressive nitride)이고, 상기 인장응력을 갖는 절연막은 인장응력 질화막(tensile nitride)인 것을 특징으로 하는 반도체소자.
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