KR100809335B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR100809335B1
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stress film
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윤일영
추재욱
신홍재
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Abstract

콘택 특성이 개선된 반도체 소자 및 이의 제조 방법이 제공된다. 반도체 소자는 제1 게이트 전극과 제1 소스/드레인 영역을 구비하는 제1 트랜지스터 영역, 제2 게이트 전극과 제1 소스/드레인 영역을 구비하는 제2 트랜지스터 영역, 및 제1 트랜지스터 영역과 제2 트랜지스터 영역의 경계에 위치하며, 제3 게이트 전극을 구비하는 경계 영역을 포함하는 반도체 기판, 제1 트랜지스터 영역의 제1 게이트 전극과 제1 소스/드레인 영역을 덮으며, 경계 영역의 제3 게이트 전극에까지 연장되어 있는 제1 응력막, 제2 트랜지스터 영역의 제2 게이트 전극과 제2 소스/드레인 영역을 덮으며, 경계 영역의 제3 게이트 전극에까지 연장되어 있는 제2 응력막, 및 제2 응력막 상에 형성된 층간 절연막을 포함하되, 제3 게이트 전극은 제1 응력막 및 제2 응력막 중 적어도 하나에 의해 덮여 있으며, 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극의 상면에 각각 위치하는 제1 응력막 또는 제2 응력막의 최상면은 반도체 기판을 기준으로 모두 동일한 레벨을 갖는다.
콘택, 인장 응력막, 압축 응력막, 평탄화

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 5 내지 도 20은 도 1의 반도체 소자를 제조하기 위한 본 발명의 일 실시예를 설명하기 위한 공정 단계별 단면도들이다.
도 21 및 도 22는 도 2의 반도체 소자를 제조하기 위한 본 발명의 일 실시예를 설명하기 위한 공정 단계별 단면도들이다.
도 23 및 도 24는 도 3의 반도체 소자를 제조하기 위한 본 발명의 일 실시예를 설명하기 위한 공정 단계별 단면도들이다.
도 25는 도 4의 반도체 소자를 제조하기 위한 본 발명의 일 실시예를 설명하기 위한 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 111: 소자분리영역
121a, 121b: 소스/드레인 영역 123: 게이트 절연막
125a, 125b, 125c: 게이트 전극 127a, 127b, 127c: 제1 실리사이드막
131: 제1 응력막 133: 식각정지막
135: 압축응력막 142, 144: 층간절연막
147a, 147b, 147c: 콘택홀
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 듀얼 응력막을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 모스 전계효과 트랜지스터(MOSFET)가 고집적화 및 고속화 됨에 따른 한계를 극복하면서 보다 우수한 성능을 가진 트랜지스터를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능의 트랜지스터를 구현하기 위하여 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 많이 개발되고 있다.
전자 또는 정공의 이동도를 증가시키는 방법으로는 채널 영역에 물리적인 스트레스(stress)를 가하여 채널 영역의 에너지 밴드(energy band) 구조를 변경시키는 방법이 있다. 예를 들어, NMOS 트랜지스터는 채널에 인장응력(tensile stress)을 가하는 경우 성능이 향상되며, PMOS 트랜지스터는 채널에 압축응력(compressive stress)를 가하는 경우 성능이 향상된다. 따라서, NMOS 트랜지스터에 인장 스트레스막을 형성하고, PMOS 트랜지스터에는 압축 스트레스막을 형성함으로써 NMOS 트랜지스터와 PMOS 트랜지스터의 성능을 모두 향상시킬 수 있는 듀얼 응력막 구조가 연 구되고 있다.
그런데, 듀얼 응력막이 적용되는 경우, 소자의 특성이나 사진 공정 마진에 따라서는 NMOS 트랜지스터와 PMOS 트랜지스터의 경계부에서 인장 스트레스막 및 압축 스트레스막이 일부 오버랩되는 영역이 발생할 수 있다. 상기 스트레스막의 오버랩 영역은 단일 스트레스막이 적층된 영역에 비해 두께가 두껍다. 따라서, 식각 공정에 의해 단일 스트레스막을 관통하는 콘택홀과 상기 오버랩된 영역을 관통하는 콘택홀을 동시에 형성할 경우, 단일 스트레스막 영역에서 콘택홀이 먼저 형성되며, 오버랩된 콘택홀이 완성되는 시간까지, 먼저 형성된 콘택홀 하부의 구조물이 어택받을 수 있다. 따라서, 콘택 특성 및 반도체 소자의 신뢰성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 듀얼 응력막을 포함하면서도 콘택 특성이 개선된 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 듀얼 응력막을 포함하면서도 콘택 특성이 개선된 반도체 소자를 제조하는 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 제1 게이트 전극과 제1 소스/드레인 영역을 구비하는 제1 트랜지스터 영역, 제2 게이트 전극과 제1 소스/드레인 영역을 구비하는 제2 트랜지스터 영역, 및 상기 제1 트랜지스터 영역과 상기 제2 트랜지스터 영역의 경계에 위치하며, 제3 게이트 전극을 구비하는 경계 영역을 포함하는 반도체 기판, 상기 제1 트랜지스터 영역의 상기 제1 게이트 전극과 상기 제1 소스/드레인 영역을 덮으며, 상기 경계 영역의 상기 제3 게이트 전극에까지 연장되어 있는 제1 응력막, 상기 제2 트랜지스터 영역의 상기 제2 게이트 전극과 상기 제2 소스/드레인 영역을 덮으며, 상기 경계 영역의 상기 제3 게이트 전극에까지 연장되어 있는 제2 응력막, 및 상기 제2 응력막 상에 형성된 층간 절연막을 포함하되, 상기 제3 게이트 전극은 상기 제1 응력막 및 상기 제2 응력막 중 적어도 하나에 의해 덮여 있으며, 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제3 게이트 전극의 상면에 각각 위치하는 상기 제1 응력막 또는 상기 제2 응력막의 최상면은 상기 반도체 기판을 기준으로 모두 동일한 레벨을 갖는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판의 제1 트랜지스터 영역의 제1 게이트 전극과 제1 소스/드레인 영역을 덮으며, 상기 제1 트랜지스터 영역과 제2 트랜지스터 영역의 경계 영역의 제3 게이트 전극의 적어도 일부를 덮는 제1 응력막을 형성하고, 상기 반도체 기판의 상기 제2 트랜지스터 영역의 제2 게이트 전극과 제2 소스/드레인 영역을 덮으며, 상기 경계 영역의 상기 제3 게이트 전극 상에서 상기 제1 응력막과 적어도 일부가 오버랩되는 제2 응력막을 형성하고, 상기 반도체 기판의 전면에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 CMP를 이용하여 평탄화하여, 상 기 제1 게이트 전극 상의 상기 제1 응력막, 상기 제2 게이트 전극 상의 상기 제2 응력막, 상기 제3 게이트 전극 상의 상기 제1 응력막의 상면을 노출하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판의 제1 트랜지스터 영역의 제1 게이트 전극과 제1 소스/드레인 영역을 덮으며, 상기 제1 트랜지스터 영역과 제2 트랜지스터 영역의 경계 영역의 제3 게이트 전극의 적어도 일부를 덮는 제1 응력막 및 상기 제1 응력막 상에 적층된 식각 정지막을 형성하고, 상기 반도체 기판의 상기 제2 트랜지스터 영역의 제2 게이트 전극과 제2 소스/드레인 영역을 덮으며, 상기 경계 영역의 상기 제3 게이트 전극 상에서 상기 식각 정지막과 적어도 일부가 오버랩되는 제2 응력막을 형성하고, 상기 반도체 기판의 전면에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 CMP를 이용하여 평탄화하여, 상기 제1 게이트 전극 상의 상기 식각 정지막, 및 상기 제3 게이트 전극 상의 상기 식각 정지막의 상면을 노출하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다. 도 1을 참조하면, 반도체 소자(10)는 반도체 기판(100) 상에 형성된 복수의 트랜지스터를 포함하며, 반도체 기판(100)은 적어도 3개의 영역, 예컨대 NMOS 트랜지스터 영역(Ⅰ), PMOS 트랜지스터 영역(Ⅱ), 및 경계 영역(Ⅲ)으로 구분될 수 있다.
반도체 기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 또는 상기 열거된 물질들의 선택적으로 조합된 혼합물로 이루어질 수 있다. 나아가, 반도체 기판(100)은 상기 열거된 반도체 물질층과 절연층이 적어도 2층 이상 적층된 적층 기판일 수 있다. 하나의 예로서, SOI(Silicon On Insulator) 기판을 들 수 있다. 이러한 반도체 기판(100) 내에는 활성 영역을 정의하는 소자 분리막(111)이 형성되어 있다. 또한 도면에 도시되지는 않았지만, NMOS 트랜지스터 영역(Ⅰ)의 반도체 기판(100) 내에 P형 웰이, PMOS 트랜지스터 영역(Ⅱ)의 반도체 기판(100) 내에는 N형 웰이 형성될 수도 있다.
NMOS 트랜지스터 영역(Ⅰ)에 형성되어 있는 NMOS 트랜지스터 및 PMOS 트랜지스터 영역(Ⅱ)에 형성되어 있는 PMOS 트랜지스터는 각각 반도체 기판(100) 상에 게이트 절연막(123)을 개재하여 형성된 게이트 전극(125a, 125b), 반도체 기판(100) 내에 게이트 전극(125a, 125b)을 중심으로 양측에 대향하도록 형성된 소스/드레인 영역(121a, 121b), 및 서로 대향하는 소스/드레인 영역(121a, 121b) 사이에서 게이트 전극(125a, 125b) 아래에 오버랩되어 있는 채널 영역을 포함한다.
게이트 전극(125a, 125b)은 예를 들어 폴리실리콘막, 금속막, 금속 실리사이드막 등으로 이루어진 단일막이거나, 이들의 적층막일 수 있다. 폴리실리콘막은 예 를 들어 NMOS 트랜지스터 영역(Ⅰ)에서는 N형 불순물이 도핑된 것이고, PMOS 트랜지스터 영역(Ⅱ)에서는 P형 불순물이 도핑된 것일 수 있다. 그러나, 이에 제한되는 것은 아니며, 영역별로 폴리실리콘막에 도핑된 불순물의 도전형이 상기의 예와 반대이거나, 서로 동일한 도전형을 가질 수도 있다. 금속막 또는 실리사이드막의 금속 성분은 예를 들어 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등일 수 있다. 다만, 이하의 실시예에서는 게이트 전극(125a, 125b)이 폴리실리콘막 및 그 상부에 형성된 실리사이드막(127a, 127b)을 포함하는 경우의 예를 들어 설명할 것이다.
반도체 기판(100)과 게이트 전극(125a, 125b) 사이에는 게이트 절연막(123)이 개재되어 있다. 게이트 절연막(123)은 예를 들어 실리콘 산화막으로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니고, 필요에 따라 다른 고유전율 절연막이나 저유전율 절연막이 적용될 수 있음은 물론이다.
게이트 전극(125a, 125b) 및 게이트 절연막(123)의 측벽에는 스페이서(129)가 형성되어 있다. 스페이서(129)는 예를 들어 실리콘 질화막으로 이루어진다.
소스/드레인 영역(121a, 121b)은 스페이서(129)와 오버랩되어 있는 LDD(Light Doped Drain) 영역 및 스페이서(129)와 오버랩되지 않은 고농도 도핑 영역을 포함한다. NMOS 트랜지스터 영역(Ⅰ)에서의 LDD 영역은 저농도의 N형 불순물이 도핑되어 있고, 고농도 도핑 영역은 고농도의 N형 불순물이 도핑되어 있다. PMOS 트랜지스터 영역(Ⅱ)의 LDD 영역은 저농도의 P형 불순물이 도핑되어 있고, 고농도 도핑 영역은 고농도의 P형 불순물이 도핑되어 있다. 도면으로 도시되지 않은 본 실시예의 변형예는, LDD 영역 대신에 DDD(Double Diffused Drain) 영역을 구비할 수 있다.
소스/드레인 영역(121a, 121b)은 상부에 게이트 전극(125a, 125b)의 상부에 형성되어 있는 것과 동일 또는 유사한 실리사이드막(127a, 127b)을 포함할 수 있다. 본 명세서에서 상에서 실리사이드막(127a, 127b)은 설명의 편의상 영역별로 구분되어 참조될 뿐이다. 즉, 소스/드레인 영역(121a, 121b)에 포함되어 있는 실리사이드막(127a, 127b)과 게이트 전극(125a, 125b)에 포함되어 있는 실리사이드막(127a, 127b)은 동일 영역 안이라면 동일한 참조 부호로 지칭된다. 그러나, 이들의 구성 물질은 다를 수도 있다.
한편, 경계 영역(Ⅲ)에도 NMOS 트랜지스터 영역(Ⅰ) 및 PMOS 트랜지스터 영역(Ⅱ)에서와 실질적으로 동일한 구조를 갖는 게이트 전극(125c) 및 스페이서(129)가 형성되어 있다. 따라서, 경계 영역(Ⅲ)의 게이트 전극(125c) 상부에도 실리사이드막(127c)이 포함될 수 있다. 경계 영역(Ⅲ)의 게이트 전극(125c)은 소자 분리막(111) 위에 형성될 수 있으며, 이 경우 도 1에 도시된 바와 같이 게이트 절연막(123)은 생략될 수 있다. 한편, 본 실시예는 경계 영역(Ⅲ)의 게이트 전극(125c)이 활성 영역 위에 형성되는 것을 배제하지 않는데, 이 경우 게이트 전극(125c)은 NMOS 트랜지스터 또는 PMOS 트랜지스터의 일부가 될 것이다.
상기한 바와 같은 NMOS 트랜지스터 영역(Ⅰ), PMOS 트랜지스터 영역(Ⅱ) 및 경계 영역(Ⅲ)의 게이트 전극(125a, 125b, 125c) 위에는 제1 응력막(131) 및/또는 제2 응력막(135)이 형성되어 있다.
구체적으로 NMOS 트랜지스터 영역(Ⅰ)에는 인장 응력을 갖는 제1 응력막(131)이 형성되어 있고, PMOS 트랜지스터 영역(Ⅱ)에는 압축 응력을 갖는 제2 응력막(135)이 형성되어 있다. 제1 응력막(131) 및 제2 응력막(135)은 예를 들어 SiN, SiON, SiBN, SiC, SiC:H, SiCOH, SiCN, SiO2 또는 이들의 조합막으로 이루어질 수 있으며, 각각 약 1Å 내지 1,000Å의 두께를 가질 수 있다. 바람직하기로는 제1 응력막(131)과 제2 응력막(135)의 두께가 실질적으로 동일할 수 있다.
제1 응력막(131)과 제2 응력막(135)의 응력은 각각 이들을 구성하는 물질들의 조성비나 이들이 형성되는 조건 등에 따라 조절될 수 있다. 일예로 제1 응력막(131)은 약 0.01GPa 내지 5GPa의 인장 응력을 가지며, 제2 응력막(135)은 약 -0.01GPa 내지 -5GPa의 압축 응력을 가질 수 있다.
이와 같은 제1 응력막(131) 및 제2 응력막(135)은 각각 채널 영역에 응력을 가하여 캐리어의 이동도를 증가시킨다. 즉, 제1 응력막(131)은 NMOS 트랜지스터의 게이트 전극(125a) 및 소스/드레인 영역(121a)을 덮으면서 채널 영역에 인장 응력을 가함으로써, 전자 캐리어의 이동도를 증가시킨다. 제2 응력막(135)은 PMOS 트랜지스터의 게이트 전극(125b) 및 소스/드레인 영역(121b)을 덮으면서 채널 영역에 앞축 응력을 가함으로써, 정공 캐리어의 이동도를 증가시킨다.
한편, 경계 영역(Ⅲ)에서는 제1 응력막(131)과 제2 응력막(135)이 서로 만나게 되는데, 공정 마진에 따라서는 제1 응력막(131)과 제2 응력막(135)이 부분적으로 오버랩된 영역을 포함할 수 있다. 그러나, 적어도 경계 영역(Ⅲ)의 게이트 전극(125c)의 상면 위에 적층된 응력막의 두께는 NMOS 트랜지스터 영역(Ⅰ)의 게이트 전극(125a)의 상면 위에 위치하는 제1 응력막(131)의 두께, 또는 PMOS 트랜지스터 영역(Ⅱ)의 게이트 전극(125b)의 상면 위에 위치하는 제2 응력막(135)의 두께와 실질적으로 동일할 수 있다. 일예로서, 경계 영역(Ⅲ)의 게이트 전극(125c)의 상면에 제1 응력막(131)만이 적층되어 있으며, 제2 응력막(135)은 오버랩되지 않는 경우가 도 1에 도시되어 있다.
도시되지는 않았지만, 도 1의 예시와는 달리 다른 변형예도 가능하다. 예를 들어, 경계 영역(Ⅲ)의 게이트 전극(125c)의 상면에 제2 응력막(135)만이 적층될 수 있다. 다른 예로, 제1 응력막(131) 및 제2 응력막(135)이 모두 게이트 전극(125c)의 상면에 위치하지만, 이들이 오버랩되지 않은 채 경계를 나누어 점유하는 구조를 가질 수도 있다. 또 다른 예로, 제1 응력막(131) 및 제2 응력막(135)이 모두 게이트 전극(125c)의 상면에 위치하면서 이들이 일부 오버랩되어 있지만, 상기 오버랩 영역에서는 제1 응력막(131) 및 제2 응력막(135)의 두께가 다른 영역보다 작아, 오버랩 영역에서의 제1 응력막(131) 및 제2 응력막(135)의 두께의 합이 NMOS 트랜지스터 영역(Ⅰ)의 게이트 전극(125a)의 상면 위에 위치하는 제1 응력막(131)의 두께, 또는 PMOS 트랜지스터 영역(Ⅱ)의 게이트 전극(125b)의 상면 위에 위치하는 제2 응력막(135)의 두께와 실질적으로 동일할 수 있다.
NMOS 트랜지스터 영역(Ⅰ), PMOS 트랜지스터 영역(Ⅱ), 및 경계 영역(Ⅲ)의 게이트 전극(125a, 125b, 125c)의 상면에 위치하며 동일 레벨을 갖는 제1 응력막(131) 및 제2 응력막(135)의 총 면적은 전체 반도체 기판(100)의 면적에 대하여 예를 들어 약 10% 내지 50%의 범위를 가질 수 있다. 여기서, 레벨(level)이라 함은 반도체 기판(100)으로부터의 높이를 의미한다. 또, "게이트 전극(125a, 125b, 125c)의 상면에 위치하며 동일 레벨을 갖는 제1 응력막(131) 및 제2 응력막(135)의 총 면적"이라 함은 제1 응력막(131)과 제2 응력막(135) 중 최상 레벨에 위치하는 부분의 각 면적을 모두 더한 값을 의미한다.
상기의 경우에서, 경계 영역(Ⅲ)의 게이트 전극(125c) 상면에 위치하며 동일 레벨을 갖는 제1 응력막(131) 또는 제2 응력막(135)의 총 면적은 전체 반도체 기판(100)의 면적에 대하여 10% 미만일 수 있다. 그러나, 본 실시예가 상기 면적비에 제한되는 것은 아니다.
제1 응력막(131) 및 제2 응력막(135) 위에는 제1 층간 절연막(142) 및 제2 층간 절연막(144)이 형성되어 있다. 제1 층간 절연막(142)의 상면, 즉 제1 층간 절연막(142)과 제2 층간 절연막(144)의 계면은 전체적으로 평탄하며, 게이트 전극(125a, 125b, 125c)의 상면에 위치하는 제1 응력막(131) 또는 제2 응력막(135)의 상면 중 가장 높은 레벨의 상면과 동일 레벨(level)을 갖는다.
제1 층간 절연막(142) 및 제2 층간 절연막(144)은 예를 들어 TEOS(Tetra Ethyl Ortho Silicate), O3-TEOS, USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 제1 층간 절연막(142)과 제2 층간 절연막(144)은 다른 물질로 이루어질 수도 있지만, 같은 물질로 이루어질 수 도 있다.
게이트 전극(125a, 125b, 125c) 및 소스/드레인 영역(121a, 121b) 상에는 이들을 노출하는 콘택홀(147a, 147b, 147c)이 형성되어 있다. 콘택홀(147a, 147b, 147c)은 제2 층간 절연막(144), 및 제1 층간 절연막(142)과, 제1 응력막(131) 또는 제2 응력막(135)을 관통한다. 다만, 게이트 전극(125a, 125b, 125c)을 노출하는 콘택홀(147a, 147b, 147c)의 경우에는 제1 층간 절연막(142)은 관통하지 않으며, 제2 층간 절연막(144)과 제1 응력막(131) 또는 제2 응력막(135)만을 관통한 것일 수 있다.
각 콘택홀(147a, 147b, 147c) 내에는 콘택 플러그(171, 173, 175)가 매립되어 있다. 콘택 플러그(171, 173, 175)는 게이트 전극(125a, 125b, 125c) 또는 소스/드레인 영역(121a, 121b)과 전기적으로 접촉한다. 콘택 플러그(171, 173, 175)는 W, Cu 또는 Al 등과 같은 금속 물질이나 도전성 폴리실리콘과 같은 도전성 물질로 이루어질 수 있다.
이하, 본 발명의 다른 실시예들에 대해 설명한다. 이하의 실시예들에서, 선행하는 실시예와 동일한 구조에 대해서는 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다. 도 2를 참조하면, 본 실시예에 따른 반도체 소자(20)는 제3 층간 절연막(150)이 층 구분 없이 하나로 형성되어 있는 점이 도 1의 실시예와 다르다. 제3 층간 절연막(150)의 구성 물질은 도 1의 제1 층간 절연막 또는 제2 층간 절연막과 실질적으로 동일하 다.
도 3은 본 발명의 제3 실시예에 따른 반도체 소자의 단면도이다. 도 3을 참조하면, 본 실시예에 따른 반도체 소자(30)는 제1 응력막(131) 상에 식각 정지막(133)이 더 형성되어 있는 점이 도 1의 실시예와 다르다. 또, 본 실시예에 따른 반도체 소자(30)는 PMOS 트랜지스터 영역(Ⅱ)을 제외한 NMOS 트랜지스터 영역(Ⅰ) 및 경계 영역(Ⅲ)의 게이트 전극(125a, 125c)의 상면에 위치하는 제1 응력막(131) 및 제2 응력막(135)의 총 면적이 전체 반도체 기판(100)의 면적에 대하여 약 10% 내지 50%의 범위를 가지는 점에서 도 1의 실시예와 차이가 있다.
더욱 상세히 설명하면, NMOS 트랜지스터 영역(Ⅰ) 및 경계 영역(Ⅲ)의 제1 응력막(131) 상에는 식각 정지막(133)이 형성되어 있다. 식각 정지막(133)은 실리콘 산화막으로 이루어질 수 있으며, 예를 들어 LTO(Low Temperature Oxide)막으로 이루어질 수 있다.
제1 층간 절연막(142)의 상면, 즉 제1 층간 절연막(142)과 제2 층간 절연막(144)의 계면은 NMOS 트랜지스터 영역(Ⅰ) 및 경계 영역(Ⅲ)의 게이트 전극(125a, 125c)과 오버랩되어 있는 식각 정지막(133)의 상면 중 가장 높은 레벨의 상면과 동일 레벨을 갖는다.
한편, 제1 응력막(131)과 제2 응력막(135)이 동일한 두께로 형성되고, 제1 층간 절연막(142)의 상면이 평탄하게 형성된 경우, PMOS 트랜지스터 영역(Ⅱ)의 게이트 전극(125b) 상에 형성되어 있는 제2 응력막(135)의 상면은 제1 층간 절연막(142)의 상면보다 아래에 위치하게 된다. 구체적으로 제2 응력막(135)의 상면은 제1 층간 절연막(142)의 상면으로부터 게이트 전극(125a, 125c) 상에 위치하는 식각 정지막(133)의 두께만큼 낮은 레벨을 갖는다.
상기 구조로부터 콘택홀(147a, 147b, 147c)이 관통하는 구조물 또한 도 1의 실시예와 달라지게 된다. 즉, NMOS 트랜지스터 영역(Ⅰ) 및 경계 영역(Ⅲ)에 형성되어 있는 콘택홀(147a, 147c)은 도 1의 실시예보다 식각 정지막(133)을 더 관통한다. 또, PMOS 트랜지스터 영역(Ⅱ)의 콘택홀(147b)은 소스/드레인 영역(121b)을 노출하는 경우는 도 1와 동일하지만, 게이트 전극(125b)을 노출하는 경우는 제1 층간 절연막(142)을 더 관통하게 될 것이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 소자의 단면도이다. 도 4를 참조하면, 본 실시예에 따른 반도체 소자(40)는 제1 층간 절연막(142)과 제2 층간 절연막(144)의 계면이 제2 응력막(135)과 동일한 레벨을 갖는 점이 도 3의 실시예와 다르다. 또, 도 3의 실시예와 비교할 때, NMOS 트랜지스터 영역(Ⅰ) 및 경계 영역(Ⅲ)에서 게이트 전극(125a, 125c) 위에 위치하는 제1 응력막(131) 상의 식각 정지막(133)이 제거되어 있다. 따라서, 제1 층간 절연막(142)과 제2 층간 절연막(144)의 계면은 NMOS 트랜지스터 영역(Ⅰ)과 경계 영역(Ⅲ)의 게이트 전극(125a, 125c) 상의 제1 응력막(131)의 상면과 동일 레벨을 갖는다.
또한, 상기 구조로부터 NMOS 트랜지스터 영역(Ⅰ)과 경계 영역(Ⅲ)의 게이트 전극(125a, 125c)을 노출하는 콘택홀(147a, 147c)이 도 3의 실시예와는 달리 식각 정지막(133)을 관통하지 않으며, PMOS 트랜지스터 영역(Ⅱ)의 게이트 전극(125b)을 관통하는 콘택홀(147b)이 제1 층간 절연막(142)을 관통하지 않을 수 있음을 이해할 수 있을 것이다.
한편, 상기 도 3 및 도 4의 실시예에서는 층간 절연막이 제1 층간 절연막과 제2 층간 절연막으로 분리된 경우를 예시하였지만, 상기 실시예들에서도 도 2의 실시예에서처럼 하나의 제3 층간 절연막으로 이루어질 수도 있음은 물론이다.
이하, 상기한 바와 같은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법에 대해 설명한다.
도 5 내지 도 20은 도 1의 반도체 소자를 제조하는 본 발명의 제1 실시예에 따른 방법을 설명하기 위한 단면도들로서, 공정 단계별 중간 구조물의 단면도들이다.
도 5를 참조하면, 먼저 반도체 기판(100)을 NMOS 트랜지스터 영역(Ⅰ), PMOS 트랜지스터 영역(Ⅱ) 및 경계 영역(Ⅲ)으로 구분하고, 각 영역 내에 소자 분리막(111)을 형성하여 활성 영역을 정의한다. 소자 분리막(111)은 예를 들어 실리콘 산화막 등으로 이루어지며, LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. 소자 분리막(111)을 형성하는 다양한 방법은 본 기술 분야의 당업자에게 공지되어 있으므로, 구체적인 설명은 생략하기로 한다.
한편, 도 5의 단면도에서는 경계 영역(Ⅲ)에 소자 분리막(111)만이 형성되어 있는 것처럼 도시되어 있지만, 경계 영역(Ⅲ)에 활성 영역만이 형성되어 있거나, 소자 분리막(111) 및 활성 영역이 모두 형성될 수도 있음은 물론이다.
또, 도면으로 도시하지는 않았지만, 소자 분리막(111)의 형성 전 또는 후에, 반도체 기판(100)의 NMOS 트랜지스터 영역(Ⅰ)은 저농도로 도핑된 p형 불순물을 포함하고, 반도체 기판(100)의 PMOS 트랜지스터 영역(Ⅱ)은 저농도로 도핑된 n형 불순물을 포함할 수 있다. 예를 들어 반도체 기판(100)으로서 P형 기판을 사용하는 경우, PMOS 트랜지스터 영역(Ⅱ)에 n형 불순물을 도핑하여 n-웰을 형성할 수 있다. 베이스 기판이 P형 기판일 경우 필수적인 것은 아니지만, NMOS 트랜지스터 영역(Ⅰ)에도 p형 불순물을 도핑함으로써, p-웰을 형성할 수도 있다.
도 6을 참조하면, 반도체 기판(100)의 전면에 절연 물질 및 도전성 물질을 적층한다.
상기 절연 물질은 예컨대 실리콘 산화막일 수 있으며, 열 산화 공정, 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등으로 적층될 수 있다.
상기 도전성 물질은 예를 들어 n형 또는 p형 불순물이 도핑된 폴리실리콘이나 금속일 수 있으며, 저압 화학 기상 증착(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법으로 적층될 수 있다. 이하에서는 상기 도전성 물질로 폴리실리콘을 사용한 경우를 가정하여 설명하기로 한다.
이어서, 상기 도전성 물질층 및 절연 물질층을 패터닝함으로써, 각각 게이트 전극(125a, 125b, 125c) 및 게이트 절연막(123)을 형성한다.
이어서, 반도체 기판(100)의 활성 영역에 소스/드레인 영역을 형성하고, 게이트 전극(125a, 125b, 125c)과 소스/드레인 영역의 상부에 실리사이드막을 형성한다. 도 7 내지 도 10은 소스/드레인 영역 및 실리사이드막을 형성하는 예시적인 방법을 도시한다. 도 7을 참조하면, NMOS 트랜지스터 영역(Ⅰ)의 활성 영역에 저농도 n형 불순물(120a 참조)을 도핑하고, PMOS 트랜지스터 영역(Ⅱ)의 활성 영역에 저농도 p형 불순물(120b 참조)을 도핑한다. 예를 들어, 저농도 n형 불순물의 도핑시에는 PMOS 트랜지스터 영역(Ⅱ)을 포토레지스트막 등으로 커버함으로써, NMOS 트랜지스터 영역(Ⅰ)에만 n형 불순물이 도핑되도록 하며, 저농도 p형 불순물의 도핑시에는 NMOS 트랜지스터 영역(Ⅰ)을 포토레지스트막 등으로 커버함으로써, PMOS 트랜지스터 영역(Ⅱ)에만 p형 불순물이 도핑되도록 할 수 있다.
도 8을 참조하면, 게이트 전극(125a, 125b, 125c) 및 게이트 절연막(123)의 측벽에 스페이서(129)를 형성한다. 스페이서(129)는 예를 들어 실리콘 질화막으로 이루어질 수 있으며, 반도체 기판(100)의 전면에 실리콘 질화막을 적층한 다음 에치백 공정을 수행함으로써 형성될 수 있다. 도면에서는 스페이서(129)가 게이트 전극의 상면을 노출하며, 스페이서(129)의 상단이 게이트 전극(125a, 125b, 125c)의 상면에 정렬된 예가 도시되어 있으며, 이하에서 이를 가정하여 설명하겠지만, 스페이서(129)는 후속하는 실리사이드막의 형성 공정을 용이하게 하기 위해 상단이 게이트 전극(125a, 125b, 125c)의 상면보다 아래쪽으로 리세스되도록 형성될 수도 있다. 또, 다른 예로서, 스페이서(129)는 게이트 전극(125a, 125b, 125c)의 상면을 덮도록 형성될 수도 있다.
도 9를 참조하면, NMOS 트랜지스터 영역(Ⅰ)의 활성 영역에 고농도 n형 불순물을 도핑하고, PMOS 트랜지스터 영역(Ⅱ)의 활성 영역에 고농도 p형 불순물을 도핑한다. 구체적으로, 고농도 n형 불순물의 도핑시에는 PMOS 트랜지스터 영역(Ⅱ)을 포토레지스트막 등으로 커버한 다음, 게이트 전극(125a, 125b, 125c) 및 스페이서(129)를 도핑 마스크로 이용하여 도핑함으로써, NMOS 트랜지스터 영역(Ⅰ)의 노출된 활성 영역에만 고농도 n형 불순물을 도핑할 수 있다. 또, 고농도 p형 불순물의 도핑시에는 NMOS 트랜지스터 영역(Ⅰ)을 포토레지스트막 등으로 커버하고, 게이트 전극(125a, 125b, 125c) 및 스페이서(129)를 도핑 마스크로 이용하여 도핑함으로써, PMOS 트랜지스터 영역(Ⅱ)에만 고농도 p형 불순물을 도핑할 수 있다. 그 결과 고농도 도핑 영역 및 저농도 도핑 영역을 포함하는 소스/드레인 영역(121a, 121b)이 완성된다.
도 10을 참조하면, 게이트 전극(125a, 125b, 125c)의 상면 및 노출된 소스/드레인 영역(121a, 121b)의 상면을 실리사이드화(silisidation)한다. 실리사이드화는 반도체 기판(100)의 전면에 실리사이드용 금속막, 예를 들어 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등의 금속을 적층하고, 열처리함으로써 이루어질 수 있다. 예를 들어 게이트 전극(125a, 125b, 125c)이 폴리실리콘으로 이루어진 경우, 반도체 기판(100)을 열처리하는 것에 의해 소스/드레인 영역(121a, 121b)의 상면 뿐만 아니라 게이트 전극(125a, 125b, 125c)의 상면도 실리사이드화될 수 있다. 이어서, 실리사이드화되지 않은 반도체 기판(100) 상의 실리사이드용 금속막을 제거함으로써, 게이트 전극(125a, 125b, 125c)의 상면 및 노출된 소스/드 레인 영역(121a, 121b)의 상면에 자기 정렬된(self-aligned) 실리사이드막(127a, 127b, 127c)이 완성될 수 있다.
이어서, NMOS 트랜지스터 영역(Ⅰ)에 제1 응력막(131)을 형성하고, PMOS 트랜지스터 영역(Ⅱ)에 제2 응력막(135)을 형성한다. 이때, 공정 마진을 고려하여 경계 영역(Ⅲ)에서는 제1 응력막(131) 및 제2 응력막(135)이 일부 오버랩되도록 한다. 더욱 구체적인 공정예가 도 11 내지 도 14에 도시되어 있다.
도 11을 참조하면, 도 10의 결과물의 전면에 제1 응력막(131a)을 형성한다. 제1 응력막(131a)은 예를 들어 인장 응력막일 수 있다. 제1 응력막(131a)으로는 예를 들어 SiN, SiON, SiBN, SiC, SiC:H, SiCOH, SiCN, SiO2 또는 이들의 조합막이 적용될 수 있다. 제1 응력막(131a)은 약 1Å 내지 1,000Å의 두께를 가질 수 있으며, 예를 들어 CVD(Chemical Vapor Deposition), 열 CVD, PECVD(Plasma Enhanced CVD), 고밀도 플라즈마 CVD 등으로 형성될 수 있다. 예를 들어 SiN으로 이루어진 제1 응력막(131a)은 SiH4 등의 실리콘 소오스 가스, 및 NH3, N2 등의 질소 소오스 가스를 이용하여 약 300℃ 내지 600℃의 온도, 및 약 1torr 내지 10torr의 압력 조건에서 형성될 수 있다. 적층되는 제1 응력막(131a)의 인장 응력은 증착 조건이나, 구성 물질의 성분비 등에 의해 제어될 수 있다. 예를 들어 0.01GPa 내지 5GPa의 응력을 갖도록 조절될 수 있다.
이어서, 제1 응력막(131a) 상에 제1 포토레지스트 패턴(201)을 형성한다. 제1 포토레지스트 패턴(201)은 NMOS 트랜지스터 영역(Ⅰ)의 전면을 덮되, PMOS 트랜지스터 영역(Ⅱ)은 노출하도록 형성된다. 또, 제1 포토레지스트 패턴(201)은 공정 마진을 확보하기 위하여, 다시 말해서 NMOS 트랜지스터 영역(Ⅰ)을 완전히 덮을 것을 담보하기 위하여, 경계 영역(Ⅲ)의 게이트 전극(125c)의 적어도 일부, 바람직하게는 전부를 덮도록 형성될 수 있다.
도 12를 참조하면, 제1 포토레지스트 패턴(201)을 식각 마스크로 이용하여 제1 응력막(131a)을 식각한다. 상기 식각은 건식 식각 또는 습식 식각으로 진행될 수 있다. 상기 식각의 결과, 도 12에 도시된 바와 같이 NMOS 트랜지스터 영역(Ⅰ)에는 제1 응력막(131 참조)이 잔류하고, PMOS 트랜지스터 영역(Ⅱ)에서는 제1 응력막(131a)이 제거된다. 경계 영역(Ⅲ)에서 제1 응력막(131 참조)은 게이트 전극(125c)의 적어도 일부에까지 잔류한다. 이어서, 애싱 또는 스트립 공정을 수행하여 제1 포토레지스트 패턴(201)을 제거한다.
도 13을 참조하면, 도 12의 결과물의 전면에 제2 응력막(135a)을 형성한다. 제2 응력막(135a)은 예를 들어 압축 응력막일 수 있다. 제2 응력막(135a)의 경우에도 제1 응력막(131)의 경우와 마찬가지로 SiN, SiON, SiBN, SiC, SiC:H, SiCOH, SiCN, SiO2 또는 이들의 조합막이 적용될 수 있다. 제2 응력막(135a)의 형성에 적용되는 공정도 제1 응력막(131a)의 경우와 동일할 수 있다. 다만, 적층되는 제2 응력막(135a) 증착 조건이나, 구성 물질의 성분비 등을 다르게 함으로써, 제2 응력막(135a)과는 다른 응력을 갖도록 조절한다. 제2 응력막(135a)의 압축 응력은 예를 들어 -0.01GPa 내지 -5GPa일 수 있다.
제2 응력막(135a)의 두께는 약 1Å 내지 1,000Å의 두께를 가질 수 있으며, 바람직하기로는 제1 응력막(131)의 두께와 실질적으로 동일할 수 있다.
이어서, 제2 응력막(135a) 상에 제2 포토레지스트 패턴(202)을 형성한다. 제2 포토레지스트 패턴(202)은 PMOS 트랜지스터 영역(Ⅱ)의 전면을 덮되, NMOS 트랜지스터 영역(Ⅰ)은 노출하도록 형성된다. 또, 제2 포토레지스트 패턴(202)은 공정 마진을 확보하기 위하여, 다시 말해서 PMOS 트랜지스터 영역(Ⅱ)을 완전히 덮을 것을 담보하기 위하여, 경계 영역(Ⅲ)의 게이트 전극(125c)의 적어도 일부, 바람직하게는 전부를 덮도록 형성될 수 있다.
도 14를 참조하면, 제2 포토레지스트 패턴(202)을 식각 마스크로 이용하여 제2 응력막(135a)을 식각한다. 제2 응력막(135a)의 식각에는 건식 또는 습식 식각이 이용될 수 있다. 상기 식각의 결과, 도 14에 도시된 바와 같이 PMOS 트랜지스터 영역(Ⅱ)의 제2 응력막(135 참조)이 잔류하고, NMOS 트랜지스터 영역(Ⅰ)의 제2 응력막(135a)이 제거된다. 경계 영역(Ⅲ)에서 제2 응력막(135 참조)은 게이트 전극(125c)의 적어도 일부에까지 잔류한다. 그에 따라, 경계 영역(Ⅲ)은 게이트 전극(125c) 상에 제1 응력막(131) 및 제2 응력막(135)이 오버랩되어 적층되어 있는 영역(OA)을 포함할 수 있다.
이때, 게이트 전극(125c) 상에 오버랩된 영역(OA)의 최상면의 면적은 전체 반도체 기판(100)의 면적의 10% 미만일 수 있다.
또, NMOS 트랜지스터 영역(Ⅰ), 및 PMOS 트랜지스터 영역(Ⅱ)의 게이트 전극(125a, 125b) 상의 제1 응력막(131) 및 제2 응력막(135)의 면적과 상기 오버랩된 영역(OA)의 최상면의 면적의 총합은 반도체 기판(100)의 면적의 10% 내지 50%의 범위를 가질 수 있다.
한편, 이상에서는 제1 응력막을 먼저 형성하고, 제2 응력막을 그 다음에 형성한 예를 들어 설명하였지만, 제2 응력막을 먼저 형성하고, 제1 응력막을 나중에 형성할 수도 있음은 물론이다.
도 15를 참조하면, 도 14의 결과물 상에 제1 층간 절연막(140)을 형성한다. 제1 층간 절연막(140)은 예컨대, TEOS(Tetra Ethyl Ortho Silicate), O3-TEOS, SiO2, SiON, SiOC 또는 이들의 조합으로 이루어질 수 있으며, 예를 들어, CVD 등의 방법으로 형성될 수 있다.
제1 층간 절연막(140)은 도 14의 결과물의 최상면, 예컨대 경계 영역(Ⅲ)은 게이트 전극(121c)상에 위치하는 제1 및 제2 적층막(131, 135)의 오버랩 영역(OA)을 완전히 덮도록 형성한다. 공정 마진을 고려할 때, 제1 층간 절연막(140)은 예를 들어 오버랩 영역(OA)의 상면으로부터 약 100Å 내지 500Å의 두께를 갖도록 형성될 수 있다.
도 16을 참조하면, 제1 층간 절연막(140)을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 상기 CMP 공정은 이에 제한되는 것은 아니지만, 예를 들어 세리아(ceria), 세리아 고정 연마재(ceria fixed abrasive) 등과 같은 슬러리를 이용하여 진행될 수 있다. 다만, 상기 슬러리는 제1 층간 절연막에 대한 연마 속도가 제1 응력막(131)에 대한 연마 속도보다 클 것이 요구된다. 바람직하기로는 연마 선택비가 10:1 이상, 더욱 바람직하기로는 20:1 이상일 수 있다. 또, 상기 CMP 공정은 예를 들어 0.5psi 내지 3psi의 압력 조건에서 진행될 수 있다.
그런데, 제1 층간 절연막(140)의 평탄화가 진행됨에 따라 제1 층간 절연막(140)의 레벨이 낮아지면서, 하부 구조물 중 최상 레벨인 경계 영역(Ⅲ)의 오버랩 영역(OA)에서 제2 응력막(135)의 상면이 노출된다. 그런데, CMP 공정에 사용되는 슬러리가 제1 응력막(131)과 제2 응력막(135)에 대한 연마 선택비가 유사하여, 제1 층간 절연막(141)과 제2 응력막(135) 간에 연마 선택비가 크다 하더라도, 노출된 영역의 면적이 전체 반도체 기판(100)의 면적의 10% 미만일 경우, 평탄화를 저지하지 못하고, 제1 층간 절연막(141)의 연마 속도와 유사한 속도로 함께 연마된다. 즉, 노출된 제2 응력막(135)은 연마 스토퍼로서 작용하지 못하게 된다.
도 17을 참조하면, 계속적인 CMP의 진행으로 제1 층간 절연막(141)과 노출된 제2 응력막(135)이 계속 연마되면서, NMOS 트랜지스터 영역(Ⅰ), PMOS 트랜지스터 영역(Ⅱ)에서 각각 게이트 전극(125a, 125b)의 상면 상에 위치하여 하부 구조물의 최상층을 이루는 제1 응력막(131) 및 제2 응력막(135)이 노출된다. 또, 동시에 경계 영역(Ⅲ)의 오버랩된 영역(OA)에서 제2 응력막(135)이 제거되고, 다른 영역의 최상층과 동일 레벨에 있는 제1 응력막(131)이 노출된다.
그런데, 상기 노출된 NMOS 트랜지스터 영역(Ⅰ) 및 경계 영역(Ⅲ)의 제1 응력막(131)과 PMOS 트랜지스터 영역(Ⅱ)의 제2 응력막(135)의 총 면적은 상술한 바와 같이 10% 내지 50%의 범위에 있으며, 이 경우, 0.5psi 내지 3psi의 압력 조건에서 CMP를 진행하면 연마 선택비가 큰 제1 및 제2 응력막(131, 135)에 의해 평탄화가 더 이상 진행되지 못한다. 다시 말해, 노출된 제1 응력막(131) 및 제2 응력 막(135)이 연마 스토퍼로 기능할 수 있게 된다.
NMOS 트랜지스터 영역(Ⅰ) 및 경계 영역(Ⅲ)의 제1 응력막(131)과 PMOS 트랜지스터 영역(Ⅱ)의 제2 응력막(135)의 노출로 더 이상의 평탄화가 진행되지 않으면, CMP 공정을 정지한다. 이때, 상술한 바와 같이 제1 응력막(131) 및 제2 응력막(135)이 연마 스토퍼로 작용하므로, 충분한 공정 마진이 확보될 수 있을 것이다.
도 18을 참조하면, 제1 층간 절연막(142) 상에 제2 층간 절연막(144)을 형성한다. 제2 층간 절연막(144)은 예컨대, TEOS(Tetra Ethyl Ortho Silicate), O3-TEOS, SiO2, SiON, SiOC 또는 이들의 조합으로 이루어질 수 있으며, 제1 층간 절연막(142)과 동일 또는 다른 물질로 이루어질 수 있다.
도 19를 참조하면, 제2 층간 절연막(144) 및 제1 층간 절연막(142)을 패터닝하여 NMOS 트랜지스터 영역(Ⅰ), PMOS 트랜지스터 영역(Ⅱ), 및 경계 영역(Ⅲ)에 예비 콘택홀(145a, 145b, 145c)을 형성한다. 각 예비 콘택홀(145a, 145b, 145c)들은 각 영역의 게이트 전극(125a, 125b, 125c) 및/또는 소스/드레인 영역(121a, 121b)에 대응하도록 형성되며, 각각 제1 응력막(131) 또는 제2 응력막(135)을 노출한다. 구체적으로 NMOS 트랜지스터 영역(Ⅰ) 및 경계 영역(Ⅲ)의 예비 콘택홀(145a, 145c)은 제1 응력막(131)을 노출하고, PMOS 트랜지스터 영역(Ⅱ)의 예비 콘택홀(145b)은 제2 응력막(135)을 노출하도록 형성된다.
상기한 제1 및 제2 층간 절연막(142, 144)의 패터닝은 예를 들어 포토레지스트 패턴을 이용한 사진 식각 공정으로 진행될 수 있다. 상기 식각은 건식 식각 또 는 습식 식각으로 이루어질 수 있으며, 바람직하기로는 건식 식각으로 이루어질 수 있다. 제2 층간 절연막(144) 및 제1 층간 절연막(142)에 대한 식각 선택비가 제1 응력막(131) 및 제2 응력막(135)에 대한 식각 선택비보다 큰 식각 가스 또는 식각액을 사용할 경우 층간 절연막(140)의 식각시 제1 응력막(131) 및 제2 응력막(135)은 공정 스토퍼로서 기능할 수 있다. 이때, 노출된 제1 응력막(131) 및 제2 응력막(135)은 실질적으로 동일한 두께를 가지게 된다.
도 20을 참조하면, 각 예비 콘택홀(145a, 145b, 145c)에 의해 노출된 제1 응력막(131) 및 제2 응력막(135)을 식각하여, 하부의 게이트 전극(125a, 125b, 125c)과 소스/드레인 영역(121a, 121b)을 노출하는 콘택홀(147a, 147b, 147c)을 형성한다. 식각되는 제1 응력막(131) 및 제2 응력막(135)의 두께가 각 영역별로 실질적으로 동일하기 때문에, 본 단계에서 모든 콘택홀(147a, 147b, 147c)이 거의 동시에 형성될 수 있다. 즉, 본 실시예에 의할 경우 각 영역의 콘택홀(147a, 147b, 147c)을 모두 형성하기 위해 이미 형성되어 있는 콘택홀을 추가로 과도하게 과식각을 할 필요가 없기 때문에, 게이트 전극(125a, 125b, 125c) 및/또는 소스/드레인 영역(121a, 12b)의 어택이 방지될 수 있다. 특히, 게이트 전극(125a, 125b, 125c) 및 소스/드레인 영역(121a, 121b) 상부의 실리사이드막(127a, 127b, 127c)이 어택받거나 소진되는 것이 방지됨으로써, 콘택 특성이 개선될 수 있다.
다시 도 1을 참조하면, 각 영역의 콘택홀(147a, 147b, 147c) 내에 콘택 플러그(171, 173, 175)를 형성한다. 콘택 플러그(171, 173, 175)는 W, Cu 또는 Al 등과 같은 금속 물질이나 도전성 폴리실리콘과 같은 도전성 물질로 형성된다. 콘택 플러 그(171, 173, 175)는 상기 물질들을 저압 화학 기상 증착(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법 또는 전해 도금이나 무전해 도금 등을 이용하여 형성될 수 있다. 필요에 따라 층간 절연막(140)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing) 또는 에치백 등과 같은 평탄화 공정을 수행함으로써 도 1에 도시된 바와 같은 반도체 소자를 완성할 수 있다.
도 21 및 도 22는 도 2의 반도체 소자를 제조하는 본 발명의 제2 실시예에 따른 방법을 설명하기 위한 단면도들로서, 공정 단계별 중간 구조물들을 도시한다.
본 실시예에 따른 반도체 소자의 제조 방법은 CMP 공정을 수행하는 단계까지는 도 5 내지 도 17을 참조하여 설명한 본 발명의 제1 실시예와 동일하다. 이어서, 도 21을 참조하면, 제1 층간 절연막(도 17의 142)을 모두 제거한다. 제1 층간 절연막(도 17의 142)의 제거는 예를 들어 습식 식각, 건식 식각, 에치백 등으로 이루어질 수 있다.
도 22를 참조하면, 도 21의 결과물에 제3 층간 절연막(150)을 형성한다. 제3 층간 절연막(150)은 도 18의 제1 층간 절연막 및 제2 층간 절연막의 총 두께와 실질적으로 동일한 두께를 갖도록 형성될 수 있을 것이다. 후속 공정은 도 19, 도 20 및 도 1을 참조하여 설명한 본 발명의 제1 실시예와 실질적으로 동일하므로 중복 설명은 생략하기로 한다.
도 23 및 도 24는 도 3의 반도체 소자를 제조하는 본 발명의 제3 실시예에 따른 방법을 설명하기 위한 단면도들로서, 공정 단계별 중간 구조물들을 도시한다.
본 실시예에 따른 반도체 소자의 제조 방법은 제2 응력막을 형성하는 단계까지는 도 5 내지 도 14를 참조하여 설명한 본 발명의 제1 실시예와 대체적으로 동일하다. 그러나, 도 23을 참조하면 본 실시예에 따른 방법은 제1 응력막(131)의 형성 후에 식각 정지막(133)을 더 형성하는 점과, 제2 응력막(135)의 형성 후, NMOS 트랜지스터 영역(Ⅰ)과 경계 영역(Ⅲ)의 오버랩된 영역(OA)의 최상면의 면적의 총합이 반도체 기판(100)의 면적의 10% 내지 50%의 범위를 가지는 점에서 본 발명의 제1 실시예와 차이가 있다. 다만, 이 경우에도 게이트 전극(125c) 상에 오버랩된 영역(OA)의 최상면의 면적은 전체 반도체 기판(100)의 면적의 10% 미만일 수 있다. 제1 응력막(131) 및 제2 응력막(135)이 형성된 반도체 기판(100) 상에 제1 층간 절연막(140)을 형성하는 것은 제1 실시예와 동일하다.
도 24를 참조하면, 제1 층간 절연막(140)을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 상기 CMP 공정을 상술한 도 16과 동일한 조건으로 진행된다. 제1 층간 절연막(140)의 평탄화가 진행됨에 따라 제1 층간 절연막(140)의 레벨이 낮아지면서, 하부 구조물 중 최상 레벨인 오버랩 영역(OA)이 노출되는데, 노출된 영역의 면적이 전체 반도체 기판(100)의 면적의 10% 미만이므로, 도 16에서 설명한 바와 같이 노출 영역의 제2 응력막(135)은 제1 층간 절연막(140)과 함께 연마된다.
계속적인 CMP의 진행으로 제1 층간 절연막(140)과 노출된 제2 응력막(135)이 계속 연마되면서, NMOS 트랜지스터 영역(Ⅰ)의 게이트 전극(125a, 125b)의 상면 상 에 위치하며, 하부 구조물의 최상층을 이루는 식각 정지막(133)이 노출된다. 또, 동시에 경계 영역(Ⅲ)의 오버랩된 영역(OA)에서도 제2 응력막(135)이 제거되어 하부의 식각 정지막(133)이 노출된다. 그러나, PMOS 트랜지스터 영역(Ⅱ)의 제2 응력막(135)은 다른 영역의 최상층에 비해 레벨이 낮기 때문에 아직 노출되지 않는다.
그런데, 상술한 바와 같이 본 실시예에서는 PMOS 트랜지스터 영역(Ⅱ)을 제외한 NMOS 트랜지스터 영역(Ⅰ)과 경계 영역(Ⅲ)의 오버랩된 영역(OA)의 최상면의 면적의 총합만으로도 반도체 기판(100)의 면적의 10% 내지 50%의 범위 내에 있으므로, 식각 정지막(133)이 연마 선택비가 작은 경우 이 시점에서 평탄화가 더 이상 진행하지 못한다. 즉, 노출된 식각 정지막(133)이 연마 스토퍼로 기능한다.
상기 단계에서 CMP를 정지하고, 도 18 내지 도 20 및 도 1을 참조하여 설명한 본 발명의 제1 실시예에서와 동일한 방법으로 후속 공정을 진행함으로써, 도 3의 반도체 소자를 완성할 수 있다.
한편, 제1 층간 절연막 PMOS 트랜지스터 영역(Ⅱ)의 게이트 전극(125b) 위에는 식각 정지막(133)과 실질적으로 동일한 두께의 제1 층간 절연막(142)이 잔류하는데, 예비 택홀 형성시 제1 층간 절연막(142)과 식각 정지막(133)에 대하여 동일한 식각 선택비를 갖는 식각 가스 또는 식각액을 이용하여 패터닝하게 되면, 하부 구조물의 손상을 방지할 수 있을 것이다. 특히, 제1 층간 절연막(142) 및 식각 정지막(133)이 모두 산화막으로 이루어진 경우, 동일한 식각 선택비를 조절하기 용이할 것이다.
도 25는 도 4의 반도체 소자를 제조하는 본 발명의 제4 실시예에 따른 방법 을 설명하기 위한 단면도이다.
도 25를 참조하면, 본 실시예에 따른 반도체 소자의 제조 방법은 NMOS 트랜지스터 영역(Ⅰ)과 경계 영역(Ⅲ)의 오버랩된 영역(OA)의 최상면의 면적의 총합은 반도체 기판(100)의 면적의 10% 미만인데 반해, NMOS 트랜지스터 영역(Ⅰ), PMOS 트랜지스터 영역(Ⅱ), 및 경계 영역(Ⅲ)의 오버랩된 영역(OA)의 최상면의 면적의 총합이 반도체 기판(100)의 면적의 10% 내지 50%의 범위를 가지는 점에서 본 발명의 제3 실시예와 차이가 있다. 따라서, NMOS 트랜지스터 영역(Ⅰ)과 경계 영역(Ⅲ)의 식각 정지막(133)의 노출로는 평탄화가 정지하지 않고, 하부의 제1 응력막(131)이 노출됨과 동시에 PMOS 트랜지스터 영역(Ⅱ)의 제2 응력막(135)이 노출되는 시점에서 평탄화가 정지될 수 있다. 그 밖의 단계는 상술한 본 발명의 제3 실시예와 실질적으로 동일하므로, 중복 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 의하면 콘택홀 형성시에 상대적으로 두께가 두꺼운 제1 응력막 및 제2 응력막이 오버랩된 영역에서 제2 응력막을 평탄화를 통해 제거함으로써, 콘택홀 형성시 제거되어야 하는 응 력막의 두께를 실질적으로 동일하게 조절할 수 있다. 따라서, 콘택홀 형성에 따른 게이트 전극의 상면, 소스/드레인 영역의 상면 등과 같은 하부 구조물의 어택이 감소될 수 있다. 따라서, 콘택 특성이 개선되며, 반도체 소자의 신뢰성이 향상될 수 있다.

Claims (22)

  1. 제1 게이트 전극과 제1 소스/드레인 영역을 구비하는 제1 트랜지스터 영역, 제2 게이트 전극과 제1 소스/드레인 영역을 구비하는 제2 트랜지스터 영역, 및 상기 제1 트랜지스터 영역과 상기 제2 트랜지스터 영역의 경계에 위치하며, 제3 게이트 전극을 구비하는 경계 영역을 포함하는 반도체 기판;
    상기 제1 트랜지스터 영역의 상기 제1 게이트 전극과 상기 제1 소스/드레인 영역을 덮으며, 상기 경계 영역의 상기 제3 게이트 전극에까지 연장되어 있는 제1 응력막;
    상기 제2 트랜지스터 영역의 상기 제2 게이트 전극과 상기 제2 소스/드레인 영역을 덮으며, 상기 경계 영역의 상기 제3 게이트 전극에까지 연장되어 있는 제2 응력막; 및
    상기 제2 응력막 상에 형성된 층간 절연막을 포함하되,
    상기 제3 게이트 전극은 상기 제1 응력막 및 상기 제2 응력막 중 적어도 하나에 의해 덮여 있으며,
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제3 게이트 전극의 상면에 각각 위치하는 상기 제1 응력막 또는 상기 제2 응력막의 최상면은 상기 반도체 기판을 기준으로 모두 동일한 레벨을 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 응력막 상에 형성된 식각 정지막을 더 포함하며,
    상기 반도체 기판을 기준으로 상기 식각 정지막의 최상면의 레벨은 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제3 게이트 전극의 상면에 각각 위치하는 상기 제1 응력막 또는 상기 제2 응력막의 최상면의 레벨과 동일한 반도체 소자.
  3. 제1 항에 있어서,
    상기 층간 절연막은 상면이 평탄한 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 반도체 기판을 기준으로 상기 제1 층간 절연막과 상기 제2 층간 절연막의 계면의 레벨은 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제3 게이트 전극의 상면에 각각 위치하는 상기 제1 응력막 또는 상기 제2 응력막의 최상면의 레벨과 동일한 반도체 소자.
  5. 제4 항에 있어서,
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제3 게이트 전극 상에 각각 위치하며 상기 반도체 기판을 기준으로 동일 레벨을 갖는 상기 제1 응력막 또는 상기 제2 응력막의 최상면의 면적의 총합은 상기 반도체 기판의 면적에 대하여 10% 내지 50%의 범위를 갖는 반도체 소자.
  6. 제4 항에 있어서,
    상기 제1 응력막 상에 형성된 식각 정지막을 더 포함하며,
    상기 반도체 기판을 기준으로 상기 식각 정지막의 최상면의 레벨은 상기 제1 층간 절연막과 상기 제2 층간 절연막의 계면의 레벨과 동일한 반도체 소자.
  7. 제6 항에 있어서,
    상기 반도체 기판을 기준으로 상기 제2 게이트 전극의 상면에 위치하는 상기 제2 응력막의 최상면의 레벨은 상기 식각 정지막의 최상면의 레벨보다 낮은 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 응력막 및 상기 제2 응력막은 각각 SiN, SiON, SiBN, SiC, SiC:H, SiCOH, SiCN, SiO2 또는 이들의 조합막인 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고,
    상기 제2 트랜지스터는 PMOS 트랜지스터이고,
    상기 제1 응력막은 0.01GPa 내지 5GPa의 인장 응력을 갖고,
    상기 제2 응력막은 -0.01GPa 내지 -5GPa의 압축 응력을 갖는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1, 제2 및 상기 제3 게이트 전극과, 상기 제1 및 제2 소스/드레인 영역을 노출하는 복수의 콘택홀을 더 포함하는 반도체 소자.
  11. 반도체 기판의 제1 트랜지스터 영역의 제1 게이트 전극과 제1 소스/드레인 영역을 덮으며, 상기 제1 트랜지스터 영역과 제2 트랜지스터 영역의 경계 영역의 제3 게이트 전극의 적어도 일부를 덮는 제1 응력막을 형성하고,
    상기 반도체 기판의 상기 제2 트랜지스터 영역의 제2 게이트 전극과 제2 소스/드레인 영역을 덮으며, 상기 경계 영역의 상기 제3 게이트 전극 상에서 상기 제1 응력막과 적어도 일부가 오버랩되는 제2 응력막을 형성하고,
    상기 반도체 기판의 전면에 제1 층간 절연막을 형성하고,
    상기 제1 층간 절연막을 CMP를 이용하여 평탄화하여, 상기 제1 게이트 전극 상의 상기 제1 응력막, 상기 제2 게이트 전극 상의 상기 제2 응력막, 상기 제3 게이트 전극 상의 상기 제1 응력막의 상면을 노출하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 제3 게이트 전극 상에서 상기 제1 응력막 상에 오버랩되어 있는 상기 제2 응력막의 면적은 반도체 기판의 면적의 10% 이하이고,
    상기 제1 층간 절연막의 평탄화로 노출된 상기 제1 게이트 전극 상의 상기 제1 응력막, 상기 제2 게이트 전극 상의 상기 제2 응력막, 및 상기 제3 게이트 전극 상의 상기 제1 응력막의 상면의 면적의 총합은 상기 반도체 기판의 면적의 10% 내지 50%의 범위를 갖는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 CMP는 0.5psi 내지 3psi의 압력으로 진행되는 반도체 소자의 제조 방법.
  14. 제11 항에 있어서,
    상기 제1 응력막 상에 적층된 식각 정지막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  15. 제11 항에 있어서,
    상기 제1 층간 절연막의 평탄화 후에,
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고,
    상기 제1, 제2 및 상기 제3 게이트 전극과, 상기 제1 및 제2 소스/드레인 영역을 노출하는 복수의 콘택홀을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  16. 제11 항에 있어서,
    상기 제1 층간 절연막의 평탄화 후에,
    상기 제1 층간 절연막을 제거하고,
    상기 제1 응력막 및 평탄화된 상기 제2 응력막 상에 제3 층간 절연막을 형성하고,
    상기 제1, 제2 및 상기 제3 게이트 전극과, 상기 제1 및 제2 소스/드레인 영역을 노출하는 복수의 콘택홀을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  17. 제11 항에 있어서,
    상기 제1 응력막 및 상기 제2 응력막은 각각 SiN, SiON, SiBN, SiC, SiC:H, SiCOH, SiCN, SiO2 또는 이들의 조합막인 반도체 소자의 제조 방법.
  18. 제11 항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고,
    상기 제2 트랜지스터는 PMOS 트랜지스터이고,
    상기 제1 응력막은 0.01GPa 내지 5GPa의 인장 응력을 갖고,
    상기 제2 응력막은 -0.01GPa 내지 -5GPa의 압축 응력을 갖는 반도체 소자의 제조 방법.
  19. 반도체 기판의 제1 트랜지스터 영역의 제1 게이트 전극과 제1 소스/드레인 영역을 덮으며, 상기 제1 트랜지스터 영역과 제2 트랜지스터 영역의 경계 영역의 제3 게이트 전극의 적어도 일부를 덮는 제1 응력막 및 상기 제1 응력막 상에 적층된 식각 정지막을 형성하고,
    상기 반도체 기판의 상기 제2 트랜지스터 영역의 제2 게이트 전극과 제2 소스/드레인 영역을 덮으며, 상기 경계 영역의 상기 제3 게이트 전극 상에서 상기 식각 정지막과 적어도 일부가 오버랩되는 제2 응력막을 형성하고,
    상기 반도체 기판의 전면에 제1 층간 절연막을 형성하고,
    상기 제1 층간 절연막을 CMP를 이용하여 평탄화하여, 상기 제1 게이트 전극 상의 상기 식각 정지막, 및 상기 제3 게이트 전극 상의 상기 식각 정지막의 상면을 노출하는 것을 포함하는 반도체 소자의 제조 방법.
  20. 제19 항에 있어서,
    상기 제3 게이트 전극 상에서 상기 식각 정지막에 오버랩되어 있는 상기 제2 응력막의 면적은 반도체 기판의 면적의 10% 이하이고,
    상기 제1 층간 절연막의 평탄화로 노출된 상기 제1 게이트 전극 상의 상기 식각 정지막, 및 상기 제3 게이트 전극 상의 상기 식각 정지막의 상면의 면적의 총합은 상기 반도체 기판의 면적의 10% 내지 50%의 범위를 가지며,
    상기 CMP는 0.5psi 내지 3psi의 압력으로 진행되는 반도체 소자의 제조 방법.
  21. 제20 항에 있어서,
    상기 제1 층간 절연막의 평탄화 후에,
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고,
    상기 제1, 제2 및 상기 제3 게이트 전극과, 상기 제1 및 제2 소스/드레인 영역을 노출하는 복수의 콘택홀을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  22. 제20 항에 있어서,
    상기 제1 층간 절연막의 평탄화 후에,
    상기 제1 층간 절연막을 제거하고,
    상기 식각 정지막 및 평탄화된 상기 제2 응력막 상에 제3 층간 절연막을 형성하고,
    상기 제1, 제2 및 상기 제3 게이트 전극과, 상기 제1 및 제2 소스/드레인 영역을 노출하는 복수의 콘택홀을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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