DE19860769C2 - Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleiterbauelement - Google Patents

Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleiterbauelement

Info

Publication number
DE19860769C2
DE19860769C2 DE19860769A DE19860769A DE19860769C2 DE 19860769 C2 DE19860769 C2 DE 19860769C2 DE 19860769 A DE19860769 A DE 19860769A DE 19860769 A DE19860769 A DE 19860769A DE 19860769 C2 DE19860769 C2 DE 19860769C2
Authority
DE
Germany
Prior art keywords
layer
etching
dielectric
gate
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19860769A
Other languages
English (en)
Other versions
DE19860769A1 (de
Inventor
Chang-Hyun Cho
Hong-Sik Jeong
Jae-Goo Lee
Chang-Jin Kang
Sang-Sup Jeong
Chul Jung
Chan-Ouk Jung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE19860769A1 publication Critical patent/DE19860769A1/de
Application granted granted Critical
Publication of DE19860769C2 publication Critical patent/DE19860769C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Description

Die Erfindung betrifft ein Verfahren zur Ausbildung eines selbstpositionierenden Kontaktes.
In letzter Zeit ist mit dem Fortschritt der Halbleitertechnik ein Trend in Richtung kleinerer Entwurfsregeln für Halbleiterbauelemente, wie z. B. DRAMs mit 1 Gigabit, in dem Umfang fortgeschritten, daß bei der Justierung eines Kontaktsteckers zu einer Halbleiterschicht oder einer Verbindungsschicht, die unter dem Kontaktstecker liegt, die Justierungstoleranz kaum eingehalten werden kann. In DRAMs mit 1 Gbit, die eine Entwurfsregel mit einem Rastermaß von 0,45 µm oder weniger besitzen, ist der maximal zulässige Linienabstand sehr klein und die Größe der Kontakte muß 0,15 µm oder geringer sein, und somit ist die Erzeugung eines Bitkontakts oder eines Kontakts für einen Speicherknoten unter Verwendung des herkömmlichen Direktkontaktverfahrens nicht so leicht wie es erscheint. Folglich wird für Halbleiterbauelemente unterhalb eines Viertel Mikrometers ein Herstellungsverfahren verwendet, das gestattet, daß der Kontaktstecker durch Selbstpositionierung zu einer Halbleiterschicht oder einer Verbindungsschicht, die unter dem Kontaktstecker liegt, ausgebildet wird.
Der Vorteil des selbstpositionierenden Kontakts (hierin nachstehend als "SAC" bezeichnet) besteht darin, daß die Fehljustierungstoleranz während des Photolithographieschritts erhöht werden kann und der Kontaktwiderstand verringert werden kann. Aus diesem Grund wurde auf das SAC-Verfahren auf dem Fachgebiet besonderer Wert gelegt.
Da die Strukturgröße jedoch zunehmend kleiner wird, kann die Möglichkeit des Kurzschlusses zwischen dem Kontaktloch und der Gateleitung bestehen. Die Kontaktlöcher eines Bauelements mit hoher Integrationsdichte, wie z. B. eines Speicherbauelements, bekommen zwangsläufig ein hohes Seitenverhältnis, das heißt, eine kleinere Fläche im Vergleich zur Tiefe. Daher tritt während des Schritts der Ausbildung der Kontaktlöcher ein Ätzstopp-Phänomen auf.
Um die vorstehend angeführten Probleme zu lösen, wurde ein Verfahren vorgeschlagen, das eine Kontaktstelle verwendet. Nachstehend wird das herkömmliche Verfahren zur Ausbildung des Kontaktlochs unter Verwendung der SAC-Kontaktstelle mit Bezug auf Fig. 1 bis Fig. 2 beschrieben.
Fig. 1 ist eine Draufsicht, die eine SAC- Kontaktstellenstruktur gemäß dem herkömmlichen Verfahren zeigt, und Fig. 2A bis Fig. 2B sind Ablaufdiagramme, die die Verfahrensschritte zur Ausbildung der SAC-Kontaktstelle zeigen, wobei sie Querschnittsansichten entlang der Linie A-A' von Fig. 1 sind.
Mit Bezug auf Fig. 2A wird zuerst ein Bauelement- Isolationsbereich 3 über einem Halbleitersubstrat 1 ausgebildet, um aktive Bereiche 2 und inaktive Bereiche festzulegen. Der Bauelement-Isolationsbereich 3 kann durch ein beliebiges geeignetes Verfahren, das auf dem Fachgebiet gut bekannt ist, beispielsweise Flachgrabenisolation (STI) und Lokaloxidation von Silizium (LOCOS), ausgebildet werden. Eine Gateoxidschicht (nicht dargestellt) wird durch ein herkömmliches Verfahren, d. h. ein Wärmeoxidationsverfahren, ausgebildet und eine leitende Gateelektrodenschicht und eine isolierende Gatemaskenschicht werden auf die Gateoxidschicht in dieser Reihenfolge laminiert. Die leitende Gateelektrodenschicht wird im allgemeinen mit Polysilizium und Wolframsilizid laminiert, und die isolierende Gatemaskenschicht besteht aus einer Schicht aus Siliziumnitrid (SiN) oder einer Schicht aus Siliziumoxidnitrid (SiON), die bezüglich der nachfolgenden dielektrischen Zwischenschicht 6 eine Ätzselektivität aufweist. Die auf dem Fachgebiet gut bekannte Photolithographie wird auf der leitenden Elektrodenschicht und der Gatemaskenschicht durchgeführt, um dadurch eine Gateelektrodenstruktur 4, d. h. eine Gatemaskenschicht 4b und eine Gateelektrode 4a, auszubilden.
Fremdionen mit niedriger Konzentration werden in den aktiven Bereich 2 des Halbleitersubstrats 1 auf beiden Seiten außerhalb der Gateelektrodenstruktur 4 implantiert, um eine Source/Drain-Zone mit niedriger Konzentration für eine LDD-(schwach dotierter Drain)-Struktur auszubilden. Eine Gateabstandsschicht 5 wird an den Seitenwänden der Gateelektrodenstruktur 4 ausgebildet. Die Gateabstandsschicht 5 besitzt ebenfalls eine Ätzselektivität bezüglich der nachfolgenden dielektrischen Zwischenschicht 6 und besteht im allgemeinen aus einer Siliziumnitrid- oder Siliziumoxidnitrid-Schicht. Anschließend werden Fremdionen mit hoher Konzentration in den aktiven Bereich 2 des Halbleitersubstrats lauf beiden Seiten außerhalb der Gateabstandsschicht 5 implantiert, um eine Source/Drain-Zone mit hoher Konzentration und dadurch einen Transistor mit der LDD-Struktur auszubilden.
Die dielektrische Zwischenschicht 6 wird über dem Halbleitersubstrat 1 abgeschieden und eine Photoresiststruktur (nicht dargestellt) für einen selbstpositionierenden Kontakt wird über der dielektrischen Zwischenschicht 6 abgeschieden. Die isolierende Zwischenschicht 6 wird unter Verwendung der Photoresiststruktur als Maske geätzt, um dadurch Kontaktlöcher 7a und 7b auszubilden.
Mit Bezug auf Fig. 2B wird die Photoresiststruktur entfernt und die Kontaktlöcher 7a und 7b werden mit einer Schicht aus leitfähigem Material, wie z. B. einem Polysilizium, aufgefüllt. Die Polysiliziumschicht wird dann durch z. B. CMP (chemisch-mechanisches Polieren) oder Rückätzen planarisiert, um dadurch selbstpositionierende Kontaktstellen 8a und 8b auszubilden, d. h., es werden jeweils eine Bitleitungskontaktstelle 8b und eine Speicherknotenkontaktstelle 8a ausgebildet. In einem Bauelement mit hoher Dichte, das eine Entwurfsregel mit einem Rastermaß von 0,45 oder weniger besitzt, kann es sehr schwierig sein, die Photolithographie durchzuführen, um die Kontaktlöcher 7a und 7b auszubilden, die durch die dielektrische Zwischenschicht 6 mit einer sehr schmalen Breite "W", die in Fig. 2A gezeigt ist, horizontal elektrisch isoliert werden müssen.
Bei einem solchen herkömmlichen Verfahren zur Ausbildung der SAC-Kontaktstelle ist die selbstpositionierende Kontaktstruktur kreisförmig oder ellipsenförmig, wie in Fig. 1 gezeigt, d. h., die Photoresiststruktur weist eine solche kreisförmige oder ellipsenförmige Öffnung auf. Wenn die Strukturgröße des Bauelements kleiner wird, d. h., wenn das Seitenverhältnis des Kontaktlochs hoch wird, verringert sich daher die Fläche, die geätzt werden soll, und die Tiefe des Kontaktlochs nimmt zu. Folglich sinkt während des Schritts des Ätzens der isolierenden Zwischenschicht die Ätzrate und das Reaktionsnebenprodukt kann in einem schwierigen Fall nicht aus dem Kontaktloch ausdiffundieren, so daß die Ätzrate signifikant verringert wird und das Ätzen zum Stillstand kommt, d. h., ein Ätzstopp-Phänomen tritt auf.
Um das Ätzstopp-Phänomen zu beseitigen, muß das Ätzen unter der Bedingung durchgeführt werden, daß die Bildung des Nebenprodukts, wie z. B. Polymer, unterdrückt wird, und die Ätzzeit muß erhöht werden. Im Fall einer solchen Ätzbedingung werden jedoch die Gatemaskenschicht und die Seitenwand-Gateabstandsschicht während des Ätzschritts geätzt, wodurch es zu einem Kurzschluß zwischen der SAC- Kontaktstelle und dem Gate kommt.
Für den Zweck der Lösung der vorstehenden Probleme haben Y. Kohyama et al. in dem Artikel mit dem Titel "A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for 1 Gbit DRAM and Beyond", Symp., über VLSI-Tech., Auswahl aus den Technical Papers, S. 17-­ 18, 1997, ein Verfahren zur Ausbildung der SAC- Kontaktstelle vorgeschlagen, das die Kontaktstruktur verwendet, die das Speicherknotenkontaktloch und das Bitleitungskontaktloch kombiniert.
Bei dieser Erfindung ist die Gate-SAC-Struktur (die die Resistfläche anzeigt) gleich dem aktiven Bereich und ist um ein halbes Rastermaß in Gate-Richtung verschoben. Daher ist die Photoresiststruktur-Fläche so klein, daß die Polymerbildung während des Schritts der Ausbildung des Kontaktlochs sehr gering ist. Folglich wird die Ätzselektivität der isolierenden Zwischenschicht zur Nitridschicht der Gateabstandsschicht und der Gatemaskenschicht niedrig. Dies geschieht, da die Polymerbildung proportional zur Photoresiststruktur-Fläche ist und die Ätzselektivität mit der Polymerbildung zunimmt.
D. Chin et al. beschreiben in ihrem Artikel "Structural Effects on Submicron Trench Process", J. Electrochem. Soc. Vol. 132, No. 7, S. 1705-07, die Ausbildung von Gräben zur Bauteilisolation. Es wird die Form und Größe von Öffnungen in einer Maske auf Silizium und deren Einfluß auf die Ätzräte im Silizium untersucht.
Die DE 43 14 360 C2 offenbart Verfahren zum Ätzen von Kontaktlöchern durch Isolierschichten auf einem Substrat mit ausgebildeten Transistoren. Dabei wurde festgestellt, daß bei hohem Tiefen-/Breiten-Verhältnis des Kontaktlochs die ursprünglich belichtete Form der Maske bei kleinsten Abmessungen bei der Lochgrundfläche nicht effektiv erzielt wird. Ob ursprünglich ein Quadrat oder ein Kreis belichtet wurde, macht in der geätzten Lochgrundfläche keinen großen Unterschied.
Dagegen wird in der US 4,999,318 untersucht, wie sich die Form eines Kontaktlochs (rund, quadratisch) auf die Bedeckung durch eine anschließend abgeschiedene Schicht auswirkt.
Die EP 0 797 250 A2 offenbart ein Verfahren zur Herstellung eines MOSFET. Dabei wird bei einem strukturierten Substrat zu einem Gatekontakt eines Transistors ein Kontaktloch in eine Isolierschicht geätzt. Der Gatekontakt weist eine Elektrode, einen Seitenspacer und eine obere Isolierschicht auf. Das Kontaktloch um den Gatekontakt wird mit einem Leiter gefüllt und die Oberfläche des Substrats derart planarisiert, daß links und rechts des Gatekontakts Kontaktelektroden verbleiben.
Die Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zur Ausbildung eines selbstpositionierenden Kontakts, bei dem das Ätzstopp- Phänomen vermieden ist.
Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche.
Die vorliegende Erfindung stellt ein verbessertes Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleitersubstrat bereit. Ein Schlüsselmerkmal der Erfindung ist die Ausbildung einer Maske für den selbstpositionierenden Kontakt, die den aktiven Bereich und einen Teil des inaktiven Bereichs durch eine T-förmige Öffnung freilegt.
Das Verfahren zur Ausbildung des selbstpositionierenden Kontakts in einem Halbleiterbauelement umfaßt das Ausbilden von Gatestapeln, die über einen Halbleiter voneinander beabstandet sind. Der Gatestapel besteht aus einer Gateelektrode, einer darauf ausgebildeten Gatemaske aus einer Nitridschicht und einer Seitenwand- Gateabstandsschicht aus einer Nitridschicht. Wie gut bekannt ist, wurde zwischen der Gateelektrode und dem Halbleitersubstrat eine Gateoxidschicht ausgebildet, und ein aktiver Bereich und ein inaktiver Bereich werden durch eine Feldoxidschicht über dem Halbleitersubstrat festgelegt. Eine Ätzstoppschicht gegen das SAC-Ätzen wird in dem Zwischenraum zwischen den Gatestapeln und über dem Gatestapel mit einer Dicke von etwa 10 nm (100 Å) ausgebildet. Die Ätzstoppschicht besteht aus einem Isolatormaterial, wie z. B. einer Nitridschicht, die eine Ätzselektivität zu einer nachfolgenden dielektrischen Zwischenschicht aus einer Oxidschicht aufweist. Die dielektrische Zwischenschicht wird über der Ätzstoppschicht mit einer Dicke von etwa 300 bis 900 nm (3000 Å bis 9000 Å) ausgebildet, um den Gatestapel ausreichend zu bedecken. Die dielektrische Zwischenschicht wird dann planarisiert, um die Toleranz des Photolithographieprozesses zu erhöhen. Alternativ wird der Planarisierungsprozeß bis zu einer oberen Oberfläche des Gatestapels hinab durchgeführt, und dann wird eine weitere dielektrische Zwischenschicht über der resultierenden Struktur mit einer vorbestimmten Dicke ausgebildet.
Die nächste Prozeßsequenz ist für diese Erfindung entscheidend. Eine Maskenstruktur, die vorzugsweise aus einer Photoresistschicht besteht, wird so über der planaren dielektrischen Zwischenschicht ausgebildet, daß ein aktiver Bereich und ein Teil eines inaktiven Bereichs freigelegt wird, und die Maskenstruktur weist einen T-förmigen Öffnungsbereich auf. Die Maskenstruktur legt nämlich einen Bitleitungskontaktbereich und einen Speicherknotenkontaktbereich durch eine Öffnung frei. Folglich kann das bei dem Verfahren des Standes der Technik angetroffene Ätzstopp-Phänomen vermieden werden, da der Öffnungsbereich durch die Maskenstruktur relativ groß ist. Andererseits ist der Öffnungsbereich relativ klein im Vergleich zu jenem von Y. Kohyama et al., so daß das Selektivitätsätzen für den selbstpositionierenden Kontakt gut ist.
Die dielektrische Zwischenschicht und die Ätzstoppschicht werden unter Verwendung der Maskenstruktur geätzt, um dadurch eine selbstpositionierende Kontaktöffnung auszubilden, die eine obere Oberfläche des Halbleitersubstrats zwischen den Gatestapeln freilegt. Nachdem die Maskenstruktur durch ein herkömmliches Verfahren entfernt ist, wird eine leitfähige Schicht, die vorzugsweise aus einer Polysiliziumschicht besteht, in der selbstpositionierenden Kontaktöffnung und über der dielektrischen Zwischenschicht mit einer Dicke von etwa 300 bis 700 nm (3000 Å bis 7000 Å) ausgebildet. Das Planarisierungsätzen, wie z. B. CMP oder Rückätzen, wird auf der leitfähigen Schicht und der dielektrischen Zwischenschicht durchgeführt, bis eine obere Oberfläche des Gatestapels, d. h. der Gatemaske aus der Nitridschicht, freigelegt ist, um dadurch Kontaktstellen auszubilden, d. h. jeweils eine Bitleitungskontaktstelle und eine Speicherknotenkontaktstelle auszubilden.
Bei dem Ätzschritt zur Ausbildung der selbstpositionierenden Kontaktöffnung kann die Gatemaske verlorengehen, und folglich besteht die Möglichkeit der Entstehung eines Kurzschlusses. Daher kann Naßätzen oder Trockenätzen auf einer oberen Oberfläche der Kontaktstellen weiter durchgeführt werden, um die Mehrfachader zu entfernen und dadurch eine Brücke zwischen der Bitleitungskontaktstelle und der Speicherknotenkontaktstelle zu verhindern. Das Naßätzen kann SC1 (ein Gemisch aus NH3, H2O2 und entionisiertem Wasser) verwenden und das Trockenätzen kann eine auf Chlor basierende Gaschemie verwenden.
Bei einer weiteren Ausführungsform der Erfindung umfaßt das Verfahren das Ausbilden von Gatestapeln, die über einen Halbleiter voneinander beabstandet sind. Der Gatestapel besteht aus einer Gateelektrode, einer darauf ausgebildeten Gatemaske aus einer Nitridschicht und einer Seitenwand- Gateabstandsschicht aus einer Nitridschicht. Wie gut bekannt ist, wurde zwischen der Gateelektrode und dem Halbleitersubstrat eine Gateoxidschicht ausgebildet, und ein aktiver Bereich und ein inaktiver Bereich werden durch eine Feldoxidschicht über dem Halbleitersubstrat festgelegt. Eine Ätzstoppschicht gegen das SAC-Ätzen wird in dem Zwischenraum zwischen den Gatestapeln und über dem Gatestapel mit einer Dicke von etwa 10 nm (100 Å) ausgebildet. Die Ätzstoppschicht besteht aus einem Isolatormaterial, wie z. B. einer Nitridschicht, die ein Ätzselektivitätsverhältnis zu einer nachfolgenden dielektrischen Zwischenschicht aus einer Oxidschicht aufweist. Die dielektrische Zwischenschicht wird über der Ätzstoppschicht mit einer Dicke von etwa 300 bis 900 nm (3000 Å bis 9000 Å) ausgebildet, um den Gatestapel ausreichend zu bedecken. Die dielektrische Zwischenschicht wird dann planarisiert, um die Toleranz des Photolithographieprozesses zu erhöhen. Alternativ wird der Planarisierungsprozeß bis zu einer oberen Oberfläche des Gatestapels hinab durchgeführt, und dann wird eine weitere dielektrische Zwischenschicht über der resultierenden Struktur mit einer vorbestimmten Dicke ausgebildet.
Eine Maskenstruktur, die vorzugsweise aus einer Photoresistschicht besteht, wird so über der planaren dielektrischen Zwischenschicht ausgebildet, daß ein aktiver Bereich und ein Teil eines inaktiven Bereichs freigelegt wird, und die Maskenstruktur weist einen T-förmigen Öffnungsbereich auf. Die Maskenstruktur legt nämlich einen Bitleitungskontaktbereich und einen Speicherknotenkontaktbereich durch eine Öffnung frei. Folglich kann das bei dem Verfahren des Standes der Technik angetroffene Ätzstopp-Phänomen vermieden werden, da der Öffnungsbereich durch die Maskenstruktur relativ groß ist. Andererseits ist der Öffnungsbereich relativ klein im Vergleich zu jenem von Y. Kohyama et al., so daß das Selektivitätsätzen für den selbstpositionierenden Kontakt gut ist.
Die dielektrische Zwischenschicht wird unter Verwendung der Maskenstruktur geätzt, bis die Ätzstoppschicht zwischen den Gatestapeln freigelegt ist. Anschließend wird die Maskenstruktur entfernt. Die nächste Prozeßsequenz ist für dieses Verfahren entscheidend. Eine Materialschicht, die aus einer Nitridschicht besteht, wird über der resultierenden Struktur abgeschieden. Die Abscheidung der Materialschicht wird so durchgeführt, daß sie eine schlechte Stufenüberdeckung aufweist. Die Materialschicht wird nämlich auf der dielektrischen Zwischenschicht und einer oberen Oberfläche des Gatestapels in einer größeren Menge abgeschieden als auf dem Bodenteil zwischen den Gatestapeln, d. h. auf der Ätzstoppschicht. Die Materialschicht wird so abgeschieden, daß sie eine Dicke von etwa 20 bis 150 nm (200 Å bis 1500 Å) aufweist, und ein PECVD-(plasmagestützte chemische Dampfabscheidung)- Verfahren kann verwendet werden, um vorsätzlich eine schlechte Stufenüberdeckung vorzusehen. Diese Materialschicht ist vorgesehen, um den Verlust der Gatemaske während des Schritts des Ätzens der Ätzstoppschicht zwischen den Gatestapeln zu kompensieren, wodurch die Stufe zwischen den Gatestapeln minimiert wird.
Danach werden die Materialschicht und die Ätzstoppschicht zwischen den Gatestapeln rückgeätzt, um dadurch eine selbstpositionierende Kontaktöffnung auszubilden.
Eine leitfähige Schicht, die vorzugsweise aus einer Polysiliziumschicht besteht, wird in der selbstpositionierenden Kontaktöffnung und über der dielektrischen Zwischenschicht mit einer Dicke von etwa 300 bis 700 nm (3000 Å bis 7000 Å) ausgebildet. Planarisierungsätzen, wie z. B. CMP oder Rückätzen, wird auf der leitfähigen Schicht und der dielektrischen Zwischenschicht durchgeführt, bis eine obere Oberfläche des Gatestapels, d. h. der Gatemaske aus der Nitridschicht, freigelegt ist, um dadurch Kontaktstellen auszubilden, d. h. jeweils eine Bitleitungskontaktstelle und eine Speicherknotenkontaktstelle auszubilden.
Bei dem Ätzschritt zur Ausbildung der selbstpositionierenden Kontaktöffnung kann die Gatemaske verlorengehen, und folglich besteht die Möglichkeit der Entstehung eines Kurzschlusses. Daher kann Naßätzen oder Trockenätzen auf einer oberen Oberfläche der Kontaktstellen weiter durchgeführt werden, um die Mehrfachader zu entfernen und dadurch eine Brücke zwischen der Bitleitungskontaktstelle und der Speicherknotenkontaktstelle zu verhindern. Das Naßätzen kann SC1 (ein Gemisch aus NH3, H2O2 und entionisiertem Wasser) verwenden und das Trockenätzen kann eine auf Chlor basierende Gaschemie verwenden.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht, die eine SAC- Kontaktstellenstruktur gemäß dem herkömmlichen Verfahren zeigt;
Fig. 2A bis Fig. 2B Ablaufdiagramme, die die Verfahrensschritte zur Ausbildung des selbstpositionierenden Kontakts zeigen, wobei sie Querschnittsansichten entlang der Linie A-A' von Fig. 1 darstellen;
Fig. 3A bis Fig. 3G Draufsichten, die die Verfahrensschritte eines neuen Verfahrens zur Ausbildung eines selbstpositionierenden Kontakts gemäß einer Ausführungsform der Erfindung zeigen;
Fig. 4A bis Fig. 4G Ablaufdiagramme, die die Verfahrensschritte zur Ausbildung des selbstpositionierenden Kontakts zeigen, wobei sie Querschnittsansichten jeweils entlang der Linie B-B' von Fig. 3A bis Fig. 3G darstellen; und
Fig. 5A bis Fig. 5E Ablaufdiagramme, die die Verfahrensschritte zur Ausbildung des selbstpositionierenden Kontakts gemäß einer weiteren Ausführungsform der Erfindung zeigen.
Die bevorzugte Ausführungsform der vorliegenden Erfindung wird nun mit Bezug auf die zugehörigen Zeichnungen, Fig. 3 bis Fig. 5, beschrieben. In Fig. 4A bis Fig. 4G sind dieselben Funktionsteile, wie in Fig. 3A bis Fig. 3G gezeigt, mit gleichen Bezugsziffern gekennzeichnet.
Fig. 3A bis Fig. 3G sind Draufsichten, die die Verfahrensschritte eines neuen Verfahrens zur Ausbildung eines selbstpositionierenden Kontakts gemäß einer Ausführungsform der vorliegenden Erfindung zeigen, und Fig. 4A bis Fig. 4G sind Ablaufdiagramme, die die Verfahrensschritte zur Ausbildung des selbstpositionierenden Kontakts zeigen, wobei sie Querschnittsansichten jeweils entlang der Linie B-B' von Fig. 3A bis Fig. 3G sind. Mit Bezug auf Fig. 3A und Fig. 4A wird zuerst ein Bauelement-Isolationsbereich 102, d. h. eine Feldoxidschicht, auf dem vorbestimmten Bereich eines Halbleitersubstrats 100 ausgebildet, um einen aktiven Bereich 101 und einen inaktiven Bereich festzulegen. Der Bauelement-Isolationsbereich 102 kann durch ein beliebiges geeignetes Verfahren, das auf dem Fachgebiet gut bekannt ist, beispielsweise Flachgrabenisolation (STI) und Lokaloxidation von Silizium (LOCOS), ausgebildet werden. Der aktive Bereich 101 wird so ausgebildet, daß er aus der Draufsicht die Gestalt einer langgestreckten Ellipse aufweist. Eine Gateoxidschicht (nicht dargestellt) wird durch ein herkömmliches Verfahren ausgebildet. Eine leitende Gateelektrodenschicht und eine isolierende Gatemaskenschicht werden auf die Gateoxidschicht laminiert. Die leitende Gateelektrodenschicht wird im allgemeinen aus einer Polysiliziumschicht ausgebildet oder mit Polysilizium- und Silizidschichten laminiert, so daß sie eine Dicke von etwa 200 nm (2000 Å) aufweist. Die Gatemaskenschicht wird aus einer Materialschicht ausgebildet, die ein Ätzselektivitätsverhältnis zur nachfolgenden dielektrischen Zwischenschicht 108 aufweist. Die Gatemaskenschicht wird aus einer Siliziumnitrid-Schicht (SiN) oder einer Siliziumoxidnitrid-Schicht (SiON) ausgebildet und besitzt eine Dicke von etwa 100 bis 200 nm (1000 Å bis 2000 Å).
Die auf dem Fachgebiet gut bekannte Photolithographie wird auf der leitenden Elektrodenschicht und der Gatemaskenschicht durchgeführt, um dadurch eine Gateelektrodenstrukturlinie 104, d. h. eine Gatemaskenschicht 104b und eine Gateelektrode 104a, auszubilden. Hierin wird ein Durchgangsgate mit einem gebogenen Teil längs der Kante des aktiven Bereichs ausgebildet, um den Abstand zwischen dem Gate zu erhöhen, wodurch die Verfahrenstoleranz des Ätzens des selbstpositionierenden Kontakts erhöht wird und das nicht- Öffnen eines Kontakts verringert wird.
Fremdionen mit niedriger Konzentration werden in den aktiven Bereich in dem Halbleitersubstrat 100 auf beiden Seiten außerhalb der Gateelektrodenstruktur 104 implantiert, um dadurch eine Source/Drain-Zone mit niedriger Konzentration für eine LDD-(schwach dotierter Drain)-Struktur auszubilden.
Mit Bezug auf Fig. 3B und Fig. 4B wird eine Isolationsschicht für eine Gateabstandsschicht 105 so ausgebildet, daß sie eine Dicke von etwa 50 bis 100 nm (500 Å bis 1000 Å) aufweist, und zur Ausbildung der Gateabstandsschicht 105 auf beiden Seitenwänden der Gateelektrodenstruktur 104 rückgeätzt. Hierin weist die Gateabstandsschicht 105 ebenfalls eine Ätzselektivität bezüglich der nachfolgenden dielektrischen Zwischenschicht 108 auf und besteht aus einer Siliziumnitrid- und einer Siliziumoxidnitrid-Schicht. Anschließend werden Fremdionen mit hoher Konzentration in den aktiven Bereich in dem Halbleitersubstrat 100 auf beiden Seiten außerhalb der Gateabstandsschicht 105 implantiert, um eine Source/Drain-Zone mit hoher Konzentration auszubilden, wodurch ein Transistor mit der LDD-Struktur ausgebildet wird.
Mit Bezug auf Fig. 3C und Fig. 4C wird eine dünne Schicht einer Ätzstoppschicht 106 gegen das anschließende Ätzen des selbstpositionierenden Kontakts über dem Halbleitersubstrat 100, einschließlich des Transistors, mit einer Dicke von etwa 10 nm (100 Å) ausgebildet. Die Ätzstoppschicht 106 besteht aus einer Nitridschicht, wie z. B. einer Siliziumnitrid-Schicht oder einer Siliziumoxidnitrid- Schicht, die ein Ätzselektivitätsverhältnis zur dielektrischen Zwischenschicht 108 aufweist. Die dielektrische Zwischenschicht 108 wird dann mit einer zur Bedeckung des Transistors ausreichenden Dicke von etwa 300 bis 900 nm (3000 Å bis 9000 Å) abgeschieden. Die dielektrische Zwischenschicht kann aus einer durch chemische Dampfabscheidung (CVD) mit hochdichtem Plasma (HDP) gebildeten Oxidschicht, die gute Fülleigenschaften ohne Bildung von Hohlräumen darin aufweist, ausgebildet werden. Die dielektrische Zwischenschicht wird dann planarisiert, um die Toleranz für den Photolithographieprozeß zu verbessern. Der Planarisierungsprozeß kann CMP (chemisch-mechanisches Polieren) oder Rückätzen verwenden und wird bis zur dielektrischen Zwischenschicht 108 hinab so durchgeführt, daß sie eine Dicke von etwa 50 bis 100 nm (500 Å bis 1000 Å) von der oberen Oberfläche des Transistors aus, d. h. der Gatemaske 104b, aufweist.
Alternativ kann die Planarisierung bis zur oberen Oberfläche der Gatemaske 104b hinab durchgeführt werden. In diesem Fall wird eine weitere dielektrische Zwischenschicht erneut abgeschieden, so daß sie eine vorbestimmte Dicke, d. h. etwa 50 bis 100 nm (500 Å bis 1000 Å), aufweist.
Die nächste Prozeßsequenz ist für diese Erfindung entscheidend. Mit Bezug auf Fig. 4D wird eine Maskenstruktur 110, die vorzugsweise aus Photoresist besteht, über der planaren dielektrischen Zwischenschicht 108 ausgebildet. Die Photoresiststruktur 110 wird so ausgebildet, daß sie einen T-förmigen Öffnungsbereich 111 aufweist, der den aktiven Bereich 101 und einen Teil des inaktiven Bereichs freilegt, wie in Fig. 3D gezeigt. Der T- förmige Öffnungsbereich 111 legt nämlich gleichzeitig einen Bitleitungskontaktbereich (b) und einen Speicherknotenkontaktbereich (a) frei. Folglich kann das Ätzstopp-Phänomen, das bei dem Verfahren des Standes der Technik (das eine kreis- oder ellipsenförmige Öffnung aufweist, wie in Fig. 1 dargestellt) angetroffen wird, vermieden werden, da der Öffnungsbereich durch die Maskenstruktur relativ groß ist. Andererseits ist der Öffnungsbereich relativ klein im Vergleich zu jenem von Y. Kohyama et al., so daß das Selektivitätsätzen für den selbstpositionierenden Kontakt gut ist.
In Fig. 3E und Fig. 4E wird die dielektrische Zwischenschicht 108 unter Verwendung der Photoresiststruktur 110 als Maske geätzt. Hierin wird der selbstpositionierende Kontakt durch Ätzen der dielektrischen Zwischenschicht 108 selektiv zu jeder der Gatemaske 104b, der Seitenwand-Gateabstandsschicht 105 und der Ätzstoppschicht 106 geöffnet. Dann wird die Ätzstoppschicht 106 zwischen den Transistoren entfernt, um dadurch eine selbstpositionierende Kontaktöffnung 111a auszubilden, die das Halbleitersubstrat 100 zwischen den Transistoren, d. h. den Bitleitungskontaktbereich (b) und den Speicherknotenkontaktbereich (a), freilegt.
Nach dem Entfernen der Photoresiststruktur 110 wird eine leitfähige Schicht 112 für die selbstpositionierende Kontaktstelle, wie z. B. eine Polysiliziumschicht, in der selbstpositionierenden Kontaktöffnung 111a und über der dielektrischen Zwischenschicht 108 abgeschieden. Die leitfähige Schicht 112 wird so ausgebildet, daß sie eine Dicke von etwa 300 bis 700 nm (3000 Å bis 7000 Å) aufweist. Der Planarisierungsprozeß, wie z. B. CMP oder Rückätzen, wird ausgeführt, bis eine obere Oberfläche der dielektrischen Zwischenschicht 108 freigelegt ist, wie in Fig. 3F und Fig. 4F gezeigt. Im Fall des CMP wird eine Aufschlämmung zum Ätzen der Polysiliziumschicht verwendet.
Schließlich werden die dielektrische Zwischenschicht 108 und die Polysiliziumschicht 112 durch CMP planarisiert und die selbstpositionierende Bitleitungskontaktstelle 112b und Speicherknotenkontaktstelle 112a werden ausgebildet, wie in Fig. 3G und Fig. 4G gezeigt. Das CMP verwendet eine Aufschlämmung für das Ätzen der Oxidschicht.
Bei dem Ätzschritt zur Ausbildung der selbstpositionierenden Kontaktöffnung 111a kann die Gatemaske 104b verlorengehen, und folglich besteht die Möglichkeit der Entstehung eines Kurzschlusses. Daher kann Naßätzen oder Trockenätzen auf einer oberen Oberfläche der Kontaktstellen 112a und 112b weiter durchgeführt werden, um die Mehrfachader zu entfernen und dadurch eine Brücke zwischen der Bitleitungskontaktstelle 112b und der Speicherknotenkontaktstelle 112a zu verhindern. Das Naßätzen kann SC1 (ein Gemisch aus NH3, H2O2 und entionisiertem Wasser) verwenden und das Trockenätzen kann eine auf Chlor basierende Gaschemie verwenden.
Praktisch werden, wenn der Schritt der Ausbildung der selbstpositionierenden Kontaktöffnung direkt, nachdem der Planarisierungsprozeß bis zur oberen Oberfläche der Gatemaske hinab ausgeführt ist, durchgeführt wird, etwa 50 bis 90 nm (500 Å bis 900 Å) der Gatemaske geätzt und dadurch wird die Stufe zwischen den Transistoren verursacht. Dies macht es schwierig, die Mehrfachader während des Schritts des Naß- oder Trockenätzens der Kontaktstellen zu entfernen.
Wie vorstehend beschrieben, wird jedoch gemäß dieser Erfindung der. Planarisierungsprozeß so ausgeführt, daß die dielektrische Zwischenschicht 108 eine Dicke von etwa 50 bis 100 nm (500 Å bis 1000 Å) von der oberen Oberfläche der Gatemaske 104b aus aufweist. Wenn der Planarisierungsprozeß bis zur oberen Oberfläche der Gatemaske 104b hinab ausgeführt wird, wird darauf eine weitere dielektrische Zwischenschicht mit einer Dicke von etwa 50 bis 100 nm (500 Å bis 1000 Å) ausgebildet. Daher wird gemäß der vorliegenden Erfindung nur eine kleine Menge der Gatemaske 104b, etwa 20 nm (200 Å), während des Schritts der Ausbildung der selbstpositionierenden Kontaktöffnung 111a geätzt. Daher können die guten Eigenschaften der Kontaktstellen ohne die Mehrfachader erhalten werden.
Fig. 5A bis Fig. 5E sind Ablaufdiagramme, die die Verfahrensschritte zur Ausbildung des selbstpositionierenden Kontakts gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigen.
Mit Bezug auf Fig. 5A wird ein Bauelement-Isolationsbereich 202, d. h. eine Feldoxidschicht, auf dem vorbestimmten Bereich eines Halbleitersubstrats 200 ausgebildet, um einen aktiven Bereich 201 und einen inaktiven Bereich festzulegen. Der Bauelement-Isolationsbereich 202 kann durch ein beliebiges geeignetes Verfahren, das auf dem Fachgebiet gut bekannt ist, beispielsweise Flachgrabenisolation (STI) und Lokaloxidation von Silizium (LOCOS), ausgebildet werden. Der aktive Bereich 201 wird so ausgebildet, daß er aus der Draufsicht die Gestalt einer langgestreckten Ellipse aufweist. Eine Gateoxidschicht (nicht dargestellt) wird durch ein herkömmliches Verfahren ausgebildet. Eine leitende Gateelektrodenschicht und eine isolierende Gatemaskenschicht werden auf die Gateoxidschicht laminiert. Die leitende Gateelektrodenschicht wird im allgemeinen aus einer Polysiliziumschicht ausgebildet oder mit Polysilizium- und Silizidschichten laminiert, so daß sie eine Dicke von etwa 200 nm (2000 Å) aufweist. Die Gatemaskenschicht wird aus einer Materialschicht ausgebildet, die eine Ätzselektivität zur nachfolgenden dielektrischen Zwischenschicht 208 aufweist. Die Gatemaskenschicht wird aus einer Siliziumnitrid-Schicht (SiN) oder einer Siliziumoxidnitrid-Schicht (SiON) ausgebildet und besitzt eine Dicke von etwa 100 bis 200 nm (1000 Å bis 2000 Å).
Die auf dem Fachgebiet gut bekannte Photolithographie wird auf der leitenden Elektrodenschicht und der Gatemaskenschicht durchgeführt, um dadurch eine Gateelektrodenstrukturlinie 204, d. h. eine Gatemaskenschicht 204b und eine Gateelektrode 204a, auszubilden. Hierin wird ein Durchgangsgate mit einem gebogenen Teil längs der Kante des aktiven Bereichs ausgebildet, um den Abstand zwischen dem Gate zu erhöhen, wodurch die Verfahrenstoleranz des Ätzens des selbstpositionierenden Kontakts erhöht wird und das nicht- Öffnen eines Kontakts verringert wird. Fremdionen mit niedriger Konzentration werden in den aktiven Bereich in dem Halbleitersubstrat 200 auf beiden Seiten außerhalb der Gateelektrodenstruktur 204 implantiert, um dadurch eine Source/Drain-Zone mit niedriger Konzentration für eine LDD- (schwach dotierter Drain)-Struktur auszubilden. Eine Isolationsschicht für eine Gateabstandsschicht 205 wird so ausgebildet, daß sie eine Dicke von etwa 50 bis 100 nm (500 Å bis 1000 Å) aufweist, und zur Ausbildung der Gateabstandsschicht 205 auf beiden Seitenwänden der Gateelektrodenstruktur 204 rückgeätzt. Hierin weist die Gateabstandsschicht 205 ebenfalls eine Ätzselektivität bezüglich der nachfolgenden dielektrischen Zwischenschicht 208 auf und besteht aus einer Siliziumnitrid- und einer Siliziumoxidnitrid-Schicht. Anschließend werden Fremdionen mit hoher Konzentration in den aktiven Bereich in dem Halbleitersubstrat 200 auf beiden Seiten außerhalb der Gateabstandsschicht 205 implantiert, um eine Source/Drain-Zone mit hoher Konzentration auszubilden, wodurch ein Transistor mit der LDD-Struktur ausgebildet wird.
Eine dünne Schicht einer Ätzstoppschicht 206 gegen das anschließende Ätzen des selbstpositionierenden Kontakts wird über dem Halbleitersubstrat 200, einschließlich des Transistors, mit einer Dicke von etwa 10 nm (100 Å) ausgebildet. Die Ätzstoppschicht 206 besteht aus einer Nitridschicht, wie z. B. einer Siliziumnitrid-Schicht oder einer Siliziumoxidnitrid-Schicht, die eine Ätzselektivität zur dielektrischen Zwischenschicht 208 aufweist. Die dielektrische Zwischenschicht 208 wird dann mit einer zur Bedeckung des Transistors ausreichenden Dicke von etwa 300 bis 900 nm (3000 Å bis 9000 Å) abgeschieden. Die dielektrische Zwischenschicht kann aus einer durch chemische Dampfabscheidung (CVD) mit hochdichtem Plasma (HDP) gebildeten Oxidschicht, die gute Fülleigenschaften ohne Bildung von Hohlräumen darin aufweist, ausgebildet werden. Die dielektrische Zwischenschicht 208 wird dann planarisiert, um die Toleranz für den Photolithographieprozeß zu verbessern. Der Planarisierungsprozeß kann CMP (chemisch-mechanisches Polieren) oder Rückätzen verwenden und wird bis zur dielektrischen Zwischenschicht 208 hinab so durchgeführt, daß sie eine Dicke von etwa 50 bis 100 nm (500 Å bis 1000 Å) von der oberen Oberfläche des Transistors aus, d. h. der Gatemaske 204b, aufweist.
Alternativ kann die Planarisierung bis zur oberen Oberfläche der Gatemaske 204b hinab durchgeführt werden. In diesem Fall wird eine weitere dielektrische Zwischenschicht erneut abgeschieden, so daß sie eine vorbestimmte Dicke, d. h. etwa 50 bis 100 nm (500 Å bis 1000 Å), aufweist.
Mit Bezug auf Fig. 5B wird eine Maskenstruktur 210, die vorzugsweise aus Photoresist besteht, über der planaren dielektrischen Zwischenschicht 208 ausgebildet. Die Photoresiststruktur 210 wird so ausgebildet, daß sie einen T-förmigen Öffnungsbereich 211 aufweist, der den aktiven Bereich 201 und einen Teil des inaktiven Bereichs freilegt, wie in Fig. 4D gezeigt. Der T-förmige Öffnungsbereich 211 legt nämlich gleichzeitig einen Bitleitungskontaktbereich und einen Speicherknotenkontaktbereich frei. Folglich kann das Ätzstopp-Phänomen, das bei dem Verfahren des Standes der Technik (das eine kreis- oder ellipsenförmige Öffnung aufweist, wie in Fig. 1 dargestellt) angetroffen wird, vermieden werden, da der Öffnungsbereich durch die Maskenstruktur relativ groß ist. Andererseits ist der Öffnungsbereich relativ klein im Vergleich zu jenem von Y. Kohyama et al., so daß das Selektivitätsätzen für den selbstpositionierenden Kontakt gut ist.
Mit Bezug auf Fig. 5C wird die dielektrische Zwischenschicht 208 unter Verwendung der Photoresiststruktur 210 als Maske geätzt und dadurch wird eine selbstpositionierende Kontaktöffnung 211a ausgebildet. Der selbstpositionierende Kontakt wird durch Ätzen der dielektrischen Zwischenschicht 208 selektiv zu jeder der Gatemaske 204b, der Seitenwand-Gateabstandsschicht 205 und der Ätzstoppschicht 206 geöffnet. Während dieses selbstpositionierenden Ätzschritts kann die obere Oberfläche des Transistors, d. h. die Gatemaske 204b, geätzt werden aufgrund der Stufe zwischen der oberen Oberfläche des Transistors und dem an den Transistor angrenzenden Bodenteil. Folglich wird eine größere Menge der Isolationsschicht auf dem oberen Teil des Transistors als dem an den Transistor angrenzenden Bodenteil geätzt. Dies kann zu einem Unterschied in der Höhe des Transistors führen und es dadurch schwierig machen, die Planarisierung der nachfolgenden leitfähigen Schicht durchzuführen.
Aus diesem Grund wird eine Materialschicht 220 zur Kompensation des Verlusts der Gatemaske 204b über der resultierenden Struktur abgeschieden, wie in Fig. 5D gezeigt. Folglich muß die Kompensationsmaskenschicht 220 auf einem oberen Teil des Transistors und der dielektrischen Zwischenschicht 208 in einer größeren Menge abgeschieden werden als auf dem an den Transistor angrenzenden Bodenraum. Für diesen Zweck kann die Siliziumnitrid-Schicht oder die Siliziumoxidnitrid-Schicht durch plasmagestützte chemische Dampfabscheidung abgeschieden werden. Die Kompensationsmaske 220 wird so abgeschieden, daß sie eine Dicke von etwa 20 bis 150 nm (200 Å bis 1500 Å) aufweist.
Danach, wie in Fig. 5E gezeigt, werden die Ätzstoppschicht 206 und die Kompensationsmaskenschicht 220 durch einen Rückätzprozeß entfernt, um dadurch den Bitleitungskontaktbereich und den Speicherknotenkontaktbereich zwischen den Transistoren freizulegen. Die nächsten Verfahrenssequenzen sind dieselben wie bei der ersten Ausführungsform, welche in Fig. 4F bis Fig. 4G dargestellt sind. Es wird nämlich eine leitfähige Schicht (nicht dargestellt) für die selbstpositionierende Kontaktstelle, wie z. B. eine Polysiliziumschicht, in der selbstpositionierenden Kontaktöffnung 211a und über der dielektrischen Zwischenschicht 208 abgeschieden. Die leitfähige Schicht wird so ausgebildet, daß sie eine Dicke von etwa 300 bis 700 nm (3000 Å bis 7000 Å) aufweist. Der Planarisierungsprozeß, wie z. B. CMP oder Rückätzen, wird durchgeführt, bis eine obere Oberfläche der dielektrischen Zwischenschicht 208 freigelegt ist. Im Fall des CMP wird eine Aufschlämmung für das Ätzen der Polysiliziumschicht verwendet.
Schließlich werden die dielektrische Zwischenschicht 208 und die Polysiliziumschicht durch CMP planarisiert und die selbstpositionierende Bitleitungskontaktstelle und Speicherknotenkontaktstelle werden ausgebildet. Das CMP verwendet eine Aufschlämmung für das Ätzen der Oxidschicht.
Wie aus der Erläuterung selbstverständlich ist, werden gemäß der vorliegenden Erfindung ein Bitleitungskontaktbereich und ein Speicherknotenkontaktbereich durch die Verwendung einer Photoresistschicht-Struktur, die einen T-förmigen Öffnungsbereich aufweist, gleichzeitig freigelegt. Daher kann das Ätzstopp-Phänomen vermieden werden und die Ätzselektivität der dielektrischen Zwischenschicht zu der Gatemaske und der Abstandsschicht kann verbessert werden. Ferner werden vollständig reproduzierbare selbstpositionierende Kontaktstellen mit guter Zuverlässigkeit ausgebildet.

Claims (21)

1. Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleiterbauelement mit einem Halbleitersubstrat (100, 200), einer Bauelement- Isolationsschicht (102, 202), die auf dem Halbleitersubstrat ausgebildet wird, um aktive und inaktive Bereiche (101, 102; 201, 202) festzulegen, und einem Transistor, der auf den aktiven und inaktiven Bereichen (101, 102) ausgebildet wird, wobei der Transistor aus einer Gateelektrode (104a, 204a), einer Gatemaske (104b, 204b) darauf und einer Seitenwand-Gateabstandsschicht (105, 205) ausgebildet wird, wobei das Verfahren die Schritte umfaßt:
  • a) Ausbilden einer Ätzstoppschicht (106, 206) über dem Halbleitersubstrat (100, 200) und über dem Transistor;
  • b) Ausbilden einer ersten dielektrischen Zwischenschicht (108, 208) über der Ätzstoppschicht (106, 206), wobei die dielektrische Zwischenschicht eine planare obere Oberfläche aufweist;
  • c) Ausbilden einer Maskenstruktur (110, 210) über der ersten dielektrischen Zwischenschicht 108, 208), so daß der aktive Bereich (101, 201) und ein Teil des inaktiven Bereichs (102, 202) freigelegt wird, wobei die Maskenstruktur einen T-förmigen Öffnungsbereich aufweist;
  • d) aufeinanderfolgendes Ätzen der ersten dielektrischen Zwischenschicht (108, 208) und der Ätzstoppschicht (106, 206) unter Verwendung der Maskenstruktur (110, 210), um dadurch eine selbstpositionierende Kontaktöffnung (111, 211) auszubilden, die eine obere Oberfläche des Halbleitersubstrats (100, 200) freilegt;
  • e) Entfernen der Maskenstruktur (110, 210);
  • f) Ausbilden einer leitfähigen Schicht (112) in der selbstpositionierenden Kontaktöffnung (111, 211) und über der ersten dielektrischen Zwischenschicht (108, 208); und
  • g) Planarisierungsätzen der leitfähigen Schicht (112) und der ersten dielektrischen Zwischenschicht (108, 208), bis eine obere Oberfläche der Gatemaske (104b, 204b) freigelegt ist, um dadurch mindestens zwei Kontaktstellen auszubilden.
2. Verfahren nach Anspruch 1, wobei die Gatemaske (104b, 204b), die Seitenwand-Gateabstandsschicht (105, 205) und die Ätzstoppschicht (106, 206) jeweils aus einem Isolatormaterial mit einer Ätzselektivität zur ersten dielektrischen Zwischenschicht (108, 208) besteht.
3. Verfahren nach Anspruch 2, wobei das Isolatormaterial aus SiN oder SiON besteht.
4. Verfahren nach Anspruch 1 oder 2, wobei die Gatemaske (104b, 204b) eine Dicke im Bereich von etwa 100 nm bis 200 nm aufweist, die Seitenwand-Gateabstandsschicht (105, 205) eine Dicke im Bereich von etwa 50 nm bis 100 nm aufweist und die Ätzstoppschicht (106, 206) eine Dicke von etwa 10 nm aufweist.
5. Verfahren nach Anspruch 1, wobei die Gatemaske (104b, 204b), die Seitenwand-Gateabstandsschicht (105, 205) und die Ätzstoppschicht (106, 206) während des Schritts des Ätzens der ersten dielektrischen Zwischenschicht (108, 208) jeweils als Ätzstoppschicht dient.
6. Verfahren nach Anspruch 1, wobei die erste dielektrische Zwischenschicht (108, 208) eine Dicke im Bereich von etwa 300 nm bis 900 nm aufweist und die leitfähige Schicht (112) eine Dicke im Bereich von etwa 300 nm bis 700 nm aufweist.
7. Verfahren nach Anspruch 1, wobei der T-förmige Öffnungsbereich ein gemischter Kontaktbereich ist, der mindestens zwei Kontaktbereiche einschließt.
8. Verfahren nach Anspruch 1, wobei der Schritt des Planarisierungsätzens durchgeführt wird mittels eines CMP- Verfahrens, eines Rückätzverfahrens oder einer Kombination hieraus.
9. Verfahren nach Anspruch 1, das ferner nach dem Schritt des Planarisierungsätzens das Ätzen eines oberen Oberflächenteils der Kontaktstellen umfaßt.
10. Verfahren nach Anspruch 9, wobei der Schritt des Ätzens eines oberen Oberflächenteils der Kontaktstellen durchgeführt mittels Naß- oder Trockenätzverfahren wird, um eine leitende Ader zwischen den Kontaktstellen zu entfernen.
11. Verfahren nach Anspruch 1, wobei
der Schritt b) ersetzt ist durch die Schritte:
  • 1. Ausbilden einer ersten dielektrischen Zwischenschicht über der Ätzstoppschicht;
  • 2. Planarisierungsätzen der ersten dielektrischen Zwischenschicht, bis eine obere Oberfläche der Gatemaske freigelegt ist; und
  • 3. Ausbilden einer zweiten dielektrischen Zwischenschicht über der ersten dielektrischen Zwischenschicht;
im Schritt d) die zweite dielektrische Zwischenschicht vor der ersten dielektrischen Zwischenschicht geätzt wird;
im Schritt f) die leitfähige Schicht auf der zweiten dielektrischen Zwischenschicht anstelle der ersten dielektrischen Zwischenschicht ausgebildet wird; und
während des Schritts g) die zweite dielektrische Zwischenschicht anstelle der ersten dielektrischen Zwischenschicht Planarisierungs-geätzt wird.
12. Verfahren nach Anspruch 11, das ferner nach dem Schritt des Planarisierungsätzens der leitfähigen Schicht und der zweiten dielektrischen Zwischenschicht das Ätzen eines oberen Oberflächenteils der Kontaktstellen umfaßt.
13. Verfahren nach Anspruch 12, wobei der Schritt des Ätzens eines oberen Oberflächenteils der Kontaktstellen durch eines durchgeführt wird, das aus einer Gruppe ausgewählt ist, die aus Naßätz- und Trockenätzverfahren besteht, um eine leitende Ader zwischen den Kontaktstellen zu entfernen.
14. Verfahren nach Anspruch 1, wobei
im Schritt d) unter Verwendung der Maskenstruktur (210) die erste dielektrischen Zwischenschicht (208) geätzt wird, bis eine obere Oberfläche der Ätzstoppschicht (206) zwischen dem Transistor und benachbarten Transistoren freigelegt ist; und
nach dem Schritt e) und vor dem Schritt f) die folgenden Zwischenschritte ausgeführt werden:
  • 1. Ausbilden einer Kompensationsmaskenschicht (220) über dem Transistor und über der ersten dielektrischen Zwischenschicht (208), wobei die Kompensationsmaskenschicht (220) auf einem oberen Teil des Transistors und der ersten dielektrischen Zwischenschicht (208) in einer größeren Menge abgeschieden wird als auf dem an den Transistor angrenzenden Bodenraum; und
  • 2. Ätzen der Kompensationsmaskenschicht (220) und der Ätzstoppschicht (206), bis eine obere Oberfläche des an den Transistor angrenzenden Halbleitersubstrats (200) freigelegt ist, um dadurch die selbstpositionierende Kontaktöffnung (211a) auszubilden.
15. Verfahren nach Anspruch 14, wobei die Gatemaske (204b), die Seitenwand-Gateabstandsschicht (205) und die Ätzstoppschicht (206) jeweils aus einem Isolatormaterial mit einer Ätzselektivität zur ersten dielektrischen Zwischenschicht (208) besteht.
16. Verfahren nach Anspruch 17, wobei das Isolatormaterial aus SiN oder SiON besteht.
17. Verfahren nach Anspruch 14, wobei die Gatemaske (204b), die Gateabstandsschicht (205) und die Ätzstoppschicht (206) während des Schritts des Ätzens der ersten dielektrischen Zwischenschicht 208) jeweils als Ätzstoppschicht dient.
18. Verfahren nach Anspruch 14, wobei die Kompensationsmaskenschicht (220) aus SiN oder SiON besteht.
19. Verfahren nach Anspruch 14, wobei das Abscheidungsverfahren für die Kompensationsmaskenschicht (220) ein PECVD-Verfahren umfaßt und durch das Abscheideverfahren die Stufenüberdeckung gering ist.
20. Verfahren nach Anspruch 14, wobei die Kompensationsmaskenschicht (220) so ausgebildet wird, daß sie eine Dicke im Bereich von etwa 20 nm bis 150 nm aufweist.
21. Verfahren nach Anspruch 14, das ferner umfaßt:
nach dem Schritt des Ätzens der Kompensations­ maskenschicht (220) und der Ätzstoppschicht (206) das Ausbilden einer leitfähigen Schicht in der selbstpositionierenden Kontaktöffnung und über der ersten dielektrischen Zwischenschicht (208); und
Planarisierungsätzen der leitfähigen Schicht und der ersten isolierenden Zwischenschicht (208), bis eine obere Oberfläche der Kompensationsmaskenschicht (220) freigelegt ist, um dadurch mindestens zwei Kontaktstellen auszubilden.
DE19860769A 1998-01-08 1998-12-30 Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleiterbauelement Expired - Fee Related DE19860769C2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR19980000309 1998-01-08
KR19980000308 1998-01-08
KR1019980031537A KR100276387B1 (ko) 1998-01-08 1998-08-03 반도체 장치의 자기정렬 콘택 형성 방법

Publications (2)

Publication Number Publication Date
DE19860769A1 DE19860769A1 (de) 1999-07-15
DE19860769C2 true DE19860769C2 (de) 2002-11-14

Family

ID=34978890

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19860769A Expired - Fee Related DE19860769C2 (de) 1998-01-08 1998-12-30 Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleiterbauelement

Country Status (9)

Country Link
US (1) US6177320B1 (de)
JP (1) JP4040781B2 (de)
KR (1) KR100276387B1 (de)
CN (1) CN1157763C (de)
DE (1) DE19860769C2 (de)
FR (1) FR2773417B1 (de)
GB (1) GB2333179B (de)
NL (2) NL1010986C2 (de)
TW (1) TW392304B (de)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100284535B1 (ko) * 1998-06-17 2001-04-02 윤종용 반도체장치의자기정렬콘택형성방법
KR100308619B1 (ko) * 1999-08-24 2001-11-01 윤종용 반도체 장치용 자기 정렬 콘택 패드 형성 방법
KR100527577B1 (ko) * 1999-12-24 2005-11-09 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100352909B1 (ko) * 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
KR100355236B1 (ko) 2000-09-21 2002-10-11 삼성전자 주식회사 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법
FR2816110B1 (fr) * 2000-10-27 2003-03-21 St Microelectronics Sa Lignes de bit en memoire dram
KR100343148B1 (ko) * 2000-11-10 2002-07-06 윤종용 반도체 소자의 콘택패드 형성방법
US6410955B1 (en) 2001-04-19 2002-06-25 Micron Technology, Inc. Comb-shaped capacitor for use in integrated circuits
US6723655B2 (en) 2001-06-29 2004-04-20 Hynix Semiconductor Inc. Methods for fabricating a semiconductor device
US6888217B2 (en) * 2001-08-30 2005-05-03 Micron Technology, Inc. Capacitor for use in an integrated circuit
KR20030058584A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법
KR100431816B1 (ko) * 2002-06-29 2004-05-17 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20040011016A (ko) * 2002-07-26 2004-02-05 동부전자 주식회사 알에프 반도체소자 제조방법
DE10250872B4 (de) 2002-10-31 2005-04-21 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterstruktur mit mehreren Gate-Stapeln
KR100465632B1 (ko) * 2002-12-21 2005-01-13 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR100632036B1 (ko) * 2002-12-30 2006-10-04 동부일렉트로닉스 주식회사 반도체 메모리 소자의 제조 방법
KR100607647B1 (ko) * 2003-03-14 2006-08-23 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR20050002315A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100499175B1 (ko) * 2003-09-01 2005-07-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP4671614B2 (ja) * 2004-03-03 2011-04-20 パナソニック株式会社 半導体装置
KR100672780B1 (ko) * 2004-06-18 2007-01-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100991381B1 (ko) * 2004-10-30 2010-11-02 주식회사 하이닉스반도체 리프레시 특성을 향상시킬 수 있는 반도체 소자
US7301185B2 (en) * 2004-11-29 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
KR100673125B1 (ko) * 2005-04-15 2007-01-22 주식회사 하이닉스반도체 포토 마스크
JP4205734B2 (ja) * 2006-05-25 2009-01-07 エルピーダメモリ株式会社 半導体装置の製造方法
KR101186043B1 (ko) 2009-06-22 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR102057067B1 (ko) * 2013-01-29 2019-12-18 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
US9123575B1 (en) * 2014-07-21 2015-09-01 Avalanche Technology, Inc. Semiconductor memory device having increased separation between memory elements
US9397049B1 (en) 2015-08-10 2016-07-19 International Business Machines Corporation Gate tie-down enablement with inner spacer
US9548448B1 (en) 2015-11-12 2017-01-17 Avalanche Technology, Inc. Memory device with increased separation between memory elements
US10818498B1 (en) 2019-05-09 2020-10-27 Globalfoundries Inc. Shaped gate caps in spacer-lined openings

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2933694C2 (de) * 1978-08-25 1982-05-27 RCA Corp., 10020 New York, N.Y. Integrierter Schaltkreis
US4999318A (en) * 1986-11-12 1991-03-12 Hitachi, Ltd. Method for forming metal layer interconnects using stepped via walls
DE4314360C2 (de) * 1992-05-07 1997-07-17 Mitsubishi Electric Corp Halbleitervorrichtung mit einer Mehrzahl von Kontaktlöchern unterschiedlicher Tiefe und Verfahren zur Herstellung derselben
EP0797250A2 (de) * 1996-03-22 1997-09-24 Kabushiki Kaisha Toshiba Verfahren zur Herstellung von Kontakten auf einem Halbleiterbauelement

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3727142C2 (de) * 1987-08-14 1994-02-24 Kernforschungsz Karlsruhe Verfahren zur Herstellung von Mikrosensoren mit integrierter Signalverarbeitung
JP2624854B2 (ja) * 1989-10-23 1997-06-25 株式会社日立製作所 ２次イオン質量分析装置
US5258096A (en) * 1992-08-20 1993-11-02 Micron Semiconductor, Inc. Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths
US5700706A (en) * 1995-12-15 1997-12-23 Micron Technology, Inc. Self-aligned isolated polysilicon plugged contacts
US5706164A (en) * 1996-07-17 1998-01-06 Vangaurd International Semiconductor Corporation Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers
US5907781A (en) * 1998-03-27 1999-05-25 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2933694C2 (de) * 1978-08-25 1982-05-27 RCA Corp., 10020 New York, N.Y. Integrierter Schaltkreis
US4999318A (en) * 1986-11-12 1991-03-12 Hitachi, Ltd. Method for forming metal layer interconnects using stepped via walls
DE4314360C2 (de) * 1992-05-07 1997-07-17 Mitsubishi Electric Corp Halbleitervorrichtung mit einer Mehrzahl von Kontaktlöchern unterschiedlicher Tiefe und Verfahren zur Herstellung derselben
EP0797250A2 (de) * 1996-03-22 1997-09-24 Kabushiki Kaisha Toshiba Verfahren zur Herstellung von Kontakten auf einem Halbleiterbauelement

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CHIN, D., DHONG, S. H., LONG, G.J.: Structural Effects on a Submicron Trench Process, In: J. Electrochem. Soc., Vol. 132, No. 7, S. 1705-1707 *
KOHYAMA, Y., OZAKI, T., YOSHIDA, S.., ISHIBASHI, Y.: (u.a.): A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for 1 Gbit DRAM and Beyond, In: 1997 Symposium on VLSI Technology Digest of Technical Papers, S. 17-18 *
LE GOFF, C., PEIGNON, M. C., TURBAN, G.: Aspect ratio effects in submicron contact hole plasma etching investigated by quantitative x-ray photoelectron spectroscopy, In: J. Vac. Sci. Technol. A, ISSN:0734-2101, 1997, Vol. 15, No. 3, S. 579-584 *
Process For Making Conductive Lines Of Two Different Materials Within A Level Of Wiring, In: IBM Technical Disclosure Bulletin, 1988, *

Also Published As

Publication number Publication date
DE19860769A1 (de) 1999-07-15
KR100276387B1 (ko) 2000-12-15
FR2773417A1 (fr) 1999-07-09
JP4040781B2 (ja) 2008-01-30
GB2333179A (en) 1999-07-14
CN1157763C (zh) 2004-07-14
GB9825187D0 (en) 1999-01-13
KR19990066733A (ko) 1999-08-16
NL1010986A1 (nl) 1999-07-12
NL1010986C2 (nl) 2004-04-08
NL1025870A1 (nl) 2004-07-07
GB2333179B (en) 2000-05-17
CN1222753A (zh) 1999-07-14
FR2773417B1 (fr) 2004-12-31
NL1025870C2 (nl) 2006-02-14
TW392304B (en) 2000-06-01
US6177320B1 (en) 2001-01-23
JPH11251557A (ja) 1999-09-17

Similar Documents

Publication Publication Date Title
DE19860769C2 (de) Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleiterbauelement
DE4220497B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE10235986B4 (de) Nichtflüchtige Speichervorrichtung mit einer schwebenden Trap-Speicherzelle und Verfahren zur Herstellung derselben
DE102004003315B4 (de) Halbleitervorrichtung mit elektrischem Kontakt und Verfahren zur Herstellung derselben
DE10107125B4 (de) Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung durch selektives Ätzen einer Isolationsschicht, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern, und dadurch ausgebildeter Kontakt in einer integrierten Schaltungsvorrichtung
DE102010037093B4 (de) Halbleitervorrichtung mit vergrabenen Wortleitungen
DE3834241A1 (de) Halbleitereinrichtung
DE4028488C2 (de) Verfahren zur Herstellung einer Halbleiterspeichervorrichtung
DE102005025951B4 (de) Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur mit einer Metallschicht und Gatestapelstruktur für eine FET-Vorrichtung
DE19750918B4 (de) Halbleitereinrichtung mit Bitleitung und Kondensatorelektrode und zugehöriges Herstellungsverfahren
DE4316503C2 (de) Verfahren zur Herstellung von Speicherzellen mit verdeckten Bitleitern
DE19935946A1 (de) Verfahren zum Ausbilden einer dielektrischen Schicht
DE10206149C1 (de) Verfahren zur Herstellung von Kontakten
DE4201520A1 (de) Verfahren zur herstellung einer dram-anordnung
DE19925657B4 (de) Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement
DE19921110A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE4341698A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19907070A1 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
DE4342817B4 (de) Verfahren zur Bildung eines Kontaktloches für eine Metall-Leitung in einem Halbleiter-Bauelement
DE4407532C2 (de) DRAM-Speicherzelle und Verfahren zur Herstellung derselben
DE102005042732A1 (de) Verfahren zur Ätzstoppschichtbildung, Halbleiterbauelement und Herstellungsverfahren
DE4229837C2 (de) Verfahren zur Herstellung eines Speicherkondensators für eine Halbleiter-Speicherzelle
DE10347458B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und nach dem Verfahren hergestellte Halbleitervorrichtung
DE10242145B4 (de) Halbleiterbauelement mit lokaler Zwischenverbindungsschicht und Herstellungsverfahren
DE19843160B4 (de) Halbleitervorrichtung mit Grabentrennung und Verfahren zu dessen Herstellung mittels Vorplanarisierung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140701